JP4196602B2 - エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法 - Google Patents

エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法 Download PDF

Info

Publication number
JP4196602B2
JP4196602B2 JP2002204703A JP2002204703A JP4196602B2 JP 4196602 B2 JP4196602 B2 JP 4196602B2 JP 2002204703 A JP2002204703 A JP 2002204703A JP 2002204703 A JP2002204703 A JP 2002204703A JP 4196602 B2 JP4196602 B2 JP 4196602B2
Authority
JP
Japan
Prior art keywords
wafer
single crystal
epitaxial
silicon
silicon single
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002204703A
Other languages
English (en)
Other versions
JP2004043256A (ja
Inventor
亮二 星
将 園川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2002204703A priority Critical patent/JP4196602B2/ja
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to CNB038165902A priority patent/CN1312327C/zh
Priority to KR1020057000560A priority patent/KR101001981B1/ko
Priority to EP03764138A priority patent/EP1536044B1/en
Priority to PCT/JP2003/008671 priority patent/WO2004007815A1/ja
Priority to US10/520,099 priority patent/US7204881B2/en
Priority to TW092119052A priority patent/TW200402776A/zh
Publication of JP2004043256A publication Critical patent/JP2004043256A/ja
Application granted granted Critical
Publication of JP4196602B2 publication Critical patent/JP4196602B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20Controlling or regulating
    • C30B15/203Controlling or regulating the relationship of pull rate (v) to axial thermal gradient (G)
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20Controlling or regulating
    • C30B15/206Controlling or regulating the thermal history of growing the ingot
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/20Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02Elements
    • C30B29/06Silicon

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、有害な重金属不純物を捕獲するゲッタリング能力に優れ、エピタキシャル層中に存在する結晶欠陥が少なく結晶性に優れたエピタキシャルウエーハ(以降単に「エピウエーハ」と言うことがある)、及びそれを製造するためのエピタキシャル成長用シリコンウエーハ、並びにそれらを製造する方法に関するものである。
【0002】
【従来の技術】
エピタキシャルシリコンウエーハは、その優れた特性から広く個別半導体やバイポーラIC等を製造するウエーハとして、古くから用いられてきた。またMOS LSIについてもソフトエラーやラッチアップ特性が優れていることから、マイクロプロセッサユニットやフラッシュメモリデバイスに広く用いられている。さらに、シリコン単結晶製造時に導入される、いわゆるグローンイン(Grown−in)欠陥によるDRAMの信頼性不良を低減させるため、エピウエーハの需要はますます拡大している。
【0003】
このような半導体デバイスに使用されるエピウエーハに重金属不純物が存在すると、半導体デバイスの特性不良を起こす原因となる。特に最先端デバイスに必要とされるクリーン度は、重金属不純物の濃度が1×10atoms/cm以下と考えられており、エピウエーハ中に存在する重金属不純物を極力減少させなければならない。
【0004】
このような重金属不純物を低減させる技術の一つとしてゲッタリング技術があり、このゲッタリング技術の重要性が近年ますます高くなってきている。ゲッタリングの技術として非常に有効な方法の一つが、シリコンウエーハに酸素析出物(BMD:Bulk micro defect)を形成し、その歪場に重金属不純物を捕らえるイントリンシックゲッタリング(IG)と呼ばれる方法である。しかしながら一般にエピウエーハでは、シリコンウエーハ上にエピタキシャル層(以降単に「エピ層」と言うことがある)を堆積させるために高温の熱処理を行うので、結晶育成時の熱環境においてある程度成長した酸素析出核は、このエピタキシャル工程における高温熱処理によって消滅してしまい、BMDが形成されにくいという問題がある。
【0005】
そこで、このような問題を解決するために、特開2000−44389号公報では、エピタキシャル層を形成する基板として窒素をドープしたシリコン単結晶を用いることが提案されている。これは窒素をドープすることにより、シリコン単結晶中に窒素を起因とした酸素析出核(不均一核)が形成され、この酸素析出核はエピ層形成時の熱処理では消滅しにくいため、高いゲッタリング能力を有したエピウエーハを作製できる。
【0006】
一方で、エピウエーハでは、エピ層上に積層欠陥(SF:Stacking fault)が発生することが知られている。このエピ層に発生したSF上にデバイスが作製されると、電流のリークなどが発生して不良の原因となる。このSFは、基板に異物があるとそれを起点としてエピ層を堆積して行く過程で形成されることが知られている。従ってエピ層を形成する際には、通常、基板上にパーティクルなどの異物を存在させない様に管理してエピ層が形成される。
【0007】
しかしながら、特開2001−151596号公報に開示されている様に、エピ層にSFが発生する原因はパーティクルなどの異物だけではなく、シリコン単結晶育成時に形成されたウエーハ表面近傍に存在するグローンイン欠陥を起点にしてSFが発生することが明らかにされた。しかも、窒素をドープしたエピウエーハの場合、その確率が窒素ノンドープエピウエーハと比較して非常に高いことも明らかにされている。この特開2001−151596号公報ではSFの発生を防ぐため、表層にグローンイン欠陥が存在しないウエーハを基板に用いることが提案されている。具体的には、結晶育成時に結晶成長速度を厳密に制御する等の特殊な製造条件を用いてグローンイン欠陥を発生させない様にして作製した単結晶から切出したウエーハや、ウエーハにアニール処理を施しウエーハ表層の欠陥を消滅させたウエーハをエピタキシャル成長用基板に用いることが提案されている。
【0008】
しかしながら、このような方法は、特殊な結晶製造法を用いたり、特別な装置と運転コストが必要なアニール処理を行ってウエーハ表層に結晶欠陥のないウエーハを作製しなければならないため、エピタキシャルウエーハ製造における大幅な生産性の低下や著しいコストアップの要因となっていた。
【0009】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、高いゲッタリング能力を有し、かつデバイス特性に悪影響を及ぼすSFがエピタキシャル層上に極めて少ない高品質のエピタキシャルウエーハを高生産性かつ低コストで容易に製造することを主たる目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するために、本発明によれば、エピタキシャル成長用シリコンウエーハであって、チョクラルスキー法(CZ法)により窒素をドープして、少なくともウエーハ中心がボイド型欠陥が発生するV領域となる領域内で育成したシリコン単結晶をスライスして作製したシリコンウエーハであり、ウエーハ表面に現われる前記ボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であることを特徴とするエピタキシャル成長用シリコンウエーハが提供される。
【0011】
このように、CZ法により窒素をドープして、少なくともウエーハ中心がV領域となる領域内で育成したシリコン単結晶をスライスして作製したシリコンウエーハであり、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるエピタキシャル成長用シリコンウエーハであれば、高いゲッタリング能力を有し、かつエピタキシャル成長時にSFの発生が抑制されたエピタキシャルウエーハを作製できるエピタキシャル成長用シリコンウエーハとなる。
【0012】
このとき、前記V領域が、ウエーハ面内の80%以上の領域で存在することが好ましい。
ボイド型欠陥が発生するV領域は、ウエーハ面内のより広い領域を占めることが好ましく、このようにV領域がウエーハ面内の80%以上の領域で存在することによって、ウエーハ表面に現われる開口部サイズが20nm以下のボイド型欠陥の個数がほぼ全面で確実に0.02個/cm以下となるシリコンウエーハとすることができる。
【0013】
また、前記シリコン単結晶にドープされた窒素の濃度が、1×1013〜1×1014/cmであることが好ましい。
このように、シリコン単結晶にドープされた窒素の濃度が1×1013以上であれば、その後高温でエピタキシャル成長を行ってもウエーハのバルク部において酸素析出核が消滅することがないため、高いゲッタリング能力を有するエピタキシャルウエーハが得られるエピタキシャル成長用シリコンウエーハとなる。また、シリコン単結晶にドープされた窒素の濃度が1×1014以下であれば、シリコン単結晶を育成する際に単結晶化が妨げられることもないため、高品質のエピタキシャル成長用シリコンウエーハとすることができる。
【0014】
そして、本発明によれば、上記本発明のエピタキシャル成長用シリコンウエーハの表面にエピタキシャル層が形成されていることを特徴とするエピタキシャルウエーハを提供することができ、このとき前記エピタキシャル層上に発生する積層欠陥(SF)の個数が0.02個/cm以下であるものとすることができる。
このような本発明のエピタキシャルウエーハであれば、高いゲッタリング能力を有し、かつエピタキシャル層に発生するSFが極めて少なく、特にSFの個数が0.02個/cm以下である高品質のエピタキシャルウエーハとすることができる。
【0015】
また、本発明によれば、エピタキシャル成長用シリコンウエーハを製造する方法において、CZ法により窒素をドープしてシリコン単結晶を育成し、その際のシリコン単結晶育成時の結晶成長速度をF(mm/min)とし、成長界面近傍での温度勾配をG(K/mm)とした場合に、F/G(mm/min・K)を0.30以上とし、且つ1150〜1050℃の通過時間(min)を40min以上として、少なくともウエーハ中心でボイド型欠陥が発生するV領域となる領域内でシリコン単結晶を育成した後、該育成したシリコン単結晶をスライスすることによってエピタキシャル成長用シリコンウエーハを製造することを特徴とするエピタキシャル成長用シリコンウエーハの製造方法が提供される。
【0016】
このように、CZ法により窒素をドープしてシリコン単結晶を育成し、その際の結晶成長速度Fと温度勾配Gとの比F/Gを0.30以上とし、且つ1150〜1050℃の通過時間を40min以上として、少なくともウエーハ中心でV領域となる領域内でシリコン単結晶を育成した後、この育成したシリコン単結晶をスライスしてシリコンウエーハを製造することによって、窒素がドープされており、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるエピタキシャル成長用シリコンウエーハを特別な処理を行うことなく容易に製造することができ、高いゲッタリング能力を有し、かつエピタキシャル成長時にSFの発生が抑制されたエピタキシャルウエーハを作製できるエピタキシャル成長用シリコンウエーハを優れた生産性かつ低コストで容易に製造することができる。
【0017】
このとき、前記シリコン単結晶を育成する際に、前記F/Gを0.35以上とすることが好ましい。
このように、シリコン単結晶を育成する際にF/Gを0.35以上とすることによって、過剰なVacancyを高濃度でシリコン単結晶に導入してボイド型欠陥のサイズを容易に大きくすることができるため、シリコンウエーハの表面に現われる開口部サイズが20nm以下であるボイド型欠陥の個数を確実に0.02個/cm以下とすることができ、より良好な品質のエピタキシャル成長用シリコンウエーハを製造することができる。
【0018】
またこのとき、前記V領域が、ウエーハ面内の80%以上の領域で存在するようにシリコン単結晶を育成することが好ましい。
このように、V領域がウエーハ面内の80%以上の領域で存在するようにシリコン単結晶を育成することによって、過剰なVacancyを容易にシリコン単結晶に導入することができるため、シリコンウエーハの表面に現われる開口部サイズが20nm以下であるボイド型欠陥の個数をほぼウエーハ全面にわたって確実に0.02個/cm以下とすることができる。
【0019】
さらに、前記シリコン単結晶にドープする窒素の濃度を、1×1013〜1×1014/cmとすることが好ましい。
このようにシリコン単結晶にドープする窒素の濃度を1×1013以上とすることによって、酸素析出核がシリコン単結晶中に確実に形成され、高温でエピタキシャル成長を行っても酸素析出核が消滅しないエピタキシャル成長用シリコンウエーハを製造することができる。また、ドープする窒素の濃度を1×1014以下とすることによって、シリコン単結を育成する際に単結晶化の妨げとなることもない。
【0020】
そして、本発明によれば、本発明のエピタキシャル成長用シリコンウエーハの製造方法によって製造されたエピタキシャル成長用シリコンウエーハの表面にエピタキシャル層を形成することによって、エピタキシャルウエーハを製造することができる。
【0021】
本発明のエピタキシャル成長用シリコンウエーハの製造方法により製造されたエピタキシャル成長用シリコンウエーハは、上述のように、窒素がドープされており、またウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるため、このエピタキシャル成長用シリコンウエーハの表面にエピタキシャル層を形成することによって、高いゲッタリング能力を有し、エピタキシャル層にSFが極めて少ない高品質のエピタキシャルウエーハを容易に高生産性かつ低コストで製造することができる。
【0022】
さらに、本発明によれば、シリコンウエーハの表面にエピタキシャル層を形成してエピタキシャルウエーハを製造する方法において、前記シリコンウエーハとして、CZ法により窒素をドープして、少なくともウエーハ中心がボイド型欠陥が発生するV領域となる領域内で育成したシリコン単結晶をスライスして作製されたもので、ウエーハ表面に現われる前記ボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるシリコンウエーハを用い、該シリコンウエーハの表面にエピタキシャル層を形成することによって、エピタキシャルウエーハを製造することを特徴とするエピタキシャルウエーハの製造方法が提供される。
【0023】
上記のようなシリコンウエーハを用いて、その表面にエピタキシャル層を形成することによって、高いゲッタリング能力を有し、エピタキシャル層にSFが極めて少ない高品質のエピタキシャルウエーハを容易に高生産性かつ低コストで製造することができる。
【0024】
【発明の実施の形態】
以下、本発明について実施の形態を説明するが、本発明はこれらに限定されるものではない。
従来、エピタキシャルウエーハのゲッタリング能力向上のために、エピタキシャル成長用基板となるシリコンウエーハに窒素をドープすることが行われていた。しかしながら、このように窒素をドープしたシリコンウエーハ上にエピタキシャル層を形成すると、このエピ層にSFが高密度に発生し、デバイス作製時に不良の原因となるという問題があった。
【0025】
そこで、本発明者等は、エピタキシャル成長用シリコンウエーハに窒素をドープしても、エピ層におけるSFの発生が低減したエピタキシャルウエーハを製造するため、実験及び検討を重ねた結果、エピタキシャル成長用の基板として、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるシリコンウエーハを用いることが極めて有効であることを見出し、シリコンウエーハの製造に関する諸条件を精査することによって本発明を完成させた。
【0026】
本発明者等は、まずどのような場合にグローンイン欠陥を起点として、エピウエーハ上にSFが発生するのかを解明することを試みた。その方法として、窒素をドープしてシリコン単結晶を育成する際に、結晶成長速度を徐々に変化させることによって、グローンイン欠陥のサイズを変化させてシリコン単結晶を育成し、グーロンイン欠陥のサイズの異なる種々のシリコンウエーハを作製した。
【0027】
ここで、グローンイン欠陥について簡単に説明する。一般に、CZ法により育成されたシリコン単結晶には、結晶成長時にすでに欠陥が発生していることが知られており、グローンイン欠陥と呼ばれている。このグローンイン欠陥には、Interstitialタイプ(格子間型)の欠陥とVacancyタイプ(空孔型)の欠陥(いわゆる、ボイド型欠陥)が存在している。
【0028】
これらの欠陥の発生は、CZ法によりシリコン単結晶を引き上げる際のシリコン単結晶の結晶成長速度F(mm/min)と固液界面近傍での引上げ軸方向の結晶温度勾配G(K/mm)との関係F/Gから決まることが知られており、このF/Gが大きければ、例えば図8に示したように、Vacancy優勢(V領域)となり、逆にF/Gが小さければInterstitial Silicon優勢(I領域)となることが知られている。
【0029】
また、このV領域とI領域の間には、原子の過不足がない(少ない)ニュートラル領域(Neutral領域、以下N領域)が存在するとともに、V領域とI領域の境界付近には熱酸化を行うことによりOSF(Oxidation Induced Stacking Fault:酸化誘起積層欠陥)と呼ばれる欠陥が結晶の成長軸に垂直な断面内においてリング状に発生することが確認されている。
【0030】
このような各領域で作製されたシリコンウエーハのうち、エピタキシャル成長用基板としてI領域で作製されたシリコンウエーハを用いると、特開2000−219598号公報で開示されている様に、エピ層上に突起状の欠陥が多く発生する等の弊害が生じる。そのため、このような欠陥の発生を防止し、また生産性の向上等の理由から、V領域で作製されたシリコンウエーハをエピタキシャル成長用基板として用いることが好ましい。そこで、本発明では、CZ法によりシリコン単結晶を育成する際に、少なくともウエーハ中心がボイド型欠陥が発生するV領域となる領域内で育成する場合において、以下のような実験を行った。
【0031】
ボイド型欠陥とエピウエーハ上に発生するSFとの関係を調べるために、上述のように、結晶成長速度を徐々に変化させることによって、ボイド型欠陥のサイズを変化させてシリコン単結晶を育成し、シリコンウエーハを作製した。
【0032】
すなわち、結晶成長界面近傍での温度勾配Gを固定した場合、結晶成長速度Fを変化させることによってF/Gを変化させることができる。このとき、V領域においてF/Gを変化させることによって、シリコンの結晶化直後に導入される過剰なVacancyの濃度を変化させることができ、例えばV領域内でF/Gを大きくすると、シリコン単結晶に導入される過剰なVacancyの濃度を高くすることができる。ボイド型欠陥は、この過剰なVacancyがその後の熱履歴を経て凝集して形成されるものであり、その後の熱履歴が同じであれば、過剰なVacancyが多いほど、つまりF/Gが大きいほど、ボイド型欠陥の大きさは大きくなる。
【0033】
そこで、この性質を利用し、CZ法により窒素をドープし、結晶成長速度を徐々に変化させてF/Gを制御することによって、ボイド型欠陥のサイズを変化させたシリコン単結晶を育成した。この結晶から切出した各シリコンウエーハにエピタキシャル層を形成した後、このエピ層上に現れるSFの個数を測定して評価を行った。その結果、単結晶育成時にF/Gが小さかったシリコンウエーハ、すなわちボイド型欠陥のサイズが小さいシリコンウエーハから作製したエピウエーハほど、エピ層上に発生するSFの個数が飛躍的に増加することがわかった。
【0034】
このことから、ボイド型欠陥に起因してエピ層上に発生するSFは、サイズの小さいボイド型欠陥が起点になって発生することがわかった。そこで、透過型電子顕微鏡(TEM)による観察や計算機シミュレーションDEFGEN.X(T.Sinno and R.A.Brown,Journal of Electrochemical Society,Vol.146,pp2300(1999))などを行い、エピ層上にSFを発生させるボイド型欠陥のサイズについて調査した。その結果、ウエーハ表面に現われるボイド型欠陥のうち開口部サイズが20nm以下である欠陥に起因してSFが発生することが明らかになった。
【0035】
なお、シミュレーション上では、ウエーハ中のVacancyが2個、またはそれ以上集まったものは多数存在する。このようなVacancyが集まったもののサイズは場合によっては数nmになるが、このようなVacancyが数個集まった程度のものがエピ層上にSFを形成することはないと考えられる。従って、上記のウエーハ表面に現われる開口部サイズが20nm以下である欠陥とは、あくまでもボイド型欠陥として認識されるようなサイズ以上のものであり、内部に内壁酸化膜(物)を伴うようなものを指している。例えば図10に示すように、窒素をドープしたシリコンウエーハに発生する棒状、板状の欠陥のうち、ウエーハ表面に現われる部分の開口部サイズが20nm以下であるものを示している。
【0036】
以上の結果から、ボイド型欠陥を成長させてウエーハ表面に開口部サイズが20nm以下のボイド型欠陥がほとんど存在しないシリコンウエーハにエピタキシャル層を形成することによって、エピ層上にSFが発生していないエピタキシャルウエーハを作製することが可能となる。しかしながら、実際には欠陥の大きさには分布があり、またシミュレーション上からもウエーハ表面に現われる開口部サイズが20nm以下であるボイド型欠陥の個数が0個になることは決してなく、どうしてもシリコンウエーハ上には開口部サイズが20nm以下のボイド型欠陥が数個程度存在してしまう。
【0037】
したがって、実際には、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下であるボイド型欠陥の個数は0.02個/cm以下であれば良い。このようなボイド型欠陥の個数については、実際の現実的なエピウエーハの品質レベルから規定した。例えば、窒素ノンドープのシリコンウエーハから作製したエピタキシャルウエーハでは、少なくともウエーハ面内に数個程度のSFが発生する。しかしながら、このような数個程度のSF、特に0.02個/cm以下程度のSFが発生したエピウエーハにデバイスを作製しても、SFに起因してデバイス歩留まりが極端に低下することはなく、この程度のSFであれば現状のデバイス作製工程ではほとんど無視することができる。
【0038】
すなわち、エピタキシャル成長用シリコンウエーハであって、CZ法により窒素をドープして、少なくともウエーハ中心がボイド型欠陥が発生するV領域となる領域内で育成したシリコン単結晶をスライスして作製したシリコンウエーハであり、ウエーハ表面に現われる前記ボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるエピタキシャル成長用シリコンウエーハであれば、高いゲッタリング能力を有し、かつSFがエピタキシャル層に少ない高品質のエピタキシャルウエーハを作製できるエピタキシャル成長用シリコンウエーハとすることができる。
【0039】
次に、このようなエピタキシャル成長用シリコンウエーハを製造するための方法について説明する。
上記のように、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるエピタキシャル成長用シリコンウエーハを作製するためには、CZ法により窒素をドープしてシリコン単結晶を育成する際のシリコン単結晶育成時の結晶成長速度F(mm/min)と固液界面近傍での引上げ軸方向の温度勾配G(K/mm)との関係F/G(mm/min・K)を適切に制御する必要がある。
【0040】
ここで、本発明で使用したCZ法によるシリコン単結晶育成装置の一例を図9に示す。このシリコン単結晶育成装置は、シリコン融液4が充填された石英ルツボ5と、これを保護する黒鉛ルツボ6と、該ルツボ5、6を取り囲むように配置された加熱ヒータ7と断熱材8がメインチャンバ1内に設置されており、該メインチャンバ1の上部には育成した単結晶3を収容し、取り出すための引上げチャンバ2が連接されている。
【0041】
このような単結晶育成装置を用いてシリコン単結晶3を育成するには、石英ルツボ5中のシリコン融液4に種結晶を浸漬した後、種絞りを経て回転させながら静かに引上げて棒状の単結晶3を成長させる。一方、ルツボ5、6は結晶成長軸方向に昇降可能であり、結晶成長中に結晶化して減少した融液の液面下降分を補うようにルツボを上昇させ、これにより、融液表面の高さを一定に保持している。また、メインチャンバ1の内部には、引上げチャンバ2の上部に設けられたガス導入口10からアルゴンガス等の不活性ガスが導入され、引上げ中の単結晶3とガス整流筒11との間を通過し、遮熱部材12の下部と融液面との間を通過し、ガス流出口9から排出されている。
【0042】
このようにしてシリコン単結晶を育成する場合、上述のようにF/Gの値によって単結晶に導入されるVacancyの濃度が決まるので、F/Gを制御することはシリコン単結晶に形成されるボイド型欠陥のサイズを制御する上で最重要な要素の一つである。すなわち、このF/Gが小さければシリコン単結晶に導入される過剰なVacancyの濃度も小さくなり、結果的にボイド型欠陥のサイズは小さくなってしまう。従って、ボイド型欠陥のサイズを大きくし、小さいサイズのボイド型欠陥を減らしたシリコン単結晶を育成するためには、F/Gの値をある程度以上大きくしてシリコン単結晶の育成を行うことが重要となる。
【0043】
そこで、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下となるシリコンウエーハを作製するためのF/Gを求めるため、F/Gを様々に変化させてシリコン単結晶の育成を行い、得られた各ウエーハの表面を観察することによって、適切なF/Gの値を実験的に求めた。その結果、F/Gを0.30以上とすることによって、過剰なVacancyを十分な濃度でシリコン単結晶内に導入することができることがわかった。
【0044】
このとき、このF/Gの値は大きければ大きいほど過剰なVacancyを高濃度でシリコン単結晶内に導入することができるため好ましいが、通常直径200mm以上のシリコン単結晶を安全に成長するための結晶成長速度Fの上限が3mm/minであり、またシリコン単結晶の結晶化を可能とする温度勾配Gの最小値が0.3K/mm程度であるため、F/Gは大きくても10.00以下とすることが好ましい。
【0045】
また上記のように、F/Gを0.30以上とすることによって過剰なVacancyを十分な濃度でシリコン単結晶内に導入することができるものの、過剰なVacancyが集まってボイド型欠陥を形成する時間が短ければ、ボイド型欠陥のサイズが小さくなってしまう。そのため、シリコン単結晶育成時に、ボイド型欠陥のサイズに影響を与えると考えられている1150〜1050℃の温度領域の通過時間をある値以上とすることが重要である。そこで、今回の実験結果やシミュレーションなどから1150〜1050℃の温度領域の適切な通過時間を求めた結果、40min以上が適切であることがわかった。
【0046】
尚、1150〜1050℃の通過時間とは、単結晶育成装置の炉内構造によって決定される1150〜1050℃の温度幅を結晶成長速度で割った値として算出されるものである。そして、この1150〜1050℃の通過時間は、結晶成長速度Fを小さくすれば幾らでも長くさせることができ、可能な範囲で長い方がサイズの大きいボイド型欠陥を形成できるため好ましい。しかしながら、シリコン単結晶の生産性を考慮したり、上記のようにF/Gが0.30以上となる条件を満たすような結晶成長速度範囲では、1150〜1050℃の通過時間の上限が自ずと限られてくる。具体的に示すと、現在、工業的に成立しある程度の生産性を確保できる下限の結晶成長速度が0.1mm/minであり、また単結晶育成装置における1150〜1050℃の温度幅は長いもので200mm程度であるため、1150〜1050℃の通過時間は2000min以下とすることが好ましい。
【0047】
すなわち、エピタキシャル成長用シリコンウエーハを製造する方法として、CZ法により窒素をドープしてシリコン単結晶を育成し、その際のシリコン単結晶育成時の結晶成長速度をFとし、成長界面近傍での温度勾配をGとした場合に、F/Gを0.30以上とし、且つ1150〜1050℃の通過時間を40min以上として、少なくともウエーハ中心でボイド型欠陥が発生するV領域となる領域内でシリコン単結晶を育成した後、この育成したシリコン単結晶をスライスすることによってエピタキシャル成長用シリコンウエーハを製造するエピタキシャル成長用シリコンウエーハの製造方法を用いることによって、窒素がドープされており、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるエピタキシャル成長用シリコンウエーハを、高温アニール等の特別な処理を行わずに容易に高生産性かつ低コストで製造することができる。
【0048】
このとき、シリコン単結晶を育成する際にF/Gを0.35以上とすることによって、過剰なVacancyを高濃度でシリコン単結晶に導入してボイド型欠陥のサイズを容易に大きくすることができる。したがって、シリコンウエーハの表面に現われる開口部サイズが20nm以下であるボイド型欠陥の個数を確実に0.02個/cm以下とすることができ、より良好な品質のエピタキシャル成長用シリコンウエーハを製造することができる。
【0049】
また、CZ法によりシリコン単結晶を育成する際に、ボイド型欠陥が発生するV領域はウエーハ面内のより広い領域を占めること、特にV領域がウエーハ面内の80%以上の領域で存在するようにシリコン単結晶を育成することが好ましい。このようにシリコン単結晶を育成することによって、過剰なVacancyを容易にシリコン単結晶のほぼ全面に導入することができるため、ウエーハ表面に現われる開口部サイズが20nm以下であるボイド型欠陥の個数がほぼ全面で0.02個/cm以下となるシリコンウエーハを得ることができる。
【0050】
さらに、CZ法により窒素をドープしてシリコン単結晶を育成する際、シリコン単結晶にドープする窒素の濃度を1×1013/cm以上とすることが好ましい。このようにシリコン単結晶にドープする窒素の濃度を1×1013以上とすることによって、酸素析出核がシリコン単結晶中に確実に形成され、また形成された酸素析出核は高温でエピタキシャル成長を行っても消滅しないため、高いゲッタリング能力を有するエピタキシャルウエーハを作製できるエピタキシャル成長用シリコンウエーハを製造することができる。また一方、シリコン単結晶にドープする窒素の濃度が1×1014超えると単結晶を育成する際に単結晶化の妨げとなる恐れがあり、生産性の低下を招くことがあるため、ウエーハの窒素濃度は1×1014/cm以下とすることが好ましい。
【0051】
上記のようにして、エピタキシャル成長用シリコンウエーハを作製した後、このエピタキシャル成長用シリコンウエーハの表面にエピタキシャル層を形成することによって、エピタキシャルウエーハを製造することができる。
【0052】
すなわち、シリコンウエーハとして、CZ法により窒素をドープして、少なくともウエーハ中心がボイド型欠陥が発生するV領域となる領域内で育成したシリコン単結晶をスライスして作製されたもので、ウエーハ表面に現われるボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるシリコンウエーハを用い、このシリコンウエーハの表面にエピタキシャル層を形成することによって、エピタキシャルウエーハを製造することができる。
【0053】
このようにエピタキシャルウエーハを製造することによって、高いゲッタリング能力を有し、かつデバイス特性に悪影響を及ぼすSFがエピタキシャル層に少ない、特にエピタキシャル層上に発生するSFの個数が0.02個/cm以下の高品質のエピタキシャルウエーハを容易に高生産性かつ低コストで製造することができる。
【0054】
尚、シリコンウエーハの表面にエピタキシャル層を形成する方法は特に限定されるものではなく、通常行われているような方法を用いることによってエピタキシャル層を形成することができる。
【0055】
【実施例】
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1)
まず、直径800mmの石英ルツボにシリコン原料を320kgチャージし、MCZ法によって、中心磁場強度4000Gの横磁場を印加し、またシリコン単結晶をV領域で育成できるように平均結晶成長速度Fを0.68mm/minに設定して、直径300mm、直胴部の長さ120cmの窒素をドープしたシリコン単結晶を育成した。このとき、窒素を2×1013〜9×1013/cmの濃度範囲でシリコン単結晶にドープした。
【0056】
今回の結晶育成に用いたHZ(ホットゾーン)における温度勾配Gの結晶径方向の分布を調べた結果、図3に示すような分布が得られた。また、結晶径方向におけるF/Gの分布は、図1のように、中心部のF/Gの値は0.30であり、また径方向の80%以上(100%)で0.30以上でV領域となっていた。さらに、1150〜1050℃の通過時間を測定したところ、図2に示すように76分であった。
【0057】
このようにして作製したシリコン単結晶からウエーハを切出し、ラッピング、面取り、研磨を施してエピタキシャル成長用シリコンウエーハを作製した。このエピ成長用シリコンウエーハに1130℃にて4μmのエピタキシャル層を形成した。その後、パーティクルカウンターSurfscan SP1(KLA−Tencor社製)にてエピタキシャル層表面のパーティクルカウント(サイズ;0.09μm以上)を行った。その結果、パーティクルは14個/300mmφウエーハ(0.020個/cm)観察された。さらに、マルチレーザーコンフォーカル検査システムM350(MAGICS、レーザーテック社製)を用いてエピタキシャル層の表面を観察したところ、8個/300mmφウエーハ(0.011個/cm)がSFであることを確認した。その結果、窒素がドープされているにも関わらずSFが非常に少なく、高品質のエピタキシャルウエーハであることがわかった。
【0058】
(実施例2)
次に、温度勾配Gの結晶径方向分布の均一性は損なわれるものの、結晶成長速度Fをより高速にでき、結果的にF/Gを実施例1に比べて大きくできるHZを有する単結晶育成装置を用意した。この装置の直径800mmの石英ルツボにシリコン原料を320kgチャージし、MCZ法によって中心磁場強度3500Gの横磁場を印加し、またシリコン単結晶をV領域で育成できるように平均結晶成長速度Fを1.10mm/minに設定して、直径300mm、直胴部の長さ120cmの窒素をドープしたシリコン単結晶を育成した。このとき、窒素を2×1013〜9×1013/cmの濃度範囲でシリコン単結晶にドープした。
【0059】
また、このときの結晶径方向におけるF/Gの分布は図1のようになり、中心部のF/Gの値は0.41であり、また径方向の80%以上で0.35以上でV領域となっていた。さらに、1150〜1050℃の通過時間を測定したところ、図2に示すように47分であった。
【0060】
このようにして作製したシリコン単結晶から、実施例1と同じ様にして、エピタキシャル成長用シリコンウエーハを作製した後、1130℃にて4μmのエピタキシャル層を形成した。その後、実施例1と同様に、パーティクルカウンターSP1にてエピタキシャル層表面のパーティクルカウントを行った。その結果、図4に示すように、パーティクルは3個/300mmφウエーハ(0.004個/cm)観察された。さらに、MAGICSを用いて観察を行ったところ、2個/300mmφウエーハ(0.003個/cm)がSFであることを確認し、SFが実施例1よりもさらに少なく、より高品質のエピタキシャルウエーハを得ることができた。
【0061】
(比較例1〜3)
実施例1と同じホットゾーンを用い、直径800mmの石英ルツボにシリコン原料を320kgチャージし、MCZ法によって、中心磁場強度4000Gの横磁場を印加し、結晶成長速度Fを0.7mm/minから0.3mm/minまで徐々に低下させて、直径300mm、直胴部の長さ120cmの窒素をドープしたシリコン単結晶を育成した。このとき、窒素を2×1013〜9×1013/cmの濃度範囲でシリコン単結晶にドープした。なお、温度勾配Gの結晶径方向分布は、実施例1と同じであった。
【0062】
作製したシリコン単結晶からサンプルウエーハを切出して、単結晶中のOSFの発生位置を調査した。OSFの発生位置の調査は、1150℃で100minのウェット酸化を行った後、フッ酸・硝酸・酢酸・水からなる選択性のある混酸液で選択エッチングを行い、サンプルウエーハを集光灯下及び顕微鏡下で観察することにより行った。その結果、成長速度0.40mm/minに相当する位置で、ウエーハ面内の全面にOSFが発生していた。
【0063】
そこで、上記で作製したシリコン単結晶において結晶成長速度が0.40mm/min(比較例1)、0.45mm/min(比較例2)、0.60mm/min(比較例3)に相当する部分から、実施例1と同じ様にして、エピタキシャル成長用シリコンウエーハを作製した。このとき、ウエーハを切り出したシリコン単結晶の各位置におけるF/Gを求めた結果、図5に示す値であった。各ウエーハの中心におけるF/Gは、それぞれ0.18、0.20、0.27であった。これらは、本発明の要件を満たすものではなかった。更に、比較例1のエピ成長用シリコンウエーハについてウエーハ表面に存在する欠陥をTEMにて観察したところ、ウエーハ表面での開口部サイズが20nm以下の欠陥が見つけやすく、非常に多く存在していることが確認された。
【0064】
その後、このエピ成長用シリコンウエーハに1130℃にて4μmのエピタキシャル層を形成した後、パーティクルカウンターSP1にてエピタキシャル層表面のパーティクルカウントを行った。その結果、図6に示すように、結晶成長速度が速くなるとともにパーティクル個数が低減しているものの、何れのウエーハにもパーティクルが多数観察され、図6に示した比較例1のエピウエーハでは、パーティクルが多すぎるためパーティクルカウンターの容量をオーバーし、外周部まで測定することができなかった。また比較例2及び3のエピウエーハでは、それぞれ17384個/300mmφウエーハ(24.6個/cm)、33個/300mmφウエーハ(0.047個/cm)のパーティクルが観察された。さらに、MAGICSを用いて観察を行ったところ、比較例3のエピウエーハでは、18個/300mmφウエーハ(0.025個/cm)のSFが観察され、低速成長され開口部のサイズが20nm以下のものが高密度である比較例1に比べSFが激減しているものの、窒素ドープしないものに比べれば品質の低いエピウエーハであることがわかった。
【0065】
また、上記実施例1、2及び比較例1〜3で作製した各エピタキシャルウエーハで観察されたパーティクル及びSFの個数を、ウエーハ中心部でのF/Gの値を横軸にして図7にプロットした。この図7からも、F/Gを0.30以上にすることによって、エピタキシャル層上に発生するSFの個数が0.02個/cm以下である高品質のエピタキシャルウエーハを得ることができることがわかる。
【0066】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【0067】
例えば、上記実施例では、磁場を印加して直径300mmのシリコン単結晶を育成する場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、シリコン単結晶は直径200mmや350mmのもの、あるいはそれ以上の直径を有するものでも良く、またシリコン単結晶を育成する際に磁場を印加しない場合であっても、本発明を適用することができる。
【0068】
【発明の効果】
以上説明したように、本発明によれば、高いゲッタリング能力を有し、かつSFがエピタキシャル層に少ない高品質のエピタキシャルウエーハを高生産性かつ低コストで容易に製造することができる。
【図面の簡単な説明】
【図1】実施例1及び2におけるF/Gの結晶径方向における分布を表した図である。
【図2】実施例1及び2における各温度領域の通過時間を表した図である。
【図3】実施例1及び比較例1〜3で用いたHZにおける成長界面近傍での温度勾配G(K/mm)の結晶径方向の分布を表した図である。
【図4】実施例2のエピタキシャルウエーハにおいてSP1でエピタキシャル層上のパーティクルを観察した結果を表した図である。
【図5】比較例1〜3におけるF/Gの面内分布を表した図である。
【図6】比較例1〜3のエピタキシャルウエーハにおいてSP1でエピタキシャル層上のパーティクルを観察した結果を表した図である。
【図7】実施例1、2及び比較例1〜3のエピタキシャルウエーハにおけるパーティクル(LPD;Light Point Defect)及びSFの個数をプロットしたグラフである。
【図8】シリコン単結晶育成時に導入される結晶欠陥とF/Gとの関係を表した図である。
【図9】本発明で使用した単結晶育成装置の概要図である。
【図10】窒素をドープしたシリコンウエーハの断面を観察した結果を示した拡大図である。
【符号の説明】
1…メインチャンバ、 2…引上げチャンバ、 3…単結晶、
4…シリコン融液、 5…石英ルツボ、
6…黒鉛ルツボ、 7…加熱ヒータ、
8…断熱部材、 9…ガス流出口、 10…ガス導入口、
11…ガス整流筒、 12…遮熱部材。

Claims (4)

  1. エピタキシャルウエーハを製造する方法において、CZ法により窒素をドープしてシリコン単結晶を育成し、その際のシリコン単結晶育成時の結晶成長速度をF(mm/min)とし、成長界面近傍での温度勾配をG(K/mm)とした場合に、F/G(mm/min・K)を0.30以上とし、且つ1150〜1050℃の通過時間(min)を40min以上として、少なくともウエーハ中心でボイド型欠陥が発生するV領域となる領域内でシリコン単結晶を育成した後、該育成したシリコン単結晶をスライスすることによって、ウエーハ表面に現われる前記ボイド型欠陥のうち、開口部サイズが20nm以下である欠陥の個数が0.02個/cm以下であるエピタキシャル成長用シリコンウエーハを製造し、該製造されたエピタキシャル成長用シリコンウエーハの表面にエピタキシャル層を形成することによって、エピタキシャルウエーハを製造することを特徴とするエピタキシャルウエーハの製造方法。
  2. 前記シリコン単結晶を育成する際に、前記F/Gを0.35以上とすることを特徴とする請求項1に記載のエピタキシャルウエーハの製造方法。
  3. 前記V領域が、ウエーハ面内の80%以上の領域で存在するようにシリコン単結晶を育成することを特徴とする請求項1または請求項2に記載のエピタキシャルウエーハの製造方法。
  4. 前記シリコン単結晶にドープする窒素の濃度を、1×1013〜1×1014/cmとすることを特徴とする請求項1ないし請求項3のいずれか一項に記載のエピタキシャルウエーハの製造方法。
JP2002204703A 2002-07-12 2002-07-12 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法 Expired - Fee Related JP4196602B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2002204703A JP4196602B2 (ja) 2002-07-12 2002-07-12 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
KR1020057000560A KR101001981B1 (ko) 2002-07-12 2003-07-08 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법
EP03764138A EP1536044B1 (en) 2002-07-12 2003-07-08 Method of manufacturing an epitaxial silicon wafer
PCT/JP2003/008671 WO2004007815A1 (ja) 2002-07-12 2003-07-08 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
CNB038165902A CN1312327C (zh) 2002-07-12 2003-07-08 外延生长用硅晶片及外延晶片及其制造方法
US10/520,099 US7204881B2 (en) 2002-07-12 2003-07-08 Silicon wafer for epitaxial growth, an epitaxial wafer, and a method for producing it
TW092119052A TW200402776A (en) 2002-07-12 2003-07-11 Silicon wafer for epitaxial growth, epitaxial wafer, and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002204703A JP4196602B2 (ja) 2002-07-12 2002-07-12 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法

Publications (2)

Publication Number Publication Date
JP2004043256A JP2004043256A (ja) 2004-02-12
JP4196602B2 true JP4196602B2 (ja) 2008-12-17

Family

ID=30112731

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002204703A Expired - Fee Related JP4196602B2 (ja) 2002-07-12 2002-07-12 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法

Country Status (7)

Country Link
US (1) US7204881B2 (ja)
EP (1) EP1536044B1 (ja)
JP (1) JP4196602B2 (ja)
KR (1) KR101001981B1 (ja)
CN (1) CN1312327C (ja)
TW (1) TW200402776A (ja)
WO (1) WO2004007815A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7129123B2 (en) * 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
JP2006315869A (ja) * 2005-05-10 2006-11-24 Sumco Corp 窒素ドープシリコン単結晶の製造方法
JP4899445B2 (ja) * 2005-11-22 2012-03-21 信越半導体株式会社 エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
US8653567B2 (en) * 2010-07-03 2014-02-18 Life Technologies Corporation Chemically sensitive sensor with lightly doped drains
US8721786B2 (en) 2010-09-08 2014-05-13 Siemens Medical Solutions Usa, Inc. Czochralski crystal growth process furnace that maintains constant melt line orientation and method of operation
JP6260100B2 (ja) * 2013-04-03 2018-01-17 株式会社Sumco エピタキシャルシリコンウェーハの製造方法
KR101472349B1 (ko) * 2013-05-21 2014-12-12 주식회사 엘지실트론 반도체용 실리콘 단결정 잉곳 및 웨이퍼
JP6015634B2 (ja) * 2013-11-22 2016-10-26 信越半導体株式会社 シリコン単結晶の製造方法
US9425063B2 (en) * 2014-06-19 2016-08-23 Infineon Technologies Ag Method of reducing an impurity concentration in a semiconductor body, method of manufacturing a semiconductor device and semiconductor device
CN111295737B (zh) * 2017-08-31 2023-08-11 胜高股份有限公司 基座、外延生长装置、外延硅晶片的制造方法及外延硅晶片
CN113862778A (zh) * 2021-09-30 2021-12-31 西安奕斯伟材料科技有限公司 坩埚组件、拉晶炉及拉制单晶硅棒的方法
JP7384264B1 (ja) * 2022-11-10 2023-11-21 信越半導体株式会社 エピタキシャル成長用シリコンウェーハ及びエピタキシャルウェーハ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3552278B2 (ja) * 1994-06-30 2004-08-11 三菱住友シリコン株式会社 シリコン単結晶の製造方法
JP3989122B2 (ja) * 1998-08-07 2007-10-10 シルトロニック・ジャパン株式会社 シリコン半導体基板の製造方法
JP3626364B2 (ja) 1998-05-22 2005-03-09 信越半導体株式会社 エピタキシャルシリコン単結晶ウエーハの製造方法及びエピタキシャルシリコン単結晶ウエーハ
JP3601340B2 (ja) 1999-02-01 2004-12-15 信越半導体株式会社 エピタキシャルシリコンウエーハおよびその製造方法並びにエピタキシャルシリコンウエーハ用基板
JP4224966B2 (ja) * 1999-10-15 2009-02-18 信越半導体株式会社 シリコン単結晶ウエーハの製造方法、エピタキシャルウエーハの製造方法、シリコン単結晶ウエーハの評価方法
JP3994602B2 (ja) * 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにsoiウエーハ
JP3601383B2 (ja) 1999-11-25 2004-12-15 信越半導体株式会社 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
JP4510997B2 (ja) * 2000-01-18 2010-07-28 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
DE60144416D1 (de) * 2000-01-25 2011-05-26 Shinetsu Handotai Kk Verfahren zur bestimmung unter welchen konditionen der siliziumeinkristall hergestellt wurde und verfahren zur herstellung des siliziumwafers
JP2001278692A (ja) * 2000-03-29 2001-10-10 Shin Etsu Handotai Co Ltd シリコンウエーハおよびシリコン単結晶の製造方法
JP4718668B2 (ja) 2000-06-26 2011-07-06 株式会社Sumco エピタキシャルウェーハの製造方法
JP4055340B2 (ja) * 2000-08-31 2008-03-05 株式会社Sumco エピタキシャルウェーハの製造方法

Also Published As

Publication number Publication date
WO2004007815A1 (ja) 2004-01-22
KR101001981B1 (ko) 2010-12-16
CN1668786A (zh) 2005-09-14
TW200402776A (en) 2004-02-16
TWI304604B (ja) 2008-12-21
EP1536044A4 (en) 2009-05-13
US7204881B2 (en) 2007-04-17
JP2004043256A (ja) 2004-02-12
CN1312327C (zh) 2007-04-25
EP1536044A1 (en) 2005-06-01
KR20050019845A (ko) 2005-03-03
EP1536044B1 (en) 2013-02-27
US20050211158A1 (en) 2005-09-29

Similar Documents

Publication Publication Date Title
JP5993550B2 (ja) シリコン単結晶ウェーハの製造方法
KR100788988B1 (ko) 에피텍셜 웨이퍼용 실리콘 단결정 웨이퍼, 에피텍셜웨이퍼 및 이들의 제조방법 그리고 평가방법
WO2010119614A1 (ja) アニールウエーハおよびアニールウエーハの製造方法ならびにデバイスの製造方法
TWI471940B (zh) Silicon substrate manufacturing method and silicon substrate
JP3692812B2 (ja) 窒素ドープした低欠陥シリコン単結晶ウエーハおよびその製造方法
JP6044277B2 (ja) シリコン単結晶ウェーハの製造方法
JP2008066357A (ja) シリコン単結晶ウエーハおよびシリコン単結晶ウエーハの製造方法
JP4196602B2 (ja) エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
JP2003327493A (ja) シリコン単結晶ウエーハ及びエピタキシャルウエーハ並びにシリコン単結晶の製造方法
JP2019206451A (ja) シリコン単結晶の製造方法、エピタキシャルシリコンウェーハ及びシリコン単結晶基板
JP3614019B2 (ja) シリコン単結晶ウエーハの製造方法およびシリコン単結晶ウエーハ
JP6241381B2 (ja) エピタキシャルシリコンウェーハの製造方法
JP3771737B2 (ja) シリコン単結晶ウエーハの製造方法
JP2011222842A (ja) エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法
JP2003243404A (ja) アニールウエーハの製造方法及びアニールウエーハ
JP2002198375A (ja) 半導体ウェーハの熱処理方法及びその方法で製造された半導体ウェーハ
JP4107628B2 (ja) シリコンウェーハにig効果を付与するための前熱処理方法
JP4089137B2 (ja) シリコン単結晶の製造方法およびエピタキシャルウェーハの製造方法
JP4715402B2 (ja) 単結晶シリコンウェーハの製造方法、単結晶シリコンウェーハ及びウェーハ検査方法
JP5282762B2 (ja) シリコン単結晶の製造方法
JPH11349394A (ja) 窒素ドープした低欠陥シリコン単結晶ウエーハおよびその製造方法
JP4615785B2 (ja) 窒素添加基板を用いたエピ層欠陥のないエピタキシャルウエハの製造方法
JP2013175742A (ja) エピタキシャルウェーハの製造方法、エピタキシャルウェーハ及び撮像用デバイスの製造方法
JP2004172391A (ja) シリコンウェーハおよびその製造方法
JP2002134513A (ja) シリコンウェーハの熱処理方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040422

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080116

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080710

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080909

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080922

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111010

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4196602

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121010

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131010

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees