JP4192793B2

JP4192793B2 - Semiconductor integrated circuit and power-on reset circuit

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Publication number: JP4192793B2
Application number: JP2004017075A
Authority: JP
Inventors: 晃弘福沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2008-12-10
Anticipated expiration: 2024-01-26
Also published as: JP2005210596A

Description

本発明は、電源電圧の立ち上がりを検出して半導体集積回路内部の順序論理回路に初期リセット信号を出力するパワーオンリセット回路、及び、そのようなパワーオンリセット回路を内蔵した半導体集積回路に関する。 The present invention is a power-on reset circuit which outputs an initial reset signal to the semiconductor integrated circuit inside the sequential logic circuit detects a rise of the supply voltage, and a semiconductor integrated circuit incorporating such a power-on reset circuit.

半導体集積回路において、電源電圧が立ち上がる際には、回路の誤動作を防止するために、順序論理回路を所望の状態にリセットすることが望ましい。従来より、順序論理回路をリセットするために、電源電圧の立ち上がりを検出して初期リセット信号を出力するパワーオンリセット回路が用いられている。 In a semiconductor integrated circuit, when a power supply voltage rises, it is desirable to reset the sequential logic circuit to a desired state in order to prevent malfunction of the circuit. Conventionally, in order to reset the sequential logic circuit, a power-on reset circuit that detects the rise of the power supply voltage and outputs an initial reset signal has been used.

図５に、従来のパワーオンリセット回路の構成を示す。図５に示すように、このパワーオンリセット回路は、電源電位Ｖ_ＤＤと電源電位Ｖ_ＳＳとの間に、抵抗素子Ｒ及びキャパシタンスＣが直列に接続されている。また、抵抗素子ＲとキャパシタンスＣとの接続点には、インバータの入力端子が接続される。 FIG. 5 shows a configuration of a conventional power-on reset circuit. As shown in FIG. 5, the power-on reset circuit, between the power supply potential V _DD and the power supply potential V _SS, resistor R and the capacitance C are connected in series. An input terminal of the inverter is connected to a connection point between the resistance element R and the capacitance C.

このパワーオンリセット回路に電源が投入されると、抵抗素子Ｒを介してキャパシタンスＣが充電されることにより、抵抗素子ＲとキャパシタンスＣとの接続点の電位が徐々に上昇する。なお、キャパシタンスＣの充電時間は、抵抗素子Ｒの抵抗値とキャパシタンスＣの容量値との積（時定数）によって決定される。 When the power is turned on to the power-on reset circuit, the capacitance C is charged through the resistance element R, so that the potential at the connection point between the resistance element R and the capacitance C gradually increases. The charging time of the capacitance C is determined by the product (time constant) of the resistance value of the resistance element R and the capacitance value of the capacitance C.

電源投入の直後においては、抵抗素子ＲとキャパシタンスＣとの接続点の電位がインバータのしきい電圧よりも低いので、インバータの出力端子からハイレベルの信号が出力される。その後、キャパシタンスＣが充電され、抵抗素子ＲとキャパシタンスＣとの接続点の電位がインバータのしきい電圧よりも高くなると、インバータの出力端子からローレベルの信号が出力される。 Immediately after the power is turned on, since the potential at the connection point between the resistance element R and the capacitance C is lower than the threshold voltage of the inverter, a high level signal is output from the output terminal of the inverter. Thereafter, when the capacitance C is charged and the potential at the connection point between the resistance element R and the capacitance C becomes higher than the threshold voltage of the inverter, a low level signal is output from the output terminal of the inverter.

しかしながら、図５に示すパワーオンリセット回路においては、初期リセット期間を長くするためには、抵抗素子Ｒの抵抗値又はキャパシタンスＣの容量値を大きくして時定数を大きくする必要があるので、基板面積が増大してしまうという問題がある。さらに、抵抗素子Ｒ及びキャパシタンスＣを製造するために、ＭＯＳトランジスタの製造プロセス以外の製造プロセスが必要となる。一方、製造プロセスを容易にするために、抵抗素子Ｒ及びキャパシタンスＣを外付け部品とする場合には、半導体集積回路の使い勝手が悪くなるという問題がある。 However, in the power-on reset circuit shown in FIG. 5, in order to lengthen the initial reset period, it is necessary to increase the resistance value of the resistance element R or the capacitance value of the capacitance C to increase the time constant. There is a problem that the area increases. Furthermore, in order to manufacture the resistance element R and the capacitance C, a manufacturing process other than the MOS transistor manufacturing process is required. On the other hand, when the resistance element R and the capacitance C are external parts in order to facilitate the manufacturing process, there is a problem that the usability of the semiconductor integrated circuit is deteriorated.

関連する技術として、下記の特許文献１には、ＬＳＩチップ面積の増大を最小限に抑えて、かつ充分に長いリセット期間を確保できるパワーオンリセットシステムが開示されている。特許文献１によれば、タイマに接続されたフリップフロップのセットからリセットまでの期間がシステムのリセット期間として使用されるので、長いリセット期間を確保することができ、また、タイマの計測時間を変えることにより、リセット期間を任意に選ぶことができる。しかしながら、このパワーオンリセットシステムにおいては、抵抗素子及びキャパシタンスを必要とするので、基板面積が増大したり、半導体集積回路の製造プロセスが複雑となってしまう。 As a related technique, Patent Document 1 below discloses a power-on reset system that can minimize an increase in LSI chip area and ensure a sufficiently long reset period. According to Patent Document 1, since a period from the set of flip-flops connected to the timer to the reset is used as a system reset period, a long reset period can be secured and the timer measurement time is changed. Thus, the reset period can be arbitrarily selected. However, since this power-on reset system requires a resistive element and a capacitance, the substrate area increases and the manufacturing process of the semiconductor integrated circuit becomes complicated.

また、下記の特許文献２には、出力端子に発生するチャタリングを防止し安定した回路動作を実現するパワーオンリセット回路が開示されている。特許文献２によれば、バッファゲート回路の入力端子と出力端子との間にダイオードを接続することにより、チャタリングの発生を防止することができる。しかしながら、このパワーオンリセットシステムにおいても、抵抗素子及びキャパシタンスを必要とするので、基板面積が増大したり、半導体集積回路の製造プロセスが複雑となってしまう。 Patent Document 2 below discloses a power-on reset circuit that prevents chattering generated at an output terminal and realizes stable circuit operation. According to Patent Document 2, chattering can be prevented from occurring by connecting a diode between the input terminal and the output terminal of the buffer gate circuit. However, this power-on reset system also requires a resistance element and capacitance, which increases the substrate area and complicates the manufacturing process of the semiconductor integrated circuit.

さらに、下記の特許文献３には、スタティックなパワー浪費がなくかつ不適切な刺激に対して殆ど影響されないパワーオンリセット回路が開示されている。特許文献３によれば、ＭＯＳトランジスタのみによってパワーオンリセット回路が構成されているので、抵抗素子やキャパシタンスの製造プロセスを必要としない。しかしながら、特許文献３において、トランジスタＭ３、Ｍ４、Ｍ２のゲート・ソース間の電圧をそれぞれＶ_ＧＳ１、Ｖ_ＧＳ２、Ｖ_ＧＳ３とすると、これらと電源電圧Ｖ_ＤＤとの関係は、次式で表される。
Ｖ_ＤＤ＝Ｖ_ＧＳ１＋Ｖ_ＧＳ２＋Ｖ_ＧＳ３ Further, Patent Document 3 below discloses a power-on reset circuit that is free from static power consumption and hardly affected by inappropriate stimulation. According to Patent Document 3, since the power-on reset circuit is configured only by MOS transistors, a manufacturing process of a resistance element and a capacitance is not required. However, in Patent Document 3, if the voltages between the gate and the source of the transistors M3, M4, and M2 are V _GS1 , V _GS2 , and V _GS3 , respectively, the relationship between these and the power supply voltage V _DD is expressed by the following equation: .
V _DD = V _GS1 + V _GS2 + V _GS3

このパワーオンリセット回路が正常に動作するためには、ゲート・ソース間電圧Ｖ_ＧＳ１、Ｖ_ＧＳ２、Ｖ_ＧＳ３の各々が、しきい電圧Ｖ_ＴＨ以上でなければならない。一般的なトランジスタのしきい電圧Ｖ_ＴＨは、ばらつきを考慮すると０．６Ｖ±０．２Ｖ程度であるので、パワーオンリセット回路が確実に動作するためには、電源電圧Ｖ_ＤＤが、２．４Ｖ以上である必要がある。従って、１．８Ｖ程度の低電圧電源を用いる場合には、このパワーオンリセット回路を用いることができない。
特開平５−２９１９１５号公報（第１，４頁、図１）特開平５−２９９９９３号公報（第１，２頁、図１）特開平５−３０３４４９号公報（第１頁、図１） In order for the power-on reset circuit to operate normally, each of the gate-source voltages V _GS1 , V _GS2 , V _GS3 must be equal to or higher than the threshold voltage V _TH . Since the threshold voltage V _TH of a general transistor is about 0.6 V ± 0.2 V in consideration of variation, the power supply voltage V _DD is 2.4 V in order for the power-on reset circuit to operate reliably. It is necessary to be above. Therefore, this power-on reset circuit cannot be used when a low voltage power supply of about 1.8 V is used.
Japanese Patent Laid-Open No. 5-291915 (pages 1, 4 and FIG. 1) JP-A-5-299993 (pages 1, 2 and 1) JP-A-5-303449 (first page, FIG. 1)

そこで、上記の点に鑑み、本発明は、抵抗素子及びキャパシタンスを用いることなしに１．８Ｖ程度の低電圧電源の下で動作可能なパワーオンリセット回路、及び、そのようなパワーオンリセット回路を内蔵した半導体集積回路を提供することを目的とする。 Therefore, in view of the above points, the present invention provides a power-on reset circuit that can operate under a low-voltage power supply of about 1.8 V without using a resistance element and a capacitance , and such a power-on reset circuit . An object is to provide a built-in semiconductor integrated circuit.

上記課題を解決するため、本発明に係る半導体集積回路は、電源電圧の立ち上がりに応答して初期リセット信号を所定の期間活性化する半導体集積回路であって、少なくとも１つのトランジスタによって構成され、電源電圧に対して所定の比率を有するように第１のノードの電位を保持する電位保持手段と、電源電圧が所定の値に達したときに、第１のノードに電流を流すことにより第１のノードの電位を変化させる電位変化手段と、一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて初期リセット信号のレベルを決定するレベル決定手段と、レベル決定手段において決定される初期リセット信号のレベルに従って、電位変化手段の動作を制御する制御手段とを具備する。 In order to solve the above-described problems, a semiconductor integrated circuit according to the present invention is a semiconductor integrated circuit that activates an initial reset signal for a predetermined period in response to rising of a power supply voltage, and is configured by at least one transistor, A potential holding means for holding the potential of the first node so as to have a predetermined ratio with respect to the voltage, and a first current by flowing a current to the first node when the power supply voltage reaches a predetermined value. A level changing means for changing the potential of the node; a level determining means for comparing one power supply potential with the potential of the first node; and determining the level of the initial reset signal based on the comparison result; Control means for controlling the operation of the potential changing means in accordance with the determined level of the initial reset signal.

ここで、電位保持手段が、逆バイアスされたダイオードと等価となるように接続された複数群のトランジスタの容量比によって構成されるようにしても良い。また、電位変化手段が、電源電圧が所定の値に達したときに電流が流れる第１のトランジスタと、第１のトランジスタとカレントミラー回路を形成することにより第１のノードに電流を流す第２のトランジスタとを含むようにしても良い。さらに、制御手段が、初期リセット信号が非活性化されたときに、カレントミラー回路の動作を停止させるようにしても良い。 Here, the potential holding means may be configured by a capacitance ratio of a plurality of groups of transistors connected to be equivalent to a reverse-biased diode. In addition, the potential changing means forms a first transistor through which a current flows when the power supply voltage reaches a predetermined value, and a current mirror circuit with the first transistor, thereby passing a current through the first node. These transistors may be included. Further, the control means may stop the operation of the current mirror circuit when the initial reset signal is deactivated.

また、レベル決定手段が、一方の電源電位と第１のノードの電位との差が所定の値に達したときに、ローレベルに活性化されている初期リセット信号をハイレベルに変化させることによりリセットモードを解除するようにしても良い。
あるいは、レベル決定手段が、一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて第２のノードの電位を決定し、第２のノードの電位を反転することにより第３のノードの電位を決定し、第３のノードの電位を反転することにより初期リセット信号を生成するようにしても良い。その場合には、半導体集積回路が、少なくとも１つのトランジスタによって構成され、電源電圧に対して所定の比率を有するように第２のノードの電位を保持する第２の電位保持手段と、少なくとも１つのトランジスタによって構成され、電源電圧に対して所定の比率を有するように第３のノードの電位を保持する第３の電位保持手段とをさらに具備するようにしても良い。 Further, the level determining means changes the initial reset signal activated to the low level to the high level when the difference between the one power supply potential and the potential of the first node reaches a predetermined value. You may make it cancel reset mode.
Alternatively, the level determining means compares one power supply potential with the potential of the first node, determines the potential of the second node based on the comparison result, and inverts the potential of the second node. The initial reset signal may be generated by determining the potential of the third node and inverting the potential of the third node. In that case, the semiconductor integrated circuit includes at least one transistor, and has at least one second potential holding unit that holds the potential of the second node so as to have a predetermined ratio to the power supply voltage. A third potential holding unit that is configured by a transistor and holds the potential of the third node so as to have a predetermined ratio with respect to the power supply voltage may be further provided.

さらに、本発明に係るパワーオンリセット回路は、電源電圧の立ち上がりに応答して初期リセット信号を所定の期間活性化するパワーオンリセット回路であって、少なくとも１つのトランジスタによって構成され、第１のノードの電位を保持する電位保持手段と、電源電圧が所定の値に達したときに、第１のノードの電位を変化させる電位変化手段と、電源電位と第１のノードの電位とを比較した結果に基づいて初期リセット信号のレベルを決定するレベル決定手段と、レベルに基づいて、電位変化手段の動作を制御する制御手段とを含むことを特徴とする。Furthermore, a power-on reset circuit according to the present invention is a power-on reset circuit that activates an initial reset signal for a predetermined period in response to a rise of a power supply voltage, and includes a first node. The result of comparing the potential holding means for holding the potential, the potential changing means for changing the potential of the first node when the power supply voltage reaches a predetermined value, and the potential of the first node and the potential of the first node And a control means for controlling the operation of the potential changing means based on the level.

本発明によれば、電位保持手段によって保持されている第１のノードの電位を電位変化手段によって変化させ、一方の電源電位と第１のノードの電位とを比較した結果に基づいて初期リセット信号のレベルを決定するようにしたので、抵抗素子及びキャパシタンスを用いることなしに、１．８Ｖ程度の低電圧電源の下で動作可能なパワーオンリセット回路を実現することができる。 According to the present invention, the initial reset signal is based on the result of changing the potential of the first node held by the potential holding means by the potential changing means and comparing one power supply potential with the potential of the first node. Therefore, a power-on reset circuit that can operate under a low-voltage power supply of about 1.8 V can be realized without using a resistance element and a capacitance.

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の一実施形態に係る半導体集積回路に内蔵されているパワーオンリセット回路の構成を示す。図１に示すように、このパワーオンリセット回路は、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ５と、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ８とを含み、電源電位の立ち上がりから一定期間において、出力端子（ノード）ＮＤから負論理（ローレベル）の初期リセット信号を出力する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings. In addition, the same reference number is attached | subjected to the same component and description is abbreviate | omitted.
FIG. 1 shows a configuration of a power-on reset circuit built in a semiconductor integrated circuit according to an embodiment of the present invention. As shown in FIG. 1, this power-on reset circuit includes P-channel MOS transistors QP1 to QP5 and N-channel MOS transistors QN1 to QN8, and is output from an output terminal (node) ND within a certain period from the rise of the power supply potential. Outputs an initial reset signal of negative logic (low level).

トランジスタＱＰ１のソースは、電源電位Ｖ_ＤＤに接続され、トランジスタＱＰ１のゲートは、電源電位Ｖ_ＳＳに接続されている。また、トランジスタＱＮ１のドレインは、トランジスタＱＰ１のドレインに接続され、トランジスタＱＮ１のソースは、電源電位Ｖ_ＳＳに接続されている。 The source of the transistor QP1 is connected to the power supply potential _{V DD,} the gate of the transistor QP1 is connected to the power supply potential _{V SS.} The drain of the transistor QN1 is connected to the drain of the transistor QP1, the source of the transistor QN1 is connected to the power supply potential _{V SS.}

トランジスタＱＮ５のドレインは、トランジスタＱＰ１及びＱＮ１のドレインに接続され、トランジスタＱＮ５のゲートは、ノードＮＣに接続されている。また、トランジスタＱＮ６のドレインは、トランジスタＱＮ５のソースに接続され、トランジスタＱＮ６のソースは、電源電位Ｖ_ＳＳに接続され、トランジスタＱＮ６のゲートは、ノードＮＤに接続されている。 The drain of the transistor QN5 is connected to the drains of the transistors QP1 and QN1, and the gate of the transistor QN5 is connected to the node NC. The drain of the transistor QN6 is connected to the source of transistor QN5, the source of the transistor QN6 is connected to the power supply potential _{V SS,} the gate of the transistor QN6 is connected to the node ND.

トランジスタＱＮ７のソースは、電源電位Ｖ_ＳＳに接続され、トランジスタＱＮ１及びＱＮ７のゲートは、トランジスタＱＮ５のソースと、トランジスタＱＮ６のドレインに接続されている。なお、トランジスタＱＮ５がオンして、トランジスタＱＮ６がオフしている場合には、トランジスタＱＮ１とトランジスタＱＮ７とが、カレントミラー回路を構成する。 The source of the transistor QN7 is connected to the power supply potential _{V SS,} the gate of transistor QN1 and QN7 is connected to the source of transistor QN5, the drain of the transistor QN6. When transistor QN5 is on and transistor QN6 is off, transistor QN1 and transistor QN7 form a current mirror circuit.

トランジスタＱＮ８のドレイン及びゲートは、ノードＮＡに接続され、トランジスタＱＮ８のソースは、トランジスタＱＮ７のドレインに接続されている。なお、トランジスタＱＮ８は、飽和接続されてダイオードと等価であり、順バイアスされている。 The drain and gate of the transistor QN8 are connected to the node NA, and the source of the transistor QN8 is connected to the drain of the transistor QN7. Transistor QN8 is connected in saturation and is equivalent to a diode, and is forward biased.

トランジスタＱＰ２のソースは、電源電位Ｖ_ＤＤに接続され、トランジスタＱＰ２のドレインは、ノードＮＢに接続され、トランジスタＱＰ２のゲートは、ノードＮＡに接続されている。また、トランジスタＱＮ２のドレインは、ノードＮＢに接続され、トランジスタＱＮ２のソースは、電源電位Ｖ_ＳＳに接続され、トランジスタＱＮ２のゲートは、ノードＮＣに接続されている。さらに、トランジスタＱＰ５のソースは、電源電位Ｖ_ＤＤに接続され、トランジスタＱＰ５のドレインは、ノードＮＢに接続され、トランジスタＱＰ５のゲートは、ノードＮＣに接続されている。 The source of the transistor QP2 is connected to the power supply potential V _DD , the drain of the transistor QP2 is connected to the node NB, and the gate of the transistor QP2 is connected to the node NA. The drain of the transistor QN2 is connected to the node NB, the source of the transistor QN2 is connected to the power supply potential _{V SS,} the gate of transistor QN2 is connected to the node NC. Further, the source of the transistor QP5 is connected to the power supply potential V _DD , the drain of the transistor QP5 is connected to the node NB, and the gate of the transistor QP5 is connected to the node NC.

トランジスタＱＰ３のソースは、電源電位Ｖ_ＤＤに接続され、トランジスタＱＰ３のドレインは、ノードＮＣに接続され、トランジスタＱＰ３のゲートは、ノードＮＢに接続されている。また、トランジスタＱＮ３のドレインは、ノードＮＣに接続され、トランジスタＱＮ３のソースは、電源電位Ｖ_ＳＳに接続され、トランジスタＱＮ３のゲートは、ノードＮＢに接続されている。なお、トランジスタＱＰ３及びＰＮ３は、インバータを構成している。 The source of the transistor QP3 is connected to the power supply potential V _DD , the drain of the transistor QP3 is connected to the node NC, and the gate of the transistor QP3 is connected to the node NB. The drain of the transistor QN3 is connected to the node NC, the source of the transistor QN3 is connected to the power supply potential _{V SS,} the gate of the transistor QN3 is connected to the node NB. Transistors QP3 and PN3 constitute an inverter.

トランジスタＱＰ４のソースは、電源電位Ｖ_ＤＤに接続され、トランジスタＱＰ４のドレインは、出力端子ＮＤに接続され、トランジスタＱＰ４のゲートは、ノードＮＣに接続されている。また、トランジスタＱＮ４のドレインは、出力端子ＮＤに接続され、トランジスタＱＮ４のソースは、電源電位Ｖ_ＳＳに接続され、トランジスタＱＮ４のゲートは、ノードＮＣに接続されている。なお、トランジスタＱＰ４及びＱＮ４は、インバータを構成している。 The source of the transistor QP4 is connected to the power supply potential V _DD , the drain of the transistor QP4 is connected to the output terminal ND, and the gate of the transistor QP4 is connected to the node NC. The drain of the transistor QN4 is connected to the output terminal ND, the source of the transistor QN4 is connected to the power supply potential _{V SS,} the gate of the transistor QN4 is connected to the node NC. Transistors QP4 and QN4 constitute an inverter.

図１において、同じ記号のノード（ＮＣとＮＣ、ＮＤとＮＤ）は、互いに接続されている。また、ノードＮＡ〜ＮＣは、図２の（Ａ）〜（Ｃ）に示す回路にそれぞれ接続されている。図２に示すように、パワーオンリセット回路は、ＰチャネルＭＯＳトランジスタＱＰ１１〜ＱＰ１３と、ＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１３とをさらに含んでいる。 In FIG. 1, nodes with the same symbol (NC and NC, ND and ND) are connected to each other. The nodes NA to NC are connected to the circuits shown in FIGS. 2A to 2C, respectively. As shown in FIG. 2, the power-on reset circuit further includes P channel MOS transistors QP11 to QP13 and N channel MOS transistors QN11 to QN13.

図２の（Ａ）に示すように、ノードＮＡには、ドレイン及びゲートが電源電位Ｖ_ＤＤに接続されているトランジスタＱＰ１１のソースと、ドレイン及びゲートが電源電位Ｖ_ＳＳに接続されているトランジスタＱＮ１１のソースとが接続されている。ここで、トランジスタＱＰ１１及びＱＮ１１の各々は、ダイオードを逆バイアスした回路と等価であり、キャパシタンスとして機能する。本実施形態においては、ＱＰ１１のゲート幅／ゲート長の比を大きくしたり、複数のＰチャネルＭＯＳトランジスタを並列に接続することにより、トランジスタＱＰ１１の容量をトランジスタＱＮ１１の容量よりも大きな値に設定している。なお、トランジスタＱＮ１１を省略し、寄生容量を用いても良い。 As shown in FIG. 2 (A), the transistor to the node NA is the source of the transistor QP11 which drain and gate are connected to the power supply potential V _DD, a drain and a gate connected to the power supply potential V _SS QN11 Is connected to the source. Here, each of the transistors QP11 and QN11 is equivalent to a circuit in which a diode is reverse-biased, and functions as a capacitance. In the present embodiment, the capacitance of the transistor QP11 is set larger than the capacitance of the transistor QN11 by increasing the ratio of the gate width / gate length of the QP11 or by connecting a plurality of P-channel MOS transistors in parallel. ing. The transistor QN11 may be omitted and a parasitic capacitance may be used.

また、図２の（Ｂ）に示すように、ノードＮＢには、ドレイン及びゲートが電源電位Ｖ_ＤＤに接続されているトランジスタＱＰ１２のソースと、ドレイン及びゲートが電源電位Ｖ_ＳＳに接続されているトランジスタＱＮ１２のソースとが接続されている。ここで、トランジスタＱＰ１２及びＱＮ１２の各々は、ダイオードを逆バイアスした回路と等価であり、キャパシタンスとして機能する。本実施形態においては、ＱＮ１２のゲート幅／ゲート長の比を大きくしたり、複数のＮチャネルＭＯＳトランジスタを並列に接続することにより、トランジスタＱＮ１２の容量を、トランジスタＱＰ１２の容量の容量よりも大きな値に設定している。なお、トランジスタＱＰ１２を省略し、寄生容量を用いても良い。 Further, as shown in FIG. 2 (B), the node NB, and the source of the transistor QP12 which drain and gate are connected to the power supply potential V _DD, a drain and a gate connected to the power supply potential V _SS The source of the transistor QN12 is connected. Here, each of the transistors QP12 and QN12 is equivalent to a circuit in which a diode is reverse-biased, and functions as a capacitance. In the present embodiment, by increasing the gate width / gate length ratio of QN12 or by connecting a plurality of N-channel MOS transistors in parallel, the capacitance of transistor QN12 is larger than the capacitance of transistor QP12. Is set. The transistor QP12 may be omitted and a parasitic capacitance may be used.

さらに、図２の（Ｃ）に示すように、ノードＮＣには、ドレイン及びゲートが電源電位Ｖ_ＤＤに接続されているトランジスタＱＰ１３のソースと、ドレイン及びゲートが電源電位Ｖ_ＳＳに接続されているトランジスタＱＮ１３のソースとが接続されている。ここで、トランジスタＱＰ１３及びＱＮ１３の各々は、ダイオードを逆バイアスした回路と等価であり、キャパシタンスとして機能する。本実施形態においては、ＱＰ１３のゲート幅／ゲート長の比を大きくしたり、複数のＰチャネルＭＯＳトランジスタを並列に接続することにより、トランジスタＱＰ１３の容量を、トランジスタＱＮ１３の容量よりも大きな値に設定している。なお、トランジスタＱＮ１３を省略し、寄生容量を用いても良い。 Furthermore, as shown in (C) of FIG. 2, the node NC, and the source of the transistor QP13 which drain and gate are connected to the power supply potential V _DD, a drain and a gate connected to the power supply potential V _SS The source of the transistor QN13 is connected. Here, each of the transistors QP13 and QN13 is equivalent to a circuit in which a diode is reverse-biased, and functions as a capacitance. In the present embodiment, the capacitance of the transistor QP13 is set to a value larger than the capacitance of the transistor QN13 by increasing the gate width / gate length ratio of the QP13 or by connecting a plurality of P-channel MOS transistors in parallel. is doing. The transistor QN13 may be omitted and a parasitic capacitance may be used.

次に、ＭＯＳトランジスタの特性について説明する。ＭＯＳトランジスタは、ドレイン・ソース間電圧Ｖ_ＤＳと、ゲート・ソース間電圧Ｖ_ＧＳと、しきい電圧Ｖ_ＴＨとの間の関係が、Ｖ_ＤＳ≧Ｖ_ＧＳ−Ｖ_ＴＨである場合には飽和動作を行い、Ｖ_ＤＳ＜Ｖ_ＧＳ−Ｖ_ＴＨである場合には非飽和動作を行う。 Next, the characteristics of the MOS transistor will be described. The MOS transistor performs a saturation operation when the relationship among the drain-source voltage V _DS , the gate-source voltage V _GS, and the threshold voltage V _TH is V _DS ≧ V _GS −V _TH. And when V _DS <V _GS −V _TH , the desaturation operation is performed.

ＭＯＳトランジスタが飽和動作を行う場合には、トランジスタのドレイン電流Ｉ_Ｄは、次式（１）で表される。

一方、ＭＯＳトランジスタが非飽和動作を行う場合には、トランジスタのドレイン電流Ｉ_Ｄは、次式（２）で表される。

ここで、βはトランジスタの利得係数を表している。 When the MOS transistor performs a saturation operation, the drain current _{ID of the} transistor is expressed by the following equation (1).

On the other hand, when the MOS transistor performs a non-saturated operation, the drain current _{ID of the} transistor is expressed by the following equation (2).

Here, β represents the gain coefficient of the transistor.

また、ＮチャネルＭＯＳトランジスタの利得係数β_Ｎは、次式（３）で表される。

一方、ＰチャネルＭＯＳトランジスタの利得係数β_Ｐは、次式（４）で表される。

ここで、μ_Ｎは電子易動度、μ_Ｐは正孔易動度、Ｃ_ＮはＮチャネルトランジスタの単位面積当たりのゲート絶縁膜の容量、Ｃ_ＰはＰチャネルトランジスタの単位面積当たりのゲート絶縁膜の容量、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長を表している。 The gain coefficient β _N of the N channel MOS transistor is expressed by the following equation (3).

On the other hand, the gain coefficient β _P of the P-channel MOS transistor is expressed by the following equation (4).

Here, μ _N is the electron mobility, μ _P is the hole mobility, C _N is the capacitance of the gate insulating film per unit area of the N-channel transistor, and C _P is the gate insulation per unit area of the P-channel transistor. The capacitance of the film, W is the channel width of the transistor, and L is the channel length of the transistor.

次に、パワーオンリセット回路の動作について説明する。まず、電源電位Ｖ_ＤＤが０Ｖからトランジスタのしきい電圧Ｖ_ＴＨまで立ち上がる期間における動作について説明する。なお、以下の説明においては、電源電位Ｖ_ＳＳを０Ｖとしているので、電源電位Ｖ_ＤＤが電源電圧に相当する。 Next, the operation of the power-on reset circuit will be described. First, an operation in a period in which the power supply potential V _DD rises from 0 V to the threshold voltage V _{TH of the} transistor will be described. In the following description, since the power supply potential _VSS is 0 V, the power supply potential V _DD corresponds to the power supply voltage.

電源電位Ｖ_ＤＤがトランジスタのしきい電圧Ｖ_ＴＨまで立ち上がる期間においては、トランジスタＱＰ１〜ＱＰ５及びＱＮ１〜ＱＮ８は本来の動作をせず、電流供給能力を持たないので、キャパシタンスとして機能するトランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３が電源電位Ｖ_ＤＤの上昇に伴って蓄積していく電荷によって、各ノードの電位が決定される。 During the period when the power supply potential V _DD rises to the threshold voltage V _TH of the transistor, the transistors QP1 to QP5 and QN1 to QN8 do not perform their original operations and do not have current supply capability, so that the transistors QP11 to QP13 function as capacitances. The potentials of the respective nodes are determined by the charges that QN11 to QN13 accumulate as the power supply potential V _DD increases.

ここで、トランジスタＱＰ１１の容量をＣ_Ｐ１１とし、トランジスタＱＮ１１の容量をＣ_Ｎ１１とすると、ノードＮＡの電位Ｖ_Ａは、次式（５）によって表される。
Ｖ_Ａ＝｛Ｃ_Ｐ１１／（Ｃ_Ｐ１１＋Ｃ_Ｎ１１）｝×Ｖ_ＤＤ・・・（５）
本実施形態においては、Ｃ_Ｐ１１＝３２Ｃ_Ｎ１１としたので、Ｖ_Ａ＝３２／３３×Ｖ_ＤＤとなり、ノードＮＡの電位Ｖ_Ａの初期状態を電源電位Ｖ_ＤＤ側に設定することができる。同様に、ノードＮＢの電位Ｖ_Ｂの初期状態を電源電位Ｖ_ＳＳ側に設定することができ、ノードＮＣの電位Ｖ_Ｃの初期状態を電源電位Ｖ_ＤＤ側に設定することができる。 Here, the capacitance of the transistor QP11 and _{C P11,} and the capacitance of the transistors QN11 and _{C N11,} the potential _{V A} of the node NA, represented by the following formula (5).
V _A = {C _P11 / (C _P11 + C _N11 )} × V _DD (5)
In this embodiment, since C _P11 = 32C _N11 , V _A = 32/33 × V _DD , and the initial state of the potential _VA of the node NA can be set to the power supply potential V _DD side. Similarly, it is possible to set the initial state of the potential V _B at the node NB to the power supply potential V _SS side, it is possible to set the initial state of the potential V _C at the node NC to the power supply potential V _DD side.

次に、電源電位Ｖ_ＤＤがしきい電圧Ｖ_ＴＨから設定電位まで立ち上がる期間における動作について説明する。電源電位Ｖ_ＤＤが動作可能電位を越えると、トランジスタＱＰ１〜ＱＰ５及びＱＮ１〜ＱＮ７が、本来の動作を開始する。即ち、トランジスタＱＰ１のゲート・ソース間電圧Ｖ_ＧＳＰ１が、トランジスタＱＰ１のしきい電圧Ｖ_ＴＨＰ１よりも大きくなるので、トランジスタＱＰ１はオンする。従って、トランジスタＱＰ１には、ドレイン電流Ｉ_１が流れ始め、トランジスタＱＮ１及びＱＮ５のドレインには、Ｖ_ＤＤ−Ｖ_ＤＳＰ１の電圧が印加される。なお、Ｖ_ＤＳＰ１は、トランジスタＱＰ１のドレイン・ソース間電圧である。 Next, an operation in a period in which the power supply potential V _DD rises from the threshold voltage V _TH to the set potential will be described. When power supply potential V _DD exceeds the operable potential, transistors QP1 to QP5 and QN1 to QN7 start their original operations. That is, since the gate-source voltage V _GSP1 of the transistor QP1 becomes larger than the threshold voltage V _{THP1 of} the transistor QP1, the transistor QP1 is turned on. Thus, the transistor QP1 is started drain current _{I 1} flows to the drain of the transistor QN1 and _QN5, the voltage of V _{DD -V DSP 1} is applied. V _DSP1 is the drain-source voltage of the transistor QP1.

トランジスタＱＰ１は、当初は非飽和動作をするが、飽和に近い状態（Ｖ_ＤＳＰ１≒Ｖ_ＧＳＰ１−Ｖ_ＴＨＰ１）において動作するので、トランジスタＱＰ１に流れるドレイン電流Ｉ_Ｄ１は、次式（６）のようになる。
Ｉ_Ｄ１＝β_Ｐ１（Ｖ_ＤＤ−Ｖ_ＴＨＰ１）^２・・・（６）
ここで、β_Ｐ１はトランジスタＱＰ１の利得係数を表している。 Although the transistor QP1 initially performs a non-saturation operation, the transistor QP1 operates in a state close to saturation (V _DSP1 ≈V _GSP1 −V _THP1 ). Therefore, the drain current I _D1 flowing through the transistor QP1 is expressed by the following equation (6). Become.
I _D1 = β _P1 (V _DD −V _THP1 ) ² (6)
Here, β _P1 represents the gain coefficient of the transistor QP1.

ノードＮＢの電位Ｖ_Ｂが電源電位Ｖ_ＳＳ側に設定されており、ノードＮＣの電位Ｖ_Ｃが電源電位Ｖ_ＤＤ側に設定されているので、出力端子ＮＤからは、ローレベル（電源電位Ｖ_ＳＳ）の初期リセット信号が出力される。即ち、このパワーオンリセット回路は、電源電位の立ち上がり後に、出力端子ＮＤからローレベルの初期リセット信号を出力する。また、出力端子ＮＤに接続されているトランジスタＱＮ６のゲート電位も電源電位Ｖ_ＳＳであるので、トランジスタＱＮ６はオフしている。 Since the potential V _{B of the} node NB is set to the power supply potential V _SS side and the potential V _{C of the} node NC is set to the power supply potential V _DD side, the output terminal ND receives a low level (power supply potential V _SS ) Initial reset signal is output. That is, the power-on reset circuit outputs a low-level initial reset signal from the output terminal ND after the power supply potential rises. Further, since the gate potential of the transistor QN6 connected to the output terminal ND is also at the power supply potential V _SS, the transistor QN6 is turned off.

一方、トランジスタＱＮ５のゲートが接続されているノードＮＣの電位Ｖ_Ｃが電源電位Ｖ_ＤＤ側に設定されているので、トランジスタＱＮ５がオンして、トランジスタＱＮ１及びＱＮ７がカレントミラー回路として動作する。これにより、トランジスタＱＮ７にドレイン電流Ｉ_Ｄ２が流れて、ノードＮＡに接続されているトランジスタＱＰ１１に蓄積された電荷が放出されるようになる。トランジスタＱＮ７を流れるドレイン電流Ｉ_Ｄ２は、次式（７）で表される。

ここで、β_Ｎ１はトランジスタＱＮ１の利得係数、β_Ｎ７はトランジスタＱＮ７の利得係数、Ｖ_ＯＳはトランジスタＱＮ１とＱＮ７との間で発生するオフセット誤差を表している。 On the other hand, since the potential V _{C of the} node NC to which the gate of the transistor QN5 is connected is set on the power supply potential V _DD side, the transistor QN5 is turned on and the transistors QN1 and QN7 operate as a current mirror circuit. As a result, the drain current _ID2 flows through the transistor QN7, and the charge accumulated in the transistor QP11 connected to the node NA is released. A drain current _ID2 flowing through the transistor QN7 is expressed by the following equation (7).

Here, β _N1 represents a gain coefficient of the transistor QN1, β _N7 represents a gain coefficient of the transistor QN7, and V _OS represents an offset error generated between the transistors QN1 and QN7.

なお、オフセット誤差Ｖ_ＯＳは、次式（８）で表される。
Ｖ_ＯＳ＝Ｖ_ＴＨＮ７−Ｖ_ＴＨＮ１・・・（８）
ここで、Ｖ_ＴＨＮ７はトランジスタＱＮ７のしきい電圧、Ｖ_ＴＨＮ１はトランジスタＱＮ１のしきい電圧を表している。 The offset error V _OS is expressed by the following equation (8).
V _OS = V _THN7 −V _THN1 (8)
Here, V _THN7 represents the threshold voltage of the transistor QN7, and V _THN1 represents the threshold voltage of the transistor QN1.

ドレイン電流Ｉ_Ｄ２が流れることにより、トランジスタＱＰ１１に蓄積されている電荷が減少し、ノードＮＡの電圧降下が生じる。その結果、ノードＮＡの電位Ｖ_Ａと電源電位Ｖ_ＤＤとの差、即ち、トランジスタＱＰ２のゲート・ソース間電圧Ｖ_ＧＳＰ２が増大し、ゲート・ソース間電圧Ｖ_ＧＳＰ２がトランジスタＱＰ２のしきい電圧Ｖ_ＴＨＰ２よりも大きくなると、トランジスタＱＰ２がオンし始める。 When the drain current _ID2 flows, the charge accumulated in the transistor QP11 decreases, and a voltage drop at the node NA occurs. As a result, the difference between the potential _{V A} and the power supply potential _{V DD} of the node NA, i.e., to increase the gate-source voltage _{V GSP2} the transistor QP2 is, the gate-source voltage _{V GSP2} is transistor QP2 threshold voltage _{V thp2} Becomes larger than that, the transistor QP2 starts to turn on.

なお、トランジスタＱＮ２のゲートには、電源電位Ｖ_ＤＤ側に設定されているノードＮＣが接続されているので、トランジスタＱＮ２はオンしている。従って、トランジスタＱＰ２のドレインとＱＮ２のドレインとの接続点（ノードＮＢ）の電位は、トランジスタＱＰ２のゲート・ソース間電圧Ｖ_ＧＳＰ２とトランジスタＱＮ２のゲート・ソース間電圧Ｖ_ＧＳＮ２との関係によって決定される。 Note that since the node NC set on the power supply potential V _DD side is connected to the gate of the transistor QN2, the transistor QN2 is turned on. Therefore, the potential at the connection point between the drains of QN2 of the transistor QP2 (node NB) is determined by the relationship between the gate-source voltage _{V GSN2} gate-source voltage _{V GSP2} the transistor QN2 transistor QP2 .

ノードＮＢの電位は、当初は電源電位Ｖ_ＳＳ側に設定されている。しかしながら、ノードＮＡの電圧降下が大きくなり、トランジスタＱＰ２のゲート・ソース間電圧Ｖ_ＧＳＰ２の絶対値が大きくなって次式（９）の関係を満たすと、トランジスタＱＰ２がオンして、ノードＮＢの電位が電源電位Ｖ_ＤＤ近くまで上昇する。

ここで、β_Ｐ２、Ｖ_ＧＳＰ２、Ｖ_ＴＨＰ２は、トランジスタＱＰ２の利得係数、ゲート・ソース間電圧、しきい電圧をそれぞれ表し、β_Ｎ２、Ｖ_ＧＳＮ２、Ｖ_ＴＨＮ２、Ｖ_ＳＩＦＴは、トランジスタＱＮ２の利得係数、ゲート・ソース間電圧、しきい電圧、しきい電圧の経年変化による増加分をそれぞれ表している。 The potential of the node NB is initially set on the power supply potential _VSS side. However, when the voltage drop at the node NA increases and the absolute value of the gate-source voltage V _GSP2 of the transistor QP2 increases to satisfy the relationship of the following equation (9), the transistor QP2 turns on and the potential of the node NB Rises to near the power supply potential V _DD .

_{_{_{Here, β P2, V GSP2, V}}} THP2 the gain factor of the transistor QP2, represents the gate-source voltage, a threshold voltage, _{_{_{respectively, β N2, V GSN2, V}}} THN2, V SIFT is the gain coefficient of the transistor QN2 , Gate-source voltage, threshold voltage, and threshold voltage increase over time.

従って、ノードＮＡの電圧降下が大きくなり、式（９）の関係を満たすようになると、パワーオンリセット回路は、ハイレベル（電源電位Ｖ_ＤＤ）の信号を出力端子ＮＤから出力する。これによって、リセットモードが解除される。なお、トランジスタＱＰ１１に電荷が逆流するのを防止するために、飽和接続されてダイオードと等価のトランジスタＱＮ８を用いている。 Accordingly, when the voltage drop at the node NA becomes large and the relationship of Expression (9) is satisfied, the power-on reset circuit outputs a high level (power supply potential V _DD ) signal from the output terminal ND. As a result, the reset mode is released. In order to prevent the charge from flowing back to the transistor QP11, a transistor QN8 that is connected in saturation and equivalent to a diode is used.

次に、電源電位Ｖ_ＤＤが設定電位まで立ち上がり安定している期間における動作について説明する。ノードＮＢの電位が電源電位Ｖ_ＤＤ近くまで上昇した後は、ノードＮＣは電源電位Ｖ_ＳＳに固定され、出力端子ＮＤからハイレベルの信号が出力され続ける。 Next, an operation in a period in which the power supply potential V _DD rises to the set potential and is stable will be described. After the potential of the node NB is raised to the power supply potential V _DD near the node NC is fixed to the power supply potential V _SS, a high level signal from the output terminal ND continues to be outputted.

従って、トランジスタＱＮ５がオフし、トランジスタＱＮ６がオンするので、トランジスタＱＮ１及びＱＮ７はカレントミラー回路として機能せず、ドレイン電流Ｉ_Ｄ１及びＩ_Ｄ２が停止して、電力は消費されない。 Therefore, since the transistor QN5 is turned off and the transistor QN6 is turned on, the transistors QN1 and QN7 do not function as a current mirror circuit, the drain currents I _D1 and I _D2 are stopped, and no power is consumed.

これにより、ノードＮＡがハイ・インピーダンス状態になるので、ノイズ等によってノードＮＡの電位が変動し、次段が誤動作するおそれがある。そのような誤動作を防止するために、本実施形態においては、ノードＮＣがゲートに接続されたトランジスタＱＰ５を用いて、ノードＮＢの電位を電源電位Ｖ_ＤＤに固定している。また、トランジスタＱＰ５のオン抵抗を、トランジスタＱＮ２のオン抵抗よりも小さくすることにより、ノードＮＡの電位が変化しても、ノードＮＢ以降の電位が変化しないようにしている。 As a result, the node NA enters a high impedance state, and therefore, the potential of the node NA may fluctuate due to noise or the like, and the next stage may malfunction. In order to prevent such a malfunction, in the present embodiment, the potential of the node NB is fixed to the power supply potential V _DD using the transistor QP5 in which the node NC is connected to the gate. Further, by making the on-resistance of the transistor QP5 smaller than the on-resistance of the transistor QN2, the potential after the node NB does not change even if the potential of the node NA changes.

次に、電源電位Ｖ_ＤＤが設定電位から０Ｖまで立ち下がる期間における動作について説明する。電源電位Ｖ_ＤＤが設定電位からしきい電圧Ｖ_ＴＨまで立ち下がる期間においては、各ノードの電位が固定されているので、誤動作を引き起こすことはない。また、電源電位Ｖ_ＤＤがしきい電圧Ｖ_ＴＨから０Ｖまで立ち下がる期間においては、パワーオンリセット回路の出力端子ＮＤに接続される順序論理回路も本来の動作をしないので、誤動作を引き起こすことはない。 Next, an operation in a period during which the power supply potential V _DD falls from the set potential to 0 V will be described. In the period in which the power supply potential V _DD falls from the set potential to the threshold voltage V _TH , the potential of each node is fixed, so that no malfunction occurs. Further, during the period when the power supply potential V _DD falls from the threshold voltage V _TH to 0 V, the sequential logic circuit connected to the output terminal ND of the power-on reset circuit does not perform the original operation, so that no malfunction is caused. .

しかしながら、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３に蓄積されている電荷が完全に放出される前に再び電源が投入された場合には、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３に蓄積されている電荷が誤動作を引き起こす可能性がある。従って、本実施形態においては、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３を飽和接続してダイオードと等価な回路とすることにより、ノードＮＡ〜ＮＣに順バイアスがかかると電荷が抜けるようにして誤動作を防止している。 However, if the power is turned on again before the charges accumulated in the transistors QP11 to QP13 and QN11 to QN13 are completely discharged, the charges accumulated in the transistors QP11 to QP13 and QN11 to QN13 malfunction. May cause. Therefore, in the present embodiment, the transistors QP11 to QP13 and QN11 to QN13 are saturatedly connected to form a circuit equivalent to a diode, so that charges are removed when a forward bias is applied to the nodes NA to NC to prevent malfunction. is doing.

図３は、電源電位Ｖ_ＤＤが急峻に立ち上がった場合における各ノードの電位を示す図である。電源電位Ｖ_ＤＤが立ち上がると、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３が電荷を蓄積し始める。ここで、図３に示すように、電源電位Ｖ_ＤＤが急峻に立ち上がった場合には、トランジスタが蓄積する電荷量も急激に増加するので、電源電位Ｖ_ＤＤの立ち上がりに合わせてノードＮＡ及びＮＣの電位も急峻に上昇する。 FIG. 3 is a diagram showing the potential of each node when the power supply potential V _DD rises sharply. When power supply potential V _DD rises, transistors QP11-QP13 and QN11-QN13 start to accumulate electric charges. Here, as shown in FIG. 3, when the power supply potential V _DD rises steeply, the amount of charge stored in the transistor also suddenly increases. Therefore, the nodes NA and NC are synchronized with the rise of the power supply potential V _DD . The potential also rises sharply.

次に、カレントミラー回路が動作することによりドレイン電流Ｉ_Ｄ２が流れるので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷が放出され、ノードＮＡの電位Ｖ_Ａが下降していく。その後、ノードＮＡの電位Ｖ_Ａと電源電位Ｖ_ＤＤとの差が広がり、式（９）の関係が満たされる時点において、ノードＮＢの電位が高電位側に遷移し、ノードＮＣの電位が低電位側に遷移し、ノードＮＤの電位が高電位側に遷移する。 Next, since the drain current _ID2 flows due to the operation of the current mirror circuit, the charge accumulated in the transistor QP11 is released at the node NA, and the potential _{VA of the} node NA decreases. After that, when the difference between the potential _{VA of the} node NA and the power supply potential V _DD widens and the relationship of Expression (9) is satisfied, the potential of the node NB transitions to the high potential side, and the potential of the node NC decreases to the low potential. And the potential of the node ND changes to the high potential side.

ノードＮＤの電位が高電位側に遷移したことにより、カレントミラー回路が動作を停止するので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷の放出が停止し、ノードＮＡの電位が安定する。 Since the current mirror circuit stops operating due to the transition of the potential of the node ND to the high potential side, the discharge of the charge accumulated in the transistor QP11 is stopped at the node NA, and the potential of the node NA is stabilized.

図４は、電源電位Ｖ_ＤＤが緩慢に立ち上がった場合における各ノードの電位を示す図である。電源電位Ｖ_ＤＤが立ち上がると、トランジスタＱＰ１１〜ＱＰ１３及びＱＮ１１〜ＱＮ１３が電荷を蓄積し始める。ここで、図４に示すように、電源電位Ｖ_ＤＤが緩慢に立ち上がった場合には、トランジスタが蓄積する電荷量も徐々に増加するので、ノードＮＡ及びＮＣの電位も徐々に上昇する。 FIG. 4 is a diagram showing the potential of each node when the power supply potential V _DD rises slowly. When power supply potential V _DD rises, transistors QP11-QP13 and QN11-QN13 start to accumulate electric charges. Here, as shown in FIG. 4, when the power supply potential V _DD rises slowly, the amount of charge accumulated in the transistor also gradually increases, so that the potentials of the nodes NA and NC also gradually increase.

次に、電源電位Ｖ_ＤＤが所定の電位を越えると、カレントミラー回路が動作することによりドレイン電流Ｉ_Ｄ２が流れるので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷が放出され、ノードＮＡの電位Ｖ_Ａが下降していく。図４においては、電源電位Ｖ_ＤＤの立ち上がりに従って増加する電荷量よりも、ドレイン電流Ｉ_Ｄ２が流れることによって放出される電荷量の方が多い場合を示している。なお、この場合においても、ノードＮＡの電位Ｖ_Ａは、トランジスタＱＮ７のドレイン・ソース間電圧Ｖ_ＤＳＮ７とトランジスタＱＮ８のしきい電圧Ｖ_ＴＨＮ８とを合計した電位となっている。 Next, when the power supply potential V _DD exceeds a predetermined potential, the drain current I _D2 flows due to the operation of the current mirror circuit, so that the charge accumulated in the transistor QP11 is released at the node NA and the potential V _A at the node NA is released. Goes down. FIG. 4 shows a case where the amount of charge released by the drain current _ID2 flowing is larger than the amount of charge that increases as the power supply potential V _DD rises. In this case as well, the potential _{VA of the} node NA is the _sum of the drain-source voltage V _DSN7 of the transistor QN7 and the threshold voltage V _{THN8 of the} transistor QN8.

さらに、ノードＮＡの電位Ｖ_Ａと電源電位Ｖ_ＤＤとの差が広がり、式（９）の関係を満たすようになると、ノードＮＢの電位が高電位側に遷移し、ノードＮＣの電位が低電位側に遷移し、出力端子ＮＤの電位が高電位側に遷移する。これにより、カレントミラー回路が動作を停止するので、ノードＮＡにおいてトランジスタＱＰ１１が蓄積した電荷の放出が停止し、ノードＮＡの電位は、電源電位Ｖ_ＤＤの立ち上がりに追従するようになる。 Further, when the difference between the potential _{VA of the} node NA and the power supply potential V _DD widens and satisfies the relationship of Expression (9), the potential of the node NB transitions to the high potential side, and the potential of the node NC decreases to the low potential. The potential of the output terminal ND transitions to the high potential side. As a result, the current mirror circuit stops operating, so that the discharge of the charge accumulated in the transistor QP11 is stopped at the node NA, and the potential of the node NA follows the rise of the power supply potential V _DD .

このパワーオンリセット回路が本来の動作を行うためには、電源電位Ｖ_ＤＤが次式（１０）を満たせば良い。
Ｖ_ＤＤ≧Ｖ_ＴＨＰ２＋Ｖ_ＴＨＮ８＋Ｖ_ＤＳＮ７・・・（１０）
ここで、Ｖ_ＤＳＮ７はトランジスタＱＮ７のドレイン・ソース間電圧を表している。 In order for this power-on reset circuit to perform the original operation, the power supply potential V _DD should satisfy the following equation (10).
V _DD ≧ V _THP2 + V _THN8 + V _DSN7 (10)
Here, V _DSN7 represents the drain-source voltage of the transistor QN7.

一般的なトランジスタのしきい電圧Ｖ_ＴＨは、ばらつきを考慮すると０．６Ｖ±０．２Ｖ程度であり、トランジスタがオンしたときのドレイン・ソース間電圧を０．０１Ｖとすると、このパワーオンリセット回路が本来の動作を行うためには、電源電位Ｖ_ＤＤが１．６１Ｖ以上であれば良いので、１．８Ｖ程度の低電圧電源の下でも十分動作が可能である。 The threshold voltage V _TH of a general transistor is about 0.6 V ± 0.2 V in consideration of variation, and this power-on reset circuit assumes that the drain-source voltage when the transistor is turned on is 0.01 V. However, in order to perform the original operation, it is sufficient that the power supply potential V _DD is 1.61V or higher, and therefore, sufficient operation is possible even with a low voltage power supply of about 1.8V.

本実施形態によれば、ＭＯＳトランジスタのみで回路を構成することができるので、抵抗素子やキャパシタンスを必要とせず、小型で安価に量産できる。また、リセットモードが解除された後は、トランジスタＱＮ５をオフしてトランジスタＱＮ６をオンすることによりカレントミラー回路の動作を停止するので、スタティックな状態における消費電力をカットすることが可能である。 According to the present embodiment, since a circuit can be configured with only MOS transistors, a resistance element and a capacitance are not required, and it can be mass-produced at a small size and at low cost. Further, after the reset mode is released, the operation of the current mirror circuit is stopped by turning off the transistor QN5 and turning on the transistor QN6, so that it is possible to cut power consumption in a static state.

本発明は、半導体集積回路、特に、電源電圧の立ち上がりを検出して半導体集積回路内部の順序論理回路に初期リセット信号を出力するパワーオンリセット回路を内蔵した半導体集積回路において利用することが可能である。 INDUSTRIAL APPLICABILITY The present invention can be used in a semiconductor integrated circuit, in particular, a semiconductor integrated circuit having a built-in power-on reset circuit that detects a rising edge of a power supply voltage and outputs an initial reset signal to a sequential logic circuit inside the semiconductor integrated circuit. is there.

本発明の一実施形態におけるパワーオンリセット回路の構成を示す図。The figure which shows the structure of the power-on reset circuit in one Embodiment of this invention. 図１における各ノードが接続される回路を示す図。The figure which shows the circuit to which each node in FIG. 1 is connected. 電源電位Ｖ_ＤＤが急峻に立ち上がった場合における各ノードの電位を示す図The figure which shows the electric potential of each node in case power supply potential _VDD rises sharply 電源電位Ｖ_ＤＤが緩慢に立ち上がった場合における各ノードの電位を示す図The figure which shows the electric potential of each node in case power supply potential _VDD rises slowly. 従来のパワーオンリセット回路の構成を示す図。The figure which shows the structure of the conventional power-on reset circuit.

符号の説明Explanation of symbols

ＱＰ１〜ＱＰ５、ＱＰ１１〜ＱＰ１３ＰチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ８、ＱＮ１１〜ＱＮ１３ＮチャネルＭＯＳトランジスタ QP1 to QP5, QP11 to QP13 P-channel MOS transistors, QN1 to QN8, QN11 to QN13 N-channel MOS transistors

Claims

電源電圧の立ち上がりに応答して初期リセット信号を所定の期間活性化する半導体集積回路であって、
少なくとも１つのトランジスタによって構成され、電源電圧に対して所定の比率を有するように第１のノードの電位を保持する電位保持手段と、
電源電圧が所定の値に達したときに、第１のノードに電流を流すことにより第１のノードの電位を変化させる電位変化手段と、
一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて初期リセット信号のレベルを決定するレベル決定手段と、
前記レベル決定手段において決定される初期リセット信号のレベルに従って、前記電位変化手段の動作を制御する制御手段と、
を具備する半導体集積回路。 A semiconductor integrated circuit that activates an initial reset signal for a predetermined period in response to a rise of a power supply voltage,
A potential holding unit configured by at least one transistor and holding the potential of the first node so as to have a predetermined ratio to the power supply voltage;
Potential changing means for changing the potential of the first node by causing a current to flow through the first node when the power supply voltage reaches a predetermined value;
Level determining means for comparing one power supply potential with the potential of the first node and determining the level of the initial reset signal based on the comparison result;
Control means for controlling the operation of the potential changing means according to the level of the initial reset signal determined by the level determining means;
A semiconductor integrated circuit comprising:

前記電位保持手段が、逆バイアスされたダイオードと等価となるように接続された複数群のトランジスタの容量比によって構成されている、請求項１記載の半導体集積回路。 2. The semiconductor integrated circuit according to claim 1, wherein said potential holding means is constituted by a capacitance ratio of a plurality of groups of transistors connected to be equivalent to a reverse-biased diode.

前記電位変化手段が、
電源電圧が所定の値に達したときに電流が流れる第１のトランジスタと、
前記第１のトランジスタとカレントミラー回路を形成することにより第１のノードに電流を流す第２のトランジスタと、
を含む、請求項１又は２記載の半導体集積回路。 The potential changing means is
A first transistor through which a current flows when the power supply voltage reaches a predetermined value;
A second transistor that causes a current to flow to the first node by forming a current mirror circuit with the first transistor;
The semiconductor integrated circuit according to claim 1, comprising:

前記制御手段が、初期リセット信号が非活性化されたときに、前記カレントミラー回路の動作を停止させる、請求項３記載の半導体集積回路。 4. The semiconductor integrated circuit according to claim 3, wherein the control means stops the operation of the current mirror circuit when an initial reset signal is deactivated.

前記レベル決定手段が、一方の電源電位と第１のノードの電位との差が所定の値に達したときに、ローレベルに活性化されている初期リセット信号をハイレベルに変化させることによりリセットモードを解除する、請求項１記載の半導体集積回路。 When the difference between the one power supply potential and the first node potential reaches a predetermined value, the level determining means resets the initial reset signal activated to low level to high level. The semiconductor integrated circuit according to claim 1, wherein the mode is released.

前記レベル決定手段が、一方の電源電位と第１のノードの電位とを比較し、その比較結果に基づいて第２のノードの電位を決定し、第２のノードの電位を反転することにより第３のノードの電位を決定し、第３のノードの電位を反転することにより初期リセット信号を生成する、請求項１〜５のいずれか１項記載の半導体集積回路。 The level determining means compares one power supply potential with the potential of the first node, determines the potential of the second node based on the comparison result, and inverts the potential of the second node. 6. The semiconductor integrated circuit according to claim 1, wherein an initial reset signal is generated by determining a potential of the third node and inverting the potential of the third node.

少なくとも１つのトランジスタによって構成され、電源電圧に対して所定の比率を有するように第２のノードの電位を保持する第２の電位保持手段と、
少なくとも１つのトランジスタによって構成され、電源電圧に対して所定の比率を有するように第３のノードの電位を保持する第３の電位保持手段と、
をさらに具備する請求項６記載の半導体集積回路。 Second potential holding means configured to include at least one transistor and hold the potential of the second node so as to have a predetermined ratio to the power supply voltage;
A third potential holding unit configured by at least one transistor and holding the potential of the third node so as to have a predetermined ratio to the power supply voltage;
The semiconductor integrated circuit according to claim 6, further comprising:

電源電圧の立ち上がりに応答して初期リセット信号を所定の期間活性化するパワーオンリセット回路であって、  A power-on reset circuit that activates an initial reset signal for a predetermined period in response to a rise of a power supply voltage,
少なくとも１つのトランジスタによって構成され、第１のノードの電位を保持する電位保持手段と、  A potential holding unit configured by at least one transistor to hold the potential of the first node;
前記電源電圧が所定の値に達したときに、前記第１のノードの電位を変化させる電位変化手段と、  A potential changing means for changing the potential of the first node when the power supply voltage reaches a predetermined value;
前記電源電位と前記第１のノードの電位とを比較した結果に基づいて初期リセット信号のレベルを決定するレベル決定手段と、  Level determining means for determining a level of an initial reset signal based on a result of comparing the power supply potential and the potential of the first node;
前記レベルに基づいて、前記電位変化手段の動作を制御する制御手段と、  Control means for controlling the operation of the potential changing means based on the level;
を含むことを特徴とするパワーオンリセット回路。A power-on reset circuit comprising: