JP4190972B2

JP4190972B2 - SDH transmission equipment

Info

Publication number: JP4190972B2
Application number: JP2003278047A
Authority: JP
Inventors: 哲也山本
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2008-12-03
Anticipated expiration: 2023-07-23
Also published as: JP2005045573A

Description

本発明は信号伝送システムに関し、特にＳＤＨ(Synchronous Digital Hierarchy)又はＳＯＮＥＴ（Synchronous Optical Network）等のＩＴＵ−Ｔに準拠するＳＤＨ伝送方法および装置に関する。 The present invention relates to a signal transmission system, and more particularly to an SDH transmission method and apparatus conforming to ITU-T such as SDH (Synchronous Digital Hierarchy) or SONET (Synchronous Optical Network).

ＳＤＨは、１９８８年にＩＴＵ−Ｔ（国際電気通信連合電気通信標準化部門）が制定した国際標準のデジタル伝送多重化構成技術である。このＳＤＨは、１５６Ｍｂｐｓを基本として１５６Ｍｂｐｓ×Ｎ（整数）の速度のデジタル伝送システムを構成する。Ｎ＝１のＳＴＭ−１（１５６Ｍｂｐｓ）、Ｎ＝４のＳＴＭ−４（６２２Ｍｂｐｓ）およびＮ＝１６のＳＴＭ−１６（２．５Ｇｂｐｓ）等の規定がある。同様に、ＳＯＮＥＴでは、ＳＴＮ−１、ＳＴＮ−４、ＳＴＮ−１６、・・・という。 SDH is an international standard digital transmission multiplexing configuration technology established by ITU-T (International Telecommunication Union Telecommunication Standardization Sector) in 1988. This SDH constitutes a digital transmission system with a speed of 156 Mbps × N (integer) based on 156 Mbps. There are regulations such as STM-1 (156 Mbps) with N = 1, STM-4 (622 Mbps) with N = 4, and STM-16 (2.5 Gbps) with N = 16. Similarly, in SONET, it is called STN-1, STN-4, STN-16,.

このＳＤＨ伝送技術に関連して、入力主信号を一時的に記憶する３セル分の記憶容量のデュアルポートＲＡＭ（以下、ＤＭという）と、このＤＭをバイパスするリタイミング部と、これら両出力を選択して出力主信号を得る選択部と、ＤＭの書き込みおよび読み出しを制御するライトアドレス生成部およびリードアドレス生成部と、これら両アドレス生成部にタイミング信号を出力する制御信号生成部とを備える主信号の位相調整回路が提案されている（例えば、特許文献１参照。）。また、データメモリとしてＤＭを使用し、ポインタ処理部からのスタッフ情報をフローティングカウンタに入力してＤＭへの主信号データの書き込みアドレスを決定する。また、カウンタのカウンタ値が入力される制御メモリによりＤＭの読み出しアドレスを決定する。これにより、エラスチックストアメモリ（以下、ＥＳという）を排除するクロスコネクト装置も提案されている（例えば、特許文献２参照。）。 In connection with this SDH transmission technology, a dual-port RAM (hereinafter referred to as DM) having a storage capacity of 3 cells for temporarily storing an input main signal, a retiming unit bypassing the DM, and both outputs A main unit comprising a selection unit that selects an output main signal, a write address generation unit and a read address generation unit that control writing and reading of DM, and a control signal generation unit that outputs a timing signal to both address generation units A signal phase adjustment circuit has been proposed (see, for example, Patent Document 1). Also, DM is used as the data memory, and the stuff information from the pointer processing unit is input to the floating counter to determine the write address of the main signal data to DM. Further, the DM read address is determined by the control memory to which the counter value of the counter is input. Thus, a cross-connect device that eliminates an elastic store memory (hereinafter referred to as ES) has also been proposed (see, for example, Patent Document 2).

特開２００１−１８６１３４号公報（第３−４頁、第１図）JP 2001-186134 A (page 3-4, FIG. 1) 特開２０００−３２４０７６号公報（第４−５頁、第１図）JP 2000-324076 A (page 4-5, FIG. 1)

また、図１０は、典型的な従来のポインタ処理およびクロスコネクト処理を行うＳＤＨ伝送システムの構成を示すブロック図である。図１０に示すＳＤＨ伝送システム１００は、ＥＳ１０１、ポインタ挿入部１０２、クロスコネクト部１０３、ＡＵ（Access Unit）ポインタ解釈部１０４、書き込みフレームカウンタ１０５、読み出しフレームカウンタ１０６、スタッフ判定部１０７およびポインタ生成部１０８により構成される。 FIG. 10 is a block diagram showing a configuration of an SDH transmission system that performs typical conventional pointer processing and cross-connect processing. An SDH transmission system 100 illustrated in FIG. 10 includes an ES 101, a pointer insertion unit 102, a cross-connect unit 103, an AU (Access Unit) pointer interpretation unit 104, a write frame counter 105, a read frame counter 106, a stuff determination unit 107, and a pointer generation unit. 108.

主信号入力がＥＳ１０１およびＡＵポインタ解釈部１０４に入力される。ＡＵポインタ解釈部１０４の出力は、書き込みフレームカウンタ１０５を介してＥＳ１０１に入力される。一方、読み出しフレームカウンタ１０６には、装置内クロック（ＣＬＫ）信号が入力され、その出力はスタッフ判定部１０７を介してＥＳ１０１に入力される。また、ポインタ生成部１０８には、読み出しフレームカウンタ１０６およびスタック判定部１０７の出力が入力される。ポインタ生成部１０８の出力は、ＥＳ１０１の出力と共にポインタ挿入部１０２に入力される。そして、ポインタ挿入部１０２の出力は、クロスコネクト部１０３に入力され、このクロスコネクト部１０３から主出力信号が得られる。 The main signal input is input to the ES 101 and the AU pointer interpretation unit 104. The output of the AU pointer interpretation unit 104 is input to the ES 101 via the write frame counter 105. On the other hand, an in-device clock (CLK) signal is input to the read frame counter 106, and its output is input to the ES 101 via the stuff determination unit 107. Further, the pointer generation unit 108 receives the outputs of the read frame counter 106 and the stack determination unit 107. The output of the pointer generation unit 108 is input to the pointer insertion unit 102 together with the output of the ES 101. The output of the pointer insertion unit 102 is input to the cross connect unit 103, and a main output signal is obtained from the cross connect unit 103.

図１０に示すＳＤＨ伝送システム１００は、ポインタをＶＣ単位で解釈し、ＥＳ１０１でクロックを乗せ替えた後に、ポインタ付け替え処理を行う。そして、ポインタ処理を完結させた後に、クロスコネクト部１０３にてクロスコネクト又はパスプロテクションを行う。このために、ＳＤＨ伝送システム１００は、高速処理が必要となり、ハードウエア（Ｈ／Ｗ）処理が必須となってしまう。その結果、Ｈ／Ｗの規模を増大させていた。また、Ｈ／Ｗで機能を実現しているため、処理機能も細分化され、小容量のクロスコネクト又はパスプロテクションに適している。 The SDH transmission system 100 shown in FIG. 10 interprets pointers in units of VC, and after changing clocks in the ES 101, performs pointer replacement processing. Then, after completing the pointer processing, the cross-connect unit 103 performs cross-connect or path protection. For this reason, the SDH transmission system 100 requires high-speed processing and requires hardware (H / W) processing. As a result, the scale of H / W was increased. In addition, since the function is realized by H / W, the processing function is also subdivided, which is suitable for small capacity cross-connect or path protection.

しかし、現在、サポートの必要性が出てきたＳＴＳ−４８Ｃ（２．４Ｇ）、ＳＴＳ−１９２Ｃ（１０Ｇ）等の大容量処理においては、その大容量内のＶＣ単位がＳＴＳ−１（５０Ｍ）から最大でＳＴＳ−１９２Ｃ(１０Ｇ)に至るまで、複数のサイズの処理を必要とする。ＶＣサイズの組み合わせは無限にある。その処理をＨ／Ｗで実現するためには、膨大な規模の回路が必要となる。そのため、ポインタ部とクロスコネクト部又はパスプロテクション部で機能が独立した場合に、個々のパス単位の管理が必要となり、これもＨ／Ｗの回路規模を増大させる要因となっている。 However, in the large-capacity processing such as STS-48C (2.4G) and STS-192C (10G) that need to be supported at present, the VC unit in the large capacity is changed from STS-1 (50M). Processing of a plurality of sizes is required up to STS-192C (10G). There are infinite combinations of VC sizes. In order to realize the processing with H / W, a huge scale circuit is required. For this reason, when the functions of the pointer unit and the cross-connect unit or the path protection unit are independent, it is necessary to manage each path unit, which also increases the H / W circuit scale.

これを現在の技術で解決するには、ＶＣ単位を上位の管理者が制御して、固定することで実現する。設定されたＶＣ単位以外のＶＣサイズは、ＬＯＰ（Loss Of Pointer）と認識する方法又はＶＣサイズの変更のシーケンスを簡略化し、回路規模を抑える方法が採られている。また、クロスコネクトにおいても、多段セレクタにより実現している。そのため、クロスコネクトの規模の増大に応じて、セレクタの段数が増加し、不可避的に遅延が増加すると共に回路規模も増大する。更に、セレクタでクロスコネクトを実現した場合には、後段のセレクタが選択していない回路は、無駄となってしまう。また、セレクタでクロスコネクトを実現した場合およびクロスコネクトの規模を増大する場合には、同じ割合で規模が増大することとなる。 In order to solve this with the current technology, the upper level administrator controls and fixes the VC unit. For a VC size other than the set VC unit, a method of recognizing it as LOP (Loss Of Pointer) or a method of simplifying the VC size change sequence and reducing the circuit scale is employed. The cross connect is also realized by a multistage selector. For this reason, as the scale of the cross-connect increases, the number of selector stages increases, inevitably increasing the delay and increasing the circuit scale. Further, when the cross connect is realized by the selector, a circuit that is not selected by the subsequent selector is wasted. Further, when the cross-connect is realized by the selector and when the scale of the cross-connect is increased, the scale increases at the same rate.

また、パスプロテクションにおいては、入力パスの切替に実際の信号の品質を監視し、自動的に切り替える機能をＩＴＵ−Ｔ等のスペックとして配備する必要がある。ポインタ処理部および切替部が独立しているため、ポインタ部で検出したアラームを、遅延分を考慮して切替部に渡すか又は切替部で再度アラーム検出を行うかの何れかの方法で実現していた。前者の場合には、開発する装置毎に遅延量が変化するため、固定的な遅延と判断した場合には、その装置固有の機能となり、汎用性がなかった。一方、後者の場合には、切替部にも簡易的なポインタ処理部が必要となり、装置全体から見た場合に、冗長な回路構成となり、回路規模を増加される要因の１つとなった。 In the path protection, it is necessary to monitor the actual signal quality for switching the input path and to provide a function for automatically switching as a specification such as ITU-T. Since the pointer processing unit and the switching unit are independent, the alarm detected by the pointer unit is realized by either passing the alarm to the switching unit in consideration of the delay or by detecting the alarm again by the switching unit. It was. In the former case, since the delay amount changes for each device to be developed, when it is determined that the delay is a fixed delay, the function is unique to the device, and there is no versatility. On the other hand, in the latter case, a simple pointer processing unit is also required for the switching unit, and when viewed from the whole apparatus, a redundant circuit configuration is formed, which is one of the factors that increase the circuit scale.

また、パスのプロテクションにおいて、装置内の伝送遅延を吸収し、切替時に主信号をエラーさせない無瞬断切替機能において、従来技術では、２系統の入力に対して相互の伝送遅延を比較し、位相を遅い側へ合わせる機能については、全機能をＨ／Ｗで実現している。そのため、回路規模が大きく、対応するＶＣサイズの拡大に応じて、回路規模が増大する傾向があり、実現が困難となっている。 In the path protection, the transmission delay in the device is absorbed, and in the non-instantaneous switching function that does not cause an error in the main signal at the time of switching, the conventional technology compares the mutual transmission delay with respect to the two systems of input, and the phase As for the function of adjusting to the slow side, all functions are realized by H / W. For this reason, the circuit scale is large, and the circuit scale tends to increase as the corresponding VC size increases, making it difficult to realize.

上述した従来技術では、対応ＶＣサイズの増大およびクロスコネクトの規模拡大に伴い回路規模が増大し、現状の大規模半導体集積回路（ＬＳＩ）に機能を持たせるとしても、実現不可能となることも考えられる。また、従来の技術で実現した際に、拡張性が低いため、ＶＣサイズの規模の増大又はクロスコネクトの拡大が発生した場合には、新規に回路を見直す必要があった。 In the above-described conventional technology, the circuit scale increases with the increase in the corresponding VC size and the cross-connect scale, and even if the current large-scale semiconductor integrated circuit (LSI) has a function, it may not be realized. Conceivable. Further, since the expandability is low when realized by the conventional technology, it is necessary to newly review the circuit when the VC size increases or the cross-connect expands.

本発明は、従来技術の上述した課題に鑑みなされたものであり、実現回路の小型化および拡張性に優れたＳＤＨ伝送方法および装置を提供することを目的とする。 The present invention has been made in view of the above-described problems of the prior art, and an object thereof is to provide an SDH transmission method and apparatus excellent in miniaturization and expandability of an realized circuit.

前述の課題を解決するため、本発明によるＳＤＨ伝送方法および装置は、次のような特徴的な構成を採用する。 In order to solve the above-described problems, the SDH transmission method and apparatus according to the present invention employs the following characteristic configuration.

（１）デュアルポートＲＡＭ（ＤＭ）の所定アドレスにSynchronous Digital Hierarchy（ＳＤＨ）受信信号を書き込み、前記ＤＭから読み出して主信号出力を得るＳＤＨ伝送装置において、
前記受信信号に対してポインタ終端処理を行うＡＵ(Access Unit)ポインタ解釈部と、該ＡＵポインタ解釈部に接続され、前記ＤＭへの書き込みアドレスを生成する書き込みフレームカウンタと、該書き込みフレームカウンタに接続されポインタを生成するポインタ生成部と、前記書き込みフレームカウンタおよび読み出しフレームカウンタの出力を受けて前記ポインタ生成のためのスタッフ情報を取得するスタッフ判定部と、前記受信信号および前記ポインタ生成部からのポインタを切替選択して前記ＤＭに書き込むＳＥＬ部と、前記読み出しフレームカウンタ、前記スタッフ判定部および前記書き込みフレームカウンタの出力を受け前記ＤＭの読み出しアドレスを生成する読み出し制御・クロスコネクト部を備えるＳＤＨ伝送装置。 ( 1 ) In an SDH transmission apparatus that writes a Synchronous Digital Hierarchy (SDH) reception signal to a predetermined address of a dual-port RAM (DM) and reads out from the DM to obtain a main signal output.
An AU (Access Unit) pointer interpreter that performs pointer termination processing on the received signal, a write frame counter that is connected to the AU pointer interpreter and generates a write address to the DM, and is connected to the write frame counter A pointer generating unit that generates a pointer, a stuff determining unit that receives outputs of the write frame counter and the read frame counter and acquires stuff information for generating the pointer, and a pointer from the received signal and the pointer generating unit SDH transmission apparatus comprising: a SEL unit that selects and writes data to the DM; and a read control / cross-connect unit that receives the outputs of the read frame counter, the stuff determination unit, and the write frame counter and generates a read address of the DM .

（２）前記ＳＥＬ部および前記ＡＵポインタ解釈部には、複数の受信信号が入力される上記（１）のＳＤＨ伝送装置。 ( 2 ) The SDH transmission apparatus according to ( 1 ), wherein a plurality of reception signals are input to the SEL unit and the AU pointer interpretation unit.

（３）前記ＤＭの書き込み側および読み出し側には、それぞれシリアルーパラレル変換回路およびパラレルーシリアル変換回路が設けられる上記（１）又は（２）のＳＤＨ伝送装置。 ( 3 ) The SDH transmission apparatus according to ( 1 ) or ( 2 ), wherein a serial-parallel conversion circuit and a parallel-serial conversion circuit are provided on the writing side and the reading side of the DM, respectively.

（４）前記入力信号のエラーを検出するエラー検出部を備える上記（１）、（２）又は（３）のＳＤＨ伝送装置。 ( 4 ) The SDH transmission apparatus according to ( 1 ), ( 2 ), or ( 3 ), further including an error detection unit that detects an error of the input signal.

（５）前記各入力信号のマルチフレームの終端機能を有する複数のマルチフレーム収集部および前記複数のマルチフレーム収集部のタイミング差を比較する比較手段を備える上記（１）乃至（４）の何れかのＳＤＨ伝送装置。 ( 5 ) Any of the above ( 1 ) to ( 4 ), comprising a plurality of multiframe collection units having a multiframe termination function for each input signal and a comparison means for comparing timing differences between the plurality of multiframe collection units. SDH transmission equipment.

（６）前記ＳＤＨ伝送装置を複数個リング状に配置する上記（１）乃至（５）の何れかのＳＤＨ伝送装置。 ( 6 ) The SDH transmission device according to any one of ( 1 ) to ( 5 ), wherein a plurality of the SDH transmission devices are arranged in a ring shape.

本発明のＳＤＨ伝送方法および装置によると、次の如き実用上の顕著な効果が得られる。即ち、従来はポインタ処理を実施後に、その結果をＤＭに書き込んでいるので、ポインタ処理部の回路はポインタを終端し、その結果に基づき書き込み側のカウンタ制御を行っている。これに対して、本発明ではポインタの生成までを実施し、ＤＭへの書き込みを、ａポインタ終端、ｂ終端処理から挿入ポインタ生成、ｃ生成ポインタとその挿入すべきアドレスを生成および４ポインタ値をＳＥＬ部に、ｄで生成したアドレスを書き込み側カウンタ制御部へ渡すことにより実現している。その結果、従来高速処理が必要とされたポインタの生成処理を遅らせてもＤＭの読み出し側に書き込み側との差があれば、生成処理に時間的制約がなくなる。換言すると、読み出しより早ければよいことになる。これにより、ポインタの生成処理（終端処理も含む）が、ハードウエアのみでなくソフトウエア又はファームウエア処理可能になり、回路規模の縮小および柔軟性が改善可能である。 According to the SDH transmission method and apparatus of the present invention, the following remarkable practical effects can be obtained. That is, conventionally, the result of the pointer processing is written into the DM after execution of the pointer processing. Therefore, the circuit of the pointer processing unit terminates the pointer and performs counter control on the writing side based on the result. On the other hand, in the present invention, the process up to the generation of the pointer is performed, the writing to the DM is performed, the insertion pointer is generated from the end of the a pointer and the end of the b, the c generation pointer and the address to be inserted are generated, and the 4 pointer value is set. This is realized by passing the address generated in d to the SEL unit to the write-side counter control unit. As a result, even if the pointer generation processing that conventionally required high-speed processing is delayed, if there is a difference between the DM reading side and the writing side, there is no time restriction on the generation processing. In other words, it should be earlier than reading. As a result, the pointer generation process (including the termination process) can be performed not only by hardware but also by software or firmware, and the circuit scale can be reduced and flexibility can be improved.

以下、本発明によるＳＤＨ伝送方法および装置の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。 Hereinafter, the configuration and operation of a preferred embodiment of the SDH transmission method and apparatus according to the present invention will be described in detail with reference to the accompanying drawings.

先ず、図１は、本発明によるＳＤＨ伝送システム（又はＳＤＨ伝送装置）の基本構成を示すブロック図である。このＳＤＨ伝送システム１０は、セレクタ（ＳＥＬ部）１１、データメモリであるＤＭ（デュアルポートＲＡＭ）１２、ＡＵポインタ解釈部１３、書き込みフレームカウンタ１４、読み出しフレームカウンタ１５、スタッフ判定部１６、ポインタ生成部１７および読み出し制御クロスコネクト制御部１８により構成される。 FIG. 1 is a block diagram showing a basic configuration of an SDH transmission system (or SDH transmission apparatus) according to the present invention. The SDH transmission system 10 includes a selector (SEL unit) 11, a DM (dual port RAM) 12 as a data memory, an AU pointer interpretation unit 13, a write frame counter 14, a read frame counter 15, a stuff determination unit 16, and a pointer generation unit. 17 and a read control cross-connect control unit 18.

主信号入力がＳＥＬ部１１およびＡＵポインタ解釈部１３に入力される。このＡＵポインタ解釈部１３の出力信号は、書き込みフレームカウンタ１４に入力される。この書き込みフレームカウンタ１４の出力信号は、ＳＥＬ部１１、ＤＭ１２、スタッフ判定部１６およびポインタ生成部１７に入力される。読み出しフレームカウンタ１５は、装置内クロック信号を受け、その出力信号をスタッフ判定部１６および読み出し制御クロスコネクト制御部１８に入力される。スタッフ判定部１６の出力信号は、ポインタ生成部１７および読み出し制御クロスコネクト制御部１８に入力される。また、ポインタ生成部１７の出力信号は、ＳＥＬ部１１に入力される。ＤＭ１２には、更にＳＥＬ部１１および読み出し制御クロスコネクト制御部１８の出力信号が入力され、主信号出力を出力する。 The main signal input is input to the SEL unit 11 and the AU pointer interpretation unit 13. The output signal of the AU pointer interpretation unit 13 is input to the write frame counter 14. The output signal of the write frame counter 14 is input to the SEL unit 11, DM 12, stuff determination unit 16 and pointer generation unit 17. The read frame counter 15 receives the in-device clock signal and inputs the output signal to the stuff determination unit 16 and the read control cross-connect control unit 18. The output signal of the staff determination unit 16 is input to the pointer generation unit 17 and the read control cross-connect control unit 18. The output signal of the pointer generation unit 17 is input to the SEL unit 11. The DM 12 further receives output signals from the SEL unit 11 and the readout control cross-connect control unit 18 and outputs a main signal output.

図１に示すＳＤＨ伝送システム１０の各構成要素の主要機能を説明する。ＳＥＬ部１１は、主信号と生成ポインタのどちらを書き込むかの選択を行う。また、入力が複数存在する場合も、後段のＤＭ１２への書き込みデータの切替を行う。ＤＭ１２は、ＳＥＬ部１１で選択された出力の書き込みおよび書き込み情報の読み出しを行う。ＡＵポインタ解釈部１３は、ポインタ終端処理を行う。書き込みフレームカウンタ１４は、ＤＭ１２への書き込みアドレスを生成する。このとき、主信号からの入力データ時のアドレスとポインタ生成部１７からのデータを書き込む場合のアドレスを生成することが可能である。読み出しフレームカウンタ１５は、ＤＭ１２からの読み出しアドレスを生成する。スタッフ判定部１６は、ポインタ生成のためのスタッフ情報を取得する。ポインタ生成部１７は、挿入されるポインタを生成する。読み出し制御、クロスコネクト制御部１８は、ＤＭ１２の読み出し側のアドレスを機能に応じて生成する。 The main functions of each component of the SDH transmission system 10 shown in FIG. 1 will be described. The SEL unit 11 selects whether to write a main signal or a generation pointer. Even when there are a plurality of inputs, the write data to the DM 12 at the subsequent stage is switched. The DM 12 writes the output selected by the SEL unit 11 and reads the write information. The AU pointer interpretation unit 13 performs pointer termination processing. The write frame counter 14 generates a write address to the DM 12. At this time, it is possible to generate an address at the time of input data from the main signal and an address for writing data from the pointer generation unit 17. The read frame counter 15 generates a read address from the DM 12. The staff determination unit 16 acquires staff information for generating a pointer. The pointer generation unit 17 generates a pointer to be inserted. The read control / cross-connect control unit 18 generates an address on the read side of the DM 12 according to the function.

図１に示すクロスコネクト装置（又はポインタ処理部）を含むＳＤＨ伝送システム１０は、１個のＤＭ１２により、ＥＳ、バスプロテクション処理およびクロスコネクト処理を同時に実現する。そして、実際に処理が必要となる部分をＤＭ１２の書き込みアドレス制御および読み出しアドレス制御のみとし、制御対象を簡素化することにより、回路規模の小型化を実現する。尚、後述する如く、切替を簡素化するために、ＤＭ１２上のマッピングを工夫することにより、読み出し側の制御を簡素化し、読み出しの高速化を図っている。 The SDH transmission system 10 including the cross-connect device (or pointer processing unit) shown in FIG. 1 simultaneously realizes ES, bus protection processing, and cross-connect processing by one DM 12. Then, only the write address control and the read address control of the DM 12 are actually required for processing, and the control target is simplified, so that the circuit scale can be reduced. As will be described later, in order to simplify the switching, the mapping on the DM 12 is devised to simplify the control on the reading side and speed up the reading.

また、実際に伝送しなければならないデータがＳＤＨフレームフォーマット中のペイロード部分であることを利用して、データ書き込みが停止しても問題のないＯＨ部の処理のタイミングを使用して、伝送するデータのポインタ状態をペイロード部分に対応付けた形でＤＭに書き込みを行う。更に、ポインタ情報のみでなく、ＶＣ単位の品質情報も併せて書き込むことにより、パスプロテクション機能を実現可能にしている。 Further, by utilizing the fact that the data that must actually be transmitted is the payload portion in the SDH frame format, the data to be transmitted using the processing timing of the OH portion that does not cause a problem even if data writing is stopped Is written in the DM in such a manner that the pointer state is associated with the payload portion. Furthermore, not only pointer information but also quality information in units of VC is written together, thereby realizing a path protection function.

一方、読み出しアドレス制御部（読み出し制御クロスコネクト制御部１８）では、クロスコネクト機能を実現する場合には、書き込みアドレス制御部（書き込みフレームカウンタ１４）から該当するＶＣのポインタ状態が書き込まれたアドレスを認識する。これに該当するＶＣを選択したと判断された場合に、書き込まれたポインタ状態から判断される。 On the other hand, in the read address control unit (read control cross-connect control unit 18), when the cross-connect function is realized, the address at which the corresponding VC pointer state is written from the write address control unit (write frame counter 14). recognize. When it is determined that the VC corresponding to this is selected, it is determined from the written pointer state.

図２は、図１に示す基本構成を応用する多入力ＳＤＨ伝送システムのブロック図である。尚、説明の便宜上、図１の構成要素に対応する構成要素には、同様の参照符号を使用している。この多入力ＳＤＨ伝送システム１０´は、ＳＥＬ部１１およびＡＵポインタ解釈部１３に、複数の主信号入力が入力される。そして、ＳＥＬ部１１は、これら複数の主信号入力を選択してＤＭ１２に入力する。 FIG. 2 is a block diagram of a multi-input SDH transmission system to which the basic configuration shown in FIG. 1 is applied. For convenience of explanation, the same reference numerals are used for components corresponding to the components in FIG. In the multi-input SDH transmission system 10 ′, a plurality of main signal inputs are input to the SEL unit 11 and the AU pointer interpretation unit 13. Then, the SEL unit 11 selects the plurality of main signal inputs and inputs them to the DM 12.

次に、図３は、ＳＴＳ−３（１５０Ｍ相当）の本発明による４入力ＳＤＨ伝送システムの構成を示すブロック図である。この４入力ＳＤＨ伝送システムでは、４個の入力（入力１〜入力４）を有し、メモリの容量を３フレーム分持つことを条件とする。後述の如く、入力ポイントで４つのＳＴＭ−１は、ポインタ処理部により、個別にポインタ解釈し、パスの先頭位置を検出する。その後、メモリのバイト幅に合わせた形でシリアル−パラレル変換するように構成されている。 Next, FIG. 3 is a block diagram showing a configuration of a 4-input SDH transmission system according to the present invention of STS-3 (equivalent to 150M). This four-input SDH transmission system has four inputs (input 1 to input 4) and has a memory capacity of three frames. As will be described later, the four STM-1s at the input point are individually interpreted by the pointer processing unit to detect the head position of the path. Thereafter, serial-parallel conversion is performed in accordance with the byte width of the memory.

この４入力ＳＤＨ伝送システム２０Ａは、入力１〜入力４に対応するポインタ処理部２１ａ〜２１ｄと、１：３シリアルーパラレル変換（シリパラ）部２２ａ〜２２ｄおよび１：８シリパラ部２３ａ〜２３ｄと、１：４シリパラ部２４と、１２−１ＳＥＬ部１１と、ＤＭ２５と、書き込みアドレス生成部２６と、４：１パラシリ部２７と、８：１パラシリ部２８ａ〜２８ｄおよび３：１パラシリ部２９ａ〜２９ｄと、上位からのクロスコネクト制御情報３０が入力される読み出しアドレス生成部３１とにより構成される。 This 4-input SDH transmission system 20A includes pointer processing units 21a to 21d corresponding to inputs 1 to 4, a 1: 3 serial-to-parallel conversion (serializer) units 22a to 22d, and 1: 8 serializer units 23a to 23d, 1: 4 serial part 24, 12-1 SEL part 11, DM 25, write address generation part 26, 4: 1 parallel part 27, 8: 1 parallel part 28a-28d and 3: 1 parallel part 29a-29d And a read address generation unit 31 to which the cross-connect control information 30 from the upper level is input.

先ず、本発明の特徴の１つであるメモリ（ＤＭ２５）のマッピングによる、回路構成の簡略化について説明する。ここでは、説明の簡略化のために、１ビット幅の１５０Ｍｂｐｓの入力を一度、１：３シリパラ部２２でＶＣ３単位の１：３のシリアルーパラレル（直―並）変換後に、各ＶＣ３単位の入力を１：８シリパラ部２３にて、各ＶＣ単位のビット幅を８ビット幅に変換している。そして、ＤＭ２５への書き込み時には、ＶＣ単位の入力が１２ＣＨ分存在することを想定して、ＤＭ２５のビット幅は６４ビットとする。 First, simplification of the circuit configuration by mapping of the memory (DM25), which is one of the features of the present invention, will be described. Here, for simplification of description, an input of 150 Mbps having a 1-bit width is once converted into 1: 3 serial-parallel unit 22 by 1: 3 serial-parallel (serial-parallel) conversion of VC3 units. The bit width of each VC unit is converted into an 8-bit width by the input 1: 8 serial para unit 23. At the time of writing to the DM 25, the bit width of the DM 25 is assumed to be 64 bits on the assumption that there are 12 channel inputs for 12 channels.

次に、図４および図５は、上述したＤＭ２５のメモリマップ例を示す。ＶＣ３単位のパスのサイズは、８ビットで７６５バイトである。６４ビット換算で９６ワード（padding３バイト）となり、ＶＣ３単位に６０ｈのアドレス空間を必要とする。その上で、クロスコネクトを実現する場合のメモリマッピングとパスプロテクションを実現する場合のマッピングフォーマットを異なったものにすることにより、実際のアドレス制御を簡略化している。 Next, FIGS. 4 and 5 show examples of the memory map of the DM 25 described above. The size of the path in units of VC3 is 765 bytes with 8 bits. It is 96 words (padding 3 bytes) in 64-bit conversion, and requires an address space of 60h for each VC3 unit. In addition, the actual address control is simplified by making the memory mapping for realizing the cross-connect different from the mapping format for realizing the path protection.

図４は、クロスコネクトに適したメモリマッピングである。一方、図５は、パスプロテクションに適したマッピング構成例である。図４に示すメモリマッピングは、４本の入力をＶＣ３単位に出力の４本の出力に対して１２対１２のクロスコネクトを実現する例として、記載している。ＶＣ３単位の１ＣＨかつ１フレーム分の必要ビット数は、６０Ｈ分である。クロスコネクトのアドレス制御を簡略化するために、８０Ｈずつマッピングしている。マッピングの規則としては、３フレームの信号を大きくフレーム単位に分割された、１２ＣＨ分が昇順にアサインされたマッピングとする。 FIG. 4 shows memory mapping suitable for cross-connect. On the other hand, FIG. 5 is a mapping configuration example suitable for path protection. The memory mapping shown in FIG. 4 is described as an example of realizing a 12:12 cross-connect for four outputs of four inputs in units of VC3. The required number of bits for one channel and one frame in VC3 is 60H. In order to simplify cross-connect address control, 80H is mapped. The mapping rule is a mapping in which signals of 3 frames are largely divided into frames and 12 channels are assigned in ascending order.

この場合、全ＣＨの３フレーム分のアドレス空間は約３Ｍとなる。この容量をサポートするためには、１３本のアドレス（ADD[12downto0]）が必要となるが、クロスコネクトを実現するために必要なアドレスは、ADD[10downto7]のアドレスを制御することで、容易にクロスコネクトが実現される。具体例として、入力１の先頭ＶＣ３のＣＨ（ＣＨ１）をＣＨ８に出力したい場合には、読み出し側のアドレスADD[10downto7]にADD[1,0,0,0]の値にすることで容易に出力側のアドレスを生成できることになる。 In this case, the address space for three frames of all CHs is about 3M. To support this capacity, 13 addresses (ADD [12downto0]) are required, but the address required to realize the cross-connect can be easily controlled by controlling the address of ADD [10downto7]. Cross connect is realized. As a specific example, when the CH (CH1) of the first VC3 of input 1 is to be output to CH8, it is easy to set the value of ADD [1,0,0,0] to the address ADD [10downto7] on the reading side. The address on the output side can be generated.

一方、パスプロテクションを実現する場合について説明する。ここでは、パスプロテクションの切替信号としては、入力１と入力３、および入力２と入力４をパスプロテクションの対象とした場合を例として説明している。この場合には、図４で説明したアドレスマッピングでも、クロスコネクト同等の容易性が実現可能である。しかし、図５に示すマッピングを実現するとことにより、更に安易性のある、しかも、クロスコネクト時に比べてメモリ容量を有意義に使用し、メモリの容量を削減することも可能となる。 On the other hand, a case where path protection is realized will be described. Here, as an example of the path protection switching signal, input 1 and input 3 and input 2 and input 4 are targeted for path protection. In this case, the same ease of cross-connect can be realized even with the address mapping described with reference to FIG. However, by realizing the mapping shown in FIG. 5, the memory capacity can be further reduced and the memory capacity can be used more meaningfully than in the cross-connect case, and the memory capacity can be reduced.

マッピングの規則としては、パスプロテクションを考えた場合に、１ＣＨの１フレーム分の領域は６０Ｈで良いが、パスプロテクションの対象がメモリ空間を大きく２分割する構成としている。そのために必要なメモリ数は２Ｍとなるが、必要なアドレスの数は変わらない。そして、入力１および入力３のマッピングを０Ｈ〜８００Ｈにアサインする（図４（Ａ）参照）。入力２および入力４のマッピングを８００Ｈ〜１０００Ｈにアサインする（図４（Ｂ）参照）。これにより、切替対象のアドレスはADD[11]のみとなり、本アドレスを制御することで、パスプロテクションが容易に実現できることとなる。 As a mapping rule, when considering path protection, the area for one frame of 1CH may be 60H, but the path protection target is configured to divide the memory space into two. The number of memories required for this is 2M, but the number of required addresses remains the same. Then, mapping of input 1 and input 3 is assigned to 0H to 800H (see FIG. 4A). The mapping of input 2 and input 4 is assigned to 800H to 1000H (see FIG. 4B). As a result, the address to be switched is only ADD [11], and path protection can be easily realized by controlling this address.

次に、従来技術のパスプロテクションの切替要因の検出においては、図６に示す本発明の第２実施形態のブロック図に示す如く、図３に対してポインタ処理部からの情報を用いてＰ−ＡＩＳ（警報表示信号）、ＬＯＰ等のエラーを検出するエラー検出部（ＥＲＲＤＥＴ）３２ａ〜３２ｄを追加している。更に、メモリマップの空き領域（図４および図５参照）に対して書き込みを実現することで、メモリの書き込みと読み出しの差から生じる遅延を意識することなく、上述の検出された状態から自動的な切替を実現できる。 Next, in the detection of the path protection switching factor of the prior art, as shown in the block diagram of the second embodiment of the present invention shown in FIG. Error detection units (ERR DET) 32a to 32d for detecting errors such as AIS (alarm display signal) and LOP are added. Furthermore, by writing to the free area of the memory map (see FIGS. 4 and 5), it is possible to automatically start from the detected state without being aware of the delay caused by the difference between memory writing and reading. Switching can be realized.

メモリへの書き込みは、主信号のメモリの書き込みが一時停止される、ＳＯＨ部の書き込み時に実施することで、容易に実現できる。また、メモリに保持できるフレーム数（Ｎ）に対して、（Ｎ−１）フレームの前倒しした、出力も可能となり、後述する位相揃えの機能と併せて使用することで、切替時にエラーの発生をなくして切替えが可能となる。入力部において、ポインタのスタッフ／デスタッフが発生した場合も、上述した品質情報と同様にＯＨ部のタイミングでスタッフ状態も書き込み、読み出し側で同一数のスタッフ／デスタッフを実現することにより、完全に同期していない同期網の信号の伝送も可能となる。 The writing to the memory can be easily realized by performing the writing at the SOH portion in which the writing of the main signal to the memory is temporarily stopped. In addition, it is possible to output (N-1) frames ahead of the number of frames (N) that can be held in the memory, and using this together with the phase alignment function described later, an error occurs during switching. Switching is possible without it. Even when pointer stuffing / destuffing occurs in the input unit, the stuff status is written at the timing of the OH unit as well as the quality information described above, and the same number of stuffing / destuffing is realized on the reading side. It is also possible to transmit a signal of a synchronous network that is not synchronized with the network.

メモリの保持するフレーム数を増加することで、装置内の伝送遅延を吸収し、切替え機能に関しても、この機能にて実現することで、回路の簡略化が図れる。この場合に、パスプロテクションの対象となる２系統の入力に対して、何らかの方法で、パスに対して遅延量判定用のマルチフレームパターンを挿入する。 By increasing the number of frames held in the memory, the transmission delay in the apparatus is absorbed, and the switching function is also realized by this function, so that the circuit can be simplified. In this case, a multi-frame pattern for determining the delay amount is inserted into the path by some method with respect to the two systems of inputs that are subject to path protection.

マルチフレームのフレーム数は、最大遅延差の２倍のフレーム数とすることで、２系統の入力に対して遅延量の大小が判定できる。例えば、６４フレームのマルチフレームでは、遅延の大小を判定するための最大遅延差は３２フレームとなる。遅延を揃えるためには、３２フレームのメモリの保持が必要となる。この機能を構成に追加する場合には、図７の第３実施形態に示す如く、図３の構成にマルチフレームの終端機能を有するマルチフレーム収集部３３ａ〜３３ｄを追加し、これらマルチフレーム収集部３３のタイミング差を比較することで遅延差をおよび遅延の大小を判定する比較手段３４、３５を追加している。この比較結果を、上位の制御部（ＣＰＵ）に渡すことで、ＣＰＵ（中央処理装置）は、フレームの読み出すべき読み出しアドレスを生成する。読み出しアドレス生成部３１において、読み出しフレームを制御することで、回路構成は図３と略同等となる。データ保持用のメモリ（ＤＭ２５）は、規模が大きくなるが、その制御回路は最小化が図れる。 By setting the number of frames of the multiframe to be twice the maximum delay difference, it is possible to determine the amount of delay with respect to the two systems of inputs. For example, in a multiframe of 64 frames, the maximum delay difference for determining the magnitude of the delay is 32 frames. In order to align the delay, it is necessary to hold 32 frames of memory. When this function is added to the configuration, as shown in the third embodiment of FIG. 7, multiframe collection units 33a to 33d having a multiframe termination function are added to the configuration of FIG. Comparing means 34 and 35 for determining the delay difference and the magnitude of the delay by comparing the 33 timing differences are added. The CPU (central processing unit) generates a read address to be read out of the frame by passing the comparison result to a higher-level control unit (CPU). By controlling the read frame in the read address generation unit 31, the circuit configuration becomes substantially the same as that in FIG. The data holding memory (DM25) increases in size, but its control circuit can be minimized.

次に、本発明のＳＤＨ伝送システムを１０Ｇ（９．５９Ｇｂｐｓ)のリング構成を取るパスプロテクションに応用した場合の構成図を図８に示す。この１０Ｇリングシステム８０は、１０Ｇのファイバにより、複数のＳＤＨ伝送装置８１Ａ〜８１Ｄが２本のリング８２−８３で構成されている。装置内をこの２本のファイバにより、冗長構成を持たせたＵＰＳＲ（Uni-directional Path Switched Ring）方式を使用する。このリングシステム８０の概要としては、システムの要素となる各装置８１が１０Ｇのインタフェースを２組とこのシステムの外部インタフェースとして、ＳＴＳ−１からＳＴＳ−１９２までの柔軟な組み合わせを持つインタフェース部によって構成されている。 Next, FIG. 8 shows a configuration diagram when the SDH transmission system of the present invention is applied to path protection having a 10G (9.59 Gbps) ring configuration. In the 10G ring system 80, a plurality of SDH transmission apparatuses 81A to 81D are configured by two rings 82-83 using a 10G fiber. A UPSR (Uni-directional Path Switched Ring) system in which a redundant configuration is provided by using these two fibers in the apparatus is used. As an outline of the ring system 80, each device 81 which is an element of the system is composed of two 10G interfaces and an interface unit having a flexible combination of STS-1 to STS-192 as external interfaces of the system. Has been.

インタフェース部の組み合わせはトータルで１０Ｇ分の容量を持つことを特徴とし、外部インタフェースとして冗長構成を持つために、クロスコネクト部では、４０Ｇ分のクロスコネクト機能を求められている。また、ＵＰＳＲ方式では、パスプロテクション機能を実現する必要がある。そのため、従来技術では、クロスコネクトでインタフェース部側へ出力される信号をインタフェース部にてパスプロテクション機能を配備して実現していたため、システムを実現するための回路構成は大規模な回路となっていた。 The combination of interface units is characterized by having a total capacity of 10G, and in order to have a redundant configuration as an external interface, the cross-connect unit is required to have a cross-connect function for 40G. In the UPSR system, it is necessary to realize a path protection function. For this reason, in the prior art, the signal output to the interface unit side through the cross-connect was realized by deploying the path protection function in the interface unit, so the circuit configuration for realizing the system is a large-scale circuit. It was.

本発明を採用することで、図８の４０Ｇクロスコネクト部にパスプロテクション機能を配備することが可能となり、回路規模を縮小し且つシステムの小型化が可能である。図９は、図８のリングシステム８０を構成する各装置８１Ａ〜８１Ｄの４０Ｇクロスコネクトおよびパスプロテクション部の詳細ブロック図を示す。 By adopting the present invention, it is possible to provide a path protection function in the 40G cross-connect section of FIG. 8, and the circuit scale can be reduced and the system can be downsized. FIG. 9 shows a detailed block diagram of the 40G cross-connect and path protection unit of each of the devices 81A to 81D constituting the ring system 80 of FIG.

以上、本発明によるＳＤＨ伝送方法および装置の種々の実施形態の構成および動作を詳述した。しかし、斯かる実施形態は本発明の単なる例示に過ぎず、何ら本発明を限定するものでないことに留意されたい。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。 The configuration and operation of various embodiments of the SDH transmission method and apparatus according to the present invention have been described in detail above. However, it should be noted that such embodiments are merely illustrative of the invention and do not limit the invention in any way. Those skilled in the art will readily understand that various modifications and changes can be made according to a specific application without departing from the gist of the present invention.

本発明によるＳＤＨ伝送装置の基本構成を示すブロック図である。It is a block diagram which shows the basic composition of the SDH transmission apparatus by this invention. 本発明による多入力ＳＤＨ伝送装置の基本構成を示すブロック図である。It is a block diagram which shows the basic composition of the multi-input SDH transmission apparatus by this invention. 本発明による４入力ＳＤＨ伝送装置の第１実施形態のブロック図である。1 is a block diagram of a first embodiment of a 4-input SDH transmission apparatus according to the present invention. FIG. 図３において使用されるＤＭのクロスコネクトに関するメモリマッピングの具体例である。FIG. 4 is a specific example of memory mapping related to a DM cross-connect used in FIG. 3. FIG. 図３において使用されるＤＭのバスプロテクションに関するメモリマッピングの具体例を示す。A specific example of memory mapping for DM bus protection used in FIG. 3 is shown. 本発明による４入力ＳＤＨ伝送装置の第２実施形態のブロック図である。It is a block diagram of 2nd Embodiment of the 4-input SDH transmission apparatus by this invention. 本発明による４入力ＳＤＨ伝送装置の第３実施形態のブロック図である。It is a block diagram of 3rd Embodiment of the 4-input SDH transmission apparatus by this invention. 本発明のＳＤＨ伝送装置を応用する１０Ｇリングシステムのシステム構成図である。It is a system configuration diagram of a 10G ring system to which the SDH transmission apparatus of the present invention is applied. 図８に示すリングシステムに本発明のＳＤＨ伝送装置を適用した構成を示すブロック図である。It is a block diagram which shows the structure which applied the SDH transmission apparatus of this invention to the ring system shown in FIG. 従来のＳＤＨ伝送システムのブロック図である。It is a block diagram of the conventional SDH transmission system.

符号の説明Explanation of symbols

１０、１０´、２０Ａ〜２０Ｃ、４０、８１Ａ〜８１ＤＳＤＨ伝送装置
１１ＳＥＬ部
１２デュアルポートＲＡＭ（ＤＭ）
１３ＡＵポインタ解釈部
１４書き込みフレームカウンタ
１５読み出しフレームカウンタ
１６スタッフ判定部
１７ポインタ生成部
１８読み出し制御・クロスコネクト制御部
２２、２３シリアルーパラレル変換回路
２８、２９パラレルーシリアル変換回路
３２エラー検出部
３３マルチフレーム収集部
３４、３５比較手段 10, 10 ', 20A-20C, 40, 81A-81D SDH transmission device 11 SEL unit 12 Dual port RAM (DM)
13 AU pointer interpretation unit 14 write frame counter 15 read frame counter 16 stuff determination unit 17 pointer generation unit 18 read control / cross-connect control unit 22, 23 serial-parallel conversion circuit 28, 29 parallel-serial conversion circuit 32 error detection unit 33 Multi-frame collection unit 34, 35 Comparison means

Claims

デュアルポートＲＡＭ（ＤＭ）の所定アドレスにSynchronous Digital Hierarchy（ＳＤＨ）受信信号を書き込み、前記ＤＭから読み出して主信号出力を得るＳＤＨ伝送装置において、
前記受信信号に対してポインタ終端処理を行うＡＵ(Access Unit)ポインタ解釈部と、該ＡＵポインタ解釈部に接続され、前記ＤＭへの書き込みアドレスを生成する書き込みフレームカウンタと、該書き込みフレームカウンタに接続されポインタを生成するポインタ生成部と、前記書き込みフレームカウンタおよび読み出しフレームカウンタの出力を受けて前記ポインタ生成のためのスタッフ情報を取得するスタッフ判定部と、前記受信信号および前記ポインタ生成部からのポインタを切替選択して前記ＤＭに書き込むＳＥＬ部と、前記読み出しフレームカウンタ、前記スタッフ判定部および前記書き込みフレームカウンタの出力を受け前記ＤＭの読み出しアドレスを生成する読み出し制御・クロスコネクト部を備えることを特徴とするＳＤＨ伝送装置。 In an SDH transmission apparatus that writes a Synchronous Digital Hierarchy (SDH) reception signal to a predetermined address of a dual-port RAM (DM) and reads out from the DM to obtain a main signal output,
An AU (Access Unit) pointer interpreter that performs pointer termination processing on the received signal, a write frame counter that is connected to the AU pointer interpreter and generates a write address to the DM, and is connected to the write frame counter A pointer generating unit that generates a pointer, a stuff determining unit that receives outputs of the write frame counter and the read frame counter and acquires stuff information for generating the pointer, and a pointer from the received signal and the pointer generating unit And a SEL unit that selects and writes to the DM, and a read control / cross connect unit that receives the outputs of the read frame counter, the stuff determination unit, and the write frame counter and generates a read address of the DM. SDH transmission apparatus.

前記ＳＥＬ部および前記ＡＵポインタ解釈部には、複数の受信信号が入力されることを特徴とする請求項１に記載のＳＤＨ伝送装置。 The SDH transmission apparatus according to claim 1 , wherein a plurality of reception signals are input to the SEL unit and the AU pointer interpretation unit.

前記ＤＭの書き込み側および読み出し側には、それぞれシリアルーパラレル変換回路およびパラレルーシリアル変換回路が設けられることを特徴とする請求項１又は２に記載のＳＤＨ伝送装置。 The write side and the read side of the DM, respectively SDH transmission apparatus according to claim 1 or 2, characterized in that the serial-parallel conversion circuit and the parallel over serial conversion circuit is provided.

前記入力信号のエラーを検出するエラー検出部を備えることを特徴とする請求項１、２又は３に記載のＳＤＨ伝送装置。 SDH transmission apparatus according to claim 1, 2 or 3, characterized in that it comprises an error detector for detecting an error of the input signal.

前記各入力信号のマルチフレームの終端機能を有する複数のマルチフレーム収集部および前記複数のマルチフレーム収集部のタイミング差を比較する比較手段を備えることを特徴とする請求項１乃至４の何れかに記載のＳＤＨ伝送装置。 Wherein in any of claims 1 to 4, characterized in that a comparator means for comparing the timing difference between a plurality of multi-frame acquisition unit and the plurality of multi-frame collecting part having a termination function of the multi-frame of each input signal The SDH transmission apparatus described.

前記ＳＤＨ伝送装置を複数個リング状に配置することを特徴とする請求項１乃至５の何れかに記載のＳＤＨ伝送装置。 SDH transmission apparatus according to any one of claims 1 to 5, wherein placing the SDH transmission equipment a plurality ring.