JP4190798B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP4190798B2 JP4190798B2 JP2002132310A JP2002132310A JP4190798B2 JP 4190798 B2 JP4190798 B2 JP 4190798B2 JP 2002132310 A JP2002132310 A JP 2002132310A JP 2002132310 A JP2002132310 A JP 2002132310A JP 4190798 B2 JP4190798 B2 JP 4190798B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- energy density
- film portion
- less
- completely melted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000010409 thin film Substances 0.000 title claims description 115
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010408 film Substances 0.000 claims description 159
- 239000013078 crystal Substances 0.000 claims description 74
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 16
- 238000005224 laser annealing Methods 0.000 claims description 15
- 238000002679 ablation Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- 238000010899 nucleation Methods 0.000 description 16
- 230000006911 nucleation Effects 0.000 description 16
- 238000002844 melting Methods 0.000 description 10
- 230000008018 melting Effects 0.000 description 10
- 230000003287 optical effect Effects 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000001953 recrystallisation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006356 dehydrogenation reaction Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス型ディスプレイなどに用いられる薄膜トランジスタ及びその製造方法に関する。以下、薄膜トランジスタを「ＴＦＴ（thin
film transistor）」、シリコンを「Ｓｉ」という。
【０００２】
【従来の技術】
近年、ガラス基板上に集積回路を形成する薄膜素子として、多結晶ＳｉＴＦＴの開発が盛んに行われている。多結晶Ｓｉ薄膜の形成法としては、一旦アモーファスＳｉ膜を形成した後にエキシマレーザ光を照射することにより、アモーファスＳｉ膜を溶融及び再結晶化させて多結晶Ｓｉ膜を得る、エキシマレーザ法が一般的である。エキシマレーザ法で使われるレーザアニール装置としては、照射口径が３００ｍｍ×０．４ｍｍ程度のレーザ光を短軸方向に数十μｍピッチでスキャン照射する装置が市販されている。この装置を用いれば、サブμｍオーダの結晶粒がランダムに配置された多結晶Ｓｉ膜が形成可能であるため、移動度１５０ｃｍ２／Ｖｓ程度のＴＦＴを歩留まり良く量産可能となる。また、今後のＴＦＴの高性能化には、結晶粒径の拡大と結晶粒の位置制御とが必要である。
【０００３】
多結晶Ｓｉ膜の大粒径化技術として、例えば特許第2689596号公報には、二層のアモーファスＳｉ膜を利用して、薄膜部を大粒径化する技術が開示されている。しかし、この公報には、レーザ照射条件に基づく膜の溶融状態及び膜厚以外の膜構造に関しては、何ら記載も示唆も無い。また、結晶粒の位置制御に関する記載も示唆も無い。
【０００４】
一方、エキシマレーザアニール法を改良し、ＴＦＴのチャネル長に匹敵する数μｍもの結晶粒を、その発生位置を制御しながら形成することにより、擬似単結晶ＳｉＴＦＴの開発も進められている。例えば、MRS Bulletin 21巻（1996年）、３月号、39頁にＩｍらにより開示されているように、島状に形成したアモーファスＳｉ薄膜に、幅５μｍの極めて微細な線状ビームを０．７５μｍピッチで照射することにより、結晶粒界がほぼ平行に整列している一方向成長多結晶Ｓｉ薄膜が形成可能となる。また、第６１回応用物理学会学術講演予稿集（2000年）、No.2、759頁、5p-ZD-4及び5p-ZD-5に中田らにより開示されているように、位相シフトマスクを用いμｍオーダの強度周期を有するレーザ光を作成することにより、３μｍ程度に成長したＳｉ結晶粒を位置制御して形成することが可能となる。これらの方法により、ＴＦＴチャネル位置に均一な大粒径多結晶Ｓｉ薄膜を、制御性良く形成できるようになる。
【０００５】
【発明が解決しようとする課題】
これらレーザ光の強度プロファイルをμｍオーダで制御する方法を用いる場合、光学系の分解能をサブμｍオーダに向上させる必要がある。しかし、光学系のコストが増大するという問題、レーザ光の利用効率が低下するという問題、及び光学系の焦点深度が狭くなるという問題が生じる。光学系の焦点深度が基板のそり量やたわみ量より狭くなると、基板ステージに高さ調整機能を設ける必要が生じる。また、基板ステージ動作もサブμｍオーダで制御することが必要となる。更に、位相シフトマスクを用いる場合では、マスクをアモーファスＳｉ表面にほぼ密着させる必要があるため、レーザアニール中にアモーファスＳｉ膜表面から遊離するＳｉ原子がマスクを汚染するので、高価なマスクを頻繁に交換しなければならない。したがって、生産設備としてのレーザアニール装置が複雑になるので、値段が高価になるとともに、稼働率が低下するという問題が発生する。
【０００６】
【発明の目的】
そこで、本発明の目的は、高キャリア移動度及び低リーク電流等の性能を簡単に実現できるＴＦＴ及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係るＴＦＴは、薄膜部と厚膜部とを有する多結晶Ｓｉ膜からなり、薄膜部が少なくともチャネル部として用いられものである。そして、多結晶Ｓｉ膜は、薄膜部が完全溶融するとともに厚膜部が完全溶融しないエネルギ密度のレーザアニールによって形成され、薄膜部は、チャネル長方向が８μｍ以下であり、チャネル長方向に二列の結晶粒が形成され、かつ当該二列の結晶粒の間に微結晶化組織が形成されていない（請求項１）。
【０００８】
ここで、完全溶融するエネルギ密度とは、微結晶化しきい値以上のエネルギ密度であることを意味する。アモーファスＳｉ膜のレーザアニールによって形成される多結晶Ｓｉ膜の結晶粒径は、レーザのエネルギ密度に依存する。そして、エネルギ密度が増加するに従い結晶粒径は増加するが、ある特定のエネルギ密度を越えると粒径が２０ｎｍ以下と極めて微細になることが知られている（ただし、膜厚によっては、レーザ照射による溶融後に結晶化することなくアモーファス化する。）。このときのエネルギ密度を、微結晶化しきい値という。
【０００９】
微結晶化は、アモーファスＳｉ膜の溶融状態が非完全溶融から完全溶融へと変化することにより、再結晶化時の核発生機構が、基板／アモーファスＳｉ膜界面を核発生サイトとした不均一核発生から、特異な核発生サイトの無い均一核発生へと変化することにより発生すると考えられている。この核発生機構の変化は、基板／アモーファスＳｉ膜界面の到達温度、膜厚方向の温度分布、膜の冷却速度等に依存する。したがって、微結晶化しきい値は、アモーファスＳｉ膜の膜厚、アモーファスＳｉ膜の構造、アモーファスＳｉ膜の光学定数、パルスレーザ光の波長及びパルス幅、などに依存して変化する。例えば、一旦レーザアニールした多結晶Ｓｉ膜の微結晶化しきい値は、レーザ照射前のアモーファスＳｉ膜よりも約１４％大きな値を示す。また、更にエネルギ密度が増大すると、アブレーションにより膜剥れが発生する。
【００１０】
薄膜部が完全溶融するとともに厚膜部が完全溶融しないエネルギ密度によるレーザアニールでは、厚膜部では微結晶化しきい値以下の温度になる。そのため、厚膜部では、基板／アモーファスＳｉ膜界面が主たる核発生サイトになり、基板／アモーファスＳｉ膜界面からアモーファスＳｉ膜表面方向へと結晶が成長する。一方、薄膜部では、完全溶融していることにより、基板／アモーファスＳｉ膜界面での核発生が抑制されているため、厚膜部で形成された結晶粒が種結晶となって、横方向（膜面方向）に成長した粗大結晶粒が得られる。したがって、この粗大結晶粒は一次元で位置制御されていると言える。
【００１１】
ここで、エネルギ密度が高すぎて薄膜部だけでなく厚膜部も完全溶融してしまうと、薄膜部及び厚膜部の両方で微結晶化した組織が形成される。逆に、エネルギ密度が低過ぎて厚膜部の溶融が不十分であると、基板／アモーファスＳｉ膜界面近傍にアモーファスＳｉ膜領域が残存することになる。すると、種結晶は薄膜部／厚膜部境界よりも薄膜部側に形成されてしまうため、粗大結晶粒の粒径は小さくなってしまう。更に、エネルギ密度が低過ぎて薄膜部が完全溶融しない場合は、基板／アモーファスＳｉ膜界面で核発生が起こるため、厚膜部とともに薄膜部においてもランダムに発生した不均質な１μｍに満たない結晶粒が形成される。
【００１２】
したがって、照射エネルギ密度は、薄膜部で微結晶化しきい値以上かつアブレーションしきい値未満であり、厚膜部で膜厚方向にアモーファスＳｉ膜が全て多結晶化する値以上かつ微結晶化しきい値未満である、となる条件を選定する。
【００１３】
請求項２記載のＴＦＴは、請求項１記載のＴＦＴにおいて、薄膜部が完全溶融するエネルギ密度とは薄膜部の微結晶化しきい値以上のエネルギ密度であり、厚膜部が完全溶融しないエネルギ密度とは厚膜部の微結晶化しきい値未満のエネルギ密度である、としたものである。請求項３記載のＴＦＴは、請求項１記載のＴＦＴにおいて、薄膜部が完全溶融するエネルギ密度とは薄膜部の微結晶化しきい値以上かつアブレーションしきい値未満のエネルギ密度であり、厚膜部が完全溶融しないエネルギ密度とは厚膜部の多結晶化しきい値以上かつ微結晶化しきい値未満のエネルギ密度である、としたものである。これらの請求項は、エネルギ密度をより具体化したものである。
【００１４】
請求項４記載のＴＦＴは、請求項１乃至３のいずれかに記載のＴＦＴにおいて、チャネル部の他にＬＤＤ（lightly doped drain）領域とソース・ドレイン領域の一部とが、薄膜部に形成されている、というものである。ＬＤＤ領域及びソース・ドレイン領域の一部も、粗大結晶粒を有する薄膜部に形成されているので、ＬＤＤ領域での低リーク電流化、ソース・ドレイン領域での低抵抗化が図れる。
【００１５】
また、本発明に係るＴＦＴは、薄膜部のチャネル長方向に二列の結晶粒が形成されている。ソース・ドレイン領域に薄膜部と厚膜部との界面がある場合、これらの界面から結晶粒が成長するので、薄膜部ではチャネル長方向に二列の結晶粒が形成される。すなわち、薄膜部ではチャネル長方向と交差する結晶粒界が概ね一面となるので、キャリア移動度が向上する。請求項５記載のＴＦＴは、請求項１乃至４のいずれかに記載のＴＦＴにおいて、二列の結晶粒の間の結晶粒界がチャネル長方向に対して垂直である、というものである。
【００１６】
請求項６記載のＴＦＴは、請求項５記載のＴＦＴにおいて、二列の結晶粒の一方にのみチャネル部が形成された、というものである。この場合は、チャネル長方向と交差する結晶粒界が概ね無くなるので、キャリア移動度がより向上する。
【００１７】
また、本発明に係るＴＦＴは、薄膜部のチャネル長方向が８μｍ以下である。粗大結晶粒の粒径は４μｍまでが比較的容易に形成できる。薄膜部のチャネル長方向が８μｍ以下とすると、薄膜部のチャネル長方向に二列の結晶粒を容易に形成できる。
【００１８】
本発明に係るＴＦＴの製造方法は、本発明に係るＴＦＴを製造する方法である（請求項７乃至１１）。
【００１９】
換言すると、本発明は次の構成を採り得る。
（１）薄膜部及び厚膜部を有する多結晶Ｓｉ膜を活性層に用いたＴＦＴにおいて、チャネル部とＬＤＤ領域とソース・ドレイン領域の一部とが薄膜部に形成されているＴＦＴ。
（２）薄膜部が二列の結晶粒で構成されている上記（１）。
（３）薄膜部及び厚膜部を有する多結晶Ｓｉ膜を活性層に用いたＴＦＴを作製するにあたり、薄膜部は完全溶融しかつ厚膜部は完全溶融しないエネルギ密度でエキシマレーザアニールする、ＴＦＴの製造方法。
（４）薄膜部の領域幅が８μｍ以下である上記（３）。
【００２０】
アモーファスＳｉ薄膜にエキシマレーザ光を照射する、多結晶Ｓｉ薄膜の製造方法において、アモーファスＳｉ薄膜は二種類の膜厚を有し、エキシマレーザ光の照射強度が、当該アモーファスＳｉ薄膜の薄膜部を完全に溶融する強度であり、かつ当該アモーファスＳｉ薄膜の厚膜部を完全には溶融しないこと、を特徴とする。また、チャネル領域とＬＤＤ領域とを当該薄膜部に有するＴＦＴを提供する。
【００２１】
【発明の実施の形態】
図１は、本発明に係るＴＦＴの第一実施形態を示す断面図であり、図１［１］〜図１［４］の順に製造工程が進行する。図２［１］は図１［４］の平面図であり、図２［２］は図１［４］の次の製造工程を示す断面図である。図３［１］は第一比較例を示す断面図であり、図３［２］は第二比較例を示す平面図である。以下、これらの図面に基づき説明する。
【００２２】
まず、ＰＥＣＶＤ（plasma enhanced CVD）法を用いて、ガラス基板１０上に下地用のＳｉＯ２膜１２をとアモーファスＳｉ膜１４とを連続して成膜した（図１［１］）。膜厚は、両者とも１００ｎｍとした。続いて、ガラス基板１０等に対して５００℃かつ５分の脱水素処理を行い、通常のフォトリソグラフィ法及びドライエッチング法を用いて、アモーファスＳｉ膜１４に薄膜部１６及び厚膜部１８を形成した（図１［２］）。薄膜部１６は、膜厚が４０ｎｍ、領域幅が３μｍとした。厚膜部１８の膜厚は、変わらずに１００ｎｍである。続いて、アモーファスＳｉ膜１４表面にエキシマレーザ光１５を照射した（図１［３］）。このレーザアニール装置は、２００ｍｍ×０．４ｍｍ光学系を有する一般的な量産品を用いた。その照射条件として、エネルギ密度は薄膜部１６が完全溶融する４３０ｍＪ／ｃｍ２とし、スキャンピッチは４０μｍとした。
【００２３】
ここで、完全溶融するエネルギ密度とは、微結晶化しきい値以上のエネルギ密度であることを意味する。例えば特開平11-274095号公報に開示されているように、アモーファスＳｉ膜１４のレーザアニールにおいて、形成される多結晶Ｓｉ膜２４の結晶粒径は、レーザエネルギ密度に依存する。エネルギ密度が増加するに従い粒径は増加するが、ある特定のエネルギ密度を越えると粒径が２０ｎｍ以下と極めて微細になることが知られている（膜厚によっては、レーザ照射による溶融後に結晶化することなくアモーファス化する。）。このときのエネルギ密度を、微結晶化しきい値という。
【００２４】
微結晶化は、アモーファスＳｉ膜１４の溶融状態が非完全溶融から完全溶融へと変化することにより、再結晶化時の核発生機構が、基板／Ｓｉ界面１９を核発生サイトとした不均一核発生から、特異な核発生サイトの無い均一核発生へと変化することにより発生すると考えられている。この核発生機構の変化は、基板／Ｓｉ界面１９の到達温度、アモーファスＳｉ膜１４の膜厚方向の温度分布、アモーファスＳｉ膜１４の冷却速度等に依存する。したがって、微結晶化しきい値は、アモーファスＳｉ膜１４の膜厚、アモーファスＳｉ膜１４の構造、アモーファスＳｉ膜１４の光学定数、パルスレーザ光の波長及びパルス幅、などに依存して変化する。例えば、一旦レーザアニールした多結晶Ｓｉ膜２４の微結晶化しきい値は、レーザ照射前のアモーファスＳｉ膜１４より約１４％大きな値を示す。また、更にエネルギ密度が増大すると、アブレーションにより膜剥れが発生する。
【００２５】
膜厚４０ｎｍのアモーファスＳｉ膜の微結晶化しきい値は、４１０ｍＪ／ｃｍ２であった。そのため、膜厚が同じアモーファスＳｉ膜の場合、４３０ｍＪ／ｃｍ２で照射すると微結晶化組織になるはずである。しかしながら、本実施形態において４３０ｍＪ／ｃｍ２で照射後の薄膜部１８には、薄膜部１８の幅の１／２程度の長さである１．５μｍ程度の粒径の粗大結晶粒２６が形成された（図１［４］）。この粗大結晶粒２６の生成は、薄膜部１６の両脇に厚膜部１８を有していることに起因する。
【００２６】
厚膜部１８においては、４３０ｍＪ／ｃｍ２は微結晶化しきい値（約５７０ｍＪ／ｃｍ２）以下の値であるため、基板／Ｓｉ界面１９が主たる核発生サイト２０になり、基板／Ｓｉ界面１９からアモーファスＳｉ膜１４表面方向へと結晶が成長する。一方、薄膜部１６では、完全溶融していることにより、基板／Ｓｉ界面１９での核発生が抑制されるため、厚膜部１８で形成された結晶粒が種結晶２２となって、横方向（膜面方向）に成長した粗大結晶粒２６が得られる。したがって、この粗大結晶粒２６は一次元で位置制御されていると言える。図２［１］の平面図にも示すように、薄膜部１６の両端から粗大結晶粒２６が成長するため、薄膜部１６を二分するかの如くに結晶粒界２８が形成される。
【００２７】
ここで、厚膜部１８も完全溶融してしまう過度のエネルギ密度では、薄膜部１６及び厚膜部１８の両方とも微結晶化した組織が形成される。一方、図３［１］に示すように、エネルギ密度が低いために、厚膜部１８において溶融が不十分である場合は、基板／Ｓｉ界面１９近傍にアモーファスＳｉ領域３０が残存することになる。この場合、種結晶は薄膜部１６と厚膜部１８との境界よりも薄膜部１６側に形成されてしまうため、粗大結晶粒２６’の粒径は小さくなってしまう。更に、薄膜部１６が完全溶融しない場合では、基板／Ｓｉ界面１９で核発生が起こるため、厚膜部１８とともに薄膜部１６においてもランダムに発生した不均質な１μｍに満たない結晶粒が形成される。
【００２８】
したがって、照射エネルギ密度は、薄膜部１６で微結晶化しきい値以上かつアブレーションしきい値未満であり、厚膜部１８で膜厚方向に膜が全て結晶化する値以上かつ微結晶化しきい値未満である、となる条件を選定する。本実施形態では、上記の値はそれぞれ、４１０ｍＪ／ｃｍ２、６００ｍＪ／ｃｍ２以上、２５０ｍＪ／ｃｍ２、５７０ｍＪ／ｃｍ２であることから、４１０〜５７０ｍＪ／ｃｍ２が、位置制御された均質な粗大結晶粒２６からなる多結晶Ｓｉ膜２４を得る照射条件となる。
【００２９】
粗大結晶粒２６の粒径は、照射エネルギ密度や薄膜部１６と厚膜部１８との膜厚差にも依存するが、主として基板温度等に依存しているので基板温度が室温のとき、約２μｍが限度であった。また、領域幅が５μｍの薄膜部１６’としたとき、図３［２］に示すように、薄膜部１６’の両脇部には２μｍずつの粗大結晶粒２６が形成されたが、中央部１μｍの領域には微結晶化組織３２が形成された。更に、基板温度を４００℃としたとき、粗大結晶粒２６の粒径は約４μｍまで増加した。
【００３０】
以上の一次元に位置制御された粗大結晶粒２６からなる多結晶Ｓｉ膜２４を用いて、図２［２］に示すようにゲート絶縁膜３４、ゲート電極３６、ゲート電極３６の両側にＬＤＤ領域３８、ソース・ドレイン領域４０を形成した。ここでゲート電極幅（ＴＦＴチャネル長）は１．５μｍ、ＬＤＤ長は０．５μｍとした。その後、図示しないが、層間絶縁膜及びソース・ドレイン電極配線を形成して、ＴＦＴ４２が完成する。つまり、ＴＦＴ４２は、薄膜部１６と厚膜部１８とを有する多結晶Ｓｉ膜２４からなり、薄膜部１６が少なくともチャネル部３７として用いられものである。そして、多結晶Ｓｉ膜は、薄膜部１６が完全溶融するとともに厚膜部１８が完全溶融しないエネルギ密度のレーザアニールによって形成されている。
【００３１】
このように作製されたＴＦＴ４２は、キャリアの移動を著しく妨げるチャネル長方向に対して概略垂直な結晶粒界２８が一面と制御されているため、高移動度であり、素子間のバラツキも小さい。また、チャネル／ＬＤＤ境界４４とＬＤＤ／ソース・ドレイン境界４６とがチャネル長方向において同一の粗大結晶粒２６内に形成されているため、リーク電流も、単結晶Ｓｉ基板上のＴＦＴ並みに極めて低い値を示す。
【００３２】
また、ソース・ドレイン領域４０には厚膜部１８を含む方が、シート抵抗の低減、不純物導入時のプロファイル制御性、コンタクトホール形成時のエッチング制御性等に有利である。ＬＤＤ領域３８が無いセルフアラインＴＦＴの場合、リーク電流は高くなるが、それでもチャネル／ソース・ドレイン端がチャネル長方向において同一の結晶粒内に形成されているため、通常のセルフアライン多結晶ＳｉＴＦＴに比べれば低い値を示す。
【００３３】
なおアモーファスＳｉ膜厚差を形成する場合、特許第２６８９５９６号公報に見られるように、アモーファスＳｉ膜を２回成膜することもできるが、このとき両アモーファスＳｉ膜の界面に自然酸化膜が残存してしまう。このような膜内に自然酸化膜が残存した厚膜部をＴＦＴのソース・ドレイン領域に利用すると、ソース・ドレイン抵抗が増大するので、望ましいものではない。
【００３４】
図４［１］は、本発明に係るＴＦＴの第二実施形態を示す断面図である。以下、この図面に基づき説明する。ただし、図２［２］と同じ部分は同じ符号を付すことにより説明を省略する。
【００３５】
第一実施形態と同様にして、４００℃でレーザアニールを行い、３μｍの２列に配列した粗大結晶粒２６からなる多結晶Ｓｉ膜２４を形成した。この多結晶Ｓｉ膜２４を利用し、ゲート絶縁膜３４、ゲート電極４８、ゲート電極４８の両側にＬＤＤ領域５０、ソース・ドレイン領域５２を形成した。これにより、チャネル長０．８μｍ、ＬＤＤ長０．５μｍの両側ＬＤＤ構造のＴＦＴ５４を作製した。ここでチャネル部４９は、一方の粗大結晶粒２６内に形成することにより、薄膜部１６を二分する結晶粒界２８を含まないようにしてある。結晶粒界２８は、ソース・ドレイン領域５２にあることが望ましいが、ゲート長やＬＤＤ長及びフォトリソグラフィ目合わせ精度によっては、ソース側又はドレイン側のＬＤＤ領域５０のどちらかに含まれてしまう可能性がある。低リーク電流の観点からは、ソース側のＬＤＤ領域５０に結晶粒界２８が有ることが望ましい。
【００３６】
図４［２］は、本発明に係るＴＦＴの第三実施形態を示す断面図である。以下、この図面に基づき説明する。ただし、図２［２］と同じ部分は同じ符号を付すことにより説明を省略する。
【００３７】
第一実施形態と同様にして、１．５μｍの２列に配列した粗大結晶粒２６からなる多結晶Ｓｉ膜２４を形成した。この多結晶Ｓｉ膜２４を利用し、ゲート絶縁膜３４、ゲート電極５６、ゲート電極５６の片側にＬＤＤ領域５８、ソース・ドレイン領域６０を形成した。これにより、チャネル長０．８μｍ、ＬＤＤ長０．２μｍの片側ＬＤＤ構造のＴＦＴ６２を作製した。ここでチャネル部５７は、一方の粗大結晶粒２６内に形成されている。薄膜部１６を二分する結晶粒界２８は、チャネル部５７及びＬＤＤ領域５８には位置しない。
【００３８】
なお、本発明は、言うまでもなく、上記実施形態に限定されるものではない。例えば、基板上に第一のアモーファスシリコン膜を形成し、第一のアモーファスシリコン膜の一部をエッチングし、エッチングされた第一のアモーファスシリコン膜を含む基板上に第二のアモーファスシリコン膜を形成することにより、薄膜部と厚膜部とを形成してもよい。
【００３９】
【発明の効果】
本発明によれば、薄膜部が完全溶融するとともに厚膜部が完全溶融しないエネルギ密度のレーザアニールによって多結晶Ｓｉ膜を形成することにより、薄膜部と厚膜部との界面から成長した粗大結晶粒によってチャネル部が構成されるので、一般的なレーザアニール装置を用いて高キャリア移動度及び低リーク電流等の性能を簡単に実現できる。
【００４０】
チャネル部の他にＬＤＤ領域とソース・ドレイン領域の一部とを、薄膜部に形成することにより、ＬＤＤ領域及びソース・ドレイン領域の一部も粗大結晶粒に形成されるので、ＬＤＤ領域での低リーク電流化、ソース・ドレイン領域での低抵抗化が図れる。
【００４１】
チャネル長方向の二列の結晶粒で薄膜部を構成することにより、薄膜部ではチャネル長方向と交差する結晶粒界が概ね一面となるので、キャリア移動度がより向上する。
【００４２】
二列の結晶粒の一方にのみチャネル部が形成することにより、チャネル長方向と交差する結晶粒界が概ね無くなるので、キャリア移動度がより向上する。
【００４３】
薄膜部のチャネル長方向を８μｍ以下とすることにより、４μｍ以下の粒径の粗大結晶粒は比較的容易に形成できるので、薄膜部のチャネル長方向に二列の結晶粒を容易に形成できる。
【図面の簡単な説明】
【図１】本発明に係るＴＦＴの第一実施形態を示す断面図であり、図１［１］〜図１［４］の順に製造工程が進行する。
【図２】図２［１］は図１［４］の平面図である。図２［２］は図１［４］の次の製造工程を示す断面図である。
【図３】図３［１］は第一比較例を示す断面図である。図３［２］は第二比較例を示す平面図である。
【図４】図４［１］は本発明に係るＴＦＴの第二実施形態を示す断面図である。図４［２］は本発明に係るＴＦＴの第三実施形態を示す断面図である。
【符号の説明】
１６ 薄膜部
１８ 厚膜部
２４ 多結晶Ｓｉ膜
２６ 粗大結晶粒
３７，４９，５７ チャネル部
４２，５４，６２ ＴＦＴ
【発明の属する技術分野】
本発明は、アクティブマトリックス型ディスプレイなどに用いられる薄膜トランジスタ及びその製造方法に関する。以下、薄膜トランジスタを「ＴＦＴ（thin
film transistor）」、シリコンを「Ｓｉ」という。
【０００２】
【従来の技術】
近年、ガラス基板上に集積回路を形成する薄膜素子として、多結晶ＳｉＴＦＴの開発が盛んに行われている。多結晶Ｓｉ薄膜の形成法としては、一旦アモーファスＳｉ膜を形成した後にエキシマレーザ光を照射することにより、アモーファスＳｉ膜を溶融及び再結晶化させて多結晶Ｓｉ膜を得る、エキシマレーザ法が一般的である。エキシマレーザ法で使われるレーザアニール装置としては、照射口径が３００ｍｍ×０．４ｍｍ程度のレーザ光を短軸方向に数十μｍピッチでスキャン照射する装置が市販されている。この装置を用いれば、サブμｍオーダの結晶粒がランダムに配置された多結晶Ｓｉ膜が形成可能であるため、移動度１５０ｃｍ２／Ｖｓ程度のＴＦＴを歩留まり良く量産可能となる。また、今後のＴＦＴの高性能化には、結晶粒径の拡大と結晶粒の位置制御とが必要である。
【０００３】
多結晶Ｓｉ膜の大粒径化技術として、例えば特許第2689596号公報には、二層のアモーファスＳｉ膜を利用して、薄膜部を大粒径化する技術が開示されている。しかし、この公報には、レーザ照射条件に基づく膜の溶融状態及び膜厚以外の膜構造に関しては、何ら記載も示唆も無い。また、結晶粒の位置制御に関する記載も示唆も無い。
【０００４】
一方、エキシマレーザアニール法を改良し、ＴＦＴのチャネル長に匹敵する数μｍもの結晶粒を、その発生位置を制御しながら形成することにより、擬似単結晶ＳｉＴＦＴの開発も進められている。例えば、MRS Bulletin 21巻（1996年）、３月号、39頁にＩｍらにより開示されているように、島状に形成したアモーファスＳｉ薄膜に、幅５μｍの極めて微細な線状ビームを０．７５μｍピッチで照射することにより、結晶粒界がほぼ平行に整列している一方向成長多結晶Ｓｉ薄膜が形成可能となる。また、第６１回応用物理学会学術講演予稿集（2000年）、No.2、759頁、5p-ZD-4及び5p-ZD-5に中田らにより開示されているように、位相シフトマスクを用いμｍオーダの強度周期を有するレーザ光を作成することにより、３μｍ程度に成長したＳｉ結晶粒を位置制御して形成することが可能となる。これらの方法により、ＴＦＴチャネル位置に均一な大粒径多結晶Ｓｉ薄膜を、制御性良く形成できるようになる。
【０００５】
【発明が解決しようとする課題】
これらレーザ光の強度プロファイルをμｍオーダで制御する方法を用いる場合、光学系の分解能をサブμｍオーダに向上させる必要がある。しかし、光学系のコストが増大するという問題、レーザ光の利用効率が低下するという問題、及び光学系の焦点深度が狭くなるという問題が生じる。光学系の焦点深度が基板のそり量やたわみ量より狭くなると、基板ステージに高さ調整機能を設ける必要が生じる。また、基板ステージ動作もサブμｍオーダで制御することが必要となる。更に、位相シフトマスクを用いる場合では、マスクをアモーファスＳｉ表面にほぼ密着させる必要があるため、レーザアニール中にアモーファスＳｉ膜表面から遊離するＳｉ原子がマスクを汚染するので、高価なマスクを頻繁に交換しなければならない。したがって、生産設備としてのレーザアニール装置が複雑になるので、値段が高価になるとともに、稼働率が低下するという問題が発生する。
【０００６】
【発明の目的】
そこで、本発明の目的は、高キャリア移動度及び低リーク電流等の性能を簡単に実現できるＴＦＴ及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明に係るＴＦＴは、薄膜部と厚膜部とを有する多結晶Ｓｉ膜からなり、薄膜部が少なくともチャネル部として用いられものである。そして、多結晶Ｓｉ膜は、薄膜部が完全溶融するとともに厚膜部が完全溶融しないエネルギ密度のレーザアニールによって形成され、薄膜部は、チャネル長方向が８μｍ以下であり、チャネル長方向に二列の結晶粒が形成され、かつ当該二列の結晶粒の間に微結晶化組織が形成されていない（請求項１）。
【０００８】
ここで、完全溶融するエネルギ密度とは、微結晶化しきい値以上のエネルギ密度であることを意味する。アモーファスＳｉ膜のレーザアニールによって形成される多結晶Ｓｉ膜の結晶粒径は、レーザのエネルギ密度に依存する。そして、エネルギ密度が増加するに従い結晶粒径は増加するが、ある特定のエネルギ密度を越えると粒径が２０ｎｍ以下と極めて微細になることが知られている（ただし、膜厚によっては、レーザ照射による溶融後に結晶化することなくアモーファス化する。）。このときのエネルギ密度を、微結晶化しきい値という。
【０００９】
微結晶化は、アモーファスＳｉ膜の溶融状態が非完全溶融から完全溶融へと変化することにより、再結晶化時の核発生機構が、基板／アモーファスＳｉ膜界面を核発生サイトとした不均一核発生から、特異な核発生サイトの無い均一核発生へと変化することにより発生すると考えられている。この核発生機構の変化は、基板／アモーファスＳｉ膜界面の到達温度、膜厚方向の温度分布、膜の冷却速度等に依存する。したがって、微結晶化しきい値は、アモーファスＳｉ膜の膜厚、アモーファスＳｉ膜の構造、アモーファスＳｉ膜の光学定数、パルスレーザ光の波長及びパルス幅、などに依存して変化する。例えば、一旦レーザアニールした多結晶Ｓｉ膜の微結晶化しきい値は、レーザ照射前のアモーファスＳｉ膜よりも約１４％大きな値を示す。また、更にエネルギ密度が増大すると、アブレーションにより膜剥れが発生する。
【００１０】
薄膜部が完全溶融するとともに厚膜部が完全溶融しないエネルギ密度によるレーザアニールでは、厚膜部では微結晶化しきい値以下の温度になる。そのため、厚膜部では、基板／アモーファスＳｉ膜界面が主たる核発生サイトになり、基板／アモーファスＳｉ膜界面からアモーファスＳｉ膜表面方向へと結晶が成長する。一方、薄膜部では、完全溶融していることにより、基板／アモーファスＳｉ膜界面での核発生が抑制されているため、厚膜部で形成された結晶粒が種結晶となって、横方向（膜面方向）に成長した粗大結晶粒が得られる。したがって、この粗大結晶粒は一次元で位置制御されていると言える。
【００１１】
ここで、エネルギ密度が高すぎて薄膜部だけでなく厚膜部も完全溶融してしまうと、薄膜部及び厚膜部の両方で微結晶化した組織が形成される。逆に、エネルギ密度が低過ぎて厚膜部の溶融が不十分であると、基板／アモーファスＳｉ膜界面近傍にアモーファスＳｉ膜領域が残存することになる。すると、種結晶は薄膜部／厚膜部境界よりも薄膜部側に形成されてしまうため、粗大結晶粒の粒径は小さくなってしまう。更に、エネルギ密度が低過ぎて薄膜部が完全溶融しない場合は、基板／アモーファスＳｉ膜界面で核発生が起こるため、厚膜部とともに薄膜部においてもランダムに発生した不均質な１μｍに満たない結晶粒が形成される。
【００１２】
したがって、照射エネルギ密度は、薄膜部で微結晶化しきい値以上かつアブレーションしきい値未満であり、厚膜部で膜厚方向にアモーファスＳｉ膜が全て多結晶化する値以上かつ微結晶化しきい値未満である、となる条件を選定する。
【００１３】
請求項２記載のＴＦＴは、請求項１記載のＴＦＴにおいて、薄膜部が完全溶融するエネルギ密度とは薄膜部の微結晶化しきい値以上のエネルギ密度であり、厚膜部が完全溶融しないエネルギ密度とは厚膜部の微結晶化しきい値未満のエネルギ密度である、としたものである。請求項３記載のＴＦＴは、請求項１記載のＴＦＴにおいて、薄膜部が完全溶融するエネルギ密度とは薄膜部の微結晶化しきい値以上かつアブレーションしきい値未満のエネルギ密度であり、厚膜部が完全溶融しないエネルギ密度とは厚膜部の多結晶化しきい値以上かつ微結晶化しきい値未満のエネルギ密度である、としたものである。これらの請求項は、エネルギ密度をより具体化したものである。
【００１４】
請求項４記載のＴＦＴは、請求項１乃至３のいずれかに記載のＴＦＴにおいて、チャネル部の他にＬＤＤ（lightly doped drain）領域とソース・ドレイン領域の一部とが、薄膜部に形成されている、というものである。ＬＤＤ領域及びソース・ドレイン領域の一部も、粗大結晶粒を有する薄膜部に形成されているので、ＬＤＤ領域での低リーク電流化、ソース・ドレイン領域での低抵抗化が図れる。
【００１５】
また、本発明に係るＴＦＴは、薄膜部のチャネル長方向に二列の結晶粒が形成されている。ソース・ドレイン領域に薄膜部と厚膜部との界面がある場合、これらの界面から結晶粒が成長するので、薄膜部ではチャネル長方向に二列の結晶粒が形成される。すなわち、薄膜部ではチャネル長方向と交差する結晶粒界が概ね一面となるので、キャリア移動度が向上する。請求項５記載のＴＦＴは、請求項１乃至４のいずれかに記載のＴＦＴにおいて、二列の結晶粒の間の結晶粒界がチャネル長方向に対して垂直である、というものである。
【００１６】
請求項６記載のＴＦＴは、請求項５記載のＴＦＴにおいて、二列の結晶粒の一方にのみチャネル部が形成された、というものである。この場合は、チャネル長方向と交差する結晶粒界が概ね無くなるので、キャリア移動度がより向上する。
【００１７】
また、本発明に係るＴＦＴは、薄膜部のチャネル長方向が８μｍ以下である。粗大結晶粒の粒径は４μｍまでが比較的容易に形成できる。薄膜部のチャネル長方向が８μｍ以下とすると、薄膜部のチャネル長方向に二列の結晶粒を容易に形成できる。
【００１８】
本発明に係るＴＦＴの製造方法は、本発明に係るＴＦＴを製造する方法である（請求項７乃至１１）。
【００１９】
換言すると、本発明は次の構成を採り得る。
（１）薄膜部及び厚膜部を有する多結晶Ｓｉ膜を活性層に用いたＴＦＴにおいて、チャネル部とＬＤＤ領域とソース・ドレイン領域の一部とが薄膜部に形成されているＴＦＴ。
（２）薄膜部が二列の結晶粒で構成されている上記（１）。
（３）薄膜部及び厚膜部を有する多結晶Ｓｉ膜を活性層に用いたＴＦＴを作製するにあたり、薄膜部は完全溶融しかつ厚膜部は完全溶融しないエネルギ密度でエキシマレーザアニールする、ＴＦＴの製造方法。
（４）薄膜部の領域幅が８μｍ以下である上記（３）。
【００２０】
アモーファスＳｉ薄膜にエキシマレーザ光を照射する、多結晶Ｓｉ薄膜の製造方法において、アモーファスＳｉ薄膜は二種類の膜厚を有し、エキシマレーザ光の照射強度が、当該アモーファスＳｉ薄膜の薄膜部を完全に溶融する強度であり、かつ当該アモーファスＳｉ薄膜の厚膜部を完全には溶融しないこと、を特徴とする。また、チャネル領域とＬＤＤ領域とを当該薄膜部に有するＴＦＴを提供する。
【００２１】
【発明の実施の形態】
図１は、本発明に係るＴＦＴの第一実施形態を示す断面図であり、図１［１］〜図１［４］の順に製造工程が進行する。図２［１］は図１［４］の平面図であり、図２［２］は図１［４］の次の製造工程を示す断面図である。図３［１］は第一比較例を示す断面図であり、図３［２］は第二比較例を示す平面図である。以下、これらの図面に基づき説明する。
【００２２】
まず、ＰＥＣＶＤ（plasma enhanced CVD）法を用いて、ガラス基板１０上に下地用のＳｉＯ２膜１２をとアモーファスＳｉ膜１４とを連続して成膜した（図１［１］）。膜厚は、両者とも１００ｎｍとした。続いて、ガラス基板１０等に対して５００℃かつ５分の脱水素処理を行い、通常のフォトリソグラフィ法及びドライエッチング法を用いて、アモーファスＳｉ膜１４に薄膜部１６及び厚膜部１８を形成した（図１［２］）。薄膜部１６は、膜厚が４０ｎｍ、領域幅が３μｍとした。厚膜部１８の膜厚は、変わらずに１００ｎｍである。続いて、アモーファスＳｉ膜１４表面にエキシマレーザ光１５を照射した（図１［３］）。このレーザアニール装置は、２００ｍｍ×０．４ｍｍ光学系を有する一般的な量産品を用いた。その照射条件として、エネルギ密度は薄膜部１６が完全溶融する４３０ｍＪ／ｃｍ２とし、スキャンピッチは４０μｍとした。
【００２３】
ここで、完全溶融するエネルギ密度とは、微結晶化しきい値以上のエネルギ密度であることを意味する。例えば特開平11-274095号公報に開示されているように、アモーファスＳｉ膜１４のレーザアニールにおいて、形成される多結晶Ｓｉ膜２４の結晶粒径は、レーザエネルギ密度に依存する。エネルギ密度が増加するに従い粒径は増加するが、ある特定のエネルギ密度を越えると粒径が２０ｎｍ以下と極めて微細になることが知られている（膜厚によっては、レーザ照射による溶融後に結晶化することなくアモーファス化する。）。このときのエネルギ密度を、微結晶化しきい値という。
【００２４】
微結晶化は、アモーファスＳｉ膜１４の溶融状態が非完全溶融から完全溶融へと変化することにより、再結晶化時の核発生機構が、基板／Ｓｉ界面１９を核発生サイトとした不均一核発生から、特異な核発生サイトの無い均一核発生へと変化することにより発生すると考えられている。この核発生機構の変化は、基板／Ｓｉ界面１９の到達温度、アモーファスＳｉ膜１４の膜厚方向の温度分布、アモーファスＳｉ膜１４の冷却速度等に依存する。したがって、微結晶化しきい値は、アモーファスＳｉ膜１４の膜厚、アモーファスＳｉ膜１４の構造、アモーファスＳｉ膜１４の光学定数、パルスレーザ光の波長及びパルス幅、などに依存して変化する。例えば、一旦レーザアニールした多結晶Ｓｉ膜２４の微結晶化しきい値は、レーザ照射前のアモーファスＳｉ膜１４より約１４％大きな値を示す。また、更にエネルギ密度が増大すると、アブレーションにより膜剥れが発生する。
【００２５】
膜厚４０ｎｍのアモーファスＳｉ膜の微結晶化しきい値は、４１０ｍＪ／ｃｍ２であった。そのため、膜厚が同じアモーファスＳｉ膜の場合、４３０ｍＪ／ｃｍ２で照射すると微結晶化組織になるはずである。しかしながら、本実施形態において４３０ｍＪ／ｃｍ２で照射後の薄膜部１８には、薄膜部１８の幅の１／２程度の長さである１．５μｍ程度の粒径の粗大結晶粒２６が形成された（図１［４］）。この粗大結晶粒２６の生成は、薄膜部１６の両脇に厚膜部１８を有していることに起因する。
【００２６】
厚膜部１８においては、４３０ｍＪ／ｃｍ２は微結晶化しきい値（約５７０ｍＪ／ｃｍ２）以下の値であるため、基板／Ｓｉ界面１９が主たる核発生サイト２０になり、基板／Ｓｉ界面１９からアモーファスＳｉ膜１４表面方向へと結晶が成長する。一方、薄膜部１６では、完全溶融していることにより、基板／Ｓｉ界面１９での核発生が抑制されるため、厚膜部１８で形成された結晶粒が種結晶２２となって、横方向（膜面方向）に成長した粗大結晶粒２６が得られる。したがって、この粗大結晶粒２６は一次元で位置制御されていると言える。図２［１］の平面図にも示すように、薄膜部１６の両端から粗大結晶粒２６が成長するため、薄膜部１６を二分するかの如くに結晶粒界２８が形成される。
【００２７】
ここで、厚膜部１８も完全溶融してしまう過度のエネルギ密度では、薄膜部１６及び厚膜部１８の両方とも微結晶化した組織が形成される。一方、図３［１］に示すように、エネルギ密度が低いために、厚膜部１８において溶融が不十分である場合は、基板／Ｓｉ界面１９近傍にアモーファスＳｉ領域３０が残存することになる。この場合、種結晶は薄膜部１６と厚膜部１８との境界よりも薄膜部１６側に形成されてしまうため、粗大結晶粒２６’の粒径は小さくなってしまう。更に、薄膜部１６が完全溶融しない場合では、基板／Ｓｉ界面１９で核発生が起こるため、厚膜部１８とともに薄膜部１６においてもランダムに発生した不均質な１μｍに満たない結晶粒が形成される。
【００２８】
したがって、照射エネルギ密度は、薄膜部１６で微結晶化しきい値以上かつアブレーションしきい値未満であり、厚膜部１８で膜厚方向に膜が全て結晶化する値以上かつ微結晶化しきい値未満である、となる条件を選定する。本実施形態では、上記の値はそれぞれ、４１０ｍＪ／ｃｍ２、６００ｍＪ／ｃｍ２以上、２５０ｍＪ／ｃｍ２、５７０ｍＪ／ｃｍ２であることから、４１０〜５７０ｍＪ／ｃｍ２が、位置制御された均質な粗大結晶粒２６からなる多結晶Ｓｉ膜２４を得る照射条件となる。
【００２９】
粗大結晶粒２６の粒径は、照射エネルギ密度や薄膜部１６と厚膜部１８との膜厚差にも依存するが、主として基板温度等に依存しているので基板温度が室温のとき、約２μｍが限度であった。また、領域幅が５μｍの薄膜部１６’としたとき、図３［２］に示すように、薄膜部１６’の両脇部には２μｍずつの粗大結晶粒２６が形成されたが、中央部１μｍの領域には微結晶化組織３２が形成された。更に、基板温度を４００℃としたとき、粗大結晶粒２６の粒径は約４μｍまで増加した。
【００３０】
以上の一次元に位置制御された粗大結晶粒２６からなる多結晶Ｓｉ膜２４を用いて、図２［２］に示すようにゲート絶縁膜３４、ゲート電極３６、ゲート電極３６の両側にＬＤＤ領域３８、ソース・ドレイン領域４０を形成した。ここでゲート電極幅（ＴＦＴチャネル長）は１．５μｍ、ＬＤＤ長は０．５μｍとした。その後、図示しないが、層間絶縁膜及びソース・ドレイン電極配線を形成して、ＴＦＴ４２が完成する。つまり、ＴＦＴ４２は、薄膜部１６と厚膜部１８とを有する多結晶Ｓｉ膜２４からなり、薄膜部１６が少なくともチャネル部３７として用いられものである。そして、多結晶Ｓｉ膜は、薄膜部１６が完全溶融するとともに厚膜部１８が完全溶融しないエネルギ密度のレーザアニールによって形成されている。
【００３１】
このように作製されたＴＦＴ４２は、キャリアの移動を著しく妨げるチャネル長方向に対して概略垂直な結晶粒界２８が一面と制御されているため、高移動度であり、素子間のバラツキも小さい。また、チャネル／ＬＤＤ境界４４とＬＤＤ／ソース・ドレイン境界４６とがチャネル長方向において同一の粗大結晶粒２６内に形成されているため、リーク電流も、単結晶Ｓｉ基板上のＴＦＴ並みに極めて低い値を示す。
【００３２】
また、ソース・ドレイン領域４０には厚膜部１８を含む方が、シート抵抗の低減、不純物導入時のプロファイル制御性、コンタクトホール形成時のエッチング制御性等に有利である。ＬＤＤ領域３８が無いセルフアラインＴＦＴの場合、リーク電流は高くなるが、それでもチャネル／ソース・ドレイン端がチャネル長方向において同一の結晶粒内に形成されているため、通常のセルフアライン多結晶ＳｉＴＦＴに比べれば低い値を示す。
【００３３】
なおアモーファスＳｉ膜厚差を形成する場合、特許第２６８９５９６号公報に見られるように、アモーファスＳｉ膜を２回成膜することもできるが、このとき両アモーファスＳｉ膜の界面に自然酸化膜が残存してしまう。このような膜内に自然酸化膜が残存した厚膜部をＴＦＴのソース・ドレイン領域に利用すると、ソース・ドレイン抵抗が増大するので、望ましいものではない。
【００３４】
図４［１］は、本発明に係るＴＦＴの第二実施形態を示す断面図である。以下、この図面に基づき説明する。ただし、図２［２］と同じ部分は同じ符号を付すことにより説明を省略する。
【００３５】
第一実施形態と同様にして、４００℃でレーザアニールを行い、３μｍの２列に配列した粗大結晶粒２６からなる多結晶Ｓｉ膜２４を形成した。この多結晶Ｓｉ膜２４を利用し、ゲート絶縁膜３４、ゲート電極４８、ゲート電極４８の両側にＬＤＤ領域５０、ソース・ドレイン領域５２を形成した。これにより、チャネル長０．８μｍ、ＬＤＤ長０．５μｍの両側ＬＤＤ構造のＴＦＴ５４を作製した。ここでチャネル部４９は、一方の粗大結晶粒２６内に形成することにより、薄膜部１６を二分する結晶粒界２８を含まないようにしてある。結晶粒界２８は、ソース・ドレイン領域５２にあることが望ましいが、ゲート長やＬＤＤ長及びフォトリソグラフィ目合わせ精度によっては、ソース側又はドレイン側のＬＤＤ領域５０のどちらかに含まれてしまう可能性がある。低リーク電流の観点からは、ソース側のＬＤＤ領域５０に結晶粒界２８が有ることが望ましい。
【００３６】
図４［２］は、本発明に係るＴＦＴの第三実施形態を示す断面図である。以下、この図面に基づき説明する。ただし、図２［２］と同じ部分は同じ符号を付すことにより説明を省略する。
【００３７】
第一実施形態と同様にして、１．５μｍの２列に配列した粗大結晶粒２６からなる多結晶Ｓｉ膜２４を形成した。この多結晶Ｓｉ膜２４を利用し、ゲート絶縁膜３４、ゲート電極５６、ゲート電極５６の片側にＬＤＤ領域５８、ソース・ドレイン領域６０を形成した。これにより、チャネル長０．８μｍ、ＬＤＤ長０．２μｍの片側ＬＤＤ構造のＴＦＴ６２を作製した。ここでチャネル部５７は、一方の粗大結晶粒２６内に形成されている。薄膜部１６を二分する結晶粒界２８は、チャネル部５７及びＬＤＤ領域５８には位置しない。
【００３８】
なお、本発明は、言うまでもなく、上記実施形態に限定されるものではない。例えば、基板上に第一のアモーファスシリコン膜を形成し、第一のアモーファスシリコン膜の一部をエッチングし、エッチングされた第一のアモーファスシリコン膜を含む基板上に第二のアモーファスシリコン膜を形成することにより、薄膜部と厚膜部とを形成してもよい。
【００３９】
【発明の効果】
本発明によれば、薄膜部が完全溶融するとともに厚膜部が完全溶融しないエネルギ密度のレーザアニールによって多結晶Ｓｉ膜を形成することにより、薄膜部と厚膜部との界面から成長した粗大結晶粒によってチャネル部が構成されるので、一般的なレーザアニール装置を用いて高キャリア移動度及び低リーク電流等の性能を簡単に実現できる。
【００４０】
チャネル部の他にＬＤＤ領域とソース・ドレイン領域の一部とを、薄膜部に形成することにより、ＬＤＤ領域及びソース・ドレイン領域の一部も粗大結晶粒に形成されるので、ＬＤＤ領域での低リーク電流化、ソース・ドレイン領域での低抵抗化が図れる。
【００４１】
チャネル長方向の二列の結晶粒で薄膜部を構成することにより、薄膜部ではチャネル長方向と交差する結晶粒界が概ね一面となるので、キャリア移動度がより向上する。
【００４２】
二列の結晶粒の一方にのみチャネル部が形成することにより、チャネル長方向と交差する結晶粒界が概ね無くなるので、キャリア移動度がより向上する。
【００４３】
薄膜部のチャネル長方向を８μｍ以下とすることにより、４μｍ以下の粒径の粗大結晶粒は比較的容易に形成できるので、薄膜部のチャネル長方向に二列の結晶粒を容易に形成できる。
【図面の簡単な説明】
【図１】本発明に係るＴＦＴの第一実施形態を示す断面図であり、図１［１］〜図１［４］の順に製造工程が進行する。
【図２】図２［１］は図１［４］の平面図である。図２［２］は図１［４］の次の製造工程を示す断面図である。
【図３】図３［１］は第一比較例を示す断面図である。図３［２］は第二比較例を示す平面図である。
【図４】図４［１］は本発明に係るＴＦＴの第二実施形態を示す断面図である。図４［２］は本発明に係るＴＦＴの第三実施形態を示す断面図である。
【符号の説明】
１６ 薄膜部
１８ 厚膜部
２４ 多結晶Ｓｉ膜
２６ 粗大結晶粒
３７，４９，５７ チャネル部
４２，５４，６２ ＴＦＴ
Claims (11)
- 薄膜部と厚膜部とを有する多結晶シリコン膜からなり、前記薄膜部が少なくともチャネル部として用いられ、
前記多結晶シリコン膜は、前記薄膜部が完全溶融するとともに前記厚膜部が完全溶融しないエネルギ密度のレーザアニールによって形成され、
前記薄膜部は、チャネル長方向が８μｍ以下であり、チャネル長方向に二列の結晶粒が形成され、かつ当該二列の結晶粒の間に微結晶化組織が形成されていない、
薄膜トランジスタ。 - 前記薄膜部が完全溶融するエネルギ密度とは当該薄膜部の微結晶化しきい値以上のエネルギ密度であり、
前記厚膜部が完全溶融しないエネルギ密度とは当該厚膜部の微結晶化しきい値未満のエネルギ密度である、
請求項１記載の薄膜トランジスタ。 - 前記薄膜部が完全溶融するエネルギ密度とは当該薄膜部の微結晶化しきい値以上かつアブレーションしきい値未満のエネルギ密度であり、
前記厚膜部が完全溶融しないエネルギ密度とは当該厚膜部の多結晶化しきい値以上かつ微結晶化しきい値未満のエネルギ密度である、
請求項１記載の薄膜トランジスタ。 - 前記チャネル部の他にＬＤＤ領域とソース・ドレイン領域の一部とが、前記薄膜部に形成されている、
請求項１乃至３のいずれか一項に記載の薄膜トランジスタ。 - 前記二列の結晶粒の間の結晶粒界がチャネル長方向に対して垂直である、
請求項１乃至４のいずれか一項に記載の薄膜トランジスタ。 - 前記二列の結晶粒の一方にのみチャネル部が形成された、
請求項１乃至５のいずれか一項に記載の薄膜トランジスタ。 - 基板上にアモーファスシリコン膜の薄膜部及び厚膜部を形成する工程であって、当該薄膜部のチャネル長方向を８μｍ以下にする工程と、
前記薄膜部が完全溶融するとともに前記厚膜部が完全溶融しないエネルギ密度で前記アモーファスシリコン膜をレーザアニールすることにより、当該薄膜部のチャネル長方向に二列の結晶粒を形成するとともに当該二列の結晶粒の間に微結晶化組織を形成しないように、当該薄膜部及び当該厚膜部を多結晶化する工程と、
前記薄膜部を少なくともチャネル部とする薄膜トランジスタを形成する工程と、
を備えた薄膜トランジスタの製造方法。 - 基板上にアモーファスシリコン膜の薄膜部及び厚膜部を形成する前記工程は、前記基板上にアモーファスシリコン膜を形成する工程と、このアモーファスシリコン膜の一部を途中までエッチングする工程とからなる、
請求項７記載の薄膜トランジスタの製造方法。 - 基板上にアモーファスシリコン膜の薄膜部及び厚膜部を形成する前記工程は、前記基板上に第一のアモーファスシリコン膜を形成する工程と、この第一のアモーファスシリコン膜の一部をエッチングする工程と、このエッチングされた第一のアモーファスシリコン膜を含む前記基板上に第二のアモーファスシリコン膜を形成する工程とからなる、
請求項７記載の薄膜トランジスタの製造方法。 - 前記薄膜部が完全溶融するエネルギ密度とは当該薄膜部の微結晶化しきい値以上のエネルギ密度であり、
前記厚膜部が完全溶融しないエネルギ密度とは当該厚膜部の微結晶化しきい値未満のエネルギ密度である、
請求項７乃至９のいずれか一項に記載の薄膜トランジスタの製造方法。 - 前記薄膜部が完全溶融するエネルギ密度とは当該薄膜部の微結晶化しきい値以上かつアブレーションしきい値未満のエネルギ密度であり、
前記厚膜部が完全溶融しないエネルギ密度とは当該厚膜部の多結晶化しきい値以上かつ微結晶化しきい値未満のエネルギ密度である、
請求項７乃至９のいずれか一項に記載の薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132310A JP4190798B2 (ja) | 2002-05-08 | 2002-05-08 | 薄膜トランジスタ及びその製造方法 |
| US10/430,540 US6815269B2 (en) | 2002-05-08 | 2003-05-06 | Thin-film transistor and method for manufacturing the same |
| TW092112290A TW595003B (en) | 2002-05-08 | 2003-05-06 | Thin-film transistor and method for manufacturing same |
| KR10-2003-0028829A KR100510934B1 (ko) | 2002-05-08 | 2003-05-07 | 박막 트랜지스터 및 그 제조 방법 |
| CNB031309062A CN1319178C (zh) | 2002-05-08 | 2003-05-08 | 薄膜晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002132310A JP4190798B2 (ja) | 2002-05-08 | 2002-05-08 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003332346A JP2003332346A (ja) | 2003-11-21 |
| JP4190798B2 true JP4190798B2 (ja) | 2008-12-03 |
Family
ID=29397385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002132310A Expired - Fee Related JP4190798B2 (ja) | 2002-05-08 | 2002-05-08 | 薄膜トランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6815269B2 (ja) |
| JP (1) | JP4190798B2 (ja) |
| KR (1) | KR100510934B1 (ja) |
| CN (1) | CN1319178C (ja) |
| TW (1) | TW595003B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6746942B2 (en) * | 2000-09-05 | 2004-06-08 | Sony Corporation | Semiconductor thin film and method of fabricating semiconductor thin film, apparatus for fabricating single crystal semiconductor thin film, and method of fabricating single crystal thin film, single crystal thin film substrate, and semiconductor device |
| JP2003179068A (ja) * | 2001-12-12 | 2003-06-27 | Hitachi Ltd | 画像表示装置およびその製造方法 |
| KR100501700B1 (ko) * | 2002-12-16 | 2005-07-18 | 삼성에스디아이 주식회사 | 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터 |
| JP4165305B2 (ja) * | 2003-06-10 | 2008-10-15 | ソニー株式会社 | 結晶質半導体材料の製造方法および半導体装置の製造方法 |
| CN100555588C (zh) | 2003-06-27 | 2009-10-28 | 日本电气株式会社 | 薄膜晶体管、薄膜晶体管基板、电子设备及多晶半导体薄膜的制造方法 |
| TWI220073B (en) * | 2003-07-24 | 2004-08-01 | Au Optronics Corp | Method for manufacturing polysilicon film |
| US7208401B2 (en) * | 2004-03-12 | 2007-04-24 | Hewlett-Packard Development Company, L.P. | Method for forming a thin film |
| CN100485868C (zh) * | 2004-03-31 | 2009-05-06 | 日本电气株式会社 | 半导体薄膜制造方法及装置、光束成形掩模及薄膜晶体管 |
| CN1300825C (zh) * | 2004-07-21 | 2007-02-14 | 友达光电股份有限公司 | 制造多晶硅层的方法 |
| CN101320754A (zh) | 2004-09-17 | 2008-12-10 | 日本电气株式会社 | 半导体器件 |
| JP4882322B2 (ja) * | 2004-09-17 | 2012-02-22 | 日本電気株式会社 | 半導体装置、回路、これらを用いた表示装置、及びこれらの駆動方法 |
| JP2006237525A (ja) | 2005-02-28 | 2006-09-07 | Nec Lcd Technologies Ltd | レーザ照射方法及び装置 |
| TWI389316B (zh) * | 2005-09-08 | 2013-03-11 | Sharp Kk | 薄膜電晶體、半導體裝置、顯示器、結晶化方法及製造薄膜電晶體方法 |
| KR100721957B1 (ko) * | 2005-12-13 | 2007-05-25 | 삼성에스디아이 주식회사 | 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법 |
| JP4339330B2 (ja) | 2006-04-19 | 2009-10-07 | 日本電気株式会社 | レーザ照射方法及びレーザ照射装置 |
| KR100785019B1 (ko) * | 2006-06-09 | 2007-12-11 | 삼성전자주식회사 | 하부 게이트 박막 트랜지스터 및 그 제조방법 |
| KR100785020B1 (ko) * | 2006-06-09 | 2007-12-12 | 삼성전자주식회사 | 하부 게이트 박막 트랜지스터 및 그 제조방법 |
| TWI319625B (en) * | 2006-11-30 | 2010-01-11 | Tpo Displays Corp | Image display system and manufacturing method of multi-gates thin film transistor |
| TW201037769A (en) * | 2009-04-09 | 2010-10-16 | Chunghwa Picture Tubes Ltd | Thin film transistor and manufacturing method thereof |
| KR101638978B1 (ko) * | 2009-07-24 | 2016-07-13 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| CN105140123B (zh) * | 2014-05-30 | 2018-03-06 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
| CN105161498B (zh) * | 2015-08-03 | 2017-09-19 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板以及显示装置 |
| JP2020035799A (ja) * | 2018-08-27 | 2020-03-05 | キオクシア株式会社 | 半導体記憶装置 |
| US10964811B2 (en) | 2019-08-09 | 2021-03-30 | Micron Technology, Inc. | Transistor and methods of forming transistors |
| US11024736B2 (en) | 2019-08-09 | 2021-06-01 | Micron Technology, Inc. | Transistor and methods of forming integrated circuitry |
| CN114270530A (zh) * | 2019-08-09 | 2022-04-01 | 美光科技公司 | 晶体管及形成晶体管的方法 |
| US11637175B2 (en) | 2020-12-09 | 2023-04-25 | Micron Technology, Inc. | Vertical transistors |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200572A (ja) | 1987-02-17 | 1988-08-18 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JP2689596B2 (ja) * | 1989-04-25 | 1997-12-10 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH05182923A (ja) * | 1991-05-28 | 1993-07-23 | Semiconductor Energy Lab Co Ltd | レーザーアニール方法 |
| JPH06140324A (ja) | 1992-10-23 | 1994-05-20 | Casio Comput Co Ltd | 半導体薄膜の結晶化方法 |
| JP2809152B2 (ja) | 1995-09-28 | 1998-10-08 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| US5817548A (en) * | 1995-11-10 | 1998-10-06 | Sony Corporation | Method for fabricating thin film transistor device |
| TW335503B (en) * | 1996-02-23 | 1998-07-01 | Semiconductor Energy Lab Kk | Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method |
| JP3306300B2 (ja) * | 1996-06-20 | 2002-07-24 | 三洋電機株式会社 | 半導体膜のレーザーアニール方法 |
| US6084248A (en) * | 1996-06-28 | 2000-07-04 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| JP3503427B2 (ja) * | 1997-06-19 | 2004-03-08 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| KR100269312B1 (ko) * | 1997-10-14 | 2000-10-16 | 윤종용 | 실리콘막의결정화방법및이를이용한박막트랜지스터-액정표시장치(tft-lcd)의제조방법 |
| JP3204307B2 (ja) | 1998-03-20 | 2001-09-04 | 日本電気株式会社 | レーザ照射方法およびレーザ照射装置 |
| US6228693B1 (en) * | 1998-06-05 | 2001-05-08 | Sharp Laboratories Of America, Inc. | Selected site, metal-induced, continuous crystallization method |
| JP3658213B2 (ja) * | 1998-11-19 | 2005-06-08 | 富士通株式会社 | 半導体装置の製造方法 |
| US6680487B1 (en) * | 1999-05-14 | 2004-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same |
| TW517260B (en) * | 1999-05-15 | 2003-01-11 | Semiconductor Energy Lab | Semiconductor device and method for its fabrication |
| JP2001023899A (ja) * | 1999-07-13 | 2001-01-26 | Hitachi Ltd | 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法 |
| US6599788B1 (en) * | 1999-08-18 | 2003-07-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6410368B1 (en) * | 1999-10-26 | 2002-06-25 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device with TFT |
| KR100439345B1 (ko) * | 2000-10-31 | 2004-07-07 | 피티플러스(주) | 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법 |
-
2002
- 2002-05-08 JP JP2002132310A patent/JP4190798B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-06 US US10/430,540 patent/US6815269B2/en not_active Expired - Lifetime
- 2003-05-06 TW TW092112290A patent/TW595003B/zh not_active IP Right Cessation
- 2003-05-07 KR KR10-2003-0028829A patent/KR100510934B1/ko not_active IP Right Cessation
- 2003-05-08 CN CNB031309062A patent/CN1319178C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030087560A (ko) | 2003-11-14 |
| US6815269B2 (en) | 2004-11-09 |
| CN1457103A (zh) | 2003-11-19 |
| TW595003B (en) | 2004-06-21 |
| JP2003332346A (ja) | 2003-11-21 |
| KR100510934B1 (ko) | 2005-08-30 |
| TW200306669A (en) | 2003-11-16 |
| CN1319178C (zh) | 2007-05-30 |
| US20030211666A1 (en) | 2003-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4190798B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100785020B1 (ko) | 하부 게이트 박막 트랜지스터 및 그 제조방법 | |
| US7135388B2 (en) | Method for fabricating single crystal silicon film | |
| US5766989A (en) | Method for forming polycrystalline thin film and method for fabricating thin-film transistor | |
| JP4403599B2 (ja) | 半導体薄膜の結晶化方法、レーザ照射装置、薄膜トランジスタの製造方法及び表示装置の製造方法 | |
| JP3503427B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4637410B2 (ja) | 半導体基板の製造方法及び半導体装置 | |
| WO2005001921A1 (ja) | 薄膜トランジスタ、薄膜トランジスタ基板、電子機器及び多結晶半導体薄膜の製造方法 | |
| JPH07335905A (ja) | 半導体装置およびその製造方法 | |
| JP3389022B2 (ja) | 半導体装置 | |
| JP2005197656A (ja) | 多結晶シリコン膜の形成方法 | |
| KR100915073B1 (ko) | 반도체막의 결정화 방법 및 이 방법에 의해 결정화된반도체막 | |
| JP4203141B2 (ja) | 非晶質シリコン層の結晶化方法及びこれを使用する薄膜トランジスターの製造方法 | |
| JP2000260709A (ja) | 半導体薄膜の結晶化方法及びそれを用いた半導体装置 | |
| KR100785019B1 (ko) | 하부 게이트 박막 트랜지스터 및 그 제조방법 | |
| KR101016510B1 (ko) | 레이저 결정화방법 및 결정화 장치 | |
| KR20010066253A (ko) | 박막트랜지스터의 반도체층 형성방법 | |
| US20060172469A1 (en) | Method of fabricating a polycrystalline silicon thin film transistor | |
| JP2007281465A (ja) | 多結晶膜の形成方法 | |
| KR100860007B1 (ko) | 박막트랜지스터, 박막트랜지스터의 제조방법, 이를 구비한유기전계발광표시장치 및 그의 제조방법 | |
| KR20030015617A (ko) | 결정질 실리콘의 제조방법 | |
| JPH10107291A (ja) | 半導体装置およびその製造方法 | |
| JP3141909B2 (ja) | 半導体装置作製方法 | |
| JP3338756B2 (ja) | 半導体装置およびその製造方法 | |
| JP4271453B2 (ja) | 半導体結晶化方法および薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050407 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080502 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080603 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080902 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080917 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110926 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120926 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130926 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |