JP4181987B2 - Semiconductor integrated circuit, electronic device, and clock supply state detection method for semiconductor integrated circuit - Google Patents

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Description

本発明は、半導体集積回路および電子装置並びに半導体集積回路のクロック供給状態検出方法に関する。 The present invention relates to a semiconductor integrated circuit, an electronic device , and a clock supply state detection method for the semiconductor integrated circuit .

近年、ＬＳＩ（大規模集積回路）の動作速度は高速化し、微細加工技術の向上により多くの機能が１つのＬＳＩに集積される方向にある。
一方、省資源、省エネルギーの意識は高まる方向にあり、回路装置における消費電力制御が重要は要素になっており、一般にＬＳＩの消費電力を低減するには、動作周波数の低下や、動作を停止することが効果的である。
また、機能を使用していない場合に、その機能に供給しているクロックを停止させることで省エネルギーを実現する提案もされている。 In recent years, the operation speed of LSI (Large Scale Integrated Circuit) has been increased, and many functions are integrated in one LSI due to the improvement of microfabrication technology.
On the other hand, awareness of resource saving and energy saving is on the rise, and power consumption control in circuit devices is an important factor. Generally, to reduce LSI power consumption, the operating frequency is lowered or the operation is stopped. It is effective.
There is also a proposal for realizing energy saving by stopping a clock supplied to a function when the function is not used.

上記のような、省エネルギーを目的とした従来技術の１つに、特許文献１が開示するところの省エネ機能付き電子装置があった。
特許文献１では、省エネモード時であっても、直流電源の電圧をＳＤＲＡＭに供給してバックアップし、ＳＤＲＡＭをリフレッシュすることにより、通常動作状態から省エネ動作状態に移行する際に、有意の記憶内容が存在するか否かなどＤＲＡＭの記憶内容によらず、省エネモードに移行することができ、消費電力の低減を実現していた。
特開２００１−２５０３７７号公報 As one of the conventional techniques for energy saving as described above, there is an electronic device with an energy saving function disclosed in Patent Document 1.
In Patent Document 1, even in the energy saving mode, the stored contents are significant when the normal power supply state is changed to the energy saving operation state by supplying the DC power supply voltage to the SDRAM for backup and refreshing the SDRAM. Regardless of the stored contents of the DRAM, such as whether or not there is, there is a possibility of shifting to the energy saving mode, realizing reduction in power consumption.
JP 2001-250377 A

しかしながら、従来のクロック停止制御の機能動作を確認または検証する方法は、クロック停止制御機能が動作しても、ＬＳＩの外見にはなんら変化が現れないため、ＬＩＳの動作確認用ツールの波形エディタをもちいて、内部信号の波形ダンプをシミュレーションで抽出し、波形を波形エディタで確認していた。
この確認方法は、シミュレーションをしながら、波形データ抽出し、データをファイルに落とすため、シミュレーション時間が倍増する。そのためＬＳＩの機能増大によりクロック停止が機能ごとに制御できる回路では、組み合わせが非常に多くなり開発効率の低下につながっていた。 However, the conventional method for confirming or verifying the clock stop control function does not change the appearance of the LSI even if the clock stop control function operates. Therefore, the waveform editor of the LIS operation check tool is used. Using this method, a waveform dump of the internal signal was extracted by simulation, and the waveform was checked with the waveform editor.
In this confirmation method, waveform data is extracted while performing simulation, and the data is dropped into a file, so that the simulation time is doubled. For this reason, in the circuit in which the clock stop can be controlled for each function due to the increase in the function of the LSI, the number of combinations increases so that the development efficiency decreases.

また、特許文献１の従来技術においても、電子機器の各部位へのクロック供給の停止を効率よく確認することは困難であった。   Also in the prior art of Patent Document 1, it is difficult to efficiently confirm the stop of clock supply to each part of the electronic device.

本発明は、上記問題点に鑑みてなされたものであり、クロック停止制御を容易に確認検証する半導体集積回路および電子装置を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor integrated circuit and an electronic device that easily confirm and verify clock stop control.

かかる目的を達成するため、本発明の第１の態様における半導体集積回路は、クロックを生成するクロック生成手段と、制御信号入力に基づいて、クロック生成手段によって生成されたクロックを基とする制御クロックの供給を制御するクロック制御手段と、クロック制御手段からの制御クロックの供給により動作し、自身の動作停止時にはクロック供給停止を要求する制御信号をクロック制御手段に出力する機能動作手段と、制御クロックを分周して分周クロックを生成する第１のフリップ・フロップと、該分周クロックをクロックの１波長分遅延させて第１の遅延分周クロックを生成する第２のフリップ・フロップと、第１の遅延分周クロックをクロックの１波長分遅延させて第２の遅延分周クロックを生成する第３のフリップ・フロップと、第１の遅延分周クロックと第２の遅延分周クロックとを比較し、それらの値が一致する場合に停止確認信号を出力する一致回路とを備えたクロック停止確認手段と、クロック供給状態を示す情報を保持し、停止確認信号が入力されると、クロック供給の停止状態を示す情報を保持する停止情報保持手段と、制御信号をクロック１波長分遅延させて遅延制御信号を生成する制御信号遅延手段と、遅延制御信号と停止確認信号とを比較し、該両信号の値が不一致であった場合、クロック制御手段によるクロック制御の異常を通知するためのエラー信号を出力する異常信号出力手段と、を有することを特徴とする。 To achieve the above object, a semiconductor integrated circuit in the first aspect of the present invention includes a clock generating means for generating a clock, control based on the control signal input, the control to based on the generated clock by the clock generating means a clock control means for controlling the supply of the clock, it operates by the supply of the control clock from the clock control unit, at the time of stop of the operation of itself and the functional operation means for outputting a control signal for requesting a stop clock supply to the clock control unit, A first flip-flop that divides the control clock to generate a divided clock, and a second flip-flop that generates the first delayed divided clock by delaying the divided clock by one wavelength of the clock And a third flip-flop that generates the second delayed divided clock by delaying the first delayed divided clock by one wavelength of the clock. If, compared first delay frequency-divided clock and the second delayed divided clock, and a clock stop confirmation means and a coincidence circuit for outputting a stop confirmation signal when these values match, the clock supply When information indicating the state is held and a stop confirmation signal is input, stop information holding means for holding information indicating the clock supply stop state and a delay control signal are generated by delaying the control signal by one wavelength of the clock. The control signal delay means compares the delay control signal with the stop confirmation signal, and outputs an error signal for notifying an abnormality of clock control by the clock control means when the values of the two signals do not match. Output means .

また、本発明の第１の態様によれば、半導体集積回路は、停止情報保持手段により保持される情報を読み込み、供給停止状態の制御クロックを監視するクロック停止確認手段へのクロック、制御クロック及び制御信号の供給を停止させる確認停止制御手段を有することを特徴とする。 Further, according to the first aspect of the present invention, the semiconductor integrated circuit reads the information held by the stop information holding means, monitors the control clock in the supply stop state, the clock to the clock stop confirmation means, the control clock, and It has a confirmation stop control means for stopping the supply of the control signal .

また、本発明の第１の態様によれば、半導体集積回路は、機能動作手段、クロック制御手段、およびクロック停止確認手段をそれぞれ複数組有することを特徴とする。 According to the first aspect of the present invention, the semiconductor integrated circuit has a plurality of sets of functional operation means, clock control means, and clock stop confirmation means .

また、本発明の第２の態様における電子装置は、第１の態様における半導体集積回路を有し、電子装置は、停止情報保持手段により保持される、クロック供給の停止状態を示す情報に基づいて、半導体集積回路における消費電力値を算出する消費電力算出手段と、算出された消費電力値を画面表示する表示手段と、を有する。An electronic device according to a second aspect of the present invention includes the semiconductor integrated circuit according to the first aspect, and the electronic device is based on information indicating a clock supply stop state held by a stop information holding unit. And power consumption calculating means for calculating the power consumption value in the semiconductor integrated circuit, and display means for displaying the calculated power consumption value on the screen.

また、上記目的を達成するため、本発明は、第３の態様として、クロックを生成するクロック生成工程と、制御信号入力に基づいて、クロック生成工程において生成したクロックを基とする制御クロックの供給を制御するクロック制御工程と、クロック制御工程による制御クロックの供給によって動作する機能動作手段が、クロック供給停止を要求する制御信号を、自身の動作停止時に、クロック制御工程を実行するクロック制御手段へ出力する工程と、制御クロックを分周して分周クロックを生成する第１の分周処理と、該分周クロックをクロックの１波長分遅延させて第１の遅延分周クロックを生成する第１の遅延処理と、第１の遅延分周クロックをクロックの１波長分遅延させて第２の遅延分周クロックを生成する第２の遅延処理と、第１の遅延分周クロックと第２の遅延分周クロックとを比較し、それらの値が一致する場合に停止確認信号を出力する比較処理とを備えたクロック停止確認工程と、クロック供給状態を示す情報を保持し、停止確認信号が入力されると、クロック供給の停止状態を示す情報を保持する停止情報保持工程と、制御信号をクロック１波長分遅延させて遅延制御信号を生成する制御信号遅延工程と、遅延制御信号と停止確認信号とを比較し、該両信号の値が不一致であった場合、クロック制御手段によるクロック制御の異常を通知するためのエラー信号を出力する異常信号出力工程と、を有することを特徴とする半導体集積回路のクロック供給状態検出方法を提供するものである。 In order to achieve the above object, according to a third aspect of the present invention , a clock generation process for generating a clock and a supply of a control clock based on the clock generated in the clock generation process based on the control signal input are provided. The clock control process for controlling the clock and the functional operation means that operates by supplying the control clock in the clock control process to the clock control means for executing the clock control process when the control signal for requesting the clock supply stop is stopped. An output step; a first frequency dividing process for dividing the control clock to generate a divided clock; and a first delay divided clock for generating a first delayed divided clock by delaying the divided clock by one wavelength of the clock. 1 delay process, and a second delay process for generating a second delayed divided clock by delaying the first delayed divided clock by one wavelength of the clock; A clock stop confirmation process including a comparison process of comparing one delay frequency division clock with a second delay frequency division clock and outputting a stop confirmation signal when the values match, and shows a clock supply state When a stop confirmation signal is input, a stop information holding step for holding information indicating a clock supply stop state, and a control signal delay for generating a delay control signal by delaying the control signal by one wavelength of the clock An abnormal signal output step of comparing the delay control signal and the stop confirmation signal, and outputting an error signal for notifying an abnormality of clock control by the clock control means when the values of the two signals do not match. The present invention provides a method for detecting the clock supply state of a semiconductor integrated circuit.

また、本発明の第２の態様における電子装置は、第１の態様における半導体集積回路を有し、電子装置は、停止情報保持手段により保持される、クロック供給の停止状態を示す情報に基づいて、半導体集積回路における消費電力値を算出する消費電力算出手段と、算出された消費電力値を画面表示する表示手段と、を有する。   An electronic device according to a second aspect of the present invention includes the semiconductor integrated circuit according to the first aspect, and the electronic device is based on information indicating a clock supply stop state held by a stop information holding unit. And power consumption calculating means for calculating the power consumption value in the semiconductor integrated circuit, and display means for displaying the calculated power consumption value on the screen.

本発明によれば、クロック停止制御を容易に確認検証することが可能となる。   According to the present invention, it is possible to easily confirm and verify the clock stop control.

（第１の実施形態）
図１は、本発明の第１の実施形態における半導体集積回路の構成を示す図である。以下、図１を用いて、本実施形態を説明する。
なお、クロック停止確認回路１０1 …１０n （ｎ≧１の整数、以下同様）、クロック制御回路２０1 …２０n 、機能ブロック３０1 …３０n は、１〜ｎの添字が付されているが、以下特記しない限り、同添字が付されているもの同士で各信号の入出力が行われるものとする。
また、図１では、半導体集積回路は、クロック生成回路４０を１個有する構成をとっているが、その数は図により限定されないものとする。
また、図１には図示されていないが、内部レジスタ回路５０にはＣＰＵが接続されており、内部レジスタ回路５０内のデータの状態を読み込み、機能ブロック３０1…３０nへのクロック供給状態を監視する。 (First embodiment)
FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit according to the first embodiment of the present invention. Hereinafter, this embodiment will be described with reference to FIG.
The clock stop confirmation circuit 10 1 ... 10 n (n ≧ 1 integer, hereinafter the same), the clock control circuit 20 1 ... 20 n, the function block 30 1 ... 30 n, the index of 1~n are assigned However, unless otherwise specified, signals with the same subscripts are input and output.
In FIG. 1, the semiconductor integrated circuit has a configuration including one clock generation circuit 40, but the number is not limited to the figure.
Although not shown in FIG. 1, the internal register circuit 50 are the CPU connected reads the state of the data in the internal register circuit 50, the clock supply state to the functional blocks 30 1 ... 30 n Monitor.

図１に示されているように、半導体集積回路は、ｎ個のクロック停止確認回路１０1 …１０n と、ｎ個のクロック制御回路２０1 …２０n と、機能ブロック３０1 …３０n と、クロック生成回路４０と、内部レジスタ回路５０とを有して構成される。 As shown in FIG. 1, a semiconductor integrated circuit, 1 ... and 10 n n number of clock stop confirmation circuit 10, and the n-number of the clock control circuit 20 1 ... 20 n, the functional blocks 30 1 ... 30 n The clock generation circuit 40 and the internal register circuit 50 are included.

クロック生成回路４０は、クロックＣＬＫを生成して、クロック停止確認回路１０1 …１０n およびクロック制御回路２０1 …２０n に出力する。 The clock generation circuit 40 generates a clock CLK, and outputs the clock stop confirmation circuit 10 1 ... 10 n and the clock control circuit 20 1 ... 20 n.

クロック制御回路２０1 …２０n は、それぞれ機能ブロック３０1 …３０n からの制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn の入力に応じて、それぞれクロック停止確認回路１０1 …１０n および機能ブロック３０1 …３０n へ出力する制御クロックＣＬＫ’を制御する。 Clock control circuit 20 1 ... 20 n in accordance with an input control signal CLKCTL 1 ... CLKCTL n from each functional block 30 1 ... 30 n, respectively clock stop confirmation circuit 10 1 ... 10 n and the function blocks 30 1 ... 30 The control clock CLK ′ output to n is controlled.

機能ブロック３０1 …３０n は、入力される制御クロックＣＬＫ’に同期して動作するデバイスである。
また、機能ブロック３０1 …３０n は、自身に対するクロック制御回路２０1 …２０n による制御クロックＣＬＫ’を制御する制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn をそれぞれクロック制御回路２０1 …２０n へ出力する。
制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn は、それぞれ機能ブロック３０1 …３０n が動作中の場合、クロック制御回路２０1 …２０n に対して機能ブロック３０1 …３０n へ制御クロックＣＬＫ’を出力するように制御し、動作していない場合、クロック制御回路２０1 …２０n に対して機能ブロック３０1 …３０n へ制御クロックＣＬＫ’を出力しないように制御する。
なお、制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn は、それぞれ制御クロックＣＬＫ’の出力を停止に制御する場合、「Ｈ」状態をとる。 The functional blocks 30 1 ... 30 n are devices that operate in synchronization with the input control clock CLK ′.
Further, functional blocks 30 1 ... 30 n outputs a control signal CLKCTL 1 ... CLKCTL n for controlling the control clock CLK 'by the clock control circuit 20 1 ... 20 n to itself respectively to the clock control circuit 20 1 ... 20 n.
Control signal CLKCTL 1 ... CLKCTL n, if each function block 30 1 ... 30 n in operation, clock control circuit 20 1 ... 20 functional blocks 30 1 ... 30 to output the control clock CLK 'to n for n controlling, when not operating, controls so as not to output the control clock CLK 'to the functional block 30 1 ... 30 n to the clock control circuit 20 1 ... 20 n.
The control signals CLKCTL 1 ... CLKCTL n are in the “H” state when the output of the control clock CLK ′ is controlled to be stopped.

クロック停止確認回路１０1 …１０n は、クロック生成回路４０からのクロックＣＬＫと、クロック制御回路２０1 …２０n からの制御クロックＣＬＫ’とが入力される。 The clock stop confirmation circuit 10 1 ... 10 n includes a clock CLK from the clock generation circuit 40, the control clock CLK 'from the clock control circuit 20 1 ... 20 n are input.

以下、図１を用いて、クロック停止回路１０1 の構成および動作について説明する。なお、クロック停止確認回路１０2 …１０n の構成および動作は、クロック停止確認回路１０1 と同様であるとして、説明を省略する。 Hereinafter, with reference to FIG. 1, the configuration and operation of the clock stop circuit 10 1. The configuration and operation of the clock stop confirmation circuit 10 2 ... 10 n are the same as those of the clock stop confirmation circuit 10 1, and the description thereof is omitted.

図１に示されているように、クロック停止回路１０1 は、一致回路１１と、インバータ１２と、フリップフロップＦＦ１…ＦＦ３とを有して構成される。 As shown in FIG. 1, the clock stop circuit 10 1 includes a matching circuit 11, an inverter 12, and a flip-flop FF1 ... FF3.

フリップフロップＦＦ１は、クロック入力をクロック制御回路２０1 からの制御クロックＣＬＫ’とし、Ｄ入力をインバータ１２の出力とする。また、フリップフロップＦＦ１の出力は、フリップフロップＦＦ２のＤ入力およびインバータ１２の入力に接続される。
インバータ１２は、入力されたフリップフロップＦＦ１の出力を反転させ、フリップフロップＦＦ１のＤ入力へ出力する。
上記のような構成をとることにより、フリップフロップＦＦ１は、制御クロックＣＬＫ’入力ごとに、その出力値を反転させる。 Flip-flop FF1, the clock input to the control clock CLK 'from the clock control circuit 20 1, and D input the output of the inverter 12. The output of the flip-flop FF1 is connected to the D input of the flip-flop FF2 and the input of the inverter 12.
The inverter 12 inverts the output of the input flip-flop FF1 and outputs it to the D input of the flip-flop FF1.
By adopting the above configuration, the flip-flop FF1 inverts its output value every time the control clock CLK ′ is input.

フリップフロップＦＦ２は、クロック入力にはクロック生成回路４０からのクロックＣＬＫを入力し、Ｄ入力にはフリップフロップＦＦ１出力（ＦＦ出力１）を入力する。また、フリップフロップＦＦ２の出力（ＦＦ出力２）は、フリップフロップＦＦ３のＤ入力および一致回路の一方の入力端子に接続される。   In the flip-flop FF2, the clock CLK from the clock generation circuit 40 is input to the clock input, and the output of the flip-flop FF1 (FF output 1) is input to the D input. The output of the flip-flop FF2 (FF output 2) is connected to the D input of the flip-flop FF3 and one input terminal of the matching circuit.

フリップフロップＦＦ３は、クロック入力にはクロック生成回路４０からのクロックＣＬＫを入力し、Ｄ入力にはフリップフロップＦＦ２出力を入力する。また、フリップフロップＦＦ３の出力（ＦＦ出力３）は、一致回路の他方の入力端子に接続される。   In the flip-flop FF3, the clock CLK from the clock generation circuit 40 is input to the clock input, and the output of the flip-flop FF2 is input to the D input. The output of the flip-flop FF3 (FF output 3) is connected to the other input terminal of the matching circuit.

一致回路１１は、入力されるフリップフロップＦＦ２の出力信号とフリップフロップＦＦ３の出力信号とが一致すると、一致認識信号をＨにして内部レジスタ５０へ出力し、内部レジスタ回路５０の設定をクロックＣＬＫ停止状態に変更する。また、不一致になった場合は、一致認識信号をＬにして内部レジスタ５０へ出力し、内部レジスタ回路５０の設定をクロックＣＬＫ動作状態に変更する。   When the output signal of the flip-flop FF2 and the output signal of the flip-flop FF3 coincide with each other, the coincidence circuit 11 sets the coincidence recognition signal to H and outputs it to the internal register 50, and stops the setting of the internal register circuit 50 by the clock CLK. Change to state. If they do not match, the match recognition signal is set to L and output to the internal register 50, and the setting of the internal register circuit 50 is changed to the clock CLK operating state.

図２は、本発明の第１の実施形態における半導体集積回路におけるタイミングチャートである。以下、図２を用いて、本実施形態の半導体集積回路による各信号の制御動作について説明する。   FIG. 2 is a timing chart in the semiconductor integrated circuit according to the first embodiment of the present invention. Hereinafter, the control operation of each signal by the semiconductor integrated circuit of the present embodiment will be described with reference to FIG.

図２に示されているように、ＦＦ出力１信号は、制御クロックＣＬＫ’を２分周させたものとなっている。
また、ＦＦ出力２信号は、クロックＣＬＫの１波長分（ＦＦ出力２の１／２波長分）、ＦＦ出力１信号を遅延させたものである。
さらに、ＦＦ出力３信号は、クロックＣＬＫの１波長分（ＦＦ出力３の１／２波長分）、ＦＦ出力２信号を遅延させたものである。 As shown in FIG. 2, the FF output 1 signal is obtained by dividing the control clock CLK ′ by two.
The FF output 2 signal is obtained by delaying the FF output 1 signal by one wavelength of the clock CLK (1/2 wavelength of the FF output 2).
Further, the FF output 3 signal is obtained by delaying the FF output 2 signal by one wavelength of the clock CLK (1/2 wavelength of the FF output 3).

まず、クロックＣＬＫ（１）の時、クロックＣＬＫの停止を制御する制御信号ＣＬＫＣＴＬが立ち上がってクロックＣＬＫ停止制御状態になり、制御クロックＣＬＫ’が停止し始める。
このとき、フリップフロップＦＦ１の出力信号であるＦＦ出力１が反転せずに状態を保持する。 First, at the time of the clock CLK (1), the control signal CLKCTL for controlling the stop of the clock CLK rises to enter the clock CLK stop control state, and the control clock CLK ′ starts to stop.
At this time, the FF output 1 which is the output signal of the flip-flop FF1 is not inverted and maintains the state.

次に、クロックＣＬＫ（２）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３との間で一致／不一致を判定する。   Next, in the state of the clock CLK (2), the coincidence circuit 11 determines coincidence / mismatch between the FF output 2 and the FF output 3.

クロックＣＬＫ（３）の状態で、制御信号ＣＬＫＣＴＬは、クロックＣＬＫ停止を解除し、制御クロックＣＬＫ’の出力が再開する。このとき、ＦＦ出力１は出力反転する。   In the state of the clock CLK (3), the control signal CLKCTL cancels the stop of the clock CLK, and the output of the control clock CLK 'restarts. At this time, the FF output 1 is inverted.

クロックＣＬＫ（４）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３とで不一致を示す。一致回路１１は、一致認識であれば、内部レジスタ５０にクロックＣＬＫ停止状態である旨を書き込む。一方、不一致であれば、内部レジスタ５０にクロックＣＬＫ動作状態である旨を書き込む。
以上から、内部レジスタ５０に接続されるＣＰＵ（図示せず）は、内部レジスタ５０内のデータを読み込むことにより、各機能ブロック３０1 …３０n へ入力するクロック（制御クロックＣＬＫ’）が停止状態であるか否かを容易に確認することが可能となる。 In the state of the clock CLK (4), the coincidence circuit 11 shows a mismatch between the FF output 2 and the FF output 3. When the coincidence circuit 11 recognizes the coincidence, the coincidence circuit 11 writes in the internal register 50 that the clock CLK is stopped. On the other hand, if they do not match, the internal register 50 is written to the effect that the clock CLK is operating.
From the above, the CPU (not shown) connected to the internal register 50 reads the data in the internal register 50, so that the clock (control clock CLK ′) input to each functional block 30 1 ... 30 n is stopped. It is possible to easily confirm whether or not.

以上説明したように、本実施形態によれば、消費電力削減のためにクロック停止を行う半導体集積回路において、クロック供給が停止したか否かを容易に確認、検証することが可能となる。この結果、電子回路の開発効率の低下を防ぐことができるようになる。   As described above, according to the present embodiment, it is possible to easily confirm and verify whether or not the clock supply is stopped in the semiconductor integrated circuit that stops the clock to reduce power consumption. As a result, it is possible to prevent a decrease in the development efficiency of the electronic circuit.

（第２の実施形態）
以下、特記しない限り、本実施形態における構成および動作は、本発明の第１の実施形態と同様であるとして説明を進める。 (Second Embodiment)
Hereinafter, unless otherwise specified, the configuration and operation in the present embodiment will be described as being the same as in the first embodiment of the present invention.

図３は、本発明の第２の実施形態における半導体集積回路の構成を示す図である。なお、クロック停止確認回路１０2 …１０n の構成および動作は、クロック停止確認回路１０1と同様であるとして、説明を省略する。 FIG. 3 is a diagram showing a configuration of a semiconductor integrated circuit according to the second embodiment of the present invention. The configuration and operation of the clock stop confirmation circuit 10 2 ... 10 n are the same as those of the clock stop confirmation circuit 10 1, and the description thereof is omitted.

図３に示されているように、本実施形態におけるクロック停止確認回路は、第１の実施形態におけるクロック停止確認回路の構成にさらに期待値比較回路１３が追加されている。
期待値比較回路１３は、一致回路１１から出力された一致認識信号を入力する。また、期待値比較回路１３は、機能ブロック３０1 から出力される、クロックＣＬＫ停止を制御するための制御信号ＣＬＫＣＴＬを入力する。
期待値比較回路１３は、制御信号ＣＬＫＣＴＬを１クロックＣＬＫ分遅延させたシフト制御信号ＣＫＣＴＬＳＦＴを生成し、そのシフト制御信号ＣＫＣＴＬＳＦＴと一致認識信号と比較する。
期待値比較回路１３は、比較の結果、一致認識信号とシフト制御信号ＣＫＣＴＬＳＦＴとの値が異なった場合、エラー信号ＥＲＲをＣＰＵへアサートし、半導体集積回路の回路動作が期待通りでないこと、すなわち制御信号ＣＬＫＣＴＬの停止制御によりクロックＣＬＫが停止していないことをＣＰＵへ通知する。 As shown in FIG. 3, the clock stop confirmation circuit according to the present embodiment has an expected value comparison circuit 13 added to the configuration of the clock stop confirmation circuit according to the first embodiment.
The expected value comparison circuit 13 receives the match recognition signal output from the match circuit 11. Also, the expected value comparing circuit 13 is output from the function block 30 1, and inputs a control signal CLKCTL for controlling the clock CLK stops.
The expected value comparison circuit 13 generates a shift control signal CKCTLSFT obtained by delaying the control signal CLKCTL by one clock CLK, and compares the shift control signal CKCTLSFT with the coincidence recognition signal.
The expected value comparison circuit 13 asserts an error signal ERR to the CPU when the values of the coincidence recognition signal and the shift control signal CKCTLSFT differ as a result of the comparison, and the circuit operation of the semiconductor integrated circuit is not as expected, that is, the control The CPU is notified that the clock CLK is not stopped by the stop control of the signal CLKCTL.

以下、図２を用いて、本実施形態の半導体集積回路による各信号の制御動作について説明する。   Hereinafter, the control operation of each signal by the semiconductor integrated circuit of the present embodiment will be described with reference to FIG.

クロックＣＬＫ（５）状態で、制御信号ＣＬＫＣＴＬがクロックＣＬＫ停止制御状態になり、制御クロックＣＬＫ’の信号出力が停止し始める。
このとき、ＦＦ出力１信号が反転せずに状態を保持する。 In the clock CLK (5) state, the control signal CLKCTL enters the clock CLK stop control state, and the signal output of the control clock CLK ′ starts to stop.
At this time, the FF output 1 signal is not inverted and the state is maintained.

次に、クロックＣＬＫ（６）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３との間で一致認識する。
また、制御信号ＣＬＫＣＴＬから生成されたシフト制御信号ＣＫＣＴＬＳＦＴ信号と一致認識信号とは同じ値を示す。 Next, the coincidence circuit 11 recognizes coincidence between the FF output 2 and the FF output 3 in the state of the clock CLK (6).
Further, the shift control signal CKCTLSFT signal generated from the control signal CLKCTL and the coincidence recognition signal have the same value.

ここで、クロックＣＬＫ（７）の状態で、制御信号ＣＬＫＣＴＬは、まだクロックＣＬＫ停止制御状態にあるが、制御クロックＣＬＫ’が信号出力を再開する。そのため、ＦＦ出力１は出力を反転し始める。   Here, in the state of the clock CLK (7), the control signal CLKCTL is still in the clock CLK stop control state, but the control clock CLK 'resumes signal output. Therefore, the FF output 1 starts to invert the output.

クロックＣＬＫ（８）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３とが不一致であることを認識し、Ｈの一致認識信号を期待値比較回路１３へ出力する。
一方、期待値比較回路１３に入力されるシフト制御信号ＣＫＣＴＬＳＦＴは、まだクロックＣＬＫ出力を停止制御している旨を示している。
従って、期待値比較回路１３は、一致認識信号とシフト制御信号ＣＬＫＣＴＬとが異なる値をとるため、エラー信号ＥＲＲをアサートする。
これにより、ＣＰＵは、エラー信号ＥＲＲを監視することにより、より正確に半導体集積回路の動作検証ができるようになる。 In the state of the clock CLK (8), the coincidence circuit 11 recognizes that the FF output 2 and the FF output 3 do not coincide, and outputs an H coincidence recognition signal to the expected value comparison circuit 13.
On the other hand, the shift control signal CKCTLSFT input to the expected value comparison circuit 13 indicates that the clock CLK output is still stopped.
Therefore, the expected value comparison circuit 13 asserts the error signal ERR because the coincidence recognition signal and the shift control signal CLKCTL have different values.
As a result, the CPU can more accurately verify the operation of the semiconductor integrated circuit by monitoring the error signal ERR.

以上説明したように、本実施形態によれば、クロック停止制御信号により命令されたクロック供給状態とクロック停止確認回路により確認されたクロック供給状態とを比較し、一致しているか否かを判断し、不一致であると判断された場合にエラー信号を出力し、より正確にクロック停止動作の検証を行うことが可能となる。   As described above, according to the present embodiment, the clock supply state instructed by the clock stop control signal and the clock supply state confirmed by the clock stop confirmation circuit are compared to determine whether or not they match. When it is determined that they do not match, an error signal is output, and the clock stop operation can be verified more accurately.

（第３の実施形態）
図４は、本発明の第３の実施形態における半導体集積回路の構成を示す図である。以下、図４を用いて、本実施形態における半導体集積回路の構成および動作について説明する。
なお、以下、特記しない限り、本実施形態における構成および動作は、第２の実施形態と同様であるものとする。 (Third embodiment)
FIG. 4 is a diagram showing a configuration of a semiconductor integrated circuit according to the third embodiment of the present invention. Hereinafter, the configuration and operation of the semiconductor integrated circuit according to the present embodiment will be described with reference to FIG.
Hereinafter, unless otherwise specified, the configuration and operation in the present embodiment are the same as those in the second embodiment.

図４に示されているように、本実施形態では、第２の実施形態の構成にさらにクロック停止制御回路６０1 …６０n が追加されて設けられている。
クロック停止制御回路６０1 …６０n には、それぞれクロック生成回路４０からクロックＣＬＫが入力される。
また、クロック停止制御回路６０1 …６０n には、それぞれクロック制御回路２０1 …２０n から制御クロックＣＬＫが入力される。
また、クロック停止制御回路６０1 …６０n には、それぞれ機能ブロック３０1 …３０n から制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn が入力される。
また、クロック停止制御回路６０1 …６０n には、内部レジスタ回路５０の設定からそれぞれ機能ブロック３０1 …３０n が停止状態にあることが示される停止信号が入力される。 As shown in FIG. 4, in this embodiment, clock stop control circuits 60 1 ... 60 n are further added to the configuration of the second embodiment.
The clock CLK is input from the clock generation circuit 40 to each of the clock stop control circuits 60 1 ... 60 n .
Also, the clock stop control circuit 60 1 ... 60 n, the control clock CLK from the clock control circuit 20 1 ... 20 n, respectively, are input.
Also, the clock stop control circuit 60 1 ... 60 n, the control signal CLKCTL 1 ... CLKCTL n from each functional block 30 1 ... 30 n are input.
Also, the clock stop control circuit 60 1 ... 60 n, stop signals, respectively functional blocks 30 1 ... 30 n from the setting of the internal register circuit 50 is shown to be in the stop state is entered.

以下、クロック停止制御回路６０1 の動作について説明するが、クロック停止制御回路６０2 …６０n の構成および動作は、クロック停止制御回路６０1 と同様であるとして、その説明は省略する。 Hereinafter, the operation of the clock stop control circuit 60 1 will be described, but the configuration and operation of the clock stop control circuit 60 2 ... 60 n are the same as those of the clock stop control circuit 60 1, and the description thereof will be omitted.

クロック停止制御回路６０1 は、機能ブロック３０1 が停止状態であることを示す停止信号がＣＰＵから入力されると、クロックＣＬＫ、制御クロックＣＬＫ’、および制御信号ＣＬＫＣＴＬ1 のクロック停止確認回路１０1 への出力を停止する。
このようにして、クロック停止制御回路６０1 は、クロック停止確認回路１０1 の動作そのものを停止させる。
従って、クロック停止確認回路１０1 による電力消費分を削減することが可能となる。 The clock stop control circuit 60 1, the functional blocks 30 1 stop signal indicating the stop state is inputted from the CPU, the clock CLK, control clock CLK ', and the control signal CLKCTL 1 clock stop confirmation circuit 10 1 Stops output to.
In this way, the clock stop control circuit 60 1 stops the operation of the clock stop confirmation circuit 10 1 itself.
Therefore, it is possible to reduce power consumption caused by the clock stop confirmation circuit 10 1.

以上説明したように、本実施形態によれば、クロック停止確認回路は、半導体集積回路が組み込まれた電子機器の動作機能自体には影響を与えない電子回路である。従って、内部レジスタ回路にそのクロック停止確認回路の動作が停止したことが書き込まれ、かつエラー信号が出力されていない場合、クロック停止確認回路への信号供給を停止させることにより、クロック停止確認回路の機能を停止させ、消費電力を削減することが可能となる。   As described above, according to the present embodiment, the clock stop confirmation circuit is an electronic circuit that does not affect the operation function itself of the electronic device in which the semiconductor integrated circuit is incorporated. Therefore, when the fact that the operation of the clock stop confirmation circuit is stopped is written to the internal register circuit and no error signal is output, the signal supply to the clock stop confirmation circuit is stopped, so that the clock stop confirmation circuit It becomes possible to stop the function and reduce power consumption.

（第４の実施形態）
図５は、本発明の第４の実施形態における、半導体集積回路が組み込まれた電子機器の構成を示す図である。
図５に示されているように、電子機器は、半導体集積回路１と、ＣＰＵ２と、表示部３と、情報格納部４とを有して構成される。
半導体集積回路１は、第１乃至第３の実施形態における半導体集積回路のいずれかの構成をとるものとする。
ＣＰＵ２は、電子機器全体の制御を行う。
表示部３は、ディスプレイなどの表示部位であって、ＣＰＵ２と接続されており、ＣＰＵ２による制御により、電子機器における消費電力を示す画面表示を行う。
情報格納部４は、各機能ブロック３０1 …３０n 自体の動作に要する電力量および機能ブロック３０1 …３０n へのクロックＣＬＫなどの各信号供給に要する電力量を示す情報を格納する。 (Fourth embodiment)
FIG. 5 is a diagram showing a configuration of an electronic device in which a semiconductor integrated circuit is incorporated in the fourth embodiment of the present invention.
As shown in FIG. 5, the electronic apparatus includes a semiconductor integrated circuit 1, a CPU 2, a display unit 3, and an information storage unit 4.
The semiconductor integrated circuit 1 is assumed to have one of the configurations of the semiconductor integrated circuits in the first to third embodiments.
The CPU 2 controls the entire electronic device.
The display unit 3 is a display part such as a display, and is connected to the CPU 2 and displays a screen indicating power consumption in the electronic device under the control of the CPU 2.
Information storage unit 4 stores information indicating the amount of power required for each signal supply, such as a clock CLK to electric energy and functional blocks 30 1 ... 30 n required for the operation of each functional block 30 1 ... 30 n itself.

ＣＰＵ２は、内部レジスタ回路５０内のデータを読み出して、各機能ブロック３０1 …３０n の動作状態（クロックなどの信号供給も含む）を判断する。
次に、ＣＰＵ２は、情報格納部４内の各機能ブロックにおける消費電力量を示す情報を読み出して、現在の電子機器全体の消費電力量を算出する。
ＣＰＵ２は、全機能ブロックが動作中である場合の消費電力量と、現在の消費電力量とを示す情報を表示部３に表示させる。
これを、所定間隔ごとに実行することにより、電子機器の消費電力状態をリアルタイムに表示することができる。 The CPU 2 reads the data in the internal register circuit 50 and determines the operation state (including signal supply such as a clock) of each functional block 30 1 ... 30 n .
Next, the CPU 2 reads information indicating the power consumption in each functional block in the information storage unit 4 and calculates the current power consumption of the entire electronic device.
The CPU 2 causes the display unit 3 to display information indicating the power consumption when all the functional blocks are operating and the current power consumption.
By executing this at predetermined intervals, the power consumption state of the electronic device can be displayed in real time.

図６は、本発明の第４の実施形態における表示部３による画面表示を示す図である。図６の（ａ）では、全機能ブロックが動作中である場合の消費電力量に対する、現在の消費電力量が、ブロックダイアグラムで表示されている。
また、図６の（ｂ）では、全機能ブロックが動作中である場合の消費電力量に対する、現在の消費電力量の割合を％表示している。 FIG. 6 is a diagram showing screen display by the display unit 3 in the fourth embodiment of the present invention. In FIG. 6A, the current power consumption with respect to the power consumption when all the functional blocks are operating is displayed in a block diagram.
Further, in FIG. 6B, the ratio of the current power consumption to the power consumption when all the functional blocks are operating is displayed in%.

以上説明したように、本実施形態によれば、表示部は、消費電力状態をリアルタイムで表示し、ユーザは、電子機器における電力消費を容易に確認することが可能となる。また、ユーザに電子機器が省エネルギーを考慮して開発されたことを示すことができ、ユーザに省エネルギーについて考える機会を与えることで、環境保全の面の向上が期待できる。   As described above, according to the present embodiment, the display unit displays the power consumption state in real time, and the user can easily confirm the power consumption in the electronic device. In addition, it is possible to indicate to the user that the electronic device has been developed in consideration of energy saving, and by giving the user an opportunity to think about energy saving, an improvement in environmental conservation can be expected.

なお、上記の実施例は本発明の好適な実施の一例であり、本発明の実施例は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能となる。   The above-described embodiment is an example of a preferred embodiment of the present invention. The embodiment of the present invention is not limited to this embodiment, and various modifications may be made without departing from the scope of the present invention. Is possible.

本発明の第１の実施形態における半導体集積回路の構成を示す図である。1 is a diagram illustrating a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. 本発明の第１の実施形態における半導体集積回路におけるタイミングチャートである。3 is a timing chart in the semiconductor integrated circuit according to the first embodiment of the present invention. 本発明の第２の実施形態における半導体集積回路の構成を示す図である。It is a figure which shows the structure of the semiconductor integrated circuit in the 2nd Embodiment of this invention. 本発明の第３の実施形態における半導体集積回路の構成を示す図である。It is a figure which shows the structure of the semiconductor integrated circuit in the 3rd Embodiment of this invention. 本発明の第４の実施形態における、半導体集積回路が組み込まれた電子機器の構成を示す図である。It is a figure which shows the structure of the electronic device with which the semiconductor integrated circuit was integrated in the 4th Embodiment of this invention. （ａ）および（ｂ）は、本発明の第４の実施形態における表示部による画面表示を示す図である。(A) And (b) is a figure which shows the screen display by the display part in the 4th Embodiment of this invention.

符号の説明Explanation of symbols

１ 半導体集積回路
２ ＣＰＵ
３ 表示部
４ 情報格納部
１０1 …１０n クロック停止確認回路
１１ 一致回路
１２ インバータ
１３ 期待値比較回路
２０1 …２０n クロック制御回路
３０1 …３０n 機能ブロック
４０ クロック生成回路
５０ 内部レジスタ回路
６０1 …６０n クロック停止制御回路 1 Semiconductor integrated circuit 2 CPU
3 Display Unit 4 Information Storage Unit 10 1 ... 10 n Clock Stop Confirmation Circuit 11 Matching Circuit 12 Inverter 13 Expected Value Comparison Circuit 20 1 ... 20 n Clock Control Circuit 30 1 ... 30 n Functional Block 40 Clock Generation Circuit 50 Internal Register Circuit 60 1 ... 60 n clock stop control circuit

Claims (5)

クロックを生成するクロック生成手段と、
制御信号入力に基づいて、前記クロック生成手段によって生成されたクロックを基とする制御クロックの供給を制御するクロック制御手段と、
前記クロック制御手段からの前記制御クロックの供給により動作し、自身の動作停止時にはクロック供給停止を要求する前記制御信号を前記クロック制御手段に出力する機能動作手段と、
前記制御クロックを分周して分周クロックを生成する第１のフリップ・フロップと、該分周クロックを前記クロックの１波長分遅延させて第１の遅延分周クロックを生成する第２のフリップ・フロップと、前記第１の遅延分周クロックを前記クロックの１波長分遅延させて第２の遅延分周クロックを生成する第３のフリップ・フロップと、前記第１の遅延分周クロックと前記第２の遅延分周クロックとを比較し、それらの値が一致する場合に停止確認信号を出力する一致回路とを備えたクロック停止確認手段と、
クロック供給状態を示す情報を保持し、前記停止確認信号が入力されると、クロック供給の停止状態を示す情報を保持する停止情報保持手段と、
前記制御信号を前記クロック１波長分遅延させて遅延制御信号を生成する制御信号遅延手段と、
前記遅延制御信号と前記停止確認信号とを比較し、該両信号の値が不一致であった場合、前記クロック制御手段によるクロック制御の異常を通知するためのエラー信号を出力する異常信号出力手段と、
を有することを特徴とする半導体集積回路。 Clock generation means for generating a clock;
Based on the control signal input, a clock control means for controlling the supply of the control clock for the base clock generated by the clock generating means,
Operated by the supply of the control clock from the clock control unit, a function operation means for outputting to the clock control unit front Symbol control signal requesting stop clock supply during the stop of the operation of its own,
A first flip-flop that divides the control clock to generate a divided clock, and a second flip that delays the divided clock by one wavelength of the clock to generate a first delayed divided clock A flop, a third flip-flop that delays the first delayed divided clock by one wavelength of the clock to generate a second delayed divided clock, the first delayed divided clock, and the A clock stop confirming means comprising a matching circuit that compares the second delay-divided clock and outputs a stop confirmation signal when their values match ;
Stop information holding means for holding information indicating a clock supply state and holding information indicating a clock supply stop state when the stop confirmation signal is input;
Control signal delay means for generating a delay control signal by delaying the control signal by one wavelength of the clock;
An abnormality signal output means for comparing the delay control signal and the stop confirmation signal and outputting an error signal for notifying abnormality of clock control by the clock control means when the values of the two signals do not match; ,
A semiconductor integrated circuit comprising: 前記停止情報保持手段により保持される情報を読み込み、前記供給停止状態の制御クロックを監視する前記クロック停止確認手段への前記クロック、前記制御クロック及び前記制御信号の供給を停止させる確認停止制御手段を有することを特徴とする請求項１記載の半導体集積回路。 Check stop control means for reading the information held by the stop information holding means and stopping the supply of the clock, the control clock and the control signal to the clock stop check means for monitoring the control clock in the supply stop state. 2. The semiconductor integrated circuit according to claim 1, further comprising: 前記半導体集積回路は、
前記機能動作手段、前記クロック制御手段、および前記クロック停止確認手段をそれぞれ複数組有することを特徴とする請求項１又は２記載の半導体集積回路。 The semiconductor integrated circuit is:
3. The semiconductor integrated circuit according to claim 1, further comprising a plurality of sets of the functional operation means, the clock control means, and the clock stop confirmation means. 請求項１から３のいずれか１項に記載の前記半導体集積回路を有する電子装置であって、
前記電子装置は、
前記停止情報保持手段により保持される、前記クロック供給の停止状態を示す情報に基づいて、半導体集積回路における消費電力値を算出する消費電力算出手段と、
前記算出された消費電力値を画面表示する表示手段と、
を有することを特徴とする電子装置。 An electronic device comprising the semiconductor integrated circuit according to any one of claims 1 to 3 ,
The electronic device is
Power consumption calculating means for calculating a power consumption value in the semiconductor integrated circuit based on information indicating a stop state of the clock supply held by the stop information holding means;
Display means for displaying the calculated power consumption value on a screen;
An electronic device comprising: クロックを生成するクロック生成工程と、A clock generation process for generating a clock;
制御信号入力に基づいて、前記クロック生成工程において生成したクロックを基とする制御クロックの供給を制御するクロック制御工程と、A clock control step for controlling supply of a control clock based on the clock generated in the clock generation step based on a control signal input;
前記クロック制御工程による前記制御クロックの供給によって動作する機能動作手段が、クロック供給停止を要求する前記制御信号を、自身の動作停止時に、前記クロック制御工程を実行するクロック制御手段へ出力する工程と、Functional operation means that operates by supplying the control clock in the clock control process, and outputs the control signal that requests the clock supply stop to the clock control means that executes the clock control process when the operation of the function operation means stops. ,
前記制御クロックを分周して分周クロックを生成する第１の分周処理と、該分周クロックを前記クロックの１波長分遅延させて第１の遅延分周クロックを生成する第１の遅延処理と、前記第１の遅延分周クロックを前記クロックの１波長分遅延させて第２の遅延分周クロックを生成する第２の遅延処理と、前記第１の遅延分周クロックと前記第２の遅延分周クロックとを比較し、それらの値が一致する場合に停止確認信号を出力する比較処理とを備えたクロック停止確認工程と、A first frequency dividing process for dividing the control clock to generate a divided clock, and a first delay for generating the first delayed divided clock by delaying the divided clock by one wavelength of the clock Processing, second delay processing for generating a second delay division clock by delaying the first delay division clock by one wavelength of the clock, the first delay division clock, and the second A clock stop confirmation process including a comparison process that compares the delay divided clock of the output and outputs a stop confirmation signal when the values match.
クロック供給状態を示す情報を保持し、前記停止確認信号が入力されると、クロック供給の停止状態を示す情報を保持する停止情報保持工程と、Holds information indicating a clock supply state, and when the stop confirmation signal is input, a stop information holding step for holding information indicating a clock supply stop state;
前記制御信号を前記クロック１波長分遅延させて遅延制御信号を生成する制御信号遅延工程と、A control signal delaying step of delaying the control signal by one wavelength of the clock to generate a delay control signal;
前記遅延制御信号と前記停止確認信号とを比較し、該両信号の値が不一致であった場合、前記クロック制御手段によるクロック制御の異常を通知するためのエラー信号を出力する異常信号出力工程と、An abnormal signal output step of comparing the delay control signal and the stop confirmation signal, and outputting an error signal for notifying an abnormality of the clock control by the clock control means when the values of the two signals are inconsistent; ,
を有することを特徴とする半導体集積回路のクロック供給状態検出方法。A method for detecting a clock supply state of a semiconductor integrated circuit, comprising:
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