JP4180411B2

JP4180411B2 - Transconductance amplifier

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Publication number: JP4180411B2
Application number: JP2003072073A
Authority: JP
Inventors: 達人岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-03-17
Filing date: 2003-03-17
Publication date: 2008-11-12
Anticipated expiration: 2023-03-17
Also published as: JP2004282479A

Description

【０００１】
【発明の属する技術分野】
本発明は、電圧・電流変換回路として機能し、フィルタ回路などのアナログ信号処理回路を半導体集積回路化する際に用いられるトランスコンダクタンス増幅器に関する。
【０００２】
【従来の技術】
近年、半導体技術の進歩によって携帯電話等の無線通信装置をはじめ、様々な電子機器の小型化が可能になった。装置の機能を実現するための増幅回路や変復調回路、フィルタ回路など、数多くの電子回路が半導体集積回路として実用化されている。
【０００３】
半導体集積回路では、素子の電気的特性は技術の進歩と共に向上しているものの、抵抗やキャパシタ（コンデンサ）などの受動素子は、製造に際してその値がばらつくことが多い。通信装置などに必須のフィルタ回路は、特定の周波数の信号を通過或いは遮断する機能を有するが、この通過周波数や遮断周波数はフィルタ回路を構成する抵抗やキャパシタの値によって決定される。このため、製造ばらつきがあることは、フィルタ回路を半導体集積回路として構成するうえで好ましくない。
【０００４】
フィルタ回路においては、このような抵抗やキャパシタの製造ばらつきによる特性の変動を補償するために、例えばトランスコンダクタ−Ｃフィルタと呼ばれる回路を用いる。トランスコンダクタ−Ｃフィルタでは、一種の電圧制御電流源として機能するトランスコンダクタンス増幅器と、その出力端子に接続された負荷としてのＣ（キャパシタ）から成る積分回路をベースにしてフィルタ回路を構成している。
【０００５】
トランスコンダクタ−Ｃフィルタの周波数特性は、トランスコンダクタンス増幅器の電圧・電流変換利得であるトランスコンダクタンス値と、キャパシタの容量値によって決定される。従って、キャパシタの容量値に製造ばらつきが生じても、トランスコンダクタンス増幅器のトランスコンダクタンス値を電気的に調整することにより、キャパシタの容量誤差を補償して所望の周波数特性を得ることが可能となる。
【０００６】
このようにトランスコンダクタンス増幅器には、少ない消費電力と広いダイナミックレンジなどの特性と共に、トランスコンダクタンス値を電気的に調整できる機能が要求される。
【０００７】
図９は、従来のトランスコンダクタンス増幅器の構成を示す回路図である。
従来のトランスコンダクタンス増幅器は、正の電圧振幅入力端子９１３及び負の電圧振幅入力端子９１４と、正の電流出力端子９１５及び負の電流出力端子９１６とを備える。入力信号の直流バイアス電圧をＶｂ、入力信号の振幅をＶａとすると、正の電圧振幅入力端子９１３への入力信号Ｖin１はＶｂ＋Ｖａであり、負の電圧振幅振幅入力端子９１４への入力信号Ｖin２はＶｂ−Ｖａと表される。直流バイアス電圧Ｖｂは、例えば、電源電圧ＶＤＤの２分の１に選ばれる。従って、図９に示した回路は、差動入力・差動出力のトランスコンダクタンス増幅器として用いることができる。
【０００８】
通常、正の電流出力端子９１５と負の電流出力端子９１６との間には、何らかの負荷が接続されて用いられる。例えば、トランスコンダクタ−Ｃフィルタを構成する積分回路であれば、負荷はキャパシタである。負荷の端子電圧、すなわち電流出力端子９１５、９１６間の電位差は、トランスコンダクタンス増幅器の出力電圧振幅となり、これはトランスコンダクタンス増幅器の出力電流と負荷のインピーダンス値との積で決まるが、電流出力端子９１５、９１６のそれぞれの直流バイアス電圧は、何らかの手段によって適当な値、例えばＶＤＤ／２のような値に安定させる必要がある。一般に、ＰチャネルＭＯＳ（Metal-Oxide Semiconductor）トランジスタ９０１とＮチャネルＭＯＳトランジスタ９０２から成るＣＭＯＳ（Complementary ＭＯＳ）インバータは、電圧利得が非常に大きく、回路単独では入力信号の直流バイアス電圧と出力信号の直流バイアス電圧を一致させることが困難である。
【０００９】
そこで従来のトランスコンダクタンス増幅器では、正の電流出力端子９１５の直流バイアス電圧を安定させるために、ＭＯＳトランジスタ９０９〜９１２から成る２個のＣＭＯＳインバータを用いる。つまり、負の電流出力端子９１６の電圧を基にしてＭＯＳトランジスタ９１１、９１２で構成されるＣＭＯＳインバータを介して得た電圧と、ＭＯＳトランジスタ９０９、９１０で構成されるＣＭＯＳインバータへ帰還をかけて得た電圧とを利用し、正の電流出力端子９１５の直流バイアス電圧を安定化する。同様にして、負の電流出力端子９１６の直流バイアス電圧を安定させるために、ＭＯＳトランジスタ９０５〜９０８から成る２個のＣＭＯＳインバータを用いている。このように、ＭＯＳトランジスタ９０５〜９１２は、一種の同相帰還（コモンモードフィードバック）回路として動作する。
【００１０】
さらに、従来のトランスコンダクタンス増幅器は、トランスコンダクタンス値を電気的に調整するために、電源電圧ＶＤＤの値を変化させている。ＶＤＤを制御することにより、ＣＭＯＳインバータを構成しているＭＯＳトランジスタのドレイン・ソース間の電流が変化し、トランスコンダクタンス値が変化するので、トランスコンダクタンス増幅器としてのトランスコンダクタンス値を調整できる（例えば、非特許文献１参照）。
【００１１】
【非特許文献１】
Ｂ.Ｎａｕｔａｅｔａｌ，「Electronics Letters」，ｖｏｌ.２５，Ｍａｒ.１９８９，p４４８−４５０
【００１２】
【発明が解決しようとする課題】
しかしながら、上記した従来のトランスコンダクタンス増幅器では、トランスコンダクタンス値を電気的に調整するために電源電圧ＶＤＤを利用しているため、電圧を任意に変化させることが可能である特別な電源回路を必要とし、回路規模の増大や消費電力が増加すると共に、トランスコンダクタンス値を容易に調整できないという問題点があった。
【００１３】
本発明は、上記事情に鑑みてなされたものであり、回路規模の増大や消費電力の増加を抑えながらトランスコンダクタンス値を調整することが可能なトランスコンダクタンス増幅器を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明のトランスコンダクタンス増幅器は、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成されるＣＭＯＳインバータと、前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、前記ＣＭＯＳインバータの出力から直流バイアス電圧成分を抽出する直流バイアス電圧成分抽出手段と、前記直流バイアス電圧成分抽出手段により抽出された直流バイアス電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、前記差分増幅手段の出力を前記第２のＰチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＮチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御する。
【００１５】
上記構成によれば、回路規模の増大や消費電力の増加を抑えながらトランスコンダクタンス値を調整することができる。
【００１６】
本発明のトランスコンダクタンス増幅器は、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成されるＣＭＯＳインバータと、前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、前記ＣＭＯＳインバータの出力から直流バイアス電圧成分を抽出する直流バイアス電圧成分抽出手段と、前記直流バイアス電圧成分抽出手段により抽出された直流バイアス電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、前記差分増幅手段の出力を前記第２のＮチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＰチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御する。
【００１７】
上記構成によれば、回路規模の増大や消費電力の増加を抑えながらトランスコンダクタンス値を調整することができる。
【００１８】
本発明のトランスコンダクタンス増幅器は、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成される第１のＣＭＯＳインバータと、前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジスタより構成される第２のＣＭＯＳインバータと、前記第３のＰチャネルＭＯＳトランジスタのソース端子と前記電源端子との間に接続された第４のＰチャネルＭＯＳトランジスタと、前記第３のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第４のＮチャネルＭＯＳトランジスタと、前記第１のＣＭＯＳインバータ及び前記第２のＣＭＯＳインバータの各々から出力される出力電圧間の同相電圧成分を抽出する同相電圧成分抽出手段と、前記同相電圧成分抽出手段により抽出された同相電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、前記差分増幅手段の出力を前記第２のＰチャネルＭＯＳトランジスタのゲート端子及び前記第４のＰチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＮチャネルＭＯＳトランジスタのゲート端子電圧及び前記第４のＮチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御する。
【００１９】
上記構成によれば、回路規模の増大や消費電力の増加を抑えながらトランスコンダクタンス値を調整することができる。
【００２０】
本発明のトランスコンダクタンス増幅器は、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成される第１のＣＭＯＳインバータと、前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジスタより構成される第２のＣＭＯＳインバータと、前記第３のＰチャネルＭＯＳトランジスタのソース端子と前記電源端子との間に接続された第４のＰチャネルＭＯＳトランジスタと、前記第３のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第４のＮチャネルＭＯＳトランジスタと、前記第１のＣＭＯＳインバータ及び前記第２のＣＭＯＳインバータの各々から出力される出力電圧間の同相電圧成分を抽出する同相電圧成分抽出手段と、前記同相電圧成分抽出手段により抽出された同相電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、前記差分増幅手段の出力を前記第２のＮチャネルＭＯＳトランジスタのゲート端子及び前記第４のＮチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＰチャネルＭＯＳトランジスタのゲート端子電圧及び前記第４のＰチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御する。
【００２１】
上記構成によれば、回路規模の増大や消費電力の増加を抑えながらトランスコンダクタンス値を調整することができる。
【００２２】
また、本発明のトランスコンダクタンス増幅器は、前記同相電圧成分抽出手段及び前記差分増幅手段が、前記第１のＣＭＯＳインバータの出力電圧と前記基準電圧との差に応じた電流を出力する第１の差動トランジスタ対と、前記第２のＣＭＯＳインバータの出力電圧と前記基準電圧との差に応じた電流を出力する第２の差動トランジスタ対と、前記第１の差動トランジスタ対の正出力と前記第２の差動トランジスタ対の正出力とに共通接続される第１の負荷素子と、前記第１の差動トランジスタ対の負出力と前記第２の差動トランジスタ対の負出力とに共通接続される第２の負荷素子とにより構成される。
【００２３】
上記構成によれば、差動トランジスタ対と負荷素子によって行われる信号の加減算処理が同相電圧成分抽出手段及び差分増幅手段としての機能を果たすため、回路規模の増大や消費電力の増加を抑えながらトランスコンダクタンス値を調整することができる。
【００２４】
【発明の実施の形態】
以下、本発明に係るトランスコンダクタンス増幅器の実施形態について、図面を用いて詳細に説明する。
【００２５】
（第１実施形態）
図１は、本発明の第１実施形態に係るトランスコンダクタンス増幅器の構成を示す回路図である。
トランスコンダクタンス増幅器は、第１のＰチャネルＭＯＳトランジスタ１０１と第１のＮチャネルＭＯＳトランジスタ１０２とから構成されるＣＭＯＳインバータを備える。第１のＰチャネルＭＯＳトランジスタ１０１と第１のＮチャネルＭＯＳトランジスタ１０２とは直列に接続され、第１のＰチャネルＭＯＳトランジスタ１０１及び第１のＮチャネルＭＯＳトランジスタ１０２の各々のゲート端子には入力端子１０９が接続されている。また、第１のＰチャネルＭＯＳトランジスタ１０１及び第１のＮチャネルＭＯＳトランジスタ１０２の各々のドレイン端子には出力端子１１０が接続されている。
【００２６】
第１のＰチャネルＭＯＳトランジスタ１０１のソース端子と電源端子ＶＤＤとの間には第２のＰチャネルＭＯＳトランジスタ１０３が接続され、第１のＮチャネルＭＯＳトランジスタ１０２のソース端子と接地端子との間には第２のＮチャネルＭＯＳトランジスタ１０４が接続されている。第２のＰチャネルＭＯＳトランジスタ１０３及び第２のＮチャネルＭＯＳトランジスタ１０４は、各々のゲート端子に印加する電圧を制御することによってドレイン・ソース端子間の抵抗値が変化し、可変抵抗として動作する。
【００２７】
ＣＭＯＳインバータの出力には、出力信号の直流バイアス電圧成分を抽出する直流バイアス電圧成分抽出部１０６が接続され、ここで抽出された直流バイアス電圧成分は差分増幅部１０８に入力される。差分増幅部１０８は、直流バイアス電圧成分抽出部１０６から入力された直流バイアス電圧成分と端子１０７に供給される基準電圧Ｖｒとの差分を増幅し、増幅後の電圧を第２のＰチャネルＭＯＳトランジスタ１０３のゲート端子に供給する。
【００２８】
第２のＰチャネルＭＯＳトランジスタ１０３は、差分増幅部１０８から供給される電圧によりゲート電圧が制御され、出力端子１１０に現れる出力信号の直流バイアス電圧成分を基準電圧Ｖｒに近づけるように動作する。第２のＮチャネルＭＯＳトランジスタ１０４のゲート端子には、トランスコンダクタンス増幅器のトランスコンダクタンス値を調整するための制御電圧Ｖｇを供給する端子１０５が接続される。
【００２９】
次に、上記のように構成されたトランスコンダクタンス増幅器の動作について、図２に示す等価回路図を用いて説明する。
【００３０】
図２は、図１に示したＭＯＳトランジスタを抵抗に置き換えて示した図である。
抵抗２０１は第１のＰチャネルＭＯＳトランジスタ１０１に相当し、抵抗２０２は第１のＮチャネルＭＯＳトランジスタ１０２に相当し、抵抗２０３は第２のＰチャネルＭＯＳトランジスタ１０３に相当し、抵抗２０４は第２のＮチャネルＭＯＳトランジスタ１０４に相当する。また、抵抗２０１〜２０４は、それぞれ抵抗値Ｒ１〜Ｒ４を有している。
【００３１】
出力端子２０７は図１に示した出力端子１１０に相当し、そこに現れる直流バイアス電圧成分をＶｏｕｔで表している。差動増幅器２０６は図１に示した直流バイアス電圧成分抽出部１０６及び差分増幅部１０８に相当し、直流バイアス電圧成分Ｖｏｕｔと端子２０５に供給される基準電圧Ｖｒとの差を利得Ｇ倍で増幅し、電圧Ｖｃを出力する。これにより、第２のＰチャネルＭＯＳトランジスタ１０３と等価である抵抗２０３は、差動増幅器２０６の出力電圧Ｖｃによって抵抗値が制御される可変抵抗として動作する。
【００３２】
なお、以下では動作説明のために、電源ＶＤＤから抵抗２０１〜２０４を介して接地端子に流れる電流を、ほぼ一定の値ＩＤＤと近似する。
【００３３】
抵抗２０３の抵抗値Ｒ３とその値を制御する電圧Ｖｃとの関係は、ＰチャネルＭＯＳトランジスタのオン抵抗とゲート電圧との関係に相当する。非飽和領域で動作しているＰチャネルＭＯＳトランジスタのオン抵抗Ｒｏｎとゲート・ソース間電圧Ｖｇｓとの関係には、次の式（１）を用いることができる。
【００３４】
Ｒｏｎ＝１／｛Ａ（Ｖｇｓ−Ｖｔ）｝・・・（１）
但し、Ａはトランジスタの寸法などから決まる定数、Ｖｔはトランジスタのスレッショルド電圧である。
【００３５】
式（１）より、抵抗２０３の抵抗値Ｒ３とその値を制御する電圧Ｖｃとの関係は、次の式（２）となる。
Ｒ３＝１／｛Ａ（ＶＤＤ−Ｖｃ−Ｖｔ）｝・・・（２）
【００３６】
出力端子２０７に現れる直流バイアス電圧成分Ｖｏｕｔは、電源端子ＶＤＤから電流ＩＤＤが抵抗２０３と抵抗２０１に流れることによる電圧降下を用いて、次の式（３）のように表される。
Ｖｏｕｔ＝ＶＤＤ−Ｒ３・ＩＤＤ−Ｒ１・ＩＤＤ・・・（３）
【００３７】
式（３）に式（２）を代入すると、ＶｏｕｔとＶｃとの関係を表す次の式（４）を得る。
Ｖｏｕｔ＝ＩＤＤ／[Ａ｛Ｖｃ−（ＶＤＤ−Ｖｔ）｝]＋ＶＤＤ−Ｒ１・ＩＤＤ・・・（４）
【００３８】
一方、Ｖｃは差動増幅器２０６の出力電圧でもあるから、次の式（５）が成立する。
Ｖｃ＝Ｇ・（Ｖｏｕｔ−Ｖｒ）＋Ｖｂｉａｓ・・・（５）
ここで、Ｖｂｉａｓは差動増幅器２０６の出力電圧の基準値（バイアス電圧）である。
【００３９】
式（５）を変形してＶｏｕｔについて解くと、次の式（６）を得る。
Ｖｏｕｔ＝｛（Ｖｃ−Ｖｂｉａｓ）／Ｇ｝＋Ｖｒ・・・（６）
【００４０】
以上より、Ｖｏｕｔを表す２つの式（４）、（６）を同時に満足するＶｃとＶｏｕｔの値が、図２における回路の動作点電圧となる。
【００４１】
次に、上記のように数式化されたトランスコンダクタンス増幅器の動作点電圧について、図３及び図４を用いてさらに詳しく説明する。
【００４２】
図３及び図４は、式（４）で表されるＶｃとＶｏｕｔとの関係を示す曲線と、式（６）で表されるＶｃとＶｏｕｔとの関係を示す直線とを同一の座標平面上にグラフ化したものである。式（４）と式（６）とを同時に満足するＶｃとＶｏｕｔの値、すなわち回路の動作点電圧は、これらの曲線と直線との交点から求めることができ、交点におけるＶｏｕｔの値が図２に示したトランスコンダクタンス増幅器の出力信号の直流バイアス電圧成分となる。
【００４３】
図３（ａ）は、差動増幅器２０６の利得Ｇが５倍の場合の例である。式（６）で表される直線は１／Ｇ、すなわち１／５の傾きを持っている。式（６）で表される直線と式（４）で表される曲線との交点より、トランスコンダクタンス増幅器の出力バイアス電圧Ｖｏｕｔは、端子２０５に供給される基準電圧Ｖｒに近い値となることが分かる。
【００４４】
図３（ｂ）は、差動増幅器２０６の利得Ｇが１０倍の場合の例である。式（６）で表される直線は１／１０の傾きを持ち、Ｇが５倍の場合に比べて水平に近い。式（６）で表される直線と式（４）で表される曲線との交点より、トランスコンダクタンス増幅器の出力バイアス電圧Ｖｏｕｔは、端子２０５に供給される基準電圧Ｖｒに、Ｇが５倍の場合よりも近い値となることが分かる。
【００４５】
図３（ｃ）は、差動増幅器２０６の利得Ｇが１００倍の場合の例である。式（６）で表される直線は１／１００の傾きとなりほぼ水平である。式（６）で表される直線と式（４）で表される曲線との交点より、トランスコンダクタンス増幅器の出力信号の直流バイアス電圧成分Ｖｏｕｔは、端子２０５に供給される基準電圧Ｖｒにほぼ一致することが分かる。
【００４６】
図４は、差動増幅器２０６の利得Ｇが１００倍の場合であって、且つ、電流ＩＤＤの値が図３の例とは異なる場合の例である。これは、図１に示したトランスコンダクタンス増幅器において、トランスコンダクタンス値を変化させるために端子１０５に供給する制御電圧Ｖｇを変化させた場合に相当する。図３（ｃ）と図４とでは、式（４）で表される曲線が異なっているが、式（６）で表される直線との交点より、トランスコンダクタンス増幅器の出力信号の直流バイアス電圧成分Ｖｏｕｔは、端子２０５に与えられる基準電圧Ｖｒにほぼ一致することが分かる。
【００４７】
以上のように、本実施形態のトランスコンダクタンス増幅器によれば、出力端子１１０に現れる出力信号の直流バイアス電圧成分Ｖｏｕｔが、端子１０７に供給される基準電圧Ｖｒに近づくように動作し、また、差分増幅部１０８の利得が高いほど、よりＶｒの値に近づくように動作する。これにより、従来のように、出力端子１１０に現れる出力信号の直流バイアス電圧成分の安定化のために複数のＣＭＯＳインバータを設ける必要がないため、回路構成を簡略化できる。
【００４８】
また、本実施形態のトランスコンダクタンス増幅器によれば、端子１０５に供給する制御電圧Ｖｇを任意に変更することで、出力端子１１０に現れる出力信号の直流バイアス電圧成分Ｖｏｕｔを基準電圧Ｖｒに近づけながら、トランスコンダクタンス増幅器のトランスコンダクタンス値を調整することができる。したがって、電源ＶＤＤの値を変化させることなくトランスコンダクタンス値を調整することができ、回路規模の増大や消費電力の増加を招くことなく、トランスコンダクタンス値を調整可能なトランスコンダクタンス増幅器を実現することができる。
【００４９】
なお、本実施形態のトランスコンダクタンス増幅器では、トランスコンダクタンス値を調整するための制御電圧Ｖｇを第２のＮチャネルＭＯＳトランジスタ１０４のゲート端子に供給し、直流バイアス電圧成分Ｖｏｕｔを安定化するための制御電圧Ｖｃを第２のＰチャネルＭＯＳトランジスタ１０３のゲート端子に供給する構成としたが、トランスコンダクタンス値を調整するための制御電圧Ｖｇを第２のＰチャネルＭＯＳトランジスタ１０３のゲート端子に供給し、直流バイアス電圧成分Ｖｏｕｔを安定化するための制御電圧Ｖｃを第２のＮチャネルＭＯＳトランジスタ１０４のゲート端子に供給する構成としても、同等の動作が得られることは明らかである。
【００５０】
（第２実施形態）
図５は、本発明の第２実施形態に係るトランスコンダクタンス増幅器の構成を示す回路図である。
トランスコンダクタンス増幅器は、第１のＰチャネルＭＯＳトランジスタ５０１と第１のＮチャネルＭＯＳトランジスタ５０２とから構成される第１のＣＭＯＳインバータを備える。第１のＰチャネルＭＯＳトランジスタ５０１と第１のＮチャネルＭＯＳトランジスタ５０２とは直列に接続され、第１のＰチャネルＭＯＳトランジスタ５０１及び第１のＮチャネルＭＯＳトランジスタ５０２の各々のゲート端子には入力端子５１３が接続されている。また、第１のＰチャネルＭＯＳトランジスタ５０１及び第１のＮチャネルＭＯＳトランジスタ５０２の各々のドレイン端子には出力端子５１５が接続されている。
【００５１】
第１のＰチャネルＭＯＳトランジスタ５０１のソース端子と電源端子ＶＤＤとの間には第２のＰチャネルＭＯＳトランジスタ５０３が接続され、第１のＮチャネルＭＯＳトランジスタ５０２のソース端子と接地端子との間には第２のＮチャネルＭＯＳトランジスタ５０４が接続されている。第２のＰチャネルＭＯＳトランジスタ５０３及び第２のＮチャネルＭＯＳトランジスタ５０４は、各々のゲート端子に印加する電圧を制御することによってドレイン・ソース端子間の抵抗値が変化し、可変抵抗として動作する。
【００５２】
また、トランスコンダクタンス増幅器は、第３のＰチャネルＭＯＳトランジスタ５０５と第３のＮチャネルＭＯＳトランジスタ５０６とから構成される第２のＣＭＯＳインバータを備える。第３のＰチャネルＭＯＳトランジスタ５０５と第３のＮチャネルＭＯＳトランジスタ５０６とは直列に接続され、第３のＰチャネルＭＯＳトランジスタ５０５及び第３のＮチャネルＭＯＳトランジスタ５０６の各々のゲート端子には入力端子５１４が接続されている。また、第３のＰチャネルＭＯＳトランジスタ５０５及び第３のＮチャネルＭＯＳトランジスタ５０６の各々のドレイン端子には出力端子５１６が接続されている。
【００５３】
第３のＰチャネルＭＯＳトランジスタ５０５のソース端子と電源端子ＶＤＤとの間には第４のＰチャネルＭＯＳトランジスタ５０７が接続され、第３のＮチャネルＭＯＳトランジスタ５０６のソース端子と接地端子との間には第４のＮチャネルＭＯＳトランジスタ５０８が接続されている。第４のＰチャネルＭＯＳトランジスタ５０７及び第４のＮチャネルＭＯＳトランジスタ５０８は、各々のゲート端子に印加する電圧を制御することによってドレイン・ソース端子間の抵抗値が変化し、可変抵抗として動作する。
【００５４】
入力端子５１３及び５１４は、トランスコンダクタンス増幅器における信号入力端子であり、例えば、互いに振幅の極性が逆である２系統の信号電圧Ｖｉｎ１、Ｖｉｎ２を入力して動作させる。また、出力端子５１５及び５１６は、互いに振幅の極性が逆である２系統の信号電流Ｉｏｕｔ１、Ｉｏｕｔ２を出力する。
【００５５】
第１のＣＭＯＳインバータの出力端子５１５及び第２のＣＭＯＳインバータの出力端子５１６には、第１のＣＭＯＳインバータ及び第２のＣＭＯＳインバータの各々から出力される信号電圧間の同相電圧成分を抽出する同相電圧成分抽出部５１０が接続され、ここで抽出された同相電圧成分は差分増幅部５１２に入力される。
【００５６】
差分増幅部５１２は、同相電圧成分抽出部５１０から入力された同相電圧成分と端子５１１に供給される基準電圧Ｖｒとの差分を増幅し、増幅後の電圧を第３のＰチャネルＭＯＳトランジスタ５０３及び第４のＰチャネルＭＯＳトランジスタ５０７のゲート端子に供給する。
【００５７】
第２のＰチャネルＭＯＳトランジスタ５０３及び第４のＰチャネルＭＯＳトランジスタ５０７は、差分増幅部５１２から供給される電圧によりゲート電圧が制御され、出力端子５１５と出力端子５１６とに現れる信号電圧間の同相電圧成分を基準電圧Ｖｒに近づけるように動作する。
【００５８】
第２のＮチャネルＭＯＳトランジスタ５０４及び第４のＮチャネルＭＯＳトランジスタ５０８の各々のゲート端子には、トランスコンダクタンス増幅器のトランスコンダクタンス値を調整するための制御電圧Ｖｇを供給する端子５０９が接続される。
【００５９】
次に、上記のように構成されたトランスコンダクタンス増幅器の動作について、図６に示す等価回路図を用いて説明する。
【００６０】
図６は、図５のＭＯＳトランジスタを抵抗へ置き換えて示した図である。
抵抗６０１は第１のＰチャネルＭＯＳトランジスタ５０１に相当し、抵抗６０２は第１のＮチャネルＭＯＳトランジスタ５０２に相当し、抵抗６０３は第２のＰチャネルＭＯＳトランジスタ５０３に相当し、抵抗６０４は第２のＮチャネルＭＯＳトランジスタ５０４に相当する。また、抵抗６０１〜６０４は、それぞれ抵抗値Ｒ１〜Ｒ４を有している。
【００６１】
同様に、抵抗６０５は第３のＰチャネルＭＯＳトランジスタ５０５に相当し、抵抗６０６は第３のＮチャネルＭＯＳトランジスタ５０６に相当し、抵抗６０７は第４のＰチャネルＭＯＳトランジスタ５０７に相当し、抵抗６０８は第４のＮチャネルＭＯＳトランジスタ５０８に相当する。また、抵抗６０５〜６０８は、それぞれ抵抗値Ｒ１〜Ｒ４を有している。
【００６２】
出力端子６１１は図５に示したトランスコンダクタンス増幅器の出力端子５１５に相当し、出力端子６１２は図５に示したトランスコンダクタンス増幅器の出力端子５１６に相当し、出力端子６１１と出力端子６１２とに現れる信号電圧間の同相電圧成分をＶｃｏｍで表している。
【００６３】
差動増幅器６１０は図５の差分増幅部５１２に相当し、同相電圧成分Ｖｃｏｍと端子６０９に供給される基準電圧Ｖrとの差分を利得Ｇ倍で増幅して電圧Ｖｃを出力する。これにより、第２のＰチャネルＭＯＳトランジスタ５０３と等価である抵抗６０３及び第４のＰチャネルＭＯＳトランジスタ５０７と等価である抵抗６０７は、差動増幅器６１０の出力電圧Ｖｃによって抵抗値が制御される可変抵抗として動作する。
【００６４】
同相電圧成分Ｖｃｏｍは、図２における出力端子２０７の直流バイアス電圧成分Ｖｏｕｔと等価であり、図６において同相電圧成分Ｖｃｏｍの値が決まる原理は、第１実施形態の図２においてＶｏｕｔの値が決まる原理と同一である。
【００６５】
従って、トランスコンダクタンス増幅器の２系統の出力端子６１１と出力端子６１２との間の同相電圧成分Ｖｃｏｍは、第１実施形態におけるトランスコンダクタンス増幅器と同様にして、端子６０９に供給される基準電圧Ｖｒにほぼ一致する。
【００６６】
以上のように、本実施形態のトランスコンダクタンス増幅器によれば、出力端子５１５と出力端子５１６との間の同相電圧成分Ｖｃｏｍが、端子５１１に供給される基準電圧Ｖｒに近づくように動作し、また、差分増幅部５１２の利得が高いほど、よりＶｒの値に近づくように動作する。これにより、従来のように、出力端子５１５と出力端子５１６との間の同相電圧成分Ｖｃｏｍの安定化のために複数のＣＭＯＳインバータを設ける必要がないため、回路構成を簡略化できる。
【００６７】
また、本実施形態のトランスコンダクタンス増幅器によれば、端子５０９に供給する制御電圧Ｖｇを任意に変更することで、同相電圧成分Ｖｃｏｍを基準電圧Ｖｒに近づけながら、トランスコンダクタンス増幅器のトランスコンダクタンス値を調整することができる。したがって、電源ＶＤＤの値を変化させることなくトランスコンダクタンス値を調整することができ、回路規模の増大や消費電力の増加を招くことなく、トランスコンダクタンス値を調整可能なトランスコンダクタンス増幅器を実現することができる。
【００６８】
なお、本実施形態のトランスコンダクタンス増幅器では、トランスコンダクタンス値を変化させるための制御電圧Ｖｇを、第２のＮチャネルＭＯＳトランジスタ５０４と第４のＮチャネルＭＯＳトランジスタ５０８の共通接続されたゲート端子に供給し、同相電圧成分Ｖｃｏｍを安定化するための制御電圧Ｖｃを第２のＰチャネルＭＯＳトランジスタ５０３と第４のＰチャネルＭＯＳトランジスタ５０７の共通接続されたゲート端子に供給する構成としたが、トランスコンダクタンス値を調整するための制御電圧Ｖｇを第２のＰチャネルＭＯＳトランジスタ５０３と第４のＰチャネルＭＯＳトランジスタ５０７の共通接続されたゲート端子に供給し、同相電圧成分Ｖｃｏｍを安定化するための制御電圧Ｖｃを第２のＮチャネルＭＯＳトランジスタ５０４と第４のＮチャネルＭＯＳトランジスタ５０８の共通接続されたゲート端子に供給する構成としても、同等の動作が得られることは明らかである。
【００６９】
（第３実施形態）
図７は、本発明の第３実施形態に係るトランスコンダクタンス増幅器の構成を示す回路図である。
トランスコンダクタンス増幅器は、第１のＰチャネルＭＯＳトランジスタ７０１と第１のＮチャネルＭＯＳトランジスタ７０２とから構成される第１のＣＭＯＳインバータを備える。第１のＰチャネルＭＯＳトランジスタ７０１と第１のＮチャネルＭＯＳトランジスタ７０２とは直列に接続され、第１のＰチャネルＭＯＳトランジスタ７０１及び第１のＮチャネルＭＯＳトランジスタ７０２の各々のゲート端子には入力端子７１９が接続されている。また、第１のＰチャネルＭＯＳトランジスタ７０１及び第１のＮチャネルＭＯＳトランジスタ７０２の各々のドレイン端子には出力端子７２１が接続されている。
【００７０】
第１のＰチャネルＭＯＳトランジスタ７０１のソース端子と電源端子ＶＤＤとの間には第２のＰチャネルＭＯＳトランジスタ７０３が接続され、第１のＮチャネルＭＯＳトランジスタ７０２のソース端子と接地端子との間には第２のＮチャネルＭＯＳトランジスタ７０４が接続されている。第２のＰチャネルＭＯＳトランジスタ７０３及び第２のＮチャネルＭＯＳトランジスタ７０４は、各々のゲート端子に印加する電圧を制御することによってドレイン・ソース端子間の抵抗値が変化し、可変抵抗として動作する。
【００７１】
また、トランスコンダクタンス増幅器は、第３のＰチャネルＭＯＳトランジスタ７０５と第３のＮチャネルＭＯＳトランジスタ７０６とから構成される第２のＣＭＯＳインバータを備える。第３のＰチャネルＭＯＳトランジスタ７０５と第３のＮチャネルＭＯＳトランジスタ７０６とは直列に接続され、第３のＰチャネルＭＯＳトランジスタ７０５及び第３のＮチャネルＭＯＳトランジスタ７０６の各々のゲート端子には入力端子７２０が接続されている。また、第３のＰチャネルＭＯＳトランジスタ７０５及び第３のＮチャネルＭＯＳトランジスタ７０６の各々のドレイン端子には出力端子７２２が接続されている。
【００７２】
第３のＰチャネルＭＯＳトランジスタ７０５のソース端子と電源端子ＶＤＤとの間には第４のＰチャネルＭＯＳトランジスタ７０７が接続され、第３のＮチャネルＭＯＳトランジスタ７０６のソース端子と接地端子との間には第４のＮチャネルＭＯＳトランジスタ７０８が接続されている。第４のＰチャネルＭＯＳトランジスタ７０７及び第４のＮチャネルＭＯＳトランジスタ７０８は、各々のゲート端子に印加する電圧を制御することによってドレイン・ソース端子間の抵抗値が変化し、可変抵抗として動作する。
【００７３】
入力端子７１９及び７２０は、トランスコンダクタンス増幅器における信号入力端子であり、例えば、互いに振幅の極性が逆である２系統の信号電圧Ｖｉｎ１、Ｖｉｎ２を入力して動作させる。また、出力端子７２１及び７２２は、互いに振幅の極性が逆である２系統の信号電流Ｉｏｕｔ１、Ｉｏｕｔ２を出力する。
【００７４】
第１のＣＭＯＳインバータの出力端子７２１には、ＮチャネルＭＯＳトランジスタ７１１及び７１３から構成される第１の差動トランジスタ対の入力端子が接続され、第２のＣＭＯＳインバータの出力端子７２２には、ＮチャネルＭＯＳトランジスタ７１２及び７１４から構成される第２の差動トランジスタ対の入力端子が接続されている。
【００７５】
ＮチャネルＭＯＳトランジスタ７１１及び７１２の各ドレイン端子（第１及び第２の差動トランジスタ対の正出力端子）は第１の負荷抵抗７１５に共通接続され、ＮチャネルＭＯＳトランジスタ７１３及び７１４の各ドレイン端子（第１及び第２の差動トランジスタ対の負出力端子）は第２の負荷抵抗７１６に共通接続されている。ＮチャネルＭＯＳトランジスタ７１３及び７１４の各ゲート端子は共通接続されて、基準電圧Ｖｒを供給する端子７１０に接続されている。第１の負荷抵抗７１５及び第２の負荷抵抗７１６はそれぞれ電源端子ＶＤＤに接続されている。ＮチャネルＭＯＳトランジスタ７１１及び７１３の各ソース端子には電流源７１７が接続され、ＮチャネルＭＯＳトランジスタ７１２及び７１４の各ソース端子には電流源７１８が接続されている。
【００７６】
第２のＮチャネルＭＯＳトランジスタ７０４及び第４のＮチャネルＭＯＳトランジスタ７０８の各ゲート端子には、トランスコンダクタンス増幅器のトランスコンダクタンス値を調整するための制御電圧Ｖｇを供給する端子７０９が接続されている。
【００７７】
次に、上記のように構成されたトランスコンダクタンス増幅器の動作について、図８の回路図を用いて説明する。
【００７８】
図８は、図７に示したトランスコンダクタンス増幅器の差動トランジスタ対及び負荷抵抗の部分（図７の点線部分）を示した回路図である。
第１の差動トランジスタ対の入力端子８２１に供給される信号電圧Ａは、図７における第１のＣＭＯＳインバータの出力信号電圧に相当し、同様に、第２の差動トランジスタ対の入力端子８２２に供給される信号電圧Ｂは第２のＣＭＯＳインバータの出力信号電圧に相当する。また、第１の差動トランジスタ対の出力端子８０３に現れる信号電圧Ｖｃは、図７における第２のＰチャネルＭＯＳトランジスタ７０３のゲート制御電圧に相当し、同様に、第２の差動トランジスタ対の出力端子８０７に現れる信号電圧Ｖｃは、第４のＰチャネルＭＯＳトランジスタ７０７のゲート制御電圧に相当する。
【００７９】
図８において、出力端子８０３及び８０７に現れる信号電圧Ｖｃは、第１及び第２の差動トランジスタ対の出力電流の和と負荷抵抗７１６との積で表される。ここで、負荷抵抗７１６の抵抗値をＲ、差動トランジスタ対を構成するＮチャネルＭＯＳトランジスタのトランスコンダクタンス値をｇｍ、電流源７１７及び７１８の電流値をそれぞれＩとすると、次の式（７）が成り立つ。
【００８０】
Ｖｃ＝ＶＤＤ−Ｒ・｛ｇｍ・（Ｖｒ−Ａ）＋（Ｉ／２）＋ｇｍ・（Ｖｒ−Ｂ）＋（Ｉ／２）｝・・・（７）
【００８１】
式（７）を変形して、次の式（８）を得る。
Ｖｃ＝２・Ｒ・ｇｍ・｛（Ａ＋Ｂ）／２−Ｖｒ｝＋ＶＤＤ−Ｒ・Ｉ・・・（８）
これより、信号電圧Ｖｃは、信号電圧ＡとＢとの間の同相電圧成分と基準電圧Ｖｒとの差分電圧が、２・Ｒ・ｇｍ倍に増幅された信号電圧であることが分かる。
【００８２】
従って、トランスコンダクタンス増幅器の２系統の出力端子７２１と出力端子７２２との間の同相電圧成分は、第２実施形態におけるトランスコンダクタンス増幅器と同様にして、入力端子７１０に供給される基準電圧Ｖｒにほぼ一致する。
【００８３】
以上のように、本実施形態のトランスコンダクタンス増幅器によれば、２つの差動トランジスタ対と２つの負荷抵抗とが、第二実施形態で説明した同相電圧成分抽出部５１０及び差分増幅部５１２と同等の機能を果たすため、第二実施形態と同様の効果が得られる。
【００８４】
なお、本実施形態のトランスコンダクタンス増幅器では、差動トランジスタ対がＮチャネルＭＯＳトランジスタから構成されるものとして説明したが、ＰチャネルＭＯＳトランジスタ又はバイポーラトランジスタであっても同等の効果が得られることは言うまでもない。
【００８５】
また、トランスコンダクタンス増幅器の第１及び第２の負荷抵抗は、トランジスタ等の能動負荷素子であってもよい。
【００８６】
【発明の効果】
本発明によれば、回路規模の増大や消費電力の増加を抑えながらトランスコンダクタンス値を調整することが可能なトランスコンダクタンス増幅器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るトランスコンダクタンス増幅器の構成を示す回路図である。
【図２】本発明の第１実施形態に係るトランスコンダクタンス増幅器の動作を説明するための等価回路図である。
【図３】本発明の第１実施形態に係るトランスコンダクタンス増幅器の動作点電圧を説明するための図であり、（ａ）は図２における差動増幅器の利得Ｇが５倍の場合、（ｂ）は１０倍の場合、（ｃ）は１００倍の場合の図である。
【図４】本発明の第１実施形態に係るトランスコンダクタンス増幅器の動作点電圧を説明するための図である。
【図５】本発明の第２実施形態に係るトランスコンダクタンス増幅器の構成を示す回路図である。
【図６】本発明の第２実施形態に係るトランスコンダクタンス増幅器の動作を説明するための等価回路図である。
【図７】本発明の第３実施形態に係るトランスコンダクタンス増幅器の構成を示す回路図である。
【図８】本発明の第３実施形態に係るトランスコンダクタンス増幅器において、差動トランジスタ対及び負荷抵抗から構成される部分を示す回路図である。
【図９】従来のトランスコンダクタンス増幅器の構成を示す回路図である。
【符号の説明】
１０１、５０１、７０１第１のＰチャネルＭＯＳトランジスタ
１０２、５０２、７０２第１のNチャネルＭＯＳトランジスタ
１０３、５０３、７０３第２のＰチャネルＭＯＳトランジスタ
１０４、５０４、７０４第２のＮチャネルＭＯＳトランジスタ
１０５、１０７、５０９、５１１、７０９、７１０端子
１０６直流バイアス電圧成分抽出部
５１０同相電圧成分抽出部
１０８、５１２差分増幅部
５０５、７０５第３のＰチャネルＭＯＳトランジスタ
５０６、７０６第３のNチャネルＭＯＳトランジスタ
５０７、７０７第４のＰチャネルＭＯＳトランジスタ
５０８、７０８第４のＮチャネルＭＯＳトランジスタ
１０９、５１３、５１４、７１９、７２０入力端子
１１０、５１５、５１６、７２１、７２２出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a transconductance amplifier that functions as a voltage / current conversion circuit and is used when an analog signal processing circuit such as a filter circuit is formed into a semiconductor integrated circuit.
[0002]
[Prior art]
In recent years, the progress of semiconductor technology has made it possible to reduce the size of various electronic devices including wireless communication devices such as mobile phones. Many electronic circuits such as an amplifier circuit, a modulation / demodulation circuit, and a filter circuit for realizing the function of the device have been put into practical use as a semiconductor integrated circuit.
[0003]
In semiconductor integrated circuits, the electrical characteristics of elements have improved with technological progress, but the values of passive elements such as resistors and capacitors (capacitors) often vary during manufacturing. A filter circuit essential for a communication device or the like has a function of passing or blocking a signal having a specific frequency. The passing frequency and the cutoff frequency are determined by the values of resistors and capacitors constituting the filter circuit. For this reason, the manufacturing variation is not preferable in configuring the filter circuit as a semiconductor integrated circuit.
[0004]
In the filter circuit, for example, a circuit called a transconductor-C filter is used in order to compensate for fluctuations in characteristics due to manufacturing variations of resistors and capacitors. In the transconductor-C filter, a filter circuit is configured based on an integration circuit composed of a transconductance amplifier functioning as a kind of voltage controlled current source and C (capacitor) as a load connected to the output terminal. .
[0005]
The frequency characteristic of the transconductor-C filter is determined by the transconductance value, which is the voltage / current conversion gain of the transconductance amplifier, and the capacitance value of the capacitor. Therefore, even if manufacturing variation occurs in the capacitance value of the capacitor, it is possible to compensate for the capacitance error of the capacitor and obtain desired frequency characteristics by electrically adjusting the transconductance value of the transconductance amplifier.
[0006]
Thus, the transconductance amplifier is required to have a function of electrically adjusting the transconductance value together with characteristics such as low power consumption and a wide dynamic range.
[0007]
FIG. 9 is a circuit diagram showing a configuration of a conventional transconductance amplifier.
The conventional transconductance amplifier includes a positive voltage amplitude input terminal 913 and a negative voltage amplitude input terminal 914, and a positive current output terminal 915 and a negative current output terminal 916. If the DC bias voltage of the input signal is Vb and the amplitude of the input signal is Va, the input signal Vin1 to the positive voltage amplitude input terminal 913 is Vb + Va, and the input signal Vin2 to the negative voltage amplitude amplitude input terminal 914 is Vb. -Va. The direct-current bias voltage Vb is selected to be one half of the power supply voltage VDD, for example. Therefore, the circuit shown in FIG. 9 can be used as a differential conductance / differential output transconductance amplifier.
[0008]
In general, some load is connected between the positive current output terminal 915 and the negative current output terminal 916. For example, in the case of an integrating circuit constituting a transconductor-C filter, the load is a capacitor. The terminal voltage of the load, that is, the potential difference between the current output terminals 915 and 916 becomes the output voltage amplitude of the transconductance amplifier, which is determined by the product of the output current of the transconductance amplifier and the impedance value of the load. , 916 need to be stabilized to an appropriate value, for example, a value such as VDD / 2, by some means. In general, a CMOS (Complementary MOS) inverter composed of a P-channel MOS (Metal-Oxide Semiconductor) transistor 901 and an N-channel MOS transistor 902 has a very large voltage gain, and the DC bias voltage of the input signal and the direct current of the output signal in the circuit alone. It is difficult to match the bias voltages.
[0009]
Therefore, the conventional transconductance amplifier uses two CMOS inverters composed of MOS transistors 909 to 912 in order to stabilize the DC bias voltage of the positive current output terminal 915. That is, the voltage obtained through the CMOS inverter composed of the MOS transistors 911 and 912 based on the voltage of the negative current output terminal 916 and the CMOS inverter composed of the MOS transistors 909 and 910 are fed back to obtain. The DC bias voltage of the positive current output terminal 915 is stabilized using the obtained voltage. Similarly, in order to stabilize the DC bias voltage of the negative current output terminal 916, two CMOS inverters composed of MOS transistors 905 to 908 are used. As described above, the MOS transistors 905 to 912 operate as a kind of common-mode feedback (common mode feedback) circuit.
[0010]
Further, the conventional transconductance amplifier changes the value of the power supply voltage VDD in order to electrically adjust the transconductance value. By controlling VDD, the current between the drain and the source of the MOS transistor constituting the CMOS inverter changes and the transconductance value changes, so that the transconductance value as a transconductance amplifier can be adjusted (for example, non-conductance value). Patent Document 1).
[0011]
[Non-Patent Document 1]
B. Nauta et al, “Electronics Letters”, vol. 25, Mar. 1989, p448-450.
[0012]
[Problems to be solved by the invention]
However, since the above-described conventional transconductance amplifier uses the power supply voltage VDD to electrically adjust the transconductance value, a special power supply circuit capable of arbitrarily changing the voltage is required. However, there has been a problem that the transconductance value cannot be easily adjusted as the circuit scale and power consumption increase.
[0013]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a transconductance amplifier capable of adjusting a transconductance value while suppressing an increase in circuit scale and an increase in power consumption.
[0014]
[Means for Solving the Problems]
The transconductance amplifier of the present invention is connected between a CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor, and a source terminal and a power supply terminal of the first P-channel MOS transistor. The second P-channel MOS transistor, the second N-channel MOS transistor connected between the source terminal and the ground terminal of the first N-channel MOS transistor, and the DC bias voltage from the output of the CMOS inverter. DC bias voltage component extracting means for extracting a component, and difference amplifying means for amplifying the difference between the DC bias voltage component extracted by the DC bias voltage component extracting means and a reference voltage, and outputting the output of the difference amplifying means Gate terminal of the second P-channel MOS transistor As well as connecting the gate terminal voltage of the second N-channel MOS transistor is controlled by any voltage.
[0015]
According to the above configuration, the transconductance value can be adjusted while suppressing an increase in circuit scale and power consumption.
[0016]
The transconductance amplifier of the present invention is connected between a CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor, and a source terminal and a power supply terminal of the first P-channel MOS transistor. The second P-channel MOS transistor, the second N-channel MOS transistor connected between the source terminal and the ground terminal of the first N-channel MOS transistor, and the DC bias voltage from the output of the CMOS inverter. DC bias voltage component extracting means for extracting a component, and difference amplifying means for amplifying the difference between the DC bias voltage component extracted by the DC bias voltage component extracting means and a reference voltage, and outputting the output of the difference amplifying means Gate terminal of the second N-channel MOS transistor As well as connecting the gate terminal voltage of the second P-channel MOS transistor is controlled by any voltage.
[0017]
According to the above configuration, the transconductance value can be adjusted while suppressing an increase in circuit scale and power consumption.
[0018]
The transconductance amplifier according to the present invention includes a first CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor, and a source terminal and a power supply terminal of the first P-channel MOS transistor. A second P-channel MOS transistor connected in between; a second N-channel MOS transistor connected between the source terminal and the ground terminal of the first N-channel MOS transistor; and a third P-channel MOS transistor A second CMOS inverter composed of a transistor and a third N-channel MOS transistor; a fourth P-channel MOS transistor connected between a source terminal of the third P-channel MOS transistor and the power supply terminal; , The source of the third N-channel MOS transistor A common-mode voltage component that extracts a common-mode voltage component between a fourth N-channel MOS transistor connected between the child and the ground terminal and an output voltage output from each of the first CMOS inverter and the second CMOS inverter; Voltage component extraction means, and differential amplification means for amplifying a difference between the common-mode voltage component extracted by the common-mode voltage component extraction means and a reference voltage, and the output of the differential amplification means is the second P-channel MOS transistor And a gate terminal voltage of the second N-channel MOS transistor and a gate terminal voltage of the fourth N-channel MOS transistor by an arbitrary voltage. Control.
[0019]
According to the above configuration, the transconductance value can be adjusted while suppressing an increase in circuit scale and power consumption.
[0020]
The transconductance amplifier according to the present invention includes a first CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor, and a source terminal and a power supply terminal of the first P-channel MOS transistor. A second P-channel MOS transistor connected in between; a second N-channel MOS transistor connected between the source terminal and the ground terminal of the first N-channel MOS transistor; and a third P-channel MOS transistor A second CMOS inverter composed of a transistor and a third N-channel MOS transistor; a fourth P-channel MOS transistor connected between a source terminal of the third P-channel MOS transistor and the power supply terminal; , The source of the third N-channel MOS transistor A common-mode voltage component that extracts a common-mode voltage component between a fourth N-channel MOS transistor connected between the child and the ground terminal and an output voltage output from each of the first CMOS inverter and the second CMOS inverter; Voltage component extraction means, and differential amplification means for amplifying the difference between the common-mode voltage component extracted by the common-mode voltage component extraction means and a reference voltage, and the output of the differential amplification means is the second N-channel MOS transistor And a gate terminal voltage of the second P-channel MOS transistor and a gate terminal voltage of the fourth P-channel MOS transistor by an arbitrary voltage. Control.
[0021]
According to the above configuration, the transconductance value can be adjusted while suppressing an increase in circuit scale and power consumption.
[0022]
In the transconductance amplifier according to the present invention, the common-mode voltage component extraction unit and the differential amplification unit output a current corresponding to a difference between the output voltage of the first CMOS inverter and the reference voltage. A dynamic transistor pair, a second differential transistor pair that outputs a current corresponding to a difference between an output voltage of the second CMOS inverter and the reference voltage, a positive output of the first differential transistor pair, and the A first load element commonly connected to the positive output of the second differential transistor pair, and a common connection to the negative output of the first differential transistor pair and the negative output of the second differential transistor pair And the second load element.
[0023]
According to the above configuration, the signal addition / subtraction process performed by the differential transistor pair and the load element functions as an in-phase voltage component extraction unit and a differential amplification unit, so that the transformer is suppressed while suppressing an increase in circuit scale and an increase in power consumption. The conductance value can be adjusted.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a transconductance amplifier according to the present invention will be described in detail with reference to the drawings.
[0025]
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration of a transconductance amplifier according to the first embodiment of the present invention.
The transconductance amplifier includes a CMOS inverter composed of a first P-channel MOS transistor 101 and a first N-channel MOS transistor 102. The first P-channel MOS transistor 101 and the first N-channel MOS transistor 102 are connected in series, and the gate terminal of each of the first P-channel MOS transistor 101 and the first N-channel MOS transistor 102 is an input terminal. 109 is connected. An output terminal 110 is connected to the drain terminals of the first P-channel MOS transistor 101 and the first N-channel MOS transistor 102.
[0026]
A second P-channel MOS transistor 103 is connected between the source terminal of the first P-channel MOS transistor 101 and the power supply terminal VDD, and between the source terminal of the first N-channel MOS transistor 102 and the ground terminal. Is connected to a second N-channel MOS transistor 104. The second P-channel MOS transistor 103 and the second N-channel MOS transistor 104 operate as variable resistors by changing the resistance value between the drain and source terminals by controlling the voltage applied to each gate terminal.
[0027]
The output of the CMOS inverter is connected to a DC bias voltage component extraction unit 106 that extracts a DC bias voltage component of the output signal, and the DC bias voltage component extracted here is input to the differential amplification unit 108. The differential amplifier 108 amplifies the difference between the DC bias voltage component input from the DC bias voltage component extractor 106 and the reference voltage Vr supplied to the terminal 107, and the amplified voltage is supplied to the second P-channel MOS transistor. 103 to the gate terminal.
[0028]
The second P-channel MOS transistor 103 has its gate voltage controlled by the voltage supplied from the differential amplifier 108 and operates so that the DC bias voltage component of the output signal appearing at the output terminal 110 approaches the reference voltage Vr. The gate terminal of the second N channel MOS transistor 104 is connected to a terminal 105 for supplying a control voltage Vg for adjusting the transconductance value of the transconductance amplifier.
[0029]
Next, the operation of the transconductance amplifier configured as described above will be described with reference to an equivalent circuit diagram shown in FIG.
[0030]
FIG. 2 is a diagram in which the MOS transistor shown in FIG. 1 is replaced with a resistor.
The resistor 201 corresponds to the first P-channel MOS transistor 101, the resistor 202 corresponds to the first N-channel MOS transistor 102, the resistor 203 corresponds to the second P-channel MOS transistor 103, and the resistor 204 corresponds to the second P-channel MOS transistor 103. This corresponds to the N-channel MOS transistor 104. Further, the resistors 201 to 204 have resistance values R1 to R4, respectively.
[0031]
The output terminal 207 corresponds to the output terminal 110 shown in FIG. 1, and the DC bias voltage component appearing there is represented by Vout. The differential amplifier 206 corresponds to the DC bias voltage component extraction unit 106 and the differential amplification unit 108 shown in FIG. 1, and amplifies the difference between the DC bias voltage component Vout and the reference voltage Vr supplied to the terminal 205 by a gain G times. The voltage Vc is output. As a result, the resistor 203 equivalent to the second P-channel MOS transistor 103 operates as a variable resistor whose resistance value is controlled by the output voltage Vc of the differential amplifier 206.
[0032]
In the following description, the current flowing from the power supply VDD to the ground terminal via the resistors 201 to 204 is approximated to a substantially constant value IDD for explanation of the operation.
[0033]
The relationship between the resistance value R3 of the resistor 203 and the voltage Vc that controls the value corresponds to the relationship between the on-resistance of the P-channel MOS transistor and the gate voltage. The following equation (1) can be used for the relationship between the on-resistance Ron and the gate-source voltage Vgs of the P-channel MOS transistor operating in the non-saturation region.
[0034]
Ron = 1 / {A (Vgs−Vt)} (1)
However, A is a constant determined by the dimensions of the transistor and Vt is a threshold voltage of the transistor.
[0035]
From the equation (1), the relationship between the resistance value R3 of the resistor 203 and the voltage Vc for controlling the value is represented by the following equation (2).
R3 = 1 / {A (VDD−Vc−Vt)} (2)
[0036]
The DC bias voltage component Vout appearing at the output terminal 207 is expressed by the following equation (3) using a voltage drop due to the current IDD flowing from the power supply terminal VDD to the resistor 203 and the resistor 201.
Vout = VDD−R3 · IDD−R1 · IDD (3)
[0037]
Substituting equation (2) into equation (3) yields the following equation (4) representing the relationship between Vout and Vc.
Vout = IDD / [A {Vc− (VDD−Vt)}] + VDD−R1 · IDD (4)
[0038]
On the other hand, since Vc is also the output voltage of the differential amplifier 206, the following equation (5) is established.
Vc = G · (Vout−Vr) + Vbias (5)
Here, Vbias is a reference value (bias voltage) of the output voltage of the differential amplifier 206.
[0039]
When equation (5) is transformed and solved for Vout, the following equation (6) is obtained.
Vout = {(Vc−Vbias) / G} + Vr (6)
[0040]
From the above, the values of Vc and Vout that simultaneously satisfy the two expressions (4) and (6) representing Vout are the operating point voltages of the circuit in FIG.
[0041]
Next, the operating point voltage of the transconductance amplifier expressed as described above will be described in more detail with reference to FIGS.
[0042]
3 and 4 show a curve indicating the relationship between Vc and Vout expressed by Equation (4) and a straight line indicating the relationship between Vc and Vout expressed by Equation (6) on the same coordinate plane. Is a graph. The values of Vc and Vout that simultaneously satisfy the expressions (4) and (6), that is, the operating point voltage of the circuit, can be obtained from the intersection of these curves and a straight line. The value of Vout at the intersection is shown in FIG. The DC bias voltage component of the output signal of the transconductance amplifier shown in FIG.
[0043]
FIG. 3A shows an example in which the gain G of the differential amplifier 206 is five times. The straight line represented by the equation (6) has an inclination of 1 / G, that is, 1/5. From the intersection of the straight line represented by Equation (6) and the curve represented by Equation (4), the output bias voltage Vout of the transconductance amplifier may be close to the reference voltage Vr supplied to the terminal 205. I understand.
[0044]
FIG. 3B shows an example in which the gain G of the differential amplifier 206 is 10 times. The straight line represented by Expression (6) has a slope of 1/10, and is almost horizontal compared to the case where G is 5 times. From the intersection of the straight line represented by the equation (6) and the curve represented by the equation (4), the output bias voltage Vout of the transconductance amplifier is equal to the reference voltage Vr supplied to the terminal 205 and G is five times larger. It turns out that it becomes a value closer than the case.
[0045]
FIG. 3C shows an example in which the gain G of the differential amplifier 206 is 100 times. The straight line represented by Expression (6) has an inclination of 1/100 and is almost horizontal. From the intersection of the straight line represented by Equation (6) and the curve represented by Equation (4), the DC bias voltage component Vout of the output signal of the transconductance amplifier substantially matches the reference voltage Vr supplied to the terminal 205. I understand that
[0046]
FIG. 4 shows an example in which the gain G of the differential amplifier 206 is 100 times and the value of the current IDD is different from the example in FIG. This corresponds to the case where the control voltage Vg supplied to the terminal 105 is changed in order to change the transconductance value in the transconductance amplifier shown in FIG. 3 (c) and FIG. 4 are different in the curve represented by equation (4), but the DC bias voltage of the output signal of the transconductance amplifier is determined from the intersection with the straight line represented by equation (6). It can be seen that the component Vout substantially matches the reference voltage Vr applied to the terminal 205.
[0047]
As described above, according to the transconductance amplifier of this embodiment, the DC bias voltage component Vout of the output signal appearing at the output terminal 110 operates so as to approach the reference voltage Vr supplied to the terminal 107, and the difference The higher the gain of the amplifying unit 108, the closer the value to Vr. As a result, it is not necessary to provide a plurality of CMOS inverters for stabilizing the DC bias voltage component of the output signal appearing at the output terminal 110 as in the prior art, so that the circuit configuration can be simplified.
[0048]
Further, according to the transconductance amplifier of this embodiment, by arbitrarily changing the control voltage Vg supplied to the terminal 105, the DC bias voltage component Vout of the output signal appearing at the output terminal 110 is brought close to the reference voltage Vr. The transconductance value of the transconductance amplifier can be adjusted. Therefore, the transconductance value can be adjusted without changing the value of the power supply VDD, and a transconductance amplifier capable of adjusting the transconductance value without increasing the circuit scale or power consumption can be realized. it can.
[0049]
In the transconductance amplifier of this embodiment, a control voltage Vg for adjusting the transconductance value is supplied to the gate terminal of the second N-channel MOS transistor 104, and control for stabilizing the DC bias voltage component Vout is performed. Although the voltage Vc is supplied to the gate terminal of the second P-channel MOS transistor 103, the control voltage Vg for adjusting the transconductance value is supplied to the gate terminal of the second P-channel MOS transistor 103, and the direct current is supplied. Obviously, an equivalent operation can be obtained even when the control voltage Vc for stabilizing the bias voltage component Vout is supplied to the gate terminal of the second N-channel MOS transistor 104.
[0050]
(Second Embodiment)
FIG. 5 is a circuit diagram showing a configuration of a transconductance amplifier according to the second embodiment of the present invention.
The transconductance amplifier includes a first CMOS inverter composed of a first P-channel MOS transistor 501 and a first N-channel MOS transistor 502. The first P-channel MOS transistor 501 and the first N-channel MOS transistor 502 are connected in series. The gate terminals of the first P-channel MOS transistor 501 and the first N-channel MOS transistor 502 are input terminals. 513 is connected. An output terminal 515 is connected to each drain terminal of the first P-channel MOS transistor 501 and the first N-channel MOS transistor 502.
[0051]
A second P-channel MOS transistor 503 is connected between the source terminal of the first P-channel MOS transistor 501 and the power supply terminal VDD, and between the source terminal of the first N-channel MOS transistor 502 and the ground terminal. Is connected to a second N-channel MOS transistor 504. The second P-channel MOS transistor 503 and the second N-channel MOS transistor 504 operate as variable resistors by changing the resistance value between the drain and source terminals by controlling the voltage applied to each gate terminal.
[0052]
The transconductance amplifier also includes a second CMOS inverter composed of a third P-channel MOS transistor 505 and a third N-channel MOS transistor 506. Third P-channel MOS transistor 505 and third N-channel MOS transistor 506 are connected in series, and the gate terminals of third P-channel MOS transistor 505 and third N-channel MOS transistor 506 are input terminals. 514 is connected. An output terminal 516 is connected to the drain terminals of the third P-channel MOS transistor 505 and the third N-channel MOS transistor 506.
[0053]
A fourth P-channel MOS transistor 507 is connected between the source terminal of the third P-channel MOS transistor 505 and the power supply terminal VDD, and between the source terminal of the third N-channel MOS transistor 506 and the ground terminal. Is connected to a fourth N-channel MOS transistor 508. The fourth P-channel MOS transistor 507 and the fourth N-channel MOS transistor 508 change the resistance value between the drain and source terminals by controlling the voltage applied to each gate terminal, and operate as variable resistors.
[0054]
Input terminals 513 and 514 are signal input terminals in the transconductance amplifier. For example, two systems of signal voltages Vin1 and Vin2 having opposite polarities in amplitude are input and operated. The output terminals 515 and 516 output two signal currents Iout1 and Iout2 whose amplitudes are opposite in polarity.
[0055]
The output terminal 515 of the first CMOS inverter and the output terminal 516 of the second CMOS inverter have an in-phase voltage component for extracting a common-mode voltage component between the signal voltages output from each of the first CMOS inverter and the second CMOS inverter. A voltage component extraction unit 510 is connected, and the common-mode voltage component extracted here is input to the difference amplification unit 512.
[0056]
The differential amplifier 512 amplifies the difference between the common-mode voltage component input from the common-mode voltage component extractor 510 and the reference voltage Vr supplied to the terminal 511, and the amplified voltage is supplied to the third P-channel MOS transistor 503 and This is supplied to the gate terminal of the fourth P-channel MOS transistor 507.
[0057]
The second P-channel MOS transistor 503 and the fourth P-channel MOS transistor 507 have their gate voltages controlled by the voltage supplied from the differential amplifying unit 512, and the same phase between the signal voltages appearing at the output terminal 515 and the output terminal 516. The voltage component operates so as to approach the reference voltage Vr.
[0058]
A terminal 509 for supplying a control voltage Vg for adjusting the transconductance value of the transconductance amplifier is connected to the gate terminals of the second N-channel MOS transistor 504 and the fourth N-channel MOS transistor 508.
[0059]
Next, the operation of the transconductance amplifier configured as described above will be described with reference to an equivalent circuit diagram shown in FIG.
[0060]
FIG. 6 shows the MOS transistor of FIG. 5 replaced with a resistor.
The resistor 601 corresponds to the first P-channel MOS transistor 501, the resistor 602 corresponds to the first N-channel MOS transistor 502, the resistor 603 corresponds to the second P-channel MOS transistor 503, and the resistor 604 is the second Corresponds to the N channel MOS transistor 504. Further, the resistors 601 to 604 have resistance values R1 to R4, respectively.
[0061]
Similarly, the resistor 605 corresponds to the third P-channel MOS transistor 505, the resistor 606 corresponds to the third N-channel MOS transistor 506, the resistor 607 corresponds to the fourth P-channel MOS transistor 507, and the resistor 608 Corresponds to the fourth N-channel MOS transistor 508. The resistors 605 to 608 have resistance values R1 to R4, respectively.
[0062]
The output terminal 611 corresponds to the output terminal 515 of the transconductance amplifier shown in FIG. 5, and the output terminal 612 corresponds to the output terminal 516 of the transconductance amplifier shown in FIG. 5 and appears at the output terminal 611 and the output terminal 612. The common-mode voltage component between the signal voltages is represented by Vcom.
[0063]
The differential amplifier 610 corresponds to the differential amplifier 512 of FIG. 5 and amplifies the difference between the common-mode voltage component Vcom and the reference voltage Vr supplied to the terminal 609 by a gain G and outputs a voltage Vc. Thus, the resistance 603 equivalent to the second P-channel MOS transistor 503 and the resistance 607 equivalent to the fourth P-channel MOS transistor 507 are variable whose resistance values are controlled by the output voltage Vc of the differential amplifier 610. Operates as a resistor.
[0064]
The common-mode voltage component Vcom is equivalent to the DC bias voltage component Vout of the output terminal 207 in FIG. 2, and the principle of determining the value of the common-mode voltage component Vcom in FIG. 6 is determined by the value of Vout in FIG. 2 of the first embodiment. The principle is the same.
[0065]
Therefore, the common-mode voltage component Vcom between the two systems of the output terminals 611 and 612 of the transconductance amplifier is substantially equal to the reference voltage Vr supplied to the terminal 609 in the same manner as the transconductance amplifier in the first embodiment. Match.
[0066]
As described above, according to the transconductance amplifier of this embodiment, the common-mode voltage component Vcom between the output terminal 515 and the output terminal 516 operates so as to approach the reference voltage Vr supplied to the terminal 511, and The higher the gain of the differential amplifying unit 512, the closer to the value of Vr. This eliminates the need for providing a plurality of CMOS inverters for stabilizing the common-mode voltage component Vcom between the output terminal 515 and the output terminal 516 as in the prior art, thereby simplifying the circuit configuration.
[0067]
Further, according to the transconductance amplifier of the present embodiment, the control voltage Vg supplied to the terminal 509 is arbitrarily changed to adjust the transconductance value of the transconductance amplifier while bringing the common-mode voltage component Vcom close to the reference voltage Vr. can do. Therefore, the transconductance value can be adjusted without changing the value of the power supply VDD, and a transconductance amplifier capable of adjusting the transconductance value without increasing the circuit scale or power consumption can be realized. it can.
[0068]
In the transconductance amplifier of this embodiment, the control voltage Vg for changing the transconductance value is supplied to the commonly connected gate terminals of the second N-channel MOS transistor 504 and the fourth N-channel MOS transistor 508. Although the control voltage Vc for stabilizing the common-mode voltage component Vcom is supplied to the commonly connected gate terminals of the second P-channel MOS transistor 503 and the fourth P-channel MOS transistor 507, the transconductance is used. A control voltage Vg for adjusting the value is supplied to the commonly connected gate terminals of the second P-channel MOS transistor 503 and the fourth P-channel MOS transistor 507, and the control voltage for stabilizing the common-mode voltage component Vcom. Vc is the second N-channel MOS transistor Motor 504 and be configured to be supplied to the commonly connected gate terminal of the fourth N-channel MOS transistor 508, it is clear that the same operation is obtained.
[0069]
(Third embodiment)
FIG. 7 is a circuit diagram showing a configuration of a transconductance amplifier according to the third embodiment of the present invention.
The transconductance amplifier includes a first CMOS inverter composed of a first P-channel MOS transistor 701 and a first N-channel MOS transistor 702. The first P-channel MOS transistor 701 and the first N-channel MOS transistor 702 are connected in series, and the gate terminal of each of the first P-channel MOS transistor 701 and the first N-channel MOS transistor 702 has an input terminal. 719 is connected. An output terminal 721 is connected to the drain terminals of the first P-channel MOS transistor 701 and the first N-channel MOS transistor 702.
[0070]
A second P-channel MOS transistor 703 is connected between the source terminal of the first P-channel MOS transistor 701 and the power supply terminal VDD, and between the source terminal of the first N-channel MOS transistor 702 and the ground terminal. Is connected to a second N-channel MOS transistor 704. The second P-channel MOS transistor 703 and the second N-channel MOS transistor 704 operate as variable resistors by changing the resistance value between the drain and source terminals by controlling the voltage applied to each gate terminal.
[0071]
The transconductance amplifier also includes a second CMOS inverter composed of a third P-channel MOS transistor 705 and a third N-channel MOS transistor 706. Third P-channel MOS transistor 705 and third N-channel MOS transistor 706 are connected in series, and the gate terminals of third P-channel MOS transistor 705 and third N-channel MOS transistor 706 are input terminals. 720 is connected. An output terminal 722 is connected to each drain terminal of the third P-channel MOS transistor 705 and the third N-channel MOS transistor 706.
[0072]
A fourth P-channel MOS transistor 707 is connected between the source terminal of the third P-channel MOS transistor 705 and the power supply terminal VDD, and between the source terminal of the third N-channel MOS transistor 706 and the ground terminal. Is connected to a fourth N-channel MOS transistor 708. The fourth P-channel MOS transistor 707 and the fourth N-channel MOS transistor 708 operate as variable resistors by changing the resistance value between the drain and source terminals by controlling the voltage applied to each gate terminal.
[0073]
The input terminals 719 and 720 are signal input terminals in the transconductance amplifier. For example, two systems of signal voltages Vin1 and Vin2 having opposite amplitude polarities are input and operated. The output terminals 721 and 722 output two signal currents Iout1 and Iout2 whose amplitudes are opposite in polarity.
[0074]
The output terminal 721 of the first CMOS inverter is connected to the input terminal of the first differential transistor pair composed of N-channel MOS transistors 711 and 713, and the output terminal 722 of the second CMOS inverter is connected to the N terminal. An input terminal of a second differential transistor pair composed of channel MOS transistors 712 and 714 is connected.
[0075]
The drain terminals of the N-channel MOS transistors 711 and 712 (the positive output terminals of the first and second differential transistor pairs) are commonly connected to the first load resistor 715, and the drain terminals of the N-channel MOS transistors 713 and 714 are connected to each other. (Negative output terminals of the first and second differential transistor pairs) are commonly connected to the second load resistor 716. The gate terminals of the N-channel MOS transistors 713 and 714 are connected in common and connected to a terminal 710 that supplies a reference voltage Vr. The first load resistor 715 and the second load resistor 716 are each connected to the power supply terminal VDD. A current source 717 is connected to each source terminal of the N channel MOS transistors 711 and 713, and a current source 718 is connected to each source terminal of the N channel MOS transistors 712 and 714.
[0076]
A terminal 709 that supplies a control voltage Vg for adjusting the transconductance value of the transconductance amplifier is connected to each gate terminal of the second N-channel MOS transistor 704 and the fourth N-channel MOS transistor 708.
[0077]
Next, the operation of the transconductance amplifier configured as described above will be described with reference to the circuit diagram of FIG.
[0078]
FIG. 8 is a circuit diagram showing a differential transistor pair and a load resistance portion (dotted line portion in FIG. 7) of the transconductance amplifier shown in FIG.
The signal voltage A supplied to the input terminal 821 of the first differential transistor pair corresponds to the output signal voltage of the first CMOS inverter in FIG. 7, and similarly, the input terminal 822 of the second differential transistor pair. The signal voltage B supplied to is equivalent to the output signal voltage of the second CMOS inverter. In addition, the signal voltage Vc appearing at the output terminal 803 of the first differential transistor pair corresponds to the gate control voltage of the second P-channel MOS transistor 703 in FIG. The signal voltage Vc appearing at the output terminal 807 corresponds to the gate control voltage of the fourth P-channel MOS transistor 707.
[0079]
In FIG. 8, the signal voltage Vc appearing at the output terminals 803 and 807 is represented by the product of the sum of the output currents of the first and second differential transistor pairs and the load resistor 716. Here, assuming that the resistance value of the load resistor 716 is R, the transconductance value of the N-channel MOS transistor constituting the differential transistor pair is gm, and the current values of the current sources 717 and 718 are I, respectively, Holds.
[0080]
Vc = VDD-R. {Gm. (Vr-A) + (I / 2) + gm. (Vr-B) + (I / 2)} (7)
[0081]
Equation (7) is modified to obtain the following equation (8).
Vc = 2 · R · gm · {(A + B) / 2−Vr} + VDD−R · I (8)
From this, it can be seen that the signal voltage Vc is a signal voltage obtained by amplifying the differential voltage between the common-mode voltage component between the signal voltages A and B and the reference voltage Vr by 2 · R · gm times.
[0082]
Therefore, the common-mode voltage component between the two output terminals 721 and the output terminal 722 of the transconductance amplifier is almost equal to the reference voltage Vr supplied to the input terminal 710 in the same manner as the transconductance amplifier in the second embodiment. Match.
[0083]
As described above, according to the transconductance amplifier of this embodiment, two differential transistor pairs and two load resistors are equivalent to the common-mode voltage component extraction unit 510 and the differential amplification unit 512 described in the second embodiment. In order to fulfill this function, the same effect as the second embodiment can be obtained.
[0084]
In the transconductance amplifier according to the present embodiment, the differential transistor pair is described as being composed of an N-channel MOS transistor, but it goes without saying that the same effect can be obtained even if it is a P-channel MOS transistor or a bipolar transistor. Yes.
[0085]
The first and second load resistors of the transconductance amplifier may be active load elements such as transistors.
[0086]
【The invention's effect】
According to the present invention, it is possible to provide a transconductance amplifier capable of adjusting a transconductance value while suppressing an increase in circuit scale and power consumption.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of a transconductance amplifier according to a first embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram for explaining the operation of the transconductance amplifier according to the first embodiment of the present invention.
3 is a diagram for explaining an operating point voltage of the transconductance amplifier according to the first embodiment of the present invention. FIG. 3A is a diagram illustrating a case where the gain G of the differential amplifier in FIG. ) Is for 10 times, and (c) is for 100 times.
FIG. 4 is a diagram for explaining an operating point voltage of the transconductance amplifier according to the first embodiment of the present invention.
FIG. 5 is a circuit diagram showing a configuration of a transconductance amplifier according to a second embodiment of the present invention.
FIG. 6 is an equivalent circuit diagram for explaining the operation of the transconductance amplifier according to the second embodiment of the present invention.
FIG. 7 is a circuit diagram showing a configuration of a transconductance amplifier according to a third embodiment of the present invention.
FIG. 8 is a circuit diagram showing a part composed of a differential transistor pair and a load resistor in a transconductance amplifier according to a third embodiment of the present invention.
FIG. 9 is a circuit diagram showing a configuration of a conventional transconductance amplifier.
[Explanation of symbols]
101, 501, 701 First P-channel MOS transistor
102, 502, 702 First N-channel MOS transistor
103, 503, 703 Second P-channel MOS transistor
104, 504, 704 Second N-channel MOS transistor
105, 107, 509, 511, 709, 710 terminals
106 DC bias voltage component extraction unit
510 Common-mode voltage component extraction unit
108, 512 Difference amplification unit
505, 705 Third P-channel MOS transistor
506, 706 Third N-channel MOS transistor
507, 707 Fourth P-channel MOS transistor
508, 708 Fourth N-channel MOS transistor
109, 513, 514, 719, 720 Input terminal
110, 515, 516, 721, 722 Output terminal

Claims

第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成されるＣＭＯＳインバータと、
前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、
前記ＣＭＯＳインバータの出力から直流バイアス電圧成分を抽出する直流バイアス電圧成分抽出手段と、
前記直流バイアス電圧成分抽出手段により抽出された直流バイアス電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、
前記差分増幅手段の出力を前記第２のＰチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＮチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御するトランスコンダクタンス増幅器。A CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor;
A second P-channel MOS transistor connected between a source terminal and a power supply terminal of the first P-channel MOS transistor;
A second N-channel MOS transistor connected between a source terminal and a ground terminal of the first N-channel MOS transistor;
DC bias voltage component extraction means for extracting a DC bias voltage component from the output of the CMOS inverter;
Differential amplification means for amplifying the difference between the DC bias voltage component extracted by the DC bias voltage component extraction means and a reference voltage;
A transconductance amplifier for connecting the output of the differential amplifier to the gate terminal of the second P-channel MOS transistor and controlling the gate terminal voltage of the second N-channel MOS transistor with an arbitrary voltage.

第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成されるＣＭＯＳインバータと、
前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、
前記ＣＭＯＳインバータの出力から直流バイアス電圧成分を抽出する直流バイアス電圧成分抽出手段と、
前記直流バイアス電圧成分抽出手段により抽出された直流バイアス電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、
前記差分増幅手段の出力を前記第２のＮチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＰチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御するトランスコンダクタンス増幅器。A CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor;
A second P-channel MOS transistor connected between a source terminal and a power supply terminal of the first P-channel MOS transistor;
A second N-channel MOS transistor connected between a source terminal and a ground terminal of the first N-channel MOS transistor;
DC bias voltage component extraction means for extracting a DC bias voltage component from the output of the CMOS inverter;
Differential amplification means for amplifying the difference between the DC bias voltage component extracted by the DC bias voltage component extraction means and a reference voltage;
A transconductance amplifier for connecting the output of the differential amplifier to the gate terminal of the second N-channel MOS transistor and controlling the gate terminal voltage of the second P-channel MOS transistor with an arbitrary voltage.

第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成される第１のＣＭＯＳインバータと、
前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジスタより構成される第２のＣＭＯＳインバータと、
前記第３のＰチャネルＭＯＳトランジスタのソース端子と前記電源端子との間に接続された第４のＰチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第４のＮチャネルＭＯＳトランジスタと、
前記第１のＣＭＯＳインバータ及び前記第２のＣＭＯＳインバータの各々から出力される出力電圧間の同相電圧成分を抽出する同相電圧成分抽出手段と、
前記同相電圧成分抽出手段により抽出された同相電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、
前記差分増幅手段の出力を前記第２のＰチャネルＭＯＳトランジスタのゲート端子及び前記第４のＰチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＮチャネルＭＯＳトランジスタのゲート端子電圧及び前記第４のＮチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御するトランスコンダクタンス増幅器。A first CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor;
A second P-channel MOS transistor connected between a source terminal and a power supply terminal of the first P-channel MOS transistor;
A second N-channel MOS transistor connected between a source terminal and a ground terminal of the first N-channel MOS transistor;
A second CMOS inverter composed of a third P-channel MOS transistor and a third N-channel MOS transistor;
A fourth P-channel MOS transistor connected between a source terminal of the third P-channel MOS transistor and the power supply terminal;
A fourth N-channel MOS transistor connected between a source terminal and a ground terminal of the third N-channel MOS transistor;
Common-mode voltage component extraction means for extracting a common-mode voltage component between output voltages output from each of the first CMOS inverter and the second CMOS inverter;
Differential amplification means for amplifying the difference between the common-mode voltage component extracted by the common-mode voltage component extraction means and a reference voltage;
The output of the differential amplifier is connected to the gate terminal of the second P-channel MOS transistor and the gate terminal of the fourth P-channel MOS transistor, and the gate terminal voltage of the second N-channel MOS transistor and the first 4 is a transconductance amplifier that controls the gate terminal voltage of four N-channel MOS transistors using an arbitrary voltage.

第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタより構成される第１のＣＭＯＳインバータと、
前記第１のＰチャネルＭＯＳトランジスタのソース端子と電源端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第２のＮチャネルＭＯＳトランジスタと、
第３のＰチャネルＭＯＳトランジスタ及び第３のＮチャネルＭＯＳトランジスタより構成される第２のＣＭＯＳインバータと、
前記第３のＰチャネルＭＯＳトランジスタのソース端子と前記電源端子との間に接続された第４のＰチャネルＭＯＳトランジスタと、
前記第３のＮチャネルＭＯＳトランジスタのソース端子と接地端子との間に接続された第４のＮチャネルＭＯＳトランジスタと、
前記第１のＣＭＯＳインバータ及び前記第２のＣＭＯＳインバータの各々から出力される出力電圧間の同相電圧成分を抽出する同相電圧成分抽出手段と、
前記同相電圧成分抽出手段により抽出された同相電圧成分と基準電圧との差分を増幅する差分増幅手段とを備え、
前記差分増幅手段の出力を前記第２のＮチャネルＭＯＳトランジスタのゲート端子及び前記第４のＮチャネルＭＯＳトランジスタのゲート端子に接続すると共に、前記第２のＰチャネルＭＯＳトランジスタのゲート端子電圧及び前記第４のＰチャネルＭＯＳトランジスタのゲート端子電圧を任意の電圧により制御するトランスコンダクタンス増幅器。A first CMOS inverter composed of a first P-channel MOS transistor and a first N-channel MOS transistor;
A second P-channel MOS transistor connected between a source terminal and a power supply terminal of the first P-channel MOS transistor;
A second N-channel MOS transistor connected between a source terminal and a ground terminal of the first N-channel MOS transistor;
A second CMOS inverter composed of a third P-channel MOS transistor and a third N-channel MOS transistor;
A fourth P-channel MOS transistor connected between a source terminal of the third P-channel MOS transistor and the power supply terminal;
A fourth N-channel MOS transistor connected between a source terminal and a ground terminal of the third N-channel MOS transistor;
Common-mode voltage component extraction means for extracting a common-mode voltage component between output voltages output from each of the first CMOS inverter and the second CMOS inverter;
Differential amplification means for amplifying the difference between the common-mode voltage component extracted by the common-mode voltage component extraction means and a reference voltage;
The output of the differential amplifying means is connected to the gate terminal of the second N-channel MOS transistor and the gate terminal of the fourth N-channel MOS transistor, and the gate terminal voltage of the second P-channel MOS transistor and the first 4 is a transconductance amplifier that controls the gate terminal voltage of four P-channel MOS transistors using an arbitrary voltage.

請求項３又は４記載のトランスコンダクタンス増幅器であって、
前記同相電圧成分抽出手段及び前記差分増幅手段は、
前記第１のＣＭＯＳインバータの出力電圧と前記基準電圧との差に応じた電流を出力する第１の差動トランジスタ対と、
前記第２のＣＭＯＳインバータの出力電圧と前記基準電圧との差に応じた電流を出力する第２の差動トランジスタ対と、
前記第１の差動トランジスタ対の正出力と前記第２の差動トランジスタ対の正出力とに共通接続される第１の負荷素子と、
前記第１の差動トランジスタ対の負出力と前記第２の差動トランジスタ対の負出力とに共通接続される第２の負荷素子とにより構成されるトランスコンダクタンス増幅器。The transconductance amplifier according to claim 3 or 4,
The common-mode voltage component extraction means and the differential amplification means are:
A first differential transistor pair for outputting a current corresponding to a difference between an output voltage of the first CMOS inverter and the reference voltage;
A second differential transistor pair for outputting a current corresponding to a difference between the output voltage of the second CMOS inverter and the reference voltage;
A first load element commonly connected to a positive output of the first differential transistor pair and a positive output of the second differential transistor pair;
A transconductance amplifier including a negative output of the first differential transistor pair and a second load element commonly connected to the negative output of the second differential transistor pair.