JP4179807B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置などの半導体装置に係り、特にCMP(Chemical Mechanical Polishing)による平坦化のために基板上に形成するダミーシートの配置を改良した半導体装置に関するものである。
【0002】
【従来の技術】
近年、半導体集積回路の高密度化のニーズに対応して多層化が進展している。この多層化によって、半導体基板の上面での凹凸(表面段差)が累積して増大する傾向にある。このような基板表面での凹凸は、露光工程の焦点を合い難くし、微細加工における不具合の1つの要因となっている。これを解決する技術として化学的機械研磨(以下、CMPと略す)があり、最先端の半導体製造プロセスにおいて欠かせないものとなっている。
【0003】
しかしながら、CMPによる平坦化は、研磨すべき絶縁層の下地に形成される配線などの金属導通層の配置密度の違いに大きく影響を受ける。つまり、下地面上において金属導通層の配置密度が低い領域では、配置密度が高い領域と比較してCMPによる平坦化の際に各金属導通層にかかる加重が大きくなる。このため、金属導通層の配置密度が低い下地に対応する絶縁層では研磨速度が大きくなる。これにより、CMP後においても半導体基板に表面段差を生じさせることとなる。
【0004】
このような段差の存在は、後工程の製造条件に影響を与える。例えば、CMP後の基板に対してスルーホールなどを形成する場合、上記段差に応じて異なる深度でスルーホールが形成されてしまう。これは、例えば意図しない部位にまでスルーホール内のメタルが侵入してリーク電流が発生するなどの不具合を与える要因になる。そこで、半導体基板上で金属導通層の配置密度が低い領域に対しては、予めマスク設計段階でダミーのパターンを入れておくことが必要となる。
【0005】
図5は半導体記憶装置のメモリアレイ部を形成する際に設けたダミーシートの配置例を示す平面図である。図において、100はメモリアレイ部を構成する半導体基板であって、メモリセル及びその信号線となる複数のワード線と複数のビット線がマトリクス状に形成されている。101はダミーシートで、下地となる基板100上のメモリセルの配置レイアウトによらずアレイ状に配置される。また、半導体記憶装置のメモリアレイ部については、最も単純なダミーパターンとして矩形のダミーシート101を用いるのが一般的である。
【0006】
図に示すように、基板100上にダミーシート101をアレイ状に配置することで、下地面上に形成されたメモリセルやワード線、ビット線などの配置密度の違いによる影響が緩和され、CMP後に生じる表面段差を減少させることができる。また、半導体製造プロセスの進展に伴って、ダミーシートサイズがメモリセルに比べて大きくなる場合が増えてきている。このため、隣り合う2つのワード線をまたぐように複数のダミーシート101が近接して配置される場合もある。
【0007】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、CMPのために設けたダミーシートと下地の配線との容量的結合によって動作に障害が発生する可能性があるという課題があった。
【0008】
例えば、図5に示した半導体記憶装置において、隣り合う2つのワード線をまたぐように、複数のダミーシート101が行方向に配置された場合を考える。この配置例では、隣り合う2つのワード線をまたぐように配置したダミーシート101群からなるブロックが列方向に沿って複数配置されることとなる。この構成を有する半導体記憶装置でワード線に電気信号を伝搬すると、上記各ブロックにおいて、様々な度合いでダミーシート101とワード線とが容量的に結合する。
【0009】
例えば、ダミーシートの寸法が大きく、隣り合う2つのブロックが異なる結合容量である場合、ダミーシート101を介してワード線間で電気的な干渉が発生する可能性がある。このようなダミーシート101とワード線との結合容量のばらつきによる電気的干渉は、当該半導体記憶装置の動作に深刻な影響を与える場合がある。
【0010】
また、半導体装置の製造時に常に問題となる歩留まり向上対策として、その不良解析は有効な手段となる。特に、不良となった構成部の物理的配置情報は、不良解析時における重要なパラメータとなる。しかしながら、従来の半導体装置では、CMPのためのダミーシートが下地の構成部のレイアウトとは無関係に均一に配置される。
【0011】
このため、ダミーシートの下地にどの構成部が設けられているかを、外観上区別することが困難となり、不良となった構成部の物理的配置情報の取得に支障をきたすという課題があった。
【0012】
この発明は上記のような課題を解決するためになされたもので、CMPのために配置するダミーシートを介した下地の配線間での電気的干渉を低減することができる半導体装置を得ることを目的とする。
【0013】
また、この発明は、ダミーシートの下地に設けられた構成部の物理的配置情報を容易に取得することができる半導体装置を得ることを目的とする。
【0014】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板に上に形成され、複数の配線が平行に配置された配線層と、該配線層上に形成された複数のダミーシートからなるダミーパターンとを備えた半導体装置であって、ダミーパターンは、マトリクス状に配置された複数の第1ダミーシートからなり、各第1ダミーシート列中の第1ダミーシートの各々が配線層中で隣り合う2つの配線をまたぐように配置されている第1ダミーシート群と、マトリクス状に配置された複数の第2ダミーシートからなり、各第2ダミーシート列が第1ダミーシート列間に配置されていると共に、各第2ダミーシート列中の第2ダミーシートの各々が第1ダミーシート列での第1ダミーシートの配置から1配線ずつずれて配線層中で隣り合う2つの配線をまたぐように配置されている第2ダミーシート群と、マトリクス状に配置された複数の第3ダミーシートからなり、各第3ダミーシート列中の第3ダミーシートの各々が配線層中で隣り合う複数の配線をまたぐように配置されていると共に、各第3ダミーシート列が隣の第3ダミーシート列との間に少なくとも1つの第1ダミーシート列と少なくとも1つの第2ダミーシート列とを介在させて所定の配列周期に従って配置されている第3ダミーシート群とを有し、第1、第2および第3ダミーシート群は導電性材料層であり、第3ダミーシート列の配列周期と第1ダミーシート列および第2ダミーシート列それぞれの配列周期とは互いに異なり、第3ダミーシートの大きさは第1ダミーシートおよび第2ダミーシートそれぞれの大きさとは異なることを特徴とするものである。
【0020】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。この図では、半導体装置としてROMを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。ROMは、一般的にマトリクス状に配置したメモリセルに対して、1つのワード線が1行のメモリセルに対応して配置される。また、1つのビット線が1列のメモリセルに対応して配置される。本実施の形態でも、当該構成を有するROMについて説明する。
【0021】
図において、1は下地(配線層)に形成されたワード線などの構成部の配置密度の違いを緩和するダミーシートであって、矩形形状を有し、寸法がメモリセルに比べて大きく、隣り合った2つのワード線をまたぐように配置される。N−2〜N+2はメモリアレイを構成するワード線(配線)で、それぞれ列方向に等間隔に配置されている。
【0022】
図に示すように、本実施の形態による半導体装置は、隣り合った2つのワード線をまたぐように、記号Aを付したダミーシート1を各ワード線N−2〜N+2に沿った方向(以下、行方向と称す)に複数個配置したダミーシートA群からなるブロックを有している。さらに、当該ブロック間で隣り合った2つのワード線をまたぐように、記号Bを付したダミーシート1を各ワード線N−2〜N+2に直交する方向(以下、列方向と称す)に複数個配置したダミーシートB群が設けられている。これらダミーシートA群からなるブロックとダミーシートB群とからダミーパターンが形成されている。
【0023】
ここで、例えばワード線Nについて着目すると、ワード線Nは、ダミーシートAによってワード線N+1と容量的に結合すると共に、ダミーシートBによってワード線N−1と容量的に結合している。さらに、ワード線N−1は、ダミーシートAによってワード線N−2と容量的に結合すると共に、ダミーシートBによってワード線N−2の次に配置された不図示のワード線と容量的に結合している。同様に、ワード線N+1は、ダミーシートBによってワード線N+2と容量的に結合すると共に、ダミーシートAによってワード線N+2の次に配置された不図示のワード線と容量的に結合している。
【0024】
以上のように、この実施の形態1によれば、隣り合った2つのワード線をまたぐように、ダミーシートAを行方向に複数個配置したダミーシートA群からなるブロックと、当該ブロック間で隣り合った2つのワード線をまたぐように、ダミーシートBを列方向に複数個配置したダミーシートB群とからダミーパターンを構成するので、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシート1を介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【0025】
なお、上記実施の形態1では、ダミーシートB群を1列ごとに配置する例を示したが、本発明はこれに限定されるものではない。例えば、ダミーシート1の大きさやメモリセルとの距離などのダミーシート1とメモリセルの相対関係によっては、2乃至3列ごとであっても全体として同様な効果を得ることができる。
【0026】
また、上記実施の形態1では、ROMのワード線を例に挙げて説明したが、ワード線が等間隔に配置された、ROM以外のSRAMやDRAM、EEPROMなどにも本発明を適用できることは言うまでもない。
【0027】
さらに、上記実施の形態1では、等間隔に配置したワード線について説明したが、周辺回路との間の配置スペースの関係上、ワード線が異なる間隔で配置される場合も考えられる。このような場合においても、ダミーシートB群を構成する各ダミーシートBを列方向にずらして配置することで、ブロック間で隣り合った2つのワード線をまたぐように配置することができる。
【0028】
例えば、ワード線Nとワード線N+1をまたぐようにダミーシートAが配置されたダミーシートA群からなるブロックをブロック1とし、ワード線N−1とワード線N−2をまたぐようにダミーシートAが配置されたダミーシートA群からなるブロックをブロック2とする。ここで、同一のブロック内に含まれるワード線の間隔と、異なるブロックを構成するワード線Nとワード線N−1の間隔が異なっている場合を考える。
【0029】
このような構成であっても、ダミーシートBを、ダミーシートAから列方向にブロック内のワード線間隔の1/2の距離だけずらして配置すれば、上記実施の形態1と同様に、ブロック1,2間で隣り合った2つのワード線N,N−1をまたぐように配置することができる。
【0030】
実施の形態2.
図2はこの発明の実施の形態2による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態1と同様に、半導体装置としてROMを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、2は下地(配線層)に配置された特定の構成部や位置に応じて設けられるダミーシートであって、ダミーシート1と異なって列方向に伸びた矩形形状を有している。このダミーシート2は、下地に構成された適当なビット数ごとに対応するメモリセル間隔で行方向に配置される。また、その挿入間隔は、レイアウト上の区切りがよい、例えばワード線杭打ち部に配置することが考えられる。一方、列方向には4つ分のダミーシート1、つまり8本分のワード線に対応している。図では、ダミーシート2に記号Cを付してダミーパターン内でのダミーシート1との位置関係を示している。なお、図1と同一構成要素には同一符号を付して重複する説明を省略する。
【0031】
上述したように、従来のCMP用のダミーシートは、下地の構成部の配置と無関係に、基板一面に均一に配置されるものであった。このため、不良解析時において、基板上のどの部分に不良が発生した構成部があるのかという物理的配置情報を取得するのが困難であった。そこで、本発明では、下地(配線層)上に設けた構成部の配置位置に応じて規定した配列周期に従って、形状、大きさ及び配列パターンのうち少なくとも1つを変えたダミーシートを配置する。特に、本実施の形態2では、下地に設けたメモリセルの配置位置に応じて規定した配列周期、つまり、所定ビットに対応する周期ごとに、異なる形状のダミーシート2を配置する。
【0032】
例えば、あるメモリセルに不良が発見された場合、基板上の何番目の行・列に位置するダミーシートCの近傍であるのかを特定する。さらに、当該ダミーシートCを基準にすることで、何番目の行・列に位置するダミーシートA及びダミーシートBの近傍にメモリセルに不良が位置するのかを特定することができる。
【0033】
以上のように、この実施の形態2によれば、下地面に配置された特定の構成部や位置に応じてダミーシートA,Bとは異なる形状のダミーシートCを配置するので、ダミーシートCを目印として容易に不良メモリセルの物理的配置情報を取得することができる。
【0034】
また、上記実施の形態2では、下地面に配置された特定の構成部や位置に応じて形の異なるダミーシートを配置する例を示したが、これに限定される物ではない。例えば、異なる形状のダミーシートを用いることなく、下地面に配置された特定の構成部や位置に応じてダミーシートの配置をずらして配列パターンを変更するようにしてもよい。
【0035】
さらに、下地面に配置された特定の構成部や位置の区切りを明確にするために、上記以外の形状のダミーシートを用意し、これらを特定の構成部や位置に関連付けて配置するようにしてもよい。
【0036】
実施の形態3.
上記実施の形態では、ダミーシートを配置するレイヤが1つの場合のみを示したが、この実施の形態3はダミーシートを配置するレイヤが複数ある場合を対象としている。
【0037】
レイヤが複数ある場合におけるダミーシートの配置例を説明する。
先ず、上記実施の形態1に示したダミーパターンを下層に設ける。次に、下層と同一のレイアウトでダミーシートを上層に設ける。このようにすることで、上記実施の形態1で示したように、下層では、ダミーシートを介して全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。一方、上層でも同一レイアウトでダミーシートを配置したので、下地の構成部間の電気的干渉が発生することはない。
【0038】
また、レイヤが複数ある場合における別のダミーシートの配置例を説明する。先ず、上記実施の形態1に示したダミーパターンを下層に設ける。次に、上層では、下層と比較して、1列ごとにダミーシートを列方向にワード線間隔分ずらしたダミーパターンを設ける。上記実施の形態1に示したように、ワード線1本当たりの容量を考えれば、全体として均一な容量となる。なお、上層において、2列以上ごとにダミーシートをずらすようにしても同様の効果を得ることができる。
【0039】
なお、上記実施の形態3で、複数のレイヤが電気的絶縁層を介して上下に存在している場合、上下層に配置したダミーシートを電気的に接続するスルーホールを設ける。これにより、各ダミーシートの電気的安定性を向上させることができる。
【0040】
実施の形態4.
図3はこの発明の実施の形態4による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態1と同様に、半導体装置としてROMを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、1a,1bはダミーシートであって、ダミーシート1aはダミーシート1bを配置したレイヤの上層(第2のレイヤ)に配置される。3はスルーホール(電気接続部)で、ダミーシート1aを貫通したホール内に導入したメタルによってダミーシート1aとダミーシート1bとを電気的に接続する。なお、図1と同一構成要素には同一符号を付して重複する説明を省略する。
【0041】
図に示すように、下層(第1のレイヤ)では、例えばワード線Nは、ダミーシート1bによってワード線N−1と容量的に結合している。また、ワード線N+1は、ダミーシート1bによってワード線N+2と容量的に結合している。ワード線N−2は、ダミーシート1bによってワード線N−2の次に配置された不図示のワード線と容量的に結合している。このようなダミーシート配置では、従来と同様に、各ブロックごとに結合容量にばらつきが発生する可能性がある。
【0042】
そこで、本実施の形態4では、列方向に隣り合う2つのダミーシート1b間をまたぐように、その上層(第2のレイヤ)にダミーシート1aを配置し、スルーホール3を介してダミーシート1a,1b間を電気的に接続している。このようにすることでも、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【0043】
なお、上記実施の形態では、矩形のダミーシート1a,1bを用いる例を示したが、他の形状のダミーシートを用いても構わない。
【0044】
実施の形態5.
図4はこの発明の実施の形態5による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態1と同様に、半導体装置としてROMを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、1cはワード線N−2〜N+2にそれぞれ配置されるダミーシートであって、各メモリセルごとに設けられる。また、ダミーシート1cは、スルーホール3などの電気的接続部と接続するスペースと、ワード線と接触するスペースを有していればよい。この条件を満たす限り、ダミーシート1cには最小面積の制約がない。なお、図3と同一構成要素には同一符号を付して重複する説明を省略する。
【0045】
図に示すように、下層(第1のレイヤ)では、各ワード線N−2〜N+2ごとに、複数のダミーシート1cが行方向に配置されている。これによって、各ダミーシート1cと各ワード線N−2〜N+2とが容量的に結合する。この配置では、従来と同様に、ダミーシート1cとワード線との間での結合容量がばらつき、ダミーシート1cを介してワード線間で電気的干渉が発生する可能性がある。
【0046】
そこで、本実施の形態5では、列方向に隣り合う2つのダミーシート1c間をまたぐように、その上層(第2のレイヤ)に1列ごとにダミーシート1aを配置し、ダミーシート1a,1c間をスルーホール3で電気的に接続したブロックを設ける。さらに、列方向に隣り合う2つのブロックのダミーシート1aが配置されなかった列に対して列方向にワード線間隔分ずらしてダミーシート1aを配置し、ダミーシート1a,1c間をスルーホール3で電気的に接続する。
【0047】
このようにすることでも、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【0048】
なお、上記実施の形態1から上記実施の形態5まででは、半導体装置としてROMなどの半導体記憶装置を例に挙げて説明したが、本発明はこれに限定されるものではない。つまり、半導体基板上に複数の配線が平行に配置された配線層を有する半導体装置であれば、本発明の構成を適用することができる。
【0049】
【発明の効果】
以上のように、この発明によれば、ダミーシートを介して結果的に全ての配線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した配線間の容量結合に起因する電気的干渉を低減することができるという効果がある。また、当該ダミーシートを基準とすることで不良が発生した構成部の物理的配置情報を容易に取得することができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。
【図2】 この発明の実施の形態2による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。
【図3】 この発明の実施の形態4による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。
【図4】 この発明の実施の形態5による半導体装置に設けたCMP用のダミーシートの配置例を示す平面図である。
【図5】 半導体記憶装置のメモリアレイ部を形成する際に設けたダミーシートの配置例を示す平面図である。
【符号の説明】
1,1a,1b,1c,2 ダミーシート、3 スルーホール(電気接続部)、N−2〜N+2 ワード線(配線)。
Claims (1)
- 半導体基板上に形成され、複数の配線が平行に配置された配線層と、該配線層上に形成された複数のダミーシートからなるダミーパターンとを備えた半導体装置であって、
前記ダミーパターンは、
マトリクス状に配置された複数の第1ダミーシートからなり、各第1ダミーシート列中の第1ダミーシートの各々が前記配線層中で隣り合う2つの配線をまたぐように配置されている第1ダミーシート群と、
マトリクス状に配置された複数の第2ダミーシートからなり、各第2ダミーシート列が前記第1ダミーシート列間に配置されていると共に、各第2ダミーシート列中の第2ダミーシートの各々が前記第1ダミーシート列での第1ダミーシートの配置から1配線ずつずれて前記配線層中で隣り合う2つの配線をまたぐように配置されている第2ダミーシート群と、
マトリクス状に配置された複数の第3ダミーシートからなり、各第3ダミーシート列中の第3ダミーシートの各々が前記配線層中で隣り合う複数の配線をまたぐように配置されていると共に、各第3ダミーシート列が隣の第3ダミーシート列との間に少なくとも1つの第1ダミーシート列と少なくとも1つの第2ダミーシート列とを介在させて所定の配列周期に従って配置されている第3ダミーシート群と、
を有し、
前記第1、第2および第3ダミーシート群は導電性材料層であり、
前記第3ダミーシート列の配列周期と前記第1ダミーシート列および前記第2ダミーシート列それぞれの配列周期とは互いに異なり、前記第3ダミーシートの大きさは前記第1ダミーシートおよび前記第2ダミーシートそれぞれの大きさとは異なることを特徴とする半導体装置。
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