JP4179807B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置などの半導体装置に係り、特にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）による平坦化のために基板上に形成するダミーシートの配置を改良した半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高密度化のニーズに対応して多層化が進展している。この多層化によって、半導体基板の上面での凹凸（表面段差）が累積して増大する傾向にある。このような基板表面での凹凸は、露光工程の焦点を合い難くし、微細加工における不具合の１つの要因となっている。これを解決する技術として化学的機械研磨（以下、ＣＭＰと略す）があり、最先端の半導体製造プロセスにおいて欠かせないものとなっている。
【０００３】
しかしながら、ＣＭＰによる平坦化は、研磨すべき絶縁層の下地に形成される配線などの金属導通層の配置密度の違いに大きく影響を受ける。つまり、下地面上において金属導通層の配置密度が低い領域では、配置密度が高い領域と比較してＣＭＰによる平坦化の際に各金属導通層にかかる加重が大きくなる。このため、金属導通層の配置密度が低い下地に対応する絶縁層では研磨速度が大きくなる。これにより、ＣＭＰ後においても半導体基板に表面段差を生じさせることとなる。
【０００４】
このような段差の存在は、後工程の製造条件に影響を与える。例えば、ＣＭＰ後の基板に対してスルーホールなどを形成する場合、上記段差に応じて異なる深度でスルーホールが形成されてしまう。これは、例えば意図しない部位にまでスルーホール内のメタルが侵入してリーク電流が発生するなどの不具合を与える要因になる。そこで、半導体基板上で金属導通層の配置密度が低い領域に対しては、予めマスク設計段階でダミーのパターンを入れておくことが必要となる。
【０００５】
図５は半導体記憶装置のメモリアレイ部を形成する際に設けたダミーシートの配置例を示す平面図である。図において、１００はメモリアレイ部を構成する半導体基板であって、メモリセル及びその信号線となる複数のワード線と複数のビット線がマトリクス状に形成されている。１０１はダミーシートで、下地となる基板１００上のメモリセルの配置レイアウトによらずアレイ状に配置される。また、半導体記憶装置のメモリアレイ部については、最も単純なダミーパターンとして矩形のダミーシート１０１を用いるのが一般的である。
【０００６】
図に示すように、基板１００上にダミーシート１０１をアレイ状に配置することで、下地面上に形成されたメモリセルやワード線、ビット線などの配置密度の違いによる影響が緩和され、ＣＭＰ後に生じる表面段差を減少させることができる。また、半導体製造プロセスの進展に伴って、ダミーシートサイズがメモリセルに比べて大きくなる場合が増えてきている。このため、隣り合う２つのワード線をまたぐように複数のダミーシート１０１が近接して配置される場合もある。
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、ＣＭＰのために設けたダミーシートと下地の配線との容量的結合によって動作に障害が発生する可能性があるという課題があった。
【０００８】
例えば、図５に示した半導体記憶装置において、隣り合う２つのワード線をまたぐように、複数のダミーシート１０１が行方向に配置された場合を考える。この配置例では、隣り合う２つのワード線をまたぐように配置したダミーシート１０１群からなるブロックが列方向に沿って複数配置されることとなる。この構成を有する半導体記憶装置でワード線に電気信号を伝搬すると、上記各ブロックにおいて、様々な度合いでダミーシート１０１とワード線とが容量的に結合する。
【０００９】
例えば、ダミーシートの寸法が大きく、隣り合う２つのブロックが異なる結合容量である場合、ダミーシート１０１を介してワード線間で電気的な干渉が発生する可能性がある。このようなダミーシート１０１とワード線との結合容量のばらつきによる電気的干渉は、当該半導体記憶装置の動作に深刻な影響を与える場合がある。
【００１０】
また、半導体装置の製造時に常に問題となる歩留まり向上対策として、その不良解析は有効な手段となる。特に、不良となった構成部の物理的配置情報は、不良解析時における重要なパラメータとなる。しかしながら、従来の半導体装置では、ＣＭＰのためのダミーシートが下地の構成部のレイアウトとは無関係に均一に配置される。
【００１１】
このため、ダミーシートの下地にどの構成部が設けられているかを、外観上区別することが困難となり、不良となった構成部の物理的配置情報の取得に支障をきたすという課題があった。
【００１２】
この発明は上記のような課題を解決するためになされたもので、ＣＭＰのために配置するダミーシートを介した下地の配線間での電気的干渉を低減することができる半導体装置を得ることを目的とする。
【００１３】
また、この発明は、ダミーシートの下地に設けられた構成部の物理的配置情報を容易に取得することができる半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板に上に形成され、複数の配線が平行に配置された配線層と、該配線層上に形成された複数のダミーシートからなるダミーパターンとを備えた半導体装置であって、ダミーパターンは、マトリクス状に配置された複数の第１ダミーシートからなり、各第１ダミーシート列中の第１ダミーシートの各々が配線層中で隣り合う２つの配線をまたぐように配置されている第１ダミーシート群と、マトリクス状に配置された複数の第２ダミーシートからなり、各第２ダミーシート列が第１ダミーシート列間に配置されていると共に、各第２ダミーシート列中の第２ダミーシートの各々が第１ダミーシート列での第１ダミーシートの配置から１配線ずつずれて配線層中で隣り合う２つの配線をまたぐように配置されている第２ダミーシート群と、マトリクス状に配置された複数の第３ダミーシートからなり、各第３ダミーシート列中の第３ダミーシートの各々が配線層中で隣り合う複数の配線をまたぐように配置されていると共に、各第３ダミーシート列が隣の第３ダミーシート列との間に少なくとも１つの第１ダミーシート列と少なくとも１つの第２ダミーシート列とを介在させて所定の配列周期に従って配置されている第３ダミーシート群とを有し、第１、第２および第３ダミーシート群は導電性材料層であり、第３ダミーシート列の配列周期と第１ダミーシート列および第２ダミーシート列それぞれの配列周期とは互いに異なり、第３ダミーシートの大きさは第１ダミーシートおよび第２ダミーシートそれぞれの大きさとは異なることを特徴とするものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図では、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。ＲＯＭは、一般的にマトリクス状に配置したメモリセルに対して、１つのワード線が１行のメモリセルに対応して配置される。また、１つのビット線が１列のメモリセルに対応して配置される。本実施の形態でも、当該構成を有するＲＯＭについて説明する。
【００２１】
図において、１は下地（配線層）に形成されたワード線などの構成部の配置密度の違いを緩和するダミーシートであって、矩形形状を有し、寸法がメモリセルに比べて大きく、隣り合った２つのワード線をまたぐように配置される。Ｎ−２〜Ｎ＋２はメモリアレイを構成するワード線（配線）で、それぞれ列方向に等間隔に配置されている。
【００２２】
図に示すように、本実施の形態による半導体装置は、隣り合った２つのワード線をまたぐように、記号Ａを付したダミーシート１を各ワード線Ｎ−２〜Ｎ＋２に沿った方向（以下、行方向と称す）に複数個配置したダミーシートＡ群からなるブロックを有している。さらに、当該ブロック間で隣り合った２つのワード線をまたぐように、記号Ｂを付したダミーシート１を各ワード線Ｎ−２〜Ｎ＋２に直交する方向（以下、列方向と称す）に複数個配置したダミーシートＢ群が設けられている。これらダミーシートＡ群からなるブロックとダミーシートＢ群とからダミーパターンが形成されている。
【００２３】
ここで、例えばワード線Ｎについて着目すると、ワード線Ｎは、ダミーシートＡによってワード線Ｎ＋１と容量的に結合すると共に、ダミーシートＢによってワード線Ｎ−１と容量的に結合している。さらに、ワード線Ｎ−１は、ダミーシートＡによってワード線Ｎ−２と容量的に結合すると共に、ダミーシートＢによってワード線Ｎ−２の次に配置された不図示のワード線と容量的に結合している。同様に、ワード線Ｎ＋１は、ダミーシートＢによってワード線Ｎ＋２と容量的に結合すると共に、ダミーシートＡによってワード線Ｎ＋２の次に配置された不図示のワード線と容量的に結合している。
【００２４】
以上のように、この実施の形態１によれば、隣り合った２つのワード線をまたぐように、ダミーシートＡを行方向に複数個配置したダミーシートＡ群からなるブロックと、当該ブロック間で隣り合った２つのワード線をまたぐように、ダミーシートＢを列方向に複数個配置したダミーシートＢ群とからダミーパターンを構成するので、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシート１を介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【００２５】
なお、上記実施の形態１では、ダミーシートＢ群を１列ごとに配置する例を示したが、本発明はこれに限定されるものではない。例えば、ダミーシート１の大きさやメモリセルとの距離などのダミーシート１とメモリセルの相対関係によっては、２乃至３列ごとであっても全体として同様な効果を得ることができる。
【００２６】
また、上記実施の形態１では、ＲＯＭのワード線を例に挙げて説明したが、ワード線が等間隔に配置された、ＲＯＭ以外のＳＲＡＭやＤＲＡＭ、ＥＥＰＲＯＭなどにも本発明を適用できることは言うまでもない。
【００２７】
さらに、上記実施の形態１では、等間隔に配置したワード線について説明したが、周辺回路との間の配置スペースの関係上、ワード線が異なる間隔で配置される場合も考えられる。このような場合においても、ダミーシートＢ群を構成する各ダミーシートＢを列方向にずらして配置することで、ブロック間で隣り合った２つのワード線をまたぐように配置することができる。
【００２８】
例えば、ワード線Ｎとワード線Ｎ＋１をまたぐようにダミーシートＡが配置されたダミーシートＡ群からなるブロックをブロック１とし、ワード線Ｎ−１とワード線Ｎ−２をまたぐようにダミーシートＡが配置されたダミーシートＡ群からなるブロックをブロック２とする。ここで、同一のブロック内に含まれるワード線の間隔と、異なるブロックを構成するワード線Ｎとワード線Ｎ−１の間隔が異なっている場合を考える。
【００２９】
このような構成であっても、ダミーシートＢを、ダミーシートＡから列方向にブロック内のワード線間隔の１／２の距離だけずらして配置すれば、上記実施の形態１と同様に、ブロック１，２間で隣り合った２つのワード線Ｎ，Ｎ−１をまたぐように配置することができる。
【００３０】
実施の形態２．
図２はこの発明の実施の形態２による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態１と同様に、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、２は下地（配線層）に配置された特定の構成部や位置に応じて設けられるダミーシートであって、ダミーシート１と異なって列方向に伸びた矩形形状を有している。このダミーシート２は、下地に構成された適当なビット数ごとに対応するメモリセル間隔で行方向に配置される。また、その挿入間隔は、レイアウト上の区切りがよい、例えばワード線杭打ち部に配置することが考えられる。一方、列方向には４つ分のダミーシート１、つまり８本分のワード線に対応している。図では、ダミーシート２に記号Ｃを付してダミーパターン内でのダミーシート１との位置関係を示している。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００３１】
上述したように、従来のＣＭＰ用のダミーシートは、下地の構成部の配置と無関係に、基板一面に均一に配置されるものであった。このため、不良解析時において、基板上のどの部分に不良が発生した構成部があるのかという物理的配置情報を取得するのが困難であった。そこで、本発明では、下地（配線層）上に設けた構成部の配置位置に応じて規定した配列周期に従って、形状、大きさ及び配列パターンのうち少なくとも１つを変えたダミーシートを配置する。特に、本実施の形態２では、下地に設けたメモリセルの配置位置に応じて規定した配列周期、つまり、所定ビットに対応する周期ごとに、異なる形状のダミーシート２を配置する。
【００３２】
例えば、あるメモリセルに不良が発見された場合、基板上の何番目の行・列に位置するダミーシートＣの近傍であるのかを特定する。さらに、当該ダミーシートＣを基準にすることで、何番目の行・列に位置するダミーシートＡ及びダミーシートＢの近傍にメモリセルに不良が位置するのかを特定することができる。
【００３３】
以上のように、この実施の形態２によれば、下地面に配置された特定の構成部や位置に応じてダミーシートＡ，Ｂとは異なる形状のダミーシートＣを配置するので、ダミーシートＣを目印として容易に不良メモリセルの物理的配置情報を取得することができる。
【００３４】
また、上記実施の形態２では、下地面に配置された特定の構成部や位置に応じて形の異なるダミーシートを配置する例を示したが、これに限定される物ではない。例えば、異なる形状のダミーシートを用いることなく、下地面に配置された特定の構成部や位置に応じてダミーシートの配置をずらして配列パターンを変更するようにしてもよい。
【００３５】
さらに、下地面に配置された特定の構成部や位置の区切りを明確にするために、上記以外の形状のダミーシートを用意し、これらを特定の構成部や位置に関連付けて配置するようにしてもよい。
【００３６】
実施の形態３．
上記実施の形態では、ダミーシートを配置するレイヤが１つの場合のみを示したが、この実施の形態３はダミーシートを配置するレイヤが複数ある場合を対象としている。
【００３７】
レイヤが複数ある場合におけるダミーシートの配置例を説明する。
先ず、上記実施の形態１に示したダミーパターンを下層に設ける。次に、下層と同一のレイアウトでダミーシートを上層に設ける。このようにすることで、上記実施の形態１で示したように、下層では、ダミーシートを介して全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。一方、上層でも同一レイアウトでダミーシートを配置したので、下地の構成部間の電気的干渉が発生することはない。
【００３８】
また、レイヤが複数ある場合における別のダミーシートの配置例を説明する。先ず、上記実施の形態１に示したダミーパターンを下層に設ける。次に、上層では、下層と比較して、１列ごとにダミーシートを列方向にワード線間隔分ずらしたダミーパターンを設ける。上記実施の形態１に示したように、ワード線１本当たりの容量を考えれば、全体として均一な容量となる。なお、上層において、２列以上ごとにダミーシートをずらすようにしても同様の効果を得ることができる。
【００３９】
なお、上記実施の形態３で、複数のレイヤが電気的絶縁層を介して上下に存在している場合、上下層に配置したダミーシートを電気的に接続するスルーホールを設ける。これにより、各ダミーシートの電気的安定性を向上させることができる。
【００４０】
実施の形態４．
図３はこの発明の実施の形態４による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態１と同様に、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、１ａ，１ｂはダミーシートであって、ダミーシート１ａはダミーシート１ｂを配置したレイヤの上層（第２のレイヤ）に配置される。３はスルーホール（電気接続部）で、ダミーシート１ａを貫通したホール内に導入したメタルによってダミーシート１ａとダミーシート１ｂとを電気的に接続する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００４１】
図に示すように、下層（第１のレイヤ）では、例えばワード線Ｎは、ダミーシート１ｂによってワード線Ｎ−１と容量的に結合している。また、ワード線Ｎ＋１は、ダミーシート１ｂによってワード線Ｎ＋２と容量的に結合している。ワード線Ｎ−２は、ダミーシート１ｂによってワード線Ｎ−２の次に配置された不図示のワード線と容量的に結合している。このようなダミーシート配置では、従来と同様に、各ブロックごとに結合容量にばらつきが発生する可能性がある。
【００４２】
そこで、本実施の形態４では、列方向に隣り合う２つのダミーシート１ｂ間をまたぐように、その上層（第２のレイヤ）にダミーシート１ａを配置し、スルーホール３を介してダミーシート１ａ，１ｂ間を電気的に接続している。このようにすることでも、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【００４３】
なお、上記実施の形態では、矩形のダミーシート１ａ，１ｂを用いる例を示したが、他の形状のダミーシートを用いても構わない。
【００４４】
実施の形態５．
図４はこの発明の実施の形態５による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態１と同様に、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、１ｃはワード線Ｎ−２〜Ｎ＋２にそれぞれ配置されるダミーシートであって、各メモリセルごとに設けられる。また、ダミーシート１ｃは、スルーホール３などの電気的接続部と接続するスペースと、ワード線と接触するスペースを有していればよい。この条件を満たす限り、ダミーシート１ｃには最小面積の制約がない。なお、図３と同一構成要素には同一符号を付して重複する説明を省略する。
【００４５】
図に示すように、下層（第１のレイヤ）では、各ワード線Ｎ−２〜Ｎ＋２ごとに、複数のダミーシート１ｃが行方向に配置されている。これによって、各ダミーシート１ｃと各ワード線Ｎ−２〜Ｎ＋２とが容量的に結合する。この配置では、従来と同様に、ダミーシート１ｃとワード線との間での結合容量がばらつき、ダミーシート１ｃを介してワード線間で電気的干渉が発生する可能性がある。
【００４６】
そこで、本実施の形態５では、列方向に隣り合う２つのダミーシート１ｃ間をまたぐように、その上層（第２のレイヤ）に１列ごとにダミーシート１ａを配置し、ダミーシート１ａ，１ｃ間をスルーホール３で電気的に接続したブロックを設ける。さらに、列方向に隣り合う２つのブロックのダミーシート１ａが配置されなかった列に対して列方向にワード線間隔分ずらしてダミーシート１ａを配置し、ダミーシート１ａ，１ｃ間をスルーホール３で電気的に接続する。
【００４７】
このようにすることでも、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【００４８】
なお、上記実施の形態１から上記実施の形態５まででは、半導体装置としてＲＯＭなどの半導体記憶装置を例に挙げて説明したが、本発明はこれに限定されるものではない。つまり、半導体基板上に複数の配線が平行に配置された配線層を有する半導体装置であれば、本発明の構成を適用することができる。
【００４９】
【発明の効果】
以上のように、この発明によれば、ダミーシートを介して結果的に全ての配線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した配線間の容量結合に起因する電気的干渉を低減することができるという効果がある。また、当該ダミーシートを基準とすることで不良が発生した構成部の物理的配置情報を容易に取得することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図２】 この発明の実施の形態２による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図３】 この発明の実施の形態４による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図４】 この発明の実施の形態５による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図５】 半導体記憶装置のメモリアレイ部を形成する際に設けたダミーシートの配置例を示す平面図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，２ ダミーシート、３ スルーホール（電気接続部）、Ｎ−２〜Ｎ＋２ ワード線（配線）。
【発明の属する技術分野】
この発明は半導体記憶装置などの半導体装置に係り、特にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）による平坦化のために基板上に形成するダミーシートの配置を改良した半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高密度化のニーズに対応して多層化が進展している。この多層化によって、半導体基板の上面での凹凸（表面段差）が累積して増大する傾向にある。このような基板表面での凹凸は、露光工程の焦点を合い難くし、微細加工における不具合の１つの要因となっている。これを解決する技術として化学的機械研磨（以下、ＣＭＰと略す）があり、最先端の半導体製造プロセスにおいて欠かせないものとなっている。
【０００３】
しかしながら、ＣＭＰによる平坦化は、研磨すべき絶縁層の下地に形成される配線などの金属導通層の配置密度の違いに大きく影響を受ける。つまり、下地面上において金属導通層の配置密度が低い領域では、配置密度が高い領域と比較してＣＭＰによる平坦化の際に各金属導通層にかかる加重が大きくなる。このため、金属導通層の配置密度が低い下地に対応する絶縁層では研磨速度が大きくなる。これにより、ＣＭＰ後においても半導体基板に表面段差を生じさせることとなる。
【０００４】
このような段差の存在は、後工程の製造条件に影響を与える。例えば、ＣＭＰ後の基板に対してスルーホールなどを形成する場合、上記段差に応じて異なる深度でスルーホールが形成されてしまう。これは、例えば意図しない部位にまでスルーホール内のメタルが侵入してリーク電流が発生するなどの不具合を与える要因になる。そこで、半導体基板上で金属導通層の配置密度が低い領域に対しては、予めマスク設計段階でダミーのパターンを入れておくことが必要となる。
【０００５】
図５は半導体記憶装置のメモリアレイ部を形成する際に設けたダミーシートの配置例を示す平面図である。図において、１００はメモリアレイ部を構成する半導体基板であって、メモリセル及びその信号線となる複数のワード線と複数のビット線がマトリクス状に形成されている。１０１はダミーシートで、下地となる基板１００上のメモリセルの配置レイアウトによらずアレイ状に配置される。また、半導体記憶装置のメモリアレイ部については、最も単純なダミーパターンとして矩形のダミーシート１０１を用いるのが一般的である。
【０００６】
図に示すように、基板１００上にダミーシート１０１をアレイ状に配置することで、下地面上に形成されたメモリセルやワード線、ビット線などの配置密度の違いによる影響が緩和され、ＣＭＰ後に生じる表面段差を減少させることができる。また、半導体製造プロセスの進展に伴って、ダミーシートサイズがメモリセルに比べて大きくなる場合が増えてきている。このため、隣り合う２つのワード線をまたぐように複数のダミーシート１０１が近接して配置される場合もある。
【０００７】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、ＣＭＰのために設けたダミーシートと下地の配線との容量的結合によって動作に障害が発生する可能性があるという課題があった。
【０００８】
例えば、図５に示した半導体記憶装置において、隣り合う２つのワード線をまたぐように、複数のダミーシート１０１が行方向に配置された場合を考える。この配置例では、隣り合う２つのワード線をまたぐように配置したダミーシート１０１群からなるブロックが列方向に沿って複数配置されることとなる。この構成を有する半導体記憶装置でワード線に電気信号を伝搬すると、上記各ブロックにおいて、様々な度合いでダミーシート１０１とワード線とが容量的に結合する。
【０００９】
例えば、ダミーシートの寸法が大きく、隣り合う２つのブロックが異なる結合容量である場合、ダミーシート１０１を介してワード線間で電気的な干渉が発生する可能性がある。このようなダミーシート１０１とワード線との結合容量のばらつきによる電気的干渉は、当該半導体記憶装置の動作に深刻な影響を与える場合がある。
【００１０】
また、半導体装置の製造時に常に問題となる歩留まり向上対策として、その不良解析は有効な手段となる。特に、不良となった構成部の物理的配置情報は、不良解析時における重要なパラメータとなる。しかしながら、従来の半導体装置では、ＣＭＰのためのダミーシートが下地の構成部のレイアウトとは無関係に均一に配置される。
【００１１】
このため、ダミーシートの下地にどの構成部が設けられているかを、外観上区別することが困難となり、不良となった構成部の物理的配置情報の取得に支障をきたすという課題があった。
【００１２】
この発明は上記のような課題を解決するためになされたもので、ＣＭＰのために配置するダミーシートを介した下地の配線間での電気的干渉を低減することができる半導体装置を得ることを目的とする。
【００１３】
また、この発明は、ダミーシートの下地に設けられた構成部の物理的配置情報を容易に取得することができる半導体装置を得ることを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板に上に形成され、複数の配線が平行に配置された配線層と、該配線層上に形成された複数のダミーシートからなるダミーパターンとを備えた半導体装置であって、ダミーパターンは、マトリクス状に配置された複数の第１ダミーシートからなり、各第１ダミーシート列中の第１ダミーシートの各々が配線層中で隣り合う２つの配線をまたぐように配置されている第１ダミーシート群と、マトリクス状に配置された複数の第２ダミーシートからなり、各第２ダミーシート列が第１ダミーシート列間に配置されていると共に、各第２ダミーシート列中の第２ダミーシートの各々が第１ダミーシート列での第１ダミーシートの配置から１配線ずつずれて配線層中で隣り合う２つの配線をまたぐように配置されている第２ダミーシート群と、マトリクス状に配置された複数の第３ダミーシートからなり、各第３ダミーシート列中の第３ダミーシートの各々が配線層中で隣り合う複数の配線をまたぐように配置されていると共に、各第３ダミーシート列が隣の第３ダミーシート列との間に少なくとも１つの第１ダミーシート列と少なくとも１つの第２ダミーシート列とを介在させて所定の配列周期に従って配置されている第３ダミーシート群とを有し、第１、第２および第３ダミーシート群は導電性材料層であり、第３ダミーシート列の配列周期と第１ダミーシート列および第２ダミーシート列それぞれの配列周期とは互いに異なり、第３ダミーシートの大きさは第１ダミーシートおよび第２ダミーシートそれぞれの大きさとは異なることを特徴とするものである。
【００２０】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図では、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。ＲＯＭは、一般的にマトリクス状に配置したメモリセルに対して、１つのワード線が１行のメモリセルに対応して配置される。また、１つのビット線が１列のメモリセルに対応して配置される。本実施の形態でも、当該構成を有するＲＯＭについて説明する。
【００２１】
図において、１は下地（配線層）に形成されたワード線などの構成部の配置密度の違いを緩和するダミーシートであって、矩形形状を有し、寸法がメモリセルに比べて大きく、隣り合った２つのワード線をまたぐように配置される。Ｎ−２〜Ｎ＋２はメモリアレイを構成するワード線（配線）で、それぞれ列方向に等間隔に配置されている。
【００２２】
図に示すように、本実施の形態による半導体装置は、隣り合った２つのワード線をまたぐように、記号Ａを付したダミーシート１を各ワード線Ｎ−２〜Ｎ＋２に沿った方向（以下、行方向と称す）に複数個配置したダミーシートＡ群からなるブロックを有している。さらに、当該ブロック間で隣り合った２つのワード線をまたぐように、記号Ｂを付したダミーシート１を各ワード線Ｎ−２〜Ｎ＋２に直交する方向（以下、列方向と称す）に複数個配置したダミーシートＢ群が設けられている。これらダミーシートＡ群からなるブロックとダミーシートＢ群とからダミーパターンが形成されている。
【００２３】
ここで、例えばワード線Ｎについて着目すると、ワード線Ｎは、ダミーシートＡによってワード線Ｎ＋１と容量的に結合すると共に、ダミーシートＢによってワード線Ｎ−１と容量的に結合している。さらに、ワード線Ｎ−１は、ダミーシートＡによってワード線Ｎ−２と容量的に結合すると共に、ダミーシートＢによってワード線Ｎ−２の次に配置された不図示のワード線と容量的に結合している。同様に、ワード線Ｎ＋１は、ダミーシートＢによってワード線Ｎ＋２と容量的に結合すると共に、ダミーシートＡによってワード線Ｎ＋２の次に配置された不図示のワード線と容量的に結合している。
【００２４】
以上のように、この実施の形態１によれば、隣り合った２つのワード線をまたぐように、ダミーシートＡを行方向に複数個配置したダミーシートＡ群からなるブロックと、当該ブロック間で隣り合った２つのワード線をまたぐように、ダミーシートＢを列方向に複数個配置したダミーシートＢ群とからダミーパターンを構成するので、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシート１を介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【００２５】
なお、上記実施の形態１では、ダミーシートＢ群を１列ごとに配置する例を示したが、本発明はこれに限定されるものではない。例えば、ダミーシート１の大きさやメモリセルとの距離などのダミーシート１とメモリセルの相対関係によっては、２乃至３列ごとであっても全体として同様な効果を得ることができる。
【００２６】
また、上記実施の形態１では、ＲＯＭのワード線を例に挙げて説明したが、ワード線が等間隔に配置された、ＲＯＭ以外のＳＲＡＭやＤＲＡＭ、ＥＥＰＲＯＭなどにも本発明を適用できることは言うまでもない。
【００２７】
さらに、上記実施の形態１では、等間隔に配置したワード線について説明したが、周辺回路との間の配置スペースの関係上、ワード線が異なる間隔で配置される場合も考えられる。このような場合においても、ダミーシートＢ群を構成する各ダミーシートＢを列方向にずらして配置することで、ブロック間で隣り合った２つのワード線をまたぐように配置することができる。
【００２８】
例えば、ワード線Ｎとワード線Ｎ＋１をまたぐようにダミーシートＡが配置されたダミーシートＡ群からなるブロックをブロック１とし、ワード線Ｎ−１とワード線Ｎ−２をまたぐようにダミーシートＡが配置されたダミーシートＡ群からなるブロックをブロック２とする。ここで、同一のブロック内に含まれるワード線の間隔と、異なるブロックを構成するワード線Ｎとワード線Ｎ−１の間隔が異なっている場合を考える。
【００２９】
このような構成であっても、ダミーシートＢを、ダミーシートＡから列方向にブロック内のワード線間隔の１／２の距離だけずらして配置すれば、上記実施の形態１と同様に、ブロック１，２間で隣り合った２つのワード線Ｎ，Ｎ−１をまたぐように配置することができる。
【００３０】
実施の形態２．
図２はこの発明の実施の形態２による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態１と同様に、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、２は下地（配線層）に配置された特定の構成部や位置に応じて設けられるダミーシートであって、ダミーシート１と異なって列方向に伸びた矩形形状を有している。このダミーシート２は、下地に構成された適当なビット数ごとに対応するメモリセル間隔で行方向に配置される。また、その挿入間隔は、レイアウト上の区切りがよい、例えばワード線杭打ち部に配置することが考えられる。一方、列方向には４つ分のダミーシート１、つまり８本分のワード線に対応している。図では、ダミーシート２に記号Ｃを付してダミーパターン内でのダミーシート１との位置関係を示している。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００３１】
上述したように、従来のＣＭＰ用のダミーシートは、下地の構成部の配置と無関係に、基板一面に均一に配置されるものであった。このため、不良解析時において、基板上のどの部分に不良が発生した構成部があるのかという物理的配置情報を取得するのが困難であった。そこで、本発明では、下地（配線層）上に設けた構成部の配置位置に応じて規定した配列周期に従って、形状、大きさ及び配列パターンのうち少なくとも１つを変えたダミーシートを配置する。特に、本実施の形態２では、下地に設けたメモリセルの配置位置に応じて規定した配列周期、つまり、所定ビットに対応する周期ごとに、異なる形状のダミーシート２を配置する。
【００３２】
例えば、あるメモリセルに不良が発見された場合、基板上の何番目の行・列に位置するダミーシートＣの近傍であるのかを特定する。さらに、当該ダミーシートＣを基準にすることで、何番目の行・列に位置するダミーシートＡ及びダミーシートＢの近傍にメモリセルに不良が位置するのかを特定することができる。
【００３３】
以上のように、この実施の形態２によれば、下地面に配置された特定の構成部や位置に応じてダミーシートＡ，Ｂとは異なる形状のダミーシートＣを配置するので、ダミーシートＣを目印として容易に不良メモリセルの物理的配置情報を取得することができる。
【００３４】
また、上記実施の形態２では、下地面に配置された特定の構成部や位置に応じて形の異なるダミーシートを配置する例を示したが、これに限定される物ではない。例えば、異なる形状のダミーシートを用いることなく、下地面に配置された特定の構成部や位置に応じてダミーシートの配置をずらして配列パターンを変更するようにしてもよい。
【００３５】
さらに、下地面に配置された特定の構成部や位置の区切りを明確にするために、上記以外の形状のダミーシートを用意し、これらを特定の構成部や位置に関連付けて配置するようにしてもよい。
【００３６】
実施の形態３．
上記実施の形態では、ダミーシートを配置するレイヤが１つの場合のみを示したが、この実施の形態３はダミーシートを配置するレイヤが複数ある場合を対象としている。
【００３７】
レイヤが複数ある場合におけるダミーシートの配置例を説明する。
先ず、上記実施の形態１に示したダミーパターンを下層に設ける。次に、下層と同一のレイアウトでダミーシートを上層に設ける。このようにすることで、上記実施の形態１で示したように、下層では、ダミーシートを介して全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。一方、上層でも同一レイアウトでダミーシートを配置したので、下地の構成部間の電気的干渉が発生することはない。
【００３８】
また、レイヤが複数ある場合における別のダミーシートの配置例を説明する。先ず、上記実施の形態１に示したダミーパターンを下層に設ける。次に、上層では、下層と比較して、１列ごとにダミーシートを列方向にワード線間隔分ずらしたダミーパターンを設ける。上記実施の形態１に示したように、ワード線１本当たりの容量を考えれば、全体として均一な容量となる。なお、上層において、２列以上ごとにダミーシートをずらすようにしても同様の効果を得ることができる。
【００３９】
なお、上記実施の形態３で、複数のレイヤが電気的絶縁層を介して上下に存在している場合、上下層に配置したダミーシートを電気的に接続するスルーホールを設ける。これにより、各ダミーシートの電気的安定性を向上させることができる。
【００４０】
実施の形態４．
図３はこの発明の実施の形態４による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態１と同様に、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、１ａ，１ｂはダミーシートであって、ダミーシート１ａはダミーシート１ｂを配置したレイヤの上層（第２のレイヤ）に配置される。３はスルーホール（電気接続部）で、ダミーシート１ａを貫通したホール内に導入したメタルによってダミーシート１ａとダミーシート１ｂとを電気的に接続する。なお、図１と同一構成要素には同一符号を付して重複する説明を省略する。
【００４１】
図に示すように、下層（第１のレイヤ）では、例えばワード線Ｎは、ダミーシート１ｂによってワード線Ｎ−１と容量的に結合している。また、ワード線Ｎ＋１は、ダミーシート１ｂによってワード線Ｎ＋２と容量的に結合している。ワード線Ｎ−２は、ダミーシート１ｂによってワード線Ｎ−２の次に配置された不図示のワード線と容量的に結合している。このようなダミーシート配置では、従来と同様に、各ブロックごとに結合容量にばらつきが発生する可能性がある。
【００４２】
そこで、本実施の形態４では、列方向に隣り合う２つのダミーシート１ｂ間をまたぐように、その上層（第２のレイヤ）にダミーシート１ａを配置し、スルーホール３を介してダミーシート１ａ，１ｂ間を電気的に接続している。このようにすることでも、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【００４３】
なお、上記実施の形態では、矩形のダミーシート１ａ，１ｂを用いる例を示したが、他の形状のダミーシートを用いても構わない。
【００４４】
実施の形態５．
図４はこの発明の実施の形態５による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。この図でも、上記実施の形態１と同様に、半導体装置としてＲＯＭを例に挙げ、そのメモリアレイ部を形成する際に設けたダミーシートの配置例を示している。図において、１ｃはワード線Ｎ−２〜Ｎ＋２にそれぞれ配置されるダミーシートであって、各メモリセルごとに設けられる。また、ダミーシート１ｃは、スルーホール３などの電気的接続部と接続するスペースと、ワード線と接触するスペースを有していればよい。この条件を満たす限り、ダミーシート１ｃには最小面積の制約がない。なお、図３と同一構成要素には同一符号を付して重複する説明を省略する。
【００４５】
図に示すように、下層（第１のレイヤ）では、各ワード線Ｎ−２〜Ｎ＋２ごとに、複数のダミーシート１ｃが行方向に配置されている。これによって、各ダミーシート１ｃと各ワード線Ｎ−２〜Ｎ＋２とが容量的に結合する。この配置では、従来と同様に、ダミーシート１ｃとワード線との間での結合容量がばらつき、ダミーシート１ｃを介してワード線間で電気的干渉が発生する可能性がある。
【００４６】
そこで、本実施の形態５では、列方向に隣り合う２つのダミーシート１ｃ間をまたぐように、その上層（第２のレイヤ）に１列ごとにダミーシート１ａを配置し、ダミーシート１ａ，１ｃ間をスルーホール３で電気的に接続したブロックを設ける。さらに、列方向に隣り合う２つのブロックのダミーシート１ａが配置されなかった列に対して列方向にワード線間隔分ずらしてダミーシート１ａを配置し、ダミーシート１ａ，１ｃ間をスルーホール３で電気的に接続する。
【００４７】
このようにすることでも、結果的に全てのワード線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した下地のワード線間の容量結合に起因する電気的干渉を低減することができる。
【００４８】
なお、上記実施の形態１から上記実施の形態５まででは、半導体装置としてＲＯＭなどの半導体記憶装置を例に挙げて説明したが、本発明はこれに限定されるものではない。つまり、半導体基板上に複数の配線が平行に配置された配線層を有する半導体装置であれば、本発明の構成を適用することができる。
【００４９】
【発明の効果】
以上のように、この発明によれば、ダミーシートを介して結果的に全ての配線が容量的に結合することとなり、全体としてその結合容量をほぼ等しくすることができる。これにより、ダミーシートを介した配線間の容量結合に起因する電気的干渉を低減することができるという効果がある。また、当該ダミーシートを基準とすることで不良が発生した構成部の物理的配置情報を容易に取得することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図２】 この発明の実施の形態２による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図３】 この発明の実施の形態４による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図４】 この発明の実施の形態５による半導体装置に設けたＣＭＰ用のダミーシートの配置例を示す平面図である。
【図５】 半導体記憶装置のメモリアレイ部を形成する際に設けたダミーシートの配置例を示す平面図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，２ ダミーシート、３ スルーホール（電気接続部）、Ｎ−２〜Ｎ＋２ ワード線（配線）。
Claims (1)
- 半導体基板上に形成され、複数の配線が平行に配置された配線層と、該配線層上に形成された複数のダミーシートからなるダミーパターンとを備えた半導体装置であって、
前記ダミーパターンは、
マトリクス状に配置された複数の第１ダミーシートからなり、各第１ダミーシート列中の第１ダミーシートの各々が前記配線層中で隣り合う２つの配線をまたぐように配置されている第１ダミーシート群と、
マトリクス状に配置された複数の第２ダミーシートからなり、各第２ダミーシート列が前記第１ダミーシート列間に配置されていると共に、各第２ダミーシート列中の第２ダミーシートの各々が前記第１ダミーシート列での第１ダミーシートの配置から１配線ずつずれて前記配線層中で隣り合う２つの配線をまたぐように配置されている第２ダミーシート群と、
マトリクス状に配置された複数の第３ダミーシートからなり、各第３ダミーシート列中の第３ダミーシートの各々が前記配線層中で隣り合う複数の配線をまたぐように配置されていると共に、各第３ダミーシート列が隣の第３ダミーシート列との間に少なくとも１つの第１ダミーシート列と少なくとも１つの第２ダミーシート列とを介在させて所定の配列周期に従って配置されている第３ダミーシート群と、
を有し、
前記第１、第２および第３ダミーシート群は導電性材料層であり、
前記第３ダミーシート列の配列周期と前記第１ダミーシート列および前記第２ダミーシート列それぞれの配列周期とは互いに異なり、前記第３ダミーシートの大きさは前記第１ダミーシートおよび前記第２ダミーシートそれぞれの大きさとは異なることを特徴とする半導体装置。
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