JP4170184B2 - 半導体回路装置 - Google Patents
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Description
図10は、このようなスイッチング素子を用いた半導体回路装置80を使用し、高周波スイッチ装置の1つである高周波用SPDT(Single-Pole Double-Throw)スイッチを構成した例を示す。高周波用SPDTスイッチは、入力された高周波信号の出力経路を切り替えるものであり、入力側には、第1信号端子RF1が配置され、また出力側には、第2信号端子RF2と第3信号端子RF3とが配置されており、RF1から入力された高周波信号が、RF2、及びRF3のいずれか一方に出力される(スイッチの入出力を逆にしても良い)。
また近年、半導体回路装置において配線層が多層に積層されてなる多層配線基板が用いられ、スイッチング素子であるFETや信号経路などが多層配線構造の半導体チップ内に形成されるようになった。半導体回路装置内に導体で形成された信号経路は、半導体回路装置の外周部分に沿って形成されたボンディングパッドを通じてパッケージに設けられた所定の端子へ金、アルミニウム等のボンディングワイヤ(以下、ワイヤという)を用いて電気的に接続される。
信号経路の交差部分に生じる寄生容量は、前記交差部分の面積Sに比例し、上層配線と下層配線とが層間絶縁膜を介して交差する場合の寄生容量は、C=ε・S/d[F](dは交差部分における信号経路間の距離、εは層間絶縁膜の誘電率)の程度である。上記寄生容量Cが一定の許容値を超える場合には、ある信号経路を流れる信号が他の信号経路から影響を受けるクロストークが発生し回路が誤動作する場合があり、また高周波スイッチ装置において高周波信号経路同士、又は制御バイアス用信号経路と高周波信号経路が互いに交差している場合には、上記寄生容量Cを介して、一方の信号経路に流れる高周波信号が他方の信号経路に漏れ出す事により高周波信号の伝送損失が発生し、高周波スイッチ装置としての通過特性を劣化させる。
上記信号経路の交差を避ける為、片方の信号経路を迂回させ交差を回避する方法では、信号経路を迂回する事による配線の引き回しが長くなることで、信号経路の電気抵抗が増大し、信号の伝送損失が生じる。また半導体チップの面積が増大し、半導体基板サイズの増加や製造コストの増加を招くと共に、信号経路設計時には、経路選択の自由度が大きく損なわれる。
また配線エアーブリッジを形成することにより一方の配線が他方の配線を跨ぐ方法では、半導体チップの表面に形成された信号経路に対して、立体的なブリッジである絶縁層、及び導電層を後から形成する為、表面に形成された信号経路しか迂回させる事ができない。更に配線エアーブリッジを後から形成する工程は複雑であり、部品点数の増加や信号経路形成における全工程数の増大を招く。
本発明は、上記問題点を解決するためになされたもので、半導体基板上に形成された異なる2つの信号経路が、前記半導体基板に対して垂直方向から見て交差する場合でも、双方の信号経路が交差する事により生じる寄生容量Cを大幅に軽減する事のできる半導体回路装置を提供する。
この構成によれば、半導体基板上に形成された第1の信号経路をボンディングワイヤが跨ぐことにより、前記第1の信号経路と前記ボンディングワイヤとが前記半導体基板に対して垂直方向から見て交差することにより生じる寄生容量Cを、前記ボンディングワイヤを用いずに、前記第1の信号経路と交差する第2の経路を半導体基板上に形成した場合に比べて、大幅に軽減する事ができる。
また、前記半導体回路装置は、さらに、前記第2信号端子と前記第3スイッチ回路との間に接続された第1ボンディングワイヤと、前記第3信号端子と前記第4スイッチ回路との間に接続された第2ボンディングワイヤと、前記第2信号端子から前記第1接地端子を経由して接地に至る間に共振回路が設けられる場合に、前記第2信号端子と接地との間に設けられる第1共振回路と、前記第3信号端子から前記第2接地端子を経由して接地に至る間に共振回路が設けられる場合に、前記第3信号端子と接地との間に設けられる第2共振回路とを備え、前記第1共振回路は、前記第3スイッチ回路と接地との間に接続された第1容量素子を備え、前記第1ボンディングワイヤのインダクタンス成分と前記第1容量素子の容量成分とを調整する事により、前記第2高周波信号の周波数に対して直列共振し、前記第2共振回路は、前記第4スイッチ回路と接地との間に接続された第2容量素子を備え、前記第2ボンディングワイヤのインダクタンス成分と前記第2容量素子の容量成分とを調整する事により、前記第1高周波信号の周波数に対して直列共振してもよい。
(実施の形態1)
図1は、本実施の形態の半導体回路装置1を用いて構成される高周波スイッチ装置の回路構成を示す図である。回路図は図10に示す従来の半導体回路装置を用いて構成される高周波スイッチ装置と同様であるが、本実施形態では、半導体基板10に対して垂直方向から見た場合に、2本の信号経路が交差する場合、片方の信号経路を、前記半導体基板上に形成した第1導体によって実現し、他方の信号経路を、前記半導体基板上に形成した第2導体と、当該第2導体に接続され、前記第1導体を跨ぐワイヤによって実現する。
本実施の形態の半導体回路装置1は、半導体基板10と、それを内部に格納するパッケージ2とで構成され、前記半導体基板10と前記パッケージ2とは、図中に示すボンディングパッドと前記パッケージ2に設けられた端子とが、ボンディングワイヤを介して各々結び付けられる事により相互に電気的に接続されてなり、制御信号に基づいて第1高周波信号と第2高周波信号とをスイッチングする高周波スイッチ装置を構成する。
(使用例)
図4は、半導体回路装置1の使用例を示す図である。
前記コンデンサC3は、第2高周波端子RF2、RF2とFET3とに接続されているワイヤ24、及びFET3とGND1端子との間を結ぶワイヤ25、及びパッケージのGND1端子とアース間の信号経路に関して、前記RF2と等価なインダクタンス成分と、前記ワイヤ24、及び25のインダクタンス成分と、パッケージのGND1端子とアース間の信号経路に等価なインダクタンス成分との和に対し、RF1とRF3との間の第2高周波信号経路を流れる高周波信号の周波数f2[Hz]において直列共振するように、その容量を調整する。
C4=1/{ω12*(LT3+L12+L14+LG2)}[F] ・・・(1)
コンデンサC4の容量を上式のように選ぶ事により、共振周波数f1 [Hz]におけるワイヤ26、27、第3高周波端子RF3、第2接地端子GND2とアース間の信号経路、及びコンデンサC4の合成された複素インピーダンスの虚数部分は、ほぼ0[Ω]となり、ワイヤ26、27、第3高周波端子RF3、第2接地端子GND2とアース間の信号経路、及びコンデンサC4とは直列共振する。
C3=1/{ω22*(LT2+L11+L13+LG1)}[F] ・・・(2)
コンデンサC3の容量を上式のように選ぶ事により、共振周波数f2 [Hz]におけるワイヤ24、25、第2高周波端子RF2、第1接地端子GND1とアース間の信号経路、及びコンデンサC3の合成された複素インピーダンスの虚数部分は、ほぼ0[Ω]となり、ワイヤ24、25、第2高周波端子RF2、第1接地端子GND1とアース間の信号経路、及びコンデンサC3とは直列共振する。
(実施の形態2)
図8は、第2実施形態の半導体回路装置3を示す図である。本実施の形態の半導体回路装置3は、高周波スイッチ装置の1つであるDPDT(Dual-Pole Double-Throw)スイッチとして構成されている。DPDTスイッチは、入力された2つの信号の出力経路を相互に切り替える役割をする。
(実施の形態3)
図9は、第3実施形態の半導体回路装置4を示す図である。
(まとめ)
以上のようにして、半導体基板の異なる層の間で、導体で形成された2本の信号経路が前記半導体基板に対し垂直方向から見て交差する場合には、ボンディングパッド、及びワイヤを用いて一方の信号経路が他方の信号経路を跨ぐ事により、双方の信号経路長を余り長くする事なく、従来の半導体回路装置における配線交差部で生じていた信号経路間の寄生容量によって生じる信号経路間のクロストークや高周波信号の伝送損失を大幅に軽減し、双方の信号経路間のアイソレーション特性を大幅に向上させた、高周波スイッチ装置として良好な特性を有する半導体回路装置を容易に作る事ができる。
(その他の変形例)
なお、本発明を上記の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
(1) 実施の形態では、半導体回路装置を高周波スイッチ装置として構成したが、半導体回路装置の構成は、高周波スイッチ装置に限定されない。半導体回路装置を、他の機能を有する装置として構成する場合も勿論、本発明に含まれる。
(2) 実施の形態1では、半導体回路装置が、高周波スイッチ装置として1入力2出力のSPDTスイッチを構成し、また実施の形態2、及び3では、2入力2出力のDPDTスイッチを構成するとしたが、半導体回路装置が構成する高周波スイッチ装置の入力端子、及び出力端子の数はこれに限定されない。半導体回路装置が、多入力多出力の高周波スイッチ装置を構成する場合も勿論、本発明に含まれる。
(3) 実施の形態では、各高周波信号経路に設けられたスイッチ回路である電界効果トランジスタ段が、1個のFETにより構成されるとしたが、電界効果トランジスタ段の構成は、これに限らない。電界効果トランジスタ段が直列、もしくは並列に繋がれた、複数のFETにより構成される場合も、本発明に含まれる。
(4) 実施の形態では、スイッチング素子としてFETを使用する構成としたが、スイッチング素子はFETに限定されない。スイッチング素子としてFETの代わりに、バイポーラトランジスタ等のスイッチング動作可能な半導体を使用し、もしくはトランジスタの一部をダイオード、もしくはその他の半導体で置き換える場合も本発明に含まれる。
(5) 実施の形態1の使用例では、ワイヤ及びパッケージの端子のインダクタンスと直列共振する共振コンデンサを、第2信号端子RF2側の第1共振回路と、第3信号端子RF3側の第2共振回路とで、別々にアースに接続する構成としたが、上記共振コンデンサを1個とし、前記第1共振回路と前記第2共振回路とで共通にアースに接続する場合も、本発明に含まれる。その場合には、RF1とRF2との間の第1高周波信号経路を流れる第1高周波信号の周波数f1[Hz]と、RF1とRF3との間の第2高周波信号経路を流れる第2高周波信号の周波数f2[Hz]との双方の周波数に対し、共通のコンデンサで直列共振するように、双方の共振回路のワイヤのインダクタンス値をそれぞれ調整する。
(6) 実施の形態1、及びその使用例では、接地端子をGND1とGND2の2個としたが、接地端子の数はこれに限定されない。接地端子の数が1個の場合、又は3個以上の場合も、本発明に含まれる。接地端子の数が1個の場合で、共振コンデンサをパッケージの外部に接続する場合は、上記共振コンデンサを1個とし、第2信号端子RF2側の第1共振回路と第3信号端子RF3側の第2共振回路とで共通にアースに接続する。
(7) 実施の形態1の使用例では、ワイヤ及びパッケージの端子のインダクタンスと直列共振する共振コンデンサを、パッケージの外部に接続する構成としたが、上記共振コンデンサをパッケージに内蔵するか、又は半導体プロセスでFETなどと一緒に半導体チップ内に作り込む場合も、本発明に含まれる。
(8) 実施の形態1、及びその使用例では、半導体基板上に半導体プロセスを経て形成され、スイッチ回路をオン・オフ制御するための制御信号を伝送するための信号線を、高周波信号を伝送するためのボンディングワイヤが跨ぐ構成としたが、双方の信号経路が跨ぐ、もしくは跨がれる関係は、これに限定されない。制御信号を伝送するためのボンディングワイヤが、半導体プロセスを経て前記半導体基板上に形成された高周波信号を伝送するための信号線を跨ぐ場合も、本発明に含まれる。
(9) 上記実施の形態、及び上記変形例をそれぞれ組み合わせて実施する場合も、本発明に含まれる。
CTL1〜CTL8 制御信号
FET1〜FET8 電界効果トランジスタ段
R1〜R10 抵抗
GND GND端子
GND1〜GND2 GND端子
L1〜L19 コイル
LT1〜LT3 コイル
LG1〜LG2 コイル
C1〜C2 コンデンサ
C3〜C4 共振コンデンサ
C5〜C8 コンデンサ
1 半導体回路装置
2 パッケージ
3〜4 半導体回路装置
10 半導体基板
11〜19 ボンディングパッド
20〜28 ワイヤ
29〜30 共振コンデンサ
40〜41 共振コンデンサ
51 半導体基板
52〜56 ボンディングパッド
57〜61 ワイヤ
70〜71 ワイヤ
80 半導体回路装置
81 半導体基板
82〜88 ボンディングパッド
89〜95 ワイヤ
100〜103 配線交差部
Claims (4)
- 半導体基板が封止された半導体回路装置であって、
前記半導体基板上に、半導体プロセスを経て、信号線を含む回路が形成されており、前記信号線を跨いでボンディングワイヤが配され、
第1高周波信号を伝送する第1高周波信号経路と、
第2高周波信号を伝送する第2高周波信号経路と、
第1制御信号を伝送する第1制御信号経路と第4制御信号経路と、
第2制御信号を伝送する第2制御信号経路と第3制御信号経路と、
前記第1高周波信号経路の両端が接続された第1信号端子と第2信号端子と、
前記第1信号端子に一端が接続された、前記第2高周波信号経路の他端が接続された第3信号端子と、
第1接地端子と、
第2接地端子と、
前記第1高周波信号経路中に設けられ、前記第1制御信号経路が伝送する前記第1制御信号によりオン・オフ制御される第1スイッチ回路と、
前記第2高周波信号経路中に設けられ、前記第2制御信号経路が伝送する前記第2制御信号によりオン・オフ制御される第2スイッチ回路と、
前記第2信号端子と前記第1接地端子との間に設けられ、前記第3制御信号経路が伝送する前記第2制御信号によりオン・オフ制御される第3スイッチ回路と、
前記第3信号端子と前記第2接地端子との間に設けられ、前記第4制御信号経路が伝送する前記第1制御信号によりオン・オフ制御される第4スイッチ回路とを備え、
前記第1高周波信号経路と前記第4制御信号経路のうちの一方は前記ボンディングワイヤであり、他方は前記信号線であるか、又は、
前記第2高周波信号経路と前記第3制御信号経路のうちの一方は前記ボンディングワイヤであり、他方は前記信号線である
ことを特徴とする半導体回路装置。 - 前記半導体回路装置は、さらに、
前記第2信号端子と前記第3スイッチ回路との間に接続された第1ボンディングワイヤと、
前記第3信号端子と前記第4スイッチ回路との間に接続された第2ボンディングワイヤと、
前記第2信号端子から前記第1接地端子を経由して接地に至る間に共振回路が設けられる場合に、前記第2信号端子と接地との間に設けられる第1共振回路と、
前記第3信号端子から前記第2接地端子を経由して接地に至る間に共振回路が設けられる場合に、前記第3信号端子と接地との間に設けられる第2共振回路とを備え、
前記第1共振回路は、
前記第3スイッチ回路と接地との間に接続された第1容量素子を備え、
前記第1ボンディングワイヤのインダクタンス成分と前記第1容量素子の容量成分とを調整する事により、前記第2高周波信号の周波数に対して直列共振し、
前記第2共振回路は、
前記第4スイッチ回路と接地との間に接続された第2容量素子を備え、
前記第2ボンディングワイヤのインダクタンス成分と前記第2容量素子の容量成分とを調整する事により、前記第1高周波信号の周波数に対して直列共振する
ことを特徴とする請求項1に記載の半導体回路装置。 - 前記半導体回路装置は、さらに、
前記第3スイッチ回路と前記第1接地端子との間に接続された第3ボンディングワイヤと、
前記第4スイッチ回路と前記第2接地端子との間に接続された第4ボンディングワイヤとを備え、
前記第1共振回路は、さらに、
前記第1ボンディングワイヤのインダクタンス成分と、
前記第3ボンディングワイヤのインダクタンス成分と、
前記第2信号端子のインダクタンス成分と、
前記第1接地端子から接地に至る間の信号経路のインダクタンス成分と、
前記第1容量素子の容量成分とが、
前記第2高周波信号の周波数に対して直列共振するように、前記第1ボンディングワイヤのインダクタンス成分と前記第1容量素子の容量成分との値が選ばれ、
前記第2共振回路は、さらに、
前記第2ボンディングワイヤのインダクタンス成分と、
前記第4ボンディングワイヤのインダクタンス成分と、
前記第3信号端子のインダクタンス成分と、
前記第2接地端子から接地に至る間の信号経路のインダクタンス成分と、
前記第2容量素子の容量成分とが、
前記第1高周波信号の周波数に対して直列共振するように、前記第2ボンディングワイヤのインダクタンス成分と前記第2容量素子の容量成分との値が選ばれている
ことを特徴とする請求項2に記載の半導体回路装置。 - 半導体基板が封止された半導体回路装置であって、
前記半導体基板上に、半導体プロセスを経て、信号線を含む回路が形成されており、前記信号線を跨いでボンディングワイヤが配され、
第1高周波信号を伝送する第1高周波信号経路と第3高周波信号経路と、
第2高周波信号を伝送する第2高周波信号経路と第4高周波信号経路と、
前記第1高周波信号経路の両端が接続された第1信号端子と第3信号端子と、
前記第2高周波信号経路の両端が接続された第2信号端子と第4信号端子と、
前記第1高周波信号経路中に設けられた第1スイッチ回路と、
前記第2高周波信号経路中に設けられた第4スイッチ回路と、
前記第1信号端子と前記第4信号端子との間の前記第3高周波信号経路中に設けられた第2スイッチ回路と、
前記第2信号端子と前記第3信号端子との間の前記第4高周波信号経路中に設けられた第3スイッチ回路とを備え、
前記第1高周波信号経路と前記第2高周波信号経路のうちの一方は、前記ボンディングワイヤであり、他方は、前記信号線であるか、又は、
前記第3高周波信号経路と前記第4高周波信号経路のうちの一方は、前記ボンディングワイヤであり、他方は、前記信号線である
ことを特徴とする半導体回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003321903A JP4170184B2 (ja) | 2003-09-12 | 2003-09-12 | 半導体回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003321903A JP4170184B2 (ja) | 2003-09-12 | 2003-09-12 | 半導体回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005093545A JP2005093545A (ja) | 2005-04-07 |
JP4170184B2 true JP4170184B2 (ja) | 2008-10-22 |
Family
ID=34453438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003321903A Expired - Fee Related JP4170184B2 (ja) | 2003-09-12 | 2003-09-12 | 半導体回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4170184B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8013673B2 (en) | 2009-09-01 | 2011-09-06 | Panasonic Corporation | Radio frequency power amplifier |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012069562A (ja) * | 2010-09-21 | 2012-04-05 | Panasonic Corp | 半導体装置及び半導体装置の製造方法 |
EP2681765B1 (en) * | 2011-03-03 | 2022-04-06 | Skyworks Solutions, Inc. | Apparatus and method related to reduction of RF signal losses |
JP2015012571A (ja) * | 2013-07-02 | 2015-01-19 | ラピスセミコンダクタ株式会社 | 発振器及び位相同期回路 |
-
2003
- 2003-09-12 JP JP2003321903A patent/JP4170184B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8013673B2 (en) | 2009-09-01 | 2011-09-06 | Panasonic Corporation | Radio frequency power amplifier |
Also Published As
Publication number | Publication date |
---|---|
JP2005093545A (ja) | 2005-04-07 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060712 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110815 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120815 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |