JP4169410B2

JP4169410B2 - Contact hole formation method

Info

Publication number: JP4169410B2
Application number: JP32159898A
Authority: JP
Inventors: チェンビ−リン; エス．ジェンエリク; リウハオ−チエ
Original assignee: バンガードインターナショナルセミコンダクターコーポレーション
Priority date: 1998-11-12
Filing date: 1998-11-12
Publication date: 2008-10-22
Anticipated expiration: 2018-11-12
Also published as: JP2000150648A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法に関し、より具体的には、製造工程におけるマルチレベルコンタクトの形成方法に関する。
【０００２】
【従来の技術】
半導体業界ではデバイス面積の縮小が最重要課題の一つであるが、ＵＬＳＩデバイス時代の到来でメモリデバイスのメモリセルサイズが縮小された結果、メモリセル１個に利用可能な面積は非常に小さくなっている。ＤＲＡＭなどのダイナミックセルの製造には、トランジスタ、キャパシタ、そして周辺回路とのコンタクト形成過程が含まれるが、スタック形キャパシタとした場合の段差はＵＬＳＩ製品にとって非常に大きいため、周辺回路との接続にマルチレベルコンタクトが広く採用されている。
【０００３】
また、ＵＬＳＩ製品ではセルフアライメント式コンタクトを使用するのが通例であるが、セルフアライメント式コンタクト技術を使用する必要がなければ、ゲート電極のスペーサ及びキャップをＴＥＯＳ酸化物で形成することが可能である。
【０００４】
図１には、深さの違うマルチレベルとした複数のコンタクトホール１８の様子を示している。
【０００５】
シリコン基板９が半導体デバイスの基礎を提供しており、この上にトランジスタやキャパシタなどの各素子が形成されている。一番高いところに第３の導電層としてのプレートポリ層１０が形成され、キャパシタ１１と接続されている。また、中間の高さにビットライン１３が形成されており、このビットライン１３は、第２の導電層としてのタングステンシリサイド層１３ａ及びポリシリコン層１３ｂから構成されている。さらに、一番低いところにワードライン１７が形成されており、このワードライン１７は、オキサイドキャップ層１７ａ、オキサイドスペーサ１７ｂ、第３の導電層としてのタングステンシリサイド層１７ｃ及びポリシリコン層１７ｄから構成されている。
【０００６】
これら高さの違うマルチレベルに形成された各導電層に対しては、現像したフォトレジスト層２０をマスクとしてＢＰＳＧ層１９をエッチングすることにより、マルチレベルコンタクトホール１８が形成される。その際、デバイスの集積度が高くなければ、セルフアライメント式コンタクト及び反射防止層の使用は不要であるから、この場合のマルチレベルコンタクトホールは、フッ素含有ガスをエッチング剤として使用するエッチング工程で形成することができる。
【０００７】
より集積度の高いＵＬＳＩ製品の場合、セル密度が高くなるため、反射防止層を使用して光近接効果を改善しなければならない。また加えて、微小寸法精度を高めるため、セルフアライメント式コンタクト技術が使用される。無機反射防止層は通常、シリコンナイトライド（Ｓｉ_３Ｎ_４）やシリコンオキシナイトライド（ＳｉＯＮ）から形成される。また、セルフアラインのため、ゲート電極のスペーサ及びキャップ層の材料がシリコンナイトライド（Ｓｉ_３Ｎ_４）となる。
【０００８】
図２に、シリコン基板２９を基礎としたＵＬＳＩデバイスを示す。この場合、キャパシタ３１に接続されるプレートポリ層３０は同じであるが、ビットライン３３は、タングステンシリサイド層３３ａ、ポリシリコン層３３ｂ、そして反射防止層のシリコンオキシナイトライド層３３ｃから構成され、ワードライン３７は、シリコンナイトライドキャップ層３７ａ、シリコンナイトライドスペーサ３７ｂ、タングステンシリサイド層３７ｃ及びポリシリコン層３７ｄから構成される。ビットライン３３を構成するタングステンシリサイド層３３ａの上のシリコンオキシナイトライド層３３ｃ（Ｓｉ_３Ｎ_４層でも可）は、反射防止層又はエッチングハードマスクとして使用される。
【０００９】
【発明が解決しようとする課題】
フォトレジスト層３８を絶縁層であるＢＰＳＧ層３９の上に現像するといった、マルチレベルコンタクトホール４１を形成するための従来のエッチングプロセス４０では、シリコンナイトライド層３７ａ及びシリコンオキシナイトライド層３３ｃの上にエッチストップ／ポリマーが再成長する傾向があるため、下層にある導電層との接触が得られない。しかも、フォトレジストの食刻選択性も悪い。つまり、図３に示すように、タングステンシリサイド層３３ａ，３７ｃが露出しないことがある。
【００１０】
このような課題に着目して本発明は、半導体装置の製造工程において、フォトレジスト損失を悪化させずにシリコンナイトライド層やシリコンオキシナイトライド層などを確実に貫通することのできるような高精度のコンタクトホール形成方法を提供する。
【００１１】
【課題を解決するための手段】
本発明は、基板上に形成されたＢＰＳＧ膜からなる絶縁層内に、一番低いところにシリコンナイトライド膜からなるキャップ層を上部にもつ第１の導電層を、中間の高さにシリコンナイトライド膜又はシリコンオキシナイトライド膜からなる反射防止層を上部にもつ第２の導電層を、一番高いところでキャパシタに接続する第３の導電層を、少なくともマルチレベルに形成した半導体装置構造の前記絶縁層をエッチングして少なくとも前記各導電層を露出させるコンタクトホールを形成するコンタクトホール形成方法において、前記キャップ層及び前記反射防止層に到達するホールを、Ｎ_２、ＣＯ、Ａｒ、Ｃ_４Ｆ_８、ＣＨ_３Ｆ、Ｏ_２を含んだエッチング剤によるプラズマエッチングで形成する第１のエッチング工程と、前記キャップ層及び前記反射防止層を貫通して前記第１及び第２の導電層へ到達するとともに前記第３の導電層に到達するコンタクトホールを、Ｎ_２、ＣＯ、Ａｒ、Ｃ_４Ｆ_８、ＣＨ_３Ｆ、Ｏ_２を含んだエッチング剤によるプラズマエッチングで形成する第２のエッチング工程と、を実施するにあたり、前記第１のエッチング工程は、０＜Ｎ_２≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ_４Ｆ_８≦４０、１≦ＣＨ_３Ｆ≦７、０＜Ｏ_２≦２０sccmの各流量で且つＣ_４Ｆ_８／ＣＨ_３Ｆ／Ｏ_２の流量比を６：１：３として実行し、前記第２のエッチング工程は、Ｃ_４Ｆ_８／ＣＨ_３Ｆ／Ｏ_２の流量比を６：２：３として実行することを特徴とする。
【００１２】
上述の場合の第２のエッチング工程は、０＜Ｎ _２ ≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ _４Ｆ _８ ≦４０、３≦ＣＨ _３Ｆ≦１４、０＜Ｏ _２ ≦２０sccmの各流量とする。また、第１及び第２の導電層がシリサイドであること、第１及び第２の導電層がタングステンシリサイドであること、第１のエッチング工程を１０００〜２０００ワットの範囲の電力で実行することが好ましい。
【００１３】
このような本発明の２工程エッチング法は、ポリシリコンをエッチングするときには該ポリシリコンの表面にポリマーを生成し、また、ポリマーを再成長させることなくシリコンナイトライド層やシリコンオキシナイトライド層をエッチングすることができる。
【００１４】
【発明の実施の形態】
図４を参照すると、シリコン基板５１が半導体デバイスの基礎として提供され、該シリコン基板上に形成された絶縁層６９の中に、プレートポリ層６０、ビットライン６３、ワードライン６７が形成されている。
【００１５】
プレートポリ層６０は、一番高位置にある第３の導電層としてキャパシタ６１に接続されている。ビットライン６３は、第２の導電層であるシリサイドとしてタングステンシリサイド層６３ａ、ポリシリコン層６３ｂ、そして反射防止層であるシリコンオキシナイトライド層６３ｃから構成されている。反射防止層としては、シリコンナイトライド（Ｓｉ_３Ｎ_４）を使用することも可能である。ワードライン６７は、シリコンナイトライドキャップ層６７ａ、ナイトライドスペーサ６７ｂ、第１の導電層であるタングステンシリサイド層６７ｃ及びポリシリコン層６７ｄから構成されている。なお、第１の導電層６３ａ及び第２の導電層６７ｃは、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉのいずれかでもよい。
【００１６】
本例では、好ましくはＢＰＳＧとした絶縁層６９の上にフォトレジスト層６８を現像し、これをマスクとして第１のエッチング７０を実行する。この第１のエッチング工程７０は、それぞれ０＜Ｎ _２ ≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ _４Ｆ _８ ≦４０、１≦ＣＨ _３Ｆ≦７、０＜Ｏ _２ ≦２０ sccmmの流量としたＮ _２、ＣＯ、Ａｒ、Ｃ _４Ｆ _８、ＣＨ _３Ｆ、Ｏ _２の混合ガスを利用したプラズマエッチ技術を使用する。このとき特に、Ｃ _４Ｆ _８／ＣＨ _３Ｆ／Ｏ _２の流量比を６：１：３ほどにする。また好ましくは、第１のエッチング工程７０に使用する電力は１０００〜２０００ワットとする。
【００１７】
このようなエッチング７０は、フォトレジスト層６８と絶縁層６９との間で良好な選択比を示し、絶縁層６９に対するフォトレジスト層６８の選択比が高いため、第１のエッチング工程７０におけるフォトレジスト層６８の除去は最小限に抑えられる。本例による絶縁層６９に対するフォトレジスト層６８の選択比は８〜９ほどになる。しかもこのエッチングは、シリコンオキシナイトライド層６３ｃ及びシリコンナイトライド層６７ａの表面で停止する。これにより、コンタクトホール７１が形成される。
【００１８】
図５を参照すると、上記第１のエッチング工程７０の後、第２のエッチング７５を実行することによりコンタクトホール７１が掘り下げられ、マルチレベルコンタクトホール７７が形成される。この第２のエッチング工程７５は、第１のエッチング工程７０とは異なるＣＨ _３Ｆ濃度を使用することを除き、第一のエッチング工程７０と同様のプラズマ技術を使用する。
【００１９】
第２のエッチング工程７５では、Ｃ_４Ｆ_８／ＣＨ_３Ｆ／Ｏ_２の流量比を６：２：３ほどにする。また、ＣＨ_３Ｆの流量は３〜１４sccmにする。そして好ましくは、このエッチング工程に使用する電力は１０００〜２０００ワットとする。
【００２０】
このような第２のエッチング工程７５は、シリコンオキシナイトライド層６３ｃ及びシリコンナイトライド層６７ａにおけるエッチストップを阻止することができるので、コンタクトホール７７はシリコンナイトライド層６７ａ及びシリコンオキシナイトライド６３ｃを貫通し、下層の各導電層６３ａ，６７ｃを確実に露出させられる。また、また、これにより、プレートポリ層６０及び基板５１に到達するコンタクトホール７７も形成される。さらに、この第２のエッチング工程７５は、フォトレジスト層６８と絶縁層６９との選択比が１５を超え、本発明の重要な利点となる。
【００２１】
上記２段階式エッチング法における高Ｈ含有フルオロカーボン化学物質、たとえばＣＨ_３Ｆの使用が、とりわけ重要な特徴である。
【図面の簡単な説明】
【図１】セルフアライメント式コンタクト及び反射防止層を使用していない従来技術のマルチレベルコンタクトホール形成方法による半導体デバイスの断面図。
【図２】セルフアライメント式コンタクト及び反射防止層を使用した従来技術のマルチレベルコンタクトホール形成工程を説明する半導体デバイスの断面図。
【図３】図２に続く工程を説明する半導体デバイスの断面図。
【図４】本発明に係るマルチレベルコンタクトホールの形成工程を説明する半導体デバイスの断面図。
【図５】図４に続く工程を説明する半導体デバイスの断面図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more specifically to a method for forming a multilevel contact in a manufacturing process.
[0002]
[Prior art]
In the semiconductor industry, reducing the device area is one of the most important issues, but as the memory cell size of the memory device has been reduced with the advent of the ULSI device era, the area available for one memory cell has become very small. ing. The manufacturing of dynamic cells such as DRAMs includes a process of forming contacts with transistors, capacitors, and peripheral circuits. However, the difference in level when stacked capacitors are very large for ULSI products, it is necessary to connect to peripheral circuits. Multi-level contacts are widely adopted.
[0003]
In ULSI products, it is customary to use self-alignment contacts. However, if it is not necessary to use self-alignment contact technology, the spacers and caps of the gate electrode can be formed of TEOS oxide. .
[0004]
FIG. 1 shows a plurality of contact holes 18 having multi-levels with different depths.
[0005]
A silicon substrate 9 provides the basis of a semiconductor device, on which elements such as transistors and capacitors are formed. A plate poly layer 10 as a third conductive layer is formed at the highest position and connected to the capacitor 11. A bit line 13 is formed at an intermediate height. The bit line 13 includes a tungsten silicide layer 13a and a polysilicon layer 13b as second conductive layers. Further, a word line 17 is formed at the lowest position, and the word line 17 includes an oxide cap layer 17a, an oxide spacer 17b, a tungsten silicide layer 17c as a third conductive layer, and a polysilicon layer 17d. ing.
[0006]
For each of the conductive layers formed in multi-levels having different heights, a multi-level contact hole 18 is formed by etching the BPSG layer 19 using the developed photoresist layer 20 as a mask. At that time, if the degree of device integration is not high, it is not necessary to use a self-aligned contact and an antireflection layer. In this case, the multilevel contact hole is formed by an etching process using a fluorine-containing gas as an etchant. can do.
[0007]
In the case of ULSI products having a higher degree of integration, the cell density becomes high, and thus the optical proximity effect must be improved by using an antireflection layer. In addition, self-alignment contact technology is used to increase micro-dimensional accuracy. The inorganic antireflection layer is usually formed from silicon nitride (Si ₃ N ₄ ) or silicon oxynitride (SiON). Further, because of the self-alignment, the material of the gate electrode spacer and cap layer is silicon nitride (Si ₃ N ₄ ).
[0008]
FIG. 2 shows a ULSI device based on a silicon substrate 29. In this case, the plate poly layer 30 connected to the capacitor 31 is the same, but the bit line 33 is composed of a tungsten silicide layer 33a, a polysilicon layer 33b, and a silicon oxynitride layer 33c as an antireflection layer. The line 37 includes a silicon nitride cap layer 37a, a silicon nitride spacer 37b, a tungsten silicide layer 37c, and a polysilicon layer 37d. The silicon oxynitride layer 33c (or Si ₃ N ₄ layer) on the tungsten silicide layer 33a constituting the bit line 33 is used as an antireflection layer or an etching hard mask.
[0009]
[Problems to be solved by the invention]
In the conventional etching process 40 for forming the multi-level contact hole 41, such as developing the photoresist layer 38 on the insulating BPSG layer 39, the silicon nitride layer 37a and the silicon oxynitride layer 33c are formed. The etch stop / polymer tends to re-growth, so that contact with the underlying conductive layer is not obtained. Moreover, the etching selectivity of the photoresist is poor. That is, as shown in FIG. 3, the tungsten silicide layers 33a and 37c may not be exposed .
[0010]
Focusing on such problems, the present invention is highly accurate so that it can reliably penetrate silicon nitride layers, silicon oxynitride layers, etc. without deteriorating photoresist loss in the manufacturing process of semiconductor devices. A contact hole forming method is provided.
[0011]
[Means for Solving the Problems]
According to the present invention, a first conductive layer having a cap layer made of a silicon nitride film on the lowermost portion in an insulating layer made of a BPSG film formed on a substrate is formed at a middle height with silicon nitride. The semiconductor device structure having the second conductive layer having an antireflection layer formed of a ride film or a silicon oxynitride film on the upper side and the third conductive layer connected to the capacitor at the highest level formed at least in a multi-level. a contact hole formation method for forming a contact hole exposing at least the respective conductive layers by etching the insulating layer, a hole reaching the cap layer and the antireflection _{layer, N 2, CO, Ar,} C 4 F 8 , CH 3 _F, a first etching step of forming a plasma etching using inclusive etchants O _2, the cap layer A contact hole reaching the third conductive layer with through fine the antireflection layer reaches the first and second conductive _{_{_{layer, N 2, CO, Ar,}}} C 4 F 8, CH 3 F , A _second etching step formed by plasma etching using an etchant containing O ₂ , the first etching step includes: 0 <N ₂ ≦ 20, 0 <CO ≦ 200, 100 ≦ Ar ≦ 600, ₈ ≦ C ₄ F ₈ ≦ 40, 1 ≦ CH ₃ F ≦ 7, 0 <O ₂ ≦ 20 sccm, and the flow ratio of C ₄ F ₈ / CH ₃ F / O ₂ is 6: 1: 3 and the second etching step is performed at a flow rate ratio of C ₄ F ₈ / CH ₃ F / O ₂ of 6: 2: 3.
[0012]
The second etching process in the above case is as follows: 0 <N ₂ ≦ 20 , 0 < CO ≦ 200, 100 ≦ Ar ≦ 600, ₈ ≦ C ₄ F ₈ ≦ 40, ₃ ≦ CH ₃ F ≦ 14, 0 <O ₂ ≦ 20 sccm flow rate. In addition, the first and second conductive layers are silicide, the first and second conductive layers are tungsten silicide, and the first etching step is performed with a power in the range of 1000 to 2000 watts. Is preferred .
[0013]
Such a two-step etching method of the present invention produces a polymer on the surface of polysilicon when etching polysilicon, and etches a silicon nitride layer or a silicon oxynitride layer without regrowth of the polymer. can do.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Referring to FIG. 4, a silicon substrate 51 is provided as a basis for a semiconductor device, and a plate poly layer 60, a bit line 63, and a word line 67 are formed in an insulating layer 69 formed on the silicon substrate. .
[0015]
The plate poly layer 60 is connected to the capacitor 61 as the third conductive layer at the highest position. The bit line 63 includes a tungsten silicide layer 63a, a polysilicon layer 63b, and a silicon oxynitride layer 63c, which is an antireflection layer, as silicide, which is a second conductive layer. As the antireflection layer, silicon nitride (Si ₃ N ₄ ) can also be used. The word line 67 includes a silicon nitride cap layer 67a, a nitride spacer 67b, a tungsten silicide layer 67c as a first conductive layer, and a polysilicon layer 67d. Note that the first conductive layer 63a and the second conductive layer 67c may be WSi, TiSi, or CoSi.
[0016]
In this example, the photoresist layer 68 is developed on the insulating layer 69 preferably made of BPSG, and the first etching 70 is performed using this as a mask. This first etching step 70 is performed in the following manner: 0 <N ₂ ≦ 20, 0 < CO ≦ 200, 100 ≦ Ar ≦ 600, ₈ ≦ C ₄ F ₈ ≦ 40, 1 ≦ CH ₃ F ≦ 7, 0 <O _2. A plasma etch technique using a mixed gas of N ₂ , CO, Ar, C ₄ F ₈ , CH ₃ F, and O ₂ with a flow rate of ≦ 20 sccm m is used. At this time, in particular, the flow ratio of C ₄ F ₈ / CH ₃ F / O ₂ is set to about 6: 1: 3. Preferably, the power used for the first etching step 70 is 1000 to 2000 watts.
[0017]
Such etching 70 exhibits a good selectivity between the photoresist layer 68 and the insulating layer 69, and the selectivity of the photoresist layer 68 with respect to the insulating layer 69 is high, so that the photoresist in the first etching step 70 is high. Removal of layer 68 is minimized. The selection ratio of the photoresist layer 68 to the insulating layer 69 according to this example is about 8-9. In addition, this etching stops on the surfaces of the silicon oxynitride layer 63c and the silicon nitride layer 67a. Thereby, a contact hole 71 is formed.
[0018]
Referring to FIG. 5, after the first etching step 70, the second etching 75 is performed to dig down the contact hole 71 and form a multilevel contact hole 77. This second etching step 75 uses the same plasma technique as the first etching step 70 except that it uses a CH ₃ F concentration different from the first etching step 70.
[0019]
In the second etching step 75, the flow rate ratio of C ₄ F ₈ / CH ₃ F / O ₂ is set to about 6: 2: 3. The flow rate of CH ₃ F is _{3 to} 14 sccm. And preferably, the electric power used for this etching process shall be 1000-2000 watts.
[0020]
Such second etching step 75 is to since it is possible to prevent the etch stop in silicon oxynitride layer 63c and the silicon nitride layer 67a, contact hole 77 is silicon nitride layer 67a and silicon oxynitride 63c The lower conductive layers 63a and 67c can be reliably exposed. This also forms a contact hole 77 that reaches the plate poly layer 60 and the substrate 51. Furthermore, the second etching step 75 has a selectivity of the photoresist layer 68 and the insulating layer 69 exceeding 15, which is an important advantage of the present invention .
[0021]
The use of high H-containing fluorocarbon chemicals, such as CH ₃ F, in the two-stage etching process is a particularly important feature.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a prior art multilevel contact hole forming method that does not use a self-aligned contact and an antireflection layer.
FIG. 2 is a cross-sectional view of a semiconductor device illustrating a conventional multi-level contact hole forming process using a self-aligned contact and an antireflection layer.
FIG. 3 is a cross-sectional view of a semiconductor device illustrating a step following FIG.
FIG. 4 is a cross-sectional view of a semiconductor device illustrating a process for forming a multilevel contact hole according to the present invention.
FIG. 5 is a cross-sectional view of a semiconductor device illustrating a step following FIG.

Claims

基板上に形成されたＢＰＳＧ膜からなる絶縁層内に、一番低いところにシリコンナイトライド膜からなるキャップ層を上部にもつ第１の導電層を、中間の高さにシリコンナイトライド膜又はシリコンオキシナイトライド膜からなる反射防止層を上部にもつ第２の導電層を、一番高いところでキャパシタに接続する第３の導電層を、少なくともマルチレベルに形成した半導体装置構造の前記絶縁層をエッチングして少なくとも前記各導電層を露出させるコンタクトホールを形成するコンタクトホール形成方法において、
前記キャップ層及び前記反射防止層に到達するホールを、Ｎ_２、ＣＯ、Ａｒ、Ｃ_４Ｆ_８、ＣＨ_３Ｆ、Ｏ_２を含んだエッチング剤によるプラズマエッチングで形成する第１のエッチング工程と、
前記キャップ層及び前記反射防止層を貫通して前記第１及び第２の導電層へ到達するとともに前記第３の導電層に到達するコンタクトホールを、Ｎ_２、ＣＯ、Ａｒ、Ｃ_４Ｆ_８、ＣＨ_３Ｆ、Ｏ_２を含んだエッチング剤によるプラズマエッチングで形成する第２のエッチング工程と、を実施するにあたり、
前記第１のエッチング工程は、０＜Ｎ_２≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ_４Ｆ_８≦４０、１≦ＣＨ_３Ｆ≦７、０＜Ｏ_２≦２０sccmの各流量で且つＣ_４Ｆ_８／ＣＨ_３Ｆ／Ｏ_２の流量比を６：１：３として実行し、
前記第２のエッチング工程は、Ｃ_４Ｆ_８／ＣＨ_３Ｆ／Ｏ_２の流量比を６：２：３として実行する
ことを特徴とするコンタクトホール形成方法。On the formed of BPSG film insulating layer on a substrate, a first conductive layer having a cap layer of silicon nitride film at lowest at the top, a silicon nitride film or silicon in the middle of the height Etching the insulating layer of the semiconductor device structure in which the second conductive layer having an antireflection layer made of an oxynitride film on the top and the third conductive layer connected to the capacitor at the highest level is formed at least in a multi-level In the contact hole forming method of forming a contact hole exposing at least each of the conductive layers,
A hole reaching the cap layer and the antireflection _layer, and N 2, _CO, _Ar, first etching step of forming a plasma etching with _{C 4 F 8, CH 3 F} , etchant containing _{O 2,}
A contact hole reaching the third conductive layer with through the cap layer and the antireflection layer to reach the first and second conductive _{layer, N 2, CO, Ar,} C 4 F 8, In performing the second etching step formed by plasma etching with an etchant containing CH ₃ F, O ₂ ,
In the first etching step, 0 <N ₂ ≦ 20, 0 <CO ≦ 200, 100 ≦ Ar ≦ 600, ₈ ≦ C ₄ F ₈ ≦ 40, 1 ≦ CH ₃ F ≦ 7, 0 <O ₂ ≦ 20 sccm And the flow rate ratio of C ₄ F ₈ / CH ₃ F / O ₂ is 6: 1: 3,
The contact hole forming method, wherein the second etching step is performed with a flow rate ratio of C ₄ F ₈ / CH ₃ F / O ₂ being 6: 2: 3.

前記第２のエッチング工程で、０＜Ｎ _２ ≦２０、０＜ＣＯ≦２００、１００≦Ａｒ≦６００、８≦Ｃ _４Ｆ _８ ≦４０、３≦ＣＨ _３Ｆ≦１４、０＜Ｏ _２ ≦２０sccmの各流量とする請求項１記載のコンタクトホール形成方法。In the second etching step, 0 <N ₂ ≦ 20 , 0 < CO ≦ 200, 100 ≦ Ar ≦ 600, ₈ ≦ C ₄ F ₈ ≦ 40, ₃ ≦ CH ₃ F ≦ 14, 0 <O ₂ ≦ 20 The contact hole forming method according to claim 1, wherein each flow rate is sccm.

第１及び第２の導電層がシリサイドである請求項１又は２に記載のコンタクトホール形成方法。 The contact hole forming method according to claim 1, wherein the first and second conductive layers are silicide .

第１及び第２の導電層がタングステンシリサイドである請求項３記載のコンタクトホール形成方法。 4. The contact hole forming method according to claim 3 , wherein the first and second conductive layers are tungsten silicide .

第１のエッチング工程を１０００〜２０００ワットの範囲の電力で実行する請求項１〜４のいずれか１項に記載のコンタクトホール形成方法。 The contact hole forming method according to claim 1, wherein the first etching step is performed with a power in a range of 1000 to 2000 watts .