JP4169410B2 - Contact hole formation method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法に関し、より具体的には、製造工程におけるマルチレベルコンタクトの形成方法に関する。
【0002】
【従来の技術】
半導体業界ではデバイス面積の縮小が最重要課題の一つであるが、ULSIデバイス時代の到来でメモリデバイスのメモリセルサイズが縮小された結果、メモリセル1個に利用可能な面積は非常に小さくなっている。DRAMなどのダイナミックセルの製造には、トランジスタ、キャパシタ、そして周辺回路とのコンタクト形成過程が含まれるが、スタック形キャパシタとした場合の段差はULSI製品にとって非常に大きいため、周辺回路との接続にマルチレベルコンタクトが広く採用されている。
【0003】
また、ULSI製品ではセルフアライメント式コンタクトを使用するのが通例であるが、セルフアライメント式コンタクト技術を使用する必要がなければ、ゲート電極のスペーサ及びキャップをTEOS酸化物で形成することが可能である。
【0004】
図1には、深さの違うマルチレベルとした複数のコンタクトホール18の様子を示している。
【0005】
シリコン基板9が半導体デバイスの基礎を提供しており、この上にトランジスタやキャパシタなどの各素子が形成されている。一番高いところに第3の導電層としてのプレートポリ層10が形成され、キャパシタ11と接続されている。また、中間の高さにビットライン13が形成されており、このビットライン13は、第2の導電層としてのタングステンシリサイド層13a及びポリシリコン層13bから構成されている。さらに、一番低いところにワードライン17が形成されており、このワードライン17は、オキサイドキャップ層17a、オキサイドスペーサ17b、第3の導電層としてのタングステンシリサイド層17c及びポリシリコン層17dから構成されている。
【0006】
これら高さの違うマルチレベルに形成された各導電層に対しては、現像したフォトレジスト層20をマスクとしてBPSG層19をエッチングすることにより、マルチレベルコンタクトホール18が形成される。その際、デバイスの集積度が高くなければ、セルフアライメント式コンタクト及び反射防止層の使用は不要であるから、この場合のマルチレベルコンタクトホールは、フッ素含有ガスをエッチング剤として使用するエッチング工程で形成することができる。
【0007】
より集積度の高いULSI製品の場合、セル密度が高くなるため、反射防止層を使用して光近接効果を改善しなければならない。また加えて、微小寸法精度を高めるため、セルフアライメント式コンタクト技術が使用される。無機反射防止層は通常、シリコンナイトライド(Si3N4)やシリコンオキシナイトライド(SiON)から形成される。また、セルフアラインのため、ゲート電極のスペーサ及びキャップ層の材料がシリコンナイトライド(Si3N4)となる。
【0008】
図2に、シリコン基板29を基礎としたULSIデバイスを示す。この場合、キャパシタ31に接続されるプレートポリ層30は同じであるが、ビットライン33は、タングステンシリサイド層33a、ポリシリコン層33b、そして反射防止層のシリコンオキシナイトライド層33cから構成され、ワードライン37は、シリコンナイトライドキャップ層37a、シリコンナイトライドスペーサ37b、タングステンシリサイド層37c及びポリシリコン層37dから構成される。ビットライン33を構成するタングステンシリサイド層33aの上のシリコンオキシナイトライド層33c(Si3N4層でも可)は、反射防止層又はエッチングハードマスクとして使用される。
【0009】
【発明が解決しようとする課題】
フォトレジスト層38を絶縁層であるBPSG層39の上に現像するといった、マルチレベルコンタクトホール41を形成するための従来のエッチングプロセス40では、シリコンナイトライド層37a及びシリコンオキシナイトライド層33cの上にエッチストップ/ポリマーが再成長する傾向があるため、下層にある導電層との接触が得られない。しかも、フォトレジストの食刻選択性も悪い。つまり、図3に示すように、タングステンシリサイド層33a,37cが露出しないことがある。
【0010】
このような課題に着目して本発明は、半導体装置の製造工程において、フォトレジスト損失を悪化させずにシリコンナイトライド層やシリコンオキシナイトライド層などを確実に貫通することのできるような高精度のコンタクトホール形成方法を提供する。
【0011】
【課題を解決するための手段】
本発明は、基板上に形成されたBPSG膜からなる絶縁層内に、一番低いところにシリコンナイトライド膜からなるキャップ層を上部にもつ第1の導電層を、中間の高さにシリコンナイトライド膜又はシリコンオキシナイトライド膜からなる反射防止層を上部にもつ第2の導電層を、一番高いところでキャパシタに接続する第3の導電層を、少なくともマルチレベルに形成した半導体装置構造の前記絶縁層をエッチングして少なくとも前記各導電層を露出させるコンタクトホールを形成するコンタクトホール形成方法において、前記キャップ層及び前記反射防止層に到達するホールを、N2、CO、Ar、C4F8、CH3F、O2を含んだエッチング剤によるプラズマエッチングで形成する第1のエッチング工程と、前記キャップ層及び前記反射防止層を貫通して前記第1及び第2の導電層へ到達するとともに前記第3の導電層に到達するコンタクトホールを、N2、CO、Ar、C4F8、CH3F、O2を含んだエッチング剤によるプラズマエッチングで形成する第2のエッチング工程と、を実施するにあたり、前記第1のエッチング工程は、0<N2≦20、0<CO≦200、100≦Ar≦600、8≦C4F8≦40、1≦CH3F≦7、0<O2≦20sccmの各流量で且つC4F8/CH3F/O2の流量比を6:1:3として実行し、前記第2のエッチング工程は、C4F8/CH3F/O2の流量比を6:2:3として実行することを特徴とする。
【0012】
上述の場合の第2のエッチング工程は、0<N 2 ≦20、0<CO≦200、100≦Ar≦600、8≦C 4 F 8 ≦40、3≦CH 3 F≦14、0<O 2 ≦20sccmの各流量とする。また、第1及び第2の導電層がシリサイドであること、第1及び第2の導電層がタングステンシリサイドであること、第1のエッチング工程を1000〜2000ワットの範囲の電力で実行することが好ましい。
【0013】
このような本発明の2工程エッチング法は、ポリシリコンをエッチングするときには該ポリシリコンの表面にポリマーを生成し、また、ポリマーを再成長させることなくシリコンナイトライド層やシリコンオキシナイトライド層をエッチングすることができる。
【0014】
【発明の実施の形態】
図4を参照すると、シリコン基板51が半導体デバイスの基礎として提供され、該シリコン基板上に形成された絶縁層69の中に、プレートポリ層60、ビットライン63、ワードライン67が形成されている。
【0015】
プレートポリ層60は、一番高位置にある第3の導電層としてキャパシタ61に接続されている。ビットライン63は、第2の導電層であるシリサイドとしてタングステンシリサイド層63a、ポリシリコン層63b、そして反射防止層であるシリコンオキシナイトライド層63cから構成されている。反射防止層としては、シリコンナイトライド(Si3N4)を使用することも可能である。ワードライン67は、シリコンナイトライドキャップ層67a、ナイトライドスペーサ67b、第1の導電層であるタングステンシリサイド層67c及びポリシリコン層67dから構成されている。なお、第1の導電層63a及び第2の導電層67cは、WSi、TiSi、CoSiのいずれかでもよい。
【0016】
本例では、好ましくはBPSGとした絶縁層69の上にフォトレジスト層68を現像し、これをマスクとして第1のエッチング70を実行する。この第1のエッチング工程70は、それぞれ0<N 2 ≦20、0<CO≦200、100≦Ar≦600、8≦C 4 F 8 ≦40、1≦CH 3 F≦7、0<O 2 ≦20 sccmmの流量としたN 2 、CO、Ar、C 4 F 8 、CH 3 F、O 2 の混合ガスを利用したプラズマエッチ技術を使用する。このとき特に、C 4 F 8 /CH 3 F/O 2 の流量比を6:1:3ほどにする。また好ましくは、第1のエッチング工程70に使用する電力は1000〜2000ワットとする。
【0017】
このようなエッチング70は、フォトレジスト層68と絶縁層69との間で良好な選択比を示し、絶縁層69に対するフォトレジスト層68の選択比が高いため、第1のエッチング工程70におけるフォトレジスト層68の除去は最小限に抑えられる。本例による絶縁層69に対するフォトレジスト層68の選択比は8〜9ほどになる。しかもこのエッチングは、シリコンオキシナイトライド層63c及びシリコンナイトライド層67aの表面で停止する。これにより、コンタクトホール71が形成される。
【0018】
図5を参照すると、上記第1のエッチング工程70の後、第2のエッチング75を実行することによりコンタクトホール71が掘り下げられ、マルチレベルコンタクトホール77が形成される。この第2のエッチング工程75は、第1のエッチング工程70とは異なるCH 3 F濃度を使用することを除き、第一のエッチング工程70と同様のプラズマ技術を使用する。
【0019】
第2のエッチング工程75では、C4F8/CH3F/O2の流量比を6:2:3ほどにする。また、CH3Fの流量は3〜14sccmにする。そして好ましくは、このエッチング工程に使用する電力は1000〜2000ワットとする。
【0020】
このような第2のエッチング工程75は、シリコンオキシナイトライド層63c及びシリコンナイトライド層67aにおけるエッチストップを阻止することができるので、コンタクトホール77はシリコンナイトライド層67a及びシリコンオキシナイトライド63cを貫通し、下層の各導電層63a,67cを確実に露出させられる。また、また、これにより、プレートポリ層60及び基板51に到達するコンタクトホール77も形成される。さらに、この第2のエッチング工程75は、フォトレジスト層68と絶縁層69との選択比が15を超え、本発明の重要な利点となる。
【0021】
上記2段階式エッチング法における高H含有フルオロカーボン化学物質、たとえばCH3Fの使用が、とりわけ重要な特徴である。
【図面の簡単な説明】
【図1】セルフアライメント式コンタクト及び反射防止層を使用していない従来技術のマルチレベルコンタクトホール形成方法による半導体デバイスの断面図。
【図2】セルフアライメント式コンタクト及び反射防止層を使用した従来技術のマルチレベルコンタクトホール形成工程を説明する半導体デバイスの断面図。
【図3】図2に続く工程を説明する半導体デバイスの断面図。
【図4】本発明に係るマルチレベルコンタクトホールの形成工程を説明する半導体デバイスの断面図。
【図5】図4に続く工程を説明する半導体デバイスの断面図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more specifically to a method for forming a multilevel contact in a manufacturing process.
[0002]
[Prior art]
In the semiconductor industry, reducing the device area is one of the most important issues, but as the memory cell size of the memory device has been reduced with the advent of the ULSI device era, the area available for one memory cell has become very small. ing. The manufacturing of dynamic cells such as DRAMs includes a process of forming contacts with transistors, capacitors, and peripheral circuits. However, the difference in level when stacked capacitors are very large for ULSI products, it is necessary to connect to peripheral circuits. Multi-level contacts are widely adopted.
[0003]
In ULSI products, it is customary to use self-alignment contacts. However, if it is not necessary to use self-alignment contact technology, the spacers and caps of the gate electrode can be formed of TEOS oxide. .
[0004]
FIG. 1 shows a plurality of
[0005]
A
[0006]
For each of the conductive layers formed in multi-levels having different heights, a
[0007]
In the case of ULSI products having a higher degree of integration, the cell density becomes high, and thus the optical proximity effect must be improved by using an antireflection layer. In addition, self-alignment contact technology is used to increase micro-dimensional accuracy. The inorganic antireflection layer is usually formed from silicon nitride (Si 3 N 4 ) or silicon oxynitride (SiON). Further, because of the self-alignment, the material of the gate electrode spacer and cap layer is silicon nitride (Si 3 N 4 ).
[0008]
FIG. 2 shows a ULSI device based on a
[0009]
[Problems to be solved by the invention]
In the
[0010]
Focusing on such problems, the present invention is highly accurate so that it can reliably penetrate silicon nitride layers, silicon oxynitride layers, etc. without deteriorating photoresist loss in the manufacturing process of semiconductor devices. A contact hole forming method is provided.
[0011]
[Means for Solving the Problems]
According to the present invention, a first conductive layer having a cap layer made of a silicon nitride film on the lowermost portion in an insulating layer made of a BPSG film formed on a substrate is formed at a middle height with silicon nitride. The semiconductor device structure having the second conductive layer having an antireflection layer formed of a ride film or a silicon oxynitride film on the upper side and the third conductive layer connected to the capacitor at the highest level formed at least in a multi-level. a contact hole formation method for forming a contact hole exposing at least the respective conductive layers by etching the insulating layer, a hole reaching the cap layer and the antireflection layer, N 2, CO, Ar, C 4 F 8 , CH 3 F, a first etching step of forming a plasma etching using inclusive etchants O 2, the cap layer A contact hole reaching the third conductive layer with through fine the antireflection layer reaches the first and second conductive layer, N 2, CO, Ar, C 4 F 8, CH 3 F , A second etching step formed by plasma etching using an etchant containing O 2 , the first etching step includes: 0 <N 2 ≦ 20, 0 <CO ≦ 200, 100 ≦ Ar ≦ 600, 8 ≦ C 4 F 8 ≦ 40, 1 ≦ CH 3 F ≦ 7, 0 <O 2 ≦ 20 sccm, and the flow ratio of C 4 F 8 / CH 3 F / O 2 is 6: 1: 3 and the second etching step is performed at a flow rate ratio of C 4 F 8 / CH 3 F / O 2 of 6: 2: 3.
[0012]
The second etching process in the above case is as follows: 0 <N 2 ≦ 20 , 0 < CO ≦ 200, 100 ≦ Ar ≦ 600, 8 ≦ C 4 F 8 ≦ 40, 3 ≦ CH 3 F ≦ 14, 0 <O 2 ≦ 20 sccm flow rate. In addition, the first and second conductive layers are silicide, the first and second conductive layers are tungsten silicide, and the first etching step is performed with a power in the range of 1000 to 2000 watts. Is preferred .
[0013]
Such a two-step etching method of the present invention produces a polymer on the surface of polysilicon when etching polysilicon, and etches a silicon nitride layer or a silicon oxynitride layer without regrowth of the polymer. can do.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Referring to FIG. 4, a
[0015]
The
[0016]
In this example, the
[0017]
Such etching 70 exhibits a good selectivity between the
[0018]
Referring to FIG. 5, after the first etching step 70, the second etching 75 is performed to dig down the
[0019]
In the second etching step 75, the flow rate ratio of C 4 F 8 / CH 3 F / O 2 is set to about 6: 2: 3. The flow rate of CH 3 F is 3 to 14 sccm. And preferably, the electric power used for this etching process shall be 1000-2000 watts.
[0020]
Such second etching step 75 is to since it is possible to prevent the etch stop in
[0021]
The use of high H-containing fluorocarbon chemicals, such as CH 3 F, in the two-stage etching process is a particularly important feature.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a prior art multilevel contact hole forming method that does not use a self-aligned contact and an antireflection layer.
FIG. 2 is a cross-sectional view of a semiconductor device illustrating a conventional multi-level contact hole forming process using a self-aligned contact and an antireflection layer.
FIG. 3 is a cross-sectional view of a semiconductor device illustrating a step following FIG.
FIG. 4 is a cross-sectional view of a semiconductor device illustrating a process for forming a multilevel contact hole according to the present invention.
FIG. 5 is a cross-sectional view of a semiconductor device illustrating a step following FIG.
Claims (5)
前記キャップ層及び前記反射防止層に到達するホールを、N2、CO、Ar、C4F8、CH3F、O2を含んだエッチング剤によるプラズマエッチングで形成する第1のエッチング工程と、
前記キャップ層及び前記反射防止層を貫通して前記第1及び第2の導電層へ到達するとともに前記第3の導電層に到達するコンタクトホールを、N2、CO、Ar、C4F8、CH3F、O2を含んだエッチング剤によるプラズマエッチングで形成する第2のエッチング工程と、を実施するにあたり、
前記第1のエッチング工程は、0<N2≦20、0<CO≦200、100≦Ar≦600、8≦C4F8≦40、1≦CH3F≦7、0<O2≦20sccmの各流量で且つC4F8/CH3F/O2の流量比を6:1:3として実行し、
前記第2のエッチング工程は、C4F8/CH3F/O2の流量比を6:2:3として実行する
ことを特徴とするコンタクトホール形成方法。On the formed of BPSG film insulating layer on a substrate, a first conductive layer having a cap layer of silicon nitride film at lowest at the top, a silicon nitride film or silicon in the middle of the height Etching the insulating layer of the semiconductor device structure in which the second conductive layer having an antireflection layer made of an oxynitride film on the top and the third conductive layer connected to the capacitor at the highest level is formed at least in a multi-level In the contact hole forming method of forming a contact hole exposing at least each of the conductive layers,
A hole reaching the cap layer and the antireflection layer, and N 2, CO, Ar, first etching step of forming a plasma etching with C 4 F 8, CH 3 F , etchant containing O 2,
A contact hole reaching the third conductive layer with through the cap layer and the antireflection layer to reach the first and second conductive layer, N 2, CO, Ar, C 4 F 8, In performing the second etching step formed by plasma etching with an etchant containing CH 3 F, O 2 ,
In the first etching step, 0 <N 2 ≦ 20, 0 <CO ≦ 200, 100 ≦ Ar ≦ 600, 8 ≦ C 4 F 8 ≦ 40, 1 ≦ CH 3 F ≦ 7, 0 <O 2 ≦ 20 sccm And the flow rate ratio of C 4 F 8 / CH 3 F / O 2 is 6: 1: 3,
The contact hole forming method, wherein the second etching step is performed with a flow rate ratio of C 4 F 8 / CH 3 F / O 2 being 6: 2: 3.
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