JP4165954B2

JP4165954B2 - Phase synchronization controller

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Publication number: JP4165954B2
Application number: JP07317799A
Authority: JP
Inventors: 優子鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-03-18
Filing date: 1999-03-18
Publication date: 2008-10-15
Anticipated expiration: 2019-03-18
Also published as: JP2000269949A

Description

【０００１】
【発明の属する技術分野】
本発明は位相同期制御装置に関し、特にクロック障害の対策機能であるホールドオーバの動作時に、出力周波数の位相同期制御を行う位相同期制御装置に関する。
【０００２】
【従来の技術】
近年、コンピュータ技術や光ファイバ技術の発展によって、高速コンピュータ通信、マルチメディア通信等の高度な通信サービスを提供するディジタル網が広く普及している。
【０００３】
ディジタル網を構築する場合、網内の装置は、基準となるクロックの周波数に同期して動作する。このような網同期を実現する回路としてＰＬＬ（Phase Locked Loop)があり、特に有線通信ではディジタルＰＬＬが主流である。
【０００４】
図９はディジタルＰＬＬの概略構成を示す図である。ディジタルＰＬＬ３００は、網から受信する入力リファレンスクロックｆｒとＰＬＬが出力する網同期クロックｆｏとのフィードバックを常時比較し、ＰＬＬが出力する網同期クロックｆｏを入力リファレンスクロックｆｒに追従させる。
【０００５】
位相比較器３０１は、入力リファレンスクロックｆｒと出力周波数ｆｏとの位相を比較し、位相差を出力する。Ａ／Ｄ変換器３０２は、この位相差をディジタル化する。ＰＬＬ制御部３０３は、ＣＰＵ、ＲＯＭ、ＲＡＭ等で構成され、ディジタル化された位相差にもとづいて、ＶＣＸＯ（電圧制御水晶発振器）３０５の制御を行うための制御信号を出力する。
【０００６】
Ｄ／Ａ変換器３０４は、この制御信号をアナログ化して直流電圧にして出力する。ＶＣＸＯ３０５は、直流電圧に対応した出力周波数を発振する。分周器３０６は、出力周波数ｆｏをＮ分周し、分周信号ｆｏ／Ｎを位相比較器３０１に入力する。
【０００７】
このような構成に対し、ＰＬＬ制御部３０３は、分周信号ｆｏ／Ｎがｆｒと一致するようにＶＣＸＯ３０５を制御する。
一方、ＰＬＬは、入力リファレンスクロックに異常（クロック断など）が発生した場合には、同期中に記録したクロック特性情報にしたがった網同期クロックを出力するホールドオーバといわれる自走モードになる。このようなホールドオーバ動作時のＰＬＬ出力は、信頼性の高いものでなければならない。
【０００８】
【発明が解決しようとする課題】
しかし、上記のようなホールドオーバ機能を持つ従来のＰＬＬは、同期状態中にメモリに記録する情報として、周波数値や位相差の値そのものを記録しており、さらに同期時の動作により近づけるために、記録する情報数も大量に必要とされるため、メモリの容量が非常に大きくなってしまうといった問題があった。
【０００９】
また、記録した情報の最新のものと最も古いものとでは差分があり、この差分のために、ＰＬＬ出力に急激な変動を与えてしまうといった問題があった。
さらに、従来の網同期制御では、スリップ発生間隔が短いといった問題があった。図１０はスリップ発生を説明する図である。
【００１０】
図のディジタル網は、クロックソースＣＫを有する上位局Ａと、伝送路端に設置される同期端局装置１００を含む送信局Ｂと、伝送路端に設置される同期端局装置２００を含む受信局Ｃと、から構成されている。
【００１１】
上位局Ａは、クロック分配路で送信局Ｂと受信局Ｃに接続し、送信局Ｂと受信局Ｃは、ディジタル情報伝送路で接続している。
同期端局装置１００、２００はそれぞれ、クロック抽出部１０１、２０１とクロック生成部１０２、２０２と情報メモリ１０３、２０３とから構成される。
【００１２】
クロック抽出部１０１、２０１は、ディジタル情報からクロックを抽出する。クロック生成部１０２は、クロックソースＣＫからのクロックｆａに同期した送信クロックｆｂ（＝ｆａ＋Δｆｂ）を生成し、クロック生成部２０２は、クロックソースＣＫからのクロックｆａに同期した受信クロックｆｃ（＝ｆａ＋Δｆｃ）を生成する。情報メモリ１０３、２０３は、ディジタル情報を格納する。
【００１３】
ここで、受信局Ｃに着目して説明すると、まず、受信局Ｃは送信局Ｂから受信したディジタル情報を、クロック抽出部２０１で抽出した受信クロックｆｂ１によりいったん情報メモリ２０３に書き込む。
【００１４】
そして、クロック生成部２０２から供給されるクロックｆｃにより読み出しを行って装置内に取り込む。
したがって、伝送路上で発生するジッタ（Δｆｂ、Δｆｃ）や瞬断等、ある程度の位相変動は、この情報メモリ２０３で吸収することができる。ところが、図のように上位局Ａから受信局Ｃへのクロック分配路（ディジタル回線）に障害が発生した場合、受信局Ｃはクロック抽出を止め、ホールドオーバ状態に入る。ワンダ（長い周期で生じる位相差が存在する状態）のピークでホールドオーバ状態に入った場合などは、受信局Ｃにおけるデータ受信クロックｆｂ1とホールドオーバにより生成されるクロックｆｃとに周期的（ワンダの周期）に大きな差分が発生し、書き込みが終わらないうちに読み出したり、書き込む情報が多すぎてオーバフローしたりして、ビットエラーとなるスリップが発生してしまう。
【００１５】
網同期制御は、このようなスリップの発生や位相変動要因を抑制し、安定したクロック周波数のディジタル網を構築しなければならない。
本発明はこのような点に鑑みてなされたものであり、網同期の品質及び信頼性の向上を図った位相同期制御装置を提供することを目的とする。
【００１６】
また、本発明の他の目的は、網同期の品質及び信頼性の向上を図ったＰＬＬ装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、クロック障害の対策機能であるホールドオーバの動作時に、出力周波数の位相同期制御を行う位相同期制御装置１０において、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段１１と、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる履歴情報補償手段１２と、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段１３と、を有することを特徴とする位相同期制御装置１０が提供される。
【００１８】
ここで、履歴情報保存手段１１は、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する。履歴情報補償手段１２は、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる。ドリフト補正手段１３は、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正する。
【００１９】
また、図２に示すような、信号の位相同期制御を行うＰＬＬ装置１において、出力周波数を発振する出力周波数発振手段５０と、入力信号の周波数と出力周波数との位相を比較して、位相差を出力する位相比較手段２０と、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段１１と、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる履歴情報補償手段１２と、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段１３と、から構成されるＰＬＬ制御手段１００と、を有することを特徴とするＰＬＬ装置１が提供される。
【００２０】
ここで、出力周波数発振手段５０は、出力周波数を発振する。位相比較手段２０は、入力信号の周波数と出力周波数との位相を比較して、位相差を出力する。履歴情報保存手段１１は、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する。履歴情報補償手段１２は、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる。ドリフト補正手段１３は、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正する。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明の位相同期制御装置の原理図である。
【００２２】
図のグラフは、ホールドオーバを説明するものであり、縦軸に位相偏差、横軸に経過時間ｔをとってある。時間ｔ０がクロック断が起きた時間であり、０〜ｔ０が同期状態、ｔ０以降がホールドオーバである。
【００２３】
ホールドオーバは、クロックパスが切れた時、クロックパスが切れる直前の位相偏差で自走を開始し（次段の装置に対し、記録した入力リファレンスクロックを供給する）機能のことをいう。
【００２４】
なお、時間がある程度経過すると、従来では発振器の周波数ドリフト率（環境条件によって変化する）に対応して位相偏差は徐々に増えていくが、本発明では、後述するドリフト補正を行って、ホールドオーバ時のクロックの信頼性を高めている。
【００２５】
位相同期制御装置１０は、このようなクロック障害の対策機能であるホールドオーバの動作時に、出力周波数の位相同期制御を行う。
履歴情報保存手段１１は、同期時の出力周波数の位相偏差（または周波数偏差、以降同様）の基準値及び基準値に対する方向を符号化したデータからなる履歴データ（以下、ヒストリデータと呼ぶ）を生成し、時系列に保存する。
【００２６】
履歴情報補償手段１２は、最新のヒストリデータと最古のヒストリデータとの差分を補償して、出力周波数の位相同期制御に反映させる。
ドリフト補正手段１３は、出力周波数のすべての位相偏差幅を算出することで出力周波数の中心周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、ヒストリデータに対して、ずれ幅分のオフセットを加えてドリフトを補正する。
【００２７】
位相偏差監視手段１４は、出力周波数の位相偏差を監視し、入力された位相差に異常があった場合に位相偏差が正常であるならば、入力リファレンスクロックに異常があるものとみなして、ホールドオーバへ移行させる。
【００２８】
ワンダ・エミュレーション手段１５は、出力周波数のピーク間の間隔をヒストリデータを利用して記録し、同期中に存在していたワンダをモデル化する。そして、モデル化したワンダのエミュレーションを行って、出力周波数の位相同期制御を行う。なお、上記の各構成手段の詳細は後述する。
【００２９】
次に位相同期制御装置１０を適用したＰＬＬ装置について説明する。図２はＰＬＬ装置の構成を示す図である。ＰＬＬ装置１は、ディジタルＰＬＬであり、網から受信する入力リファレンスクロックｆｒと出力周波数ｆｏとのフィードバック制御を行って、出力周波数ｆｏを入力リファレンスクロックｆｒに追従させる。位相比較手段２０は、入力リファレンスクロックｆｒと出力周波数ｆｏとの位相を比較し、位相差を出力する。Ａ／Ｄ変換手段３０は、この位相差をディジタル化する。
【００３０】
ＰＬＬ制御手段１００は、同期制御手段１１０と、位相同期制御装置１０と、出力制御手段１２０とから構成される。同期制御手段１１０はＰＬＬの同期状態時の位相同期制御、位相同期制御装置１０はホールドオーバ時の位相同期制御を行う。そして、出力制御手段１２０は、同期制御手段１１０及び位相同期制御装置１０からの位相制御情報にもとづいて、ＶＣＸＯ５０に対し、入力リファレンスクロックｆｒの追従制御を行うための制御信号ＣＮＴを出力する。位相同期制御装置１０内部の構成手段の概略説明は上述したので省略する。
【００３１】
Ｄ／Ａ変換手段４０は、制御信号ＣＮＴをアナログ化して直流電圧を出力する。出力周波数発振手段（ＶＣＸＯ）５０は、直流電圧に対応した出力周波数ｆｏを発振する。分周器６０は、出力周波数ｆｏをＮ分周し、分周信号ｆｏ／Ｎを位相比較手段２０に入力する。位相偏差抽出手段７０は、出力周波数ｆｏから位相偏差を抽出し、ＰＬＬ制御手段１００に送信する。
【００３２】
また、分周制御手段８０は、電源投入時の入力リファレンスクロックｆｒの引き込み動作（位相ずれから位相ずれがない状態へ移行する動作）時には、ロック状態になるまで、入力リファレンスクロックｆｒの分周値を段階的に切り替える。詳細は後述する。
【００３３】
以上説明したように、本発明の位相同期制御装置１０及び位相同期制御装置１０を適用したＰＬＬ装置１は、同期時の出力周波数ｆｏの位相偏差からヒストリデータを生成することで効率のよいロギングを行うことが可能になる。
【００３４】
また、最新ヒストリデータと最古ヒストリデータとの差分を補償して出力周波数に反映させるので、出力周波数ｆｏに急激な変動を与えることを防ぐことが可能になる。
【００３５】
さらに、出力周波数ｆｏの中心周波数のドリフトを監視して、ずれ幅分のオフセットをヒストリデータに加えることにより、効率よくドリフトの補正を行うことが可能になる。
【００３６】
また、出力周波数ｆｏの位相偏差を常時監視することで、入力リファレンスクロックｆｒのクロック断を早期に検出することが可能になる。
さらに、ワンダをモデル化し、エミュレーションすることで、スリップ発生を抑制することが可能になる。
【００３７】
次に位相偏差監視手段１４について説明する。位相偏差監視手段１４は、同期状態での、位相比較手段２０の出力する位相差を一定周期で読み取りつつ、同時に位相偏差抽出手段７０が抽出した出力周波数ｆｏの位相偏差を監視する。
【００３８】
位相差に異常な変動が見られた場合、その原因が出力周波数ｆｏの異常変動によるものなのか、入力リファレンスクロックｆｒの異常によるものなのかを判断する。ここで、出力周波数ｆｏが正常な範囲内であった場合、入力リファレンスクロックｆｒの異常と判断して、ホールドオーバ動作を開始する。
【００３９】
このように、本発明の位相偏差監視手段１４は、位相偏差を常時監視してホールドオーバに入る構成としたので、クロック断以外の異常な入力リファレンスクロックｆｒに追従する可能性を減少させることが可能になる。
【００４０】
次に分周制御手段８０について説明する。従来のディジタルＰＬＬでは、位相比較回路に引き込む出力周波数ｆｏと入力リファレンスクロックｆｒとを固定値で分周し、比較結果にもとづいて、固定の追従精度でＶＣＸＯを制御していた。
【００４１】
そして、ディジタルＰＬＬでは、位相差を測定する基準クロックの量子化誤差をなるべく小さくするためには、分周値を極力小さくする必要がある。ところが、分周値を小さくするほど、測定に時間にかかってしまう（例えば、１Ｈｚにすれば１秒かかる）。
【００４２】
一般的には、パワーオン直後の出力周波数ｆｏと入力リファレンスクロックｆｒとでは、比較的大きな周波数差が存在するため、従来のような固定分周値、固定追従精度では、量子化誤差を小さくして、さらにＰＬＬ追従精度をあげようとすると引き込み時間がかかってしまう。
【００４３】
したがって、本発明の分周制御手段８０は、入力リファレンスクロックｆｒの分周値をパワーオン時には、段階的に切り替えてロック状態にもっていく。すなわち、パワーオン直後では、入力リファレンスクロックｆｒと出力周波数ｆｏとの位相偏差が大きいために分周値を大きくし、徐々に近づいてきたら分周値を小さくしてロック状態にもっていく。
【００４４】
また、分周制御手段８０で行う制御と合わせて、ＰＬＬ制御手段１００の出力制御手段１２０でも、追従精度を段階的に切り替えていく。すなわち、パワーオン直後では、入力リファレンスクロックｆｒと出力周波数ｆｏとの位相偏差が大きいために追従精度を大きくし、徐々に近づいてきたら追従精度を小さくしてロック状態にもっていく。
【００４５】
以上説明したように、本発明のように、パワーオン時での分周値及び追従精度の段階的な切替えを行うことにより、初期のアンロック状態から、すみやかに、かつ安定して出力周波数ｆｏを入力リファレンスクロックｆｒに追従させることができ、かつ引き込み時間を適切に短縮することが可能になる。
【００４６】
次に履歴情報保存手段１１について説明する。履歴情報保存手段１１は、出力周波数ｆｏが入力リファレンスクロックｆｒに追従している同期状態の間、ホールドオーバ機能を実現するためにクロック動作を示すためのヒストリデータをメモリに保存する。
【００４７】
このヒストリデータのポイント数が多いほどホールドオーバ状態での、実際の同期時のクロック動作により近いものを再現できる。そこでより小さいメモリ領域でより多くのヒストリデータを残すために、同期時の出力周波数ｆｏの位相偏差の基準値及び基準値に対する方向を符号化したデータからなるヒストリデータを生成し、時系列に保存していく。
【００４８】
図３はヒストリデータの保存の様子を示す図である。図には、方向を示す符号化データを保存する領域１１ａと、方向なし（基準値に対応）の連続回数を保存する領域１１ｂが示されている。
【００４９】
保存制御としては、まず、ヒストリデータを位相差の値そのものではなく、位相偏差の方向を符号化してデータとして残す。位相差の比較出力がされた時点で、ＰＬＬ制御手段１００が出力周波数ｆｏを上げる（増える）方向に制御した場合を＋方向とし、ヒストリには＋１を残す。
【００５０】
また、出力周波数ｆｏを下げる（減る）方向に制御した場合を−方向とし、ヒストリには−１を残す。出力周波数ｆｏを何も制御しなかった場合には０を残す。０が連続した場合は、連続回数のカウント値を残す。
【００５１】
以上説明したように、履歴情報保存手段１１を設けて、ホールドオーバのためのヒストリデータの保存制御を行う構成とした。
従来では周波数値や位相差の値そのものを保存していたので、位相差カウント値と同幅のサイズ分を測定毎に残していたため（１つの情報に２バイト以上要していた）、大きなメモリ容量を必要としていたが、本発明の履歴情報保存手段１１では、方向のみを符号化したデータを保存するため、最大で１バイト、場合によっては２ビット単位で残すことが可能であり、小さいメモリサイズを用いて、実際に同期していた期間のクロック動作により近いクロックが生成することが可能になる。
【００５２】
なお、上記のようなヒストリデータを生成して位相同期制御を行った場合でも、クロック供給諸元（例えば、ＳＯＮＥＴ等のクロック・ストラタム・レベル）を十分満たす。
【００５３】
次に履歴情報補償手段１２について説明する。ホールドオーバ状態で参照するヒストリデータは、その最新の値と最も古い値との間に、ある程度の差分がある。
【００５４】
このため、ヒストリデータを履歴の時間軸と同一方向のみにシステマチックに読み出すだけでは、この差分が出力周波数ｆｏの瞬間的な変動として出力されてしまう。
【００５５】
したがって、本発明の履歴情報補償手段１２は、最新のヒストリデータから最古のヒストリデータへ時間軸を遡って読み出し、最古のヒストリデータに到達した際は、その最古のヒストリデータから最新のヒストリデータへ時間軸にそって読み出すことを繰り返すことで（このようなサイクリックな読み出し制御を以降、ミラーリングと呼ぶ）、差分を補償して瞬間的変動を抑制し、出力周波数ｆｏの位相同期制御に反映させる。
【００５６】
図４はミラーリングを示す図である。縦軸に出力周波数ｆｏの位相偏差（出力の変動値）、横軸に経過時間ｔをとり、図中の折れ線グラフはヒストリデータを示している。
【００５７】
時間ｔ０が入力リファレンスクロックｆｒの異常判定ポイントとし、この時間ｔ０で同期状態からホールドオーバへ移行する。また、ヒストリデータを格納するヒストリサイズは、実際にホールドオーバ時に参照されるヒストリデータであるホールドオーバ参照データと、入力リファレンスクロックｆｒの異常検出を行うための保護時間と、をカバーするだけのサイズを持っている。なお、ヒストリデータのグラフのピーク〜ピークが同期精度を表すことになる。
【００５８】
図に示すように、時間ｔ０のホールドオーバ動作を開始した時点で、最新のヒストリデータから順番に時間を遡るかたちで読み出している。また、最古のヒストリデータに到達した時間ｔ１から、時間軸にそってヒストリデータを読み出している。そして、このような動作を繰り返して、出力周波数ｆｏを制御する。
【００５９】
以上説明したように、本発明の履歴情報補償手段１２は、ミラーリング動作を行って、ホールドオーバ動作時の最新ヒストリデータ及び最古ヒストリデータとの差分を補償する構成とした。これにより、出力周波数ｆｏに急激な変動を与えることを防ぐことが可能になる。
【００６０】
次にドリフト補正手段１３について説明する。ホールドオーバ状態では出力周波数ｆｏのフィードバックがなされないため、ＶＣＸＯ５０のドリフトに対する補正が入らない。
【００６１】
したがって、長時間たつと本来生成しようとしている周波数よりもずれた出力クロックを生成してしまうことになる。そこで、ドリフトによる出力周波数ｆｏの変動を抑制するための中心周波数のずれを補正するため、中心周波数がずれていなければ必ず特定の値になるという基準点を用意してドリフト補正を行う。
【００６２】
まず、正常な期間に記録されたヒストリデータの読み出しを開始した時点で、ヒストリデータの特定のポイントをドリフト検出ポイントＴdrift とする。
ホールドオーバ動作中は、ヒストリデータを読み出す毎に（すなわち、全ヒストリポイント毎に）位相偏差抽出手段７０から抽出された出力周波数ｆｏの位相偏差（ｐplodevとする）を積分していく。毎回の出力周波数ｆｏをｆplooutとすると、位相偏差ｐplodevは次式のようになる。
【００６３】
【数１】
ｐplodev（ｎ）＝ｆploout（ｎ）−ｆploout（ｎ−１） …（１）
そして、ヒストリデータの読み出しポイントがドリフト検出ポイントＴdrift に戻った時点で、積分値Ｐを確認する。ポイント数をｍとすると積分値Ｐは、
【００６４】
【数２】

【００６５】
ここで、出力周波数ｆｏがヒストリデータにぴったり一致した変動をしていれば、積分値Ｐは０になるはずであるが、ＶＣＸＯ５０の精度やドリフトにより微妙に差分が生じる。ここで、特定のポイントの出力周波数ｆｏの差分だけの計測だけでなく積分を行うのは、出力周波数ｆｏの変動を全体の傾向としてとらえるためである。
【００６６】
また、検出ポイントＴdrift の毎回の積分結果Ｐをさらに積分しＱとすると、
【００６７】
【数３】
Ｑ（ｎ）＝Ｑ（ｎ−１）＋ΣＰ（ｎ） …（３）
そして、ドリフト検出ポイントＴdrift でのＱの積分値Ｑtotal が、あらかじめ設定した閾値を越えたら出力周波数ｆｏ（の中心周波数）の異常と判定する。また、この出力異常が、ＶＣＸＯ５０の故障によるものなのか、ドリフトによるものなのかを判定する必要がある。
【００６８】
そこで、ドリフト補正手段１３では、出力周波数ｆｏの中心周波数にＱtotal だけの値を与えて、再度出力周波数ｆｏが追従してくるかを監視する。追従してくれば、それは中心周波数のズレの原因はドリフトによるものと判断でき、ずれ幅分のオフセットをヒストリデータに加えてドリフトを補正する。
【００６９】
以上説明したように、本発明のドリフト補正手段１３は、出力周波数の総位相偏差幅を算出してドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、ヒストリデータに、ずれ幅分のオフセットを加えてドリフトを補正する構成とした。これにより、ドリフトによる出力周波数ｆｏの変動を効率よく抑制することが可能になる。
【００７０】
なお、出力周波数ｆｏの位相偏差は、１つ前との差分であるため、全体としてどの方向に動いたかを判断するには、すべてのポイント測定値を総合的に見る必要がある。したがって、上述の計算式では、積分という形をとって行った。
【００７１】
次にワンダにもとづくスリップ発生について説明する。図１０で説明したようなディジタル網システム、すなわち、受信クロックと送信クロックが独立であり、片方のクロックのみが網同期クロックを使用しているようなシステムに対しては、ワンダにもとづいたスリップの発生が起きやすい。
【００７２】
図５はワンダにもとづくスリップの発生を示す図である。縦軸に送信クロックと受信クロックとの位相差、横軸に時間ｔをとる。また、実線の曲線が送信クロック、点線の曲線が受信クロックを示している。
【００７３】
図ではワンダが発生し、ワンダのインターバル内で、時間ｔ０で同期状態からホールドオーバへ移行したとする。時間ｔ０に到達するまでの同期状態では、受信クロックと送信クロックには位相差は生じていない。
【００７４】
一方、時間ｔ０からホールドオーバに入り、ワンダのピークで、すなわち、受信クロックと送信クロックに大きな位相差が生じた状態で、長時間その位相差が保たれる場合では、スリップ発生の可能性が高くなる。
【００７５】
したがって、網同期制御では、必ずワンダが生成されているという前提にたつと、上記のような条件が発生するのを抑制する必要がある。
ここで、ワンダ周期分のヒストリが十分記録できる程メモリが大きければ、そのまま読み出して出力周波数ｆｏの位相同期制御に使うことができるが、これは実用的ではなく、また、ワンダの周期を予測しているわけではない。
【００７６】
次にワンダ・エミュレーション手段１５について、図６〜図８を用いて説明する。ワンダ・エミュレーションとは、モデル化したワンダにもとづいて、想定したワンダ発生時の出力周波数ｆｏの位相同期制御を行うことをいう。
【００７７】
図６はワンダのモデル化を示す図であり、（Ａ）は実際の位相偏差、（Ｂ）はワンダモデルを示している。
同期状態での（Ａ）では、位相偏差のピークをサンプリングして記憶する。そして、ホールドオーバ状態での（Ｂ）では、記憶したピーク値にもとづいてワンダモデルを生成する。
【００７８】
図７はワンダエミュレーション手段１５の処理手順を示すフローチャートである。
〔Ｓ１〕同期状態に入った時点から、位相偏差計測ポイント毎のヒストリデータとに加え、位相偏差あるいは出力周波数ｆｏのピーク値とピーク値との間の時間間隔（ピーク間周期）をワンダの量子化データとして記録する。
【００７９】
ワンダにも複数のスペクトル成分が含まれることが想定されるため、ピーク測定だけでは、それらの複合的な周期が混ざり合いモデル化が困難になる。そこでサンプリングは、あらかじめ規定する特定の周波数成分以上かつ特定の振幅以上のもののみを対象として行う。
〔Ｓ２〕ホールドオーバ状態では、網同期中にサンプリングしたピーク〜ピーク間の周期情報から、ワンダのモデルを生成する。
〔Ｓ３〕位相偏差計測ポイント毎に記録したヒストリデータが、その生成したワンダモデル周期のどの位置にいたかを割り出し（後述の部分パターンマッチングを行う）、そのポイントからワンダ・モデルにしたがってワンダエミュレートを開始する（図６のStart Point ）。
【００８０】
なお、同期状態に入った時点からホールドオーバ状態に遷移するまでの間で、ピークが１つあるいは１つも観測されていなかった場合、その間の最大値と最小値を擬似的なピークとみなし、ワンダをエミュレートする。
【００８１】
この場合、上述した手法と同様にエミュレートすると、本来存在していたであろうワンダよりも高周波のワンダを生成してしまうことになる、したがって、こういった場合には、擬似的なピーク間の時間間隔には意味を持たせずに、ワンダ周期Ｔwandは独自に設定する。
【００８２】
Ｔwandの決定要因となるのは、１つは本発明を適用する装置に対する各種のワンダ規定（ワンダ生成規定、ワンダ耐力等）未満であること。もう１つは擬似的なピークポイント間の大きさが持続した場合に、スリップが発生することが予想される時間等を目安とする。
【００８３】
図８は部分パターンマッチングの処理手順を示す図である。
〔Ｓ１０〕ヒストリデータを次のパラメータで量子化する。量子化されるパラメータは、最新のヒストリデータに対応する出力周波数ｆｏの周波数値Ｆlatestと、ヒストリデータ全体としての方向である。
〔Ｓ１１〕周波数値Ｆlatestと、ワンダモデルの交差するポイントを出す。
〔Ｓ１２〕ワンダモデルは１周期分のみであるため、交差するのは必ず２ポイント存在する。そこで、ステップＳ１０のヒストリデータの方向を示す情報により、ヒストリデータのブロックがワンダモデルのどの位置にいるのかを判断し、そこをエミュレーションのスタートポジション（図６のStart Point ）とする。
〔Ｓ１３〕ワンダ・エミュレーション手段１５は、このスタートポイントからエミュレーションを開始する。
【００８４】
以上説明したように、本発明のワンダ・エミュレーション手段１５は、出力周波数ｆｏまたは位相偏差のピーク間の間隔を記録して、同期中に存在していたワンダをモデル化し、モデル化したワンダのエミュレーションを行って、出力周波数の位相同期制御を行う構成とした。
【００８５】
このようにワンダを量子化してとらえることで、ホールドオーバ機能で参照するヒストリデータのポイント数を必要最小限に抑えて、ワンダのモデル化を行うことができ、さらにモデル化したワンダのエミュレーションを行うことで、スリップの発生を抑制することが可能になる。
【００８６】
以上説明したように、本発明の位相同期制御装置１０及びＰＬＬ装置１は、位相比較手段２０から出力される位相差と同時に、出力周波数ｆｏの位相偏差を監視することで、出力クロックに対する入力リファレンスクロックｆｒの障害波及を避けることが可能になる。
【００８７】
また、ホールドオーバ動作で使用するヒストリデータとして、出力周波数ｆｏの基準値と基準値に対して方向を示す符号化データだけを記録することにより、位相差の値そのものを記録するよりもメモリ使用量を節約することが可能になる。
【００８８】
さらに、ヒストリデータのミラーリングを行うことで、出力周波数ｆｏの急激な変動を避けることが可能になる。
また、ホールドオーバ動作中に、ヒストリデータにずれ幅分のオフセットを加えて、ドリフト補正を行うことにより、ドリフトによる出力周波数ｆｏの変動を効率よく抑制することが可能になる。
【００８９】
さらに、受信クロックと送信クロックが独立で、一方のクロックのみが出力周波数ｆｏのクロックを使用しているシステムに対しては、同期中にワンダをサンプリングし、ホールドオーバ動作中にエミュレーションする構成としたので、システムで発生しうるスリップを抑制することが可能になる。
【００９０】
【発明の効果】
以上説明したように、本発明の位相同期制御装置は、同期時の出力周波数の位相偏差から生成された履歴データを出力周波数に反映させ、かつ履歴データにオフセットを加えて出力周波数のドリフトを補正する構成とした。これにより、網同期の品質及び信頼性を向上させ、特にホールドオーバ時の同期安定化を図ることが可能になる。
【００９１】
また、本発明のＰＬＬ装置は、同期時の出力周波数の位相偏差から生成された履歴データを出力周波数に反映させ、かつ履歴データにオフセットを加えて出力周波数のドリフトを補正する構成とした。これにより、網同期の品質及び信頼性を向上させ、特にホールドオーバ時の同期安定化を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明の位相同期制御装置の原理図である。
【図２】ＰＬＬ装置の構成を示す図である。
【図３】ヒストリデータの保存の様子を示す図である。
【図４】ミラーリングを示す図である。
【図５】ワンダにもとづくスリップの発生を示す図である。
【図６】ワンダのモデル化を示す図であり、（Ａ）は実際の位相偏差、（Ｂ）はワンダモデルを示す。
【図７】ワンダ・エミュレーション手段の処理手順を示すフローチャートである。
【図８】部分パターンマッチングの処理手順を示す図である。
【図９】ディジタルＰＬＬの概略構成を示す図である。
【図１０】スリップ発生を説明する図である。
【符号の説明】
１０位相同期制御装置
１１履歴情報保存手段
１２履歴情報補償手段
１３ドリフト補正手段
１４位相偏差監視手段
１５ワンダ・エミュレーション手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase synchronization control apparatus, and more particularly to a phase synchronization control apparatus that performs phase synchronization control of an output frequency during a holdover operation that is a countermeasure function for a clock failure.
[0002]
[Prior art]
In recent years, with the development of computer technology and optical fiber technology, digital networks that provide advanced communication services such as high-speed computer communication and multimedia communication have become widespread.
[0003]
When constructing a digital network, devices in the network operate in synchronization with the frequency of a reference clock. There is a PLL (Phase Locked Loop) as a circuit for realizing such network synchronization, and a digital PLL is mainly used in wired communication.
[0004]
FIG. 9 is a diagram showing a schematic configuration of the digital PLL. The digital PLL 300 constantly compares the feedback between the input reference clock fr received from the network and the network synchronization clock fo output from the PLL, and causes the network synchronization clock fo output from the PLL to follow the input reference clock fr.
[0005]
The phase comparator 301 compares the phases of the input reference clock fr and the output frequency fo, and outputs a phase difference. The A / D converter 302 digitizes this phase difference. The PLL control unit 303 includes a CPU, a ROM, a RAM, and the like, and outputs a control signal for controlling a VCXO (voltage controlled crystal oscillator) 305 based on a digitized phase difference.
[0006]
The D / A converter 304 converts this control signal into an analog signal and outputs it as a DC voltage. The VCXO 305 oscillates an output frequency corresponding to the DC voltage. The frequency divider 306 divides the output frequency fo by N, and inputs the divided signal fo / N to the phase comparator 301.
[0007]
For such a configuration, the PLL control unit 303 controls the VCXO 305 so that the frequency-divided signal fo / N matches fr.
On the other hand, when an abnormality occurs in the input reference clock (clock loss or the like), the PLL enters a free-running mode called holdover that outputs a network synchronization clock according to the clock characteristic information recorded during synchronization. The PLL output during such a holdover operation must be highly reliable.
[0008]
[Problems to be solved by the invention]
However, the conventional PLL having the holdover function as described above records the frequency value and the phase difference value itself as information to be recorded in the memory during the synchronization state, so that it is closer to the operation at the time of synchronization. Since a large amount of information is required for recording, there is a problem that the memory capacity becomes very large.
[0009]
In addition, there is a difference between the latest recorded information and the oldest recorded information, and this difference causes a problem that the PLL output is suddenly changed.
Furthermore, the conventional network synchronization control has a problem that the slip occurrence interval is short. FIG. 10 is a diagram for explaining the occurrence of slip.
[0010]
The digital network in the figure includes a host station A having a clock source CK, a transmitting station B including a synchronous terminal device 100 installed at a transmission line end, and a reception including a synchronous terminal device 200 installed at a transmission line end. Station C.
[0011]
The upper station A is connected to the transmitting station B and the receiving station C via a clock distribution path, and the transmitting station B and the receiving station C are connected via a digital information transmission path.
Synchronous

terminal devices

100 and 200 are composed of

clock extraction units

101 and 201,

clock generation units

102 and 202, and

information memories

103 and 203, respectively.
[0012]
The

clock extraction units

101 and 201 extract a clock from digital information. The clock generation unit 102 generates a transmission clock fb (= fa + Δfb) synchronized with the clock fa from the clock source CK, and the clock generation unit 202 receives a reception clock fc (= fa + Δfc) synchronized with the clock fa from the clock source CK. Is generated.

Information memories

103 and 203 store digital information.
[0013]
Here, a description will be given focusing on the receiving station C. First, the receiving station C once writes the digital information received from the transmitting station B into the information memory 203 by the reception clock fb1 extracted by the clock extraction unit 201.
[0014]
Then, the data is read out by the clock fc supplied from the clock generation unit 202 and taken into the apparatus.
Therefore, a certain amount of phase fluctuation such as jitter (Δfb, Δfc) and instantaneous interruption generated on the transmission path can be absorbed by the information memory 203. However, if a failure occurs in the clock distribution path (digital line) from the upper station A to the receiving station C as shown in the figure, the receiving station C stops clock extraction and enters a holdover state. When the holdover state is entered at the peak of wander (a state in which a phase difference occurring in a long cycle exists), the data reception clock fb1 at the receiving station C and the clock fc generated by the holdover are periodically (wander A large difference occurs in the period), and a slip that becomes a bit error occurs because the information is read or written too much before the writing is completed and overflows.
[0015]
In network synchronization control, it is necessary to suppress the occurrence of such slip and phase fluctuation factors and to construct a digital network having a stable clock frequency.
The present invention has been made in view of these points, and an object of the present invention is to provide a phase synchronization control apparatus that improves the quality and reliability of network synchronization.
[0016]
Another object of the present invention is to provide a PLL device that improves the quality and reliability of network synchronization.
[0017]
[Means for Solving the Problems]
In the present invention, in order to solve the above-described problem, in the phase synchronization control apparatus 10 that performs phase synchronization control of the output frequency during the holdover operation as a clock failure countermeasure function as shown in FIG. A history information storage unit 11 that generates history data including a reference value of a frequency phase deviation and data in which a direction with respect to the reference value is encoded, and saves the history data in time series, and a difference between the latest history data and the oldest history data Is compensated for and reflected in the phase synchronization control of the output frequency, and when the output frequency phase deviation width is calculated to monitor the output frequency drift, the range of the predetermined width is deviated. And a drift correction means 13 for correcting drift by adding an offset corresponding to the deviation width to the history data. There is provided.
[0018]
Here, the history information storage unit 11 generates history data including a reference value of the phase deviation of the output frequency at the time of synchronization and data obtained by encoding the direction with respect to the reference value, and stores the history data in time series. The history information compensation unit 12 compensates for the difference between the latest history data and the oldest history data and reflects the difference in the phase synchronization control of the output frequency. The drift correction means 13 calculates the phase deviation width of the output frequency and monitors the drift of the output frequency, and adds an offset corresponding to the deviation width to the history data when the range of the predetermined width is deviated. Correct the drift.
[0019]
Further, in the PLL device 1 that performs the phase synchronization control of the signal as shown in FIG. 2, the output frequency oscillation means 50 that oscillates the output frequency is compared with the phase of the input signal frequency and the output frequency to obtain a phase difference. A phase comparison unit 20 for outputting the history data, and a history information storage unit 11 for generating a history data composed of a reference value of the phase deviation of the output frequency at the time of synchronization and a data encoding a direction with respect to the reference value, and storing in time series, Compensating for the difference between the latest history data and the oldest history data and reflecting it in the phase synchronization control of the output frequency, and calculating the phase deviation width of the output frequency and monitoring the drift of the output frequency And drift correction means 13 for correcting the drift by adding an offset corresponding to the shift width to the history data when the predetermined width range is deviated. A PLL control unit 100 that, the PLL device 1, characterized in that it comprises a provided.
[0020]
Here, the output frequency oscillating means 50 oscillates the output frequency. The phase comparison means 20 compares the phase of the input signal frequency with the output frequency and outputs a phase difference. The history information storage unit 11 generates history data including a reference value of the phase deviation of the output frequency at the time of synchronization and data obtained by encoding the direction with respect to the reference value, and stores the history data in time series. The history information compensation unit 12 compensates for the difference between the latest history data and the oldest history data and reflects the difference in the phase synchronization control of the output frequency. The drift correction means 13 calculates the phase deviation width of the output frequency and monitors the drift of the output frequency, and adds an offset corresponding to the deviation width to the history data when the range of the predetermined width is deviated. Correct the drift.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a principle diagram of a phase synchronization control apparatus of the present invention.
[0022]
The graph in the figure explains holdover, with the vertical axis representing phase deviation and the horizontal axis representing elapsed time t. The time t0 is the time when the clock disconnection occurs, 0 to t0 is the synchronization state, and after t0 is the holdover.
[0023]
Holdover refers to a function of starting free-running with a phase deviation immediately before the clock path is cut off (supplying a recorded input reference clock to the next stage device) when the clock path is cut off.
[0024]
Note that when a certain amount of time has elapsed, the phase deviation gradually increases in accordance with the frequency drift rate of the oscillator (which varies depending on the environmental conditions). However, in the present invention, a drift correction described later is performed to perform holdover. Increases the reliability of the clock at the time.
[0025]
The phase synchronization control device 10 performs phase synchronization control of the output frequency during a holdover operation that is a countermeasure function for such a clock failure.
The history information storage unit 11 generates history data (hereinafter referred to as history data) composed of a reference value of the phase deviation (or frequency deviation, hereinafter the same) of the output frequency at the time of synchronization and data obtained by encoding the direction with respect to the reference value. And save them in chronological order.
[0026]
The history information compensation unit 12 compensates for the difference between the latest history data and the oldest history data, and reflects the difference in the phase synchronization control of the output frequency.
The drift correction means 13 monitors the drift of the center frequency of the output frequency by calculating all the phase deviation widths of the output frequency, and if the range of the predetermined width is deviated, the drift correction means 13 deviates from the history data. Correct drift by adding an offset for the width.
[0027]
The phase deviation monitoring means 14 monitors the phase deviation of the output frequency, and if there is an abnormality in the input phase difference, if the phase deviation is normal, the input reference clock is regarded as having an abnormality, and the hold is held. Move to over.
[0028]
The wander emulation means 15 records the interval between the peaks of the output frequency using history data, and models the wander that existed during the synchronization. Then, emulation of the modeled wander is performed, and phase synchronization control of the output frequency is performed. The details of each of the above-described constituent means will be described later.
[0029]
Next, a PLL device to which the phase synchronization control device 10 is applied will be described. FIG. 2 is a diagram showing the configuration of the PLL device. The PLL device 1 is a digital PLL, and performs feedback control of the input reference clock fr received from the network and the output frequency fo so that the output frequency fo follows the input reference clock fr. The phase comparison unit 20 compares the phases of the input reference clock fr and the output frequency fo, and outputs a phase difference. The A / D conversion means 30 digitizes this phase difference.
[0030]
The PLL control unit 100 includes a synchronization control unit 110, a phase synchronization control device 10, and an output control unit 120. The synchronization control means 110 performs phase synchronization control when the PLL is synchronized, and the phase synchronization control device 10 performs phase synchronization control during holdover. Then, the output control unit 120 outputs a control signal CNT for performing follow-up control of the input reference clock fr to the VCXO 50 based on the phase control information from the synchronization control unit 110 and the phase synchronization control apparatus 10. Since the general description of the constituent means inside the phase synchronization control apparatus 10 has been described above, it will be omitted.
[0031]
The D / A conversion means 40 converts the control signal CNT into an analog signal and outputs a DC voltage. The output frequency oscillating means (VCXO) 50 oscillates the output frequency fo corresponding to the DC voltage. The frequency divider 60 divides the output frequency fo by N and inputs the divided signal fo / N to the phase comparison unit 20. The phase deviation extracting unit 70 extracts the phase deviation from the output frequency fo and transmits it to the PLL control unit 100.
[0032]
Further, the frequency division control means 80, when the input reference clock fr is pulled in at the time of power-on (operation to shift from phase shift to state without phase shift), the frequency division value of the input reference clock fr until the lock state is reached. Switch step by step. Details will be described later.
[0033]
As described above, the phase synchronization control device 10 of the present invention and the PLL device 1 to which the phase synchronization control device 10 is applied generate efficient data by generating history data from the phase deviation of the output frequency fo at the time of synchronization. It becomes possible to do.
[0034]
In addition, since the difference between the latest history data and the oldest history data is compensated and reflected in the output frequency, it is possible to prevent the output frequency fo from abruptly changing.
[0035]
Furthermore, by monitoring the drift of the center frequency of the output frequency fo and adding an offset corresponding to the shift width to the history data, it becomes possible to efficiently correct the drift.
[0036]
Further, by constantly monitoring the phase deviation of the output frequency fo, it becomes possible to detect a clock loss of the input reference clock fr at an early stage.
Further, slip generation can be suppressed by modeling and emulating the wander.
[0037]
Next, the phase deviation monitoring means 14 will be described. The phase deviation monitoring unit 14 monitors the phase deviation of the output frequency fo extracted by the phase deviation extraction unit 70 at the same time while reading the phase difference output from the phase comparison unit 20 in a fixed period at a constant period.
[0038]
When an abnormal fluctuation is observed in the phase difference, it is determined whether the cause is an abnormal fluctuation of the output frequency fo or an abnormality of the input reference clock fr. If the output frequency fo is within the normal range, it is determined that the input reference clock fr is abnormal, and the holdover operation is started.
[0039]
Thus, since the phase deviation monitoring means 14 of the present invention is configured to constantly monitor the phase deviation and enter the holdover, it is possible to reduce the possibility of following an abnormal input reference clock fr other than the clock interruption. It becomes possible.
[0040]
Next, the frequency division control means 80 will be described. In the conventional digital PLL, the output frequency fo and the input reference clock fr drawn into the phase comparison circuit are divided by a fixed value, and the VCXO is controlled with a fixed follow-up accuracy based on the comparison result.
[0041]
In the digital PLL, in order to reduce the quantization error of the reference clock for measuring the phase difference as much as possible, it is necessary to reduce the frequency division value as much as possible. However, the smaller the frequency division value, the longer the measurement takes (for example, 1 second takes 1 second).
[0042]
In general, there is a relatively large frequency difference between the output frequency fo immediately after power-on and the input reference clock fr, so that the quantization error is reduced with the conventional fixed division value and fixed tracking accuracy. In addition, if it is attempted to further increase the PLL tracking accuracy, it takes time to pull in.
[0043]
Therefore, the frequency division control means 80 of the present invention switches the divided value of the input reference clock fr in a stepwise manner to the locked state when the power is turned on. That is, immediately after the power is turned on, the phase difference between the input reference clock fr and the output frequency fo is large, so that the frequency division value is increased, and when approaching gradually, the frequency division value is decreased to enter the locked state.
[0044]
In addition to the control performed by the frequency division control means 80, the output control means 120 of the PLL control means 100 also switches the tracking accuracy stepwise. That is, immediately after power-on, the phase deviation between the input reference clock fr and the output frequency fo is large, so the tracking accuracy is increased, and when gradually approaching, the tracking accuracy is decreased and the locked state is entered.
[0045]
As described above, the output frequency fo can be quickly and stably output from the initial unlocked state by performing stepwise switching of the frequency division value and the tracking accuracy at the time of power-on as in the present invention. Can be made to follow the input reference clock fr, and the pull-in time can be appropriately shortened.
[0046]
Next, the history information storage unit 11 will be described. The history information storage unit 11 stores history data for indicating a clock operation in a memory in order to realize a holdover function during a synchronization state in which the output frequency fo follows the input reference clock fr.
[0047]
As the number of points of the history data increases, the closer to the clock operation at the time of actual synchronization in the holdover state can be reproduced. Therefore, in order to leave more history data in a smaller memory area, generate history data consisting of the reference value of the phase deviation of the output frequency fo at the time of synchronization and the data encoded with the direction to the reference value, and save it in time series I will do it.
[0048]
FIG. 3 shows how history data is stored. In the figure, an area 11a for storing the encoded data indicating the direction and an area 11b for storing the number of consecutive times of no direction (corresponding to the reference value) are shown.
[0049]
As the storage control, first, the history data is not the phase difference value itself but the phase deviation direction is encoded and left as data. When the phase difference comparison output is made, the PLL control means 100 controls the output frequency fo to increase (increase) the output frequency fo, and the history remains +1.
[0050]
Further, when the output frequency fo is controlled in the direction of decreasing (decreasing), the negative direction is set, and −1 is left in the history. If no output frequency fo is controlled, 0 is left. When 0 continues, the count value of the continuous number is left.
[0051]
As described above, the history information storage unit 11 is provided to control the storage of history data for holdover.
In the past, since the frequency value and phase difference value itself were stored, a size of the same width as the phase difference count value was left for each measurement (one piece of information required more than 2 bytes), so a large memory Although the capacity is required, since the history information storage unit 11 of the present invention stores data encoded only in the direction, it can be left at a maximum of 1 byte, and in some cases, in units of 2 bits. Using the size, it becomes possible to generate a clock that is closer to the clock operation during the actual synchronization period.
[0052]
Even when the history data as described above is generated and the phase synchronization control is performed, the clock supply specifications (for example, the clock stratum level such as SONET) are sufficiently satisfied.
[0053]
Next, the history information compensation unit 12 will be described. The history data referred to in the holdover state has a certain amount of difference between the latest value and the oldest value.
[0054]
For this reason, if the history data is only read systematically only in the same direction as the history time axis, this difference is output as an instantaneous fluctuation of the output frequency fo.
[0055]
Therefore, the history information compensation unit 12 of the present invention reads the time axis from the latest history data to the oldest history data, and when the oldest history data is reached, the latest history data is updated from the oldest history data. By repeating reading to the history data along the time axis (this cyclic reading control is hereinafter referred to as mirroring), the difference is compensated to suppress instantaneous fluctuations, and the phase synchronization control of the output frequency fo To reflect.
[0056]
FIG. 4 is a diagram showing mirroring. The vertical axis indicates the phase deviation (output fluctuation value) of the output frequency fo, the horizontal axis indicates the elapsed time t, and the line graph in the figure indicates the history data.
[0057]
Time t0 is used as an abnormality determination point for the input reference clock fr, and the state shifts from the synchronized state to holdover at this time t0. The history size for storing history data is a size that covers only the holdover reference data that is actually referred to at the time of holdover and the protection time for detecting an abnormality in the input reference clock fr. have. Note that the peak to peak of the history data graph represents the synchronization accuracy.
[0058]
As shown in the figure, when the holdover operation at time t0 is started, the time is read in order from the latest history data. The history data is read along the time axis from the time t1 when the oldest history data is reached. Then, such an operation is repeated to control the output frequency fo.
[0059]
As described above, the history information compensation unit 12 of the present invention is configured to perform a mirroring operation to compensate for the difference between the latest history data and the oldest history data during the holdover operation. As a result, it is possible to prevent a sudden change in the output frequency fo.
[0060]
Next, the drift correction means 13 will be described. Since feedback of the output frequency fo is not performed in the holdover state, correction for the drift of the VCXO 50 is not entered.
[0061]
Therefore, an output clock deviating from the frequency originally intended to be generated after a long time is generated. Therefore, in order to correct the shift of the center frequency for suppressing the fluctuation of the output frequency fo due to drift, a reference point that always has a specific value is prepared if the center frequency is not shifted, and drift correction is performed.
[0062]
First, when reading of history data recorded in a normal period is started, a specific point of history data is set as a drift detection point Tdrift.
During the holdover operation, every time the history data is read (that is, every history point), the phase deviation (pplodev) of the output frequency fo extracted from the phase deviation extracting means 70 is integrated. If each output frequency fo is fploout, the phase deviation pplodev is as follows.
[0063]
[Expression 1]
pplodev (n) = fploout (n) −fploout (n−1) (1)
Then, when the history data read point returns to the drift detection point Tdrift, the integral value P is confirmed. If the number of points is m, the integral value P is
[0064]
[Expression 2]

[0065]
Here, if the output frequency fo fluctuates exactly in accordance with the history data, the integrated value P should be 0, but a subtle difference occurs due to the accuracy and drift of the VCXO 50. Here, the integration is performed in addition to the measurement of the difference of the output frequency fo at a specific point in order to capture the fluctuation of the output frequency fo as a whole tendency.
[0066]
In addition, if the integration result P of each detection point Tdrift is further integrated into Q,
[0067]
[Equation 3]
Q (n) = Q (n−1) + ΣP (n) (3)
When the integrated value Qtotal of Q at the drift detection point Tdrift exceeds a preset threshold value, it is determined that the output frequency fo (center frequency) is abnormal. In addition, it is necessary to determine whether this output abnormality is due to a failure of the VCXO 50 or a drift.
[0068]
Therefore, the drift correction means 13 gives a value of Qtotal to the center frequency of the output frequency fo, and monitors whether the output frequency fo follows again. If it follows, it can be determined that the cause of the deviation of the center frequency is due to drift, and the drift is corrected by adding an offset corresponding to the deviation width to the history data.
[0069]
As described above, the drift correction means 13 of the present invention calculates the total phase deviation width of the output frequency and monitors the drift, and when the predetermined width range is deviated, the drift width is included in the history data. The offset is corrected by adding a minute offset. This makes it possible to efficiently suppress fluctuations in the output frequency fo due to drift.
[0070]
Since the phase deviation of the output frequency fo is a difference from the previous one, it is necessary to comprehensively view all point measurement values in order to determine in which direction the movement has been made as a whole. Therefore, in the above-mentioned calculation formula, it took the form of integration.
[0071]
Next, the occurrence of slip based on wander will be described. For a digital network system as described with reference to FIG. 10, that is, a system in which the reception clock and the transmission clock are independent and only one of the clocks uses a network synchronization clock, slippage based on wander is not possible. Occurrence occurs easily.
[0072]
FIG. 5 is a diagram showing the occurrence of slip based on wander. The vertical axis represents the phase difference between the transmission clock and the reception clock, and the horizontal axis represents time t. The solid curve indicates the transmission clock, and the dotted curve indicates the reception clock.
[0073]
In the figure, it is assumed that wander occurs and the state shifts from the synchronized state to holdover at time t0 within the wander interval. In the synchronization state until the time t0 is reached, there is no phase difference between the reception clock and the transmission clock.
[0074]
On the other hand, when the holdover is entered from time t0 and the phase difference is maintained for a long time at the wander peak, that is, in the state where a large phase difference is generated between the reception clock and the transmission clock, there is a possibility of occurrence of slip. Get higher.
[0075]
Therefore, in the network synchronization control, it is necessary to suppress the occurrence of the above-described conditions on the assumption that the wander is always generated.
Here, if the memory is large enough to record enough wander period history, it can be read as it is and used for phase synchronization control of the output frequency fo, but this is not practical, and the wander period is predicted. I don't mean.
[0076]
Next, the wander emulation means 15 will be described with reference to FIGS. Wander emulation refers to performing phase synchronization control of the output frequency fo when a wander is generated based on the modeled wander.
[0077]
FIG. 6 is a diagram showing the modeling of the wander, where (A) shows the actual phase deviation and (B) shows the wander model.
In (A) in the synchronized state, the peak of the phase deviation is sampled and stored. In (B) in the holdover state, a wander model is generated based on the stored peak value.
[0078]
FIG. 7 is a flowchart showing the processing procedure of the wander emulation means 15.
[S1] In addition to the history data for each phase deviation measurement point from the time when the synchronization state is entered, the time interval (peak-to-peak period) between the peak value and the peak value of the phase deviation or the output frequency fo Recorded as digitized data.
[0079]
Since it is assumed that the wander also includes a plurality of spectral components, only the peak measurement mixes these complex periods, making modeling difficult. Therefore, sampling is performed only for those having a specific frequency component that is specified in advance and a specific amplitude or more.
[S2] In the holdover state, a wander model is generated from periodic information between peaks sampled during network synchronization.
[S3] The position of the generated wander model period in the history data recorded for each phase deviation measurement point is determined (partial pattern matching described later is performed), and wander emulation is performed from that point according to the wander model. (Start Point in FIG. 6).
[0080]
If one or no peak has been observed between the time when the synchronization state is entered and the transition to the holdover state, the maximum value and the minimum value during that period are regarded as pseudo peaks, and the wander is Is emulated.
[0081]
In this case, when emulated in the same manner as the above-described method, a wander having a higher frequency than the wander that would have existed originally is generated. The wander period Twand is uniquely set without any meaning in the time interval.
[0082]
One of the determinants of Twand is that it is less than various wander rules (wander generation rules, wander strength, etc.) for the device to which the present invention is applied. The other is based on a time when a slip is expected to occur when the size between pseudo peak points is maintained.
[0083]
FIG. 8 is a diagram showing a processing procedure for partial pattern matching.
[S10] The history data is quantized with the following parameters. The parameters to be quantized are the frequency value Flatest of the output frequency fo corresponding to the latest history data and the direction of the history data as a whole.
[S11] A point where the frequency value Flatest and the wander model intersect is obtained.
[S12] Since the wander model is only for one period, there are always two points that intersect. Therefore, it is determined from the information indicating the direction of the history data in step S10 where the history data block is located in the wander model, and this is set as the emulation start position (Start Point in FIG. 6).
[S13] The wander emulation means 15 starts emulation from this start point.
[0084]
As described above, the wander emulation means 15 of the present invention records the output frequency fo or the interval between the peaks of the phase deviation, models the wander that existed during synchronization, and emulates the modeled wander. Thus, the phase synchronization control of the output frequency is performed.
[0085]
By quantizing the wander in this way, it is possible to model the wander while minimizing the number of points of history data referenced by the holdover function, and to further emulate the modeled wander. Thus, it is possible to suppress the occurrence of slip.
[0086]
As described above, the phase synchronization control device 10 and the PLL device 1 according to the present invention monitor the phase deviation of the output frequency fo simultaneously with the phase difference output from the phase comparison unit 20, thereby providing an input reference for the output clock. It becomes possible to avoid the failure of the clock fr.
[0087]
Further, by recording only the reference value of the output frequency fo and the encoded data indicating the direction with respect to the reference value as history data used in the holdover operation, the amount of memory used is larger than that of recording the phase difference value itself. Can be saved.
[0088]
Furthermore, by performing history data mirroring, it is possible to avoid sudden fluctuations in the output frequency fo.
Further, during the holdover operation, by adding an offset corresponding to the shift width to the history data and performing drift correction, it is possible to efficiently suppress fluctuations in the output frequency fo due to drift.
[0089]
Further, for a system in which the reception clock and the transmission clock are independent and only one of the clocks uses the output frequency fo, the wander is sampled during synchronization and emulated during the holdover operation. Therefore, it is possible to suppress slip that may occur in the system.
[0090]
【The invention's effect】
As described above, the phase synchronization control device of the present invention corrects the drift of the output frequency by reflecting the history data generated from the phase deviation of the output frequency at the time of synchronization to the output frequency and adding an offset to the history data. It was set as the structure to do. As a result, the quality and reliability of network synchronization can be improved, and in particular, synchronization stabilization at the time of holdover can be achieved.
[0091]
In addition, the PLL device of the present invention is configured to reflect the history data generated from the phase deviation of the output frequency at the time of synchronization in the output frequency and correct the drift of the output frequency by adding an offset to the history data. As a result, the quality and reliability of network synchronization can be improved, and in particular, synchronization stabilization at the time of holdover can be achieved.
[Brief description of the drawings]
FIG. 1 is a principle diagram of a phase synchronization control apparatus according to the present invention.
FIG. 2 is a diagram illustrating a configuration of a PLL device.
FIG. 3 is a diagram illustrating how history data is stored.
FIG. 4 is a diagram showing mirroring.
FIG. 5 is a diagram showing the occurrence of slip based on wander.
6A and 6B are diagrams showing wander modeling, where FIG. 6A shows an actual phase deviation, and FIG. 6B shows a wander model.
FIG. 7 is a flowchart showing a processing procedure of a wander emulation means.
FIG. 8 is a diagram showing a partial pattern matching processing procedure;
FIG. 9 is a diagram showing a schematic configuration of a digital PLL.
FIG. 10 is a diagram for explaining occurrence of slip.
[Explanation of symbols]
10 Phase synchronization controller
11 History information storage means
12 History information compensation means
13 Drift correction means
14 Phase deviation monitoring means
15 Wander emulation means

Claims

クロック障害の対策機能であるホールドオーバの動作時に、出力周波数の位相同期制御を行う位相同期制御装置において、
同期時の前記出力周波数の位相偏差の基準値及び前記基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段と、
最新の履歴データと最古の履歴データとの差分を補償して、前記出力周波数の位相同期制御に反映させる履歴情報補償手段と、
前記出力周波数の位相偏差幅を算出して前記出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、前記履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段と、
を有することを特徴とする位相同期制御装置。In the phase synchronization control device that performs phase synchronization control of the output frequency at the time of holdover operation that is a countermeasure function for clock failure,
A history information storage means for generating history data composed of a reference value of a phase deviation of the output frequency at the time of synchronization and data obtained by encoding a direction with respect to the reference value, and storing in time series,
A history information compensation unit that compensates for a difference between the latest history data and the oldest history data and reflects it in the phase synchronization control of the output frequency,
The phase deviation width of the output frequency is calculated to monitor the drift of the output frequency, and when the predetermined range of width is deviated, the drift is added to the history data by adding an offset corresponding to the deviation width. Drift correcting means for correcting;
A phase synchronization control apparatus characterized by comprising:

前記出力周波数の位相偏差を監視し、入力された位相差に異常があった場合に前記位相偏差が正常であるならば、入力に異常があるものとみなして、前記ホールドオーバへ移行させる位相偏差監視手段をさらに有することを特徴とする請求項１記載の位相同期制御装置。Phase deviation of the output frequency is monitored, and if the input phase difference is abnormal, if the phase deviation is normal, it is considered that there is an abnormality in the input, and the phase deviation is shifted to the holdover The phase synchronization control apparatus according to claim 1, further comprising monitoring means.

前記履歴情報補償手段は、前記ホールドオーバの開始時に、最新の履歴データから最古の履歴データへ時間軸を遡って読み出し、最古の履歴データに到達した際は、最古の履歴データから最新の履歴データへ時間軸にそって読み出すことを繰り返して、前記差分を補償することを特徴とする請求項１記載の位相同期制御装置。The history information compensation means reads the time axis from the latest history data back to the oldest history data at the start of the holdover, and when the oldest history data is reached, the oldest history data is updated to the latest The phase synchronization control apparatus according to claim 1, wherein the difference is compensated by repeatedly reading the history data along the time axis.

前記出力周波数または前記出力周波数の位相偏差のピーク間の間隔を記録して、同期中に存在していたワンダをモデル化し、モデル化した前記ワンダのエミュレーションを行って、前記出力周波数の位相同期制御を行うワンダ・エミュレーション手段をさらに有することを特徴とする請求項１記載の位相同期制御装置。Record the interval between peaks of the output frequency or phase deviation of the output frequency, model the wander that existed during synchronization, perform emulation of the modeled wander, and control the phase synchronization of the output frequency 2. The phase synchronization control apparatus according to claim 1, further comprising wander emulation means for performing the following.

信号の位相同期制御を行うＰＬＬ装置において、
出力周波数を発振する出力周波数発振手段と、
入力信号の周波数と前記出力周波数との位相を比較して、位相差を出力する位相比較手段と、
同期時の前記出力周波数の前記位相偏差の基準値及び前記基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段と、最新の履歴データと最古の履歴データとの差分を補償して、前記出力周波数の位相同期制御に反映させる履歴情報補償手段と、前記出力周波数の位相偏差幅を算出して前記出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、前記履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段と、から構成されるＰＬＬ制御手段と、
を有することを特徴とするＰＬＬ装置。In a PLL device that performs phase synchronization control of a signal,
Output frequency oscillation means for oscillating the output frequency;
A phase comparison means for comparing the phase of the frequency of the input signal and the output frequency and outputting a phase difference;
Generating history data composed of reference data of the phase deviation of the output frequency at the time of synchronization and data obtained by encoding the direction with respect to the reference value, storing history data in time series, the latest history data and the oldest history data The history information compensation means for compensating for the difference with the history data of the output frequency and reflecting it in the phase synchronization control of the output frequency, and calculating the phase deviation width of the output frequency to monitor the drift of the output frequency, and are determined in advance. A drift control unit configured to correct drift by adding an offset corresponding to the shift width to the history data when the range of the width is deviated,
A PLL device comprising:

前記出力周波数の前記位相偏差を監視し、入力された前記位相差に異常があった場合に前記位相偏差が正常であるならば、入力に異常があるものとみなして、前記ホールドオーバへ移行させる位相偏差監視手段をさらに有することを特徴とする請求項５記載のＰＬＬ装置。The phase deviation of the output frequency is monitored, and when the input phase difference is abnormal, if the phase deviation is normal, it is assumed that there is an abnormality in the input and the process proceeds to the holdover. 6. The PLL device according to claim 5, further comprising phase deviation monitoring means.

前記履歴情報補償手段は、前記ホールドオーバの開始時に、最新の履歴データから最古の履歴データへ時間軸を遡って読み出し、最古の履歴データに到達した際は、最古の履歴データから最新の履歴データへ時間軸にそって読み出すことを繰り返して、前記差分を補償することを特徴とする請求項５記載のＰＬＬ装置。The history information compensation means reads the time axis from the latest history data back to the oldest history data at the start of the holdover, and when the oldest history data is reached, the oldest history data is updated to the latest 6. The PLL device according to claim 5, wherein the difference is compensated by repeatedly reading the history data along the time axis.

前記出力周波数または前記出力周波数の位相偏差のピーク間の間隔を記録して、同期中に存在していたワンダをモデル化し、モデル化した前記ワンダのエミュレーションを行って、前記出力周波数の位相同期制御を行うワンダ・エミュレーション手段をさらに有することを特徴とする請求項５記載のＰＬＬ装置。Record the interval between peaks of the output frequency or phase deviation of the output frequency, model the wander that existed during synchronization, perform emulation of the modeled wander, and control the phase synchronization of the output frequency 6. The PLL device according to claim 5, further comprising wander emulation means for performing the following.

初期引き込み時、前記入力信号の分周値を段階的に切り替える分周制御手段をさらに有することを特徴とする請求項５記載のＰＬＬ装置。6. The PLL device according to claim 5, further comprising frequency division control means for stepwise switching the frequency division value of the input signal at the time of initial pull-in.

前記ＰＬＬ制御手段は、初期引き込み時、前記入力信号に対する追従精度を段階的に切り替えることを特徴とする請求項５記載のＰＬＬ装置。6. The PLL device according to claim 5, wherein the PLL control means switches the tracking accuracy with respect to the input signal in stages at the time of initial pull-in.