JP4165954B2 - Phase synchronization controller - Google Patents
Phase synchronization controller Download PDFInfo
- Publication number
- JP4165954B2 JP4165954B2 JP07317799A JP7317799A JP4165954B2 JP 4165954 B2 JP4165954 B2 JP 4165954B2 JP 07317799 A JP07317799 A JP 07317799A JP 7317799 A JP7317799 A JP 7317799A JP 4165954 B2 JP4165954 B2 JP 4165954B2
- Authority
- JP
- Japan
- Prior art keywords
- output frequency
- history data
- phase
- wander
- phase deviation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は位相同期制御装置に関し、特にクロック障害の対策機能であるホールドオーバの動作時に、出力周波数の位相同期制御を行う位相同期制御装置に関する。
【0002】
【従来の技術】
近年、コンピュータ技術や光ファイバ技術の発展によって、高速コンピュータ通信、マルチメディア通信等の高度な通信サービスを提供するディジタル網が広く普及している。
【0003】
ディジタル網を構築する場合、網内の装置は、基準となるクロックの周波数に同期して動作する。このような網同期を実現する回路としてPLL(Phase Locked Loop)があり、特に有線通信ではディジタルPLLが主流である。
【0004】
図9はディジタルPLLの概略構成を示す図である。ディジタルPLL300は、網から受信する入力リファレンスクロックfrとPLLが出力する網同期クロックfoとのフィードバックを常時比較し、PLLが出力する網同期クロックfoを入力リファレンスクロックfrに追従させる。
【0005】
位相比較器301は、入力リファレンスクロックfrと出力周波数foとの位相を比較し、位相差を出力する。A/D変換器302は、この位相差をディジタル化する。PLL制御部303は、CPU、ROM、RAM等で構成され、ディジタル化された位相差にもとづいて、VCXO(電圧制御水晶発振器)305の制御を行うための制御信号を出力する。
【0006】
D/A変換器304は、この制御信号をアナログ化して直流電圧にして出力する。VCXO305は、直流電圧に対応した出力周波数を発振する。分周器306は、出力周波数foをN分周し、分周信号fo/Nを位相比較器301に入力する。
【0007】
このような構成に対し、PLL制御部303は、分周信号fo/Nがfrと一致するようにVCXO305を制御する。
一方、PLLは、入力リファレンスクロックに異常(クロック断など)が発生した場合には、同期中に記録したクロック特性情報にしたがった網同期クロックを出力するホールドオーバといわれる自走モードになる。このようなホールドオーバ動作時のPLL出力は、信頼性の高いものでなければならない。
【0008】
【発明が解決しようとする課題】
しかし、上記のようなホールドオーバ機能を持つ従来のPLLは、同期状態中にメモリに記録する情報として、周波数値や位相差の値そのものを記録しており、さらに同期時の動作により近づけるために、記録する情報数も大量に必要とされるため、メモリの容量が非常に大きくなってしまうといった問題があった。
【0009】
また、記録した情報の最新のものと最も古いものとでは差分があり、この差分のために、PLL出力に急激な変動を与えてしまうといった問題があった。
さらに、従来の網同期制御では、スリップ発生間隔が短いといった問題があった。図10はスリップ発生を説明する図である。
【0010】
図のディジタル網は、クロックソースCKを有する上位局Aと、伝送路端に設置される同期端局装置100を含む送信局Bと、伝送路端に設置される同期端局装置200を含む受信局Cと、から構成されている。
【0011】
上位局Aは、クロック分配路で送信局Bと受信局Cに接続し、送信局Bと受信局Cは、ディジタル情報伝送路で接続している。
同期端局装置100、200はそれぞれ、クロック抽出部101、201とクロック生成部102、202と情報メモリ103、203とから構成される。
【0012】
クロック抽出部101、201は、ディジタル情報からクロックを抽出する。クロック生成部102は、クロックソースCKからのクロックfaに同期した送信クロックfb(=fa+Δfb)を生成し、クロック生成部202は、クロックソースCKからのクロックfaに同期した受信クロックfc(=fa+Δfc)を生成する。情報メモリ103、203は、ディジタル情報を格納する。
【0013】
ここで、受信局Cに着目して説明すると、まず、受信局Cは送信局Bから受信したディジタル情報を、クロック抽出部201で抽出した受信クロックfb1によりいったん情報メモリ203に書き込む。
【0014】
そして、クロック生成部202から供給されるクロックfcにより読み出しを行って装置内に取り込む。
したがって、伝送路上で発生するジッタ(Δfb、Δfc)や瞬断等、ある程度の位相変動は、この情報メモリ203で吸収することができる。ところが、図のように上位局Aから受信局Cへのクロック分配路(ディジタル回線)に障害が発生した場合、受信局Cはクロック抽出を止め、ホールドオーバ状態に入る。ワンダ(長い周期で生じる位相差が存在する状態)のピークでホールドオーバ状態に入った場合などは、受信局Cにおけるデータ受信クロックfb1とホールドオーバにより生成されるクロックfcとに周期的(ワンダの周期)に大きな差分が発生し、書き込みが終わらないうちに読み出したり、書き込む情報が多すぎてオーバフローしたりして、ビットエラーとなるスリップが発生してしまう。
【0015】
網同期制御は、このようなスリップの発生や位相変動要因を抑制し、安定したクロック周波数のディジタル網を構築しなければならない。
本発明はこのような点に鑑みてなされたものであり、網同期の品質及び信頼性の向上を図った位相同期制御装置を提供することを目的とする。
【0016】
また、本発明の他の目的は、網同期の品質及び信頼性の向上を図ったPLL装置を提供することである。
【0017】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に示すような、クロック障害の対策機能であるホールドオーバの動作時に、出力周波数の位相同期制御を行う位相同期制御装置10において、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段11と、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる履歴情報補償手段12と、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段13と、を有することを特徴とする位相同期制御装置10が提供される。
【0018】
ここで、履歴情報保存手段11は、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する。履歴情報補償手段12は、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる。ドリフト補正手段13は、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正する。
【0019】
また、図2に示すような、信号の位相同期制御を行うPLL装置1において、出力周波数を発振する出力周波数発振手段50と、入力信号の周波数と出力周波数との位相を比較して、位相差を出力する位相比較手段20と、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段11と、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる履歴情報補償手段12と、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段13と、から構成されるPLL制御手段100と、を有することを特徴とするPLL装置1が提供される。
【0020】
ここで、出力周波数発振手段50は、出力周波数を発振する。位相比較手段20は、入力信号の周波数と出力周波数との位相を比較して、位相差を出力する。履歴情報保存手段11は、同期時の出力周波数の位相偏差の基準値及び基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する。履歴情報補償手段12は、最新の履歴データと最古の履歴データとの差分を補償して、出力周波数の位相同期制御に反映させる。ドリフト補正手段13は、出力周波数の位相偏差幅を算出して出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正する。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図1は本発明の位相同期制御装置の原理図である。
【0022】
図のグラフは、ホールドオーバを説明するものであり、縦軸に位相偏差、横軸に経過時間tをとってある。時間t0がクロック断が起きた時間であり、0〜t0が同期状態、t0以降がホールドオーバである。
【0023】
ホールドオーバは、クロックパスが切れた時、クロックパスが切れる直前の位相偏差で自走を開始し(次段の装置に対し、記録した入力リファレンスクロックを供給する)機能のことをいう。
【0024】
なお、時間がある程度経過すると、従来では発振器の周波数ドリフト率(環境条件によって変化する)に対応して位相偏差は徐々に増えていくが、本発明では、後述するドリフト補正を行って、ホールドオーバ時のクロックの信頼性を高めている。
【0025】
位相同期制御装置10は、このようなクロック障害の対策機能であるホールドオーバの動作時に、出力周波数の位相同期制御を行う。
履歴情報保存手段11は、同期時の出力周波数の位相偏差(または周波数偏差、以降同様)の基準値及び基準値に対する方向を符号化したデータからなる履歴データ(以下、ヒストリデータと呼ぶ)を生成し、時系列に保存する。
【0026】
履歴情報補償手段12は、最新のヒストリデータと最古のヒストリデータとの差分を補償して、出力周波数の位相同期制御に反映させる。
ドリフト補正手段13は、出力周波数のすべての位相偏差幅を算出することで出力周波数の中心周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、ヒストリデータに対して、ずれ幅分のオフセットを加えてドリフトを補正する。
【0027】
位相偏差監視手段14は、出力周波数の位相偏差を監視し、入力された位相差に異常があった場合に位相偏差が正常であるならば、入力リファレンスクロックに異常があるものとみなして、ホールドオーバへ移行させる。
【0028】
ワンダ・エミュレーション手段15は、出力周波数のピーク間の間隔をヒストリデータを利用して記録し、同期中に存在していたワンダをモデル化する。そして、モデル化したワンダのエミュレーションを行って、出力周波数の位相同期制御を行う。なお、上記の各構成手段の詳細は後述する。
【0029】
次に位相同期制御装置10を適用したPLL装置について説明する。図2はPLL装置の構成を示す図である。PLL装置1は、ディジタルPLLであり、網から受信する入力リファレンスクロックfrと出力周波数foとのフィードバック制御を行って、出力周波数foを入力リファレンスクロックfrに追従させる。 位相比較手段20は、入力リファレンスクロックfrと出力周波数foとの位相を比較し、位相差を出力する。A/D変換手段30は、この位相差をディジタル化する。
【0030】
PLL制御手段100は、同期制御手段110と、位相同期制御装置10と、出力制御手段120とから構成される。同期制御手段110はPLLの同期状態時の位相同期制御、位相同期制御装置10はホールドオーバ時の位相同期制御を行う。そして、出力制御手段120は、同期制御手段110及び位相同期制御装置10からの位相制御情報にもとづいて、VCXO50に対し、入力リファレンスクロックfrの追従制御を行うための制御信号CNTを出力する。位相同期制御装置10内部の構成手段の概略説明は上述したので省略する。
【0031】
D/A変換手段40は、制御信号CNTをアナログ化して直流電圧を出力する。出力周波数発振手段(VCXO)50は、直流電圧に対応した出力周波数foを発振する。分周器60は、出力周波数foをN分周し、分周信号fo/Nを位相比較手段20に入力する。位相偏差抽出手段70は、出力周波数foから位相偏差を抽出し、PLL制御手段100に送信する。
【0032】
また、分周制御手段80は、電源投入時の入力リファレンスクロックfrの引き込み動作(位相ずれから位相ずれがない状態へ移行する動作)時には、ロック状態になるまで、入力リファレンスクロックfrの分周値を段階的に切り替える。詳細は後述する。
【0033】
以上説明したように、本発明の位相同期制御装置10及び位相同期制御装置10を適用したPLL装置1は、同期時の出力周波数foの位相偏差からヒストリデータを生成することで効率のよいロギングを行うことが可能になる。
【0034】
また、最新ヒストリデータと最古ヒストリデータとの差分を補償して出力周波数に反映させるので、出力周波数foに急激な変動を与えることを防ぐことが可能になる。
【0035】
さらに、出力周波数foの中心周波数のドリフトを監視して、ずれ幅分のオフセットをヒストリデータに加えることにより、効率よくドリフトの補正を行うことが可能になる。
【0036】
また、出力周波数foの位相偏差を常時監視することで、入力リファレンスクロックfrのクロック断を早期に検出することが可能になる。
さらに、ワンダをモデル化し、エミュレーションすることで、スリップ発生を抑制することが可能になる。
【0037】
次に位相偏差監視手段14について説明する。位相偏差監視手段14は、同期状態での、位相比較手段20の出力する位相差を一定周期で読み取りつつ、同時に位相偏差抽出手段70が抽出した出力周波数foの位相偏差を監視する。
【0038】
位相差に異常な変動が見られた場合、その原因が出力周波数foの異常変動によるものなのか、入力リファレンスクロックfrの異常によるものなのかを判断する。ここで、出力周波数foが正常な範囲内であった場合、入力リファレンスクロックfrの異常と判断して、ホールドオーバ動作を開始する。
【0039】
このように、本発明の位相偏差監視手段14は、位相偏差を常時監視してホールドオーバに入る構成としたので、クロック断以外の異常な入力リファレンスクロックfrに追従する可能性を減少させることが可能になる。
【0040】
次に分周制御手段80について説明する。従来のディジタルPLLでは、位相比較回路に引き込む出力周波数foと入力リファレンスクロックfrとを固定値で分周し、比較結果にもとづいて、固定の追従精度でVCXOを制御していた。
【0041】
そして、ディジタルPLLでは、位相差を測定する基準クロックの量子化誤差をなるべく小さくするためには、分周値を極力小さくする必要がある。ところが、分周値を小さくするほど、測定に時間にかかってしまう(例えば、1Hzにすれば1秒かかる)。
【0042】
一般的には、パワーオン直後の出力周波数foと入力リファレンスクロックfrとでは、比較的大きな周波数差が存在するため、従来のような固定分周値、固定追従精度では、量子化誤差を小さくして、さらにPLL追従精度をあげようとすると引き込み時間がかかってしまう。
【0043】
したがって、本発明の分周制御手段80は、入力リファレンスクロックfrの分周値をパワーオン時には、段階的に切り替えてロック状態にもっていく。すなわち、パワーオン直後では、入力リファレンスクロックfrと出力周波数foとの位相偏差が大きいために分周値を大きくし、徐々に近づいてきたら分周値を小さくしてロック状態にもっていく。
【0044】
また、分周制御手段80で行う制御と合わせて、PLL制御手段100の出力制御手段120でも、追従精度を段階的に切り替えていく。すなわち、パワーオン直後では、入力リファレンスクロックfrと出力周波数foとの位相偏差が大きいために追従精度を大きくし、徐々に近づいてきたら追従精度を小さくしてロック状態にもっていく。
【0045】
以上説明したように、本発明のように、パワーオン時での分周値及び追従精度の段階的な切替えを行うことにより、初期のアンロック状態から、すみやかに、かつ安定して出力周波数foを入力リファレンスクロックfrに追従させることができ、かつ引き込み時間を適切に短縮することが可能になる。
【0046】
次に履歴情報保存手段11について説明する。履歴情報保存手段11は、出力周波数foが入力リファレンスクロックfrに追従している同期状態の間、ホールドオーバ機能を実現するためにクロック動作を示すためのヒストリデータをメモリに保存する。
【0047】
このヒストリデータのポイント数が多いほどホールドオーバ状態での、実際の同期時のクロック動作により近いものを再現できる。そこでより小さいメモリ領域でより多くのヒストリデータを残すために、同期時の出力周波数foの位相偏差の基準値及び基準値に対する方向を符号化したデータからなるヒストリデータを生成し、時系列に保存していく。
【0048】
図3はヒストリデータの保存の様子を示す図である。図には、方向を示す符号化データを保存する領域11aと、方向なし(基準値に対応)の連続回数を保存する領域11bが示されている。
【0049】
保存制御としては、まず、ヒストリデータを位相差の値そのものではなく、位相偏差の方向を符号化してデータとして残す。位相差の比較出力がされた時点で、PLL制御手段100が出力周波数foを上げる(増える)方向に制御した場合を+方向とし、ヒストリには+1を残す。
【0050】
また、出力周波数foを下げる(減る)方向に制御した場合を−方向とし、ヒストリには−1を残す。出力周波数foを何も制御しなかった場合には0を残す。0が連続した場合は、連続回数のカウント値を残す。
【0051】
以上説明したように、履歴情報保存手段11を設けて、ホールドオーバのためのヒストリデータの保存制御を行う構成とした。
従来では周波数値や位相差の値そのものを保存していたので、位相差カウント値と同幅のサイズ分を測定毎に残していたため(1つの情報に2バイト以上要していた)、大きなメモリ容量を必要としていたが、本発明の履歴情報保存手段11では、方向のみを符号化したデータを保存するため、最大で1バイト、場合によっては2ビット単位で残すことが可能であり、小さいメモリサイズを用いて、実際に同期していた期間のクロック動作により近いクロックが生成することが可能になる。
【0052】
なお、上記のようなヒストリデータを生成して位相同期制御を行った場合でも、クロック供給諸元(例えば、SONET等のクロック・ストラタム・レベル)を十分満たす。
【0053】
次に履歴情報補償手段12について説明する。ホールドオーバ状態で参照するヒストリデータは、その最新の値と最も古い値との間に、ある程度の差分がある。
【0054】
このため、ヒストリデータを履歴の時間軸と同一方向のみにシステマチックに読み出すだけでは、この差分が出力周波数foの瞬間的な変動として出力されてしまう。
【0055】
したがって、本発明の履歴情報補償手段12は、最新のヒストリデータから最古のヒストリデータへ時間軸を遡って読み出し、最古のヒストリデータに到達した際は、その最古のヒストリデータから最新のヒストリデータへ時間軸にそって読み出すことを繰り返すことで(このようなサイクリックな読み出し制御を以降、ミラーリングと呼ぶ)、差分を補償して瞬間的変動を抑制し、出力周波数foの位相同期制御に反映させる。
【0056】
図4はミラーリングを示す図である。縦軸に出力周波数foの位相偏差(出力の変動値)、横軸に経過時間tをとり、図中の折れ線グラフはヒストリデータを示している。
【0057】
時間t0が入力リファレンスクロックfrの異常判定ポイントとし、この時間t0で同期状態からホールドオーバへ移行する。また、ヒストリデータを格納するヒストリサイズは、実際にホールドオーバ時に参照されるヒストリデータであるホールドオーバ参照データと、入力リファレンスクロックfrの異常検出を行うための保護時間と、をカバーするだけのサイズを持っている。なお、ヒストリデータのグラフのピーク〜ピークが同期精度を表すことになる。
【0058】
図に示すように、時間t0のホールドオーバ動作を開始した時点で、最新のヒストリデータから順番に時間を遡るかたちで読み出している。また、最古のヒストリデータに到達した時間t1から、時間軸にそってヒストリデータを読み出している。そして、このような動作を繰り返して、出力周波数foを制御する。
【0059】
以上説明したように、本発明の履歴情報補償手段12は、ミラーリング動作を行って、ホールドオーバ動作時の最新ヒストリデータ及び最古ヒストリデータとの差分を補償する構成とした。これにより、出力周波数foに急激な変動を与えることを防ぐことが可能になる。
【0060】
次にドリフト補正手段13について説明する。ホールドオーバ状態では出力周波数foのフィードバックがなされないため、VCXO50のドリフトに対する補正が入らない。
【0061】
したがって、長時間たつと本来生成しようとしている周波数よりもずれた出力クロックを生成してしまうことになる。そこで、ドリフトによる出力周波数foの変動を抑制するための中心周波数のずれを補正するため、中心周波数がずれていなければ必ず特定の値になるという基準点を用意してドリフト補正を行う。
【0062】
まず、正常な期間に記録されたヒストリデータの読み出しを開始した時点で、ヒストリデータの特定のポイントをドリフト検出ポイントTdrift とする。
ホールドオーバ動作中は、ヒストリデータを読み出す毎に(すなわち、全ヒストリポイント毎に)位相偏差抽出手段70から抽出された出力周波数foの位相偏差(pplodevとする)を積分していく。毎回の出力周波数foをfplooutとすると、位相偏差pplodevは次式のようになる。
【0063】
【数1】
pplodev(n)=fploout(n)−fploout(n−1) …(1)
そして、ヒストリデータの読み出しポイントがドリフト検出ポイントTdrift に戻った時点で、積分値Pを確認する。ポイント数をmとすると積分値Pは、
【0064】
【数2】
【0065】
ここで、出力周波数foがヒストリデータにぴったり一致した変動をしていれば、積分値Pは0になるはずであるが、VCXO50の精度やドリフトにより微妙に差分が生じる。ここで、特定のポイントの出力周波数foの差分だけの計測だけでなく積分を行うのは、出力周波数foの変動を全体の傾向としてとらえるためである。
【0066】
また、検出ポイントTdrift の毎回の積分結果Pをさらに積分しQとすると、
【0067】
【数3】
Q(n)=Q(n−1)+ΣP(n) …(3)
そして、ドリフト検出ポイントTdrift でのQの積分値Qtotal が、あらかじめ設定した閾値を越えたら出力周波数fo(の中心周波数)の異常と判定する。また、この出力異常が、VCXO50の故障によるものなのか、ドリフトによるものなのかを判定する必要がある。
【0068】
そこで、ドリフト補正手段13では、出力周波数foの中心周波数にQtotal だけの値を与えて、再度出力周波数foが追従してくるかを監視する。追従してくれば、それは中心周波数のズレの原因はドリフトによるものと判断でき、ずれ幅分のオフセットをヒストリデータに加えてドリフトを補正する。
【0069】
以上説明したように、本発明のドリフト補正手段13は、出力周波数の総位相偏差幅を算出してドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、ヒストリデータに、ずれ幅分のオフセットを加えてドリフトを補正する構成とした。これにより、ドリフトによる出力周波数foの変動を効率よく抑制することが可能になる。
【0070】
なお、出力周波数foの位相偏差は、1つ前との差分であるため、全体としてどの方向に動いたかを判断するには、すべてのポイント測定値を総合的に見る必要がある。したがって、上述の計算式では、積分という形をとって行った。
【0071】
次にワンダにもとづくスリップ発生について説明する。図10で説明したようなディジタル網システム、すなわち、受信クロックと送信クロックが独立であり、片方のクロックのみが網同期クロックを使用しているようなシステムに対しては、ワンダにもとづいたスリップの発生が起きやすい。
【0072】
図5はワンダにもとづくスリップの発生を示す図である。縦軸に送信クロックと受信クロックとの位相差、横軸に時間tをとる。また、実線の曲線が送信クロック、点線の曲線が受信クロックを示している。
【0073】
図ではワンダが発生し、ワンダのインターバル内で、時間t0で同期状態からホールドオーバへ移行したとする。時間t0に到達するまでの同期状態では、受信クロックと送信クロックには位相差は生じていない。
【0074】
一方、時間t0からホールドオーバに入り、ワンダのピークで、すなわち、受信クロックと送信クロックに大きな位相差が生じた状態で、長時間その位相差が保たれる場合では、スリップ発生の可能性が高くなる。
【0075】
したがって、網同期制御では、必ずワンダが生成されているという前提にたつと、上記のような条件が発生するのを抑制する必要がある。
ここで、ワンダ周期分のヒストリが十分記録できる程メモリが大きければ、そのまま読み出して出力周波数foの位相同期制御に使うことができるが、これは実用的ではなく、また、ワンダの周期を予測しているわけではない。
【0076】
次にワンダ・エミュレーション手段15について、図6〜図8を用いて説明する。ワンダ・エミュレーションとは、モデル化したワンダにもとづいて、想定したワンダ発生時の出力周波数foの位相同期制御を行うことをいう。
【0077】
図6はワンダのモデル化を示す図であり、(A)は実際の位相偏差、(B)はワンダモデルを示している。
同期状態での(A)では、位相偏差のピークをサンプリングして記憶する。そして、ホールドオーバ状態での(B)では、記憶したピーク値にもとづいてワンダモデルを生成する。
【0078】
図7はワンダエミュレーション手段15の処理手順を示すフローチャートである。
〔S1〕同期状態に入った時点から、位相偏差計測ポイント毎のヒストリデータとに加え、位相偏差あるいは出力周波数foのピーク値とピーク値との間の時間間隔(ピーク間周期)をワンダの量子化データとして記録する。
【0079】
ワンダにも複数のスペクトル成分が含まれることが想定されるため、ピーク測定だけでは、それらの複合的な周期が混ざり合いモデル化が困難になる。そこでサンプリングは、あらかじめ規定する特定の周波数成分以上かつ特定の振幅以上のもののみを対象として行う。
〔S2〕ホールドオーバ状態では、網同期中にサンプリングしたピーク〜ピーク間の周期情報から、ワンダのモデルを生成する。
〔S3〕位相偏差計測ポイント毎に記録したヒストリデータが、その生成したワンダモデル周期のどの位置にいたかを割り出し(後述の部分パターンマッチングを行う)、そのポイントからワンダ・モデルにしたがってワンダエミュレートを開始する(図6のStart Point )。
【0080】
なお、同期状態に入った時点からホールドオーバ状態に遷移するまでの間で、ピークが1つあるいは1つも観測されていなかった場合、その間の最大値と最小値を擬似的なピークとみなし、ワンダをエミュレートする。
【0081】
この場合、上述した手法と同様にエミュレートすると、本来存在していたであろうワンダよりも高周波のワンダを生成してしまうことになる、したがって、こういった場合には、擬似的なピーク間の時間間隔には意味を持たせずに、ワンダ周期Twandは独自に設定する。
【0082】
Twandの決定要因となるのは、1つは本発明を適用する装置に対する各種のワンダ規定(ワンダ生成規定、ワンダ耐力等)未満であること。もう1つは擬似的なピークポイント間の大きさが持続した場合に、スリップが発生することが予想される時間等を目安とする。
【0083】
図8は部分パターンマッチングの処理手順を示す図である。
〔S10〕ヒストリデータを次のパラメータで量子化する。量子化されるパラメータは、最新のヒストリデータに対応する出力周波数foの周波数値Flatestと、ヒストリデータ全体としての方向である。
〔S11〕周波数値Flatestと、ワンダモデルの交差するポイントを出す。
〔S12〕ワンダモデルは1周期分のみであるため、交差するのは必ず2ポイント存在する。そこで、ステップS10のヒストリデータの方向を示す情報により、ヒストリデータのブロックがワンダモデルのどの位置にいるのかを判断し、そこをエミュレーションのスタートポジション(図6のStart Point )とする。
〔S13〕ワンダ・エミュレーション手段15は、このスタートポイントからエミュレーションを開始する。
【0084】
以上説明したように、本発明のワンダ・エミュレーション手段15は、出力周波数foまたは位相偏差のピーク間の間隔を記録して、同期中に存在していたワンダをモデル化し、モデル化したワンダのエミュレーションを行って、出力周波数の位相同期制御を行う構成とした。
【0085】
このようにワンダを量子化してとらえることで、ホールドオーバ機能で参照するヒストリデータのポイント数を必要最小限に抑えて、ワンダのモデル化を行うことができ、さらにモデル化したワンダのエミュレーションを行うことで、スリップの発生を抑制することが可能になる。
【0086】
以上説明したように、本発明の位相同期制御装置10及びPLL装置1は、位相比較手段20から出力される位相差と同時に、出力周波数foの位相偏差を監視することで、出力クロックに対する入力リファレンスクロックfrの障害波及を避けることが可能になる。
【0087】
また、ホールドオーバ動作で使用するヒストリデータとして、出力周波数foの基準値と基準値に対して方向を示す符号化データだけを記録することにより、位相差の値そのものを記録するよりもメモリ使用量を節約することが可能になる。
【0088】
さらに、ヒストリデータのミラーリングを行うことで、出力周波数foの急激な変動を避けることが可能になる。
また、ホールドオーバ動作中に、ヒストリデータにずれ幅分のオフセットを加えて、ドリフト補正を行うことにより、ドリフトによる出力周波数foの変動を効率よく抑制することが可能になる。
【0089】
さらに、受信クロックと送信クロックが独立で、一方のクロックのみが出力周波数foのクロックを使用しているシステムに対しては、同期中にワンダをサンプリングし、ホールドオーバ動作中にエミュレーションする構成としたので、システムで発生しうるスリップを抑制することが可能になる。
【0090】
【発明の効果】
以上説明したように、本発明の位相同期制御装置は、同期時の出力周波数の位相偏差から生成された履歴データを出力周波数に反映させ、かつ履歴データにオフセットを加えて出力周波数のドリフトを補正する構成とした。これにより、網同期の品質及び信頼性を向上させ、特にホールドオーバ時の同期安定化を図ることが可能になる。
【0091】
また、本発明のPLL装置は、同期時の出力周波数の位相偏差から生成された履歴データを出力周波数に反映させ、かつ履歴データにオフセットを加えて出力周波数のドリフトを補正する構成とした。これにより、網同期の品質及び信頼性を向上させ、特にホールドオーバ時の同期安定化を図ることが可能になる。
【図面の簡単な説明】
【図1】本発明の位相同期制御装置の原理図である。
【図2】PLL装置の構成を示す図である。
【図3】ヒストリデータの保存の様子を示す図である。
【図4】ミラーリングを示す図である。
【図5】ワンダにもとづくスリップの発生を示す図である。
【図6】ワンダのモデル化を示す図であり、(A)は実際の位相偏差、(B)はワンダモデルを示す。
【図7】ワンダ・エミュレーション手段の処理手順を示すフローチャートである。
【図8】部分パターンマッチングの処理手順を示す図である。
【図9】ディジタルPLLの概略構成を示す図である。
【図10】スリップ発生を説明する図である。
【符号の説明】
10 位相同期制御装置
11 履歴情報保存手段
12 履歴情報補償手段
13 ドリフト補正手段
14 位相偏差監視手段
15 ワンダ・エミュレーション手段[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase synchronization control apparatus, and more particularly to a phase synchronization control apparatus that performs phase synchronization control of an output frequency during a holdover operation that is a countermeasure function for a clock failure.
[0002]
[Prior art]
In recent years, with the development of computer technology and optical fiber technology, digital networks that provide advanced communication services such as high-speed computer communication and multimedia communication have become widespread.
[0003]
When constructing a digital network, devices in the network operate in synchronization with the frequency of a reference clock. There is a PLL (Phase Locked Loop) as a circuit for realizing such network synchronization, and a digital PLL is mainly used in wired communication.
[0004]
FIG. 9 is a diagram showing a schematic configuration of the digital PLL. The digital PLL 300 constantly compares the feedback between the input reference clock fr received from the network and the network synchronization clock fo output from the PLL, and causes the network synchronization clock fo output from the PLL to follow the input reference clock fr.
[0005]
The
[0006]
The D /
[0007]
For such a configuration, the PLL control unit 303 controls the
On the other hand, when an abnormality occurs in the input reference clock (clock loss or the like), the PLL enters a free-running mode called holdover that outputs a network synchronization clock according to the clock characteristic information recorded during synchronization. The PLL output during such a holdover operation must be highly reliable.
[0008]
[Problems to be solved by the invention]
However, the conventional PLL having the holdover function as described above records the frequency value and the phase difference value itself as information to be recorded in the memory during the synchronization state, so that it is closer to the operation at the time of synchronization. Since a large amount of information is required for recording, there is a problem that the memory capacity becomes very large.
[0009]
In addition, there is a difference between the latest recorded information and the oldest recorded information, and this difference causes a problem that the PLL output is suddenly changed.
Furthermore, the conventional network synchronization control has a problem that the slip occurrence interval is short. FIG. 10 is a diagram for explaining the occurrence of slip.
[0010]
The digital network in the figure includes a host station A having a clock source CK, a transmitting station B including a
[0011]
The upper station A is connected to the transmitting station B and the receiving station C via a clock distribution path, and the transmitting station B and the receiving station C are connected via a digital information transmission path.
Synchronous
[0012]
The
[0013]
Here, a description will be given focusing on the receiving station C. First, the receiving station C once writes the digital information received from the transmitting station B into the
[0014]
Then, the data is read out by the clock fc supplied from the
Therefore, a certain amount of phase fluctuation such as jitter (Δfb, Δfc) and instantaneous interruption generated on the transmission path can be absorbed by the
[0015]
In network synchronization control, it is necessary to suppress the occurrence of such slip and phase fluctuation factors and to construct a digital network having a stable clock frequency.
The present invention has been made in view of these points, and an object of the present invention is to provide a phase synchronization control apparatus that improves the quality and reliability of network synchronization.
[0016]
Another object of the present invention is to provide a PLL device that improves the quality and reliability of network synchronization.
[0017]
[Means for Solving the Problems]
In the present invention, in order to solve the above-described problem, in the phase
[0018]
Here, the history
[0019]
Further, in the
[0020]
Here, the output frequency oscillating means 50 oscillates the output frequency. The phase comparison means 20 compares the phase of the input signal frequency with the output frequency and outputs a phase difference. The history
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a principle diagram of a phase synchronization control apparatus of the present invention.
[0022]
The graph in the figure explains holdover, with the vertical axis representing phase deviation and the horizontal axis representing elapsed time t. The time t0 is the time when the clock disconnection occurs, 0 to t0 is the synchronization state, and after t0 is the holdover.
[0023]
Holdover refers to a function of starting free-running with a phase deviation immediately before the clock path is cut off (supplying a recorded input reference clock to the next stage device) when the clock path is cut off.
[0024]
Note that when a certain amount of time has elapsed, the phase deviation gradually increases in accordance with the frequency drift rate of the oscillator (which varies depending on the environmental conditions). However, in the present invention, a drift correction described later is performed to perform holdover. Increases the reliability of the clock at the time.
[0025]
The phase
The history
[0026]
The history
The drift correction means 13 monitors the drift of the center frequency of the output frequency by calculating all the phase deviation widths of the output frequency, and if the range of the predetermined width is deviated, the drift correction means 13 deviates from the history data. Correct drift by adding an offset for the width.
[0027]
The phase deviation monitoring means 14 monitors the phase deviation of the output frequency, and if there is an abnormality in the input phase difference, if the phase deviation is normal, the input reference clock is regarded as having an abnormality, and the hold is held. Move to over.
[0028]
The wander emulation means 15 records the interval between the peaks of the output frequency using history data, and models the wander that existed during the synchronization. Then, emulation of the modeled wander is performed, and phase synchronization control of the output frequency is performed. The details of each of the above-described constituent means will be described later.
[0029]
Next, a PLL device to which the phase
[0030]
The
[0031]
The D / A conversion means 40 converts the control signal CNT into an analog signal and outputs a DC voltage. The output frequency oscillating means (VCXO) 50 oscillates the output frequency fo corresponding to the DC voltage. The
[0032]
Further, the frequency division control means 80, when the input reference clock fr is pulled in at the time of power-on (operation to shift from phase shift to state without phase shift), the frequency division value of the input reference clock fr until the lock state is reached. Switch step by step. Details will be described later.
[0033]
As described above, the phase
[0034]
In addition, since the difference between the latest history data and the oldest history data is compensated and reflected in the output frequency, it is possible to prevent the output frequency fo from abruptly changing.
[0035]
Furthermore, by monitoring the drift of the center frequency of the output frequency fo and adding an offset corresponding to the shift width to the history data, it becomes possible to efficiently correct the drift.
[0036]
Further, by constantly monitoring the phase deviation of the output frequency fo, it becomes possible to detect a clock loss of the input reference clock fr at an early stage.
Further, slip generation can be suppressed by modeling and emulating the wander.
[0037]
Next, the phase deviation monitoring means 14 will be described. The phase
[0038]
When an abnormal fluctuation is observed in the phase difference, it is determined whether the cause is an abnormal fluctuation of the output frequency fo or an abnormality of the input reference clock fr. If the output frequency fo is within the normal range, it is determined that the input reference clock fr is abnormal, and the holdover operation is started.
[0039]
Thus, since the phase deviation monitoring means 14 of the present invention is configured to constantly monitor the phase deviation and enter the holdover, it is possible to reduce the possibility of following an abnormal input reference clock fr other than the clock interruption. It becomes possible.
[0040]
Next, the frequency division control means 80 will be described. In the conventional digital PLL, the output frequency fo and the input reference clock fr drawn into the phase comparison circuit are divided by a fixed value, and the VCXO is controlled with a fixed follow-up accuracy based on the comparison result.
[0041]
In the digital PLL, in order to reduce the quantization error of the reference clock for measuring the phase difference as much as possible, it is necessary to reduce the frequency division value as much as possible. However, the smaller the frequency division value, the longer the measurement takes (for example, 1 second takes 1 second).
[0042]
In general, there is a relatively large frequency difference between the output frequency fo immediately after power-on and the input reference clock fr, so that the quantization error is reduced with the conventional fixed division value and fixed tracking accuracy. In addition, if it is attempted to further increase the PLL tracking accuracy, it takes time to pull in.
[0043]
Therefore, the frequency division control means 80 of the present invention switches the divided value of the input reference clock fr in a stepwise manner to the locked state when the power is turned on. That is, immediately after the power is turned on, the phase difference between the input reference clock fr and the output frequency fo is large, so that the frequency division value is increased, and when approaching gradually, the frequency division value is decreased to enter the locked state.
[0044]
In addition to the control performed by the frequency division control means 80, the output control means 120 of the PLL control means 100 also switches the tracking accuracy stepwise. That is, immediately after power-on, the phase deviation between the input reference clock fr and the output frequency fo is large, so the tracking accuracy is increased, and when gradually approaching, the tracking accuracy is decreased and the locked state is entered.
[0045]
As described above, the output frequency fo can be quickly and stably output from the initial unlocked state by performing stepwise switching of the frequency division value and the tracking accuracy at the time of power-on as in the present invention. Can be made to follow the input reference clock fr, and the pull-in time can be appropriately shortened.
[0046]
Next, the history
[0047]
As the number of points of the history data increases, the closer to the clock operation at the time of actual synchronization in the holdover state can be reproduced. Therefore, in order to leave more history data in a smaller memory area, generate history data consisting of the reference value of the phase deviation of the output frequency fo at the time of synchronization and the data encoded with the direction to the reference value, and save it in time series I will do it.
[0048]
FIG. 3 shows how history data is stored. In the figure, an
[0049]
As the storage control, first, the history data is not the phase difference value itself but the phase deviation direction is encoded and left as data. When the phase difference comparison output is made, the PLL control means 100 controls the output frequency fo to increase (increase) the output frequency fo, and the history remains +1.
[0050]
Further, when the output frequency fo is controlled in the direction of decreasing (decreasing), the negative direction is set, and −1 is left in the history. If no output frequency fo is controlled, 0 is left. When 0 continues, the count value of the continuous number is left.
[0051]
As described above, the history
In the past, since the frequency value and phase difference value itself were stored, a size of the same width as the phase difference count value was left for each measurement (one piece of information required more than 2 bytes), so a large memory Although the capacity is required, since the history
[0052]
Even when the history data as described above is generated and the phase synchronization control is performed, the clock supply specifications (for example, the clock stratum level such as SONET) are sufficiently satisfied.
[0053]
Next, the history
[0054]
For this reason, if the history data is only read systematically only in the same direction as the history time axis, this difference is output as an instantaneous fluctuation of the output frequency fo.
[0055]
Therefore, the history
[0056]
FIG. 4 is a diagram showing mirroring. The vertical axis indicates the phase deviation (output fluctuation value) of the output frequency fo, the horizontal axis indicates the elapsed time t, and the line graph in the figure indicates the history data.
[0057]
Time t0 is used as an abnormality determination point for the input reference clock fr, and the state shifts from the synchronized state to holdover at this time t0. The history size for storing history data is a size that covers only the holdover reference data that is actually referred to at the time of holdover and the protection time for detecting an abnormality in the input reference clock fr. have. Note that the peak to peak of the history data graph represents the synchronization accuracy.
[0058]
As shown in the figure, when the holdover operation at time t0 is started, the time is read in order from the latest history data. The history data is read along the time axis from the time t1 when the oldest history data is reached. Then, such an operation is repeated to control the output frequency fo.
[0059]
As described above, the history
[0060]
Next, the drift correction means 13 will be described. Since feedback of the output frequency fo is not performed in the holdover state, correction for the drift of the
[0061]
Therefore, an output clock deviating from the frequency originally intended to be generated after a long time is generated. Therefore, in order to correct the shift of the center frequency for suppressing the fluctuation of the output frequency fo due to drift, a reference point that always has a specific value is prepared if the center frequency is not shifted, and drift correction is performed.
[0062]
First, when reading of history data recorded in a normal period is started, a specific point of history data is set as a drift detection point Tdrift.
During the holdover operation, every time the history data is read (that is, every history point), the phase deviation (pplodev) of the output frequency fo extracted from the phase
[0063]
[Expression 1]
pplodev (n) = fploout (n) −fploout (n−1) (1)
Then, when the history data read point returns to the drift detection point Tdrift, the integral value P is confirmed. If the number of points is m, the integral value P is
[0064]
[Expression 2]
[0065]
Here, if the output frequency fo fluctuates exactly in accordance with the history data, the integrated value P should be 0, but a subtle difference occurs due to the accuracy and drift of the
[0066]
In addition, if the integration result P of each detection point Tdrift is further integrated into Q,
[0067]
[Equation 3]
Q (n) = Q (n−1) + ΣP (n) (3)
When the integrated value Qtotal of Q at the drift detection point Tdrift exceeds a preset threshold value, it is determined that the output frequency fo (center frequency) is abnormal. In addition, it is necessary to determine whether this output abnormality is due to a failure of the
[0068]
Therefore, the drift correction means 13 gives a value of Qtotal to the center frequency of the output frequency fo, and monitors whether the output frequency fo follows again. If it follows, it can be determined that the cause of the deviation of the center frequency is due to drift, and the drift is corrected by adding an offset corresponding to the deviation width to the history data.
[0069]
As described above, the drift correction means 13 of the present invention calculates the total phase deviation width of the output frequency and monitors the drift, and when the predetermined width range is deviated, the drift width is included in the history data. The offset is corrected by adding a minute offset. This makes it possible to efficiently suppress fluctuations in the output frequency fo due to drift.
[0070]
Since the phase deviation of the output frequency fo is a difference from the previous one, it is necessary to comprehensively view all point measurement values in order to determine in which direction the movement has been made as a whole. Therefore, in the above-mentioned calculation formula, it took the form of integration.
[0071]
Next, the occurrence of slip based on wander will be described. For a digital network system as described with reference to FIG. 10, that is, a system in which the reception clock and the transmission clock are independent and only one of the clocks uses a network synchronization clock, slippage based on wander is not possible. Occurrence occurs easily.
[0072]
FIG. 5 is a diagram showing the occurrence of slip based on wander. The vertical axis represents the phase difference between the transmission clock and the reception clock, and the horizontal axis represents time t. The solid curve indicates the transmission clock, and the dotted curve indicates the reception clock.
[0073]
In the figure, it is assumed that wander occurs and the state shifts from the synchronized state to holdover at time t0 within the wander interval. In the synchronization state until the time t0 is reached, there is no phase difference between the reception clock and the transmission clock.
[0074]
On the other hand, when the holdover is entered from time t0 and the phase difference is maintained for a long time at the wander peak, that is, in the state where a large phase difference is generated between the reception clock and the transmission clock, there is a possibility of occurrence of slip. Get higher.
[0075]
Therefore, in the network synchronization control, it is necessary to suppress the occurrence of the above-described conditions on the assumption that the wander is always generated.
Here, if the memory is large enough to record enough wander period history, it can be read as it is and used for phase synchronization control of the output frequency fo, but this is not practical, and the wander period is predicted. I don't mean.
[0076]
Next, the wander emulation means 15 will be described with reference to FIGS. Wander emulation refers to performing phase synchronization control of the output frequency fo when a wander is generated based on the modeled wander.
[0077]
FIG. 6 is a diagram showing the modeling of the wander, where (A) shows the actual phase deviation and (B) shows the wander model.
In (A) in the synchronized state, the peak of the phase deviation is sampled and stored. In (B) in the holdover state, a wander model is generated based on the stored peak value.
[0078]
FIG. 7 is a flowchart showing the processing procedure of the wander emulation means 15.
[S1] In addition to the history data for each phase deviation measurement point from the time when the synchronization state is entered, the time interval (peak-to-peak period) between the peak value and the peak value of the phase deviation or the output frequency fo Recorded as digitized data.
[0079]
Since it is assumed that the wander also includes a plurality of spectral components, only the peak measurement mixes these complex periods, making modeling difficult. Therefore, sampling is performed only for those having a specific frequency component that is specified in advance and a specific amplitude or more.
[S2] In the holdover state, a wander model is generated from periodic information between peaks sampled during network synchronization.
[S3] The position of the generated wander model period in the history data recorded for each phase deviation measurement point is determined (partial pattern matching described later is performed), and wander emulation is performed from that point according to the wander model. (Start Point in FIG. 6).
[0080]
If one or no peak has been observed between the time when the synchronization state is entered and the transition to the holdover state, the maximum value and the minimum value during that period are regarded as pseudo peaks, and the wander is Is emulated.
[0081]
In this case, when emulated in the same manner as the above-described method, a wander having a higher frequency than the wander that would have existed originally is generated. The wander period Twand is uniquely set without any meaning in the time interval.
[0082]
One of the determinants of Twand is that it is less than various wander rules (wander generation rules, wander strength, etc.) for the device to which the present invention is applied. The other is based on a time when a slip is expected to occur when the size between pseudo peak points is maintained.
[0083]
FIG. 8 is a diagram showing a processing procedure for partial pattern matching.
[S10] The history data is quantized with the following parameters. The parameters to be quantized are the frequency value Flatest of the output frequency fo corresponding to the latest history data and the direction of the history data as a whole.
[S11] A point where the frequency value Flatest and the wander model intersect is obtained.
[S12] Since the wander model is only for one period, there are always two points that intersect. Therefore, it is determined from the information indicating the direction of the history data in step S10 where the history data block is located in the wander model, and this is set as the emulation start position (Start Point in FIG. 6).
[S13] The wander emulation means 15 starts emulation from this start point.
[0084]
As described above, the wander emulation means 15 of the present invention records the output frequency fo or the interval between the peaks of the phase deviation, models the wander that existed during synchronization, and emulates the modeled wander. Thus, the phase synchronization control of the output frequency is performed.
[0085]
By quantizing the wander in this way, it is possible to model the wander while minimizing the number of points of history data referenced by the holdover function, and to further emulate the modeled wander. Thus, it is possible to suppress the occurrence of slip.
[0086]
As described above, the phase
[0087]
Further, by recording only the reference value of the output frequency fo and the encoded data indicating the direction with respect to the reference value as history data used in the holdover operation, the amount of memory used is larger than that of recording the phase difference value itself. Can be saved.
[0088]
Furthermore, by performing history data mirroring, it is possible to avoid sudden fluctuations in the output frequency fo.
Further, during the holdover operation, by adding an offset corresponding to the shift width to the history data and performing drift correction, it is possible to efficiently suppress fluctuations in the output frequency fo due to drift.
[0089]
Further, for a system in which the reception clock and the transmission clock are independent and only one of the clocks uses the output frequency fo, the wander is sampled during synchronization and emulated during the holdover operation. Therefore, it is possible to suppress slip that may occur in the system.
[0090]
【The invention's effect】
As described above, the phase synchronization control device of the present invention corrects the drift of the output frequency by reflecting the history data generated from the phase deviation of the output frequency at the time of synchronization to the output frequency and adding an offset to the history data. It was set as the structure to do. As a result, the quality and reliability of network synchronization can be improved, and in particular, synchronization stabilization at the time of holdover can be achieved.
[0091]
In addition, the PLL device of the present invention is configured to reflect the history data generated from the phase deviation of the output frequency at the time of synchronization in the output frequency and correct the drift of the output frequency by adding an offset to the history data. As a result, the quality and reliability of network synchronization can be improved, and in particular, synchronization stabilization at the time of holdover can be achieved.
[Brief description of the drawings]
FIG. 1 is a principle diagram of a phase synchronization control apparatus according to the present invention.
FIG. 2 is a diagram illustrating a configuration of a PLL device.
FIG. 3 is a diagram illustrating how history data is stored.
FIG. 4 is a diagram showing mirroring.
FIG. 5 is a diagram showing the occurrence of slip based on wander.
6A and 6B are diagrams showing wander modeling, where FIG. 6A shows an actual phase deviation, and FIG. 6B shows a wander model.
FIG. 7 is a flowchart showing a processing procedure of a wander emulation means.
FIG. 8 is a diagram showing a partial pattern matching processing procedure;
FIG. 9 is a diagram showing a schematic configuration of a digital PLL.
FIG. 10 is a diagram for explaining occurrence of slip.
[Explanation of symbols]
10 Phase synchronization controller
11 History information storage means
12 History information compensation means
13 Drift correction means
14 Phase deviation monitoring means
15 Wander emulation means
Claims (10)
同期時の前記出力周波数の位相偏差の基準値及び前記基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段と、
最新の履歴データと最古の履歴データとの差分を補償して、前記出力周波数の位相同期制御に反映させる履歴情報補償手段と、
前記出力周波数の位相偏差幅を算出して前記出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、前記履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段と、
を有することを特徴とする位相同期制御装置。In the phase synchronization control device that performs phase synchronization control of the output frequency at the time of holdover operation that is a countermeasure function for clock failure,
A history information storage means for generating history data composed of a reference value of a phase deviation of the output frequency at the time of synchronization and data obtained by encoding a direction with respect to the reference value, and storing in time series,
A history information compensation unit that compensates for a difference between the latest history data and the oldest history data and reflects it in the phase synchronization control of the output frequency,
The phase deviation width of the output frequency is calculated to monitor the drift of the output frequency, and when the predetermined range of width is deviated, the drift is added to the history data by adding an offset corresponding to the deviation width. Drift correcting means for correcting;
A phase synchronization control apparatus characterized by comprising:
出力周波数を発振する出力周波数発振手段と、
入力信号の周波数と前記出力周波数との位相を比較して、位相差を出力する位相比較手段と、
同期時の前記出力周波数の前記位相偏差の基準値及び前記基準値に対する方向を符号化したデータからなる履歴データを生成し、時系列に保存する履歴情報保存手段と、最新の履歴データと最古の履歴データとの差分を補償して、前記出力周波数の位相同期制御に反映させる履歴情報補償手段と、前記出力周波数の位相偏差幅を算出して前記出力周波数のドリフトを監視し、あらかじめ決められた幅の範囲をはずれた場合に、前記履歴データに対して、ずれ幅分のオフセットを加えてドリフトを補正するドリフト補正手段と、から構成されるPLL制御手段と、
を有することを特徴とするPLL装置。In a PLL device that performs phase synchronization control of a signal,
Output frequency oscillation means for oscillating the output frequency;
A phase comparison means for comparing the phase of the frequency of the input signal and the output frequency and outputting a phase difference;
Generating history data composed of reference data of the phase deviation of the output frequency at the time of synchronization and data obtained by encoding the direction with respect to the reference value, storing history data in time series, the latest history data and the oldest history data The history information compensation means for compensating for the difference with the history data of the output frequency and reflecting it in the phase synchronization control of the output frequency, and calculating the phase deviation width of the output frequency to monitor the drift of the output frequency, and are determined in advance. A drift control unit configured to correct drift by adding an offset corresponding to the shift width to the history data when the range of the width is deviated,
A PLL device comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07317799A JP4165954B2 (en) | 1999-03-18 | 1999-03-18 | Phase synchronization controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07317799A JP4165954B2 (en) | 1999-03-18 | 1999-03-18 | Phase synchronization controller |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000269949A JP2000269949A (en) | 2000-09-29 |
JP4165954B2 true JP4165954B2 (en) | 2008-10-15 |
Family
ID=13510609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07317799A Expired - Fee Related JP4165954B2 (en) | 1999-03-18 | 1999-03-18 | Phase synchronization controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4165954B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009060315A (en) * | 2007-08-31 | 2009-03-19 | National Institute Of Advanced Industrial & Technology | Method and apparatus for reducing phase error in remote clock |
JP5277919B2 (en) * | 2008-12-10 | 2013-08-28 | 株式会社Jvcケンウッド | Reference signal oscillation device and reference signal oscillation method |
JP5699759B2 (en) * | 2011-04-01 | 2015-04-15 | 富士通株式会社 | Transmission apparatus and transmission method |
US9763207B2 (en) | 2011-05-31 | 2017-09-12 | Nec Corporation | Timing synchronization device and timing synchronization control method |
CN114062777B (en) * | 2021-11-17 | 2023-11-14 | 山东日照发电有限公司 | Frequency difference verification method for synchronous device |
-
1999
- 1999-03-18 JP JP07317799A patent/JP4165954B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000269949A (en) | 2000-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8275087B2 (en) | Frequency synchronization using first and second frequency error estimators | |
US8300749B2 (en) | Method, apparatus and system for frequency synchronization between devices communicating over a packet network | |
US9276591B2 (en) | Frequency synchronization with compensation of phase error accumulation responsive to a detected discontinuity | |
KR0177731B1 (en) | Method for controlling digital phase synchronization loop for network sync. | |
US5726607A (en) | Phase locked loop using a counter and a microcontroller to produce VCXO control signals | |
JP3084151B2 (en) | Information processing system | |
JP2006217203A (en) | Digital pll circuit | |
JPH0795052A (en) | Frequency synchronizing circuit | |
JPH11271476A (en) | Reference frequency generating device | |
JP4165954B2 (en) | Phase synchronization controller | |
CN112019212A (en) | Reference clock frequency change handling in a phase locked loop | |
JP2003514411A (en) | Circuit device for generating a clock signal frequency-synchronized with a reference clock signal | |
WO2004032597A2 (en) | System and method for maintaining an accurate frequency on a voltage controlled oscillator | |
US7856075B2 (en) | Clock supply circuit and clock supply method | |
US4914404A (en) | Method for synchronization of a signal frequency to interference-prone reference signal frequencies | |
US6181175B1 (en) | Clock generator and synchronizing method | |
JP2000315945A (en) | Digital phase locked loop circuit | |
JP2808967B2 (en) | Clock holdover circuit | |
GB2387092A (en) | Switching between clocks to read a buffer in a data receiving circuit | |
JP2003032107A (en) | Phase locked loop circuit | |
JP4036013B2 (en) | Frequency monitoring circuit, clock supply device, and frequency monitoring method | |
CN114527635B (en) | Double-rubidium Zhong Re backup working method, system, storage medium and electronic device | |
JP2014154973A (en) | Clock and data recovery device, serial data reception device and serial data communication device | |
JP3886392B2 (en) | Clock recovery circuit | |
JPH11261415A (en) | Method and circuit for phase holding |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060308 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080313 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080729 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080729 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |