JP4159712B2 - Semiconductor device, active matrix display device, liquid crystal display device, electroluminescence display device, video camera, digital camera, projector, goggle type display, car navigation system, personal computer or portable information terminal - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）及び薄膜トランジスタで構成された回路を有する半導体装置に関する。半導体装置として例えば、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器の構成に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、電気光学装置、半導体回路および電子機器も半導体装置である。
【０００２】
【従来の技術】
近年、結晶性シリコン膜を利用したＴＦＴで回路を構成したアクティブマトリクス型液晶表示装置が注目されている。これはマトリクス状に配置された複数の画素によって液晶にかかる電界をマトリクス状に制御し、高精細な画像表示を実現するものである。
【０００３】
この様なアクティブマトリクス型液晶表示装置は、解像度がＸＧＡ、ＳＸＧＡというように高精細になるに従い、画素数だけでも１００万個を超えるようになる。そしてその全てを駆動するためのドライバ回路は非常に複雑かつ多くのＴＦＴによって形成される。
【０００４】
実際の液晶表示装置（液晶パネルともいう）に要求される仕様は厳しく、全ての画素が正常に動作するためには画素、ドライバともに高い信頼性が確保されなければならない。特に、ドライバ回路で異常が発生すると一列（または一行）の画素が全滅するといった線欠陥と呼ばれる不良となる。
【０００５】
ところが、結晶性シリコン膜を利用したＴＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジスタ）に及ばないとされている。そして、この弱点が克服されない限り、ＴＦＴでＬＳＩ回路を形成することは困難であるとの見方が強まっている。
【０００６】
ＴＦＴの信頼性を向上させる構造として、ＧＯＬＤ（Ｇａｔｅ Ｏｖｅｒｌａｐｐｅｄ Ｌｉｇｈｔ−ｄｏｐｅｄ Ｄｒａｉｎ）やＬＡＴＩＤ（Ｌａｒｇｅ−Ｔｉｌｔ−Ａｎｇｌｅ Ｉｍｐｌａｎｔｅｄ Ｄｒａｉｎ）などが知られている。これらの構造の特徴はＬＤＤ領域とゲート電極とがオーバーラップしている点であり、こうすることでＬＤＤ領域の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性が高まる。
【０００７】
例えば、「Ｍ．Ｈａｔａｎｏ，Ｈ．Ａｋｉｍｏｔｏ，ａｎｄ Ｔ．Ｓａｋａｉ，ＩＥＤＭ９７ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ，ｐ５２３−５２６，１９９７」ではシリコンで形成したサイドウォールを用いてＧＯＬＤ構造のＴＦＴを実現している。
【０００８】
しかしながら、同論文に開示されたＧＯＬＤ構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある時に流れる電流）が大きくなってしまうという問題があり、そのための対策が必要であった。
【０００９】
【発明が解決しようとする課題】
本発明はＧＯＬＤ構造ＴＦＴの欠点を解消し、オフ電流を減少させ、かつホットキャリア耐性の高いＴＦＴを提供することを課題とする。そして、そのようなＴＦＴで回路を形成した半導体回路を有する信頼性の高い半導体装置を実現することを課題とするものである。
【００１０】
【課題を解決するための手段】
上述した課題を解決するために、本発明に係る薄膜トランジスタは、チャネルが形成される半導体層にソース領域またはドレイン領域として機能するｎ型又はｐ型の第１の不純物領域のほかに、チャネルと第１の不純物領域の間に２種類の第１の不純物領域と同じ導電型を示す不純物領域（第２、第３の不純物領域）を有する。これら第２、第３の不純物領域はその導電型を決める不純物濃度が第１の不純物領域よりも低く、高抵抗領域として機能する。
【００１１】
第２の不純物領域はゲート絶縁膜を介してゲート電極と重なった低濃度不純物領域であり、ホットキャリア耐性を高める作用を有する。他方、第３の不純物領域はゲート電極と重ならない低濃度不純物領域であり、オフ電流の増加を防ぐ作用を有する。
【００１２】
なお、ゲート電極とはゲート絶縁膜を挟んで半導体層と交差している電極であって、半導体層に電界を印可して空乏層を形成するための電極である。ゲート配線においては、ゲート絶縁膜を挟んで半導体層と交差している部分がゲート電極である。
【００１３】
更に、本発明において、ゲート電極は、ゲート電極周囲は中央の平坦部から外側に向かって、その膜厚が線形に減少する。第２の不純物領域にはゲート電極のテーパー部を通って、導電型を付与する不純物が添加されるため、その濃度勾配はゲート電極側面の傾斜（膜厚の変化）を反映することとなる。すなわち、第２の不純物領域へ添加される不純物濃度はチャネル形成領域から第１の領域に向かって増加することとなる。
【００１４】
本発明において、他のゲート電極の構成においては、ゲート絶縁膜に接する第１のゲート電極と、第１のゲート電極上に形成された第２のゲート電極が積層されている。この構成において、第１のゲート電極が側面かゲート絶縁膜となす角度は３度以上６０度以下の範囲の値であるテーパー状となっている。他方、第２のゲート電極はチャネル長方向の幅が第１のゲート電極よりも狭くなっている。
【００１５】
上記の積層型のゲート電極を有する薄膜トランジスタにおいても、第２の不純物領域の不純物の濃度分布は第１のゲート電極の膜厚の変化を反映し、その不純物濃度はチャネル形成領域から第１の領域に向かって増加することとなる。
【００１６】
本発明に係る薄膜トランジスタは、半導体層に２種類の低濃度不純物領域を有することで、ＭＯＳＦＥＴに匹敵する、さらにはそれ以上の信頼性を有する。
【００１７】
（本発明の薄膜トランジスタの利点）
図３３を用いて、従来のＴＦＴの特性と比較して、本発明の利点を説明する。
【００１８】
上述したように本発明は、第２不純物領域（ゲートオーバーラップ型のＬＤＤ領域）と第３不純物領域（非ゲートオーバーラップ型のＬＤＤ領域）という２種類の低濃度不純物を半導体層に形成することに特徴がある。
【００１９】
図３３（Ａ）、はＬＤＤ領域のないｎチャネル型ＴＦＴの模式図であり、同図（Ｂ）その電気特性（ゲート電圧Ｖｇ対ドレイン電流Ｉｄ特性）である。同様に、図３３（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を示し、図３３（Ｅ）、（Ｆ）はいわゆるＧＯＬＤ構造の場合を示し、図３３（Ｇ）、（Ｈ）には本発明のｎチャネル型ＴＦＴの場合を示す。
【００２０】
なお、図面中においてｎ＋ はソース領域またはドレイン領域を示し、ｃｈａｎｎｅｌはチャネル形成領域を示し、ｎ− はｎ＋ よりも不純物濃度が低い低濃度不純物領域を指す。また、Ｉｄはドレイン電流、Ｖｇはゲート電圧を示す。
【００２１】
図３３（Ａ）、（Ｂ）に示すようにＬＤＤがない場合、オフ電流（ＴＦＴがオフ状態にある時のドレイン電流）は高く、オン電流（ＴＦＴがオン状態にある時のドレイン電流）やオフ電流が劣化しやすい。
【００２２】
一方非ゲートオーバーラップ型のＬＤＤを形成することで、オフ電流はかなり抑えられ、オン電流もオフ電流も劣化が抑制できる。しかしながら、オン電流の劣化を完全に抑えられているわけではない。（図３３（Ｃ）、（Ｄ））
【００２３】
ＬＤＤ領域がゲート電極とオーバーラップしたオーバーラップ型のＬＤＤのみを持つＴＦＴ構造（ＧＯＬＤ構造）（図３３（Ｅ）、（Ｆ））であるが、この構造は従来のＬＤＤ構造においてオン電流の劣化を抑制することに重点を置いた構造となっている。
【００２４】
この場合、オン電流の劣化を十分に抑えることができる反面、通常の非オーバーラップ型のＬＤＤ構造よりもややオフ電流が高いという問題を持つ。従来例で述べた論文はこの構造を採用しており、本発明はこのオフ電流が高いという問題を認識した上で、解決するための構造を模索した結果である。
【００２５】
そして、本発明の構造は図３３（Ｇ）、（Ｈ）に示すように、ゲート電極とオーバーラップさせたＬＤＤ領域（第２の不純物領域）と、ゲート電極とオーバーラップしないＬＤＤ領域（第３の不純物領域）を半導体層に形成した。この構造を採用することで、オン電流の劣化を抑制する効果をそのままに、オフ電流を小さくすることが可能となった。
【００２６】
本出願人は図３３（Ｅ）、（Ｆ）に示したような構造の場合に何故オフ電流が高くなってしまうかを次のように推測した。ｎチャネル型ＴＦＴがオフ状態にある時、ゲート電極にはマイナス数十ボルトといった負の電圧が印加される。その状態でドレイン領域にプラス数十ボルトの正の電圧がかかってしまうと、ゲート絶縁膜のドレイン側端部に非常に大きな電界が形成される。
【００２７】
この時、ＬＤＤ領域にはホールが誘起されて、ドレイン領域、ＬＤＤ領域、チャネル形成領域をつなぐ小数キャリアによる電流経路が形成されてしまう。この電流経路がオフ電流の増加を招くと予想される。
【００２８】
本出願人は、このような電流経路を途中で遮断するために、ゲート電極とオーバーラップしない位置に別の抵抗体、即ち第３の不純物領域ＬＤＤ領域を形成する必要があると考えた。本発明はこのような構成を有する薄膜トランジスタと、この薄膜トランジスタを用いた回路に関するものである。
【００２９】
【発明の実施の形態】
図１〜図７を用いて、本発明の実施形態を説明する。
【００３０】
［実施形態１］
本実施形態は本発明をＴＦＴに適用したものである。図１〜図４を用いて、本実施形態の作製工程を説明する。
【００３１】
まず、基板１００全面に下地膜１０１を形成し、下地膜１０１上に、島状の半導体層１０２を形成する。半導体層１０２を覆って基板１００全面に、ゲート絶縁膜となる絶縁膜１０３を形成する。（図１（Ａ））
【００３２】
基板１００には、ガラス基板、石英基板、結晶性ガラス基板、ステンレス基板ポリエチレンテレフタレート（ＰＥＴ）等の樹脂基板を用いることができる。
【００３３】
下地膜１０１は、半導体層１０２に基板からナトリウムイオンなどの不純物が拡散するのを防いだり、基板１００上に形成される半導体膜の密着性を高めるための膜である。下地膜１０１には、酸化シリコン膜や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶縁膜の単層又は多層膜が使用できる。
【００３４】
下地膜１０１の成膜方法はＣＶＤ法やスパッタ法だけでなく、石英基板のような耐熱性基板を用いた場合には、非晶質シリコン膜を成膜し熱酸化して、酸化シリコン膜を形成する方法を用いることもできる。
【００３５】
また、下地膜１０１には上記の無機絶縁膜だけでなく、タングステンシリサイドなどのシリサイド、クロム、チタン、窒化チタン、窒化アルミニウムなどの金属や合金などの導電性膜を下層に、上記無機絶縁膜を上層に積層した多層膜を下地膜として用いることもできる。
【００３６】
半導体層１０２の材料や結晶性はＴＦＴに求められる特性に合わせて適宜選択すればよい。非晶質シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマニウム、又はこれら非晶質半導体膜をレーザ照射や加熱処理によって結晶化させた結晶性シリコン、結晶性ゲルマニウムや結晶性シリコンゲルマニウムを用いることができる。半導体層１０２の厚さは１０〜１５０ｎｍとすればよい。
【００３７】
絶縁膜１０３はＴＦＴのゲート絶縁膜を構成する膜であり、酸化シリコン、窒化シリコン、窒化酸化シリコンの無機絶縁膜の単層膜、多層膜である。例えば、積層膜とする場合には、窒化酸化シリコン膜と酸化シリコンの２層膜や、窒化シリコン膜を酸化シリコンで挟んだ積層膜などが用いられる。
【００３８】
絶縁膜１０３の成膜手段としてはプラズマＣＶＤ法、ＥＣＲＣＶＤ法など化学気相法（ＣＶＤ）やスパッタ法等の物理気相法（ＰＶＤ）を用いればよい。
【００３９】
絶縁膜１０３上には、ゲート電極（ゲート配線）を構成する第１の導電膜１０４、第２の導電膜１０５を形成する。（図１（Ｂ））
【００４０】
第１の導電膜１０４はテーパー部を有する第１のゲート電極（第１のゲート配線）１０８を構成する。このため、テーパーエッチングが容易にできる材料が望まれる。例えば、クロム（Ｃｒ）、タンタル（Ｔａ）を主成分（組成比が５０％以上）とする材料、リンを含有するｎ型のシリコンが代表的に用いられる。またチタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を主成分とする材料を用いることができる。またこれらの材料の単層膜だけでなく、多層膜を用いることができ、例えば、タンタル膜を窒化タンタル（ＴａＮ）膜で挟んだ３層膜を用いることができる。
【００４１】
第２の導電膜１０５は第２のゲート電極（第２のゲート配線）１０９を構成する膜であり、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）を主成分（組成比が５０％以上）とする材料、リンを含有するｎ型のシリコン、シリサイド等の材料で形成することができる。ただし、第１の導電膜と第２の導電膜は互いのパターニングにおいて、エッチング選択比のある材料を選択する必要がある。
【００４２】
例えば、第１の導電膜１０４／第２の導電膜１０５としては、ｎ型Ｓｉ／Ｔａ、ｎ型Ｓｉ／Ｔａ−Ｍｏ合金、Ｔａ／Ａｌ、Ｔｉ／Ａｌ、ＷＮ／Ｗ、ＴａＮ／Ｔａ等の組み合わせを選択することができる。また、材料の選択する他の指標として抵抗率が挙げられ、第２の導電膜１０５はできるだけ抵抗率の低い、少なくとも第１の導電膜１０４よりもシート抵抗が低い材料とすることが望まれる。これはゲート配線と上層配線とを接続させるために、第２のゲート配線と上層配線とでコンタクトをとるためである。また、第１の導電膜１０４の厚さは１０〜４００ｎｍ、第２の導電膜の厚さは１０〜４００ｎｍとし、膜厚の合計が２００〜５００ｎｍになるようする。
【００４３】
次に、第２の導電膜１０５上にレジストマスク１０６を形成する。レジストマスク１０６を用いて第２の導電膜１０５をエッチングして第２のゲート電極１０９を形成する。エッチングには等方性のウェットエッチングを用いればよい。また、第１の導電膜１０４とエッチング選択比がとれる場合には、ドライエッチングを用いることもできる。（図１（Ｃ））
【００４４】
同じレジストマスク１０６を用いて、第１の導電膜１０４を異方性エッチング（いわゆるテーパーエッチング）して、第１のゲート電極（第１のゲート配線）１０８を形成する。なお、このエッチング用に新しいレジストマスクを形成することもできる。
【００４５】
このエッチングにより、図３に示すように、ゲート電極１０８の側面がゲート絶縁膜１０３となすテーパー角θは３度以上６０度以下の範囲の値とされる。このテーパー角θは好ましくは５度以上４５度以下の範囲、より好ましくは７度以上２０度以下の範囲とする。角θが小さいほどゲート電極１０８のテーパー部の膜厚変化が小さくなり、これに対応して、半導体層のテーパー部と交差する部分において、ｎ型又はｐ型の不純物濃度の変化を緩やかにすることができる。
【００４６】
図３に示すようにテーパー角θは、テーパー部の幅ＷＧ、厚さＨＧを用いて、ｔａｎθ＝ＨＧ／ＷＧと定義できる。
【００４７】
レジストマスク１０６を除去し、ゲート電極１０８、１０９をマスクにして半導体層１０２に所定の導電型（ｎ型又はｐ型）の不純物を添加する。添加方法としては、イオン注入法、イオンドーピング法を用いることができる。ｎ型の不純物はドナーとなる不純物であり、シリコン、ゲルマニウムに対しては１５族元素であり、典型的にはリン（Ｐ）、ひ素（Ａｓ）である。ｐ型の不純物はアクセプターとなる不純物であり、シリコン、ゲルマニウムに対しては１３族元素であり、典型的にはボロン（Ｂ）である。
【００４８】
ここでは、リンをイオンドーピング法にて添加し、ｎ−型の不純物領域１１１、１１２を形成する。この添加工程において、ｎ−型の第２の不純物領域１２４、１２５、ｎ−型の第３の不純物領域１２６、１２７におけるｎ型の不純物の濃度分布が決定される。本明細書でｎ−型とはｎ＋型よりもドナーとなる不純物濃度が低く、シート抵抗が高いことを示している。（図２（Ａ））
【００４９】
ｎ− 型の不純物領域１１１、１１２には第１のゲート電極１０８のテーパー部を通過させてリンを添加するため、その濃度勾配は図示の通り、第１のゲート電極１０８のテーパー部の膜厚の変化を反映する。即ち、リンの深さ方向の濃度分布において、任意の濃度となる深さに注目した場合、その濃度勾配はゲート電極のテーパー部の傾斜を反映したプロファイルになる。
【００５０】
更に、後述するように、ｎ− 型の不純物領域１１１、１１２の濃度勾配はドーピング時の加速電圧にも依存する。本発明では、リンを第１のゲート電極１０８のテーパー部及び絶縁膜１０３を通過させるため、ドーピングの加速電圧は４０〜１００ｋｅＶと高めに設定する必要がある。また、この加速電圧であれば、ゲート電極１０８のテーパー部の厚さが１００ｎｍ以下の部分をリンが通過することが可能である。
【００５１】
図２（Ａ）では、ｎ−型の不純物領域１１１、１１２において第１のゲート電極１０８とオーバーラップしている領域はハッチングと白地で示されているが、これは、白地部分にリンが添加されていないということを示すのではなく、上述したように、この領域のリンの濃度分布が第１のゲート電極１０８のテーパー部の膜厚を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
【００５２】
次にゲート電極１０８、１０９を覆ってレジストマスク１２０を形成する。このマスク１２０によって、第３の不純物領域の長さが決定される。レジストマスク１２０を介して、再びイオンドーピング法によりｎ型の不純物であるリンを半導体層１０２に添加する。（図２（Ｂ））
【００５３】
レジストマスク１２０で覆われていないｎ−型不純物領域１１１、１１２に選択的にリンが添加されて、ｎ＋型の第１の不純物領域１２２、１２３が形成される。また第２のゲート電極１０９で覆われていた領域１２１は図２（Ａ）、（Ｂ）の添加工程でリンが添加されないため、チャネル形成領域となる。
【００５４】
また、ｎ− 型の不純物領域１１１、１１２において、図２（Ｂ）の添加工程でリンが添加されなかった領域は、ソース／ドレイン領域よりも高抵抗な低濃度不純物領域１２４〜１２７となる。
【００５５】
第１のゲート電極１０８と重なっている（オーバーラップ）している低濃度不純物領域１２４、１２５はｎ− 型の第２の不純物領域となり、第１の電極１０８と重なっていない低濃度不純物領域はｎ− 型の第３の不純物領域１２６、１２７となる。
【００５６】
なお、図２（Ｂ）の添加工程に先立ってゲート配線をマスクにして、絶縁膜１０３をエッチングして、半導体層１０２表面を部分的に露出させても良い。
【００５７】
図４に示すように、第２の不純物領域１２４は４つのタイプに分類できる。これらを区別するため、図４を図４（Ａ）〜（Ｄ）に分け、１２１、１２４にＡ〜Ｄを付した。なお、図４には図示されないが、ゲート電極１０９を挟んで対称的に形成されている他方の第２の不純物領域１２５も領域１２４と同様である。
【００５８】
図４（Ａ）に示すように、第２の不純物領域１２４Ａにおけるリンの濃度は第１のゲート電極１０８のテーパー部の膜厚の変化に対応して逆比例し、第３の不純物領域１２６Ａからチャネル形成領域１２１Ａに向かってほぼ線形的に減少している。即ち、第２の不純物領域１２４Ａリンの濃度を深さ方向に平均化した場合、平均化されたリンの濃度はチャネル形成領域１２１Ａから第３の不純物領域１２６Ａに向かって増加する。
【００５９】
この場合、第３の不純物領域１２６Ａにおいて、膜厚方向に平均化したリン濃度は領域１２６Ａでほぼ均一になる。また、第２のゲート電極１０９に覆われている半導体層にはリンが全く添加されないため、この領域がチャネル形成領域１２１Ａとなり、チャネル長ＬＡは第２のゲート電極１０９のチャネル長方向の幅になる。
【００６０】
また、図２（Ａ）のリン添加工程で、図４（Ａ）の場合よりも加速電圧を大きくした場合、図４（Ｂ）に示すように、第２の不純物領域１２４Ｂには、チャネル形成領域１２１Ｂとの接合部分にもリンが添加される。この場合も、チャネル形成領域１２１Ｂは第２のゲート電極１０９で覆われた領域であり、チャネル長ＬＢは第２のゲート電極１０９のチャネル長方向の幅になる。また、図４（Ａ）と同じ加速電圧であっても、テーパー角が小さい場合やテーパー部の膜厚が薄い場合にも、第２の不純物領域１２４Ｂを形成することができる。
【００６１】
更に加速電圧を大きくした場合、図４（Ｃ）に示すように、第２の不純物領域１２４Ｃにおいて、膜厚方向に平均化したリン濃度を均一がすることもできる。この場合は、チャネル長ＬＣは第２のゲート電極１０９のチャネル長方向の幅になる。
【００６２】
また、図２（Ａ）のリン添加工程で、図４（Ａ）の場合よりも加速電圧を小さくした時には、図４（Ｄ）に示すように、リンは第１のゲート電極１０８のテーパー部の膜厚が薄い部分しか通過できないため、第２の不純物領域１２４Ｄは図４（Ａ）よりも狭くなる。
【００６３】
第２の不純物領域１２４Ｄにおいて、深さ方向に平均化されたリンの濃度は図４（Ａ）と同様に、第３の不純物領域１２６Ｄからチャネル形成領域１２１Ｄに向かって徐々に減少する。しかし図４（Ｄ）の場合には図４（Ａ）と異なり、第２の不純物領域１２４Ｄとチャネル形成領域１２１Ｄとの接合部は第１のゲート電極１０８のテーパー部の下に存在する。このため、チャネル長ＬＤは第２のゲート電極１０９のチャネル長方向の幅よりも広くなる。
【００６４】
なお、図４（Ａ）と同じ加速電圧であっても、テーパー角が大きい場合や、第１のゲート電極１０８の膜厚が厚い場合にも、図４（Ｄ）の第２の不純物領域１２４Ｄを形成することができる。
【００６５】
上述したようにプラズマドープ法で不純物を添加する場合、第１のゲート電極１０８のテーパー部において、厚さが１００ｎｍ以下の部分を不純物が通過して、第２の不純物領域１２４を形成することが可能であるので、第１の導電膜１０４の厚さ（第１のゲート電極１０８の厚さが最大となる部分の厚さ）、及びテーパー角θを調節することにより、チャネル長、第２の不純物領域の長さを制御することが可能である。
【００６６】
ここで、第１不純物領域１２２、１２３の長さ（チャネル長方向）は２〜２０μｍ（代表的には３〜１０μｍ）である。半導体層に導電性を与える不純物（この場合にはリンである）の濃度は１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３ （代表的には１×１０２０〜５×１０２０ａｔｏｍｓ／ｃｍ３ ）である。この第１不純物領域１２２、１２３はソース配線又はドレイン配線とＴＦＴとを電気的に接続させるための低抵抗領域であり、ソース領域又はドレイン領域となる。
【００６７】
また、第２不純物領域１２４、１２５の長さは０．１〜１μｍ（代表的には０．１〜０．５μｍ、好ましくは０．１〜０．２μｍ）であり、リンの濃度は１×１０１５〜１×１０１７ａｔｏｍｓ／ｃｍ３ （代表的には５×１０１５〜５×１０１６ａｔｏｍｓ／ｃｍ３ 、好ましくは１×１０１６〜２×１０１６ａｔｏｍｓ／ｃｍ３ ）であり、第１のゲート電極１０８を通って不純物が添加されるため、リンの濃度は第１、第３の不純物領域より低くなる。
【００６８】
また、第３不純物領域１２６、１２７の長さは０．５〜２μｍ（代表的には１〜１．５μｍ）であり、リンの濃度は１×１０１６〜１×１０１９ａｔｏｍｓ／ｃｍ３ （代表的には１×１０１７〜５×１０１８ａｔｏｍｓ／ｃｍ３ 、好ましくは５×１０１７〜１×１０１８ａｔｏｍｓ／ｃｍ３ ）である。
【００６９】
また、チャネル形成領域１２１は真性半導体層でなり、第１の不純物領域に添加された不純物（リン）を含まない領域、又はボロンを１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３の濃度で含む領域である。ボロンはしきい値電圧の制御用やパンチスルー防止用の不純物であり、同様の効果を生むものであれば他の元素で代用することもできる。その場合も濃度はボロンと同じにする。
【００７０】
なお、第１の不純物領域１２２、１２３と第２の不純物領域１２４、１２５の間に、ゲート電極と重ならない低濃度不純物領域（第３の不純物領域１２６、１２７）を１つ形成したが、この部分に、不純物濃度が互いに異なる不純物領域を２以上形成することもできる。本発明では、少なくとも第１の不純物領域１２２、１２３と第２の不純物領域１２４、１２５の間に、第１の不純物領域１２２、１２３よりも不純物（リン）濃度が低い不純物領域、即ち第１の不純物領域１２２、１２３よりも抵抗が高い不純物領域が少なくとも１つ存在すればよい。もちろん、この高抵抗な不純物領域（第３の不純物領域）がゲート電極に重ならないことも重要である。
【００７１】
第１の不純物領域１２２、１２３が形成したら、レジストマスク１２０を除去する。熱処理して、半導体層１０２に添加されたリンを活性化する。活性化工程には、熱処理だけでなくレーザや赤外ランプ光による光アニールを行うこともできる。
【００７２】
次に、酸化シリコン等でなる層間絶縁膜１３０を形成する。ゲート絶縁膜１０３、層間絶縁膜１３０に第１の不純物領域１２２、１２３、及び第２のゲート配線１０９に達するコンタクトホールを形成する。そして、ソース電極１３１、ドレイン電極１３２、及び図示しないゲート配線の取り出し電極を形成する。
【００７３】
［実施形態２］
図５、図６を用いて、本実施形態のＴＦＴの作製工程について説明する。本実施形態は実施形態１の変形例であり、ゲート電極（ゲート配線）の構造を変形したものであり、他の主要構造は実施形態１と同様である。
【００７４】
実施形態１ではゲート電極は幅の異なる２つのゲート電極が積層された構造であったが、本実施形態は上部の第２の電極を省略し、テーパー部を有する第１のゲート電極のみでゲート電極を形成する。
【００７５】
まず、基板１４０全面に下地膜１４１を形成し、下地膜１４１上に、島状の半導体層１４２を形成する。半導体層１４２を覆って基板１４０全面に、ゲート絶縁膜となる絶縁膜１４３を形成する。（図５（Ａ））
【００７６】
ゲート絶縁膜１４３上にゲート電極（ゲート配線）を構成する導電膜１４４を形成する。この導電膜１４４は、テーパーエッチングが容易にできる材料が望まれる。例えば、クロム（Ｃｒ）、タンタル（Ｔａ）を主成分（組成比が５０％以上）とする材料、リンを含有するｎ型のシリコンが代表的に用いられる。またチタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を主成分とする材料を用いることができる。またこれらの材料の単層膜だけでなく、多層膜を用いることができ、例えば、タンタル膜を窒化タンタル（ＴａＮ）膜で挟んだ３層膜を用いることができる。導電膜１４４の厚さは２００〜５００ｎｍとする。（図５（Ｂ））
【００７７】
次に、導電膜１４４上にレジストマスク１４５を形成する。マスク１４５を用いて導電膜１４４をエッチングしてゲート電極（ゲート配線）１４６を形成する。（図５（Ｃ））
【００７８】
このエッチングにより、図３に示すように、ゲート電極１４６の側面がゲート絶縁膜となすテーパー角θは３度以上６０度以下の範囲の値とされる。このテーパー角θは好ましくは５度以上４５度以下、より好ましくは７度以上２０度以下とする。
【００７９】
レジストマスク１４５が存在する状態で、半導体層１４２に所定の導電型（ｎ型又はｐ型）の不純物を添加する。ここでは、リンをイオンドーピング法にて添加し、ｎ− 型の不純物領域１４８、１４９を形成する。この添加工程において、ｎ− 型の第２の不純物領域１５４、１５５、ｎ− 型の第３の不純物領域１５６、１５７の濃度分布が決定される。また、後述するがレジストマスク１４５で覆われている領域は、チャネル形成領域１５１となる。（図６（Ａ））
【００８０】
第２のゲート電極が存在しないため、この添加工程には、半導体層１４２のチャネルが形成される領域にリンが添加されるのを防ぐためのマスクが必要である。このようなマスクとして導電膜１４４のエッチングに用いたレジストマスク１４５を用いたが、不純物添加用に新たに形成することもできる。
【００８１】
次に、レジストマスク１４５を除去し、ゲート電極１４６を覆ってレジストマスク１５０を形成する。レジストマスク１５０を介して、再びイオンドーピング法によりｎ型の不純物であるリンを半導体層１４２に添加するため、レジストマスク１５０によって、第３の不純物領域の長さが決定される。なおこの添加工程に先立って、ゲート配線１４６をマスクにして絶縁膜１４３をエッチングして、半導体層１４２表面を露出させても良い。（図６（Ｂ））
【００８２】
図６（Ｂ）に示すように、レジストマスク１５０で覆われていないｎ− 型不純物領域１４８、１４９に選択的にリンが添加されて、ｎ＋型の第１の不純物領域１５２、１５３が形成される。
【００８３】
またレジストマスク１５０で覆われていた領域は導電型、抵抗値が図６（Ａ）の状態が保たれる。よって、先にレジストマスク１４５で覆われていた領域１５１はチャネル形成領域となる。ゲート電極１４６と重なっている（オーバーラップ）領域は、ｎ− 型の第２の不純物領域１５４、１５５となり、ゲート電極１４６と重なっていない領域はｎ− 型の第３の不純物領域１５６、１５７となる。第２、第３の不純物領域１５４〜１５７は第１の不純物領域１５２、１５３よりも高抵抗な低濃度不純物領域である。
【００８４】
本実施形態でも、実施形態１と同様に第２の不純物領域１５４、１５５は図４に示した４つのタイプに分類できる。また、チャネル形成領域１５１、第１〜第３の不純物領域１５２〜１５７について、チャネル長方向の長さや不純物濃度は実施形態１と同様である。ただし、チャネル長は実施形態１の第２のゲート電極１０９に代わって、本実施形態では図６（Ａ）の添加工程に用いたレジストマスク１４５で決定される。
【００８５】
実施形態１のゲート電極は形状の異なる電極の積層構造であるため、第１のゲート電極１０８の厚さを薄くしても、第２のゲート電極１０９を厚くすることで低抵抗化が可能であるが、本実施形態のゲート電極１４６はテーパー部を有する単層電極であるため、その膜厚は第１のゲート電極１０８よりも厚くなってしまう。
【００８６】
ゲート電極幅を考慮するとテーパー部の幅ＷＧ（図３参照）の長さに限度があるので、第２の不純物領域１５４、１５５の不純物の濃度分布は図４（Ｄ）に示すタイプとするのが最も実用的である。
【００８７】
なお、第１の不純物領域１５２、１５３と第２の不純物領域１５４、１５５の間に、ゲート電極と重ならない低濃度不純物領域（第３の不純物領域１５６、１５７）を１つ形成したが、この部分に、不純物濃度が互い異なるような不純物領域を２以上の形成しても良い。本発明では、少なくとも第１の不純物領域１５２、１５３と第２の不純物領域１５４、１５５の間に、第１の不純物領域１５２、１５３よりも不純物（リン）濃度が低く、抵抗が高い不純物領域が少なくとも１つ存在すればよい。
【００８８】
第１の不純物領域１５２、１５３を形成した後レジストマスク１５０を除去する。熱処理して、半導体層１４２に添加されたリンを活性化する。活性化工程には、熱処理だけでなくレーザや、赤外ランプ光による光アニールを行うこともできる。だだし、第２の不純物領域１５４、１５５内のリンを活性化するには、ゲート電極１４６と重なっているため、必ず熱処理が必要である。
【００８９】
次に、酸化シリコン等でなる層間絶縁膜１５８を形成する。ゲート絶縁膜１４３、層間絶縁膜１５８に第１の不純物領域１５２、１５３、ゲート配線１４６に達するコンタクトホールを形成する。そして、ソース電極１５９、ドレイン電極１６０、及び図示しないゲート配線１４６の取り出し電極を形成する。
【００９０】
［実施形態３］
図７を用いて、本実施形態のＴＦＴの作製工程について説明する。本実施形態も実施形態１の変形例であり、ゲート電極（ゲート配線）の構造の変形したものであり、他の主要構造は実施形態１と同様である。なお図７において、図１、図２と同じ符号は同じ構成要素を示している。
【００９１】
本実施形態のゲート電極は実施形態１と同様に、第１のゲート電極１６８と第２のゲート電極１６９が積層した構造であるが、第１のゲート電極１６８の側面をテーパー状にしない例であり、本実施形態では第１のゲート電極１６８が第２のゲート電極１６９側面から外側に延びている部分でも膜厚がほぼ一定になっている。
【００９２】
半導体層には、実施形態１と同様のリンの添加を経て、チャネル形成領域１６１、ｎ＋ 型の第１の不純物領域１６２、１６３、ｎ− 型の第２の不純物領域１６４、１６５、ｎ− 型の第３の不純物領域１６６、１６７が形成される。
【００９３】
本実施形態では、第１のゲート電極１６８の膜厚は一定とされるため、第２の不純物領域１６４、１６５では不純物濃度に勾配がほとんどない。
【００９４】
［実施形態４］
本実施形態は、実施形態１及び実施形態２の変形例である。実施形態１、２ではゲート電極のテーパー部での厚さはほぼ線形に変化している。本実施形態では、テーパー部の厚さを非線形に変化させたものである。
【００９５】
図８に実施形態１のＴＦＴの変形例を示す。図８において図２と同じ符号は同じ構成要素を示す。図８に示すように、第１のゲート電極１７０（ゲート配線）のテーパー部の厚さは非線形に変化されている。半導体層には、実施形態１と同様のリンの添加を経て、チャネル形成領域１７１、ｎ＋ 型の第１の不純物領域１７２、１７３、ｎ− 型の第２の不純物領域１７４、１７５、ｎ− 型の第３の不純物領域１７６、１７７が形成される。
【００９６】
図９に実施形態２のＴＦＴの変形例を示す。図９において図６と同じ符号は同じ構成要素を示す。図９に示すように、ゲート電極１８０（配線）のテーパー部の厚さは非線形に変化している。半導体層には、実施形態１と同様のリンの添加を経て、チャネル形成領域１８１、ｎ＋ 型の第１の不純物領域１８２、１８３、ｎ− 型の第２の不純物領域１８４、１８５、ｎ− 型の第３の不純物領域１８６、１８７が形成される。
【００９７】
図８、図９の断面図が示すように、ゲート電極１７０、１８０は膜厚が一定の部分から若干端にずれた部分で厚さがごく薄くなるようにして、ドナーやアクセプターとなる不純物をゲート電極１７０、１８０を通過しやすくした。
【００９８】
図示したようなテーパー部をゲート電極１７０、１８０に形成するには、異方性エッチングと等方性エッチングを組み合わせて、導電膜をエッチングすればよい。
【００９９】
なお、実施形態１〜４に記載のＴＦＴの構成は、以下に示す本発明の全ての実施例に適用できるのは、いうまでもない。
【０１００】
【実施例】
以下、図面を用いて本発明の実施例を詳細に説明する。
【０１０１】
［実施例１］
本実施例は本発明をアクティブマトリクス型の液晶表示装置に適用した例を説明する。
【０１０２】
図１０は本実施例のアクティブマトリクス型液晶パネルの概略の構成図である。液晶パネルは、アクティブマトリクス基板と対向基板との間に液晶が挟まれた構造を有し、アクティブマトリクス基板と対向基板に形成された電極により、映像データに対応した電圧を液晶に印加することで、パネルに映像を表示することができる。
【０１０３】
アクティブマトリクス基板２００は、ガラス基板３００上にＴＦＴをスイッチング素子に用いた画素部２０２、画素部２０２を駆動するためのゲートドライバ回路２０３及びソースドライバ回路２０４が形成されている。ドライバ回路２０３、２０４はそれぞれソース配線、ドレイン配線によって画素部２０２に接続されている。
【０１０４】
更に、ガラス基板３００上には、ドライバ回路２０３、２０４に入力される信号を処理する信号処理回路２０５が形成され、さらにドライバ回路２０３、２０４、信号処理回路２０５へ電力や制御信号を入力するための外部端子が形成され、この外部端子にＦＰＣ２０６が接続されている。
【０１０５】
対向基板２１０においては、ガラス基板全面にＩＴＯ膜等の透明導電膜が形成されている。透明導電膜は画素部２０２の画素電極に対する対向電極であり、画素電極、対向電極間の電界強度を変化することによって液晶材料の配向が変化され、階調表示が可能になる。更に、対向基板２１０には必要であれば配向膜や、カラーフィルタが形成されている。
【０１０６】
図１１（Ａ）は画素部の一画素の等価回路であり、図１１（Ｂ）は画素部２０２の上面図である。図１１（Ｃ）はドライバ回路２０３、２０４を構成するＣＭＯＳ回路の上面図である。
【０１０７】
画素部２０２は画素ＴＦＴ２２０と保持容量２３０を有し、その断面図１３（Ｅ）は図１１（Ｂ）の鎖線Ｘ−Ｘ’に沿った断面に対応する。ＣＭＯＳ回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有し、その断面図１５（Ｅ）は図１１（Ｃ）の鎖線Ｙ−Ｙ’に沿った断面に対応する。画素ＴＦＴ２２０及びＣＭＯＳ回路の薄膜トランジスタは同一のガラス基板３００上に同時に作製される。
【０１０８】
画素部２０２において、ゲート配線３５０が行ごとに形成され、ソース配線３８０が列ごとに形成されている。ゲート配線３５０、ソース配線３８０の交差部近傍には、画素ＴＦＴ２２０が形成されている。画素ＴＦＴ２２０のソース領域にはソース配線３８０に接続され、ドレイン領域には液晶セル２４０、保持容量２３０という２つのコンデンサーが接続されている。（図１１（Ａ））
【０１０９】
液晶セル２４０は画素電極３９０と対向基板２１０の透明電極を電極対に、液晶を誘電体とするコンデンサーであり、画素電極３９０によって画素ＴＦＴ２２０に電気的に接続されている。保持容量２３０は、共通配線３６０と、画素ＴＦＴ２２０の半導体層に形成されるチャネル領域を電極対に、ゲート絶縁膜を誘電体とするコンデンサである。
【０１１０】
図１２〜図１５を用いて、本実施例のアクティブマトリクス基板の作製工程を説明する。図１２、図１３は画素部の作製工程を示す断面図であり、図１４、図１５はＣＭＯＳ回路の作製工程を示す断面図である。
【０１１１】
ガラス基板３００を用意する。本実施例ではコーニングス社製１７３７ガラス基板を用いる。ガラス基板３００表面に接して、プラズマＣＶＤ法でＴＥＯＳガスを原料に厚さ２００ｎｍの酸化シリコン膜を下地膜３０１として形成する。そして、下地膜３０１を４００℃、４時間加熱する。
【０１１２】
下地膜３０１上にＰＥＣＶＤ法によりＨ２ ガスで希釈したＳｉＨ４ を用いて、厚さ５００ｎｍの非晶質シリコン膜を成膜する。次に、非晶質シリコン膜を４５０℃、１時間加熱して水素出し処理をする。非晶質シリコン膜内の水素原子は５原子％以下、好ましくは１％以下とする。水素出し処理後の非晶質シリコン膜にエキシマレーザ光を照射して結晶性（多結晶）シリコン膜４０１を形成する。レーザ結晶化の条件は、レーザ光源としてＸｅＣｌエキシマレーザを用い、光学系によりレーザ光を線状に整形し、パルス周波数を３０Ｈｚ、オーバーラップ率を９６％、レーザエネルギー密度を３５９ｍＪ／ｃｍ２ とする。（図１２（Ａ）、図１４（Ａ））
【０１１３】
非晶質シリコン膜の成膜方法はＰＥＣＶＤ法の他に、ＬＰＣＶＤ法やスパッタ法を用いることができる。また、非晶質シリコンを結晶化させるレーザにはエキシマレーザのようなパルス発振型の他、Ａｒレーザのような連続発振型のレーザを用いても良い。また、レーザ結晶化の代わりにハロゲンランプや水銀ランプを用いるランプアニール工程、あるいは６００℃以上の加熱処理工程を用いることもできる。
【０１１４】
次に、フォトリソ工程用いて図示しないフォトレジストパターンを形成し、このフォトレジストパターンを用いて結晶性シリコン膜４０１を島状にパターニングして、半導体層３０２、３０３、３０４を形成する。半導体層３０２、３０３、３０４を覆って、ゲート絶縁膜３０５として、窒化酸化シリコンを成膜する。成膜方法はＰＥＣＶＤとし、原料ガスにＳｉＨ４ とＮＯ２ を用いた。窒化酸化シリコン膜の厚さは１２０ｎｍとする。（図１２（Ｂ）、図１４（Ｂ））
【０１１５】
ゲート絶縁膜３０５上にリンを含有するｎ型のシリコン膜４０２、モリブデン−タングステン合金（Ｍｏ−Ｗ）膜４０３の積層膜をスパッタ法で成膜する。シリコン膜４０２の厚さは２００ｎｍとし、Ｍｏ−Ｗ膜４０３の厚さは２５０ｎｍとする。Ｍｏ−Ｗ膜４０３のターゲット材料はＭｏとＷの組成比を１：１とした。（図１２（Ｃ）、図１４（Ｃ））
【０１１６】
Ｍｏ―Ｗ膜４０３上にレジストマスク４０５を形成する。レジストマスク４０５を用いてＭｏ―Ｗ膜４０３をウェットエッチングし、画素ＴＦＴのゲート配線、共通配線、ＣＭＯＳ回路のゲート配線の上部配線である第２のゲート配線３５２、第２の共通配線３６２、第２のゲート配線３７２を形成する。（図１２（Ｄ）、図１４（Ｄ））
【０１１７】
再度レジストマスク４０５を用いて、塩素系のガスを用いた異方性エッチングを行い、ｎ型シリコン膜４０２をエッチングし、第１のゲート配線３５１、第２の共通配線３６１、第１のゲート配線３７１を形成する。このとき各配線３５１、３６１、３７１の側面がゲート絶縁膜３０５となす角（テーパー角）θが２０度になるようにし、側部にテーパー部を形成する。（図１２（Ｅ）、図１４（Ｅ））
【０１１８】
レジストマスク４０５を除去した後、配線３５０、３６０、３７０をマスクにして、イオンドーピング法により半導体層３０２〜３０４にリンを添加し、ｎ− 型領域４０６〜４１３を自己整合的に形成する。このリンの添加工程では、第１の電極３５１、３６１、３７１のテーパー部（第２の電極３５２、３６２、３７２の側面よりも外側にある部分）とゲート絶縁膜３０５を通過させて、リンを添加するため、加速電圧を高めにし、９０ＫｅＶとする。
【０１１９】
ｎ− 型の不純物領域４０６〜４１３のリン濃度が最終的なＴＦＴのｎ− 型の低濃度不純物領域のリン濃度を決定するため、ドーズ量は低濃度とし、ｎ− 型不純物領域４０６〜４１３において、電極３５０、３６０、３７０と交差していない領域のリンの濃度が１×１０１８ａｔｏｍｓ／ｃｍ３となるようにした。ドーピングガスには水素で希釈したホスフィンを用いる。
【０１２０】
次に、電極３５０、３６０、３７０を覆うレジストマスク４１５を形成する。レジストマスク４１５が各電極の第１の電極３５１、３６１、３７１の側面よりも外側に延びた長さによって、第１の電極３５１、３６１、３７１とオーバーラップしないｎ− 型の低濃度不純物領域の長さが決定される。ここでは、ＣＭＯＳ回路の半導体層３０４上にはレジストマスクを形成しない。
【０１２１】
レジストマスク４１５を用いて、イオンドーピング法によりリンを添加する。この添加工程においても、水素で希釈したホスフィンをドーピングガスに用いた。また、リンがゲート絶縁膜３０５を通過できるようにするため、加速電圧は８０ｋｅＶと高めに設定し、この工程で形成されるｎ＋ 型の不純物領域３１３〜３１５、３３２、３３３、４２１、４２２のリンの濃度が５×１０２０ａｔｏｍｓ／ｃｍ３となるようにドーズ量を設定した。
【０１２２】
画素部２０２において、半導体層３０２のｎ− 型の不純物領域４０６〜４０９にリンが選択的に添加され、ｎ＋ 型の不純物領域３１３〜３１５が形成される。ｎ− 型の不純物領域４０６〜４０９でリンが添加されなかった領域は高抵抗領域として機能し、第１のゲート電極３５１、第１の共通電極と重なっているｎ− 型不純物領域３１６〜３１９と３２６、３２７と、第１のゲート電極３５１、第１の共通電極３６１と重なっていないｎ− 型不純物領域３２０〜３２３、３２８として画定する。更に、２回のリン添加工程でリンが添加されなかった領域３１１、３１２、３２５がチャネル形成領域として画定する。（図１３（Ａ））
【０１２３】
ｎ− 型不純物領域３１６〜３１９はリンの濃度がｎ− 型不純物領域３２０〜３２３より低く、またリンの濃度はｎ− 型不純物領域３２０〜３２３からチャネル形成領域３１１、３１２に向かって低くなっている。
【０１２４】
ＣＭＯＳ回路において、ｎチャネル型ＴＦＴの半導体層３０３のｎ− 型不純物領域４１０、４１１にもリンが選択的に添加され、ｎ＋ 型の不純物領域３２２、３２３が形成される。他方、ｎ− 型の不純物領域４１０、４１１において、リンが添加されなかった領域は高抵抗領域として機能し、第１のゲート電極３７１と重なっているｎ− 型不純物領域３３４、３３５と、第１のゲート電極３７１と重なっていないｎ− 型不純物領域３３６、３３７として画定する。２回のリン添加工程でリンが添加されなかった領域３３１はチャネル形成領域として画定する。
【０１２５】
ｎ− 型不純物領域３３４、３３５はリンの濃度がｎ− 型不純物領域３３６、３３７より低く、またリンの濃度はｎ− 型不純物領域３３６、３３７からチャネル形成領域３３１に向かって低くなっている。
【０１２６】
また、ｐチャネル型ＴＦＴの半導体層３０４においては、ゲート電極３７０が上に存在する部分にはリンがほとんど添加されず、ゲート電極３７０がその上部に存在しない部分にｎ＋ 型領域４２１、４２２が形成され、第１のゲート電極３７１の下部にはｎ− 型の不純物領域が残存する。（図１５（Ａ））
【０１２７】
レジストマスク４１５を除去した後、ｎチャネル型ＴＦＴを覆うレジストマスク４１６を形成する。ｐチャネル型ＴＦＴの第２のゲート電極３７２をマスクにして、半導体層３０４側の第１のゲート電極３７１をエッチングよって細らせ、第３のゲート電極３７３を形成する。（図１３（Ｂ）、図１５（Ｂ））
【０１２８】
第３のゲート電極３７３の側面がゲート絶縁膜３０５となすテーパー角θが７５度となった。この第３の電極３７３のテーパー角は６０度以上９０度以下の範囲とし、より好ましくは７０度以上８５度以下の範囲とする。
【０１２９】
レジストマスク４１６を残存させた状態で、半導体層３０４にボロンとイオンドーピング法で添加する。ゲート電極３７２、３７３がマスクとして機能して、チャネル形成領域３４１、ｐ＋ 型不純物領域３４２、３４３、ｐ＋ 型不純物領域３４４、３４５が自己整合的に形成される。なお、レジストマスク４１６を除去し、別途新しいレジストマスクを形成しても良い。（図１３（Ｃ）、図１５（Ｃ））
【０１３０】
ボロンの添加工程では、加速電圧を８０ｋｅＶに設定し、ドーズ量はｐ＋ 型不純物領域３４２〜３４５のボロン濃度が３×１０２１ａｔｏｍｓ／ｃｍ３となるように設定した。ドーピングガスには水素で希釈したジボランを用いたことで、ｐ＋ 型不純物領域３４４、３４５はｐ＋ 型不純物領域３４２、３４３とボロン濃度は同じであるが、リン濃度が低くなっている。ｐ＋ 型不純物領域３４４、３４５の濃度分布は第１のゲート電極３７１のテーパー部の膜厚変化に対応し、チャネル形成領域３４１に向かって低くなっている。
【０１３１】
レジストマスク４１６を除去した後、５００℃で加熱して半導体層に添加したリン、ボロンを活性化する。加熱処理に先立って、ゲート配線３５０、共通電極３６０、ゲート配線３７０の酸化を防止するために、厚さ５０ｎｍの酸化シリコンでなる保護膜３０６を形成する。（図１３（Ｄ）、図１５（Ｄ））
【０１３２】
次に、層間絶縁膜３０７として、ＰＥＣＶＤ法で厚さ２０ｎｍの窒化シリコン膜、厚さ９００ｎｍの酸化シリコン膜を積層して成膜する。層間絶縁膜３０７、保護膜３０６、ゲート絶縁膜３０５にｎ＋ 型不純物領域３１３〜３１５、ｎ＋ 型不純物領域３３２、３３３、ｐ＋ 型不純物領域３４２、３４３及び第２のゲート配線３７２に達するコンタクトホールを形成する。
【０１３３】
層間絶縁膜３０７上にチタン（１５０ｎｍ）／アルミニウム（５００ｎｍ）／チタン（１００ｎｍ）でなる積層膜をスパッタ法で成膜し、パターニングして、ソース配線３８０、ドレイン電極３８１、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路で主に構成される回路２０３〜２０５と、画素ＴＦＴ２２０、保持容量２３０が設けられた画素部２０２が同一のガラス基板３００上に作製される。（図１３（Ｅ）、図１５（Ｅ））
【０１３４】
アクティブマトリクス基板を完成するには、更に、基板３００全面に平坦化膜を形成する。ここでは、アクリルをスピンコート法で塗布し、焼成して厚さ１μｍのアクリル膜を形成する。平坦化膜にＣＭＯＳ回路のソース電極３８４、３８５に対するコンタクトホールを開口する。スパッタ法によって厚さ２００ｎｍのチタンを成膜しパターニングしてソース配線３８７、３８８を形成する。
【０１３５】
次に、第１の平坦化膜と同様にして、厚さ０．５μｍのアクリルを第２の平坦化膜として形成する。第１及び第２の平坦化膜にドレイン電極３８１に対するコンタクトホールを形成する。スパッタ法でＩＴＯ膜を成膜し、パターニングして、ドレイン電極３８１に接続された画素電極３９０を形成する。（図１１（Ｂ）、（Ｃ））
【０１３６】
本実施例ではｐチャネル型ＴＦＴに対して高抵抗領域として機能する低濃度不純物領域を形成していないが、ｐチャネル型ＴＦＴは元来高抵抗領域がなくとも、信頼性が高いので問題はなく、かえって高抵抗領域形成しないほうがオン電流を稼ぐことができ、ｎチャネル型ＴＦＴとの特性との釣り合いがとれ、都合が良い。
【０１３７】
［実施例２］
本実施例は実施例１の変形例であり、リンとボロンの添加工程の順序を変えたものであり、他は実施例１と同様である。図１６を用いて本実施例の作製工程を説明する。また図１６において、図１４、図１５と同じ符号は同じ構成要素を示す。
【０１３８】
実施例１では、リンを半導体層に添加してから、ボロンを添加したが、本実施例ではボロンを先に添加する。
【０１３９】
本実施例ではＣＭＯＳ回路の作製工程を説明するが、実施例のように画素部とドライバ回路が一体化したアクティブマトリクス基板の作製工程に本実施例を適用できるのはいうまでもない。
【０１４０】
実施例１で示した工程に従って図１４（Ｅ）の構成を得る。次にレジストマスク４０５を除去する。図１６（Ａ）にこの状態を示す。
【０１４１】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク４５１を形成する。レジストマスク４５１を用いて、半導体層３０４にボロンをイオンドーピング法で添加する。ゲート電極３７１、３７２がマスクとして機能し、半導体層３０４にチャネル形成領域５０１、ソース領域、ドレイン領域として機能するｐ＋ 型不純物領域５０２、５０３が自己整合的に形成される。
【０１４２】
加速電圧は８０ｋｅＶとし、ドーズ量はｐ＋ 型不純物領域５０２、５０３のボロン濃度が３×１０２０ａｔｏｍｓ／ｃｍ３となるように設定した。ここで、ｐ＋ 型不純物領域５０２、５０３はドーピング時のボロンの回り込み、ゲート電極３７０側部の膜厚が薄いため、下部にも若干重なっていると予想される。（図１６（Ｂ））
【０１４３】
レジストマスク４５１を除去した後、ｐチャネル型ＴＦＴを覆うレジストマスク４５２を形成する。そして、イオンドーピング法により半導体層３０３にリンを添加し、ｎ− 型の低濃度不純物領域４５３、４５４を自己整合的に形成する。加速電圧は９０ｋｅＶとし、ドーズ量はｎ− 型不純物領域４５３、４５４のリン濃度が１×１０１８ａｔｏｍｓ／ｃｍ３ となるように設定した。また、ドーピングガスには水素で希釈したホスフィンを用いる。（図１６（Ｃ））
【０１４４】
次に、レジストマスク４５２を除去して、新たにｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク４５６を形成する。ｎチャネル型ＴＦＴにおいて、マスク４５６が第１のゲート電極３７１の側面よりも外側に延びた長さが、第１のゲート電極３７１とオーバーラップしないｎ− 型不純物領域の長さを決定する。
【０１４５】
レジストマスク４５６を用いてイオンドーピング法によりリンを添加する。この添加工程においても、ドーピングガスに水素で希釈したホスフィンを用いた。
【０１４６】
ＣＭＯＳ回路において、ｎチャネル型ＴＦＴの半導体層３０３のｎ− 型不純物領域４５３、４５４にリンが選択的に添加され、ｎ＋ 型の不純物領域５１２、５１３が形成される。この工程では、リンをゲート絶縁膜３０５を通過させるため、加速電圧は８０ｋｅＶと高めにする。またｎ＋ 型不純物領域５１２、５１３のリンの濃度が５×１０２０ａｔｏｍｓ／ｃｍ３となるようにドーズ量を設定した。
【０１４７】
他方、ｎ− 型の不純物領域４５３、４５４において、リンが添加されなかった領域は高抵抗領域として機能し、第１のゲート電極３７１と重なっているｎ− 型不純物領域５１４、５１５と、第１のゲート電極３７１と重なっていないｎ− 型不純物領域５１６、５１７として画定する。また２回のリン添加工程でリンが添加されなかった領域５１１はチャネル形成領域として画定する。（図１６（Ｄ））
【０１４８】
本実施例でもゲート電極３７１と重なっているｎ− 型不純物領域５１４、５１５は、リン濃度がｎ− 型不純物領域５１６、５１７（及びｎ＋ 型不純物領域５１２、５１３）よりも低く、またリンの濃度はチャネル形成領域５１１に向かって低くなっている。
【０１４９】
レジストマスク４５６を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図１６（Ｅ））
【０１５０】
本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極を細らせる工程を省略することができる。なお、図１６（Ｂ）のボロンの添加工程を行う前に、ｐチャネル型ＴＦＴの第１のゲート電極３７１を第２のゲート電極３７２をマスクにしてエッチングして、第３のゲート電極３７３を形成する工程を追加することもできる。
【０１５１】
［実施例３］
本実施例も実施例２と同様に、リン、ボロンの添加工程の順序を変えた作製工程を説明する。図１７を用いて本実施例の作製工程を説明する。また図１７において、図１４、図１５と同じ符号は同じ構成要素を示す。
【０１５２】
また、本実施例は実施例２の変形例にも対応する。実施例２では、ｎチャネル型ＴＦＴを作製するのに、リンを低濃度で添加した後、ボロンを添加するようにしたが、本実施例では先にボロンを高濃度に添加するようにした例である。
【０１５３】
実施例１で示した工程に従って図１４（Ｅ）の構成を得る。次にレジストマスク４０５を除去する。図１７（Ａ）にこの状態を示す。
【０１５４】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク６００を形成する。レジストマスク６００を用いて、半導体層３０４にボロンをイオンドーピング法で添加する。ゲート電極３７１、３７２がマスクとして機能し、半導体層３０４にチャネル形成領域６０１、ソース領域、ドレイン領域として機能するｐ＋ 型不純物領域６０２、６０３が自己整合的に形成される。ドーピングの加速電圧は８０ｋｅＶとし、ドーズ量はｐ＋ 型不純物領域６０２、６０３のボロン濃度が２×１０２０ａｔｏｍｓ／ｃｍ３となるように設定した。
【０１５５】
ｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６０５を形成する。レジストマスク６０５を用いて、イオンドーピング法によりリンを添加する。この添加工程においても、水素で希釈したホスフィンをドーピングガスに用いた。ｎチャネル型ＴＦＴの半導体層３０３にリンが選択的に添加され、ｎ＋ 型の不純物領域６０６、６０７が形成され、更に、この工程では、リンをゲート絶縁膜３０５を通過させるため、加速電圧は８０ｋｅＶと高めにする。（図１７（Ｃ））
【０１５６】
レジストマスク６０５を除去した後、ｐチャネル型ＴＦＴを覆うレジストマスク６０８を形成する。そして、イオンドーピング法により半導体層３０３にリンを添加する。ゲート電極３７０がマスクとして機能し、チャネル形成領域６１１、ｎ− 型不純物領域６１４、６１５、ｎ− 型不純物領域６１６、６１７が自己整合的に形成される。
【０１５７】
ｎ＋ 型不純物領域６１２、６１３はソース／ドレイン領域として機能し、リンの濃度が５×１０２０ａｔｏｍｓ／ｃｍ３となるようにして低抵抗化する。ｎ− 型不純物領域６１４〜６１７はｎ＋ 型不純物領域６１２、６１３よりもリン濃度を低くし、高抵抗化する。第１のゲート電極３７１と重なっていないｎ− 型不純物領域６１６、６１７のリン濃度を１×１０１８ａｔｏｍｓ／ｃｍ３ とする。（図１７（Ｄ））
【０１５８】
レジストマスク６０８を除去した後、厚さ５０ｎｍの酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５及びドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図１７（Ｅ））
【０１５９】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク６０５、６０８を形成したが、これらのレジストマスク６０５又は／及び６０８を省略することもできる。この場合は、ｐ＋ 型の不純物領域６０２、６０３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。
【０１６０】
［実施例４］
本実施例も実施例１の変形例であり、リンとボロンの添加工程の順序を変えたものであり、主要な構成は実施例１と同様である。
【０１６１】
図１８を用いて本実施例の作製工程を説明する。図１８において、図１４、１５と同じ符号は同じ構成要素を示す。
【０１６２】
実施例１で示した工程に従って図１４（Ｅ）の構成を得る。次にレジストマスク４０５を除去する。そして、ゲート配線３７０において、ｎチャネル型ＴＦＴのゲート電極として機能する部分を少なくとも覆うレジストマスクを形成し、第２のゲート電極（配線）３７２をエッチングマスクに用いて、第１のゲート電極（配線）３７１をエッチングして、第３のゲート電極（配線）を形成する。
【０１６３】
即ち、少なくとも、第１のゲート配線３７１において、ｐチャネル型ＴＦＴの半導体層３０４と重なる部分の幅を細らせて、第３のゲート電極３７３を形成する。（図１８（Ａ））
【０１６４】
イオンドーピング法により半導体層３０３、３０４にリンを低濃度に添加する。第１〜第３のゲート電極３７１〜３７３がマスクとして機能し、ｎ− 型領域６２１〜６２４が自己整合的に形成される。（図１８（Ｂ））
【０１６５】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク６３０を形成する。レジストマスク６３０を用いて、半導体層３０４にボロンをイオンドーピング法で高濃度に添加する。第１、第３のゲート電極３７１、３７３がマスクとして機能し、半導体層３０４にチャネル形成領域６３１、ソース領域、ドレイン領域として機能するｐ＋ 型不純物領域６３２、６３３が自己整合的に形成される。（図１８（Ｃ））
【０１６６】
次に、レジストマスク６３０を除去して、新たにｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６４０を形成する。レジストマスク６４０を用いて、イオンドーピング法によりリンを高濃度に添加する。ｎチャネル型ＴＦＴの半導体層３０３のｎ− 型不純物領域６２１、６２２にリンが選択的に添加され、ｎ＋ 型の不純物領域６４２、６４３が形成される。更に、レジストマスク６４０で覆われている領域は、チャネル形成領域６４１、第１のゲート電極３７１と重なっているｎ− 型不純物領域６４４、６４５と、第１のゲート電極３７１と重なっていないｎ− 型不純物領域６４６、６４７として画定する。（図１８（Ｄ））
【０１６７】
本実施例でもゲート電極３７１と重なっているｎ− 型不純物領域６４４、６４５は、リン濃度がｎ− 型不純物領域６４６、６４７（及びｎ＋ 型不純物領域６４２、６４３）よりも低く、またリンの濃度はチャネル形成領域６４１に向かって低くなっている。
【０１６８】
レジストマスク６４０を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図１８（Ｅ））
【０１６９】
また、本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極の幅を細らせたが、この工程を省略することもできる。
【０１７０】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク６３０、６４０を形成したが、これらのレジストマスク６３０又は／及び６４０を省略することもできる。この場合は、ｐ＋ 型の不純物領域６３２、６３３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。
【０１７１】
［実施例５］
本実施例は実施例１の変形例であり、リンとボロンの添加工程の順序を変えたものである。主要な構成は実施例１と同様である。
【０１７２】
図１９を用いて本実施例の作製工程を説明する。図１９において、図１４、図１５と同じ符号は同じ構成要素を示す。
【０１７３】
また、本実施例は実施例４の変形例に対応し、実施例４と同様にｐチャネル型ＴＦＴの第１のゲート電極を細らせて、第３のゲート電極３７３を形成する。（図１９（Ａ））
【０１７４】
次に、ｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６５０を形成する。レジストマスク６５０を用いて、イオンドーピング法によりリンを高濃度に添加し、ｎ型領域６５１、６５２を形成する。（図１９（Ｂ））
【０１７５】
次に、ｎチャネル型ＴＦＴを覆うレジストマスク６６０を形成する。レジストマスク６６０を用いて、半導体層３０４にボロンをイオンドーピング法で高濃度に添加する。第１、第３のゲート電極３７１、３７３がマスクとして機能し、半導体層３０４にチャネル形成領域６６１、ソース領域、ドレイン領域として機能するｐ＋ 型不純物領域６６２、６６３が自己整合的に形成される。（図１９（Ｃ））
【０１７６】
次に、レジストマスク６６０を除去して、新たにｐチャネル型ＴＦＴ全体を覆うレジストマスク６７０を形成する。イオンドーピング法によりリンを低濃度に添加し、またリンが第１のゲート電極３７１のテーパー部を通過するように加速電圧を９０ｋｅＶと高めに設定する。
【０１７７】
この結果、ｎチャネル型ＴＦＴの半導体層３０３に、チャネル形成領域６７１、ｎ＋ 型の不純物領域６７２、６７３、第１のゲート電極３７１と重なっているｎ− 型不純物領域６７４、６７５と、第１のゲート電極３７１と重なっていないｎ− 型不純物領域６７６、６７７が自己整合的に形成される。（図１９（Ｄ））
【０１７８】
レジストマスク６７０を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５、ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図１９（Ｅ））
【０１７９】
また、本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極の幅を細らせたが、この工程を省略することもできる。
【０１８０】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク６５０、６７０を形成したが、これらのレジストマスク６５０又は／及び６７０を省略することもできる。この場合は、ｐ＋ 型の不純物領域６６２、６６３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。
【０１８１】
［実施例６］
本実施例は実施例１の変形例であって、リンとボロンの添加工程の順序を変えたものであり、他の構成は実施例１とほぼ同様である。
【０１８２】
以下、図２０を用いて本実施例の作製工程を説明する。図２０において、図１４、図１５と同じ符号は同じ構成要素を示す。
【０１８３】
また、本実施例は実施例５の変形例に対応し、実施例５と同様にｐチャネル型ＴＦＴの第１のゲート電極を細らせて、第３のゲート電極３７３を形成する。（図２０（Ａ））
【０１８４】
更に実施例５と同様に、ｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジストマスク６８０を形成する。レジストマスク６８０を用いて、イオンドーピング法によりリンを高濃度に添加し、ｎ型領域６８１、６８２を形成する。（図２０（Ｂ））
【０１８５】
次に、レジストマスク６８０を除去して、新たにｐチャネル型ＴＦＴ全体を覆うレジストマスク６９０を形成する。イオンドーピング法によりリンを低濃度に添加する。リンが第１のゲート電極３７１のテーパー部を通過するように加速電圧を９０ｋｅＶと高めに設定する。
【０１８６】
この結果、ｎチャネル型ＴＦＴの半導体層３０３に、チャネル形成領域６９１、ｎ＋ 型の不純物領域６９２、６９３、第１のゲート電極３７１と重なっているｎ− 型不純物領域６９４、６７５と、第１のゲート電極３７１と重なっていないｎ− 型不純物領域６９６、６９７が自己整合的に形成される。（図２０（Ｃ））
【０１８７】
次に、ｎチャネル型ＴＦＴ全体を覆うレジストマスク７００を形成した後、イオンドーピング法で半導体層３０４にボロンを高濃度に添加する。第１、第３のゲート電極３７１、３７３がマスクとして機能し、半導体層３０４にチャネル形成領域７０１、ソース領域、ドレイン領域として機能するｐ＋ 型不純物領域７０２、７０３が自己整合的に形成される。（図２０（Ｄ））
【０１８８】
レジストマスク７００を除去した後、厚さ５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成し、加熱処理して半導体層に添加したリン、ボロンを活性化する。層間絶縁膜３０７を形成し、コンタクトホールを開口して、ソース電極３８４、３８５ドレイン電極３８６を形成する。以上により、ＣＭＯＳ回路が作製される。（図２０（Ｅ））
【０１８９】
また、本実施例では、ｐチャネル型ＴＦＴの第１のゲート電極の幅を細らせたが、この工程を省略することもできる。
【０１９０】
本実施例では、リンの添加工程において、ｐチャネル型ＴＦＴを覆うレジストマスク６８０、６９０を形成したが、これらのレジストマスク６８０又は／及び６９０を省略することもできる。この場合は、ｐ＋ 型の不純物領域７０２、７０３にリンが添加されるため、添加されるリン濃度をみこして、ボロンを多く添加する必要がある。
【０１９１】
上述したように実施例２〜６ではＣＭＯＳ回路の作製工程を説明するが、実施例１のように画素部とドライバ回路が一体化したアクティブマトリクス基板の作製工程に本実施例を適用できるのはいうまでもない。
【０１９２】
［実施例７］
本実施例は、実施例１等に示したテーパー部を有するゲート電極及びゲート電極の形成方法の一例を説明する。
【０１９３】
まず、窒化酸化シリコン膜からなるゲート絶縁膜を形成し、その上にスパッタ法により金属積層膜を形成した。本実施例では純度が６Ｎ以上のタングステンターゲットを用いた。また、スパッタガスとしてはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）等の単体ガスまたはそれらの混合ガスを用いればよい。なお、スパッタパワー、ガスの圧力、基板温度等の成膜条件は適宜実施者が制御すればよい。なお、上記金属積層膜は下層にＷＮｘ（但し、０＜ｘ＜１）で示される窒化タングステン膜を有し、上層にタングステン膜を有している。
【０１９４】
こうして得られた金属積層膜は、不純物元素がほとんど含まれておらず、特に酸素の含有量は３０ｐｐｍ以下とすることができ、電気抵抗率は２０μΩ・ｃｍ以下、代表的には、６μ〜１５μΩ・ｃｍとすることができる。また、膜の応力は、−５×１０９〜５×１０９ｄｙｎ／ｃｍ２とすることができる。
【０１９５】
なお、窒化酸化シリコン膜とはＳｉＯｘＮｙで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。
【０１９６】
次いで、所望のゲート配線パターンを得るためのレジストマスクパターン（膜厚：１．５μｍ）を形成する。
【０１９７】
次いで、本実施例では、上記金属積層膜のパターニングに高密度プラズマを使用するＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を使用してエッチングを行ない、断面がテーパー形状を有するゲート電極及びゲート電極を形成した。
【０１９８】
ここで、ＩＣＰドライエッチング装置プラズマ生成機構について図２１を用いて詳細に説明する。
【０１９９】
図２１にエッチングチャンバーの簡略構造図を示す。チャンバー上部の石英板１１上にアンテナコイル１２を配置し、マッチングボックス１３を介してＲＦ電源１４に接続されている。また、対向に配置された基板側の下部電極１５にもマッチングボックス１６を介してＲＦ電源１７が接続されている。
【０２００】
基板上方のアンテナコイル１２にＲＦ電流が印加されると、アンテナコイル１２にＲＦ電流Ｊがα方向に流れ、Ｚ方向に磁界Ｂが発生する。電流Ｊと磁界Ｂの関係は次式に従う。
【０２０１】
μ０Ｊ＝ｒｏｔＢ（μ０は磁化率）
【０２０２】
次式で示すファラデーの電磁誘導の法則に従って、α方向に誘導電界Ｅが生じる。
【０２０３】
―∂Ｂ／∂ｔ＝ｒｏｔＥ
【０２０４】
この誘導電界Ｅで電子がα方向に加速されガス分子と衝突し、プラズマが生成される。誘導電界の方向がα方向なので、荷電粒子がエッチングチャンバー壁や、基板に衝突して電荷を消失する確率が低くなる。従って、１Ｐａ程度の低圧力でも高密度のプラズマを発生させることができる。また、下流へは、磁界Ｂがほとんどないので、シート状に広がった高密度プラズマ領域となる。
【０２０５】
アンテナコイル１２（ＩＣＰパワーが印加される）と基板側の下部電極１５（バイアスパワーが印加される）のそれぞれに印加するＲＦパワーを調節することによってプラズマ密度と自己バイアス電圧を独立に制御することが可能である。また、被エッチング膜に応じて異なる周波数のＲＦパワーを印加できる。
【０２０６】
ＩＣＰエッチング装置で高密度プラズマを得るためには、アンテナコイル１２に流れるＲＦ電流Ｊを低損失で流す必要があり、大面積化するためには、アンテナコイル１２のインダクタンスを低下させなければならない。そのために図２２に示したようにアンテナを分割したマルチスパイラルコイル２２のＩＣＰエッチング装置が開発された。図２２中の２１は石英板、２３、２６はマッチングボックス、２４、２７はＲＦ電源である。また、チャンバーの底部には、基板２８を保持する下部電極２５が絶縁体２９を介して設けられている。
【０２０７】
本実施例は、様々なＩＣＰエッチング装置の中でも特に、マルチスパイラルコイル方式のＩＣＰエッチング装置を用いることで所望のテーパー角θを有する配線を形成した。
【０２０８】
所望のテーパー角θを得るため、本実施例では、ＩＣＰエッチング装置のバイアスパワー密度を調節する。図２３は、テーパー角θのバイアスパワー依存性を示した図である。図２３に示したように、バイアスパワー密度に応じてテーパー角θを制御することができる。
【０２０９】
また、エッチングガス（ＣＦ４とＣｌ２の混合ガス）のＣＦ４の流量比を調節してもよい。図２４はテーパー角θとＣＦ４の流量比依存性を示した図である。ＣＦ４の流量比を大きくすればタングステンとレジストとの選択比が大きくなり、配線のテーパー角θを大きくすることができる。
【０２１０】
また、テーパー角θはタングステンとレジストの選択比に依存していると考えられる。図２５にタングステンとレジストの選択比とテーパー角θとの依存性を示した。
【０２１１】
このようにＩＣＰエッチング装置を用いて、バイアスパワー密度や反応ガス流量比を適宜決定することで、極めて容易に所望のテーパー角θ＝３〜６０°（好ましくは５〜４５°より好ましくは７〜２０°）を有するゲート電極および配線を形成することができた。
【０２１２】
ここでは、Ｗ膜を一例として示したが、一般に知られている耐熱性導電性材料（Ｔａ、Ｔｉ、Ｍｏ、Ｃｒ、Ｎｂ、Ｓｉ等）についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。
【０２１３】
また、上記ドライエッチングに用いるエッチングガスとしてＣＦ４（四フッ化炭素ガス）とＣｌ２ガスとの混合ガスを用いたが、特に限定されず、例えば、Ｃ２Ｆ６、またはＣ４Ｆ８から選ばれたフッ素を含む反応ガスとＣｌ２、ＳｉＣｌ４、またはＢＣｌ３から選ばれた塩素を含むガスとの混合ガスを用いることも可能である。
【０２１４】
以降の工程は、実施例１に従えば、半導体装置が完成する。
【０２１５】
なお、本実施例の構成は、本明細書に記載された実施例のテーパ部を有する電極の作製工程に適用できる。
【０２１６】
［実施例８］
実施例１では半導体層にエキシマレーザにより結晶化した多結晶シリコン膜を用いたが、本実施例は他の結晶化方法を示す。
【０２１７】
本実施例の結晶化工程は特開平７−１３０６５２号公報に記載の結晶化技術である。この結晶化工程について図２６を用いて説明する。
【０２１８】
まずガラス基板１００１上に下地膜として酸化シリコン膜１００２を成膜する。酸化シリコン膜１００２上に非晶質シリコン膜１００３を成膜する。本実施例では酸化シリコン膜１００２と非晶質シリコン膜１００３とをスパッタ法により連続的に成膜した。次に、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層１００４を形成した。（図２６（Ａ））
【０２１９】
なお、ニッケル（Ｎｉ）以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、錫（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、シリコン（Ｓｉ）といった元素から選ばれた一種または複数種の元素を用いても良い。
【０２２０】
次に、６００℃１時間の水素だし工程の後、４５０〜１１００℃で４〜１２時間（本実施例では５００℃４時間）の熱処理を行い、結晶性シリコン膜１００５を形成した。こうして得られた結晶性シリコン膜１００５は非常に優れた結晶性を有することが分かっている。（図２６（Ｂ））
【０２２１】
なお、本実施例の結晶化工程は本明細書に記載された半導体層の形成工程に適用できる。
【０２２２】
［実施例９］
本実施例では、実施例８と異なる結晶化工程に関するものであり、特開平８−７８３２９号公報に記載された技術を用いて結晶化した場合の例について説明する。特開平８−７８３２９号公報に記載された技術は、触媒元素を選択的に添加することによって、半導体膜の選択的な結晶化を可能とするものである。図２７を用いて、同技術を本発明に適用した場合について説明する。
【０２２３】
まず、ガラス基板１０１１上に酸化シリコン膜１０１２を成膜し、その表面上に非晶質シリコン膜１０１３、酸化シリコン膜１０１４を連続的に成膜した。この時、酸化シリコン膜１０１４の膜厚は１５０ｎｍとした。
【０２２４】
次に酸化シリコン膜１０１４をパターニングして選択的に開口部１０１５を形成し、その後、重量換算で１００ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を塗布した。形成されたニッケル含有層１０１６は開口部１０１５の底部のみで非晶質シリコン膜１０１３と接触した状態となった。（図２７（Ａ））
【０２２５】
次に、５００〜６５０℃で４〜２４時間（本実施例では５５０℃１４時間）の熱処理を行い、非晶質シリコン膜の結晶化を行った。この結晶化過程では、ニッケルが接した部分がまず結晶化し、そこから基板にほぼ平行な方向へと結晶成長が進行する。結晶学的には＜１１１＞軸方向に向かって進行することが確かめられている。
【０２２６】
こうして形成された結晶性シリコン膜１０１７は棒状または針状の結晶が集合してなり、各々の棒状結晶は、巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。
【０２２７】
なお、上記公報に記載された技術においてもニッケル（Ｎｉ）以外にゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、錫（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、シリコン（Ｓｉ）といった元素から選ばれた一種または複数種の元素を用いることができる。
【０２２８】
以上のような技術を用いて結晶を含む半導体膜（結晶性シリコン膜や結晶性シリコンゲルマニウム膜を含む）を形成し、パターニングを行って結晶を含む半導体膜でなる半導体層を形成すれば良い。その後の工程は実施例１に従えば良い。勿論、実施例２〜７との組み合わせも可能である。
【０２２９】
本実施例の技術を用いて結晶化した結晶を含む半導体膜を用いてＴＦＴを作製した場合、高い電界効果移動度（モビリティ）が得られるが、そのため高い信頼性を要求されていた。しかしながら、本発明のＴＦＴ構造を採用することで本実施例の技術を最大限に生かしたＴＦＴを作製することが可能となった。
【０２３０】
［実施例１０］
本実施例は、実施例８、９で示した半導体の結晶化に用いたニッケルを、結晶化後にリンを用いて除去する工程を行う例を示す。本実施例ではその方法として、特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を用いた。
【０２３１】
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。同技術を用いることで、結晶性半導体膜中の触媒元素の濃度を１×１０１７ａｔｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｍｓ／ｃｍ３にまで低減することができる。
【０２３２】
本実施例の構成について図２８を用いて説明する。ここではコーニング社の１７３７基板に代表される無アルカリガラス基板を用いた。図２８（Ａ）では、実施例２で示した結晶化の技術を用いて、下地膜１０２２、結晶性シリコン膜１０２３が形成された状態を示している。そして、結晶性シリコン膜１０２３の表面にマスク用の酸化珪素膜１０２４が１５０ｎｍの厚さに形成され、パターニングにより開孔部が設けられ、結晶性シリコン膜を露出させた領域を設けてある。そして、リンを添加する工程を実施して、結晶性シリコン膜にリンが添加された領域１０２５が設けられた。
【０２３３】
この状態で、窒素雰囲気中で５５０〜１０２０℃、５〜２４時間、例えば６００℃、１２時間の熱処理を行うと、結晶性シリコン膜にリンが添加された領域１０２５がゲッタリングサイトとして働き、結晶性シリコン膜１０２３に残存していた触媒元素はリンが添加された領域１０２５に偏析させることができた。
【０２３４】
そして、マスク用の酸化珪素膜１０２４と、リンが添加された領域１０２５とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を１×１０１７ａｔｍｓ／ｃｍ３ 以下にまで低減された結晶性シリコン膜を得ることができた。この結晶性シリコン膜はそのまま実施例１で示した本願発明のＴＦＴの半導体層として使用することができた。
【０２３５】
［実施例１１］
本実施例では、実施例８、９に対して特開平１０−１３５４６８号公報または特開平１０−１３５４６９号公報に記載された技術を組み合わせた例を示す。
【０２３６】
同公報に記載された技術は、実施例３、４で示した半導体の結晶化に用いたニッケルを、結晶化後にハロゲン元素（代表的には塩素）のゲッタリング作用を用いて除去する技術である。同技術を用いることで半導体層中のニッケル濃度を１×１０１７ａｔｏｍｓ／ｃｍ３ 以下（好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３ 以下）にまで低減することができる。
【０２３７】
本実施例の構成について図２９を用いて説明する。まず基板として耐熱性の高い石英基板１０３１を用いた。勿論、シリコン基板やセラミックス基板を用いても良い。石英基板を用いた場合、特に下地膜として酸化シリコン膜を設けなくても基板側からの汚染はない。
【０２３８】
次に実施例３、４の結晶化方法を用いて結晶性シリコン膜（図示せず）を形成し、パターニングして半導体層１０３２、１０３３を形成した。さらに、それら半導体層を覆って酸化シリコン膜でなるゲート絶縁膜１０３４を形成した。（図２９（Ａ））
【０２３９】
ゲート絶縁膜１０３４を形成したら、ハロゲン元素を含む雰囲気中において熱処理を行った。本実施例では処理雰囲気を酸素と塩化水素とを混合した酸化性雰囲気とし、処理温度を９５０℃、処理時間を３０分とした。なお、処理温度は７００〜１１５０℃（代表的には９００〜１０００℃）の間で選択すれば良いし、処理時間も１０分〜８時間（代表的には３０分〜２時間）の間で選択すれば良い。（図２９（Ｂ））
【０２４０】
この時、ニッケルは揮発性のニッケル塩化物となって処理雰囲気中に離脱し、結晶性シリコン膜中のニッケル濃度が低減する。従って、図２９（Ｂ）に示した半導体層１０３５、１０３６中に含まれるニッケル濃度は１×１０１７ａｔｏｍｓ／ｃｍ３以下に低減されていた。
【０２４１】
以上のような技術でなる本実施例を用いて半導体層を形成し、その後の工程は実施例１、２に従えば良い。勿特に本実施例と実施例４の結晶化方法の組み合わせは非常に結晶性の高い結晶性シリコン膜を実現できることが判明している。
【０２４２】
（半導体層の結晶構造に関する知見）
上記作製工程に従って形成した半導体層は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認できた。
【０２４３】
また、電子線回折及びエックス線（Ｘ線）回折を利用して半導体層の表面（チャネルを形成する部分）が結晶軸に多少のずれが含まれているものの主たる配向面が｛１１０｝面であることを確認した。本出願人がスポット径約１．５μｍの電子線回折写真を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑点は同心円上に分布を持っていることが確認された。
【０２４４】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることで、容易に確認できる。
【０２４５】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれる粒界であることに起因する。本明細書における平面状粒界の定義は、「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｈｉｇｈ−Ｅｆｆｉｃｉｅｎｃｙ Ｃａｓｔ−Ｓｉ Ｓｏｌａｒ Ｃｅｌｌ Ｗａｆｅｒｓ ｂｙ ＭＢＩＣ Ｍｅａｓｕｒｅｍｅｎｔ ；Ｒｙｕｉｃｈｉ Ｓｈｉｍｏｋａｗａ ａｎｄ Ｙｕｔａｋａ Ｈａｙａｓｈｉ，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ｖｏｌ．２７，Ｎｏ．５，ｐｐ．７５１−７５８，１９８８」に記載された「Ｐｌａｎａｒ ｂｏｕｎｄａｒｙ 」である。
【０２４６】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なｔｗｉｓｔ 粒界などが含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在しないと見なすことができる。
【０２４７】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０２４８】
本出願人が本発明を実施して得た結晶性シリコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛２１１｝双晶粒界であることが判明した。
【０２４９】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝である場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝７０．５°の時にΣ３の対応粒界となることが知られている。
【０２５０】
本実施例の結晶性シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに約７０．５°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であるという結論に辿り着いた。
【０２５１】
なお、θ＝ ３８．９ °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在した。
【０２５２】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実施して得た結晶性シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの様な対応粒界を形成しうる。
【０２５３】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しないと見なすことができる。
【０２５４】
また７００〜１１５０℃という高い温度での熱処理工程によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されていることからも明らかである。
【０２５５】
この欠陥数の差は電子スピン共鳴分析（Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製された結晶性シリコン膜のスピン密度は少なくとも３×１０１７ｓｐｉｎｓ／ｃｍ３以下（好ましくは５×１０１５ｓｐｉｎｓ／ｃｍ３ 以下）であることが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０２５６】
以上の事から、本実施例を実施することで得られた結晶性シリコン膜は結晶粒内及び結晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考えて良い。本出願人はこのような結晶構造を有する結晶性シリコン膜をＣＧＳ（Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ）と呼んでいる。
【０２５７】
ＣＧＳに関する記載は本出願人による特開平１０−２９４２８０号公報、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０２５８】
（ＴＦＴの電気特性に関する知見）
本実施例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出願人が試作したＴＦＴからは次に示す様なデータが得られている。
【０２５９】
スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッショルド係数が、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴともに６０〜１００ｍＶ／ｄｅｃａｄｅ（代表的には６０〜８５ｍＶ／ｄｅｃａｄｅ ）と小さい。
【０２６０】
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μＦＥ）が、ｎチャネル型ＴＦＴで ２００〜６５０ｃｍ２／Ｖｓ （代表的には ３００〜５００ｃｍ２／Ｖｓ ）、ｐチャネル型ＴＦＴで１００〜３００ｃｍ２／Ｖｓ （代表的には １５０〜２００ｃｍ２／Ｖｓ ）と大きい。
【０２６１】
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖｔｈ）が、ｎチャネル型ＴＦＴで−０．５〜１．５ Ｖ、ｐチャネル型ＴＦＴで−１．５〜０．５ Ｖと小さい。
【０２６２】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。
【０２６３】
（回路特性に関する知見）
次に、本実施例を実施して形成したＴＦＴを用いて作製されたリングオシレータによる周波数特性を示す。リングオシレータとはＣＭＯＳ構造でなるインバータ回路を奇数段リング状に接続した回路であり、インバータ回路１段あたりの遅延時間を求めるのに利用される。実験に使用したリングオシレータの構成は次の様になっている。
段数：９段
ＴＦＴのゲイト絶縁膜の膜厚：３０ｎｍ及び５０ｎｍ
ＴＦＴのゲイト長： ０．６μｍ
【０２６４】
このリングオシレータによって発振周波数を調べた結果、最大値で１．０４ＧＨｚの発振周波数を得ることができた。また、実際にＬＳＩ回路のＴＥＧの一つであるシフトレジスタを作製して動作周波数を確認した。その結果、ゲイト絶縁膜の膜厚３０ｎｍ、ゲイト長 ０．６μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ回路において動作周波数１００ ＭＨｚの出力パルスが得られた。
【０２６５】
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）を有していることを示している。
【０２６６】
［実施例１２］
本実施例も結晶化工程で用いた触媒元素をゲッタリングする技術に関する。
【０２６７】
実施例１０では、結晶化シリコン中の触媒元素をゲッタリングするため、ゲッタリング領域１０２５（図２８参照）を形成する必要がある。ゲッタリング領域には、ＴＦＴを形成することができなくなるため、回路の集積化を妨げている。本実施例は上記の問題点を解消したゲッタリング方法であり、ｎチャネル型ＴＦＴのｎ＋ 型不純物領域及び、ｐチャネル型ＴＦＴのｐ＋ 型不純物領域をゲッタリング領域に用いる。
【０２６８】
実施例１で示した工程では、ｎ＋ 型不純物領域３１３〜３１５及び、ｐ＋ 型不純物領域３３２、３３３にはリンが５×１０２０ａｔｏｍｓ／ｃｍ３の高濃度に存在する。（図１３、図１５参照）このため、これらの領域をゲッタリング領域に用いることができる。
【０２６９】
このため、ＴＦＴの半導体層３０２〜３０４を実施例３、４で示した結晶性シリコンで形成した場合、リン、ボロンの活性化工程をゲッタリングのための加熱工程と兼ねればよい。例えば、活性化工程（図１３（Ｄ）、図１５（Ｄ）参照）において、５００〜６５０℃（代表的には５５０〜６００℃）の処理温度で２〜２４時間（代表的には４〜１２時間）の熱処理工程を行えばよい。
【０２７０】
この熱処理工程において、各ＴＦＴのチャネル形成領域３１１、３１２、３２５、３３１、３４１に残存したニッケルは、リンの作用により上記のｎ＋ 型不純物領域、ｐ＋ 型不純物領域へ向かって拡散し、そこで捕獲される。
【０２７１】
そのため、ｎ＋ 型不純物領域３１３〜３１５及び、ｐ＋ 型不純物領域３３２、３３３のニッケル（触媒）濃度は１×１０１７〜１×１０２０ａｔｏｍｓ／ｃｍ３（代表的には１×１０１８〜５×１０１９ａｔｏｍｓ／ｃｍ３）と増加し、他方、チャネル形成領域３１１、３１２、３２５、３３１、３４１のニッケル濃度は２×１０１７ａｔｏｍｓ／ｃｍ３以下（代表的には１×１０１４〜５×１０１６ａｔｏｍｓ／ｃｍ３）にまで低減することができる。
【０２７２】
なお、本実施例の効果を得るには、ｎ＋ 型不純物領域３１３〜３１５及び、ｐ＋ 型不純物領域３３２、３３３には、リンまたはヒ素の濃度が少なくとも１×１０１９ａｔｏｍｓ／ｃｍ３以上（好ましくは１×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３）となるようする。
【０２７３】
［実施例１３］
本実施例は、実施例１のＣＭＯＳ回路の変形例である。図３０を用いて、本実施例のＴＦＴの構造を説明する。図３０（Ａ）〜（Ｄ）において同じ符号は同じ構成要素を示す。また、本実施例の作製工程は実施例１、２を適用すれば良く、詳細な説明を省略する。
【０２７４】
図３０（Ａ）は、実施例１の変形例であり、第２のゲート電極（配線）を省略して、テーパー部を有する電極（配線）だけでゲート電極（配線）を形成した例である。
【０２７５】
基板９００全面に酸化シリコンでなる下地膜９０１を形成されている。下地膜９０１上に、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴの島状の半導体層が形成されている。島状の半導体層を覆って基板９００全面に、ゲート絶縁膜９０５が形成されている。更に、ＴＦＴを覆って窒化シリコンでなる保護膜９０６、層間絶縁膜が形成９０７が形成され、層間絶縁膜９０７上にはソース電極９４１、９４２、ドレイン電極９４３が形成されている。
【０２７６】
ゲート絶縁膜９０５を挟んでゲート配線（ゲート電極）９３３が半導体層を交差して形成されている。ゲート配線９３１の側面はテーパー状に形成されている。ここでは、厚さ２５０ｎｍのクロムで形成した。更に、ｐチャネル型ＴＦＴの半導体層と交差している部分は、その幅が細らされて第２のゲート電極９３３Ａが形成されている。
【０２７７】
また半導体層にリン、ボロンを添加する方法は実施例１を適用した。ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ａ、ｎ＋ 型不純物領域９１２Ａ、９１３Ａ、ゲート電極９３１Ａと重なっているｎ− 不純物型領域９１４Ａ、９１５Ａ、ゲート電極９３１Ａと重なっていないｎ− 型不純物領域９１６Ａ、９１７Ａが形成されている。
【０２７８】
ｎ− 型不純物領域９１４Ａ、９１５Ａ、ｎ− 型不純物領域９１６Ａ、９１７Ａはリンの濃度がｎ＋ 型不純物領域９１２Ａ、９１３Ａよりも低くなっている。また、ｎ− 型不純物領域９１４Ａ、９１５Ａとチャネル形成領域９１１Ａとの接合部はゲート電極９３１Ａのテーパー部の下に存在し、ｎ− 型不純物領域９１４Ａ、９１５Ａの濃度はチャネル形成領域９１１Ａに向かって減少している。
【０２７９】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ａ、ｐ＋ 型不純物領域９２２Ａ、９２３Ａ、ｐ＋ 型不純物領域９２４Ａ、９２５Ａが形成されている。ｐ＋ 型不純物領域９２２Ａ、９２３Ａよりもｐ＋ 型不純物領域９２４Ａ、９２５Ａはリンの濃度が低く、ボロン濃度は同じになっている。
【０２８０】
図３０（Ｂ）は実施例２、３の変形例であり、第２の電極を省略して、ゲート電極をテーパー部を有する電極だけで形成した例である。
【０２８１】
図３０（Ｂ）では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴともゲート電極９３１Ｂはテーパー状に形成されている。ここでは、厚さ２５０ｎｍのクロムで形成した。
【０２８２】
また半導体層にリン、ボロンを添加する工程は実施例２を適用した。ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ｂ、ｎ＋ 型不純物領域９１２Ｂ、９１３Ｂ、ゲート電極９３１Ｂと重なっているｎ− 不純物型領域９１４Ｂ、９１５Ｂ、ゲート電極９３１Ｂと重なっていないｎ− 型不純物領域９１６Ｂ、９１７Ｂが形成されている。
【０２８３】
ｎ− 型不純物領域９１４Ｂ、９１５Ｂ、ｎ− 型不純物領域９１６Ｂ、９１７Ｂはリンの濃度がｎ＋ 型不純物領域９１２Ｂ、９１３Ｂよりも低くなっている。また、ｎ− 型不純物領域９１４Ｂ、９１５Ｂとチャネル形成領域９１１Ｂとの接合部はゲート電極９３１のテーパー部の下に存在し、ｎ− 型不純物領域９１４Ｂ、９１５Ｂの濃度はチャネル形成領域９１１Ｂに向かって減少している。
【０２８４】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ｂ、ｐ＋ 型不純物領域９２２Ｂ、９２３Ｂがゲート電極９３１Ｂをマスクにして自己整合的に形成されている。
【０２８５】
図３０（Ｃ）は実施例１において、第１のゲート電極のテーパーエッチングを省略した例である。
【０２８６】
ゲート配線は第１のゲート配線９３１Ｃと第１のゲート配線９３１Ｃよりもチャネル長方向の幅の狭い第２のゲート配線９３２Ｃでなる。なお、第１のゲート配線９３１Ｃがｐチャネル型ＴＦＴの半導体層と交差する部分は、第２のゲート配線９３２Ｃをマスクにして幅が細らされた第３のゲート電極９３３Ｃが形成されている。
【０２８７】
ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ｃ、ｎ＋ 型不純物領域９１２Ｃ、９１３Ｃ、ゲート電極９３１Ｃと重なっているｎ− 不純物型領域９１４Ｃ、９１５Ｃ、ゲート電極９３１Ｃと重なっていないｎ− 型不純物領域９１６Ｃ、９１７Ｃが形成されている。
【０２８８】
ｎ− 型不純物領域９１４Ｃ、９１５Ｃ、ｎ− 型不純物領域９１６Ｃ、９１７Ｃはリンの濃度がｎ＋ 型不純物領域９１２Ｃ、９１３Ｃよりも低くなっている。
【０２８９】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ｃ、ｐ＋ 型不純物領域９２２Ｃ、９２３Ｃ、ｐ＋ 型不純物領域９２４Ｃ、９２５Ｃが形成されている。ｐ＋ 型不純物領域９２４Ｃ、９２５Ｃはｐ＋ 型不純物領域９２２Ｃ、９２３Ｃよりもリン濃度が低くなっている。
【０２９０】
図３０（Ｄ）は実施例１において、ゲート配線表面を覆う第４のゲート配線を形成した例である。
【０２９１】
ＣＭＯＳ回路は実施例１の工程に従ってボロンの添加工程を行う。次に、窒化シリコンでなる保護膜９０６を形成する代わりに、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）でなる金属膜、またはこれらの元素を主成分とする合金、またはシリサイド等の導電性材料を形成し、パターニングして第４のゲート配線９３４Ｄを形成する。しかる後活性化を行えばよい。
【０２９２】
この構成により、第２のゲート配線９３２Ｄが第１のゲート配線９３１Ｄ（第３のゲート電極９３３Ｄを含む）と第４のゲート配線９３４Ｄでくるまれた構造のゲート配線を得ることができる。
【０２９３】
この場合には、ｎチャネル型ＴＦＴの半導体層には、チャネル形成領域９１１Ｄ、ｎ＋ 型不純物領域９１２Ｄ、９１３Ｄ、ゲート電極９３１Ｄと重なっているｎ− 不純物型領域９１４Ｄ、９１５Ｄ、ゲート電極９３１Ｄと重なっていないｎ− 型不純物領域９１６Ｄ、９１７Ｄが形成されているが、ｎ− 型不純物領域９１４Ｄ、９１５Ｄは第１及び第４のゲート電極と交差している部分であり、ｎ− 型不純物領域９１６Ｄ、９１７Ｄは第４のゲート電極９３４Ｄと交差していない。
【０２９４】
この構成の利点は、第１のゲート電極９３１Ｄの下部の半導体層にほとんどリンが添加されない場合に特に有効である。図３０（Ｄ）に示すように、ｎ− 不純物型領域９１４Ｄ、９１５Ｄが第１のゲート電極９３１Ｄとほとんど重ならなくなっても、第４のゲート電極９３４Ｄをｎ− 型不純物領域に重ならせることができるので、確実にゲート電極とオーバーラップしているｎ− 型不純物領域を形成することが可能になる。
【０２９５】
他方、ｐチャネル型ＴＦＴの半導体層には、チャネル形成領域９２１Ｄ、ｐ＋ 型不純物領域９２２Ｄ、９２３Ｄ、ｐ＋ 型不純物領域９２４Ｄ、９２５Ｄが形成されている。ｐ＋ 型不純物領域９２４Ｄ、９２５Ｄはｐ＋ 型不純物領域９２２Ｄ、９２３Ｄよりもリン濃度が低くなっている。この場合には、ｎ− 型不純物領域と第４のゲート電極９３４Ｄが重なっている。オフ電流特性や耐圧性に問題が生ずる場合には、第４のゲート配線９３４Ｄを形成する際に、ｐチャネル型ＴＦＴの半導体層と交差している部分に第４のゲート配線９３４Ｄを形成しないようにすればよい。
【０２９６】
［実施例１４］
本明細書記載の液晶表示装置にはネマチック液晶以外にも様々な液晶を用いることが可能である。例えば、１９９８， ＳＩＤ， “Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ Ｄｒｉｖｉｎｇ Ｓｃｈｅｍｅ ｏｆ Ｐｏｌｙｍｅｒ−Ｓｔａｂｉｌｉｚｅｄ Ｍｏｎｏｓｔａｂｌｅ ＦＬＣＤ Ｅｘｈｉｂｉｔｉｎｇ Ｆａｓｔ Ｒｅｓｐｏｎｓｅ Ｔｉｍｅ ａｎｄ Ｈｉｇｈ Ｃｏｎｔｒａｓｔ Ｒａｔｉｏ ｗｉｔｈ Ｇｒａｙ−Ｓｃａｌｅ Ｃａｐａｂｉｌｉｔｙ” ｂｙ Ｈ． Ｆｕｒｕｅ ｅｔ ａｌ．や、１９９７， ＳＩＤ ＤＩＧＥＳＴ， ８４１， “Ａ Ｆｕｌｌ−Ｃｏｌｏｒ Ｔｈｒｅｓｈｏｌｄｌｅｓｓ Ａｎｔｉｆｅｒｒｏｅｌｅｃｔｒｉｃ ＬＣＤ Ｅｘｈｉｂｉｔｉｎｇ Ｗｉｄｅ Ｖｉｅｗｉｎｇ Ａｎｇｌｅ ｗｉｔｈ Ｆａｓｔ Ｒｅｓｐｏｎｓｅ Ｔｉｍｅ” ｂｙ Ｔ． Ｙｏｓｈｉｄａ ｅｔ ａｌ．や、１９９６， Ｊ． Ｍａｔｅｒ． Ｃｈｅｍ． ６（４）， ６７１−６７３， “Ｔｈｒｅｓｈｏｌｄｌｅｓｓ ａｎｔｉｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙ ｉｎ ｌｉｑｕｉｄ ｃｒｙｓｔａｌｓ ａｎｄ ｉｔｓ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ｄｉｓｐｌａｙｓ” ｂｙ Ｓ． Ｉｎｕｉ ｅｔ ａｌ．や、米国特許第５５９４５６９ 号に開示された液晶を用いることが可能である。
【０２９７】
等方相−コレステリック相−カイラルスメクティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）を用い、ＤＣ電圧を印加しながらコレステリック相−カイラルスメクティックＣ相転移をさせ、かつコーンエッジをほぼラビング方向に一致させた単安定ＦＬＣの電気光学特性を図４０に示す。図４０に示すような強誘電性液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチングモード」と呼ばれている。図４０に示すグラフの縦軸は透過率（任意単位）、横軸は印加電圧である。「Ｈａｌｆ−Ｖ字スイッチングモード」については、寺田らの”Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６回応用物理学関係連合講演会講演予稿集、１９９９年３月、第１３１６頁、および吉原らの”強誘電性液晶による時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９０頁に詳しい。
【０２９８】
図４０に示されるように、このような強誘電性混合液晶を用いると、低電圧駆動かつ階調表示が可能となることがわかる。本発明の液晶表示装置には、このような電気光学特性を示す強誘電性液晶も用いることができる。
【０２９９】
また、ある温度域において反強誘電相を示す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電性液晶を有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０３００】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。
【０３０１】
なお、このような無しきい値反強誘電性混合液晶を本発明の液晶表示装置に用いることによって低電圧駆動が実現されるので、低消費電力化が実現される。
【０３０２】
［実施例１５］
本発明のＴＦＴは実施例１に示した液晶表示装置だけでなく、あらゆる半導体回路に適用することが可能である。即ち、ＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しても良いし、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に適用しても良い。
【０３０３】
さらに、従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上に本発明のＴＦＴを用いて半導体回路を作製したような三次元構造の半導体装置を実現することも可能である。このように本発明は現在ＬＳＩが用いられている全ての半導体装置に適用することが可能である。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（ＳＯＩＴＥＣ社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いたＴＦＴ構造）に本発明を適用しても良い。
【０３０４】
また、本実施例の半導体回路は実施例１〜１３のどのような組み合わせからなる構成を用いても実現することができる。
【０３０５】
［実施例１６］
本実施例では、本願発明を用いてアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）表示装置を作製した例について説明する。
【０３０６】
図３４（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３４（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０３０７】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０３０８】
また、図３４（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０３０９】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いることができる。
【０３１０】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０３１１】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０３１２】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０３１３】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０３１４】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０３１５】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０３１６】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０３１７】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材７０００が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０３１８】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３１９】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３２０】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３２１】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３２２】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０３２３】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０３２４】
［実施例１７］
本実施例では、本願発明を用いて実施例１６とは異なる形態のＥＬ表示装置を作製した例について、図３５（Ａ）、３５（Ｂ）を用いて説明する。図３４（Ａ）、３４（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０３２５】
図３５（Ａ）は本実施例のＥＬ表示装置の上面図であり、図３５（Ａ）をＡ−Ａ’で切断した断面図を図３５（Ｂ）に示す。
【０３２６】
実施例１７に従って、ＥＬ素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０３２７】
さらに、ＥＬ素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０３２８】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０３２９】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０３３０】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０３３１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０３３２】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０３３３】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材６００２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０３３４】
［実施例１８］
実施例１６および実施例１７のような構成からなるアクティブマトリクス型ＥＬ表示パネルにおいて、本願発明を用いることが出来る。実施例１７，１８では光が下方に放射される構造になっているが、本実施例では画素部のさらに詳細な断面構造の一例を図３６に、上面構造を図３７（Ａ）に、回路図を図３７（Ｂ）に示す。図３６、図３７（Ａ）及び図３７（Ｂ）では共通の符号を用いるので互いに参照すれば良い。本実施例では上方照射の例を示しているが、本実施例の画素部の構造を実施例１７、１８に応用してＥＬ表示装置を作製できるのはいうまでもない。
【０３３５】
図３６において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦＴを用いて形成される（実施例１〜１３参照）。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のＰＴＦＴを用いて形成しても構わない。
【０３３６】
また、電流制御用ＴＦＴ３５０３は本願発明のＮＴＦＴを用いて形成される。このとき、スイッチング用ＴＦＴ３５０２のドレイン配線３０３５は配線３０３６によって電流制御用ＴＦＴのゲート電極３０３７に電気的に接続されている。ゲート配線３０３９からスイッチング用ＴＦＴ３５０２のゲート電極３０３９ａ、３０３９ｂが伸びている。なお、図面が複雑になるため、図３７（Ａ）ではゲート配線３０３９及びゲート電極３０３７、３０３９ａ、３０３９ｂは１層のみしか示していないが、実際は図３６に示すよう２層になっている。
【０３３７】
このとき、電流制御用ＴＦＴ３５０３が本願発明の構造であることは非常に重要な意味を持つ。電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０３３８】
また、本実施例では電流制御用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０３３９】
また、図３７（Ａ）に示すように、電流制御用ＴＦＴ３５０３のゲート電極３０３７となる配線は３５０４で示される領域で、電流制御用ＴＦＴ３５０３のドレイン配線３０４０と絶縁膜を介して重なる。このとき、３５０４で示される領域ではコンデンサが形成される。このコンデンサ３５０４は電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線３０４０は電流供給線（電源線）３６０１に接続され、常に一定の電圧が加えられている。
【０３４０】
スイッチング用ＴＦＴ３５０２及び電流制御用ＴＦＴ３５０３の上には第１パッシベーション膜３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜３０４２が形成される。平坦化膜３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０３４１】
また、３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ３５０３のドレインに電気的に接続される。画素電極３０４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０３４２】
また、絶縁膜（好ましくは樹脂）で形成されたバンク３０４４ａ、３０４４ｂにより形成された溝（画素に相当する）の中に発光層３０４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としては共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０３４３】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「Ｈ． Ｓｈｅｎｋ，Ｈ．Ｂｅｃｋｅｒ，Ｏ．Ｇｅｌｓｅｎ，Ｅ．Ｋｌｕｇｅ，Ｗ．Ｋｒｅｕｄｅｒ，ａｎｄ Ｈ．Ｓｐｒｅｉｔｚｅｒ，”Ｐｏｌｙｍｅｒｓ ｆｏｒ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ”，Ｅｕｒｏ Ｄｉｓｐｌａｙ，Ｐｒｏｃｅｅｄｉｎｇｓ，１９９９，ｐ．３３−３７」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０３４４】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０３４５】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０３４６】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０３４７】
本実施例では発光層３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そして、正孔注入層３０４６の上には透明導電膜でなる陽極３０４７が設けられる。本実施例の場合、発光層３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０３４８】
陽極３０４７まで形成された時点でＥＬ素子３５０５が完成する。なお、ここでいうＥＬ素子３５０５は、画素電極（陰極）３０４３、発光層３０４５、正孔注入層３０４６及び陽極３０４７で形成されたダイオードを指す。図３７（Ａ）に示すように画素電極３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０３４９】
ところで、本実施例では、陽極３０４７の上にさらに第２パッシベーション膜３０４８を設けている。第２パッシベーション膜３０４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０３５０】
以上のように本願発明のＥＬ表示パネルは図３６のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。
【０３５１】
なお、本実施例の構成は、実施例１〜１３構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０３５２】
［実施例１９］
本実施例では、実施例１８に示した画素部において、ＥＬ素子３５０５の構造を反転させた構造について説明する。説明には図３８を用いる。なお、図３６の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０３５３】
図３８において、電流制御用ＴＦＴ３５０３は本願発明のＰＴＦＴを用いて形成される。作製プロセスは実施例１〜１３を参照すれば良い。
【０３５４】
本実施例では、画素電極（陽極）３０５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。もちろん、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０３５５】
そして、絶縁膜でなるバンク３０５１ａ、３０５１ｂが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層３０５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層３０５３、アルミニウム合金でなる陰極３０５４が形成される。この場合、陰極３０５４がパッシベーション膜としても機能する。こうしてＥＬ素子３７０１が形成される。
【０３５６】
本実施例の場合、発光層３０５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板から外部に放射される。
【０３５７】
なお、本実施例の構成は、実施例１〜１３の構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例のＥＬ表示パネルを用いることは有効である。
【０３５８】
［実施例２０］
本実施例では、図３７（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図３９（Ａ）〜図３９（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用ＴＦＴ３８０２のソース配線、３８０３はスイッチング用ＴＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦＴ、３８０５はコンデンサ、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０３５９】
図３９（Ａ）は、二つの画素間で電流供給線３８０６を共通とした場合の例である。即ち、二つの画素が電流供給線３８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３６０】
また、図３９（Ｂ）は、電流供給線３８０８をゲート配線３８０３と平行に設けた場合の例である。なお、図３９（Ｂ）では電流供給線３８０８とゲート配線３８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０８とゲート配線３８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０３６１】
また、図３９（Ｃ）は、図３９（Ｂ）の構造と同様に電流供給線３８０８をゲート配線３８０３と平行に設け、さらに、二つの画素を電流供給線３８０８を中心に線対称となるように形成する点に特徴がある。また、電流供給線３８０８をゲート配線３８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０３６２】
なお、本実施例の構成は、実施例１〜１３、１５〜１７の構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。
【０３６３】
［実施例２１］
実施例１８に示した図３７（Ａ）、３７（Ｂ）では電流制御用ＴＦＴ３５０３のゲートにかかる電圧を保持するためにコンデンサ３５０４を設ける構造としているが、コンデンサ３５０４を省略することも可能である。実施例１９の場合、電流制御用ＴＦＴ３５０３として実施例１〜１３に示すような本願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ３５０４の代わりとして積極的に用いる点に特徴がある。
【０３６４】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０３６５】
また、実施例２０に示した図３９（Ａ）〜（Ｃ）の構造においても同様に、コンデンサ３８０５を省略することは可能である。
【０３６６】
なお、本実施例の構成は、実施例１〜１３、１６〜２０の構成と自由に組み合わせて実施することが可能である。また、実施例２２の電子機器の表示部として本実施例の画素構造を有するＥＬ表示パネルを用いることは有効である。 なお実施例１７から実施例２２中で、ＮＴＦＴ及びＰＴＦＴは本願のｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴと同じ物を指すことは言うまでもない。
【０３６７】
［実施例２２］
本発明を実施して形成されたＴＦＴを用いた半導体装置は様々な半導体回路や電気光学装置を代表とする表示装置に適用することができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本発明は適用できる。
【０３６８】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図３１及び図３２に示す。
【０３６９】
図３１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明を画像入力部２００２、表示装置２００３やその他の信号制御回路に適用することができる。
【０３７０】
図３１（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明を表示装置２１０２、音声入力部２１０３やその他の信号制御回路に適用することができる。
【０３７１】
図３１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用できる。
【０３７２】
図３１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示装置２３０２、アーム部２３０３で構成される。本発明は表示装置２３０２やその他の信号制御回路に適用することができる。
【０３７３】
図３１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に適用することができる。
【０３７４】
図３１（Ｆ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明を表示装置２５０２やその他の信号制御回路に適用することができる。
【０３７５】
図３２（Ａ）はフロント型プロジェクターであり、表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０３７６】
図３２（Ｂ）はリア型プロジェクターであり、本体２７０１、表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０３７７】
なお、図３２（Ｃ）は、図３２（Ａ）及び図３２（Ｂ）中における表示装置２６０１、２７０２の構造の一例を示した図である。表示装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図３２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３７８】
また、図３２（Ｄ）は、図３２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図３２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３７９】
以上の様に、本発明の半導体装置は適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の半導体装置は実施例１〜２１のどのような組み合わせからなる構成を用いても実現することができる。
【０３８０】
【発明の効果】
本発明を実施することで、ＴＦＴの信頼性を高めること、特にｎチャネル型ＴＦＴの信頼性を高めることができる。従って、厳しい信頼性が要求される高い電気特性（特に高いモビリティ）を有するチャネル型ＦＴの信頼性を確保することが可能となった。また同時に、特性バランスに優れたｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせてＣＭＯＳ回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できる。
【０３８１】
さらに、本発明では半導体の結晶化に用いた触媒元素を低減することができるため、不安定要因の少ない半導体装置を実現できる。しかも触媒元素を低減する工程はソース領域及びドレイン領域の形成及び活性化と同時に行われるため、スループットを低下させるようなこともない。
【０３８２】
また、以上のようにＴＦＴで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となる。
【図面の簡単な説明】
【図１】本発明のＴＦＴの作製工程を示す断面図。（実施形態１）
【図２】本発明のＴＦＴの作製工程を示す断面図。（実施形態１）
【図３】ゲート電極の部分断面図。（実施形態１）
【図４】半導体層の部分断面図。（実施形態１）
【図５】本発明のＴＦＴの作製工程を示す断面図。（実施形態２）
【図６】本発明のＴＦＴの作製工程を示す断面図。（実施形態２）
【図７】本発明のＴＦＴの断面図。（実施形態３）
【図８】本発明のＴＦＴの断面図。（実施形態４）
【図９】本発明のＴＦＴの断面図。（実施形態４）
【図１０】本発明の液晶表示装置の概略を示す図。（実施例１）
【図１１】本発明の画素部、ＣＭＯＳ回路の上面図。（実施例１）
【図１２】本発明の画素部の作製工程を示す断面図。（実施例１）
【図１３】本発明の画素部の作製工程を示す断面図。（実施例１）
【図１４】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１）
【図１５】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１）
【図１６】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例２）
【図１７】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例３）
【図１８】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例４）
【図１９】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例５）
【図２０】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例６）
【図２１】ＩＣＰエッチング装置のプラズマ生成機構を示した図。（実施例７）
【図２２】マルチスパイラルコイル方式のＩＣＰエッチング装置の概念図で。（実施例７）
【図２３】バイアスパワー対テーパー角θ特性図。（実施例７）
【図２４】対ＣＦ４の流量比対テーパー角θ特性図。（実施例７）
【図２５】（Ｗ／レジスト）選択比対テーパー角θ特性図。（実施例７）
【図２６】本発明の結晶性シリコン膜の作製工程を示す図。（実施例８）
【図２７】本発明の結晶性シリコン膜の作製工程を示す図。（実施例９）
【図２８】本発明の結晶性シリコン膜の作製工程を示す図。（実施例１０）
【図２９】本発明の結晶性シリコン膜の作製工程を示す図。（実施例１１）
【図３０】本発明のＣＭＯＳ回路の作製工程を示す断面図。（実施例１３）
【図３１】本発明の電子機器の一例を示す図。（実施例２２）
【図３２】本発明の電子機器の一例を示す図。（実施例２２）
【図３３】ＴＦＴのゲート電圧−ドレイン電流特性図。
【図３４】アクティブマトリクス型ＥＬ表示装置の構成を示す図。（実施例１６）
【図３５】アクティブマトリクス型ＥＬ表示装置の構成を示す図。（実施例１７）
【図３６】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す断面図。（実施例１８）
【図３７】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す上面図及び回路図。（実施例１８）
【図３８】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す断面図。（実施例１９）
【図３９】アクティブマトリクス型ＥＬ表示装置の画素部の構成を示す回路図。（実施例２０）
【図４０】反強誘電性混合液晶の光透過率特性の一例を示す図。（実施例１４）[0001]
[Technical field to which the invention belongs]
The present invention relates to a thin film transistor (hereinafter referred to as TFT) and a semiconductor device having a circuit composed of the thin film transistor. For example, the present invention relates to an electro-optical device typified by a liquid crystal display panel as a semiconductor device and a configuration of an electronic apparatus in which such an electro-optical device is mounted as a component. Note that in this specification, a semiconductor device refers to all devices that function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are also semiconductor devices.
[0002]
[Prior art]
In recent years, an active matrix liquid crystal display device in which a circuit is constituted by TFTs using a crystalline silicon film has attracted attention. This realizes high-definition image display by controlling the electric field applied to the liquid crystal in a matrix by a plurality of pixels arranged in a matrix.
[0003]
Such an active matrix type liquid crystal display device has a resolution of XGA or SXGA, and the number of pixels alone exceeds 1 million as the resolution becomes higher. A driver circuit for driving all of them is very complicated and formed by many TFTs.
[0004]
The specifications required for an actual liquid crystal display device (also referred to as a liquid crystal panel) are strict, and in order for all the pixels to operate normally, high reliability must be ensured for both the pixels and the drivers. In particular, when an abnormality occurs in the driver circuit, a defect called a line defect occurs in which pixels in one column (or one row) are completely destroyed.
[0005]
However, a TFT using a crystalline silicon film is said to be less reliable than a MOSFET (a transistor formed on a single crystal semiconductor substrate) used for LSI or the like in terms of reliability. Unless this weak point is overcome, there is an increasing view that it is difficult to form an LSI circuit with TFTs.
[0006]
Known structures for improving the reliability of TFTs include GOLD (Gate Overlapped Light-Doped Drain) and LATID (Large-Tilt-Angle Implanted Drain). The feature of these structures is that the LDD region and the gate electrode overlap with each other, and this makes it possible to reduce the impurity concentration of the LDD region, and the effect of relaxing the electric field is increased, resulting in hot carrier resistance. Will increase.
[0007]
For example, “M. Hatano, H. Akimoto, and T. Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997” realizes a GOLD structure TFT using a sidewall formed of silicon.
[0008]
However, the GOLD structure disclosed in the same paper has a problem that the off current (current that flows when the TFT is in an off state) becomes larger than that of a normal LDD structure, and a countermeasure for that is required.
[0009]
[Problems to be solved by the invention]
It is an object of the present invention to provide a TFT that eliminates the shortcomings of the GOLD structure TFT, reduces the off current, and has high hot carrier resistance. Another object of the present invention is to realize a highly reliable semiconductor device including a semiconductor circuit in which a circuit is formed using such TFTs.
[0010]
[Means for Solving the Problems]
In order to solve the above-described problems, a thin film transistor according to the present invention includes a channel and a first impurity region in addition to an n-type or p-type first impurity region functioning as a source region or a drain region in a semiconductor layer in which a channel is formed. Between one impurity region, there are impurity regions (second and third impurity regions) having the same conductivity type as the two types of first impurity regions. These second and third impurity regions have a lower impurity concentration that determines their conductivity type than the first impurity region, and function as high resistance regions.
[0011]
The second impurity region is a low-concentration impurity region that overlaps with the gate electrode through the gate insulating film, and has an effect of increasing hot carrier resistance. On the other hand, the third impurity region is a low-concentration impurity region that does not overlap with the gate electrode, and has an effect of preventing an increase in off-state current.
[0012]
Note that a gate electrode is an electrode that intersects a semiconductor layer with a gate insulating film interposed therebetween, and is an electrode for forming a depletion layer by applying an electric field to the semiconductor layer. In the gate wiring, a portion that intersects the semiconductor layer with the gate insulating film interposed therebetween is a gate electrode.
[0013]
Furthermore, in the present invention, the thickness of the gate electrode decreases linearly from the central flat portion toward the outside around the gate electrode. Since the impurity imparting the conductivity type is added to the second impurity region through the tapered portion of the gate electrode, the concentration gradient reflects the inclination (change in film thickness) of the side surface of the gate electrode. That is, the impurity concentration added to the second impurity region increases from the channel formation region toward the first region.
[0014]
In the present invention, in another gate electrode configuration, a first gate electrode in contact with the gate insulating film and a second gate electrode formed on the first gate electrode are stacked. In this configuration, the angle between the first gate electrode and the side surface or the gate insulating film is a tapered shape having a value in the range of 3 degrees to 60 degrees. On the other hand, the width of the second gate electrode in the channel length direction is narrower than that of the first gate electrode.
[0015]
Also in the thin film transistor having the stacked gate electrode, the impurity concentration distribution in the second impurity region reflects a change in the film thickness of the first gate electrode, and the impurity concentration varies from the channel formation region to the first region. Will increase toward.
[0016]
The thin film transistor according to the present invention has two types of low-concentration impurity regions in the semiconductor layer, and therefore has a reliability comparable to or higher than that of a MOSFET.
[0017]
(Advantages of the thin film transistor of the present invention)
FIG. 3 The advantages of the present invention will be described in comparison with the characteristics of a conventional TFT.
[0018]
As described above, the present invention forms two types of low-concentration impurities in the semiconductor layer, the second impurity region (gate overlap type LDD region) and the third impurity region (non-gate overlap type LDD region). There is a feature.
[0019]
FIG. 3 (A) is a schematic diagram of an n-channel TFT without an LDD region, and FIG. (B) shows its electrical characteristics (gate voltage Vg vs. drain current Id characteristics). Similarly, FIG. 3 (C) and (D) show the case of a normal LDD structure, and FIG. 3 (E) and (F) show the case of a so-called GOLD structure, and FIG. 3 (G) and (H) show the case of the n-channel TFT of the present invention.
[0020]
In the drawing, n + Indicates a source region or a drain region, channel indicates a channel formation region, and n − Is n + Refers to a low-concentration impurity region having a lower impurity concentration. Id represents a drain current, and Vg represents a gate voltage.
[0021]
FIG. 3 When there is no LDD as shown in (A) and (B), the off current (drain current when the TFT is in the off state) is high, and the on current (drain current when the TFT is in the on state) and off current Tends to deteriorate.
[0022]
On the other hand, by forming a non-gate overlap type LDD, off-state current can be considerably suppressed, and deterioration of both on-state current and off-state current can be suppressed. However, the deterioration of the on-current is not completely suppressed. (Fig. 3 3 (C), (D))
[0023]
TFT structure (GOLD structure) having only an overlap type LDD in which the LDD region overlaps the gate electrode (FIG. 3) 3 (E) and (F)), this structure is a structure with an emphasis on suppressing deterioration of on-current in the conventional LDD structure.
[0024]
In this case, deterioration of the on-current can be sufficiently suppressed, but there is a problem that the off-current is slightly higher than that of a normal non-overlapping LDD structure. The paper described in the conventional example adopts this structure, and the present invention is a result of searching for a structure for solving the problem that the off-current is high in the present invention.
[0025]
The structure of the present invention is shown in FIG. 3 As shown in (G) and (H), an LDD region (second impurity region) overlapping with the gate electrode and an LDD region (third impurity region) not overlapping with the gate electrode are formed in the semiconductor layer. did. By adopting this structure, it is possible to reduce the off current while maintaining the effect of suppressing the deterioration of the on current.
[0026]
The applicant is shown in FIG. 3 In the case of the structure as shown in (E) and (F), the reason why the off-current becomes high was estimated as follows. When the n-channel TFT is in an off state, a negative voltage such as minus several tens of volts is applied to the gate electrode. If a positive voltage of plus several tens of volts is applied to the drain region in this state, a very large electric field is formed at the drain side end of the gate insulating film.
[0027]
At this time, holes are induced in the LDD region, and a current path by a small number of carriers connecting the drain region, the LDD region, and the channel formation region is formed. This current path is expected to increase the off current.
[0028]
The present applicant considered that it is necessary to form another resistor, that is, the third impurity region LDD region at a position not overlapping with the gate electrode in order to interrupt such a current path in the middle. The present invention relates to a thin film transistor having such a structure and a circuit using this thin film transistor.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described with reference to FIGS.
[0030]
[Embodiment 1]
In this embodiment, the present invention is applied to a TFT. The manufacturing process of this embodiment will be described with reference to FIGS.
[0031]
First, the base film 101 is formed over the entire surface of the substrate 100, and the island-shaped semiconductor layer 102 is formed over the base film 101. An insulating film 103 serving as a gate insulating film is formed over the entire surface of the substrate 100 so as to cover the semiconductor layer 102. (Fig. 1 (A))
[0032]
As the substrate 100, a resin substrate such as a glass substrate, a quartz substrate, a crystalline glass substrate, or a stainless steel substrate polyethylene terephthalate (PET) can be used.
[0033]
The base film 101 is a film for preventing impurities such as sodium ions from diffusing from the substrate into the semiconductor layer 102 and improving the adhesion of the semiconductor film formed on the substrate 100. As the base film 101, a single layer or a multilayer film of an inorganic insulating film such as a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film can be used.
[0034]
The film formation method of the base film 101 is not limited to the CVD method or the sputtering method, but when a heat resistant substrate such as a quartz substrate is used, an amorphous silicon film is formed and thermally oxidized to form a silicon oxide film. A forming method can also be used.
[0035]
In addition to the above-described inorganic insulating film, the base film 101 includes a conductive film such as a silicide such as tungsten silicide, a metal or an alloy such as chromium, titanium, titanium nitride, or aluminum nitride, and the inorganic insulating film. A multilayer film laminated on the upper layer can also be used as a base film.
[0036]
The material and crystallinity of the semiconductor layer 102 may be selected as appropriate in accordance with characteristics required for the TFT. Amorphous silicon, amorphous silicon germanium, amorphous germanium, crystalline silicon obtained by crystallizing these amorphous semiconductor films by laser irradiation or heat treatment, crystalline germanium, or crystalline silicon germanium may be used. it can. The thickness of the semiconductor layer 102 may be 10 to 150 nm.
[0037]
The insulating film 103 is a film constituting a gate insulating film of the TFT, and is a single layer film or a multilayer film of an inorganic insulating film of silicon oxide, silicon nitride, or silicon nitride oxide. For example, in the case of a stacked film, a two-layer film of a silicon nitride oxide film and a silicon oxide, a stacked film in which a silicon nitride film is sandwiched between silicon oxides, or the like is used.
[0038]
As a means for forming the insulating film 103, a chemical vapor deposition method (CVD) such as a plasma CVD method or an ECRCVD method, or a physical vapor deposition method (PVD) such as a sputtering method may be used.
[0039]
A first conductive film 104 and a second conductive film 105 which form a gate electrode (gate wiring) are formed over the insulating film 103. (Fig. 1 (B))
[0040]
The first conductive film 104 forms a first gate electrode (first gate wiring) 108 having a tapered portion. For this reason, the material which can perform taper etching easily is desired. For example, a material mainly composed of chromium (Cr) or tantalum (Ta) (composition ratio of 50% or more) and n-type silicon containing phosphorus are typically used. Alternatively, a material containing titanium (Ti), tungsten (W), molybdenum (Mo), or the like as a main component can be used. In addition to a single layer film of these materials, a multilayer film can be used, for example, a three-layer film in which a tantalum film is sandwiched between tantalum nitride (TaN) films can be used.
[0041]
The second conductive film 105 is a film constituting the second gate electrode (second gate wiring) 109, and is made of aluminum (Al), copper (Cu), chromium (Cr), tantalum (Ta) titanium (Ti). , Tungsten (W), molybdenum (Mo) as a main component (composition ratio of 50% or more), phosphorus-containing n-type silicon, silicide, or the like. However, for the first conductive film and the second conductive film, it is necessary to select a material having an etching selectivity in patterning each other.
[0042]
For example, as the first conductive film 104 / second conductive film 105, n-type Si / Ta, n-type Si / Ta-Mo alloy, Ta / Al, Ti / Al, WN / W, TaN / Ta, etc. A combination can be selected. Another index for selecting a material is resistivity, and it is desirable that the second conductive film 105 be a material having as low a resistivity as possible and at least a sheet resistance lower than that of the first conductive film 104. This is because a contact is made between the second gate wiring and the upper wiring in order to connect the gate wiring and the upper wiring. In addition, the thickness of the first conductive film 104 is 10 to 400 nm, the thickness of the second conductive film is 10 to 400 nm, and the total film thickness is 200 to 500 nm.
[0043]
Next, a resist mask 106 is formed over the second conductive film 105. The second conductive film 105 is etched using the resist mask 106 to form a second gate electrode 109. For the etching, isotropic wet etching may be used. In addition, dry etching can be used in the case where an etching selection ratio with the first conductive film 104 can be obtained. (Figure 1 (C))
[0044]
Using the same resist mask 106, the first conductive film 104 is anisotropically etched (so-called taper etching) to form a first gate electrode (first gate wiring) 108. Note that a new resist mask can be formed for this etching.
[0045]
By this etching, as shown in FIG. 3, the taper angle θ between the side surface of the gate electrode 108 and the gate insulating film 103 is set to a value in the range of 3 ° to 60 °. The taper angle θ is preferably in the range of 5 ° to 45 °, more preferably in the range of 7 ° to 20 °. The smaller the angle θ, the smaller the change in film thickness of the tapered portion of the gate electrode 108. Correspondingly, the change in n-type or p-type impurity concentration is moderated at the portion intersecting the tapered portion of the semiconductor layer. be able to.
[0046]
As shown in FIG. 3, the taper angle θ can be defined as tan θ = HG / WG using the width WG and the thickness HG of the tapered portion.
[0047]
The resist mask 106 is removed, and an impurity of a predetermined conductivity type (n-type or p-type) is added to the semiconductor layer 102 using the gate electrodes 108 and 109 as a mask. As an addition method, an ion implantation method or an ion doping method can be used. The n-type impurity is a donor impurity, which is a group 15 element for silicon and germanium, and is typically phosphorus (P) and arsenic (As). A p-type impurity is an impurity serving as an acceptor, and is a group 13 element for silicon and germanium, and is typically boron (B).
[0048]
Here, phosphorus is added by an ion doping method, and n − Type impurity regions 111 and 112 are formed. In this addition step, n − Type second impurity regions 124, 125, n − The concentration distribution of the n-type impurity in the third impurity regions 126 and 127 of the type is determined. Where n − The type is n + It shows that the impurity concentration as a donor is lower than that of the mold and the sheet resistance is high. (Fig. 2 (A))
[0049]
n − Since phosphorus is added to the type impurity regions 111 and 112 through the tapered portion of the first gate electrode 108, the concentration gradient thereof changes in the thickness of the tapered portion of the first gate electrode 108 as shown in the figure. Reflect. That is, in the concentration distribution in the depth direction of phosphorus, when attention is paid to the depth at which an arbitrary concentration is obtained, the concentration gradient is a profile reflecting the inclination of the tapered portion of the gate electrode.
[0050]
Further, as will be described later, n − The concentration gradient of the type impurity regions 111 and 112 also depends on the acceleration voltage during doping. In the present invention, in order to pass phosphorus through the tapered portion of the first gate electrode 108 and the insulating film 103, the doping acceleration voltage needs to be set as high as 40 to 100 keV. Further, with this acceleration voltage, phosphorus can pass through a portion where the thickness of the tapered portion of the gate electrode 108 is 100 nm or less.
[0051]
In FIG. 2 (A), n − The regions that overlap the first gate electrode 108 in the impurity regions 111 and 112 of the type are indicated by hatching and white background, but this indicates that phosphorus is not added to the white background portion. This is because, as described above, it is possible to intuitively understand that the phosphorus concentration distribution in this region reflects the film thickness of the tapered portion of the first gate electrode 108. This also applies to other drawings in this specification.
[0052]
Next, a resist mask 120 is formed so as to cover the gate electrodes 108 and 109. The mask 120 determines the length of the third impurity region. Via the resist mask 120, phosphorus, which is an n-type impurity, is added to the semiconductor layer 102 again by ion doping. (Fig. 2 (B))
[0053]
N not covered with resist mask 120 − Phosphorus is selectively added to the type impurity regions 111 and 112 and n + First impurity regions 122 and 123 of the type are formed. Further, the region 121 covered with the second gate electrode 109 becomes a channel formation region because phosphorus is not added in the adding step of FIGS.
[0054]
N − In the impurity regions 111 and 112 of the type, regions where phosphorus is not added in the addition step of FIG. 2B are low-concentration impurity regions 124 to 127 having higher resistance than the source / drain regions.
[0055]
The low concentration impurity regions 124 and 125 overlapping (overlapping) the first gate electrode 108 are n − The low concentration impurity region which becomes the second impurity region of the type and does not overlap with the first electrode 108 is n − The third impurity regions 126 and 127 of the mold are formed.
[0056]
Note that the insulating film 103 may be etched using the gate wiring as a mask prior to the addition step in FIG.
[0057]
As shown in FIG. 4, the second impurity region 124 can be classified into four types. In order to distinguish these, FIG. 4 is divided into FIGS. 4 (A) to (D), and A and D are assigned to 121 and 124, respectively. Although not shown in FIG. 4, the other second impurity region 125 formed symmetrically with the gate electrode 109 in between is the same as the region 124.
[0058]
As shown in FIG. 4A, the concentration of phosphorus in the second impurity region 124A is inversely proportional to the change in the thickness of the tapered portion of the first gate electrode 108, and from the third impurity region 126A. It decreases almost linearly toward the channel formation region 121A. That is, when the concentration of the second impurity region 124A phosphorus is averaged in the depth direction, the averaged phosphorus concentration increases from the channel formation region 121A toward the third impurity region 126A.
[0059]
In this case, in the third impurity region 126A, the phosphorus concentration averaged in the film thickness direction is substantially uniform in the region 126A. In addition, since no phosphorus is added to the semiconductor layer covered with the second gate electrode 109, this region becomes the channel formation region 121A, and the channel length LA is equal to the width of the second gate electrode 109 in the channel length direction. Become.
[0060]
In addition, in the step of adding phosphorus in FIG. 2A, when the acceleration voltage is made larger than that in FIG. 4A, a channel is formed in the second impurity region 124B as shown in FIG. 4B. Phosphorus is also added to the junction with the region 121B. Also in this case, the channel formation region 121B is a region covered with the second gate electrode 109, and the channel length LB is the width of the second gate electrode 109 in the channel length direction. Even when the acceleration voltage is the same as that in FIG. 4A, the second impurity region 124B can be formed even when the taper angle is small or the thickness of the tapered portion is thin.
[0061]
When the acceleration voltage is further increased, as shown in FIG. 4C, the phosphorus concentration averaged in the film thickness direction can be made uniform in the second impurity region 124C. In this case, the channel length LC is the width of the second gate electrode 109 in the channel length direction.
[0062]
2A, when the acceleration voltage is made lower than in the case of FIG. 4A, phosphorus is a tapered portion of the first gate electrode 108 as shown in FIG. 4D. Therefore, the second impurity region 124D is narrower than that in FIG. 4A.
[0063]
In the second impurity region 124D, the concentration of phosphorus averaged in the depth direction gradually decreases from the third impurity region 126D toward the channel formation region 121D, as in FIG. 4A. However, in the case of FIG. 4D, unlike FIG. 4A, the junction between the second impurity region 124D and the channel formation region 121D exists under the tapered portion of the first gate electrode 108. Therefore, the channel length LD is wider than the width of the second gate electrode 109 in the channel length direction.
[0064]
Note that even when the acceleration voltage is the same as that in FIG. 4A, the second impurity region 124D in FIG. 4D is used even when the taper angle is large or the first gate electrode 108 is thick. Can be formed.
[0065]
As described above, when the impurity is added by the plasma doping method, the impurity may pass through a portion having a thickness of 100 nm or less in the tapered portion of the first gate electrode 108 to form the second impurity region 124. Therefore, by adjusting the thickness of the first conductive film 104 (the thickness of the portion where the thickness of the first gate electrode 108 is the maximum) and the taper angle θ, the channel length, the second It is possible to control the length of the impurity region.
[0066]
Here, the length (channel length direction) of the first impurity regions 122 and 123 is 2 to 20 μm (typically 3 to 10 μm). The concentration of an impurity (in this case, phosphorus) that imparts conductivity to the semiconductor layer is 1 × 10 19 ~ 1x10 21 atoms / cm 3 (Typically 1 x 10 20 ~ 5x10 20 atoms / cm 3 ). The first impurity regions 122 and 123 are low resistance regions for electrically connecting the source wiring or the drain wiring and the TFT, and serve as the source region or the drain region.
[0067]
The lengths of the second impurity regions 124 and 125 are 0.1 to 1 μm (typically 0.1 to 0.5 μm, preferably 0.1 to 0.2 μm), and the phosphorus concentration is 1 ×. 10 15 ~ 1x10 17 atoms / cm 3 (Typically 5 × 10 15 ~ 5x10 16 atoms / cm 3 , Preferably 1 × 10 16 ~ 2x10 16 atoms / cm 3 Since the impurity is added through the first gate electrode 108, the concentration of phosphorus is lower than that of the first and third impurity regions.
[0068]
The lengths of the third impurity regions 126 and 127 are 0.5 to 2 μm (typically 1 to 1.5 μm), and the phosphorus concentration is 1 × 10 6. 16 ~ 1x10 19 atoms / cm 3 (Typically 1 x 10 17 ~ 5x10 18 atoms / cm 3 , Preferably 5 × 10 17 ~ 1x10 18 atoms / cm 3 ).
[0069]
Further, the channel formation region 121 is formed of an intrinsic semiconductor layer, and a region that does not contain the impurity (phosphorus) added to the first impurity region or boron is 1 × 10 10. 16 ~ 5x10 18 atoms / cm 3 It is the area | region containing with the density | concentration of. Boron is an impurity for controlling the threshold voltage and preventing punch-through, and other elements can be substituted as long as they produce the same effect. In this case, the concentration is the same as that of boron.
[0070]
Note that one low-concentration impurity region (third impurity region 126, 127) that does not overlap with the gate electrode is formed between the first impurity regions 122, 123 and the second impurity regions 124, 125. Two or more impurity regions having different impurity concentrations can be formed in the portion. In the present invention, at least an impurity region having a lower impurity (phosphorus) concentration than the first impurity regions 122 and 123, that is, the first impurity regions between the first impurity regions 122 and 123 and the second impurity regions 124 and 125. It is sufficient that at least one impurity region having a higher resistance than the impurity regions 122 and 123 exists. Of course, it is also important that this high-resistance impurity region (third impurity region) does not overlap the gate electrode.
[0071]
When the first impurity regions 122 and 123 are formed, the resist mask 120 is removed. The phosphorus added to the semiconductor layer 102 is activated by heat treatment. In the activation process, not only heat treatment but also light annealing by laser or infrared lamp light can be performed.
[0072]
Next, an interlayer insulating film 130 made of silicon oxide or the like is formed. Contact holes reaching the first impurity regions 122 and 123 and the second gate wiring 109 are formed in the gate insulating film 103 and the interlayer insulating film 130. Then, a source electrode 131, a drain electrode 132, and a gate wiring extraction electrode (not shown) are formed.
[0073]
[Embodiment 2]
The manufacturing process of the TFT of this embodiment will be described with reference to FIGS. The present embodiment is a modification of the first embodiment, in which the structure of the gate electrode (gate wiring) is modified, and the other main structures are the same as those of the first embodiment.
[0074]
In the first embodiment, the gate electrode has a structure in which two gate electrodes having different widths are stacked. However, in the present embodiment, the upper second electrode is omitted, and only the first gate electrode having a tapered portion is used as a gate. An electrode is formed.
[0075]
First, the base film 141 is formed over the entire surface of the substrate 140, and the island-shaped semiconductor layer 142 is formed over the base film 141. An insulating film 143 to be a gate insulating film is formed over the entire surface of the substrate 140 so as to cover the semiconductor layer 142. (Fig. 5 (A))
[0076]
A conductive film 144 that forms a gate electrode (gate wiring) is formed over the gate insulating film 143. The conductive film 144 is preferably made of a material that can be easily tapered. For example, a material mainly composed of chromium (Cr) or tantalum (Ta) (composition ratio of 50% or more) and n-type silicon containing phosphorus are typically used. Alternatively, a material containing titanium (Ti), tungsten (W), molybdenum (Mo), or the like as a main component can be used. In addition to a single layer film of these materials, a multilayer film can be used, for example, a three-layer film in which a tantalum film is sandwiched between tantalum nitride (TaN) films can be used. The thickness of the conductive film 144 is 200 to 500 nm. (Fig. 5 (B))
[0077]
Next, a resist mask 145 is formed over the conductive film 144. The conductive film 144 is etched using the mask 145 to form a gate electrode (gate wiring) 146. (Fig. 5 (C))
[0078]
By this etching, as shown in FIG. 3, the taper angle θ between the side surface of the gate electrode 146 and the gate insulating film is set to a value in the range of 3 ° to 60 °. The taper angle θ is preferably 5 ° to 45 °, more preferably 7 ° to 20 °.
[0079]
In the state where the resist mask 145 exists, an impurity of a predetermined conductivity type (n-type or p-type) is added to the semiconductor layer 142. Here, phosphorus is added by an ion doping method, and n − Type impurity regions 148 and 149 are formed. In this addition step, n − Type second impurity regions 154, 155, n − The concentration distribution of the third impurity regions 156 and 157 of the type is determined. Further, although described later, a region covered with the resist mask 145 becomes a channel formation region 151. (Fig. 6 (A))
[0080]
Since the second gate electrode is not present, this addition step requires a mask for preventing phosphorus from being added to a region where the channel of the semiconductor layer 142 is formed. Although the resist mask 145 used for etching the conductive film 144 is used as such a mask, it can be newly formed for impurity addition.
[0081]
Next, the resist mask 145 is removed, and a resist mask 150 is formed so as to cover the gate electrode 146. Since phosphorus, which is an n-type impurity, is added to the semiconductor layer 142 again by an ion doping method through the resist mask 150, the length of the third impurity region is determined by the resist mask 150. Prior to this addition step, the insulating film 143 may be etched using the gate wiring 146 as a mask to expose the surface of the semiconductor layer 142. (Fig. 6 (B))
[0082]
As shown in FIG. 6B, n not covered with the resist mask 150 − Phosphorus is selectively added to the type impurity regions 148 and 149, and n + First impurity regions 152 and 153 of the type are formed.
[0083]
Further, the region covered with the resist mask 150 is kept in the state of conductivity type and resistance value as shown in FIG. Therefore, the region 151 previously covered with the resist mask 145 becomes a channel formation region. The region overlapping (overlapping) the gate electrode 146 is n − The second impurity regions 154 and 155 of the type, and the region not overlapping with the gate electrode 146 is n − The third impurity regions 156 and 157 of the type are formed. The second and third impurity regions 154 to 157 are low-concentration impurity regions having higher resistance than the first impurity regions 152 and 153.
[0084]
Also in this embodiment, the second impurity regions 154 and 155 can be classified into the four types shown in FIG. 4 as in the first embodiment. In addition, the channel formation region 151 and the first to third impurity regions 152 to 157 have the same length and impurity concentration in the channel length direction as in the first embodiment. However, the channel length is determined by the resist mask 145 used in the addition step of FIG. 6A in this embodiment instead of the second gate electrode 109 of Embodiment 1.
[0085]
Since the gate electrode of Embodiment 1 has a stacked structure of electrodes having different shapes, even if the thickness of the first gate electrode 108 is reduced, the resistance can be reduced by increasing the thickness of the second gate electrode 109. However, since the gate electrode 146 of this embodiment is a single-layer electrode having a tapered portion, the film thickness thereof is larger than that of the first gate electrode 108.
[0086]
Considering the gate electrode width, there is a limit to the length of the width WG of the tapered portion (see FIG. 3), so the impurity concentration distribution in the second impurity regions 154 and 155 is of the type shown in FIG. Is the most practical.
[0087]
Note that one low-concentration impurity region (third impurity region 156, 157) that does not overlap with the gate electrode is formed between the first impurity regions 152, 153 and the second impurity regions 154, 155. Two or more impurity regions having different impurity concentrations may be formed in the portion. In the present invention, an impurity region having an impurity (phosphorus) concentration lower than that of the first impurity regions 152 and 153 and having a high resistance is at least between the first impurity regions 152 and 153 and the second impurity regions 154 and 155. It is sufficient that at least one exists.
[0088]
After forming the first impurity regions 152 and 153, the resist mask 150 is removed. The phosphorus added to the semiconductor layer 142 is activated by heat treatment. In the activation process, not only heat treatment but also light annealing by laser or infrared lamp light can be performed. However, in order to activate phosphorus in the second impurity regions 154 and 155, the gate electrode 146 overlaps with each other, so that heat treatment is always required.
[0089]
Next, an interlayer insulating film 158 made of silicon oxide or the like is formed. Contact holes reaching the first impurity regions 152 and 153 and the gate wiring 146 are formed in the gate insulating film 143 and the interlayer insulating film 158. Then, extraction electrodes for the source electrode 159, the drain electrode 160, and the gate wiring 146 (not shown) are formed.
[0090]
[Embodiment 3]
A manufacturing process of the TFT of this embodiment will be described with reference to FIGS. The present embodiment is also a modification of the first embodiment, in which the structure of the gate electrode (gate wiring) is modified, and other main structures are the same as those of the first embodiment. In FIG. 7, the same reference numerals as those in FIGS. 1 and 2 indicate the same components.
[0091]
The gate electrode of this embodiment has a structure in which the first gate electrode 168 and the second gate electrode 169 are stacked as in the first embodiment. However, the side surface of the first gate electrode 168 is not tapered. In the present embodiment, the thickness of the first gate electrode 168 is substantially constant even in a portion where the first gate electrode 168 extends outward from the side surface of the second gate electrode 169.
[0092]
The semiconductor layer is subjected to the same addition of phosphorus as in Embodiment 1 to form channel formation regions 161, n + Type first impurity regions 162, 163, n − Type second impurity regions 164, 165, n − A third impurity region 166, 167 of the type is formed.
[0093]
In this embodiment, since the film thickness of the first gate electrode 168 is constant, the impurity concentration in the second impurity regions 164 and 165 has almost no gradient.
[0094]
[Embodiment 4]
The present embodiment is a modification of the first and second embodiments. In the first and second embodiments, the thickness of the tapered portion of the gate electrode changes almost linearly. In the present embodiment, the thickness of the tapered portion is changed nonlinearly.
[0095]
FIG. 8 shows a modification of the TFT of the first embodiment. 8, the same reference numerals as those in FIG. 2 denote the same components. As shown in FIG. 8, the thickness of the tapered portion of the first gate electrode 170 (gate wiring) is changed nonlinearly. The semiconductor layer is subjected to the same phosphorus addition as in Embodiment 1 to form channel formation regions 171, n + Type first impurity regions 172, 173, n − Type second impurity regions 174, 175, n − Type third impurity regions 176, 177 are formed.
[0096]
FIG. 9 shows a modification of the TFT of the second embodiment. 9, the same reference numerals as those in FIG. 6 denote the same components. As shown in FIG. 9, the thickness of the tapered portion of the gate electrode 180 (wiring) changes nonlinearly. The semiconductor layer is subjected to the same phosphorus addition as in Embodiment 1 to form channel formation regions 181, n + Type first impurity regions 182, 183, n − Type second impurity regions 184, 185, n − A third impurity region 186, 187 of the type is formed.
[0097]
As shown in the cross-sectional views of FIGS. 8 and 9, the gate electrodes 170 and 180 are formed so that the thickness of the gate electrodes 170 and 180 is slightly reduced at a portion slightly deviated from a constant portion so that impurities serving as donors and acceptors are reduced. The gate electrodes 170 and 180 are easily passed.
[0098]
In order to form the tapered portion as illustrated in the gate electrodes 170 and 180, the conductive film may be etched by combining anisotropic etching and isotropic etching.
[0099]
Needless to say, the configurations of the TFTs described in Embodiments 1 to 4 can be applied to all examples of the present invention described below.
[0100]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0101]
[Example 1]
In this embodiment, an example in which the present invention is applied to an active matrix liquid crystal display device will be described.
[0102]
FIG. 10 is a schematic configuration diagram of the active matrix type liquid crystal panel of this embodiment. A liquid crystal panel has a structure in which liquid crystal is sandwiched between an active matrix substrate and a counter substrate, and a voltage corresponding to video data is applied to the liquid crystal by an electrode formed on the active matrix substrate and the counter substrate. The video can be displayed on the panel.
[0103]
In the active matrix substrate 200, a pixel portion 202 using TFTs as switching elements, a gate driver circuit 203 and a source driver circuit 204 for driving the pixel portion 202 are formed on a glass substrate 300. The driver circuits 203 and 204 are connected to the pixel portion 202 by source wiring and drain wiring, respectively.
[0104]
Further, a signal processing circuit 205 for processing signals input to the driver circuits 203 and 204 is formed on the glass substrate 300, and further, power and control signals are input to the driver circuits 203 and 204 and the signal processing circuit 205. The external terminal is formed, and the FPC 206 is connected to the external terminal.
[0105]
In the counter substrate 210, a transparent conductive film such as an ITO film is formed on the entire surface of the glass substrate. The transparent conductive film is a counter electrode with respect to the pixel electrode of the pixel portion 202. By changing the electric field strength between the pixel electrode and the counter electrode, the orientation of the liquid crystal material is changed, and gradation display becomes possible. Further, if necessary, an alignment film and a color filter are formed on the counter substrate 210.
[0106]
FIG. 11A is an equivalent circuit of one pixel in the pixel portion, and FIG. 11B is a top view of the pixel portion 202. FIG. 11C is a top view of the CMOS circuit that forms the driver circuits 203 and 204.
[0107]
The pixel portion 202 includes a pixel TFT 220 and a storage capacitor 230, and a cross-sectional view thereof. 13 (E) Corresponds to a cross section taken along the chain line XX ′ in FIG. A CMOS circuit has an n-channel TFT and a p-channel TFT, and a cross-sectional view thereof. 15 (E) Corresponds to a cross section taken along the chain line YY ′ in FIG. The pixel TFT 220 and the thin film transistor of the CMOS circuit are simultaneously manufactured on the same glass substrate 300.
[0108]
In the pixel portion 202, a gate wiring 350 is formed for each row, and a source wiring 380 is formed for each column. A pixel TFT 220 is formed in the vicinity of the intersection of the gate wiring 350 and the source wiring 380. The source region of the pixel TFT 220 is connected to the source wiring 380, and the drain region is connected to two capacitors, a liquid crystal cell 240 and a storage capacitor 230. (Fig. 11 (A))
[0109]
The liquid crystal cell 240 is a capacitor using the pixel electrode 390 and the transparent electrode of the counter substrate 210 as an electrode pair and liquid crystal as a dielectric, and is electrically connected to the pixel TFT 220 by the pixel electrode 390. The storage capacitor 230 is a capacitor having a common wiring 360 and a channel region formed in the semiconductor layer of the pixel TFT 220 as an electrode pair and a gate insulating film as a dielectric.
[0110]
FIG. 2 ~ Figure 1 5 The manufacturing process of the active matrix substrate of this embodiment will be described with reference to FIG. FIG. 2 Figure 1 3 FIG. 1 is a cross-sectional view showing a manufacturing process of a pixel portion. 4 Figure 1 5 FIG. 6 is a cross-sectional view showing a CMOS circuit manufacturing process.
[0111]
A glass substrate 300 is prepared. In this embodiment, a 1737 glass substrate manufactured by Cornings is used. A silicon oxide film having a thickness of 200 nm is formed as a base film 301 using a TEOS gas as a raw material by a plasma CVD method in contact with the surface of the glass substrate 300. Then, the base film 301 is heated at 400 ° C. for 4 hours.
[0112]
H on the underlying film 301 by PECVD. 2 SiH diluted with gas 4 Is used to form an amorphous silicon film having a thickness of 500 nm. Next, the amorphous silicon film is heated at 450 ° C. for 1 hour to perform hydrogen removal treatment. Hydrogen atoms in the amorphous silicon film are 5 atomic% or less, preferably 1% or less. A crystalline (polycrystalline) silicon film 401 is formed by irradiating the amorphous silicon film after the hydrogen extraction treatment with excimer laser light. The laser crystallization was performed using a XeCl excimer laser as a laser light source, shaping the laser beam into a linear shape by an optical system, a pulse frequency of 30 Hz, an overlap rate of 96%, and a laser energy density of 359 mJ / cm. 2 And (Fig. 1 2 (A), FIG. 4 (A))
[0113]
As a method for forming the amorphous silicon film, an LPCVD method or a sputtering method can be used in addition to the PECVD method. As a laser for crystallizing amorphous silicon, a continuous oscillation laser such as an Ar laser may be used in addition to a pulse oscillation type such as an excimer laser. Further, instead of laser crystallization, a lamp annealing process using a halogen lamp or a mercury lamp, or a heat treatment process at 600 ° C. or higher can be used.
[0114]
Next, a photoresist pattern (not shown) is formed using a photolithography process, and the crystalline silicon film 401 is patterned into an island shape using the photoresist pattern, thereby forming semiconductor layers 302, 303, and 304. A silicon nitride oxide film is formed as the gate insulating film 305 so as to cover the semiconductor layers 302, 303, and 304. The film formation method is PECVD, and the source gas is SiH. 4 And NO 2 Was used. The thickness of the silicon nitride oxide film is 120 nm. (Fig. 1 2 (B), FIG. 4 (B))
[0115]
A stacked film of an n-type silicon film 402 containing phosphorus and a molybdenum-tungsten alloy (Mo—W) film 403 is formed over the gate insulating film 305 by a sputtering method. The thickness of the silicon film 402 is 200 nm, and the thickness of the Mo—W film 403 is 250 nm. The target material of the Mo—W film 403 was a composition ratio of Mo and W of 1: 1. (Fig. 1 2 (C), FIG. 4 (C))
[0116]
A resist mask 405 is formed over the Mo—W film 403. The Mo—W film 403 is wet-etched using the resist mask 405, and the second gate wiring 352, the second common wiring 362, which is the upper wiring of the gate wiring of the pixel TFT, the common wiring, and the gate wiring of the CMOS circuit, Two gate wirings 372 are formed. (Fig. 1 2 (D), FIG. 4 (D))
[0117]
Using the resist mask 405 again, anisotropic etching using a chlorine-based gas is performed, the n-type silicon film 402 is etched, and the first gate wiring 351, the second common wiring 361, and the first gate wiring are etched. 371 is formed. At this time, an angle (taper angle) θ between the side surfaces of the wirings 351, 361, and 371 and the gate insulating film 305 is set to 20 degrees, and a tapered portion is formed on the side portion. (Fig. 1 2 (E), FIG. 4 (E))
[0118]
After removing the resist mask 405, phosphorus is added to the semiconductor layers 302 to 304 by ion doping using the wirings 350, 360, and 370 as a mask, and n − The mold regions 406 to 413 are formed in a self-aligning manner. In this phosphorus addition process, the tapered portions of the first electrodes 351, 361, and 371 (portions outside the side surfaces of the second electrodes 352, 362, and 372) and the gate insulating film 305 are allowed to pass through, so that phosphorus is added. For the addition, the acceleration voltage is increased to 90 KeV.
[0119]
n − The phosphorus concentration of the impurity regions 406 to 413 of the type is the n of the final TFT − In order to determine the phosphorus concentration of the low concentration impurity region of the mold, the dose is set to a low concentration, and n − In the type impurity regions 406 to 413, the concentration of phosphorus in the region not intersecting with the electrodes 350, 360, and 370 is 1 × 10 18 atoms / cm 3 It was made to become. Phosphine diluted with hydrogen is used as the doping gas.
[0120]
Next, a resist mask 415 that covers the electrodes 350, 360, and 370 is formed. The resist mask 415 does not overlap the first electrodes 351, 361, 371 due to the length of the resist mask 415 extending outside the side surfaces of the first electrodes 351, 361, 371 of each electrode. − The length of the low concentration impurity region of the mold is determined. Here, a resist mask is not formed over the semiconductor layer 304 of the CMOS circuit.
[0121]
Using the resist mask 415, phosphorus is added by an ion doping method. Also in this addition step, phosphine diluted with hydrogen was used as a doping gas. Further, in order to allow phosphorus to pass through the gate insulating film 305, the acceleration voltage is set to a high value of 80 keV, and n formed in this step. + Type impurity regions 313 to 315, 332, 333, 421, and 422 have a phosphorus concentration of 5 × 10 20 atoms / cm 3 The dose was set so that
[0122]
In the pixel portion 202, n of the semiconductor layer 302 − Phosphorus is selectively added to the impurity regions 406 to 409 of the type, and n + Type impurity regions 313 to 315 are formed. n − The region where phosphorus is not added in the impurity regions 406 to 409 of the type functions as a high resistance region and overlaps the first gate electrode 351 and the first common electrode. − N-type impurity regions 316 to 319, 326 and 327, and the first gate electrode 351 and the first common electrode 361 do not overlap. − This is defined as type impurity regions 320 to 323 and 328. Further, regions 311, 312, and 325 where phosphorus is not added in the two phosphorus addition steps are defined as channel formation regions. (Fig. 1 3 (A))
[0123]
n − The type impurity regions 316 to 319 have a phosphorus concentration of n − Type impurity regions 320 to 323, and the concentration of phosphorus is n − Lower from the type impurity regions 320 to 323 toward the channel formation regions 311 and 312.
[0124]
In the CMOS circuit, n of the semiconductor layer 303 of the n-channel TFT − Phosphorus is selectively added to the type impurity regions 410 and 411, and n + Type impurity regions 322 and 323 are formed. On the other hand, n − In the impurity regions 410 and 411 of the type, the region to which phosphorus is not added functions as a high resistance region and overlaps with the first gate electrode 371. − N that do not overlap the type impurity regions 334 and 335 and the first gate electrode 371 − This is defined as type impurity regions 336 and 337. A region 331 in which phosphorus is not added in the two phosphorus addition steps is defined as a channel formation region.
[0125]
n − The type impurity regions 334 and 335 have a phosphorus concentration of n − Type impurity regions 336 and 337, and the concentration of phosphorus is n − The level decreases from the type impurity regions 336 and 337 toward the channel formation region 331.
[0126]
In addition, in the semiconductor layer 304 of the p-channel TFT, phosphorus is hardly added to a portion where the gate electrode 370 is present, and n is not added to a portion where the gate electrode 370 is not present thereon. + The mold regions 421 and 422 are formed, and n-type regions are formed below the first gate electrode 371. − A type impurity region remains. (Fig. 1 5 (A))
[0127]
After the resist mask 415 is removed, a resist mask 416 that covers the n-channel TFT is formed. Using the second gate electrode 372 of the p-channel TFT as a mask, the first gate electrode 371 on the semiconductor layer 304 side is narrowed by etching to form a third gate electrode 373. (Fig. 1 3 (B), FIG. 5 (B))
[0128]
The taper angle θ between the side surface of the third gate electrode 373 and the gate insulating film 305 was 75 degrees. The taper angle of the third electrode 373 is in the range of 60 degrees to 90 degrees, and more preferably in the range of 70 degrees to 85 degrees.
[0129]
With the resist mask 416 remaining, boron and an ion doping method are added to the semiconductor layer 304. The gate electrodes 372 and 373 function as a mask to form channel formation regions 341 and p + Type impurity regions 342, 343, p + Type impurity regions 344 and 345 are formed in a self-aligned manner. Note that the resist mask 416 may be removed and a new resist mask may be formed separately. (Fig. 1 3 (C), FIG. 5 (C))
[0130]
In the boron addition process, the acceleration voltage is set to 80 keV and the dose is p. + The boron concentration of the type impurity regions 342 to 345 is 3 × 10 21 atoms / cm 3 It set so that it might become. By using diborane diluted with hydrogen as the doping gas, p + The type impurity regions 344 and 345 are p + The boron concentration is the same as that of the type impurity regions 342 and 343, but the phosphorus concentration is low. p + The concentration distribution of the type impurity regions 344 and 345 corresponds to the change in the thickness of the tapered portion of the first gate electrode 371 and decreases toward the channel formation region 341.
[0131]
After removing the resist mask 416, heating is performed at 500 ° C. to activate phosphorus and boron added to the semiconductor layer. Prior to the heat treatment, a protective film 306 made of silicon oxide having a thickness of 50 nm is formed in order to prevent the gate wiring 350, the common electrode 360, and the gate wiring 370 from being oxidized. (Fig. 1 3 (D), FIG. 5 (D))
[0132]
Next, as the interlayer insulating film 307, a 20 nm thick silicon nitride film and a 900 nm thick silicon oxide film are stacked by PECVD. Interlayer insulating film 307, protective film 306, and gate insulating film 305 are n + Type impurity regions 313 to 315, n + Type impurity regions 332, 333, p + Contact holes reaching the type impurity regions 342 and 343 and the second gate wiring 372 are formed.
[0133]
A laminated film of titanium (150 nm) / aluminum (500 nm) / titanium (100 nm) is formed on the interlayer insulating film 307 by sputtering and patterned to form a source wiring 380, a drain electrode 381, source electrodes 384, 385, A drain electrode 386 is formed. As described above, the circuits 203 to 205 mainly including a CMOS circuit and the pixel portion 202 provided with the pixel TFT 220 and the storage capacitor 230 are manufactured over the same glass substrate 300. (Fig. 1 3 (E), FIG. 5 (E))
[0134]
In order to complete the active matrix substrate, a planarization film is further formed on the entire surface of the substrate 300. Here, acrylic is applied by a spin coating method and baked to form an acrylic film having a thickness of 1 μm. The source electrode 384, 38 of the CMOS circuit is formed on the planarizing film. To 5 A corresponding contact hole is opened. Titanium having a thickness of 200 nm is formed by sputtering and patterned to form source wirings 387 and 388.
[0135]
Next, similarly to the first planarization film, acrylic having a thickness of 0.5 μm is formed as the second planarization film. A contact hole for the drain electrode 381 is formed in the first and second planarization films. An ITO film is formed by sputtering and patterned to form a pixel electrode 390 connected to the drain electrode 381. (Fig. 11 (B), (C))
[0136]
In this embodiment, a low-concentration impurity region that functions as a high resistance region is not formed for the p-channel TFT. However, the p-channel TFT has no problem because it has high reliability even if it does not originally have a high-resistance region. On the other hand, if the high resistance region is not formed, an on-current can be obtained, which is convenient because it is balanced with the characteristics of the n-channel TFT.
[0137]
[Example 2]
The present embodiment is a modification of the first embodiment, in which the order of the phosphorus and boron addition steps is changed, and the rest is the same as the first embodiment. FIG. 6 The manufacturing process of this example will be described with reference to FIG. Figure 1 6 In FIG. 4 Figure 1 5 The same reference numerals denote the same components.
[0138]
In Example 1, phosphorus is added to the semiconductor layer and then boron is added. In this example, boron is added first.
[0139]
In this embodiment, a manufacturing process of a CMOS circuit will be described. Needless to say, this embodiment can be applied to a manufacturing process of an active matrix substrate in which a pixel portion and a driver circuit are integrated as in the embodiment.
[0140]
According to the steps shown in Example 1, FIG. 4 The configuration (E) is obtained. Next, the resist mask 405 is removed. FIG. 6 (A) shows this state.
[0141]
Next, a resist mask 451 that covers the n-channel TFT is formed. Boron is added to the semiconductor layer 304 by an ion doping method using the resist mask 451. The gate electrodes 371 and 372 function as a mask, and the semiconductor layer 304 has a channel formation region 501, a source region, and a p region that functions as a drain region. + Type impurity regions 502 and 503 are formed in a self-aligned manner.
[0142]
The acceleration voltage is 80 keV and the dose is p + The boron concentration of the type impurity regions 502 and 503 is 3 × 10 20 atoms / cm 3 It set so that it might become. Where p + It is expected that the type impurity regions 502 and 503 are slightly overlapped with the lower portion because boron around the doping region is thin and the thickness of the side portion of the gate electrode 370 is thin. (Fig. 1 6 (B))
[0143]
After the resist mask 451 is removed, a resist mask 452 that covers the p-channel TFT is formed. Then, phosphorus is added to the semiconductor layer 303 by an ion doping method, and n − The low concentration impurity regions 453 and 454 of the mold are formed in a self-aligning manner. The acceleration voltage is 90 keV and the dose is n − Type impurity regions 453 and 454 have a phosphorus concentration of 1 × 10 18 atoms / cm 3 It set so that it might become. Further, phosphine diluted with hydrogen is used as a doping gas. (Fig. 1 6 (C))
[0144]
Next, the resist mask 452 is removed, and a new resist mask 456 that partially covers the entire p-channel TFT and the n-channel TFT is formed. In the n-channel TFT, the length of the mask 456 extending outside the side surface of the first gate electrode 371 is n so as not to overlap the first gate electrode 371. − The length of the type impurity region is determined.
[0145]
Phosphorus is added by an ion doping method using the resist mask 456. Also in this addition step, phosphine diluted with hydrogen was used as a doping gas.
[0146]
In the CMOS circuit, n of the semiconductor layer 303 of the n-channel TFT − Phosphorus is selectively added to the type impurity regions 453 and 454, and n + Type impurity regions 512 and 513 are formed. In this step, in order to pass phosphorus through the gate insulating film 305, the acceleration voltage is increased to 80 keV. N + The concentration of phosphorus in the type impurity regions 512 and 513 is 5 × 10 20 atoms / cm 3 The dose was set so that
[0147]
On the other hand, n − In the impurity regions 453 and 454 of the type, the region to which phosphorus is not added functions as a high resistance region and overlaps with the first gate electrode 371. − Type impurity regions 514 and 515 and n not overlapping with the first gate electrode 371 − This is defined as type impurity regions 516 and 517. A region 511 where phosphorus is not added in the two phosphorus addition steps is defined as a channel formation region. (Fig. 1 6 (D))
[0148]
In this embodiment, n overlapped with the gate electrode 371 − The type impurity regions 514 and 515 have a phosphorus concentration of n − Type impurity regions 516, 517 (and n + Type impurity regions 512 and 513), and the phosphorus concentration is lower toward the channel formation region 511.
[0149]
After the resist mask 456 is removed, a protective film 306 made of silicon oxide having a thickness of 50 nm is formed, and phosphorus and boron added to the semiconductor layer by heat treatment are activated. An interlayer insulating film 307 is formed, contact holes are opened, and source electrodes 384 and 385 and a drain electrode 386 are formed. Thus, a CMOS circuit is manufactured. (Fig. 1 6 (E))
[0150]
In this embodiment, the step of narrowing the first gate electrode of the p-channel TFT can be omitted. In addition, FIG. 6 Before performing the boron addition step (B), a step of forming a third gate electrode 373 by etching the first gate electrode 371 of the p-channel TFT using the second gate electrode 372 as a mask. It can also be added.
[0151]
[Example 3]
In this example, similarly to Example 2, a manufacturing process in which the order of adding phosphorus and boron is changed will be described. FIG. 7 The manufacturing process of this example will be described with reference to FIG. Figure 1 7 In FIG. 4 Figure 1 5 The same reference numerals denote the same components.
[0152]
Further, the present embodiment also corresponds to a modification of the second embodiment. In Example 2, boron is added after phosphorus is added at a low concentration to fabricate an n-channel TFT. In this example, boron is first added at a high concentration. It is.
[0153]
According to the steps shown in Example 1, FIG. 4 The configuration (E) is obtained. Next, the resist mask 405 is removed. FIG. 7 (A) shows this state.
[0154]
Next, a resist mask 600 that covers the n-channel TFT is formed. Using the resist mask 600, boron is added to the semiconductor layer 304 by an ion doping method. The gate electrodes 371 and 372 function as a mask, and the semiconductor layer 304 has a channel formation region 601, a source region, and a drain region p + Type impurity regions 602 and 603 are formed in a self-aligned manner. The doping acceleration voltage is 80 keV and the dose amount is p. + The boron concentration in the type impurity regions 602 and 603 is 2 × 10 20 atoms / cm 3 It set so that it might become.
[0155]
A resist mask 605 that partially covers the entire p-channel TFT and the n-channel TFT is formed. Phosphorus is added by an ion doping method using the resist mask 605. Also in this addition step, phosphine diluted with hydrogen was used as a doping gas. Phosphorus is selectively added to the semiconductor layer 303 of the n-channel TFT, and n + Type impurity regions 606 and 607 are formed. Further, in this step, the acceleration voltage is increased to 80 keV in order to pass phosphorus through the gate insulating film 305. (Fig. 1 7 (C))
[0156]
After removing the resist mask 605, a resist mask 608 covering the p-channel TFT is formed. Then, phosphorus is added to the semiconductor layer 303 by an ion doping method. The gate electrode 370 functions as a mask, and channel formation regions 611 and n − Type impurity regions 614, 615, n − Type impurity regions 616 and 617 are formed in a self-aligned manner.
[0157]
n + The type impurity regions 612 and 613 function as source / drain regions and have a phosphorus concentration of 5 × 10 5. 20 atoms / cm 3 To reduce the resistance. n − The type impurity regions 614 to 617 are n + The phosphorus concentration is made lower than that of the type impurity regions 612 and 613 to increase the resistance. N not overlapping with the first gate electrode 371 − Type impurity regions 616 and 617 with a phosphorus concentration of 1 × 10 18 atoms / cm 3 And (Fig. 1 7 (D))
[0158]
After the resist mask 608 is removed, a protective film 306 made of silicon oxide having a thickness of 50 nm is formed, and heat treatment is performed to activate phosphorus and boron added to the semiconductor layer. An interlayer insulating film 307 is formed, contact holes are opened, and source electrodes 384 and 385 and a drain electrode 386 are formed. Thus, a CMOS circuit is manufactured. (Fig. 1 7 (E))
[0159]
In this embodiment, the resist masks 605 and 608 covering the p-channel TFT are formed in the phosphorus addition step. However, these resist masks 605 and / or 608 may be omitted. In this case, p + Since phosphorus is added to the impurity regions 602 and 603 of the type, it is necessary to add a large amount of boron in consideration of the concentration of added phosphorus.
[0160]
[Example 4]
The present embodiment is also a modification of the first embodiment, in which the order of adding phosphorus and boron is changed, and the main configuration is the same as that of the first embodiment.
[0161]
FIG. 8 The manufacturing process of this example will be described with reference to FIG. FIG. 8 In FIG. 4 1 5 The same reference numerals denote the same components.
[0162]
According to the steps shown in Example 1, FIG. 4 The configuration (E) is obtained. Next, the resist mask 405 is removed. Then, a resist mask that covers at least a portion functioning as a gate electrode of the n-channel TFT is formed in the gate wiring 370, and the first gate electrode (wiring) is formed using the second gate electrode (wiring) 372 as an etching mask. ) 371 is etched to form a third gate electrode (wiring).
[0163]
That is, at least in the first gate wiring 371, the width of the portion overlapping with the semiconductor layer 304 of the p-channel TFT is narrowed to form the third gate electrode 373. (Fig. 1 8 (A))
[0164]
Phosphorus is added to the semiconductor layers 303 and 304 at a low concentration by ion doping. The first to third gate electrodes 371 to 373 function as a mask, and n − Mold regions 621 to 624 are formed in a self-aligning manner. (Fig. 1 8 (B))
[0165]
Next, a resist mask 630 that covers the n-channel TFT is formed. Using the resist mask 630, boron is added to the semiconductor layer 304 at a high concentration by an ion doping method. The first and third gate electrodes 371 and 373 function as a mask, and the semiconductor layer 304 functions as a channel formation region 631, a source region, and a drain region. + Type impurity regions 632 and 633 are formed in a self-aligned manner. (Fig. 1 8 (C))
[0166]
Next, the resist mask 630 is removed, and a resist mask 640 that partially covers the entire p-channel TFT and the n-channel TFT is newly formed. Using the resist mask 640, phosphorus is added at a high concentration by ion doping. n of the semiconductor layer 303 of the n-channel TFT − Phosphorus is selectively added to the type impurity regions 621 and 622, and n + Type impurity regions 642 and 643 are formed. Further, the region covered with the resist mask 640 overlaps with the channel formation region 641 and the first gate electrode 371. − Type impurity regions 644 and 645 and n not overlapping with the first gate electrode 371 − This is defined as type impurity regions 646 and 647. (Fig. 1 8 (D))
[0167]
In this embodiment, n overlapped with the gate electrode 371 − The type impurity regions 644 and 645 have a phosphorus concentration of n − Type impurity regions 646, 647 (and n + Type impurity regions 642 and 643), and the phosphorus concentration is lower toward the channel formation region 641.
[0168]
After removing the resist mask 640, a protective film 306 made of silicon oxide having a thickness of 50 nm is formed, and heat treatment is performed to activate phosphorus and boron added to the semiconductor layer. An interlayer insulating film 307 is formed, contact holes are opened, and source electrodes 384 and 385 and a drain electrode 386 are formed. Thus, a CMOS circuit is manufactured. (Fig. 1 8 (E))
[0169]
In this embodiment, the width of the first gate electrode of the p-channel TFT is reduced, but this step can be omitted.
[0170]
In this embodiment, the resist masks 630 and 640 covering the p-channel TFT are formed in the phosphorus addition step, but the resist masks 630 and / or 640 may be omitted. In this case, p + Since phosphorus is added to the impurity regions 632 and 633 of the type, it is necessary to add a large amount of boron in consideration of the concentration of added phosphorus.
[0171]
[Example 5]
This example is a modification of Example 1, in which the order of phosphorus and boron addition steps is changed. The main configuration is the same as that of the first embodiment.
[0172]
Figure 19 The manufacturing process of this example will be described with reference to FIG. Figure 19 In FIG. 4 Figure 1 5 The same reference numerals denote the same components.
[0173]
This embodiment corresponds to a modification of the fourth embodiment, and the third gate electrode 373 is formed by narrowing the first gate electrode of the p-channel TFT as in the fourth embodiment. (Figure 19 (A))
[0174]
Next, a resist mask 650 partially covering the entire p-channel TFT and the n-channel TFT is formed. Using the resist mask 650, phosphorus is added at a high concentration by ion doping to form n-type regions 651 and 652. (Figure 19 (B))
[0175]
Next, a resist mask 660 that covers the n-channel TFT is formed. Using the resist mask 660, boron is added to the semiconductor layer 304 at a high concentration by an ion doping method. The first and third gate electrodes 371 and 373 function as a mask, and the semiconductor layer 304 functions as a channel formation region 661, a source region, and a drain region. + Type impurity regions 662 and 663 are formed in a self-aligned manner. (Figure 19 (C))
[0176]
Next, the resist mask 660 is removed, and a resist mask 670 covering the entire p-channel TFT is newly formed. Phosphorus is added at a low concentration by an ion doping method, and the acceleration voltage is set as high as 90 keV so that the phosphorus passes through the tapered portion of the first gate electrode 371.
[0177]
As a result, the channel formation region 671, n + N overlapping with the impurity regions 672 and 673 of the type and the first gate electrode 371 − Type impurity regions 674 and 675 and n which does not overlap with the first gate electrode 371 − Type impurity regions 676 and 677 are formed in a self-aligned manner. (Figure 19 (D))
[0178]
After removing the resist mask 670, a protective film 306 made of silicon oxide having a thickness of 50 nm is formed, and heat treatment is performed to activate phosphorus and boron added to the semiconductor layer. An interlayer insulating film 307 is formed, contact holes are opened, and source electrodes 384 and 385 and a drain electrode 386 are formed. Thus, a CMOS circuit is manufactured. (Figure 19 (E))
[0179]
In this embodiment, the width of the first gate electrode of the p-channel TFT is reduced, but this step can be omitted.
[0180]
In this embodiment, the resist masks 650 and 670 covering the p-channel TFT are formed in the phosphorus addition step. However, these resist masks 650 and / or 670 may be omitted. In this case, p + Since phosphorus is added to the impurity regions 662 and 663 of the type, it is necessary to add a large amount of boron in consideration of the concentration of added phosphorus.
[0181]
[Example 6]
The present embodiment is a modification of the first embodiment, in which the order of adding phosphorus and boron is changed, and the other configurations are substantially the same as those of the first embodiment.
[0182]
The figure below 20 The manufacturing process of this example will be described with reference to FIG. Figure 20 In FIG. 4 Figure 1 5 The same reference numerals denote the same components.
[0183]
This embodiment corresponds to a modification of the fifth embodiment, and the third gate electrode 373 is formed by narrowing the first gate electrode of the p-channel TFT as in the fifth embodiment. (Figure 20 (A))
[0184]
Further, a resist mask 680 partially covering the entire p-channel TFT and the n-channel TFT is formed as in the fifth embodiment. Using the resist mask 680, phosphorus is added at a high concentration by ion doping to form n-type regions 681 and 682. (Figure 20 (B))
[0185]
Next, the resist mask 680 is removed, and a resist mask 690 that covers the entire p-channel TFT is newly formed. Phosphorus is added at a low concentration by ion doping. The acceleration voltage is set as high as 90 keV so that phosphorus passes through the tapered portion of the first gate electrode 371.
[0186]
As a result, the channel formation region 691, n + N overlapping with the impurity regions 692 and 693 of the type and the first gate electrode 371 − Type impurity regions 694 and 675 and n which does not overlap with the first gate electrode 371 − Type impurity regions 696 and 697 are formed in a self-aligned manner. (Figure 20 (C))
[0187]
Next, after forming a resist mask 700 covering the entire n-channel TFT, boron is added to the semiconductor layer 304 at a high concentration by an ion doping method. The first and third gate electrodes 371 and 373 function as a mask, and the semiconductor layer 304 functions as a channel formation region 701, a source region, and a drain region. + Type impurity regions 702 and 703 are formed in a self-aligned manner. (Figure 20 (D))
[0188]
After removing the resist mask 700, a protective film 306 made of silicon oxide having a thickness of 50 nm is formed, and heat treatment is performed to activate phosphorus and boron added to the semiconductor layer. An interlayer insulating film 307 is formed, contact holes are opened, and source electrodes 384 and 385 drain electrodes 386 are formed. Thus, a CMOS circuit is manufactured. (Figure 20 (E))
[0189]
In this embodiment, the width of the first gate electrode of the p-channel TFT is reduced, but this step can be omitted.
[0190]
In this embodiment, the resist masks 680 and 690 that cover the p-channel TFT are formed in the phosphorus addition step, but the resist masks 680 and / or 690 may be omitted. In this case, p + Since phosphorus is added to the impurity regions 702 and 703 of the type, it is necessary to add a large amount of boron in consideration of the concentration of added phosphorus.
[0191]
As described above, the fabrication process of the CMOS circuit is described in the second to sixth embodiments. However, the present embodiment can be applied to the fabrication process of the active matrix substrate in which the pixel portion and the driver circuit are integrated as in the first embodiment. Needless to say.
[0192]
[Example 7]
In this embodiment, an example of a gate electrode having a tapered portion and a method for forming the gate electrode described in Embodiment 1 and the like will be described.
[0193]
First, a gate insulating film made of a silicon nitride oxide film was formed, and a metal laminated film was formed thereon by sputtering. In this example, a tungsten target having a purity of 6N or more was used. As the sputtering gas, a single gas such as argon (Ar), krypton (Kr), xenon (Xe), or a mixed gas thereof may be used. The practitioner may appropriately control film forming conditions such as sputtering power, gas pressure, and substrate temperature. The metal laminated film has a tungsten nitride film represented by WNx (where 0 <x <1) in the lower layer and a tungsten film in the upper layer.
[0194]
The metal laminated film thus obtained contains almost no impurity elements, and particularly the oxygen content can be 30 ppm or less, and the electrical resistivity is 20 μΩ · cm or less, typically 6 μ to 15 μΩ. -Can be cm. The stress of the film is -5 × 10 9 ~ 5x10 9 dyn / cm 2 It can be.
[0195]
Note that the silicon nitride oxide film is an insulating film expressed by SiOxNy and indicates an insulating film containing silicon, oxygen, and nitrogen at a predetermined ratio.
[0196]
Next, a resist mask pattern (film thickness: 1.5 μm) for obtaining a desired gate wiring pattern is formed.
[0197]
Next, in this example, etching was performed using an ICP (Inductively Coupled Plasma) etching apparatus that uses high-density plasma for patterning of the metal laminated film to form a gate electrode and a gate electrode having a tapered cross section. .
[0198]
Here, the ICP dry etching apparatus plasma generation mechanism is shown in FIG. 1 Will be described in detail.
[0199]
FIG. 1 Shows the simplified structure of the etching chamber. An antenna coil 12 is disposed on the quartz plate 11 at the upper part of the chamber, and is connected to an RF power source 14 via a matching box 13. Further, an RF power source 17 is connected to the lower electrode 15 on the substrate side arranged opposite to the substrate via a matching box 16.
[0200]
When an RF current is applied to the antenna coil 12 above the substrate, the RF current J flows through the antenna coil 12 in the α direction, and a magnetic field B is generated in the Z direction. The relationship between the current J and the magnetic field B follows the following equation.
[0201]
μ 0 J = rotB (μ 0 Is magnetic susceptibility)
[0202]
In accordance with Faraday's law of electromagnetic induction expressed by the following equation, an induced electric field E is generated in the α direction.
[0203]
―∂B / ∂t = rotE
[0204]
Electrons are accelerated in the α direction by this induced electric field E, collide with gas molecules, and plasma is generated. Since the direction of the induced electric field is the α direction, the probability that the charged particles collide with the etching chamber wall or the substrate and lose the charge is reduced. Therefore, high-density plasma can be generated even at a low pressure of about 1 Pa. Further, since there is almost no magnetic field B downstream, a high-density plasma region spreading in a sheet shape is obtained.
[0205]
The plasma density and the self-bias voltage are independently controlled by adjusting the RF power applied to each of the antenna coil 12 (ICP power is applied) and the lower electrode 15 on the substrate side (bias power is applied). Is possible. Further, RF power having a different frequency can be applied depending on the film to be etched.
[0206]
In order to obtain high-density plasma with an ICP etching apparatus, it is necessary to flow the RF current J flowing through the antenna coil 12 with low loss. To increase the area, the inductance of the antenna coil 12 must be reduced. To that end, FIG. 2 An ICP etching apparatus for a multi-spiral coil 22 having an antenna divided as shown in FIG. FIG. 2 Among them, 21 is a quartz plate, 23 and 26 are matching boxes, and 24 and 27 are RF power sources. In addition, a lower electrode 25 that holds the substrate 28 is provided via an insulator 29 at the bottom of the chamber.
[0207]
In this example, a wiring having a desired taper angle θ was formed by using a multi-spiral coil ICP etching apparatus among various ICP etching apparatuses.
[0208]
In this embodiment, in order to obtain a desired taper angle θ, the bias power density of the ICP etching apparatus is adjusted. FIG. 3 FIG. 6 is a diagram showing the bias power dependence of the taper angle θ. FIG. 3 As shown in FIG. 5, the taper angle θ can be controlled in accordance with the bias power density.
[0209]
Etching gas (CF 4 And Cl 2 CF) 4 The flow rate ratio may be adjusted. FIG. 4 Is the taper angle θ and CF 4 It is the figure which showed the flow ratio dependence. CF 4 If the flow rate ratio is increased, the selection ratio between tungsten and resist increases, and the taper angle θ of the wiring can be increased.
[0210]
Further, the taper angle θ is considered to depend on the selection ratio between tungsten and resist. FIG. 5 The dependency of tungsten and resist on the taper angle θ is shown.
[0211]
In this way, by appropriately determining the bias power density and the reaction gas flow rate ratio using the ICP etching apparatus, the desired taper angle θ = 3 to 60 ° (preferably 5 to 45 °, more preferably 7 to 5 °). 20 °) could be formed.
[0212]
Here, the W film is shown as an example. However, when an ICP etching apparatus is used for a commonly known heat-resistant conductive material (Ta, Ti, Mo, Cr, Nb, Si, etc.), an end portion of the pattern can be easily obtained. Can be processed into a tapered shape.
[0213]
As an etching gas used for the dry etching, CF 4 (Carbon tetrafluoride gas) and Cl 2 Although mixed gas with gas was used, it is not particularly limited. For example, C 2 F 6 Or C 4 F 8 Reactive gas containing fluorine and Cl selected from 2 , SiCl 4 Or BCl 3 It is also possible to use a mixed gas with a gas containing chlorine selected from.
[0214]
If the subsequent steps are in accordance with the first embodiment, the semiconductor device is completed.
[0215]
Note that the configuration of this embodiment can be applied to a manufacturing process of an electrode having a tapered portion of the embodiment described in this specification.
[0216]
[Example 8]
In Example 1, a polycrystalline silicon film crystallized by an excimer laser was used for the semiconductor layer, but this example shows another crystallization method.
[0217]
The crystallization process in this example is a crystallization technique described in Japanese Patent Laid-Open No. 7-130552. This crystallization process is illustrated in FIG. 6 Will be described.
[0218]
First, a silicon oxide film 1002 is formed as a base film over the glass substrate 1001. An amorphous silicon film 1003 is formed over the silicon oxide film 1002. In this embodiment, the silicon oxide film 1002 and the amorphous silicon film 1003 are continuously formed by a sputtering method. Next, a nickel acetate layer solution containing 10 ppm of nickel in terms of weight was applied to form a nickel-containing layer 1004. (Fig. 2 6 (A))
[0219]
In addition to nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt), copper (Cu), One or more elements selected from elements such as gold (Au) and silicon (Si) may be used.
[0220]
Next, after the hydrogen soaking process at 600 ° C. for 1 hour, a heat treatment was performed at 450 to 1100 ° C. for 4 to 12 hours (500 ° C. for 4 hours in this embodiment) to form a crystalline silicon film 1005. It has been found that the crystalline silicon film 1005 thus obtained has very excellent crystallinity. (Fig. 2 6 (B))
[0221]
Note that the crystallization process in this embodiment can be applied to the semiconductor layer formation process described in this specification.
[0222]
[Example 9]
This example relates to a crystallization process different from that of Example 8, and an example in the case of crystallization using the technique described in JP-A-8-78329 will be described. The technique described in JP-A-8-78329 enables selective crystallization of a semiconductor film by selectively adding a catalytic element. FIG. 7 The case where this technique is applied to the present invention will be described.
[0223]
First, a silicon oxide film 1012 was formed over the glass substrate 1011, and an amorphous silicon film 1013 and a silicon oxide film 1014 were continuously formed over the surface. At this time, the thickness of the silicon oxide film 1014 was set to 150 nm.
[0224]
Next, the silicon oxide film 1014 was patterned to selectively form openings 1015, and then a nickel acetate salt solution containing 100 ppm of nickel in terms of weight was applied. The formed nickel-containing layer 1016 was in contact with the amorphous silicon film 1013 only at the bottom of the opening 1015. (Fig. 2 7 (A))
[0225]
Next, heat treatment was performed at 500 to 650 ° C. for 4 to 24 hours (550 ° C. for 14 hours in this embodiment) to crystallize the amorphous silicon film. In this crystallization process, the portion in contact with nickel crystallizes first, and then crystal growth proceeds in a direction substantially parallel to the substrate. Crystallographically, it has been confirmed that it proceeds toward the <111> axis direction.
[0226]
The crystalline silicon film 1017 thus formed is a collection of rod-like or needle-like crystals, and each rod-like crystal is macroscopically grown in a specific direction, so that the crystallinity is uniform. There is an advantage.
[0227]
In the technique described in the above publication, germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt (Co), platinum (Pt) in addition to nickel (Ni). ), Copper (Cu), gold (Au), silicon (Si), or one or more elements selected from elements such as silicon (Si) can be used.
[0228]
A semiconductor film including a crystal (including a crystalline silicon film and a crystalline silicon germanium film) is formed by using the above technique, and patterning is performed to form a semiconductor layer including the semiconductor film including a crystal. Subsequent steps may be performed according to the first embodiment. Of course, the combination with Examples 2-7 is also possible.
[0229]
When a TFT is manufactured using a semiconductor film containing a crystal that is crystallized by using the technique of this embodiment, high field-effect mobility (mobility) can be obtained. Therefore, high reliability is required. However, by adopting the TFT structure of the present invention, it has become possible to produce a TFT that makes the most of the technique of this embodiment.
[0230]
[Example 10]
In this example, nickel used for crystallization of the semiconductor shown in Examples 8 and 9 is removed using phosphorus after crystallization. In the present embodiment, the technique described in Japanese Patent Application Laid-Open No. 10-135468 or Japanese Patent Application Laid-Open No. 10-135469 is used as the method.
[0231]
The technique described in the publication is a technique for removing a catalytic element used for crystallization of an amorphous semiconductor film by using a gettering action of phosphorus after crystallization. By using this technique, the concentration of the catalytic element in the crystalline semiconductor film is 1 × 10 17 atms / cm 3 Or less, preferably 1 × 10 16 atms / cm 3 It can be reduced to.
[0232]
FIG. 2 shows the configuration of this embodiment. 8 Will be described. Here, an alkali-free glass substrate typified by Corning's 1737 substrate was used. FIG. 8 FIG. 6A shows a state in which a base film 1022 and a crystalline silicon film 1023 are formed using the crystallization technique shown in Embodiment 2. A silicon oxide film 1024 for a mask is formed on the surface of the crystalline silicon film 1023 to a thickness of 150 nm, an opening is provided by patterning, and a region where the crystalline silicon film is exposed is provided. Then, a step of adding phosphorus was performed to provide a region 1025 in which phosphorus was added to the crystalline silicon film.
[0233]
In this state, when heat treatment is performed in a nitrogen atmosphere at 550 to 1020 ° C. for 5 to 24 hours, for example, 600 ° C. for 12 hours, the region 1025 in which phosphorus is added to the crystalline silicon film works as a gettering site, The catalytic element remaining in the conductive silicon film 1023 could be segregated in the region 1025 to which phosphorus was added.
[0234]
Then, the silicon oxide film 1024 for mask and the region 1025 to which phosphorus is added are removed by etching, so that the concentration of the catalytic element used in the crystallization process is 1 × 10 10. 17 atms / cm 3 A crystalline silicon film reduced to the following could be obtained. This crystalline silicon film could be used as it is as the semiconductor layer of the TFT of the present invention shown in Example 1.
[0235]
[Example 11]
In this embodiment, an example in which the techniques described in JP-A-10-135468 or JP-A-10-135469 are combined with Examples 8 and 9 will be described.
[0236]
The technique described in this publication is a technique for removing nickel used for crystallization of the semiconductor shown in Examples 3 and 4 by using a gettering action of a halogen element (typically chlorine) after crystallization. is there. By using this technology, the nickel concentration in the semiconductor layer is reduced to 1 × 10 17 atoms / cm 3 The following (preferably 1 × 10 16 atoms / cm 3 Or less).
[0237]
Diagram of the configuration of this example 29 Will be described. First, a quartz substrate 1031 having high heat resistance was used as the substrate. Of course, a silicon substrate or a ceramic substrate may be used. When a quartz substrate is used, there is no contamination from the substrate side even if a silicon oxide film is not provided as a base film.
[0238]
Next, a crystalline silicon film (not shown) was formed by using the crystallization method of Examples 3 and 4, and patterned to form semiconductor layers 1032 and 1033. Further, a gate insulating film 1034 made of a silicon oxide film was formed so as to cover these semiconductor layers. (Figure 29 (A))
[0239]
After the gate insulating film 1034 was formed, heat treatment was performed in an atmosphere containing a halogen element. In this embodiment, the processing atmosphere is an oxidizing atmosphere in which oxygen and hydrogen chloride are mixed, the processing temperature is 950 ° C., and the processing time is 30 minutes. The treatment temperature may be selected between 700 to 1150 ° C. (typically 900 to 1000 ° C.), and the treatment time is also between 10 minutes and 8 hours (typically 30 minutes to 2 hours). Just choose. (Figure 29 (B))
[0240]
At this time, nickel becomes volatile nickel chloride and is released into the processing atmosphere, so that the nickel concentration in the crystalline silicon film is reduced. Therefore, the figure 29 The nickel concentration contained in the semiconductor layers 1035 and 1036 shown in FIG. 17 atoms / cm 3 It was reduced to the following.
[0241]
A semiconductor layer is formed using the present embodiment having the above-described technique, and the subsequent steps may follow the first and second embodiments. Of course, it has been found that the combination of this embodiment and the crystallization method of Embodiment 4 can realize a crystalline silicon film having very high crystallinity.
[0242]
(Knowledge about crystal structure of semiconductor layer)
The semiconductor layer formed in accordance with the above manufacturing process has a crystal structure in which a plurality of needle-like or rod-like crystals (hereinafter abbreviated as rod-like crystals) are gathered and arranged microscopically. This was easily confirmed by observation with TEM (transmission electron microscopy).
[0243]
In addition, although the surface of the semiconductor layer (portion forming portion) includes some deviation in the crystal axis by using electron diffraction and X-ray (X-ray) diffraction, the main orientation plane is the {110} plane. It was confirmed. As a result of detailed observation of an electron diffraction photograph with a spot diameter of about 1.5 μm by the present applicant, diffraction spots corresponding to the {110} plane appear clearly, but each spot has a distribution on a concentric circle. Was confirmed.
[0244]
In addition, the present applicant observed the grain boundaries formed by contact of individual rod-like crystals with HR-TEM (high resolution transmission electron microscopy), and confirmed that the crystal lattice has continuity at the grain boundaries. . This can be easily confirmed by the fact that the observed lattice fringes are continuously connected at the grain boundaries.
[0245]
Note that the continuity of the crystal lattice at the crystal grain boundary results from the fact that the crystal grain boundary is a grain boundary called a “planar grain boundary”. The definition of a planar grain boundary in this specification is “Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement, 27. -758, 1988 "," Planar boundary ".
[0246]
According to the above paper, planar grain boundaries include twin grain boundaries, special stacking faults, special twist grain boundaries, and the like. This planar grain boundary is characterized by being electrically inactive. That is, although it is a crystal grain boundary, it does not function as a trap that inhibits the movement of carriers, and thus can be regarded as substantially nonexistent.
[0247]
In particular, when the crystal axis (axis perpendicular to the crystal plane) is the <110> axis, the {211} twin grain boundary is also called a corresponding grain boundary of Σ3. The Σ value is a parameter that serves as a guideline indicating the degree of consistency of the corresponding grain boundary. It is known that the smaller the Σ value, the better the grain boundary.
[0248]
As a result of observing the crystalline silicon film obtained by implementing the present invention in detail using TEM, most of the crystal grain boundaries (90% or more, typically 95% or more) correspond to Σ3. It was found to be a boundary, ie, {211} twin grain boundary.
[0249]
In the crystal grain boundary formed between two crystal grains, when the plane orientation of both crystals is {110}, assuming that the angle formed by lattice fringes corresponding to the {111} plane is θ, θ = 70.5 It is known that it becomes a corresponding grain boundary of Σ3 when it is °.
[0250]
In the crystalline silicon film of this example, each lattice fringe of adjacent crystal grains in the crystal grain boundary is continuous at an angle of about 70.5 °. Therefore, this crystal grain boundary is {211} twin crystal grains. I came to the conclusion that it is a world.
[0251]
In addition, when θ = 38.9 °, a corresponding grain boundary of Σ9 is obtained, but such other crystal grain boundaries existed.
[0252]
Such a corresponding grain boundary is formed only between crystal grains having the same plane orientation. That is, since the crystalline silicon film obtained by carrying out this embodiment has a plane orientation of approximately {110}, such a corresponding grain boundary can be formed over a wide range.
[0253]
Such a crystal structure (exactly, the structure of the crystal grain boundary) indicates that two different crystal grains are joined with extremely good consistency at the crystal grain boundary. That is, the crystal lattice is continuously connected at the crystal grain boundary, and the trap level caused by crystal defects or the like is very difficult to create. Therefore, it can be considered that the semiconductor thin film having such a crystal structure is substantially free of crystal grain boundaries.
[0254]
Further, it has been confirmed by TEM observation that defects existing in the crystal grains are almost disappeared by the heat treatment step at a high temperature of 700 to 1150 ° C. This is also clear from the fact that the number of defects is greatly reduced before and after this heat treatment step.
[0255]
This difference in the number of defects appears as a difference in spin density by Electron Spin Resonance (ESR). At present, the spin density of the crystalline silicon film manufactured in accordance with the manufacturing process of this embodiment is at least 3 × 10. 17 spins / cm 3 The following (preferably 5 × 10 15 spins / cm 3 The following): However, since this measured value is close to the detection limit of existing measuring devices, the actual spin density is expected to be even lower.
[0256]
From the above, the crystalline silicon film obtained by carrying out this embodiment is considered to be a single crystal silicon film or a substantially single crystal silicon film because there are substantially no crystal grains and no crystal grain boundaries. Good. The present applicant calls the crystalline silicon film having such a crystal structure as CGS (Continuous Grain Silicon).
[0257]
For the description of CGS, reference can be made to the applications of Japanese Patent Application No. 10-294280, Japanese Patent Application No. 10-152316, Japanese Patent Application No. 10-152308, or Japanese Patent Application No. 10-152305 by the present applicant.
[0258]
(Knowledge about electrical characteristics of TFT)
The TFT fabricated in this example showed electrical characteristics comparable to a MOSFET. The following data is obtained from the TFT manufactured by the present applicant.
[0259]
The subthreshold coefficient, which is an index of switching performance (on / off operation switching agility), is as small as 60 to 100 mV / decade (typically 60 to 85 mV / decade) for both the n-channel TFT and the p-channel TFT.
[0260]
(2) Field-effect mobility (μFE), which is an index of TFT operating speed, is 200 to 650 cm for an n-channel TFT 2 / Vs (typically 300-500cm 2 / Vs), 100-300 cm for p-channel TFT 2 / Vs (typically 150-200cm 2 / Vs).
[0261]
(3) The threshold voltage (Vth), which serves as an index of TFT driving voltage, is −0.5 to 1.5 V for n-channel TFTs and −1.5 to 0.5 V for p-channel TFTs. small.
[0262]
As described above, it has been confirmed that extremely excellent switching characteristics and high-speed operation characteristics can be realized.
[0263]
(Knowledge about circuit characteristics)
Next, frequency characteristics of a ring oscillator manufactured using a TFT formed by implementing this embodiment are shown. The ring oscillator is a circuit in which inverter circuits having a CMOS structure are connected in an odd-numbered ring shape, and is used to obtain a delay time per inverter circuit. The structure of the ring oscillator used in the experiment is as follows.
Number of stages: 9 stages
TFT gate insulating film thickness: 30 nm and 50 nm
TFT gate length: 0.6μm
[0264]
As a result of examining the oscillation frequency with this ring oscillator, it was possible to obtain an oscillation frequency of 1.04 GHz at the maximum value. In addition, a shift register, which is actually one of the TEGs of the LSI circuit, was manufactured and the operating frequency was confirmed. As a result, an output pulse with an operating frequency of 100 MHz was obtained in a shift register circuit having a gate insulating film thickness of 30 nm, a gate length of 0.6 μm, a power supply voltage of 5 V, and 50 stages.
[0265]
The amazing data of the ring oscillator and the shift register as described above indicate that the TFT of this embodiment has performance (electrical characteristics) comparable to or surpassing that of the MOSFET.
[0266]
[Example 12]
This embodiment also relates to a technique for gettering the catalyst element used in the crystallization process.
[0267]
In Example 10, the gettering region 1025 (FIG. 2) is used to getter the catalytic element in the crystallized silicon. 8 Need to be formed). Since it becomes impossible to form TFTs in the gettering region, circuit integration is hindered. This embodiment is a gettering method in which the above problems are solved, and n-channel TFT n + Type impurity region and p-channel TFT p + A type impurity region is used as a gettering region.
[0268]
In the process shown in Example 1, n + Type impurity regions 313 to 315 and p + The type impurity regions 332 and 333 have phosphorus of 5 × 10 20 atoms / cm 3 Present in high concentrations. (Fig. 1 3 Figure 1 5 For this reason, these regions can be used as gettering regions.
[0269]
For this reason, when the TFT semiconductor layers 302 to 304 are formed of crystalline silicon as shown in Embodiments 3 and 4, the activation process of phosphorus and boron may be combined with a heating process for gettering. For example, the activation process (FIG. 1 3 (D), FIG. 5 (D)), a heat treatment step of 2 to 24 hours (typically 4 to 12 hours) may be performed at a processing temperature of 500 to 650 ° C. (typically 550 to 600 ° C.).
[0270]
In this heat treatment step, nickel remaining in the channel formation regions 311, 312, 325, 331, and 341 of each TFT is converted into the above n by the action of phosphorus. + Type impurity region, p + It diffuses toward the type impurity region and is captured there.
[0271]
Therefore, n + Type impurity regions 313 to 315 and p + The nickel (catalyst) concentration in the type impurity regions 332 and 333 is 1 × 10 17 ~ 1x10 20 atoms / cm 3 (Typically 1 x 10 18 ~ 5x10 19 atoms / cm 3 On the other hand, the nickel concentration in the channel formation regions 311, 312, 325, 331, 341 is 2 × 10 17 atoms / cm 3 The following (typically 1 × 10 14 ~ 5x10 16 atoms / cm 3 ).
[0272]
In order to obtain the effect of this embodiment, n + Type impurity regions 313 to 315 and p + The type impurity regions 332 and 333 have a phosphorus or arsenic concentration of at least 1 × 10 19 atoms / cm 3 Or more (preferably 1 × 10 20 ~ 5x10 21 atoms / cm 3 ).
[0273]
[Example 13]
This embodiment is a modification of the CMOS circuit of the first embodiment. FIG. 0 Using , Implementation Example The structure of the TFT will be described. FIG. 0 In (A) to (D), the same reference numerals denote the same components. In addition, the manufacturing steps of this embodiment may be applied to the first and second embodiments, and detailed description thereof is omitted.
[0274]
FIG. 0 (A) is a modified example of the first embodiment, in which the second gate electrode (wiring) is omitted and the gate electrode (wiring) is formed only by an electrode (wiring) having a tapered portion.
[0275]
A base film 901 made of silicon oxide is formed on the entire surface of the substrate 900. On the base film 901, an island-shaped semiconductor layer of an n-channel TFT and a p-channel TFT is formed. A gate insulating film 905 is formed over the entire surface of the substrate 900 so as to cover the island-shaped semiconductor layer. Further, a protective film 906 made of silicon nitride and an interlayer insulating film 907 are formed to cover the TFT, and source electrodes 941 and 942 and a drain electrode 943 are formed on the interlayer insulating film 907.
[0276]
A gate wiring (gate electrode) 933 is formed across the semiconductor layers with the gate insulating film 905 interposed therebetween. The side surface of the gate wiring 931 is tapered. Here, chromium was formed with a thickness of 250 nm. Further, the width of the portion intersecting with the semiconductor layer of the p-channel TFT is narrowed to form the second gate electrode 933A.
[0277]
Further, Example 1 was applied as a method of adding phosphorus and boron to the semiconductor layer. In the semiconductor layer of the n-channel TFT, a channel formation region 911A, n + N overlapping with the type impurity regions 912A and 913A and the gate electrode 931A − N not overlapping with impurity type regions 914A and 915A and gate electrode 931A − Type impurity regions 916A and 917A are formed.
[0278]
n − Type impurity regions 914A, 915A, n − The type impurity regions 916A and 917A have a phosphorus concentration of n + It is lower than the type impurity regions 912A and 913A. N − The junction between the type impurity regions 914A and 915A and the channel formation region 911A exists under the taper portion of the gate electrode 931A, and n − The concentration of the type impurity regions 914A and 915A decreases toward the channel formation region 911A.
[0279]
On the other hand, in the semiconductor layer of the p-channel TFT, channel formation regions 921A, p + Type impurity regions 922A, 923A, p + Type impurity regions 924A and 925A are formed. p + Type impurity regions 922A and 923A than p + The type impurity regions 924A and 925A have a low phosphorus concentration and the same boron concentration.
[0280]
FIG. 0 (B) is a modification of the second and third embodiments, in which the second electrode is omitted and the gate electrode is formed only by an electrode having a tapered portion.
[0281]
FIG. 0 In (B), the gate electrode 931B is formed in a tapered shape in both the n-channel TFT and the p-channel TFT. Here, chromium was formed with a thickness of 250 nm.
[0282]
In addition, Example 2 was applied to the step of adding phosphorus and boron to the semiconductor layer. In the semiconductor layer of the n-channel TFT, a channel formation region 911B, n + N overlapping with the type impurity regions 912B and 913B and the gate electrode 931B − N not overlapping with impurity type regions 914B and 915B and gate electrode 931B − Type impurity regions 916B and 917B are formed.
[0283]
n − Type impurity regions 914B, 915B, n − The type impurity regions 916B and 917B have a phosphorus concentration of n + It is lower than the type impurity regions 912B and 913B. N − The junction between the type impurity regions 914B and 915B and the channel formation region 911B exists under the tapered portion of the gate electrode 931, and n − The concentrations of the type impurity regions 914B and 915B decrease toward the channel formation region 911B.
[0284]
On the other hand, in the semiconductor layer of the p-channel TFT, the channel formation region 921B, p + Type impurity regions 922B and 923B are formed in a self-aligned manner using the gate electrode 931B as a mask.
[0285]
FIG. 0 (C) is an example in which the taper etching of the first gate electrode is omitted in the first embodiment.
[0286]
The gate wiring is composed of a first gate wiring 931C and a second gate wiring 932C having a narrower width in the channel length direction than the first gate wiring 931C. Note that, at a portion where the first gate wiring 931C intersects the semiconductor layer of the p-channel TFT, a third gate electrode 933C having a reduced width is formed using the second gate wiring 932C as a mask.
[0287]
In the semiconductor layer of the n-channel TFT, a channel formation region 911C, n + N overlapping with the type impurity regions 912C and 913C and the gate electrode 931C − N not overlapping with impurity type regions 914C and 915C and gate electrode 931C − Type impurity regions 916C and 917C are formed.
[0288]
n − Type impurity regions 914C, 915C, n − The type impurity regions 916C and 917C have a phosphorus concentration of n + It is lower than the type impurity regions 912C and 913C.
[0289]
On the other hand, in the semiconductor layer of the p-channel TFT, the channel formation region 921C, p + Type impurity regions 922C, 923C, p + Type impurity regions 924C and 925C are formed. p + The type impurity regions 924C and 925C are p + The phosphorus concentration is lower than that of the type impurity regions 922C and 923C.
[0290]
FIG. 0 (D) is an example in which a fourth gate wiring covering the surface of the gate wiring is formed in the first embodiment.
[0291]
The CMOS circuit performs a boron addition process according to the process of the first embodiment. Next, instead of forming the protective film 906 made of silicon nitride, a metal film made of chromium (Cr), tantalum (Ta), titanium (Ti), tungsten (W), molybdenum (Mo), or these elements is used. A conductive material such as an alloy as a main component or silicide is formed and patterned to form a fourth gate wiring 934D. Thereafter, activation may be performed.
[0292]
With this structure, a gate wiring having a structure in which the second gate wiring 932D is surrounded by the first gate wiring 931D (including the third gate electrode 933D) and the fourth gate wiring 934D can be obtained.
[0293]
In this case, the channel formation region 911D, n is included in the semiconductor layer of the n-channel TFT. + N overlapping with the type impurity regions 912D and 913D and the gate electrode 931D − N not overlapping with impurity type regions 914D and 915D and gate electrode 931D − Type impurity regions 916D and 917D are formed. − The type impurity regions 914D and 915D are portions intersecting with the first and fourth gate electrodes, and n − The type impurity regions 916D and 917D do not intersect the fourth gate electrode 934D.
[0294]
The advantage of this configuration is particularly effective when almost no phosphorus is added to the semiconductor layer below the first gate electrode 931D. FIG. 0 As shown in (D), n − Even if the impurity-type regions 914D and 915D hardly overlap with the first gate electrode 931D, the fourth gate electrode 934D is n − N can be overlapped with the gate electrode without fail. − A type impurity region can be formed.
[0295]
On the other hand, in the semiconductor layer of the p-channel TFT, the channel formation region 921D, p + Type impurity regions 922D, 923D, p + Type impurity regions 924D and 925D are formed. p + The type impurity regions 924D and 925D are p + The phosphorus concentration is lower than that of the type impurity regions 922D and 923D. In this case, n − The type impurity region and the fourth gate electrode 934D overlap. When a problem occurs in off-state current characteristics or withstand voltage, when the fourth gate wiring 934D is formed, the fourth gate wiring 934D is not formed in a portion intersecting with the semiconductor layer of the p-channel TFT. You can do it.
[0296]
[Example 14]
In addition to nematic liquid crystals, various liquid crystals can be used for the liquid crystal display device described in this specification. For example, 1998, SID, “Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio. Furue et al. 1997, SID DIGEST, 841, “A Full-Color Thresholdless Anti-LCD LCD Widening Viewing Response Time”. Yoshida et al. 1996, J. Org. Mater. Chem. 6 (4), 671-673, “Thresholdless antiferroelectricity in liquid crystals and its applications to displays” by S. et al. Inui et al. Alternatively, the liquid crystal disclosed in US Pat. No. 5,594,569 can be used.
[0297]
Using a ferroelectric liquid crystal (FLC) exhibiting an isotropic phase-cholesteric phase-chiral smectic C phase transition series, a cholesteric phase-chiral smectic C phase transition is applied while applying a DC voltage, and the cone edge is substantially in the rubbing direction. Fig. 4 shows the electro-optical characteristics of the matched monostable FLC. 0 Shown in FIG. 0 The display mode using the ferroelectric liquid crystal as shown in FIG. 4 is called “Half-V-shaped switching mode”. FIG. 0 The vertical axis of the graph shown in Fig. 4 is the transmittance (arbitrary unit), and the horizontal axis is the applied voltage. Regarding “Half-V-shaped switching mode”, Terada et al., “Half-V-shaped switching mode FLCD”, Proceedings of the 46th Joint Physics Related Conference, March 1999, p. 1316, and Yoshihara et al. "Time-division full-color LCD using ferroelectric liquid crystal", Liquid Crystal, Vol. 3, No. 3, page 190.
[0298]
FIG. 0 As can be seen from the above, when such a ferroelectric mixed liquid crystal is used, low voltage driving and gradation display are possible. In the liquid crystal display device of the present invention, a ferroelectric liquid crystal exhibiting such electro-optical characteristics can also be used.
[0299]
A liquid crystal exhibiting an antiferroelectric phase in a certain temperature range is called an antiferroelectric liquid crystal (AFLC). Among mixed liquid crystals having antiferroelectric liquid crystals, there is a so-called thresholdless antiferroelectric mixed liquid crystal that exhibits electro-optic response characteristics in which transmittance continuously changes with respect to an electric field. This thresholdless antiferroelectric mixed liquid crystal has a so-called V-shaped electro-optic response characteristic, and a drive voltage of about ± 2.5 V (cell thickness of about 1 μm to 2 μm) is also found. Has been.
[0300]
In general, the thresholdless antiferroelectric mixed liquid crystal has a large spontaneous polarization, and the dielectric constant of the liquid crystal itself is high. For this reason, when a thresholdless antiferroelectric mixed liquid crystal is used in a liquid crystal display device, a relatively large storage capacitor is required for the pixel. Therefore, it is preferable to use a thresholdless antiferroelectric mixed liquid crystal having a small spontaneous polarization.
[0301]
In addition, since such a thresholdless antiferroelectric mixed liquid crystal is used for the liquid crystal display device of the present invention, low voltage driving is realized, so that low power consumption is realized.
[0302]
[Example 15]
The TFT of the present invention can be applied not only to the liquid crystal display device shown in Embodiment 1 but also to any semiconductor circuit. That is, the present invention may be applied to a microprocessor such as a RISC processor or an ASIC processor, or may be applied from a signal processing circuit such as a D / A converter to a high-frequency circuit for a portable device (mobile phone, PHS, mobile computer). .
[0303]
Furthermore, it is possible to realize a semiconductor device having a three-dimensional structure in which an interlayer insulating film is formed on a conventional MOSFET and a semiconductor circuit is manufactured thereon using the TFT of the present invention. As described above, the present invention can be applied to all semiconductor devices in which LSI is currently used. That is, the present invention may be applied to SOI structures (TFT structures using a single crystal semiconductor thin film) such as SIMOX, Smart-Cut (registered trademark of SOITEC), and ELTRAN (registered trademark of Canon Inc.).
[0304]
Further, the semiconductor circuit of the present embodiment can be realized by using a configuration composed of any combination of Embodiments 1 to 13.
[0305]
[Example 16]
In this example, an example in which an active matrix EL (electroluminescence) display device is manufactured using the present invention will be described.
[0306]
FIG. 4 (A) is a top view of an EL display device using the present invention. FIG. 4 In (A), reference numeral 4010 denotes a substrate, 4011 denotes a pixel portion, 4012 denotes a source side driver circuit, and 4013 denotes a gate side driver circuit. Is done.
[0307]
At this time, a cover material 6000, a sealing material (also referred to as a housing material) 7000, and a sealing material (second sealing material) 7001 are provided so as to surround at least the pixel portion, preferably the drive circuit and the pixel portion.
[0308]
In addition, FIG. 4 (B) is a cross-sectional structure of the EL display device of this embodiment. A driving circuit TFT (here, a CMOS circuit in which an n-channel TFT and a p-channel TFT are combined) is formed on a substrate 4010 and a base film 4021. ) 4022 and a pixel portion TFT 4023 (however, only the TFT for controlling the current to the EL element is shown here). These TFTs may have a known structure (top gate structure or bottom gate structure).
[0309]
The present invention can be used for the driver circuit TFT 4022 and the pixel portion TFT 4023.
[0310]
When the driver circuit TFT 4022 and the pixel portion TFT 4023 are completed using the present invention, a transparent conductive film electrically connected to the drain of the pixel portion TFT 4023 is formed on the interlayer insulating film (planarization film) 4026 made of a resin material. A pixel electrode 4027 is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (referred to as ITO) or a compound of indium oxide and zinc oxide can be used. Then, after the pixel electrode 4027 is formed, an insulating film 4028 is formed, and an opening is formed over the pixel electrode 4027.
[0311]
Next, an EL layer 4029 is formed. The EL layer 4029 may have a stacked structure or a single layer structure by freely combining known EL materials (a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer). A known technique may be used to determine the structure. EL materials include low-molecular materials and high-molecular (polymer) materials. When a low molecular material is used, a vapor deposition method is used. When a high molecular material is used, a simple method such as a spin coating method, a printing method, or an ink jet method can be used.
[0312]
In this embodiment, the EL layer is formed by vapor deposition using a shadow mask. Color display is possible by forming a light emitting layer (a red light emitting layer, a green light emitting layer, and a blue light emitting layer) capable of emitting light having different wavelengths for each pixel using a shadow mask. In addition, there are a method in which a color conversion layer (CCM) and a color filter are combined, and a method in which a white light emitting layer and a color filter are combined, but either method may be used. Needless to say, an EL display device emitting monochromatic light can also be used.
[0313]
After the EL layer 4029 is formed, a cathode 4030 is formed thereon. It is desirable to remove moisture and oxygen present at the interface between the cathode 4030 and the EL layer 4029 as much as possible. Therefore, it is necessary to devise such that the EL layer 4029 and the cathode 4030 are continuously formed in a vacuum, or the EL layer 4029 is formed in an inert atmosphere and the cathode 4030 is formed without being released to the atmosphere. In this embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film formation apparatus.
[0314]
In this embodiment, a stacked structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used as the cathode 4030. Specifically, an LiF (lithium fluoride) film having a thickness of 1 nm is formed on the EL layer 4029 by vapor deposition, and an aluminum film having a thickness of 300 nm is formed thereon. Of course, you may use the MgAg electrode which is a well-known cathode material. The cathode 4030 is connected to the wiring 4016 in the region indicated by 4031. A wiring 4016 is a power supply line for applying a predetermined voltage to the cathode 4030, and is connected to the FPC 4017 through a conductive paste material 4032.
[0315]
In order to electrically connect the cathode 4030 and the wiring 4016 in the region indicated by 4031, it is necessary to form contact holes in the interlayer insulating film 4026 and the insulating film 4028. These may be formed when the interlayer insulating film 4026 is etched (when a pixel electrode contact hole is formed) or when the insulating film 4028 is etched (when an opening is formed before the EL layer is formed). In addition, when the insulating film 4028 is etched, the interlayer insulating film 4026 may be etched all at once. In this case, if the interlayer insulating film 4026 and the insulating film 4028 are the same resin material, the shape of the contact hole can be improved.
[0316]
A passivation film 6003, a filler 6004, and a cover material 6000 are formed so as to cover the surface of the EL element thus formed.
[0317]
Further, a sealing material 7000 is provided inside the cover material 6000 and the substrate 4010 so as to surround the EL element portion, and a sealing material (second sealing material) 7001 is formed outside the sealing material 7000.
[0318]
At this time, the filler 6004 also functions as an adhesive for bonding the cover material 6000. As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 6004 because the moisture absorption effect can be maintained.
[0319]
In addition, a spacer may be included in the filler 6004. At this time, the spacer may be a granular material made of BaO or the like, and the spacer itself may be hygroscopic.
[0320]
In the case where a spacer is provided, the passivation film 6003 can relieve the spacer pressure. In addition to the passivation film, a resin film for relaxing the spacer pressure may be provided.
[0321]
As the cover material 6000, a glass plate, an aluminum plate, a stainless steel plate, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic film can be used. Note that when PVB or EVA is used as the filler 6004, it is preferable to use a sheet having a structure in which an aluminum foil of several tens of μm is sandwiched between PVF films or Mylar films.
[0322]
However, the cover material 6000 needs to have translucency depending on the light emission direction (light emission direction) from the EL element.
[0323]
The wiring 4016 is electrically connected to the FPC 4017 through a gap between the sealing material 7000 and the sealing material 7001 and the substrate 4010. Note that although the wiring 4016 has been described here, the other wirings 4014 and 4015 are electrically connected to the FPC 4017 through the sealing material 7000 and the sealing material 7001 in the same manner.
[0324]
[Example 17]
In this example, an example of manufacturing an EL display device having a different form from that of Example 16 using the present invention will be described with reference to FIG. 5 (A) 3 5 A description will be given using (B). FIG. 4 (A) 3 4 The same numbers as those in (B) indicate the same parts, and the explanation is omitted.
[0325]
FIG. 5 FIG. 3A is a top view of the EL display device of this embodiment. 5 FIG. 3 is a sectional view taken along line AA ′ of FIG. 5 Shown in (B).
[0326]
In accordance with Example 17, a passivation film 6003 is formed to cover the surface of the EL element.
[0327]
Further, a filler 6004 is provided so as to cover the EL element. The filler 6004 also functions as an adhesive for bonding the cover material 6000. As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. It is preferable to provide a desiccant inside the filler 6004 because the moisture absorption effect can be maintained.
[0328]
In addition, a spacer may be included in the filler 6004. At this time, the spacer may be a granular material made of BaO or the like, and the spacer itself may be hygroscopic.
[0329]
In the case where a spacer is provided, the passivation film 6003 can relieve the spacer pressure. In addition to the passivation film, a resin film for relaxing the spacer pressure may be provided.
[0330]
As the cover material 6000, a glass plate, an aluminum plate, a stainless steel plate, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic film can be used. Note that when PVB or EVA is used as the filler 6004, it is preferable to use a sheet having a structure in which an aluminum foil of several tens of μm is sandwiched between PVF films or Mylar films.
[0331]
However, the cover material 6000 needs to have translucency depending on the light emission direction (light emission direction) from the EL element.
[0332]
Next, after the cover material 6000 is bonded using the filler 6004, the frame material 6001 is attached so as to cover the side surface (exposed surface) of the filler 6004. The frame material 6001 is bonded by a sealing material (functioning as an adhesive) 6002. At this time, a photocurable resin is preferably used as the sealing material 6002, but a thermosetting resin may be used if the heat resistance of the EL layer permits. Note that the sealing material 6002 is desirably a material that does not transmit moisture and oxygen as much as possible. Further, a desiccant may be added inside the sealing material 6002.
[0333]
The wiring 4016 is electrically connected to the FPC 4017 through a gap between the sealing material 6002 and the substrate 4010. Note that although the wiring 4016 has been described here, the other wirings 4014 and 4015 are also electrically connected to the FPC 4017 under the sealing material 6002 in the same manner.
[0334]
[Example 18]
The present invention can be used in an active matrix EL display panel configured as in Embodiments 16 and 17. In Embodiments 17 and 18, light is emitted downward. In this embodiment, an example of a more detailed cross-sectional structure of the pixel portion is shown in FIG. 6 Fig. 3 shows the top structure. 7 3A shows a circuit diagram. 7 Shown in (B). FIG. 6 , FIG. 7 (A) and FIG. 7 In (B), since a common code is used, they may be referred to each other. Although an example of upward irradiation is shown in this embodiment, it goes without saying that an EL display device can be manufactured by applying the structure of the pixel portion of this embodiment to Embodiments 17 and 18.
[0335]
FIG. 6 The switching TFT 3502 provided on the substrate 3501 is formed using the NTFT of the present invention (see Examples 1 to 13). In this embodiment, a double gate structure is used. However, there is no significant difference in structure and manufacturing process, and thus description thereof is omitted. However, the double gate structure has a structure in which two TFTs are substantially connected in series, and there is an advantage that the off-current value can be reduced. Although the double gate structure is used in this embodiment, a single gate structure may be used, and a triple gate structure or a multi-gate structure having more gates may be used. Moreover, you may form using PTFT of this invention.
[0336]
The current control TFT 3503 is formed using the NTFT of the present invention. At this time, the drain wiring 3035 of the switching TFT 3502 is electrically connected to the gate electrode 3037 of the current control TFT by the wiring 3036. Gate electrodes 3039 a and 3039 b of the switching TFT 3502 extend from the gate wiring 3039. Since the drawing becomes complicated, FIG. 7 FIG. 3A shows only one layer of the gate wiring 3039 and the gate electrodes 3037, 3039a, and 3039b. 6 As shown in FIG.
[0337]
At this time, it is very important that the current control TFT 3503 has the structure of the present invention. Since the current control TFT is an element for controlling the amount of current flowing through the EL element, a large amount of current flows, and it is also an element with a high risk of deterioration due to heat or hot carriers. Therefore, the structure of the present invention in which the LDD region is provided on the drain side of the current control TFT so as to overlap the gate electrode through the gate insulating film is extremely effective.
[0338]
In this embodiment, the current control TFT 3503 is illustrated as a single gate structure, but a multi-gate structure in which a plurality of TFTs are connected in series may be used. Further, a structure may be employed in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of portions so that heat can be emitted with high efficiency. Such a structure is effective as a countermeasure against deterioration due to heat.
[0339]
In addition, FIG. 7 As shown to (A), the wiring used as the gate electrode 3037 of the current control TFT 3503 overlaps with the drain wiring 3040 of the current control TFT 3503 via the insulating film in the region indicated by 3504. At this time, a capacitor is formed in a region indicated by 3504. This capacitor 3504 functions as a capacitor for holding the voltage applied to the gate of the current control TFT 3503. Note that the drain wiring 3040 is connected to a current supply line (power supply line) 3601, and a constant voltage is always applied thereto.
[0340]
A first passivation film 3041 is provided on the switching TFT 3502 and the current control TFT 3503, and a planarizing film 3042 made of a resin insulating film is formed thereon. It is very important to flatten the step due to the TFT using the flattening film 3042. Since an EL layer to be formed later is very thin, a light emission defect may occur due to the presence of a step. Therefore, it is desirable to planarize the pixel electrode before forming the pixel electrode so that the EL layer can be formed as flat as possible.
[0341]
Reference numeral 3043 denotes a pixel electrode (EL element cathode) made of a highly reflective conductive film, which is electrically connected to the drain of the current control TFT 3503. As the pixel electrode 3043, a low-resistance conductive film such as an aluminum alloy film, a copper alloy film, or a silver alloy film, or a stacked film thereof is preferably used. Of course, a laminated structure with another conductive film may be used.
[0342]
In addition, a light emitting layer 3045 is formed in a groove (corresponding to a pixel) formed by banks 3044a and 3044b formed of an insulating film (preferably resin). Although only one pixel is shown here, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) may be formed separately. A conjugated polymer material is used as the organic EL material for the light emitting layer. Typical polymer materials include polyparaphenylene vinylene (PPV), polyvinyl carbazole (PVK), and polyfluorene.
[0343]
There are various types of PPV organic EL materials, for example, “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H. Spreitzer,“ Polymers for Light Emitting ”. Diodes ", Euro Display, Proceedings, 1999, p. 33-37" or JP-A-10-92576 may be used.
[0344]
As specific light-emitting layers, cyanopolyphenylene vinylene may be used for a light-emitting layer that emits red light, polyphenylene vinylene may be used for a light-emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light-emitting layer that emits blue light. The film thickness may be 30 to 150 nm (preferably 40 to 100 nm).
[0345]
However, the above example is an example of an organic EL material that can be used as a light emitting layer, and is not necessarily limited to this. An EL layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light-emitting layer, a charge transport layer, or a charge injection layer.
[0346]
For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular weight organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. As these organic EL materials and inorganic materials, known materials can be used.
[0347]
In this embodiment, an EL layer having a stacked structure in which a hole injection layer 3046 made of PEDOT (polythiophene) or PAni (polyaniline) is provided on the light emitting layer 3045 is used. An anode 3047 made of a transparent conductive film is provided on the hole injection layer 3046. In the case of this embodiment, since the light generated in the light emitting layer 3045 is emitted toward the upper surface side (upward of the TFT), the anode must be translucent. As the transparent conductive film, a compound of indium oxide and tin oxide or a compound of indium oxide and zinc oxide can be used, but it is possible to form after forming a light-emitting layer or hole injection layer with low heat resistance. What can form into a film at low temperature as much as possible is preferable.
[0348]
When the anode 3047 is formed, the EL element 3505 is completed. Note that the EL element 3505 here refers to a diode formed of a pixel electrode (cathode) 3043, a light emitting layer 3045, a hole injection layer 3046, and an anode 3047. FIG. 7 As shown in (A), the pixel electrode 3043 substantially matches the area of the pixel, so that the entire pixel functions as an EL element. Therefore, the use efficiency of light emission is very high, and a bright image display is possible.
[0349]
Incidentally, in this embodiment, a second passivation film 3048 is further provided on the anode 3047. The second passivation film 3048 is preferably a silicon nitride film or a silicon nitride oxide film. This purpose is to cut off the EL element from the outside, and has both the meaning of preventing deterioration due to oxidation of the organic EL material and the meaning of suppressing degassing from the organic EL material. This increases the reliability of the EL display device.
[0350]
As described above, the EL display panel of the present invention is shown in FIG. 6 And a switching TFT having a sufficiently low off-current value, and a current control TFT resistant to hot carrier injection. Therefore, an EL display panel having high reliability and capable of displaying a good image can be obtained.
[0351]
In addition, the structure of a present Example can be implemented in combination freely with Examples 1-13 structure. In addition, it is effective to use the EL display panel of this embodiment as the display unit of the electronic apparatus of Embodiment 22.
[0352]
[Example 19]
In this embodiment, a structure in which the structure of the EL element 3505 is inverted in the pixel portion described in Embodiment 18 will be described. The explanation is shown in FIG. 8 Is used. Note that FIG. 6 Since only the EL element portion and the current control TFT are different from the structure of FIG.
[0353]
FIG. 8 The current control TFT 3503 is formed using the PTFT of the present invention. Examples 1 to 13 may be referred to for the manufacturing process.
[0354]
In this embodiment, a transparent conductive film is used as the pixel electrode (anode) 3050. Specifically, a conductive film made of a compound of indium oxide and zinc oxide is used. Of course, a conductive film made of a compound of indium oxide and tin oxide may be used.
[0355]
Then, after banks 3051a and 3051b made of insulating films are formed, a light emitting layer 3052 made of polyvinylcarbazole is formed by solution coating. An electron injection layer 3053 made of potassium acetylacetonate (denoted as acacK) and a cathode 3054 made of an aluminum alloy are formed thereon. In this case, the cathode 3054 also functions as a passivation film. Thus, an EL element 3701 is formed.
[0356]
In this embodiment, the light generated in the light emitting layer 3052 is radiated to the outside from the substrate on which the TFT is formed, as indicated by arrows.
[0357]
In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-13. In addition, it is effective to use the EL display panel of this embodiment as the display unit of the electronic apparatus of Embodiment 22.
[0358]
[Example 20]
In this embodiment, FIG. 7 FIG. 8B is a diagram illustrating an example in which the pixel has a structure different from the circuit diagram illustrated in FIG. 39 (A) to Figure 39 Shown in (C). In this embodiment, 3801 is a source wiring of the switching TFT 3802, 3803 is a gate wiring of the switching TFT 3802, 3804 is a current control TFT, 3805 is a capacitor, 3806 and 3808 are current supply lines, and 3807 is an EL element. .
[0359]
Figure 39 (A) is an example in which the current supply line 3806 is shared between two pixels. In other words, the two pixels are formed so as to be symmetrical about the current supply line 3806. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.
[0360]
Also figure 39 FIG. 5B shows an example in which the current supply line 3808 is provided in parallel with the gate wiring 3803. Figure 39 In (B), the current supply line 3808 and the gate wiring 3803 are provided so as not to overlap each other. However, if the wirings are formed in different layers, they are provided so as to overlap each other through an insulating film. You can also. In this case, since the exclusive area can be shared by the power supply line 3808 and the gate wiring 3803, the pixel portion can be further refined.
[0361]
Also figure 39 (C) is the figure 39 Similar to the structure (B), the current supply line 3808 is provided in parallel with the gate wiring 3803, and two pixels are formed so as to be symmetrical with respect to the current supply line 3808. It is also effective to provide the current supply line 3808 so as to overlap with any one of the gate wirings 3803. In this case, since the number of power supply lines can be reduced, the pixel portion can be further refined.
[0362]
In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-13, 15-17. Further, it is effective to use the EL display panel having the pixel structure of this embodiment as the display unit of the electronic device of Embodiment 22.
[0363]
[Example 21]
FIG. 3 shown in Example 18 7 (A) 3 7 In FIG. 5B, the capacitor 3504 is provided to hold the voltage applied to the gate of the current control TFT 3503. However, the capacitor 3504 can be omitted. In the case of Example 19, since the NTFT of the present invention as shown in Examples 1 to 13 is used as the current control TFT 3503, it has an LDD region provided so as to overlap the gate electrode through the gate insulating film. ing. A parasitic capacitance generally called a gate capacitance is formed in the overlapped region, but this embodiment is characterized in that this parasitic capacitance is positively used in place of the capacitor 3504.
[0364]
Since the capacitance of the parasitic capacitance varies depending on the area where the gate electrode and the LDD region overlap, the capacitance of the parasitic capacitance is determined by the length of the LDD region included in the overlapping region.
[0365]
Moreover, the figure shown in Example 20 39 Similarly, in the structures (A) to (C), the capacitor 3805 can be omitted.
[0366]
In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-13 and 16-20. Further, it is effective to use the EL display panel having the pixel structure of this embodiment as the display unit of the electronic device of Embodiment 22. Needless to say, in Examples 17 to 22, NTFT and PTFT are the same as the n-channel TFT and p-channel TFT of the present application.
[0367]
[Example 22]
A semiconductor device using a TFT formed by implementing the present invention can be applied to display devices typified by various semiconductor circuits and electro-optical devices. That is, the present invention can be applied to all electronic devices in which these electro-optical devices and semiconductor circuits are incorporated as parts.
[0368]
Such electronic devices include video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), car navigation systems, personal computers, personal digital assistants (mobile computers, mobile phones or electronic books). Etc.). An example of them is shown in FIG. 1 And FIG. 2 Shown in
[0369]
FIG. 1 (A) is a personal computer, which includes a main body 2001, an image input unit 2002, a display device 2003, and a keyboard 2004. The present invention can be applied to the image input unit 2002, the display device 2003, and other signal control circuits.
[0370]
FIG. 1 (B) is a video camera, which includes a main body 2101, a display device 2102, an audio input unit 2103, operation switches 2104, a battery 2105, and an image receiving unit 2106. The present invention can be applied to the display device 2102, the voice input unit 2103, and other signal control circuits.
[0371]
FIG. 1 (C) is a mobile computer (mobile computer), which includes a main body 2201, a camera unit 2202, an image receiving unit 2203, operation switches 2204, and a display device 2205. The present invention can be applied to the display device 2205 and other signal control circuits.
[0372]
FIG. 1 (D) is a goggle type display, which is composed of a main body 2301, a display device 2302, and an arm portion 2303. The present invention can be applied to the display device 2302 and other signal control circuits.
[0373]
FIG. 1 (E) is a player using a recording medium (hereinafter referred to as a recording medium) in which a program is recorded, and includes a main body 2401, a display device 2402, a speaker unit 2403, a recording medium 2404, and operation switches 2405. This apparatus uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display device 2402 and other signal control circuits.
[0374]
FIG. 1 (F) is a digital camera, which includes a main body 2501, a display device 2502, an eyepiece 2503, an operation switch 2504, and an image receiving unit (not shown). The present invention can be applied to the display device 2502 and other signal control circuits.
[0375]
FIG. 2 (A) is a front type projector, which includes a display device 2601 and a screen 2602. The present invention can be applied to display devices and other signal control circuits.
[0376]
FIG. 2 (B) is a rear type projector, which includes a main body 2701, a display device 2702, a mirror 2703, and a screen 2704. The present invention can be applied to display devices and other signal control circuits.
[0377]
Note that FIG. 2 (C) is shown in FIG. 2 (A) and FIG. 2 It is the figure which showed an example of the structure of the display apparatuses 2601 and 2702 in (B). The display devices 2601 and 2702 include a light source optical system 2801, mirrors 2802, 2804 to 2806, a dichroic mirror 2803, a prism 2807, a liquid crystal display device 2808, a phase difference plate 2809, and a projection optical system 2810. Projection optical system 2810 includes an optical system including a projection lens. Although the present embodiment shows a three-plate type example, it is not particularly limited, and for example, a single-plate type may be used. In addition, FIG. 2 In (C), the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, or an IR film in the optical path indicated by an arrow in (C).
[0378]
In addition, FIG. 2 (D) is shown in FIG. 2 It is the figure which showed an example of the structure of the light source optical system 2801 in (C). In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815, and a condenser lens 2816. Note that FIG. 2 The light source optical system shown in (D) is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarizing function, a film for adjusting a phase difference, or an IR film in the light source optical system.
[0379]
As described above, the semiconductor device of the present invention has a very wide application range, and can be applied to electronic devices in various fields. Further, the semiconductor device of the present embodiment can be realized by using any combination of Embodiments 1 to 21.
[0380]
【The invention's effect】
By implementing the present invention, the reliability of a TFT, in particular, the reliability of an n-channel TFT can be improved. Therefore, it has become possible to ensure the reliability of the channel type FT having high electrical characteristics (particularly high mobility) that require strict reliability. At the same time, by forming a CMOS circuit by combining an n-channel TFT and a p-channel TFT with excellent characteristic balance, a semiconductor circuit with high reliability and excellent electrical characteristics can be formed.
[0381]
Furthermore, in the present invention, since the catalytic element used for crystallization of the semiconductor can be reduced, a semiconductor device with few factors of instability can be realized. In addition, since the step of reducing the catalytic element is performed simultaneously with the formation and activation of the source region and the drain region, the throughput is not reduced.
[0382]
Further, as described above, by increasing the reliability of a circuit formed of TFTs, it is possible to ensure the reliability of all semiconductor devices including electro-optical devices, semiconductor circuits, and even electronic devices.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a manufacturing process of a TFT of the present invention. (Embodiment 1)
FIG. 2 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention. (Embodiment 1)
FIG. 3 is a partial cross-sectional view of a gate electrode. (Embodiment 1)
FIG. 4 is a partial cross-sectional view of a semiconductor layer. (Embodiment 1)
FIG. 5 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention. (Embodiment 2)
6 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention. FIG. (Embodiment 2)
FIG. 7 is a cross-sectional view of a TFT of the present invention. (Embodiment 3)
FIG. 8 is a cross-sectional view of a TFT of the present invention. (Embodiment 4)
FIG. 9 is a cross-sectional view of a TFT of the present invention. (Embodiment 4)
FIG. 10 is a diagram schematically showing a liquid crystal display device of the present invention. (Example 1)
FIG. 11 is a top view of a pixel portion and a CMOS circuit of the present invention. (Example 1)
[Fig. 1] 2 Sectional view showing a process for manufacturing a pixel portion of the present invention. (Example 1)
[Fig. 1] 3 Sectional view showing a process for manufacturing a pixel portion of the present invention. (Example 1)
[Fig. 1] 4 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. (Example 1)
[Fig. 1] 5 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. (Example 1)
[Fig. 1] 6 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. (Example 2)
[Fig. 1] 7 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. (Example 3)
[Fig. 1] 8 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. Example 4
[Figure 19 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. (Example 5)
FIG. 0 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. (Example 6)
FIG. 1 A diagram showing the plasma generation mechanism of the ICP etching apparatus. (Example 7)
FIG. 2 A conceptual view of a multi-spiral coil ICP etching apparatus. (Example 7)
FIG. 3 ] Bias power versus taper angle θ characteristic diagram. (Example 7)
FIG. 4 ] Vs. CF 4 FIG. 6 is a characteristic diagram of the flow rate ratio versus the taper angle θ. (Example 7)
FIG. 5 (W / resist) selectivity vs. taper angle θ characteristic diagram. (Example 7)
FIG. 6 FIG. 11 is a view showing a manufacturing process of a crystalline silicon film according to the present invention. (Example 8)
FIG. 7 FIG. 11 is a view showing a manufacturing process of a crystalline silicon film according to the present invention. Example 9
FIG. 8 FIG. 11 is a view showing a manufacturing process of a crystalline silicon film according to the present invention. (Example 10)
[Figure 29 FIG. 11 is a view showing a manufacturing process of a crystalline silicon film according to the present invention. (Example 11)
[Fig. 3] 0 Sectional view showing a process for manufacturing a CMOS circuit of the present invention. (Example 13)
[Fig. 3] 1 FIG. 11 is a diagram showing an example of an electronic apparatus according to the present invention. (Example 22)
[Fig. 3] 2 FIG. 11 is a diagram showing an example of an electronic apparatus according to the present invention. (Example 22)
[Fig. 3] 3 The gate voltage-drain current characteristic diagram of the TFT.
[Fig. 3] 4 A diagram showing a configuration of an active matrix EL display device. (Example 16)
[Fig. 3] 5 A diagram showing a configuration of an active matrix EL display device. (Example 17)
[Fig. 3] 6 A cross-sectional view showing the structure of a pixel portion of an active matrix EL display device. (Example 18)
[Fig. 3] 7 A top view and a circuit diagram showing a structure of a pixel portion of an active matrix EL display device. (Example 18)
[Fig. 3] 8 A cross-sectional view showing the structure of a pixel portion of an active matrix EL display device. (Example 19)
[Figure 39 A circuit diagram showing a configuration of a pixel portion of an active matrix EL display device. (Example 20)
FIG. 0 FIG. 10 is a diagram showing an example of light transmittance characteristics of an antiferroelectric mixed liquid crystal. (Example 14)

Claims (19)

下地膜上にｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを有し、
前記ｎチャネル型薄膜トランジスタは、第１の半導体層、前記第１の半導体層上のゲート絶縁膜、及び前記ゲート絶縁膜上の第１のゲート電極を有し、
前記ｐチャネル型薄膜トランジスタは、第２の半導体層、前記第２の半導体層上の前記ゲート絶縁膜、及び前記ゲート絶縁膜上の第２のゲート電極を有し、
前記第１のゲート電極及び前記第２のゲート電極は、端部にテーパー部を有し、
前記第１の半導体層は、第１のチャネル形成領域、一対の第１の不純物領域、一対の第２の不純物領域、及び一対の第３の不純物領域を有し、
前記第２の半導体層は、第２のチャネル形成領域、及び一対の第４の不純物領域を有し、
一対の前記第２の不純物領域は前記第１のチャネル形成領域を間に挟んで設けられ、
一対の前記第３の不純物領域は前記第１のチャネル形成領域及び一対の前記第２の不純物領域を間に挟んで設けられ、
一対の前記第１の不純物領域は前記第１のチャネル形成領域、一対の前記第２の不純物領域、及び一対の前記第３の不純物領域を間に挟んで設けられ、
一対の前記第４の不純物領域は前記第２のチャネル形成領域を間に挟んで設けられ、
前記第１のチャネル形成領域は前記第１のゲート電極と重なり、
一対の前記第２の不純物領域は、前記第１のゲート電極のテーパー部と重なり、
一対の前記第３の不純物領域は、前記第１のゲート電極と重ならず、
一対の前記第１の不純物領域、一対の前記第２の不純物領域、及び一対の前記第３の不純物領域は、ｎ型を示し、
一対の前記第１の不純物領域は、一対の前記第２の不純物領域及び一対の前記第３の不純物領域よりもｎ型を付与する不純物の濃度が高く、ソース領域及びドレイン領域として機能し、
前記第２のチャネル形成領域は前記第２のゲート電極と重なり、
一対の前記第４の不純物領域はｐ型を示し、ソース領域及びドレイン領域として機能することを特徴とする半導体装置。 Has an n-channel thin film transistor and a p-channel thin film transistor on the base film,
The n-channel thin film transistor includes a first semiconductor layer, a gate insulating film on the first semiconductor layer , and a first gate electrode on the gate insulating film ,
The p-channel thin film transistor includes a second semiconductor layer, the gate insulating film on the second semiconductor layer , and a second gate electrode on the gate insulating film ,
The first gate electrode and the second gate electrode has a taper over part on the end portion,
The first semiconductor layer includes a first channel formation region, a pair of first impurity regions, a pair of second impurity regions , and a pair of third impurity regions,
The second semiconductor layer has a second channel formation region and a pair of fourth impurity regions,
The pair of second impurity regions are provided with the first channel formation region interposed therebetween,
The pair of third impurity regions are provided with the first channel formation region and the pair of second impurity regions interposed therebetween,
The pair of first impurity regions is provided with the first channel formation region, the pair of second impurity regions, and the pair of third impurity regions interposed therebetween,
The pair of fourth impurity regions are provided with the second channel formation region interposed therebetween,
The first channel formation region overlaps the first gate electrode;
A pair of said second impurity region overlaps with the taper over part of the first gate electrode,
A pair of said third impurity region does not overlap with the first gate electrodes,
The pair of first impurity regions, the pair of second impurity regions, and the pair of third impurity regions are n-type,
The pair of first impurity regions has a higher concentration of impurities imparting n-type than the pair of second impurity regions and the pair of third impurity regions, and functions as a source region and a drain region.
The second channel formation region overlaps the second gate electrode;
A pair of the fourth impurity regions is p-type and functions as a source region and a drain region . 請求項１において、
前記下地膜は、酸化シリコン、窒化シリコン、又は窒化酸化シリコンで形成されることを特徴とする半導体装置。In claim 1 ,
The semiconductor device is characterized in that the base film is formed of silicon oxide, silicon nitride, or silicon nitride oxide. 請求項１において、
前記下地膜は、酸化シリコン、窒化シリコン、及び窒化酸化シリコンから選ばれる複数で形成される多層膜であることを特徴とする半導体装置。In claim 1 ,
2. The semiconductor device according to claim 1, wherein the base film is a multilayer film formed of a plurality selected from silicon oxide, silicon nitride, and silicon nitride oxide. 請求項１乃至請求項３のいずれか一において、
前記第２の不純物領域のチャネル長方向の長さは、０．１〜１μｍであることを特徴とする半導体装置。In any one of claims 1 to 3,
The length of the second channel length direction of the impurity area is a semiconductor device which is a 0.1 to 1 [mu] m. 請求項１乃至請求項４のいずれか一において、
前記第３の不純物領域のチャネル長方向の長さは、０．５〜２μｍであることを特徴とする半導体装置。In any one of claims 1 to 4,
The length of the third channel length of impurity area direction, and wherein a is 0.5 to 2 [mu] m. 請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、酸化シリコン、窒化シリコン、又は窒化酸化シリコンで形成されることを特徴とする半導体装置。In any one of claims 1 to 5,
The semiconductor device is characterized in that the gate insulating film is formed of silicon oxide, silicon nitride, or silicon nitride oxide. 請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、酸化シリコン、窒化シリコン、及び窒化酸化シリコンから選ばれる複数で形成される多層膜であることを特徴とする半導体装置。In any one of claims 1 to 5,
2. The semiconductor device according to claim 1, wherein the gate insulating film is a multilayer film formed by a plurality selected from silicon oxide, silicon nitride, and silicon nitride oxide. 請求項１乃至請求項７のいずれか一において、
前記第１のゲート電極及び前記第２のゲート電極は、クロム、タンタル、チタン、タングステン、モリブデン、又はリンを含有するシリコンを有する導電膜で形成されることを特徴とする半導体装置。In any one of claims 1 to 7,
The semiconductor device is characterized in that the first gate electrode and the second gate electrode are formed of a conductive film containing silicon containing chromium, tantalum, titanium, tungsten, molybdenum, or phosphorus. 請求項１乃至請求項８のいずれか一において、
前記第１のゲート電極及び前記第２のゲート電極のテーパー部の側面と前記ゲート絶縁膜の表面のなす角度は、３度以上６０度以下であることを特徴とする半導体装置。In any one of claims 1 to 8,
The angle between the surface of the first gate electrode and a side and the gate insulating film of the taper over part of the second gate electrode, wherein a is less than or equal to 60 degrees 3 degrees. 請求項１乃至請求項８のいずれか一において、
前記第１のゲート電極及び前記第２のゲート電極のテーパー部の側面と前記ゲート絶縁膜の表面のなす角度は、５度以上４５度以下であることを特徴とする半導体装置。In any one of claims 1 to 8,
The angle between the surface of the first gate electrode and a side and the gate insulating film of the taper over part of the second gate electrode, wherein a is less than or equal to 45 degrees 5 degrees. 請求項１乃至請求項１０のいずれか一において、
前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル型薄膜トランジスタでなるＣＭＯＳ回路を有することを特徴とする半導体装置。In any one of claims 1 to 10,
The semiconductor device according to claim that you have a CMOS circuit consisting of the n-channel thin film transistor and the p-channel thin film transistor. 請求項１乃至請求項１１のいずれか一の前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル型薄膜トランジスタを有することを特徴とするアクティブマトリクス型表示装置。An active matrix display device characterized by having any one of the n-channel thin film transistor and the p-channel thin film transistor of claims 1 to 11. 請求項１乃至請求項１１のいずれか一の前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル型薄膜トランジスタを、ソースドライバ回路又はゲートドライバ回路に用いたことを特徴とする液晶表示装置。Any one of said n-channel thin film transistor and the p-channel thin film transistor of claims 1 to 11, a liquid crystal display device characterized by using the source driver circuit or the gate driver circuit. 請求項１乃至請求項１１のいずれか一の前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル型薄膜トランジスタを、ソースドライバ回路又はゲートドライバ回路に用いたことを特徴とするエレクトロルミネッセンス表示装置。Any one of said n-channel thin film transistor and the p-channel thin film transistor of claims 1 to 11, an electroluminescent display device characterized by using the source driver circuit or the gate driver circuit. 請求項１乃至請求項１１のいずれか一の前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル型薄膜トランジスタを画素マトリクス回路に用いたことを特徴とする液晶表示装置。The liquid crystal display device characterized by any one of the n-channel thin film transistor and the p-channel thin film transistor of claims 1 to 11 used in the pixel matrix circuit. 請求項１乃至請求項１１のいずれか一の前記ｎチャネル型薄膜トランジスタ及び前記ｐチャネル型薄膜トランジスタを画素マトリクス回路に用いたことを特徴とするエレクトロルミネッセンス表示装置。 Electroluminescent sense display device characterized by using any one of the n-channel thin film transistor and the p-channel thin film transistor in the pixel matrix circuit of claims 1 to 11. 請求項１２の前記アクティブマトリクス型表示装置を備えたことを特徴とするビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末。A video camera, a digital camera comprising the above active matrix type display equipment according to claim 12, projector, a goggle type display, a car navigation system, a personal computer or portable information terminal. 請求項１３又は請求項１５の前記液晶表示装置を備えたことを特徴とするビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末。A video camera, a digital camera, a projector, a goggle type display, a car navigation system, a personal computer, or a portable information terminal comprising the liquid crystal display device according to claim 13 or 15. 請求項１４又は請求項１６の前記エレクトロルミネッセンス表示装置を備えたことを特徴とするビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末。A video camera, a digital camera, a projector, a goggle type display, a car navigation system, a personal computer, or a portable information terminal comprising the electroluminescent display device according to claim 14 or 16.
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