JP4147782B2

JP4147782B2 - Idling current control method and solid-state imaging device

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Publication number: JP4147782B2
Application number: JP2002037659A
Authority: JP
Inventors: 耕一原田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-02-15
Filing date: 2002-02-15
Publication date: 2008-09-10
Anticipated expiration: 2022-02-15
Also published as: JP2003244548A

Description

【０００１】
【発明の属する技術分野】
本発明は、センサ部で得た信号電荷に対応する信号電圧を出力する出力回路がプッシュプル回路で構成された固体撮像装置、およびこのプッシュプル回路に流れるアイドリング電流を制御する方法に関する。
【０００２】
【従来の技術】
固体撮像素子（以下単に撮像素子ともいう）においては、受光素子を縦横に配置してなるイメージエリア（撮像領域）で検出した信号電荷を、各受光素子垂直列に対応して設けられた垂直転送レジスタにより水平転送レジスタまで垂直転送し、信号電荷を水平転送レジスタにより水平方向に転送するようにしている。そして、水平転送レジスタからの信号電荷に対応した電位にして出力回路（出力バッファ回路）から出力するという動作を繰り返している。
【０００３】
ここで出力回路としては、たとえばソースフォロア回路を備えたものが従来より広く用いられており、この信号電圧が、この出力回路によりインピーダンス変換されて外部（固体撮像素子外部）に出力される。
【０００４】
ところで、撮像素子の出力回路には、周波数特性の向上を図ることが要請されており、それも消費電流の増大を伴うことなく実現することが求められている。そこでこの要請に応えるべく、本願出願人は、たとえば特開２０００−２２４４８５号において、出力回路にプッシュプル回路を採用することで、余分なバイアス回路を省略し、高速で（すなわち周波数特性が良好で）ありながら低消費電力でリニアリティのよい出力バッファを実現する技術を提案している。また、この際には、プッシュプル回路に用いられるＮｃｈ−ＭＯＳトランジスタ（以下単にＮ−ＭＯＳともいう）とＰｃｈ−ＭＯＳトランジスタ（以下単にＰ−ＭＯＳともいう）をデプレッション型とすることも提案している。
【０００５】
図９は、出力回路にプッシュプル回路を採用した一例を示す回路図である。この出力回路１は、ソースフォロア回路２を３段縦続接続し、４段目をプッシュプル回路とした構成になっており、初段のソースフォロア回路２の駆動トランジスタをなすＭＯＳトランジスタＱ１１を備える。このＭＯＳトランジスタＱ１１のゲート端子は、たとえば固体撮像素子のフローティングディフュージョン領域ＦＤに接続され、ドレイン端子はたとえば＋１５Ｖ程度の電源ＶＤＤ端子に接続され、ソース端子は、ＭＯＳトランジスタＱ１１に対しての電流供給手段をなすＭＯＳトランジスタＱ１２のドレイン端子に接続されている。
【０００６】
ＭＯＳトランジスタＱ１２のゲート端子は、ゲートバイアス用電圧としてたとえば５Ｖ程度の一定電圧Ｖ_GGを受け、ソース端子は固定抵抗Ｒssを介して接地されている。ＭＯＳトランジスタＱ１１，Ｑ１２および固定抵抗Ｒssにより１段目のソースフォロア回路２が構成されている。
【０００７】
ＭＯＳトランジスタＱ１１のソース端子はさらに、次段のソースフォロア回路２の駆動トランジスタをなすＭＯＳトランジスタＱ１３のゲート端子に接続されている。ＭＯＳトランジスタＱ１３のドレイン端子は前記電源ＶＤＤ端子に接続され、ソース端子は、ＭＯＳトランジスタＱ１３に対しての電流供給手段をなすＭＯＳトランジスタＱ１４のドレイン端子に接続されている。ＭＯＳトランジスタＱ１４のゲート端子は、前記一定電圧Ｖ_GGを受け、ソース端子は前記固定抵抗Ｒssを介して接地されている。ＭＯＳトランジスタＱ１３，Ｑ１４および固定抵抗Ｒssによりに２段目のソースフォロア回路２が構成されている。
【０００８】
同様にして、ＭＯＳトランジスタＱ１３に対応するＭＯＳトランジスタＱ１５と、ＭＯＳトランジスタＱ１４に対応するＭＯＳトランジスタＱ１６および固定抵抗Ｒssが３段目のソースフォロア回路２を構成するように設けられている。
【０００９】
ＭＯＳトランジスタＱ１１〜Ｑ１６は、Ｎｃｈ−ＭＯＳトランジスタで、１段目の駆動用のＭＯＳトランジスタＱ１１はエンファンスメントモードのトランジスタ、他のＭＯＳトランジスタＱ１２〜Ｑ１６は、デプレッションモードのトランジスタである。ＭＯＳトランジスタＱ１１〜Ｑ１６のＰウェル（ＰWell）は、接地されている。
【００１０】
３段目のソースフォロア回路２の出力側は、出力回路の最終段をなすＮｃｈ−ＭＯＳトランジスタＱ１７およびＰｃｈ−ＭＯＳトランジスタＱ１８からなるプッシュプル回路３の入力側に接続されている。Ｎｃｈ−ＭＯＳトランジスタＱ１７のＰウェル（ＰWell）は接地されており、Ｐｃｈ−ＭＯＳトランジスタＱ１８のＮウェル（ＮWell）は電源ＶＤＤ端子に接続されている。各ＭＯＳトランジスタＱ１７，Ｑ１８は、アイドリング動作をするように（たとえば定常状態でアイドリング電流１０ｍＡ程度）、ともにデプレッションモードにされている。
【００１１】
このような出力回路１によれば、最終段への入力信号が立ち上がったときはＮｃｈ−ＭＯＳトランジスタＱ１７がオンし、Ｐｃｈ−ＭＯＳトランジスタＱ１８が略オフする（このトランジスタＱ１８がデプレッションモードなので完全にはオフせず若干電流が流れる）。したがって、Ｎｃｈ−ＭＯＳトランジスタＱ１７がソースフォロア回路の駆動トランジスタとして機能し、該トランジスタＱ１７を通じて出力側（負荷容量）が充電される。この場合、Ｐｃｈ−ＭＯＳトランジスタＱ１８が略カットオフするので、従来よりも速く負荷容量の充電ができ、立ち上がり速度を速めることができる。
【００１２】
また最終段への入力信号が立ち下がったときは、逆にＮｃｈ−ＭＯＳトランジスタＱ１７が略オフ（このトランジスタＱ１７はデプレッションモードなので完全にはオフしない）し、Ｐｃｈ−ＭＯＳトランジスタＱ１８がオンする。したがって、このときはＰｃｈ−ＭＯＳトランジスタＱ１８がこの最終段のソースフォロア回路の駆動トランジスタとして機能し、このトランジスタＱ１８を通して出力側（負荷容量）が放電される。このオンし、飽和状態になるトランジスタＱ１８を通じて放電できるので、従来の場合よりも顕著に立ち下がり速度を高めることができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、特開２０００−２２４４８５号において提案した方法では、プッシュプル回路３に流すアイドリング電流はＮｃｈ−ＭＯＳトランジスタＱ１７およびＰｃｈ−ＭＯＳトランジスタＱ１８のスレッシュホールド電圧Ｖthのみで決まってしまうため、固体撮像素子の外部からアイドリング電流の大きさを変えることができなかった。初段からプッシュプル回路３の前段のソースフォロア回路２で流れるアイドリング電流はソース端子と接地との間に接続された固定抵抗ＲssまたはＱ１２，Ｑ１４，Ｑ１６の各ゲ−ト端子に印加されるゲ−トバイアス電圧Ｖ_GGの値を変えることで制御できるが、プッシュプル回路３の前段のソースフォロア回路２における電流量は、プッシュプル回路３に流れる電流量に比べると非常に小さく、寄与度が少ない。
【００１４】
すなわち、プッシュプル回路３の前段のソースフォロア回路２は、最終段のプッシュプル回路３のように装置外部にそれ相応の出力電流を供給するわけではなく、よって出力電流は極めて小さくて済むし、またその結果として立ち上がり時間、立ち下がり時間は短くすることが容易である。
【００１５】
しかし、最終段は相当の大きさの出力電流を外部に送出する必要があるので、消費電流の殆どを最終段が占めるし、またその当然の帰結として高速化が難しく、よって、最終段が消費電流を概ね決定し、周波数特性を律則することになる。
【００１６】
そしてこのことにより、固体撮像素子（あるいは撮像装置）の外部からアイドリング電流の大きさを設定することや、固体撮像素子の動作モードに応じて出力バッファに流す電流を切り替えるような使い方をすることができなかった。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、固体撮像装置用の出力回路を構成するプッシュプル回路に流れるアイドリング電流を制御する方法およびこの制御機能を備えた固体撮像装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
すなわち、本発明に係るアイドリング電流制御方法は、１対のトランジスタ素子がプッシュプル接続された固体撮像装置用の出力回路に流れるアイドリング電流を制御する方法であって、先ず、Ｎｃｈ−ＭＯＳトランジスタとＰｃｈ−ＭＯＳトランジスタとがプッシュプル接続され、このうちのＮｃｈ−ＭＯＳトランジスタが基板上に設けられたＰウェル領域内に形成され、Ｐｃｈ−ＭＯＳトランジスタが基板上に設けられたＮウェル領域内に形成され、これらＰウェル領域およびＮウェル領域の少なくとも一方が基板と電気的に分離されているものをその制御対象とする。そして、Ｐウェル領域およびＮウェル領域のうちの、基板と電気的に分離されている方のウェル領域に印加する電圧を変化させることにより、アイドリング電流を制御する。
【００１９】
素子構造が前述のような場合、ウェル領域に印加する電圧を変化させると、基板バイアス効果により、Ｎｃｈ−ＭＯＳトランジスタやＰｃｈ−ＭＯＳトランジスタのＶthを変化させることができる。そしてこれにより、プッシュプル回路に流れるアイドリング電流を制御することができる。アイドリング電流を制御できると、電流駆動能力を可変にできることも意味する。
【００２０】
また、本発明に係る固体撮像装置は、１対のトランジスタ素子がプッシュプル接続された出力回路を有する固体撮像装置であって、プッシュプル接続された１対のトランジスタ素子の少なくとも一方が、このプッシュプル接続された１対のトランジスタ素子に流れるアイドリング電流を調整可能に構成した。
【００２１】
アイドリング電流を調整可能に構成するには、たとえば、先ずその素子構造を、前述のように、Ｎｃｈ−ＭＯＳトランジスタとＰｃｈ−ＭＯＳトランジスタとがプッシュプル接続され、Ｎｃｈ−ＭＯＳトランジスタが基板上に設けられたＰウェル領域内に形成され、Ｐｃｈ−ＭＯＳトランジスタが基板上に設けられたＮウェル領域内に形成され、これらＰウェル領域およびＮウェル領域の少なくとも一方が基板と電気的に分離された構造とする。
【００２２】
また、Ｎｃｈ−ＭＯＳトランジスタ用のＰウェル領域と、Ｐｃｈ−ＭＯＳトランジスタ用のＮウェル領域を形成するためのＰウエル領域とが、電気的に分離された構造とするとよりよい。
【００２６】
そして上述のような素子構造において、アイドリング電流を制御する構成として、先ず、プッシュプル回路用のＰウェル領域およびＮウェル領域のうちの、基板と電気的に分離されている方のウェル領域に印加する電圧を変化させことにより、アイドリング電流を制御する制御部を備える。
【００２７】
この制御部の具体的仕組みとしては種々の形態が考えられる。たとえば、入力された１つの制御信号に基づいて、Ｐウェル領域およびＮウェル領域のそれぞれに対応する独立の制御電圧を生成し、この生成した制御電圧を、対応するウェル領域に印加する構成であってもよい。
【００２８】
あるいは、Ｐウェル領域およびＮウェル領域のそれぞれに対応する独立の制御回路を有する構成であってもよい。この場合、各制御回路は、入力された１つの制御信号に基づいて、それぞれに対応する制御電圧を生成し、この生成した制御電圧を、それぞれに対応するウェル領域に印加する構成とする。
【００２９】
また、本発明に係る固体撮像装置においては、それぞれ異なる信号レベルが設定された複数の制御信号の何れか１つを選択して制御部に入力する選択回路を備えてもよい。この場合において、Ｐウェル領域およびＮウェル領域のそれぞれに対応する独立の制御回路を有する構成の場合には、各制御回路に対応して独立の選択回路を備えた構成であるのがよい。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００３１】
図１は、本発明に係る固体撮像装置の出力回路の一実施形態を示す回路図である。この出力回路１は、基本的には、ソースフォロア回路により構成され、その最終段がプッシュプル回路３で構成されており、従来例（図９）に示した構成と同じである。なお、ここではプッシュプル回路３の前段に、ソースフォロア回路２を３段配設しているが、３段に限らず、それより多くても少なくてもよい。
【００３２】
ソースフォロア回路２の電流供給手段をなすＭＯＳトランジスタＱ１２，Ｑ１４，Ｑ１６の各ゲート端子に印加されるゲートバイアス用電圧Ｖ_GGは、たとえば５Ｖ程度の一定電圧であるが、ＭＯＳトランジスタＱ１２，Ｑ１４，Ｑ１６をソースフォロア回路２の電流供給手段（負荷ＭＯＳトランジスタ）として機能させることができる値であればよく、必ずしも５Ｖであることは必要はない。
【００３３】
一方、プッシュプル回路３は、ＭＯＳトランジスタの各Wellの電圧が制御部１０により制御されるように構成されている。すなわち、Ｎｃｈ−ＭＯＳトランジスタＱ１７のＰウェル（ＰWell）は接地ではなく制御部１０の制御出力端子１４Ｎに接続され、Ｐｃｈ−ＭＯＳトランジスタＱ１８のＮウェル（ＮWell）は電源ＶＤＤ端子ではなく、制御部１０の制御出力端子１４Ｐに接続されている。
【００３４】
制御部１０の制御入力端子１２には、制御信号ＶＣが印加される。したがって、４段目のプッシュプル回路３を構成するＮｃｈ−ＭＯＳトランジスタＱ１７のＰウェルとＰｃｈ−ＭＯＳトランジスタＱ１８のＮウェルの電位を１つの制御信号ＶＣでコントロールする構成になっている。
【００３５】
制御部１０は、たとえばマイコンなどから入力された１つの制御信号ＶＣに基づいて、Ｎｃｈ−ＭＯＳトランジスタＱ１７のＰウェル、およびＰｃｈ−ＭＯＳトランジスタＱ１８のＮウェルのそれぞれに対応した適切なレベルの制御電圧を生成する。このため制御部１０には、たとえば１つの制御信号ＶＣを受けて、それぞれ異なる制御電圧を生成する電圧変換回路が設けられる。この電圧変換回路は、増幅率やオフセットの調整が可能なものを用いるとよい。
【００３６】
図２は、４段目のプッシュプル回路３の断面構造を示した図である。Ｎｃｈ−ＭＯＳトランジスタＱ１７のＰウェルとＰｃｈ−ＭＯＳトランジスタＱ１８のＮウェルが、周辺のチャンネルストップのＧＮＤ（接地）レベルやＮＳＵＢ（半導体基板）と構造的に分離されており、これらとは独立に電圧を印加できるような構造、すなわち電気的に分離された構造となっている。
【００３７】
また、このプッシュプル回路３用のＰウェルおよびＮウェルは、その他の回路要素、たとえばセンサ部や１〜３段目のソースフォロア回路２用のＰウェルやＮウェルとも構造的に分離されており、これにより電気的に分離された構造となっている。
【００３８】
Ｎｃｈ−ＭＯＳトランジスタＱ１７のＰウェルは、Ｐｃｈ−ＭＯＳトランジスタＱ１８のＮウェル用のＰ型素子分離領域としても機能している。なお、図中点線で示すように、Ｐｃｈ−ＭＯＳトランジスタＱ１８のＰウェルは、さらにＮｃｈ−ＭＯＳトランジスタＱ１７側のＰウェルと構造的に分離され、電気的に分離された構造としてもよい。
【００３９】
図３は、４段目のプッシュプル回路３のＮｃｈ−ＭＯＳトランジスタＱ１７のＰウェルと、Ｐｃｈ−ＭＯＳトランジスタＱ１８のＮウェルの電圧の制御信号依存性を示した図である。
【００４０】
図４は、Ｎｃｈ−ＭＯＳトランジスタＱ１７のスレッシュホールド電圧ＶthｎとＰｃｈ−ＭＯＳトランジスタＱ１８のスレッシュホールド電圧Ｖthｐの、制御信号依存性を示す図である。各ウェルの電圧を制御信号ＶＣに基づいて制御することで、図示するように、各スレッシュホールド電圧Ｖthｎ，Ｖthｐをコントロールすることができる。
【００４１】
図５は、４段目のプッシュプル回路３に流れる電流の、制御信号依存性を示す図である。図示するように、各ウェルの電圧を制御信号ＶＣに基づいて制御することで、最終的には、プッシュプル回路３に流れる電流を制御信号ＶＣでコントロールすることができる。
【００４２】
すなわち、ＭＯＳトランジスタのＮウェルおよびＰウェルに印加する電圧を変化させることにより、基板バイアス効果を利用して、Ｎｃｈ−ＭＯＳトランジスタＱ１７およびＰｃｈ−ＭＯＳトランジスタＱ１８のスレッシュホールド電圧Ｖthを変化させて、プッシュプル回路３に流れるアイドリング電流を変化させることができる。アイドリング電流を変化させることができれば、当然に、電流駆動能力を制御することもできる。
【００４３】
これにより、プッシュプル回路３に流れるアイドリイング電流を撮像装置の外部から設定することができる。そして、プッシュプル回路３に流れるアイドリング電流を外部の制御信号ＶＣによって変えることができるので、たとえばモニタリングモードなど、撮像装置のそれぞれの駆動モードに必要な周波数特性に応じて、プッシュプル回路３すなわち出力バッファに流す電流を変化させるような使い方をすることができる。これにより低消費電力化を図ることもできる。
【００４４】
図６は、プッシュプル回路３周辺部の第２例を示す回路ブロック図である。制御部１０は、Ｎｃｈ−ＭＯＳトランジスタＱ１７用の制御回路１０Ｎと、Ｐｃｈ−ＭＯＳトランジスタＱ１８用の制御回路１０Ｐとを備える点が、第１例と異なる。Ｎｃｈ−ＭＯＳトランジスタＱ１７のＰウェルは接地ではなく制御回路１０Ｎの制御出力端子１４Ｎに接続され、制御回路１０Ｎの制御入力端子１２Ｎには、制御信号ＶＣｎが印加される。
【００４５】
またＰｃｈ−ＭＯＳトランジスタＱ１８のＮウェル（ＮWell）は電源ＶＤＤ端子ではなく、制御回路１０Ｐの制御出力端子１４Ｐに接続され、制御回路１０Ｐの制御入力端子１２Ｐには、制御信号ＶＣｐが印加される。したがって、４段目のプッシュプル回路３を構成するＮｃｈ−ＭＯＳトランジスタＱ１７のＰウェルとＰｃｈ−ＭＯＳトランジスタＱ１８のＮウェルの電位を、それぞれ独立の制御信号ＶＣｎ、ＶＣｐでコントロールするような構成になっている。
【００４６】
この第２例の構成では、プッシュプル回路３を構成するＮ−ＭＯＳおよびＰ−ＭＯＳに流れるアイドリング電流および電流駆動能力をそれぞれ独立に変化させることができる。したがって、その制御が非常に容易になる。またたとえば何れか一方の制御信号ＶＣとして固定電圧を印加しておき、他方のみを制御することもできる。また、場合によっては、制御回路１０Ｎ，１０Ｐの少なくとも一方を割愛し、割愛した場合には、制御信号ＶＣｎ，ＶＣｐが直接に対応するウェルに印加される構成とすることもでき、アイドリング電流および電流駆動能力を変化させる制御機構が一層簡易になる。
【００４７】
図７は、プッシュプル回路３周辺部の第３例を示す回路ブロック図である。制御部１０の制御入力端子１２に、選択回路の一例である切替スイッチＳＷで切り替えられた制御電圧ＶＣが印加されるようにしている点が、第１例と異なる。切替スイッチＳＷの入力端子にはそれぞれ異なる信号レベルの制御電圧Ｖref1，Ｖref2，Ｖref3が入力される。制御電圧Ｖref1，Ｖref2，Ｖref3としては、たとえば縦続接続された複数の抵抗素子の分圧電圧であってもよい。
【００４８】
これにより、４段目のプッシュプル回路３を構成するＮｃｈ−ＭＯＳトランジスタＱ１７のＰウェルとＰｃｈ−ＭＯＳトランジスタＱ１８のＮウェルの電位を１つの制御部１０を介して１つの切替スイッチＳＷにより連動して制御できるようになっている。
【００４９】
この第３例の構成によれば、たとえば通常撮影モード、モニタリングモード、スタンバイモードなどといった用途に応じて、制御電圧Ｖref1，Ｖref2，Ｖref3を設定しておくと、用途（モード）に合わせて切替スイッチＳＷを切り替えることで、それぞれのモードに必要な周波数特性に応じて、プッシュプル回路３に流れるアイドリング電流や駆動能力を設定することが簡単になる。
【００５０】
図８は、プッシュプル回路３周辺部の第４例を示す回路ブロック図である。この第４例は、前述の第２例と第３例とを組み合わせた形態のものである。すなわち、出力回路１は、制御部１０内にＰウェルおよびＮウェル領域のそれぞれに対応する独立の制御回路１０Ｎ，１０Ｐを有し、また各制御回路１０Ｎ，１０Ｐに対応するように独立の切替スイッチＳＷｎ，ＳＷｐを備えている。
【００５１】
具体的には、出力回路１は、Ｎｃｈ−ＭＯＳトランジスタＱ１７用の制御回路１０Ｎと、Ｐｃｈ−ＭＯＳトランジスタＱ１８用の制御回路１０Ｐとを備え、さらに制御回路１０Ｎの制御入力端子１２Ｎに、切替スイッチＳＷｎにより切り替えられた制御電圧ＶＣｎが印加され、制御回路１０Ｐの制御入力端子１２Ｐに、切替スイッチＳＷｐにより切り替えられた制御電圧ＶＣｐが印加されるようにしている点が、第１例と異なる。
【００５２】
切替スイッチＳＷｎの入力端子には、それぞれ異なる制御電圧Ｖref1ｎ，Ｖref2ｎ，Ｖref3ｎが入力されている。また、切替スイッチＳＷｐの入力端子には、それぞれ異なる制御電圧Ｖref1ｐ，Ｖref2ｐ，Ｖref3ｐが入力される。
【００５３】
これにより、４段目のプッシュプル回路３を構成するＮｃｈ−ＭＯＳトランジスタＱ１７のＰウェルとＰｃｈ−ＭＯＳトランジスタＱ１８のＮウェルの電位をそれぞれ独立の制御回路１０Ｎ，１０Ｐを介して、それぞれ独立の切替スイッチＳＷｎ、ＳＷｐにより制御できるようになっている。
【００５４】
この第４例によれば、前述の第２例と第３例のそれぞれの効果を享受することができる。なお、第２例でも述べたように、制御回路１０Ｎ，１０Ｐの少なくとも一方を割愛することもできる。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。また、上記の実施形態は、クレームにかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
【００５６】
たとえば上記実施形態では、相補型のＭＯＳトランジスタの接続によりプッシュプル回路３を構成していたが、プッシュプル回路は必ずしもこのような接続に限るものではない。そしてこの場合にも、プッシュプル接続されたトランジスタ素子の少なくとも一方が、プッシュプル回路すなわちそのトランジスタ素子に流れるアイドリング電流を調整可能に構成されていればよい。
【００５７】
たとえば、マルチゲート構造やマルチベース構造とすることができる。これらの場合、一方のゲートもしくはベースにその前段からの信号を入力し、他方のゲートもしくはベースを制御することで、アイドリング電流を制御する構成とすればよい。
【００５８】
【発明の効果】
以上のように、本発明は、プッシュプル接続された１対のトランジスタ素子の少なくとも一方を、そのトランジスタ素子に流れるアイドリング電流を調整可能に構成した。これにより、電流駆動能力を変化させることができる。
【００５９】
たとえば、プッシュプル回路の素子構造として、Ｎｃｈ−ＭＯＳトランジスタのＰウェルとＰｃｈ−ＭＯＳトランジスタのＮウェルがその他のＰウエル領域やＮウエル領域、またはＮＳＵＢとは独立に形成され、電気的に分離された構造とすれば、ＮウェルおよびＰウェルに印加する電圧を変化させることができる。そしてこれにより、基板バイアス効果を利用して、Ｎｃｈ−ＭＯＳトランジスタおよびＰｃｈ−ＭＯＳトランジスタのスレッシュホールド電圧を変化させることで、プッシュプル回路に流れるアイドリング電流や電流駆動能力を変化させることができる。
【００６０】
そしてこれにより、撮像装置のそれぞれの駆動モードに必要な周波数特性に応じてプッシュプル回路に流れる電流を変化させることができ、ひいては低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像装置の出力回路の一実施形態を示す回路図である。
【図２】４段目のプッシュプル回路の断面構造を示した図である。
【図３】４段目のプッシュプル回路のＮｃｈ−ＭＯＳトランジスタのＰウェル電圧と、Ｐｃｈ−ＭＯＳトランジスタのＮウェル電圧の制御信号依存性を示した図である。
【図４】４段目のプッシュプル回路のＮｃｈ−ＭＯＳトランジスタのスレッシュホールド電圧とＰｃｈ−ＭＯＳトランジスタのスレッシュホールド電圧の制御信号依存性を示す図である。
【図５】４段目のプッシュプル回路に流れる電流の制御信号依存性を示す図である。
【図６】プッシュプル回路周辺部の第２例を示す回路ブロック図である。
【図７】プッシュプル回路周辺部の第３例を示す回路ブロック図である。
【図８】プッシュプル回路周辺部の第４例を示す回路ブロック図である。
【図９】プッシュプル回路を有する出力回路の従来例を示す回路図である。
【符号の説明】
１…出力回路、２…ソースフォロア回路、３…プッシュプル回路、１０…制御部、ＳＷ…切替スイッチ、Ｑ１７…Ｎｃｈ−ＭＯＳトランジスタ、Ｑ１８…Ｐｃｈ−ＭＯＳトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device in which an output circuit that outputs a signal voltage corresponding to a signal charge obtained by a sensor unit is configured by a push-pull circuit, and a method for controlling an idling current flowing in the push-pull circuit.
[0002]
[Prior art]
In a solid-state image sensor (hereinafter also simply referred to as an image sensor), signal charges detected in an image area (imaging area) in which light receiving elements are arranged vertically and horizontally are transferred vertically corresponding to each vertical column of the light receiving elements. The registers are vertically transferred to the horizontal transfer register, and the signal charges are transferred in the horizontal direction by the horizontal transfer register. Then, the operation of outputting from the output circuit (output buffer circuit) at a potential corresponding to the signal charge from the horizontal transfer register is repeated.
[0003]
Here, as an output circuit, for example, a circuit having a source follower circuit has been widely used, and this signal voltage is impedance-converted by this output circuit and output to the outside (outside of the solid-state imaging device).
[0004]
By the way, the output circuit of the image sensor is required to improve the frequency characteristics, and this is also required to be realized without an increase in current consumption. In order to meet this demand, the applicant of the present application, for example, in Japanese Patent Application Laid-Open No. 2000-224485, adopts a push-pull circuit as an output circuit, thereby omitting an extra bias circuit and at high speed (that is, having good frequency characteristics). However, we are proposing a technology that realizes an output buffer with low power consumption and good linearity. In this case, it is also proposed that the Nch-MOS transistor (hereinafter also simply referred to as N-MOS) and the Pch-MOS transistor (hereinafter also simply referred to as P-MOS) used in the push-pull circuit be a depletion type. Yes.
[0005]
FIG. 9 is a circuit diagram showing an example in which a push-pull circuit is adopted as the output circuit. This output circuit 1 has a configuration in which the source follower circuit 2 is cascade-connected in three stages and the fourth stage is a push-pull circuit, and includes a MOS transistor Q11 that forms a drive transistor of the source follower circuit 2 in the first stage. The gate terminal of the MOS transistor Q11 is connected to, for example, the floating diffusion region FD of the solid-state imaging device, the drain terminal is connected to a power supply VDD terminal of about +15 V, for example, and the source terminal is a current supply means for the MOS transistor Q11. Is connected to the drain terminal of the MOS transistor Q12.
[0006]
The gate terminal of the MOS transistor Q12 receives a constant voltage V _{GG of} about 5V, for example, as a gate bias voltage, and the source terminal is grounded through a fixed resistor Rss. The first-stage source follower circuit 2 is constituted by the MOS transistors Q11 and Q12 and the fixed resistor Rss.
[0007]
The source terminal of the MOS transistor Q11 is further connected to the gate terminal of the MOS transistor Q13 which forms the drive transistor of the next source follower circuit 2. The drain terminal of the MOS transistor Q13 is connected to the power supply VDD terminal, and the source terminal is connected to the drain terminal of the MOS transistor Q14 that forms current supply means for the MOS transistor Q13. The gate terminal of the MOS transistor Q14 receives the constant voltage _VGG , and the source terminal is grounded via the fixed resistor Rss. A second-stage source follower circuit 2 is configured by the MOS transistors Q13 and Q14 and the fixed resistor Rss.
[0008]
Similarly, the MOS transistor Q15 corresponding to the MOS transistor Q13, the MOS transistor Q16 corresponding to the MOS transistor Q14, and the fixed resistor Rss are provided to constitute the third-stage source follower circuit 2.
[0009]
The MOS transistors Q11 to Q16 are Nch-MOS transistors, the first-stage driving MOS transistor Q11 is an enhancement mode transistor, and the other MOS transistors Q12 to Q16 are depletion mode transistors. The P wells (PWell) of the MOS transistors Q11 to Q16 are grounded.
[0010]
The output side of the third-stage source follower circuit 2 is connected to the input side of the push-pull circuit 3 composed of the Nch-MOS transistor Q17 and the Pch-MOS transistor Q18 that form the final stage of the output circuit. The P well (PWell) of the Nch-MOS transistor Q17 is grounded, and the N well (NWell) of the Pch-MOS transistor Q18 is connected to the power supply VDD terminal. The MOS transistors Q17 and Q18 are both in a depletion mode so as to perform an idling operation (for example, an idling current of about 10 mA in a steady state).
[0011]
According to such an output circuit 1, when the input signal to the final stage rises, the Nch-MOS transistor Q17 is turned on and the Pch-MOS transistor Q18 is substantially turned off (since this transistor Q18 is a depletion mode, it is completely Some current flows without turning off). Therefore, the Nch-MOS transistor Q17 functions as a drive transistor for the source follower circuit, and the output side (load capacitance) is charged through the transistor Q17. In this case, since the Pch-MOS transistor Q18 is substantially cut off, the load capacity can be charged faster than before, and the rising speed can be increased.
[0012]
When the input signal to the final stage falls, the Nch-MOS transistor Q17 is turned off substantially (this transistor Q17 is not in the depletion mode and is not completely turned off), and the Pch-MOS transistor Q18 is turned on. Accordingly, at this time, the Pch-MOS transistor Q18 functions as a drive transistor of the final source follower circuit, and the output side (load capacitance) is discharged through the transistor Q18. Since the transistor Q18 that is turned on and saturated can be discharged, the falling speed can be remarkably increased as compared with the conventional case.
[0013]
[Problems to be solved by the invention]
However, in the method proposed in Japanese Patent Laid-Open No. 2000-224485, the idling current that flows to the push-pull circuit 3 is determined only by the threshold voltage Vth of the Nch-MOS transistor Q17 and the Pch-MOS transistor Q18. The magnitude of the idling current could not be changed from the outside. The idling current flowing in the source follower circuit 2 before the push-pull circuit 3 from the first stage is applied to the fixed resistor Rss connected between the source terminal and the ground or the gate terminals of Q12, Q14, and Q16. Although it can be controlled by changing the value of the bias voltage V _GG, the amount of current in the source follower circuit 2 in the previous stage of the push-pull circuit 3 is much smaller than the amount of current flowing in the push-pull circuit 3, and the contribution is small.
[0014]
That is, the source follower circuit 2 in the previous stage of the push-pull circuit 3 does not supply the corresponding output current to the outside of the device unlike the push-pull circuit 3 in the final stage, and therefore the output current can be extremely small. As a result, it is easy to shorten the rise time and fall time.
[0015]
However, since the final stage needs to send a considerable amount of output current to the outside, the final stage occupies most of the current consumption, and as a natural consequence, it is difficult to increase the speed. The current is generally determined, and the frequency characteristic is regulated.
[0016]
In this way, it is possible to set the magnitude of the idling current from the outside of the solid-state imaging device (or imaging device), or to switch the current flowing to the output buffer according to the operation mode of the solid-state imaging device. could not.
[0017]
The present invention has been made in view of the above circumstances, and provides a method for controlling an idling current flowing in a push-pull circuit constituting an output circuit for a solid-state imaging device, and a solid-state imaging device having this control function. With the goal.
[0018]
[Means for Solving the Problems]
That is, the idling current control method according to the present invention is a method for controlling an idling current flowing in an output circuit for a solid-state imaging device in which a pair of transistor elements are push-pull connected. First, an Nch-MOS transistor and a Pch The MOS transistor is push-pull connected, and the Nch-MOS transistor is formed in the P well region provided on the substrate, and the Pch-MOS transistor is formed in the N well region provided on the substrate. The control target is that in which at least one of the P well region and the N well region is electrically separated from the substrate. The idling current is controlled by changing the voltage applied to the well region of the P well region and the N well region that is electrically isolated from the substrate.
[0019]
When the element structure is as described above, when the voltage applied to the well region is changed, the Vth of the Nch-MOS transistor or the Pch-MOS transistor can be changed by the substrate bias effect. Thereby, the idling current flowing in the push-pull circuit can be controlled. If the idling current can be controlled, it also means that the current driving capability can be made variable.
[0020]
The solid-state imaging device according to the present invention is a solid-state imaging device having an output circuit in which a pair of transistor elements are push-pull connected, and at least one of the pair of push-pull connected transistor elements is the push-pull connection. The idling current flowing through the pair of pull-connected transistor elements can be adjusted.
[0021]
In order to configure the idling current to be adjustable, for example, as described above, the Nch-MOS transistor and the Pch-MOS transistor are push-pull connected, and the Nch-MOS transistor is provided on the substrate. And a structure in which a Pch-MOS transistor is formed in an N well region provided on a substrate, and at least one of the P well region and the N well region is electrically isolated from the substrate. To do.
[0022]
Further, it is more preferable that the P well region for the Nch-MOS transistor and the P well region for forming the N well region for the Pch-MOS transistor are electrically separated.
[0026]
In the element structure as described above, as a configuration for controlling the idling current, first, the P well region and the N well region for the push-pull circuit are applied to the well region that is electrically isolated from the substrate. A controller for controlling the idling current by changing the voltage to be applied.
[0027]
Various forms are conceivable as a specific mechanism of the control unit. For example, an independent control voltage corresponding to each of the P well region and the N well region is generated based on one input control signal, and the generated control voltage is applied to the corresponding well region. May be.
[0028]
Alternatively, an independent control circuit corresponding to each of the P well region and the N well region may be used. In this case, each control circuit is configured to generate a control voltage corresponding to each control circuit based on one input control signal and apply the generated control voltage to the corresponding well region.
[0029]
In addition, the solid-state imaging device according to the present invention may include a selection circuit that selects any one of a plurality of control signals each having a different signal level and inputs the selected control signal to the control unit. In this case, in the case of a configuration having independent control circuits corresponding to each of the P well region and the N well region, it is preferable that the configuration includes an independent selection circuit corresponding to each control circuit.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0031]
FIG. 1 is a circuit diagram showing an embodiment of an output circuit of a solid-state imaging device according to the present invention. This output circuit 1 is basically constituted by a source follower circuit, and its final stage is constituted by a push-pull circuit 3, which is the same as that shown in the conventional example (FIG. 9). Here, three stages of the source follower circuit 2 are arranged in front of the push-pull circuit 3, but the number is not limited to three and may be more or less.
[0032]
The gate bias voltage V _GG applied to the gate terminals of the MOS transistors Q12, Q14, Q16 forming the current supply means of the source follower circuit 2 is a constant voltage of about 5 V, for example, but the MOS transistors Q12, Q14, Q16 May be a value that can function as current supply means (load MOS transistor) of the source follower circuit 2, and is not necessarily 5 V.
[0033]
On the other hand, the push-pull circuit 3 is configured such that the voltage of each well of the MOS transistor is controlled by the control unit 10. That is, the P well (PWell) of the Nch-MOS transistor Q17 is connected to the control output terminal 14N of the control unit 10 instead of the ground, and the N well (NWell) of the Pch-MOS transistor Q18 is not the power supply VDD terminal but the control unit 10 Connected to the control output terminal 14P.
[0034]
A control signal VC is applied to the control input terminal 12 of the control unit 10. Therefore, the potential of the P well of the Nch-MOS transistor Q17 and the N well of the Pch-MOS transistor Q18 constituting the fourth-stage push-pull circuit 3 is controlled by one control signal VC.
[0035]
Based on one control signal VC input from, for example, a microcomputer, the control unit 10 controls the control voltages at appropriate levels corresponding to the P well of the Nch-MOS transistor Q17 and the N well of the Pch-MOS transistor Q18. Is generated. Therefore, the control unit 10 is provided with a voltage conversion circuit that receives, for example, one control signal VC and generates different control voltages. It is preferable to use a voltage conversion circuit that can adjust the amplification factor and offset.
[0036]
FIG. 2 is a diagram showing a cross-sectional structure of the fourth-stage push-pull circuit 3. The P-well of the Nch-MOS transistor Q17 and the N-well of the Pch-MOS transistor Q18 are structurally separated from the GND (ground) level of the peripheral channel stop and NSUB (semiconductor substrate). Is applied, that is, an electrically separated structure.
[0037]
Further, the P well and N well for the push-pull circuit 3 are structurally separated from other circuit elements, for example, the sensor section and the P well and N well for the first to third stage source follower circuits 2. Thus, the structure is electrically separated.
[0038]
The P well of the Nch-MOS transistor Q17 also functions as a P-type element isolation region for the N well of the Pch-MOS transistor Q18. As indicated by a dotted line in the figure, the P well of the Pch-MOS transistor Q18 may be further structurally separated from the P well on the Nch-MOS transistor Q17 side and electrically separated.
[0039]
FIG. 3 is a diagram showing the control signal dependence of the voltages of the P well of the Nch-MOS transistor Q17 and the N well of the Pch-MOS transistor Q18 in the push-pull circuit 3 in the fourth stage.
[0040]
FIG. 4 is a diagram showing the control signal dependence of the threshold voltage Vthn of the Nch-MOS transistor Q17 and the threshold voltage Vthp of the Pch-MOS transistor Q18. By controlling the voltage of each well based on the control signal VC, the threshold voltages Vthn and Vthp can be controlled as shown in the figure.
[0041]
FIG. 5 is a diagram showing the control signal dependence of the current flowing through the push-pull circuit 3 at the fourth stage. As shown in the drawing, by controlling the voltage of each well based on the control signal VC, the current flowing through the push-pull circuit 3 can be finally controlled by the control signal VC.
[0042]
That is, by changing the voltage applied to the N well and the P well of the MOS transistor, the threshold voltage Vth of the Nch-MOS transistor Q17 and the Pch-MOS transistor Q18 is changed using the substrate bias effect to push The idling current flowing through the pull circuit 3 can be changed. Of course, if the idling current can be changed, the current driving capability can also be controlled.
[0043]
Thereby, the idling current flowing through the push-pull circuit 3 can be set from the outside of the imaging apparatus. Since the idling current flowing in the push-pull circuit 3 can be changed by the external control signal VC, the push-pull circuit 3, that is, the output according to the frequency characteristics required for each drive mode of the imaging apparatus such as the monitoring mode. It can be used to change the current flowing through the buffer. As a result, power consumption can be reduced.
[0044]
FIG. 6 is a circuit block diagram showing a second example of the peripheral portion of the push-pull circuit 3. The control unit 10 is different from the first example in that the control unit 10 includes a control circuit 10N for the Nch-MOS transistor Q17 and a control circuit 10P for the Pch-MOS transistor Q18. The P well of the Nch-MOS transistor Q17 is connected to the control output terminal 14N of the control circuit 10N instead of the ground, and the control signal VCn is applied to the control input terminal 12N of the control circuit 10N.
[0045]
Further, the N well (NWell) of the Pch-MOS transistor Q18 is connected not to the power supply VDD terminal but to the control output terminal 14P of the control circuit 10P, and the control signal VCp is applied to the control input terminal 12P of the control circuit 10P. Therefore, the potentials of the P well of the Nch-MOS transistor Q17 and the N well of the Pch-MOS transistor Q18 constituting the fourth-stage push-pull circuit 3 are controlled by independent control signals VCn and VCp, respectively. ing.
[0046]
In the configuration of the second example, the idling current and the current driving capability flowing through the N-MOS and the P-MOS configuring the push-pull circuit 3 can be changed independently. Therefore, the control becomes very easy. For example, a fixed voltage may be applied as one of the control signals VC, and only the other may be controlled. In some cases, at least one of the control circuits 10N and 10P is omitted, and when omitted, the control signals VCn and VCp can be directly applied to the corresponding wells. The control mechanism for changing the driving capability is further simplified.
[0047]
FIG. 7 is a circuit block diagram showing a third example of the peripheral portion of the push-pull circuit 3. The difference from the first example is that a control voltage VC switched by a selector switch SW which is an example of a selection circuit is applied to a control input terminal 12 of the control unit 10. Control voltages Vref1, Vref2, and Vref3 having different signal levels are input to the input terminals of the changeover switch SW. The control voltages Vref1, Vref2, and Vref3 may be divided voltages of a plurality of resistance elements connected in cascade, for example.
[0048]
As a result, the potentials of the P well of the Nch-MOS transistor Q17 and the N well of the Pch-MOS transistor Q18 constituting the fourth-stage push-pull circuit 3 are linked by one changeover switch SW via one control unit 10. Can be controlled.
[0049]
According to the configuration of the third example, if the control voltages Vref1, Vref2, and Vref3 are set according to the usage such as the normal photographing mode, the monitoring mode, and the standby mode, the changeover switch is adapted to the usage (mode). By switching the SW, it becomes easy to set the idling current flowing through the push-pull circuit 3 and the driving capability according to the frequency characteristics required for each mode.
[0050]
FIG. 8 is a circuit block diagram showing a fourth example of the peripheral portion of the push-pull circuit 3. The fourth example is a combination of the second and third examples described above. That is, the output circuit 1 has independent control circuits 10N and 10P corresponding to the P well and N well regions in the control unit 10, and independent changeover switches to correspond to the control circuits 10N and 10P. SWn and SWp are provided.
[0051]
Specifically, the output circuit 1 includes a control circuit 10N for the Nch-MOS transistor Q17 and a control circuit 10P for the Pch-MOS transistor Q18, and further, a changeover switch SWn is connected to the control input terminal 12N of the control circuit 10N. This is different from the first example in that the control voltage VCn switched by the above is applied, and the control voltage VCp switched by the switch SWp is applied to the control input terminal 12P of the control circuit 10P.
[0052]
Different control voltages Vref1n, Vref2n, and Vref3n are input to the input terminals of the changeover switch SWn. Further, different control voltages Vref1p, Vref2p, and Vref3p are input to the input terminals of the changeover switch SWp.
[0053]
As a result, the potentials of the P well of the Nch-MOS transistor Q17 and the N well of the Pch-MOS transistor Q18 constituting the fourth-stage push-pull circuit 3 are switched independently via the independent control circuits 10N and 10P. It can be controlled by the switches SWn and SWp.
[0054]
According to the fourth example, the effects of the second example and the third example described above can be enjoyed. As described in the second example, at least one of the control circuits 10N and 10P can be omitted.
[0055]
As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Various modifications or improvements can be added to the above-described embodiment, and the forms added with such modifications or improvements are also included in the technical scope of the present invention. Moreover, said embodiment does not limit the invention concerning a claim, and all the combinations of the characteristics demonstrated in embodiment are not necessarily essential for the solution means of invention.
[0056]
For example, in the above embodiment, the push-pull circuit 3 is configured by connecting complementary MOS transistors, but the push-pull circuit is not necessarily limited to such connection. In this case as well, it is sufficient that at least one of the push-pull connected transistor elements is configured to be able to adjust the push-pull circuit, that is, the idling current flowing through the transistor element.
[0057]
For example, a multi-gate structure or a multi-base structure can be used. In these cases, the idling current may be controlled by inputting a signal from the preceding stage to one gate or base and controlling the other gate or base.
[0058]
【The invention's effect】
As described above, according to the present invention, at least one of a pair of push-pull transistor elements is configured such that the idling current flowing through the transistor element can be adjusted. Thereby, the current drive capability can be changed.
[0059]
For example, as an element structure of a push-pull circuit, a P-well of an Nch-MOS transistor and an N-well of a Pch-MOS transistor are formed independently from other P-well regions, N-well regions, or NSUBs, and are electrically separated. With this structure, the voltage applied to the N well and P well can be changed. Thus, the idling current flowing through the push-pull circuit and the current driving capability can be changed by changing the threshold voltage of the Nch-MOS transistor and the Pch-MOS transistor using the substrate bias effect.
[0060]
As a result, the current flowing through the push-pull circuit can be changed in accordance with the frequency characteristics required for each drive mode of the imaging apparatus, and as a result, low power consumption can be achieved.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing an embodiment of an output circuit of a solid-state imaging device according to the present invention.
FIG. 2 is a diagram showing a cross-sectional structure of a fourth-stage push-pull circuit.
FIG. 3 is a diagram showing the control signal dependence of the P well voltage of the Nch-MOS transistor and the N well voltage of the Pch-MOS transistor in the fourth-stage push-pull circuit.
FIG. 4 is a diagram illustrating control signal dependence of a threshold voltage of an Nch-MOS transistor and a threshold voltage of a Pch-MOS transistor in a fourth-stage push-pull circuit.
FIG. 5 is a diagram showing the control signal dependence of the current flowing in the fourth-stage push-pull circuit.
FIG. 6 is a circuit block diagram showing a second example of the peripheral part of the push-pull circuit.
FIG. 7 is a circuit block diagram showing a third example of the periphery of the push-pull circuit.
FIG. 8 is a circuit block diagram showing a fourth example of the periphery of the push-pull circuit.
FIG. 9 is a circuit diagram showing a conventional example of an output circuit having a push-pull circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Output circuit, 2 ... Source follower circuit, 3 ... Push pull circuit, 10 ... Control part, SW ... Changeover switch, Q17 ... Nch-MOS transistor, Q18 ... Pch-MOS transistor

Claims

１対のトランジスタ素子がプッシュプル接続された固体撮像装置用の出力回路に流れるアイドリング電流を制御する方法であって、
前記出力回路は、Ｎｃｈ−ＭＯＳトランジスタとＰｃｈ−ＭＯＳトランジスタとを前記１対のトランジスタ素子として有し、前記Ｎｃｈ−ＭＯＳトランジスタは基板上に設けられたＰウェル領域内に形成され、前記Ｐｃｈ−ＭＯＳトランジスタは前記基板上に設けられたＮウェル領域内に形成され、前記Ｐウェル領域および前記Ｎウェル領域の少なくとも一方は前記基板と電気的に分離されており、
前記Ｐウェル領域および前記Ｎウェル領域のうちの、前記基板と電気的に分離されている方のウェル領域に印加する電圧を変化させることにより、前記アイドリング電流を制御することを特徴とするアイドリング電流制御方法。A method of controlling an idling current flowing in an output circuit for a solid-state imaging device in which a pair of transistor elements are push-pull connected,
The output circuit includes an Nch-MOS transistor and a Pch-MOS transistor as the pair of transistor elements, and the Nch-MOS transistor is formed in a P well region provided on a substrate, and the Pch-MOS A transistor is formed in an N-well region provided on the substrate, and at least one of the P-well region and the N-well region is electrically isolated from the substrate;
The idling current is controlled by changing a voltage applied to a well region electrically isolated from the substrate of the P well region and the N well region. Control method.

１対のトランジスタ素子がプッシュプル接続された出力回路を有する固体撮像装置であって、
前記プッシュプル接続された１対のトランジスタ素子の少なくとも一方は、当該プッシュプル接続された１対のトランジスタ素子に流れるアイドリング電流を調整可能に構成されていることを特徴とする固体撮像装置。A solid-state imaging device having an output circuit in which a pair of transistor elements are push-pull connected,
At least one of the pair of push-pull connected transistor elements is configured to be capable of adjusting an idling current flowing through the push-pull connected pair of transistor elements.

前記Ｐウェル領域および前記Ｎウェル領域のうちの、前記基板と電気的に分離されている方のウェル領域に印加する電圧を変化させことにより、前記アイドリング電流を制御する制御部を備えたことを特徴とする請求項２に記載の固体撮像装置。A controller for controlling the idling current by changing a voltage applied to a well region of the P well region and the N well region that is electrically isolated from the substrate; The solid-state imaging device according to claim 2 , wherein

前記制御部は、入力された１つの制御信号に基づいて、前記Ｐウェル領域および前記Ｎウェル領域のそれぞれに対応する独立の制御電圧を生成し、この生成した制御電圧を、前記Ｐウェル領域および前記Ｎウェル領域のうちの対応するウェル領域に印加することを特徴とする請求項３に記載の固体撮像装置。The control unit generates an independent control voltage corresponding to each of the P well region and the N well region based on one input control signal, and the generated control voltage is used as the P well region and the N well region. The solid-state imaging device according to claim 3, wherein the solid-state imaging device is applied to a corresponding well region of the N well region.

それぞれ異なる信号レベルが設定された複数の制御信号の何れか１つを選択して前記制御部に入力する選択回路を備えたことを特徴とする請求項３に記載の固体撮像装置。The solid-state imaging device according to claim 3 , further comprising a selection circuit that selects any one of a plurality of control signals each having a different signal level and inputs the selected control signal to the control unit.

前記制御部は、前記Ｐウェル領域および前記Ｎウェル領域のそれぞれに対応する独立の制御回路を有し、
前記制御回路のそれぞれは、入力された１つの制御信号に基づいて、それぞれに対応する制御電圧を生成し、この生成した制御電圧を、それぞれに対応する前記ウェル領域に印加することを特徴とする請求項３に記載の固体撮像装置。The control unit has independent control circuits corresponding to the P well region and the N well region,
Each of the control circuits generates a control voltage corresponding to each of the control circuits based on one input control signal, and applies the generated control voltage to the corresponding well region. The solid-state imaging device according to claim 3 .

それぞれ異なる信号レベルが設定された複数の制御信号の何れか１つを選択して出力する複数の選択回路を備え、
前記選択回路のそれぞれは、前記独立の制御回路のうちのそれぞれに対応する方に、前記選択した制御信号を入力することを特徴とする請求項６に記載の固体撮像装置。A plurality of selection circuits for selecting and outputting any one of a plurality of control signals each having a different signal level;
The solid-state imaging device according to claim 6 , wherein each of the selection circuits inputs the selected control signal to a corresponding one of the independent control circuits.