JP4145003B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の製造工程における露光技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】
大規模半導体集積回路等のような固体素子における極微細パターンの形成には、主に光リソグラフィ法の一つである縮小投影露光法が用いられている。この方法は、フォトマスクあるいはレチクル(以下、マスクと言う)に形成されたマスクパターンを結像光学系を用いて基板上に縮小転写する方法である。
【0003】
縮小投影露光法における解像度の向上は、結像光学系の高開口数(NA)化、露光光の短波長化により推進されている。しかし、それ以上に固体素子の最小加工寸法の微細化要求があるため、変形照明露光法、位相シフトマスク露光法といった、いわゆる超解像露光法の開発、適用が進められている。
【0004】
位相シフトマスク露光法には、例えばレベンソン型位相シフトマスク、ハーフトーン型位相シフトマスクおよび補助パターン配置型位相シフトマスク等がある。レベンソン型位相シフトマスクは、マスク上における互いに隣接した開口部(光透過領域)間を透過した露光光間に180度の位相差を生じさせるマスクであり、パターンの配置ピッチが微細な領域において解像度を大幅に向上させる効果がある。例えばKrFエキシマレーザ光を露光光に用いる縮小投影露光法において、通常のマスクを用いた場合には充分な解像度を得ることの難しい最小加工ピッチ以下の寸法領域においても、レベンソン型位相シフトマスクを用いることにより、解像特性を大きく改善することができる。また、ハーフトーン型位相シフトマスクは、マスク基板上に遮光膜の代わりにハーフトーン膜を形成したマスクである。ハーフトーン膜は、露光光を数%透過し、かつハーフトーン膜を透過した露光光とハーフトーン膜が除去された開口部を透過した露光光との間に180度の位相差を生じさせる機能を有している。
【0005】
また、補助パターン配置型位相シフトマスクは、主開口部の周辺に、半導体ウエハ上には解像しない程度の大きさで、かつ主開口部を透過した露光光との間に180度の位相差を生じさせる補助パターンを配置したマスクであり、マスクパターンが密集して配置されていないような場合に用いることができる。例えば孤立ホールパターン転写用のマスクパターンにおいて、半導体ウエハ上に転写される主開口部の上下、左右の平面位置に半導体ウエハ上に転写されない寸法で、かつ主開口部を透過した露光光に対して180度の位相差を生じさせる補助パターンを配置する構造がある。これにより、主開口部の光強度プロファイルを改善して、解像特性を向上させることができる。この方法については、例えば特開平5−19446号公報に記載があり、密集パターン端部等での解像性を向上させるべく、密集パターンの端部、孤立パターンの周囲に補助パターンを配置する技術が開示されている。また、例えば特開平6−123963号公報には、隣接パターン間に補助パターンを配置する際に、隣接する補助パターンの各々を透過した光が干渉し合わないように、各々の補助パターンを斜めに配置するか、または、補助パターンを主開口に対して1つ配置する技術が開示されている。また、例えば特開平6−289591号公報には、主開口の配置自由度を向上させるべく、補助パターンを主開口に対して対称的にずらして配置する技術が開示されている。また、例えば特開平8−297359号公報には、マスクパターンのレイアウトを容易にすべく、主開口と補助パターンとを1単位セルとして、マスクパターンをレイアウトする技術が開示されている。また、例えば特開平11−84625号公報には、転写パターン形状補正と解像度の向上とを図るべく、主開口と補助パターン、密集主開口でのシフタの千鳥配置、メモリマット端に補助パターンを配置する構造が開示されている。
【0006】
【発明が解決しようとする課題】
ところで、上記光リソグラフィ技術においては、以下の課題があることを本発明者は見出した。
【0007】
すなわち、上記したようにレベンソン型位相シフトマスク技術は、密集した極微細パターンの解像性を向上させるには有効であるが、互いに隣接する主開口部の各々を透過した光の位相差を180度とするように位相シフタを配置せねばならないため、マスクパターンの配置によっては位相シフタを適切に配置できない場合が生じるという課題がある。
【0008】
また、補助パターン配置型位相シフトマスク技術において、主開口部の上下左右あるいは45度斜め方向に補助シフタパターンを配置する場合、隣接する補助パターンを透過した各々の光が干渉し合ってしまうので、その補助パターンを適切に配置できない場合が生じるという課題がある。
【0009】
すなわち、微細パターンが高密度化されるにつれて、ただ単純に位相シフタや補助パターンを配置することが困難となる。このため、パターンの転写に際して充分なプロセス裕度を確保することができず、パターンの形状不良や寸法精度の劣化等のような転写特性不良を招いたり、パターンの微細・高集積を阻害したりするという問題がある。
【0010】
本発明の目的は、高密度に配置される半導体集積回路パターンを充分なプロセス裕度で転写することのできる技術を提供することにある。
【0011】
また、本発明の目的は、半導体集積回路パターンの転写特性を向上させることのできる技術を提供することにある。
【0012】
また、本発明の目的は、半導体集積回路パターンの微細・高集積を推進することのできる技術を提供することにある。
【0013】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0014】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0015】
すなわち、本発明は、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光することにより、半導体基板上に所定のパターンを転写するものである。
【0016】
また、本発明は、半導体基板上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する第1露光工程、前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する第2露光工程、前記第1,第2露光工程後、前記ポジ型レジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、前記第1のマスクパターンは、ラインパターンを転写するパターンを有し、前記第2のマスクパターンは、前記ラインパターンを分断する複数の主光透過パターン、その周囲において前記主光透過パターンからの距離が略等距離となるように配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有するものである。
【0017】
また、本発明は、半導体基板上にポジ型のフォトレジスト膜を堆積する工程、前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する第1露光工程、前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する第2露光工程、前記第1,第2露光工程後、前記ポジ型レジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、前記第1のマスクパターンは、前記ホールパターンの第1のホールパターンを転写するパターンを有し、前記第2のマスクパターンは、前記ホールパターンの第2のホールパターンを転写する複数の主光透過パターン、その周囲において前記主光透過パターンからの距離が略等距離となるように配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有するものである。
【0018】
【発明の実施の形態】
1.紫外光:半導体分野では400nm前後から短波長で50nm以下程度までの電磁波を言うが、300nmより長波長を近紫外域、それ以下の短波長領域を遠紫外域と呼び、200nm以下を特に真空紫外域と言う。光源としては水銀アークランプ等のi線(波長:365nm)、KrFエキシマレーザ(波長:248nm)、ArF(波長:193nm)及びF2(波長:157nm)エキシマレーザ等がある。
【0019】
2.スキャンニング露光:細いスリット状の露光帯を、半導体ウエハとフォトマスク(又はレチクル、本願でフォトマスクと言うときはレチクルも含む広い概念を示す)に対して、スリットの長手方向と直交する方向に(斜めに移動させてもよい)相対的に連続移動(走査)させることによって、フォトマスク上の回路パターンを半導体ウエハ上の所望の部分に転写する露光方法。
【0020】
3.ステップアンドスキャン露光:上記スキャンニング露光とステッピング露光を組み合わせてウエハ上の露光すべき部分の全体を露光する方法であり、上記スキャンニング露光の下位概念に当たる。
【0021】
4.フォトマスク(光学マスク):基板上に光を遮光するパターンや光の位相を変化させるパターンを形成したもの。基板上とは、基板上面、基板上面に近接した内部領域または上空領域を含む(上面に近接した別の基板上に配置しても良い)。通常のフォトマスク(バイナリマスク)とは、基板上に光を遮光するパターンと光を透過するパターンとでマスクパターンを形成した一般的なフォトマスクのことを言う。以下、フォトマスクを単にマスクという。
【0022】
5.基板溝シフタ:石英等の透明マスク基板自体の表面に凹部を形成した位相シフタ。基板自体の表面とは、基板の表面に基板と材質が類似した膜を形成したものを含むものとする。
【0023】
6.基板上薄膜溝シフタ:基板上の遮光膜下に、シフタとして作用する目的に適合した厚さのシフタ膜を形成して、下地基板とのエッチング速度差等を利用する等して形成した溝型シフタ。
【0024】
7.溝シフタ:上記基板溝シフタ及び基板上薄膜溝シフタ等を含む上位概念で、遮光膜より下層の透明膜、透明基板等に凹部を形成したシフタ一般を言う。これに対して、遮蔽膜上にシフタ膜を配置する方式をシフタ膜上置き方式又は上置きシフタという。
【0025】
8.微細庇型溝シフタ:溝シフタの周辺(幅の狭い断面方向)で遮光膜が石英基板等の凹部側壁上端から凹部の内側へオーバハング状(又は庇状に)に、突き出た部分の長さPが単色露光光の波長λを基準とした場合に、40%(P/λ=40%を「庇長さ」と言う)以下である場合を言う。
【0026】
9.シフタの深さ:シフタ部の基板掘り込み深さは露光波長に依存し、位相を180度反転させる深さZは、Z=λ/(2(n−1))で表される。ただし、nは所定の露光波長の露光光に対する基板の屈折率、λは露光波長である。
【0027】
10.位相シフタ(位相シフトマスクパターン):少なくとも一つの位相シフタを有するマスク開口パターンを含むマスク上の回路パターン。例えば、ステッピング露光の単一ショット領域(ワンステップで露光する範囲)又はスキャンニング露光での単一のスキャンニングで露光する領域に対応するマスク上の回路パターン群で、例えば半導体ウエハ上の単位チップ領域又はその整数倍に相当するマスク基板上のマスクパターン(回路パターン)等を言う。
【0028】
11.補助光透過パターン(補助マスクパターン):一般に半導体ウエハ上に投影されたとき、その開口パターンに対応する独立した像を形成しないマスク上の開口パターンを言う。
【0029】
12.レベンソン型位相シフトマスク:空間周波数変調型位相シフトマスクとも呼ばれ、一般に遮光膜に遮光領域で隔てられ、相互に近接して複数の開口を設け、その位相を交互に反転した開口群から成る位相シフトマスク。大まかに分類すると、ラインアンドスペースパターンと交互反転ホールパターン(コンタクトホール用レベンソンパターンとも言う)等がある。
【0030】
13.補助パターン配置型位相シフトマスク:大まかに分類すると、孤立したラインパターンとホールパターン用に分類され、前者の代表は実開口パターンとその両側に設けられた補助シフタパターン(この位相反転パターンも等価である)であり、後者の代表はアウトリガタイプのホールパターン(中央の実開口とその周辺に設けられた複数の補助開口からなる)である。しかし、上記レベンソン型位相シフトマスクのマスクパターンの端部又は周辺には補助開口や補助シフタが設けられるので、実際のパターンでは両方式が混合する場合が多い。
【0031】
14.位相シフトマスク:本願で単に位相シフトマスクと言うときは、これらを総称して言うものとする。
【0032】
15.半導体ウエハ(以下、単にウエハという)または半導体基板とは、半導体集積回路の製造に用いるシリコン単結晶基板、SOI基板(一般にほぼ平面円形状)、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものの他、特に、そうでない旨明示された場合を除き、TFT(Tin-Film-Transistor)およびSTN(Super-Twisted-Nematic)液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【0033】
16.遮光領域、遮光パターン、遮光膜または遮光と言うときは、その領域に照射される露光光のうち、40%未満を透過させる光学特性を有することを示す。一般に数%から30%未満のものが使われる。一方、「光透過領域」、「光透過パターン」、「透明領域」、「透明膜」または「透明」言うときは、その領域に照射される露光光のうち、60%以上を透過させる光学特性を有することを示す。一般に90%以上のものが使用される。
【0034】
17.フォトレジストパターンは、感光性の有機膜をフォトリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるレジスト膜を含む。
【0035】
18.通常照明とは、非変形照明のことで、光強度分布が比較的均一な照明を言う。
【0036】
19.変形照明とは、中央部の照度を下げた照明であって、斜方照明、輪帯照明、4重極照明、5重極照明等の多重極照明またはそれと等価な瞳フィルタによる超解像技術を含む。
【0037】
20.解像度:パターン寸法は投影レンズの開口数NA(Numerical Aperture)と露光波長λで規格化して表現できる。本実施の形態においては、露光波長248nmのKrFエキシマレーザ光を、投影レンズのNAは0.68を主に用いた。したがって、異なる波長や異なるレンズNAを用いる場合は、解像度Rは、R=K1・λ/NA(K1はプロセスに依存して決まるある定数)で表されるので換算して用いれば良い。ただし、焦点深度DもD=K2・λ/(NA)2(K2はプロセスに依存して決まるある定数)で表されるので、焦点深度も異なる。
【0038】
21.転写パターン:マスクによってウエハ上に転写されたパターンであって、具体的には上記フォトレジストパターンおよびフォトレジストパターンをマスクとして実際に形成されたウエハ上のパターンを言う。
【0039】
22.ホールパターン:ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、スルーホール等の微細パターン。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
【0040】
23.ラインパターン:所定の方向に延在する帯状のパターンをいう。
【0041】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0042】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0043】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0044】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0045】
また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0046】
また、本実施の形態の説明に用いる図面においてマスクまたはそのデータを模式的に示す平面図であっても、図面を見易くするために、遮光パターンおよび位相シフタにハッチングを付す。
【0047】
(実施の形態1)
本実施の形態においては、例えば最小設計寸法が130nm程度の1G(ギガ)ビットDRAM(Dynamic Random Access Memory)級の大規模集積回路素子の製造工程に本発明を適用した場合を一例として説明する。
【0048】
まず、そのDRAMの製造方法の一例を説明する。なお、ここでは、DRAMの製造工程中の主として構造について説明し、その構造を形成するのための露光技術(上記マスクの構造を含む)については後述する。また、ここで用いる平面図において、左右水平方向をX方向とし、これに対して垂直な上下垂直方向をY方向として説明する。また、そのX方向に延びる仮想上な軸をX軸、Y方向に延びる仮想上な軸をY軸という。また、メモリセルパターンは、1交点メモリセルタイプ(あるいはオープンビットライン型)のパターンレイアウトを例示する。
【0049】
図1は、そのDRAMの製造工程中におけるメモリアレイの要部平面図を示している。また、図2〜図4は、それぞれ図1のA−A線、B−B線およびC−C線の断面図を示している。ウエハ1Wを構成する半導体基板(以下、単に基板という)1は、例えばp型の単結晶シリコンからなる。基板1の主面の分離領域には、例えば溝型の分離部(トレンチアイソレーション)2が形成されている。この分離部2は、基板1に掘られた溝内に絶縁膜が埋め込まれることで形成されている。また、基板1には、その分離部2によって複数の活性領域Lが形成されている。各々の活性領域Lは、図1に示すように、その周囲が分離部2に取り囲まれることで、図1の左右上下(水平垂直:XY)方向に対して斜めの方向に細長く延びる平面島状のパターンに形成されている。各々の活性領域Lには、例えば2個のメモリセル選択用MIS・FETが、各々のソース、ドレインの一方を共有する状態で形成される。
【0050】
活性領域LのY方向における配置ピッチ(ピッチ:対象とするパターンの中心から中心までの距離)Dy1は、例えば420nm程度(ウエハ上換算)である。また、活性領域LのX方向における配置ピッチDx1は、例えば520nm程度(ウエハ上換算)である。活性領域Lが、Y方向の1行毎にX方向にずれる寸法Dx2は、例えば260nm程度(ウエハ上換算)である。また、活性領域Lの短方向(幅方向:長手方向に垂直な方向)における配置ピッチD1は、例えば250nm程度(ウエハ上換算)である。さらに、活性領域Lの長手方向における配置間隔(間隔:対象とするパターンの対向する端から端までの距離)D2は、例えば160〜180nm程度(ウエハ上換算)である。
【0051】
上記溝型の分離部2の形成方法は、例えば次の通りである。まず、基板1の主面上に活性領域形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、上記活性領域Lの形成領域を覆い、それ以外の領域が露出されるようにパターン形成されている。このフォトレジストパターンについては後ほど詳細に説明する。続いて、そのフォトレジストパターンをエッチングマスクとして、基板1に対してエッチング処理を施すことにより、フォトレジストパターンから露出する基板1部分をエッチング除去する。これにより、基板1に、例えば深さ300〜400nm程度の溝(転写パターン)を形成する。その後、その溝の内部を含む基板1上に、例えば酸化シリコン膜からなる絶縁膜2aをCVD(Chemical Vapor Deposition)法で600nm程度の厚さで堆積する。この絶縁膜2aは、例えば酸素(またはオゾン)とテトラエトキシシラン(TEOS:Tetraethoxysilane)とをソースガスに用いたプラズマCVD法で堆積した後、1000℃程度のドライ酸化を行って膜を緻密化(デンシファイ)することで形成されている。その後、その絶縁膜2aを化学機械研磨(Chemical Mechanical Polishing;CMP)法で研磨(ポリッシュバック)する。このとき、溝の内部の絶縁膜2aの表面を活性領域Lの表面とほぼ同じ高さになるように平坦化する。このようにして溝型の分離部2を形成する。
【0052】
その後、基板1にホウ素(B)をイオン打ち込みすることによってp型ウエル3を形成し、続いてp型ウエル3の表面をフッ酸(HF)系の洗浄液で洗浄した後、基板1を熱酸化することによってp型ウエル3の活性領域Lの表面に酸化シリコン系の清浄なゲート絶縁膜4を形成する。ゲート絶縁膜4の厚さは、例えば二酸化シリコン換算膜厚で6nm程度である。なお、ゲート絶縁膜4は、酸化シリコン系の絶縁膜よりも誘電率が高い窒化シリコン系絶縁膜、金属酸化物系絶縁膜(酸化タンタル膜、酸化チタン膜など)であっても良い。これらの絶縁膜は、基板1上にCVD法やスパッタリング法で成膜することによって形成する。
【0053】
続く工程を図5〜図7に示す。図5は、上記DRAMの製造工程中における図1と同一箇所の要部平面図を示し、図6および図7は、それぞれ図5のA−A線およびB−B線の断面図を示している。この工程においては、基板1の主面上に複数本のワード線WL(ゲート電極5)を形成する。すなわち、基板1の主面上に、例えばリン(P)などをドープしたn型多結晶シリコン膜(膜厚70nm程度)、窒化タングステン(WN)または窒化チタン(TiN)からなるバリアメタル膜(膜厚5nm〜10nm程度)、タングステン(W)膜(膜厚100nm程度)およびキャップ絶縁膜6(膜厚150nm程度)を順次堆積した後、ワード線形成用のフォトレジストパターンをマスクにしてこれらの膜をドライエッチングすることにより、ワード線WL(ゲート電極5)を形成する。多結晶シリコン膜およびキャップ絶縁膜6はCVD法で堆積し、バリアメタル膜およびW膜はスパッタリング法で堆積する。キャップ絶縁膜6は、例えば窒化シリコン膜からなる。
【0054】
このワード線WLは、図5に示すように、図5のY方向に沿って延びる平面帯状のパターンで形成され、図5のX方向に沿って所定の間隔をおいて互いに平行となるように複数本配置されている。このワード線WLと、上記活性領域Lとは、互いに斜めに交差するように配置されている。ワード線WLにおいて活性領域Lと平面的に重なる部分が、メモリセル選択用MIS・FETのゲート電極5となる。上記したように各活性領域Lには2個のメモリセル選択用MIS・FETが配置されるので、各活性領域Lには2本のワード線WLが平面的に重なるようになっている。また、この構造のDRAMにおいて、上記活性領域Lの長手方向の配置間隔D2は、1本のワード線WLが配置される分の寸法しかない。
【0055】
続く工程を図8〜図10に示す。図8〜図10は、それぞれこの工程における上記図1のA−A線、B−B線およびC−C線に相当する部分の断面図を示している。この工程においては、p型ウエル3にヒ素(As)またはリン(P)をイオン打ち込みしてゲート電極5の両側のp型ウエル3にn型半導体領域7(ソース、ドレイン)を形成する。ここまでの工程により、メモリセル選択用MIS・FETQsが略完成する。続いて、基板1上に窒化シリコン等からなる絶縁膜8をCVD法等によって50nm程度の厚さで堆積する。なお、絶縁膜8は、隣接ワード線WL間を埋め込んでしまうことなく、ワード線WLの表面に薄く被着されている。
【0056】
続く工程を図11〜図14に示す。図11は、この工程における図1と同一箇所の要部平面図を示し、図12〜図14は、それぞれ図11のA−A線、B−B線およびC−C線の断面図を示している。この工程においては、基板1上に絶縁膜9を堆積した後、その絶縁膜9に、底面からn型半導体領域7が露出するような平面略円形状のコンタクトホール(第1のホールパターン)10aおよびコンタクトホール(第2のホールパターン)10bを形成する。すなわち、まず、基板1上に、酸化シリコン等からなる絶縁膜9をCVD法等によって600nm程度の厚さで堆積した後、その絶縁膜9の表面を化学機械研磨法等で平坦化する。続いて、絶縁膜9上に、コンタクトホール形成用のフォトレジストパターンを形成する。このフォトレジストパターンは、コンタクトホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。このフォトレジストパターンについては後ほど詳細に説明する。その後、そのフォトレジストパターンをエッチングマスクとして、ドライエッチング処理を施すことにより、そのフォトレジストパターンから露出する絶縁膜9,8部分をエッチング除去する。これにより、底面からメモリセル選択用MIS・FETQsのn型半導体領域7(ソース、ドレイン)が露出するようなコンタクトホール10a,10bを形成する。このエッチング処理に際して、酸化シリコン等からなる絶縁膜9のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン等からなる絶縁膜8のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール10a、10bを、ゲート電極5(ワード線WL)に対して自己整合(セルフアライン)に形成することができる。
【0057】
コンタクトホール10a,10bのうち、活性領域Lの中央に配置されるコンタクトホール10aは、n型半導体領域7とデータ線とを電気的に接続するためのホールパターン(転写パターン)である。また、活性領域Lの両端側に配置されるコンタクトホール10bは、n型半導体領域7と情報蓄積用容量素子の下部電極(蓄積電極)とを電気的に接続するためのホールパターン(転写パターン)である。
【0058】
コンタクトホール10a,10bは、例えば蜂の巣状に密集して配置されている。コンタクトホール10a,10bのY方向の配置ピッチDy2は、例えば280nm程度(ウエハ上換算)である。また、コンタクトホール10a,10bが、X方向の1列毎にY方向にずれる寸法Dy3は、例えば140nm程度(ウエハ上換算)である。コンタクトホール10a,10bのX方向の配置ピッチDx3は、例えば260nm程度(ウエハ上換算)である。
【0059】
また、コンタクトホール10a,10aのY方向の配置ピッチDy4は、例えば420nm程度(ウエハ上換算)である。コンタクトホール10a,10aのX方向の配置ピッチDx4は、例えば520nm程度(ウエハ上換算)である。
【0060】
また、コンタクトホール10b,10bのY方向の配置ピッチDy5は、例えば280nm程度(ウエハ上換算)である。コンタクトホール10b,10bのY方向の配置ピッチDy6は、例えば420nm程度(ウエハ上換算)である。さらに、コンタクトホール10b,10bのX方向の配置ピッチDx5は、例えば520nm(ウエハ上換算)程度である。
【0061】
続く工程を図15および図16に示す。図15および図16は、この工程における上記図1のA−A線およびB−B線に相当する部分の断面図を示している。この工程においては、図15および図16に示すように、コンタクトホール10a,10bの内部にプラグ11a,11bを形成する。プラグ11a,11bを形成するには、絶縁膜9上にリン(P)をドープしたn型多結晶シリコン膜をCVD法で堆積することによってコンタクトホール10a,10bの内部にこのn型多結晶シリコン膜を埋め込んだ後、コンタクトホール10a,10bの外部のn型多結晶シリコン膜を化学機械研磨法またはエッチバック法で除去する。
【0062】
続く工程を図17〜図20に示す。図17は、この工程における上記図1と同一箇所の要部平面図を示し、図18〜図20は、それぞれ図17のA−A線、B−B線およびC−C線の断面図を示している。この工程においては、基板1上に絶縁膜12を堆積した後、その絶縁膜12に、底面からプラグ11aの一部が露出するような平面略円形状のスルーホール13を形成する。すなわち、まず、基板1上(絶縁膜9およびプラグ11a,11bの上面上)に、例えば酸化シリコン等からなる絶縁膜12をCVD法等によって50nm程度の厚さで堆積した後、その絶縁膜12上に、データ線用のスルーホールを形成するためのフォトレジストパターンを形成する。このフォトレジストパターンは、データ線とプラグ11aとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。続いて、図17、図19および図20に示すように、そのフォトレジストパターンをエッチングマスクとして、そこから露出する絶縁膜12部分をエッチング除去することにより、スルーホール13を形成する。スルーホール13の平面配置ピッチは、上記したコンタクトホール10a,10bの平面配置ピッチよりも比較的広い。このため、このスルーホール13を形成するためのフォトレジストパターンは、ハーフトーン型位相シフトマスクで、照明光の干渉性を高くしたコヒーレンシ(σ)=0.3の露光条件(あるいは位相シフト法における通常の露光条件)で形成することができる。
【0063】
続く工程を図21〜図24に示す。図21は、この工程における上記図1と同一箇所の要部平面図を示し、図22〜図24は、それぞれ図21のA−A線、B−B線およびC−C線の断面図を示している。この工程においては、上記スルーホール13内にプラグ14を形成した後、これに接続されるデータ線DLを形成する。まず、プラグ14を形成するには、絶縁膜12上に、例えばスパッタリング法でチタン(Ti)膜と窒化チタン(TiN)膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜上にCVD法等でタングステン(W)膜を堆積することによってスルーホール13の内部にこれらの膜を埋め込んだ後、スルーホール13の外部のこれらの膜を化学機械研磨法で除去する。続いて、データ線DLを形成するには、例えば絶縁膜12上にスパッタリング法で窒化チタン(TiN)膜(膜厚10nm程度)を堆積し、続いて窒化チタン(TiN)膜上にCVD法等でタングステン(W)膜(膜厚50nm程度)を堆積した後、フォトレジストパターンをマスクにしてこれらの膜をドライエッチングする。
【0064】
続く工程を図25〜図28に示す。図25は、この工程における上記図1と同一箇所の要部平面図を示し、図26〜図28は、それぞれ図25のA−A線、B−B線およびC−C線の断面図を示している。この工程においては、基板1上に絶縁膜15および絶縁膜16を堆積した後、その絶縁膜15,16および絶縁膜12に、底面からプラグ11bの一部が露出するような平面略円形状のスルーホール17を形成する。
【0065】
すなわち、まず、基板1上(絶縁膜12の上面およびデータ線DLの表面上)に、例えば酸化シリコン等からなる絶縁膜15をCVD法等によって300nm程度の厚さで堆積し、続いて化学機械研磨法でその表面を平坦化する。続いて、その絶縁膜15上に、例えば窒化シリコンからなる絶縁膜16をCVD法等によって50nm程度の厚さで堆積した後、その上に、例えば多結晶シリコン膜をCVD法等によって堆積する。その後、その多結晶シリコン膜上に、情報蓄積用容量素子用のスルーホールを形成するためのフォトレジストパターンを形成した後、それをエッチングマスクとして多結晶シリコン膜においてスルーホール形成領域に孔を開口することにより、ハードマスク18を形成する。このフォトレジストパターンは、情報蓄積用容量素子の下部電極と、プラグ11bとを接続するためのスルーホール形成領域が露出され、それ以外が覆われるようなパターンとなっている。この場合のスルーホールの平面配置ピッチは、上記したコンタクトホール10a,10bの平面配置ピッチよりも比較的広いので、そのフォトレジストパターンは、レベンソン型位相シフトマスクを用いて、位相シフト法における通常の露光条件で形成することができる。ハードマスク18を形成した後、基板1上に、さらに多結晶シリコン膜をCVD法等によって堆積し、これを異方性のドライエッチング法等によってエッチバックすることにより、ハードマスク18の孔の内側面にサイドウォール18aを形成する。その後、図25、図26および図28に示すように、そのハードマスク18およびサイドウォール18aをエッチングマスクとして、そこから露出する絶縁膜16,15,12部分をエッチング除去することにより、スルーホール17を形成する。
【0066】
スルーホール17は、その径がその下部のコンタクトホール10bの径よりも小さくなるように形成する。また、スルーホール17は、その中心がその下部のコンタクトホール10bの中心よりもデータ線DLから離れる方向にオフセットする。このように、スルーホール17の径をその下部のコンタクトホール10bの径よりも小さくし、かつその中心をデータ線DLから離れる方向にオフセットすることにより、メモリセルサイズを縮小した場合においても自己整合コンタクト(Self Align Contact;SAC)技術を用いることなく、スルーホール17(の内部に埋め込まれるプラグ)とデータ線DLとのショートを防止することができる。また、スルーホール17の径をその下部のコンタクトホール10bの径よりも小さくすることにより、それらの中心をずらしても両者のコンタクト面積を十分に確保することができる。
【0067】
続く工程を図29〜図31に示す。図29〜図31は、この工程における上記図1のA−A線、B−B線およびC−C線に相当する部分の断面図を示している。この工程においては、ハードマスク18およびサイドウォール18aをドライエッチングで除去した後スルーホール17の内部にプラグ19を形成し、さらにプラグ19の表面にバリアメタル膜20を形成する。プラグ19およびバリアメタル膜20を形成するには、まず絶縁膜16の上部に、リン(P)をドープしたn型多結晶シリコン膜をCVD法で堆積することによってスルーホール17の内部にn型多結晶シリコン膜を埋め込んだ後、スルーホール17の外部のn型多結晶シリコン膜を化学機械研磨法(またはエッチバック)で除去する。またこのとき、スルーホール17の内部のn型多結晶シリコン膜をオーバー研磨(オーバーエッチング)し、プラグ19の表面を絶縁膜16の表面よりも下方に後退させることによって、プラグ19の上部にバリアメタル膜20を埋め込むスペースを確保する。次に、絶縁膜16の上部にスパッタリング法でTiN膜を堆積することによって、プラグ19の上部のスルーホール17内にTiN膜を埋め込んだ後、スルーホール17の外部のTiN膜を化学機械研磨法(またはエッチバック)で除去する。この種のバリアメタル材料としては、TiNの他、ルテニウム(Ru)シリサイドやチタン(Ti)−アルミニウム(Al)−シリコン(Si)合金などを用いることもできる。
【0068】
続く工程を図32および図33に示す。図32および図33は、この工程における上記図1のA−A線およびC−C線に相当する部分の断面図を示している。この工程においては、絶縁膜16およびバリアメタル膜20上に、例えば酸化シリコン等からなる絶縁膜21をCVD法等によって堆積した後、その上に、反射防止膜およびフォトレジスト膜をスピン塗布し、これをキャパシタ孔形成用のフォトレジストパターン22に形成する。
【0069】
DRAMのメモリセルを構成する情報蓄積用容量素子の下部電極は、次の工程でこの絶縁膜21に形成する孔(凹部)の内部に形成される。従って、絶縁膜21の膜厚がこの下部電極の高さとなるので、下部電極の表面積を大きくして蓄積電荷量を増やすためには、絶縁膜21を厚い膜厚(0.8μm程度)で堆積する必要がある。絶縁膜21は、例えば酸素とテトラエトキシシラン(TEOS)とをソースガスに用いたプラズマCVD法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【0070】
また、フォトレジストパターン22は、反射防止膜とその上のフォトレジスト膜とで構成されている。このフォトレジスト膜は、厚い膜厚の絶縁膜21をエッチングするので、エッチング過程での膜減りを考慮し、その膜厚を480nm程度とする。下層の反射防止膜はフォトレジスト膜を露光現像によってパターニングした後、そのフォトレジストパターンをエッチングマスクとしてドライエッチング処理が施されることで、既にパターニングされている。絶縁膜21の膜厚が0.8μm程度の場合は、フォトレジストパターン22をエッチングマスクとしたエッチングが可能であるが、絶縁膜21が上記した値よりも厚い場合は、エッチングマスクとしてタングステン等からなるハードマスクの転写が必要である。
【0071】
続く工程を図34〜図36に示す。図34は、この工程における上記図1と同一箇所の要部平面図を示し、図35および図36は、それぞれ図34のA−A線およびC−C線の断面図を示している。この工程においては、フォトレジストパターン22をマスクにしてその下層の絶縁膜21をドライエッチングすることにより、その底面にスルーホール17内のバリアメタル膜20の表面が露出する深い孔(凹部)23を形成する。孔23は、ワード線WLの延在方向に長辺を有し、かつデータ線DLの延在方向に短辺を有する矩形の平面パターンで構成され、長辺方向の径は、例えば220nm程度、短辺方向の径は、例えば130nmである。また、長辺方向の隣接する孔23との間隔および短辺方向の隣接する孔23との間隔は、それぞれ、例えば130nmである。
【0072】
図37は、孔23内に、情報蓄積用容量素子24を形成した際の断面図を示している。情報蓄積用容量素子24は、下部電極24aと、その表面に形成された容量絶縁膜24bと、プレート電極24cとを有している。下部電極24aは、例えばドープトポリシリコン膜からなり、プラグ19,10bを通じてメモリセル選択MISQsの一方のn型半導体領域7と電気的に接続されている。容量絶縁膜24bは、例えば窒化シリコン膜、窒化シリコン膜と酸化シリコン膜との積層膜あるいは酸化タンタル(TaO5)等からなる。プレート電極24cは、キャパシタ孔23を埋め込むドープトポリシリコン膜と、その上に堆積されたタングステン等のような金属膜とを有している。プレート電極24cにおいてキャパシタ孔23内における部分を埋め込み性の良好なドープトポリシリコン膜とすることにより、アスペクト比の高いキャパシタ孔23を良好に埋め込むことが可能となっている。
【0073】
容量絶縁膜24bは、上記した材料の他に、例えば上記BST膜、BaTiO3(チタン酸バリウム)、PbTiO3(チタン酸鉛)、PZT(PbZrXTi1-XO3)、PLT(PbLaXTi1-XO3)、PLZTなどのペロブスカイト型金属酸化物からなる高(強)誘電体で構成することもできる。その場合、下部電極24aは、ルテニウム等を用いることが好ましい。また、プレート電極24cは、容量絶縁膜24b上に、ルテニウム、窒化チタンおよびタングステン膜を堆積することで構成すると良い。プレート電極24cのタングステン膜は、プレート電極24cと上層配線とのコンタクト抵抗を低減する機能を有し、窒化チタン膜は、容量絶縁膜24bからタングステン膜へのガス(酸素や水素)の拡散による抵抗増大を防ぐ機能を有している。
【0074】
ここまでの工程により、情報蓄積用容量素子24が完成し、メモリセル選択用MIS・FETQsとこれに直列に接続された情報蓄積容量素子24とで構成されるDRAMのメモリセルが略完成する。その後、情報蓄積用容量素子24の上部に層間絶縁膜を挟んで2層程度の配線を形成し、最上層の配線の上部にパッシベーション膜を形成するがこれらの図示は省略する。
【0075】
次に、本実施の形態において、上記DRAMの製造工程で用いた露光技術について説明する。
【0076】
まず、本実施の形態の多重露光処理で用いた露光装置の一例を図38に示す。露光装置25は、例えば縮小比4:1の走査型縮小投影露光装置(以下、スキャナとも言う)である。露光装置25の露光条件は、例えば次の通りである。すなわち、露光光には、例えばKrFエキシマレーザ光(露光波長λ=248nm)を用い、光学レンズの開口数NA=0.68、より高い位相シフトの効果を得るために露光光の干渉性を高めた照明条件であるコヒーレンシ(σ:sigma)値=0.3の条件とした。ただし、露光光は、上記したものに限定されるものではなく種々変更可能であり、例えば波長が193nmのArFエキシマレーザや波長が157nmのF2レーザを用いても良い。
【0077】
露光光源25aから発する光は、フライアイレンズ25b、アパーチャ25c、コンデンサレンズ25d1、25d2及びミラー25eを介してマスク26を照明する。光学条件のうち、コヒーレンシはアパーチャ25cの開口部の大きさを変化させることにより調整した。マスク26上には異物付着によるパタン転写不良等を防止するためのペリクル27が設けられている。マスク26上に描かれたマスクパターンは、投影レンズ25fを介して試料基板であるウエハ1W(基板1)上に投影される。なお、マスク26は、マスク位置制御手段25gで制御されたマスクステージ25h上に載置され、その中心と投影レンズ25fの光軸とは正確に位置合わせがなされている。
【0078】
ウエハ1Wは、ウエハステージ25i上に真空吸着されている。ウエハステージ25iは、投影レンズ25fの光軸方向、すなわちZ方向に移動可能なZステージ25j上に載置され、さらにXYステージ25k上に搭載されている。Zステージ25j及びXYステージ25kは、主制御系25mからの制御命令に応じてそれぞれの駆動手段25n1,25n2によって駆動されるので、所望の露光位置に移動可能である。その位置はZステージ25jに固定されたミラー25pの位置として、レーザ測長機25qで正確にモニタされている。また、ウエハ1W(基板1)の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてZステージ25jを駆動させることにより、ウエハ1Wの表面は常に投影レンズ25fの結像面と一致させることができる。
【0079】
ウエハ1W上に形成された回路パターンに対してマスク26上の回路パターンを重ね合わせ露光する場合、ウエハ1W上に形成されたマークパターンの位置をアライメント検出光学系25rを用いて検出し、その検出結果からウエハを位置決めして重ね合わせ転写する。主制御系25mはネットワーク装置25sと電気的に接続されており、露光装置25の状態の遠隔監視等が可能となっている。
【0080】
図39は、上記露光装置1の露光動作を模式的に示した図である。マスク26と、ウエハ1Wとは鏡面対称関係になるので、露光処理に際して、マスク26の走査(スキャン)方向と、ウエハ1Wの走査(スキャン)方向とは逆向きになる。マスクステージ25h上に載置されたマスク26と、ウエハステージ25i上に載置されたウエハ1Wは、所定の駆動比率で正確に同期してスキャン駆動される。スキャナの縮小比は4:1、が主流なので、ウエハ1Wの駆動距離=1に対してマスク26の駆動距離=4となる。露光光EPがスリットSLを介することで形成されたスリット状の露光領域が、マスク26のスキャン動作により、マスク26上をスキャンすることにより、マスク26上のマスクパターンをウエハ1Wの主面上に露光、転写するようになっている(上記スキャンニング露光)。
【0081】
ところで、マスクパターンを結像光学系を介して基板上に転写する場合、光学系の誤差である収差の影響により転写パターンの形状劣化や転写位置シフト(ずれ)等の影響が生じる。結像光学系の収差は露光フィールド内に分布して存在している。この収差量は、Zernike(ゼルニケ)収差関数で表すことができ、各収差成分の大きさは各項の係数に対応している。収差のうち、例えば3次のコマ収差、5次の収差であるTrefoil(トレホイル)収差は、転写パターンの形状劣化や位置ずれを生じさせることが分かっている。
【0082】
上記スキャナの場合、例えば上記スリット状の露光領域の幅(短)方向に走査してパターンを転写する場合、レンズ収差は基本的にスリット状の露光領域の長手方向にのみ分布することになる。したがって、マスク26上に、上記スリット状の露光領域の幅方向(すなわち、スキャン方向)に沿って複数のパターンを配置しておき、これを多重露光する場合、基板上の同じ位置に転写されるパターン間で、各パターンが影響を受けるレンズ収差量は同一になる。すなわち、転写パターンが同じであれば、上記スキャン方向に対して収差起因の転写パターン位置ずれは同じになる。したがって、上記形状劣化や位置ずれ等を低減または無くすことができる。
【0083】
転写パターンの転写位置シフト量は、収差量だけではなくパターン配置にも依存して変化する。例えば配置ピッチに依存して転写位置シフト量が変化するが、スキャナでは上記スリット状の露光領域の長手方向に対して一次元的なシフト量分布となる。このため、マスクパターン位置補正は一次元的に行えば良いので、ステッパの場合よりも補正が簡便になる。
【0084】
また、スキャナの場合、最大露光フィールドサイズがステッパの22mm角に比較して、例えば25×33mmと大きくなり、より大きな半導体チップを1枚のマスク26上にのせられるという利点がある。これにより、1枚のマスク26上に搭載可能な2重露光用の最大チップサイズを逐次移動型縮小投影露光装置(以下、ステッパ)の22mm×11mmよりも大きく、例えば25mm×16.5mmまで拡大することができる。
【0085】
なお、図38および図39においては、露光装置の機能を説明するために必要な部分のみを示したが、その他の通常の露光装置(スキャナやステッパ)に必要な部分は通常の範囲で同様である。また、本発明の技術思想は、ステッパを用いた露光技術に適用することもできる。ステッパの場合、例えば22×22mm角の露光チップを一度に露光して基板上にマスクパターンを転写する。ただし、収差は、この露光チップ内で分布して存在しているので、ステッパを用いた場合、露光チップ内の位置に依存して転写パターン形状が変化したり、転写パターン位置が収差が無い場合の理想位置に対してずれた位置に転写される。例えば同一マスク上に2種類のマスクパターンを配置し、これを重ね合わせて多重露光する場合を考える。基板上に多重露光される各パターンに対して収差量が異なるため、基板上に転写した際の転写パターン位置シフト量も異なってくる。このため、各パターン間での転写位置シフト量が異なり、この位置シフトの影響による2種類のパターン間の相対的な重ね合わせずれが生じてしまう恐れがある。
【0086】
ステッパの場合、収差量が露光チップ内で二次元的に分布しているため、上記転写パターン位置シフトを補正するためのマスク上での転写パターン位置補正が複雑になってくる。また、同一マスク基板上に2ショット分のマスクパターンを配置するため、露光可能チップサイズの制限、基板1枚当たりの露光ショット数の増加に伴うスループットの低下も懸念される。また、マスクを2枚にした場合、基板上に多重転写されるパターンが影響を受ける収差の量は同等となるが、前述のようにマスクを入れ替えて同一基板上に多重露光するため、スループットの低下が懸念される。以上のことを考慮すると、スキャナを用いることにより、2重露光処理をより簡便、かつ高精度に行うことができる。
【0087】
次に、本実施の形態において用いたマスクについて説明する。
【0088】
まず、上記図1等に示した活性領域L(溝型の分離部2)を形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。
【0089】
図40(a)は、上記図1等に示した活性領域Lを形成するためのフォトレジストパターンRLの要部平面図を示し、(b)は(a)のA−A線の断面図を示している。図40(a)は平面図であるが、図面を見易くするために、フォトレジストパターンRLにハッチングを付す。
【0090】
このフォトレジストパターンRLにおいては、上記したように活性領域Lの長手方向の隣接間隔D2を、例えば160〜180nm程度と極めて近接したものにすることが要求されている(上記したようにワード線WLが1本分配置できる程度の間隔)。すなわち、要求されるパターンの配置ピッチが微細である。このため、通常のマスクを用いた露光処理では、光強度のスロープがなだらかになり現像後のフォトレジストパターンの後退量が大きくなる、パターンの長手方向に対して充分な光強度が得られ難い等の理由から、上記のような微細な配置ピッチを持たせた状態でパターンを形成することが非常に困難である。そのため、このフォトレジストパターンRLを転写するためのマスクとしては、レベンソン型位相シフトマスクを用いることが必要であった。
【0091】
ここで、通常のレベンソン型位相シフトマスク技術で行われているように、フォトレジストパターンRLを、レベンソン型位相シフトマスクを用いてネガ型のフォトレジスト膜に転写しようとした場合を考える。上記したように、レベンソン型位相シフトマスクでは、隣接する光透過領域を透過した各々の光の位相差を180度とすることが必要であるが、フォトレジストパターンRLのレイアウトでは、これを転写するための光透過領域が3パターン以上がそれぞれ位相シフタ配置が必要な距離で近接して配置されているため、その近接する全ての光透過領域間で透過光の位相差が180度になるように位相シフタを配置することができない。すなわち、その近接する光透過領域の中で少なくとも一対は各々の透過光が同位相となってしまう場合が必ず生じる。
【0092】
そこで、本実施の形態においては、図1に示した活性領域Lのパターンを形成するためのフォトレジストパターンRLを形成する際に、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ1W(基板1)上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。活性領域Lの分離にあたっては、斜め方向に延びる帯状パターンと、その所定部分を分断するホールパターンとに分離した。
【0093】
図41は、上記活性領域形成用のフォトレジストパターンを形成するためのマスク26の第1のマスクパターン28Aを示しており、(a)はその要部平面図、(b)は(a)のA−A線の断面図、(c)は(b)の位相シフタ部分の拡大断面図を示している。
【0094】
図41のマスク26を構成するマスク基板26aは、例えば透明な合成石英ガラスからなり、その主面上には、図40(a)に示すようなマスクパターン28Aが形成されている。このマスクパターン28Aは、XY方向に対して斜め方向に延びるライン/スペースパターンを露光するためのパターンであり、XY方向に対して斜め(例えばX軸方向に対して約28°傾斜)方向に帯状に延びる遮光パターン26bと、光透過パターン26cとを有している。この遮光パターン26bと光透過パターン26cとは、そのパターン幅(短)方向に沿って交互に配置されている。そのうち、遮光パターン26bを挟んで互いに隣接する光透過パターン26c,26cの一方に位相シフタSが配置されている。これにより、その互いに隣接する光透過パターン26c,26cを透過した各々の光に180度の位相差が生じるようになっている。すなわち、その各々の光が互いに180度反転するようになっている。なお、寸法Dx10は、例えば520nm程度(ウエハ上換算)である。また、寸法Dy10は、例えば280nm程度(ウエハ上換算)である。
【0095】
マスクパターン28Aを構成する遮光パターン26bは、例えばクロム、酸化クロムまたはそれらの積層膜等のような遮光膜によって形成されている。また、光透過パターン26cは、上記遮光膜が除去されて形成されている。位相シフタSは、図41(b),(c)に示すように、例えば溝シフタとなっている。すなわち、位相シフタSは、マスク基板26aに所定深さ(上記Zの式)の溝が掘られることで形成されている。上記の例では、例えば露光波長248nmのKrFを用いているので、位相シフタSの溝の深さZは、例えば245nm程度である。
【0096】
また、ここでは、この溝シフタが上記微細庇型溝シフタの場合を例示している。すなわち、位相シフタSの溝の周辺(幅の狭い断面方向)においてマスク基板26aが溝幅方向にオーバハングされており、その結果、位相シフタSに面した遮光パターン26bの端部が庇状に突き出た構造となっている。その遮光パターン26bの突き出た部分の庇長さPの最適値は、パターンピッチや光学条件等に依存するが縮小比4:1のスキャナ用マスクで0.15μm程度である。このような庇構造とすることにより、光の導波管効果を抑制することができ、透過光の光強度が位相シフタSの側壁からの影響により減衰するのを抑制できる。したがって、多重露光処理に際して、このマスク26を用いることにより、ウエハ1W上に転写されるパターンの寸法精度を向上させることが可能となる。
【0097】
ところで、図41に示したマスクパターン28Aは、X軸方向に対して約28度傾いたライン/スペースパターンである。このため、このパターンを可変矩形ビームのベクタースキャン方式の電子線露光装置で描画する場合には、斜めパターンを多数の矩形で分割、近似して斜めパターンを描画することになる。すなわち、図41に示したマスクパターンレイアウトは、電子線描画データでは、図42に模式的に示すように微小な階段状のパターンとなる。このため、マスクパターン描画時の電子線ショット数が増加し、描画時間が増加してしまうという問題がある。そこで、このような斜めパターンを転写するマスクパターンのレイアウトでは、マスクパターン描画時の露光ショット数が少なくなるように、マスクパターンをレイアウトすることが好ましい。図43は、ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウトの一例である。ここでは、光透過パターン26cを、例えば65nm(=Dx11)×135nm(Dy11)の複数の微細な矩形パターンに分割し、その矩形パターンを、例えばY方向に35nm(=Dy12)ずつずらしながらX方向に沿って並べて配置した。このときの矩形パターン寸法はマスク上では4倍の260nm×540nmとなるが、この大きさは電子線露光装置で描画する際に1ショットで描画可能な大きさである。Y方向に対するずらし量Dy12=35nmは、ピッチDy10=280nmの1/8、X方向の矩形の大きさ65nmは、ピッチDx12=260nmの1/4の値とした。X方向の刻みが、Y方向よりも大きいのは、斜めパターンの角度がX方向から約28度傾いたためである。なお、ラスタスキャン型電子線(EB)描画装置を用いる場合は、描画方式が異なるため、パターンレイアウトは、斜め方向のパターンでも良い。また、セルプジックシタン方式のEB描画装置では、斜めパターンの一部分を1つのセル図形として、これをつなぎ合わせて描画する方法等を用いることもできる。さらに、矩形パターン以外に斜めパターン(例えば三角形パターン)も転写可能な開口部を有するアパーチャを用いて描画することも可能である。
【0098】
図41のマスクパターン28Aのみをポジ型のフォトレジスト膜に露光した場合を図44に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜Rは、ポジ型なので、仮に現像処理をすると(実際には多重露光後に現像処理を行う)、露光された領域(白抜きの領域)が除去される。このマスクパターン28Aのみでは、図44において斜め方向に延在する帯状のフォトレジストパターンR(すなわち、ラインパターン形成用のフォトレジストパターン)が形成され、島状のフォトレジストパターンを形成することはできない。そこで、その帯状のフォトレジストパターンRの所定箇所を部分的に除去することで、島状のフォトレジストパターンを形成するための第2のマスクパターンを用意し、これを重ね露光することが必要となる。
【0099】
図45は、その重ね合わせ露光に用いる上記活性領域形成用のフォトレジストパターンを形成するためのマスク26の第2のマスクパターン28B部分を示しており、(a)はその要部平面図、(b)は(a)のA−A線の断面図を示している。
【0100】
図45のマスク基板26aの主面上に形成されたマスクパターン28Bは、図41のマスクパターン28Aで露光されずに残された図43の帯状のフォトレジストパターンRにおいて活性領域Lの長手方向の隣接間隔に当たる部分を露光することで、島状のフォトレジストパターンを形成するためのパターンである。
【0101】
このマスクパターン28Bは、主光透過パターン26c1と、その周囲に配置された補助光透過パターン26c2とを有している。主光透過パターン26c1および補助光透過パターン26c2は、例えば平面四角形状に形成されている。主光透過パターン26c1の平面寸法は、例えば200×200nm程度(ウエハ上換算)である。また、補助光透過パターン26c2の平面寸法は、主光透過パターン26c1の平面寸法よりも相対的に小さく、フォトレジスト膜に転写されないような大きさに形成されており、例えば100×100nm程度(ウエハ上換算)である。ここでは、主光透過パターン26c1に位相シフタSが配置されている。これにより、主光透過パターン26c1と補助光透過パターン26c2とを透過した各々の光に180度の位相差が生じるようになっている。位相シフタSは、例えば上記マスクパターン28Aと同様に上記微細庇型溝シフタとなっている。位相シフタSの溝の深さは、上記マスクパターン28Aの位相シフタSの溝の深さと同じである。
【0102】
第2のマスクパターン28Bにおいて、X方向(第2方向)に隣接する主光透過パターン26c1,26c1間のピッチDx13は、パターンの最小近接ピッチであり、その距離は、例えば2×0.33×(λ/NA)〜2×0.45×(λ/NA)nm程度、ウエハ上で120〜160nm程度の範囲となっている。ここでは、X方向に隣接する主光透過パターン26c1のピッチDx13は、例えば260nm程度(ウエハ上換算)。Y方向(第1方向)に隣接する主光透過パターン26c1,26c1の隣接ピッチは、上記X方向に隣接する主光透過パターン26c1,26c1の隣接ピッチよりも長い。ここでは、Y方向に隣接する主光透過パターン26c1のピッチDy13は、例えば420nm程度(ウエハ上換算)である。Y方向に隣接する主光透過パターン26c1と、補助光透過パターン26c2とのピッチDy14は、例えば280nm程度(ウエハ上換算)である。
【0103】
ところで、一般的には、マスクパターン28Bの設計に当たっては、主光透過パターンのみを配置し、互いに隣接する主光透過パターンの一方に位相シフタを配置することが考えられる。しかし、このマスクパターン28Bの場合は、X方向に隣接する主光透過パターンのピッチが最小近接距離であり、また、Y方向に関しても位相シフタ配置が必要となる距離で近接して配置されていて狭いので、普通に位相シフタを配置することができない。そこで、本実施の形態においては、主光透過パターンの周囲に補助光透過パターンを配置し、各々を透過した光を180度反転させるようにすることで、解像度を向上させることが可能となっている。その場合に、補助光透過パターンも、ただ単純に配置すると不具合が生じるので工夫がなされている。以下、補助光透過パターンの配置について説明する。
【0104】
補助パターンの配置方法としては、図46に示すように、X方向、Y方向のそれぞれの方向に対して主光透過パターン26c1間の中間位置に配置する方法もある。この場合、X方向とY方向とで主光透過パターン26c1と、補助光透過パターン26c2との距離が若干異なるため、位相シフト効果もX方向とY方向とで異なってくる。このため、ウエハ1W(基板1)上に投影される光学像が楕円形状になり、図40のフォトレジストパターンRLの長手方向の隣接間部分の上下に位置するフォトレジストパターンRL部分が、第2のマスクパターン28Bの主光透過パターン26c1を透過した光の影響で細る恐れがある。
【0105】
また、図47に示すように、各主光透過パターン26c1に対してそれぞれ上下左右位置にほぼ等距離に4個の補助光透過パターン26c2が配置されるようにレイアウトする方法もある。この場合、主光透過パターン26c1の周辺に補助光透過パターン26c2がY方向に140nmピッチで配置されるレイアウトとなる。しかし、この場合は、補助光透過パターン26c2の平面寸法をウエハ上換算で100nm角の矩形パターンとしたため、補助光透過パターン26c2間のスペースがウエハ上換算で40nmと非常に小さくなってしまう。このため、マスクの製造が非常に困難となってしまう。
【0106】
そこで、図45に示したように、本実施の形態のマスクパターン28Bにおいては、各主光透過パターン26c1の中心からその周辺の各補助光透過パターン26c2の中心までの距離がほぼ等しくなるように、補助光透過パターン26c2を配置している。すなわち、補助光透過パターン26c2は、中心が主光透過パターン26c1の中心と同一とする六角形の角に、補助光透過パターン26c2の中心が位置するように配置されている。そして、主光透過パターン26c1の周辺の補助光透過パターン26c2は、主光透過パターン26c1の中心を通過するXYの両軸に対して左右上下対称に配置されている。
【0107】
また、別の観点からは、次のように言える。すなわち、補助光透過パターン26c2は、主光透過パターン26c1の中心を通過するY軸(第1方向の軸)上には配置されているが、主光透過パターン26c1の中心を通過するX軸(第2方向の軸)上には配置されず、X軸から上下Y方向に離間した位置にX軸を中心線として対称になるように配置されている。
【0108】
また、さらに別の観点からは、次のように言える。すなわち、図48の二点鎖線に示すように、2個の補助光透過パターン26c2を内包するようなユニットセルUCを仮定することができる。各ユニットセルUC内の2個の補助光透過パターン26c2は、Y方向に沿って配置される2個の主光透過パターン26c1の中心を通過するY軸上に配置されている。また、その2個の補助光透過パターン26c2は、X方向に沿って配置される2個の主光透過パターン26c1の中心を通過するX軸には配置されず、そのX軸を中心線として対称となるように配置されている。
【0109】
このようなマスクパターン28Bのレイアウトにおいては、各主光透過パターン26c1に対するウエハ1W(基板1)上の投影光学像を、ほぼ円形とすることができる。また、図1の活性領域Lの長手方向の隣接間の上下位置において、フォトレジストパターンの変形を小さく抑えることができる。
【0110】
上記第1のマスクパターン28Aのデータと、第2のマスクパターン28Bのデータとの重ね合わせた状態を図49に示す。点線は、第1のマスクパターン28Aを示し、実線は、第2のマスクパターン28Bを示している。第1のマスクパターン28Aの遮光パターン26b上に、第2のマスクパターン28Bの主光透過パターン26c1および補助光透過パターン26c2が配置される。
【0111】
次に、多重露光処理に関する技術について説明する。
【0112】
まず、本実施の形態において、上記活性領域転写用のマスクの全体平面図を図50に示す。ここには、1枚のマスク26の主面(同一面)に、例えば2つの転写領域30A,30Bが配置されている場合が例示されている。各々の転写領域30A,30Bは、例えば平面長方形状に形成されており、各々の長辺が平行になるように所定の距離を隔てて配置されている。各転写領域30A,30Bは、例えば1個の半導体チップを転写する領域に相当する。このマスク構造は、半導体チップの平面寸法が小さく、1枚のマスク内に2つの半導体チップ転写領域を配置可能な場合に適している。
【0113】
転写領域30Aのメモリセル領域には、図41に示した第1のマスクパターン38Aが配置され、転写領域30Bのメモリセル領域には、図45に示した第2のマスクパターン38Bが配置されている。上記多重露光処理に際しては、転写領域30Aの第1のマスクパターン28Aと、転写領域30Bの第2のマスクパターン28Bとが正確に位置決めされてウエハ1W(基板1)上のポジ型のフォトレジスト膜に転写される。活性領域L(フォトレジストパターンRL)の長手方向寸法は、主に第2のマスクパターン28Bの寸法や第2のマスクパターン28Bをウエハ1W上に露光する際の露光量の調整により最適化することができる。これにより、所望のフォトレジストパターン寸法を得ることが可能となる。
【0114】
なお、メモリセル領域以外のマスクパターンは多重露光ではなく通常の露光で転写したので、そのマスクパターンは転写領域30A内に配置した。また、メモリセル領域以外のマスクパターンを多重露光で転写するようにしてもかまわない。また、上記転写領域30A,30B内には、実質的に集積回路を構成するパターンの他、例えば重ね合わせに用いるマークパターン、重ね合わせ検査に用いるマークパターンまたは電気的特性を検査する際に用いるマークパターン等のような実質的に集積回路を構成しないパターンも含まれている。また、転写領域30A,30Bの外周の遮光領域には、マスク基板26aの一部が露出されて、マスクアライメントマークや計測用マーク等のような他の光透過パターン26dが形成されている。これら光透過パターン26dは、フォトレジスト膜に転写されないような領域か、あるいは露光時に露光光が照射されないようにマスキングブレードで隠されている。
【0115】
次に、多重露光処理の具体例を説明する。まず、例えば転写領域30Aのパターンが露光されないようにマスキング(遮光)した状態で、転写領域30Bのパターンをウエハ1W(基板1)主面上のポジ型のフォトレジスト膜に露光した後、連続して今度は転写領域30Bのパターンが露光されないようにマスキング(遮光)した状態で、転写領域30Aのパターンを、既にウエハ1W上のポジ型のフォトレジスト膜に転写(潜像)された転写領域30Bのパターンに重ね合わせて多重露光する方法がある。
【0116】
また、別の方法としては、転写領域30Aと転写領域30Bとの平面寸法を同一にして、転写領域30A,30Bを一括してウエハ1W上のポジ型のフォトレジスト膜に転写した後、マスク26を各転写領域30A,30BのY方向寸法(幅)分だけY方向に移動して露光ショットが半分ずつ重なるようにした状態で露光することにより多重露光する方法がある。
【0117】
前者の方法では、各転写領域30A,30Bに対してそれぞれ最適な露光量、光学条件を用いた露光が可能である。一方、後者の方法は、転写領域30A,30Bが共に同一露光量、同一光学条件での露光となるため、マスクパターンの最適化が必要であるが、前者の方法よりもスループットの点で有利である。
【0118】
また、上記の例では1枚のマスク26に第1、第2のマスクパターン28A,28Bを配置した場合について説明したが、これに限定されるものではなく、例えば2枚のマスクを用いて多重露光する方法もある。すなわち、第1、第2のマスクパターン28A,28Bをそれぞれ別々のマスクに配置し、マスクを交換しながら多重露光をする方法である。この場合、マスクを入れ換えて露光するので、ショットサイズは通常の露光と同様に露光装置の最大露光フィールドまで大きくとることができる。また、露光条件を各パターン毎に最適な値に設定することができるので、露光マージンや露光条件を良好に設定することが可能である。この方法は、半導体チップの平面寸法が大きく、1枚のマスクに2つの半導体チップ転写領域を配置できないような場合に特に適している。
【0119】
なお、このような多重露光処理が終了した後、通常の現像処理および洗浄乾燥処理等のような一連の処理を施すことにより、図40に示したフォトレジストパターンRLを形成する。
【0120】
上記の例では、位相シフタSが溝シフタ(微細庇型溝シフタ)の場合について説明したが、これに限定されるものではない。例えば図51(a)に示すように、上記基板上薄膜溝シフタとすることもできる。この場合、マスク基板26aの表面上には、シフタ膜26eが形成されている。シフタ膜26eは、位相シフタとして作用する目的に適合した厚さ(=上記Zの式)で形成されており、例えばマスク基板26aと同等または同程度の光透過率および屈折率のSOG(Spin On Glass)等からなる。位相シフタSを形成する溝は、遮光パターン26bから露出する所定の光透過パターン26c(主光透過パターン26c1)のシフタ膜26eをマスク基板26aの表面が露出されるまで除去することで形成されている。この場合、位相シフタS用の溝の形成に際して、マスク基板26aとシフタ膜26eとのエッチング選択比を高くし、シフタ膜26eのエッチング速度の方がマスク基板26aのエッチング速度よりも速くなるようにする。すなわち、マスク基板26aをエッチングストッパとして位相シフタS用の溝を形成する。これにより、その溝の深さ(すなわち、シフタ膜26eの厚さ)および溝底面の平坦性を極めて高い精度で形成できる。このため、透過光の位相誤差を大幅に低減または無くすことができるので、ウエハ1W(基板1)上に転写されるフォトレジストパターンの寸法精度を大幅に向上させることが可能となる。
【0121】
また、図51(b)に示すように、溝に代えて透明膜26fを位相シフタSとすることもできる。この場合、透明膜26fの厚さを、上記位相シフタS用の溝の深さZの式で表すことができる。
【0122】
次に、上記図11等に示したコンタクトホール10a,10bのパターンを形成する際に用いたフォトレジストパターンを形成するための露光技術について説明する。なお、最小配置ピッチは、例えば260nm程度、最小設計寸法は、例えば170nm程度である。
【0123】
図52(a)は、上記図11等に示したコンタクトホール10a,10bを形成するためのフォトレジストパターンRCの要部平面図を示し、(b)は(a)のA−A線の断面図を示している。図52(a)は平面図であるが、図面を見易くするために、フォトレジストパターンRCにハッチングを付す。
【0124】
図52(a)に示すように、フォトレジストパターンRCの開口部31a,31b(コンタクトホール10a,10bが形成される部分)は、平面的に蜂の巣状に密集して配置されている。配置ピッチDx3は、例えば260nm程度、配置ピッチDy2は、例えば280nmであり、1列毎に140nm(=Dy2)ずれたパターン配置となっている。このように密集して配置されたパターンを転写するには、レベンソン型位相シフトマスクを用いることが必要である。しかし、図52(a)のようなパターン配置では、最近接パターン間の位相差が全て180度となるように位相シフタを配置できない。そこで、マスクパターンを2枚に分割して、多重露光によりパターンを転写することが必要になってくる。
【0125】
そこで、本実施の形態においては、図11に示したコンタクトホール10a,10bのパターンを形成するためのフォトレジストパターンを形成する際においても、フォトレジスト膜としてポジ型のフォトレジスト膜を用い、かつ、複数のマスクパターンをウエハ1W(基板1)上のポジ型のフォトレジスト膜の同一箇所に重ねて露光する多重露光法を採用した。
【0126】
コンタクトホール10a,10bの分離にあたっては、レベンソン型位相シフトマスク技術を使用可能な寸法およびマスクパターンレイアウトを持つ第1のパターン群と、第1のパターン群以外のパターンからなる第2のパターン群とに分離した。具体的には、例えば第1のパターン群を情報蓄積用容量素子用のコンタクトホール10bのパターン群とし、第2のパターン群をデータ線用のコンタクトホール10aのパターン群とした。
【0127】
図53は、上記コンタクトホール形成用のフォトレジストパターンを形成するためのマスク26の第1のマスクパターン28Cを示しており、(a)はその要部平面図、(b)は(a)のA−A線の断面図、(c)は(b)の位相シフタ部分の拡大断面図を示している。
【0128】
この第1のマスクパターン28Cは、情報蓄積用容量素子用のコンタクトホール10bのパターン群を露光するためのパターンであり、例えば平面四角形状の複数の光透過パターン26c3を有している。各光透過パターン26c3の平面寸法は、例えば200×200nm程度である。光透過パターン26c3のうち、互いに隣接するもののいずれか一方には位相シフタSが配置されており、その互いに隣接する光透過パターン26c3を透過した各々の光の位相が180度反転するようになっている。Y方向に沿って並んで配置され、かつ、透過光の位相が180度互いに反転する2個の光透過パターン26c3,26c3の対は、Y方向に配置ピッチDy21だけずれながらX方向に沿って配置されている。
【0129】
なお、X方向に隣接する光透過パターン26c3の配置ピッチDx20は、例えば260nm程度(ウエハ上換算)、Y方向に隣接する光透過パターン26c3の配置ピッチDy20は、例えば280nm程度(ウエハ上換算)、Y方向に隣接する光透過パターン26c3において透過光がの同位相のものの配置ピッチDy21は、例えば420nm程度(ウエハ上換算)である。また、この場合の遮光パターン26b、位相シフタSの構成は、前記したのと同じなので説明を省略する。
【0130】
このような第1のマスクパターン28Cのみをポジ型のフォトレジスト膜に露光した場合を図54に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると(実際には多重露光後に現像処理を行う)、露光された領域(白抜きの領域)が除去される。上記マスクパターン28Cのみでは、情報蓄積容量素子用のコンタクトホール10b用の開口部31bのみが開口されるフォトレジストパターンR(すなわち、第1のホールパターン形成用のフォトレジストパターン)が形成され、データ線用のコンタクトホール10a用の開口部31aを開口することができない。そこで、データ線用のコンタクトホール10aを形成するための第2のマスクパターンを用意し、これを重ね露光することが必要となる。なお、X方向に隣接する開口部31b,31bの配置ピッチDx21は、例えば上記配置ピッチDx20の2倍の520nm程度(ウエハ上換算)である。
【0131】
本実施の形態においては、そのデータ線用のコンタクトホール10aを形成するための第2のマスクパターンとして、前記図45に示した第2のマスクパターン28Bと同じものを用いた。
【0132】
この第2のマスクパターンとして、通常のマスクを用いた場合は、第2のマスクパターンは、図45に示した第2のマスクパターン28Bの主光透過パターン26c1のみが配置されたマスクパターンレイアウトとなる。その第2のマスクパターンを用いた時のウエハ1W(基板1)上の投影光学像を図45に示した第2のマスクパターン28Bを用いた場合の投影光学像と比較すると、後者の方が位相シフト効果が得られるため、形状および寸法精度の高いより良好な光学像が得られる。
【0133】
このような第2のマスクパターン28Bのみをポジ型のフォトレジスト膜に露光した場合を図55に模式的に示す。露光光が照射された領域を白抜きとし、露光光が照射されなかった領域にハッチングを付す。フォトレジスト膜は、ポジ型なので、仮に現像処理をすると(実際には多重露光後に現像処理を行う)、露光された領域(白抜きの領域)が除去される。上記第2のマスクパターン28Bのみでは、データ線用のコンタクトホール10a用の開口部31aのみが開口されるフォトレジストパターンR(すなわち、第2のホールパターン形成用のフォトレジストパターン)が形成される。なお、X方向に隣接する開口部31a,31aの配置ピッチDx22は、例えば上記配置ピッチDx3の2倍の520nm程度(ウエハ上換算)である。
【0134】
したがって、前記図53の第1のマスクパターン28Cと、前記図45の第2のマスクパターンとを重ね露光した後、現像、洗浄・乾燥処理等の一連の処理を施すことにより、図52に示したフォトレジストパターンRCを形成することができる。
【0135】
上記第1のマスクパターン28Cのデータと、第2のマスクパターン28Bのデータとの重ね合わせた状態を図56に示す。点線は、第1のマスクパターン28Cを示し、実線は、第2のマスクパターン28Bを示している。第1のマスクパターン28Aの光透過パターン26c3と、第2のマスクパターン28Bの補助光透過パターン26c2とが重なって配置されている。すなわち、第2のマスクパターン28Bの補助光透過パターン26c2は、第1のマスクパターン28Aの光透過パターン26c3内に配置されている。
【0136】
そこで、図45の第2のマスクパターン28Bのパターンデータを作成する際、例えば次のようにする。まず、コンタクトホール10a,10bの配置の通りに、光透過パターンを配置したパターンデータを作成する。このとき、コンタクトホール10a,10bは、別層(データ層)でレイアウトする。コンタクトホール10bは、図53のマスクパターン28cに対応し、コンタクトホール10aは図47のマスクパターン26において光透過パターン26c1のみに対応する。すなわち、マスクパターン28Cをある層(データ層)でレイアウトし、マスクパターン26c1を別層(データ層)でレイアウトする。そして、その図53の第1のマスクパターン28Cのデータを演算処理することにより、上記補助光透過パターン26c2の大きさにした後、そのデータと、上記コンタクトホール10aの配置の通りに光透過パターンを配置したデータとを合成する。このようにすることで、上記第2のマスクパターン28Bのパターンデータを作成する。
【0137】
また、コンタクトホール10a,10b形成用のフォトレジストパターンを多重露光処理で露光する際のマスクパターンデータの分割処理を、上記ユニットセルUC(図48参照)の観点で説明すると、例えば次の通りである。すなわち、ユニットセルUCの頂点に位置する光透過パターンのデータと、ユニットセルUCの内部に配置される光透過パターンのデータとに分けている。ユニットセルUCの頂点に位置する光透過パターンのデータは、第2のマスクパターン28Bのウエハ上に転写される光透過パターン26c1のデータとし、ユニットセルUCに内包される光透過パターンのデータは、第1のマスクパターン28Cのデータとしている。
【0138】
このような第1、第2のマスクパターン28C,28Bを用いた多重露光処理において、マスクの全体構成(図50参照)や多重露光処理方法については、前記したのと同じなので説明を省略する。
【0139】
次に、前記DRAMの製造工程において、上記以外の露光工程で用いたマスクについて説明する。
【0140】
図57(a)は、前記図5等に示したワード線WL(ゲート電極5)を形成する際に用いたマスク26の要部平面図を示し、(b)はそのA−A線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン28Dは、図57(a)のY方向に延びる帯状の遮光パターン26bおよび光透過パターン26c4を有している。そして、互いに隣接する光透過パターン26c4,26c4のいずれか一方に位相シフタSが配置されている。光透過パターン26c4の幅の寸法Dx30は、例えば130nm程度(ウエハ上換算)、光透過パターン26c4および遮光パターン26bの両方の幅を合わせた寸法Dx31は、例えば260nm程度(ウエハ上換算)である。なお、露光装置および露光条件は、図38で説明したのと同じである。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【0141】
次に、図58(a)は、前記図17等に示したデータ線用のスルーホール13を形成する際に用いたマスク26の要部平面図を示し、(b)はそのA−A線の断面図を示している。ここではハーフトーン型の位相シフトマスクを用いた。このマスクパターン28Eは、例えば平面四角形状の複数の光透過パターン26c5を有している。光透過パターン26c5の平面寸法は、例えば220×220nm程度(ウエハ上換算)である。なお、露光装置は、図38で説明したのと同じであり、例えば露光光学条件は、NA=0.68、σ=0.30の条件を用いた。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【0142】
図59(a)は、前記図21等に示したデータ線DLを形成する際に用いたマスク26の要部平面図を示し、(b)はそのA−A線の断面図を示している。ここでは、レベンソン型位相シフトマスクを用いた。このマスクパターン28Fは、図59(a)のX方向に延びる帯状の遮光パターン26bおよび光透過パターン26c6を有している。そして、互いに隣接する光透過パターン26c6,26c6のいずれか一方に位相シフタSが配置されている。光透過パターン26c6の幅の寸法Dy30は、例えば170nm程度(ウエハ上換算)、光透過パターン26c6および遮光パターン26bの両方の幅を合わせた寸法Dy31は、例えば420nm程度(ウエハ上換算)である。なお、露光装置および露光条件は、図38で説明したのと同じである。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【0143】
次に、図60(a)は、前記図25等に示した情報蓄積容量素子用のスルーホール17を形成する際に用いたマスク26の要部平面図を示し、(b)はそのA−A線の断面図を示している。ここではレベンソン型位相シフトマスクを用いた。このマスクパターン28Gは、例えば平面四角形状の複数の光透過パターン26c7を有している。光透過パターン26c7の平面寸法は、例えば200×200nm程度(ウエハ上換算)である。なお、露光装置は、図38で説明したのと同じでああり、例えば露光光学条件は、NA=0.68、σ=0.30の条件を用いた。フォトレジスト膜にはポジ型のレジスト膜を用いた。
【0144】
次に、図34等に示した孔23(蓄積容量パターンを形成する)を形成する際の露光技術について説明する。この場合は上記多重露光処理を行った。第1のマスクパターンは、前記図59で示したのと同じである。ただし、光透過パターン26c6の幅の寸法が、例えば150nm程度(ウエハ上換算)である。一方、図61は、第2のマスクパターン28Hを示している。図61(a)は、そのマスクの要部平面図、(b)はそのA−A線の断面図である。この第2のマスクパターン28Hにおいては、レベンソン型位相シフトマスク技術を用いた。このマスクパターン28Hは、図61(a)のY方向に延びる帯状の遮光パターン26bおよび光透過パターン26c8を有している。そして、互いに隣接する光透過パターン26c8,26c8のいずれか一方に位相シフタSが配置されている。光透過パターン26c6の幅の寸法Dx40は、例えば130nm程度(ウエハ上換算)、光透過パターン26c8および遮光パターン26bの両方の幅を合わせた寸法Dy41は、例えば260nm程度(ウエハ上換算)である。なお、露光装置は、図38で説明したのと同じであり、例えば露光光学条件は、NA=0.68、σ=0.30の条件を用いた。フォトレジスト膜にはネガ型のレジスト膜を用いた。
【0145】
このような本実施の形態の代表的な効果を記載すると、次の通りである。
(1).微細配置された1つの半導体集積回路パターンを複数のマスクパターンに分割し、その複数のマスクパターンを露光に際して重ね露光することで、上記1つの半導体集積回路パターンをウエハ上に転写することにより、高密度に配置された半導体集積回路パターンを充分なプロセス裕度で転写することが可能となる。
(2).上記(1)により、半導体集積回路装置の性能を向上させることが可能となる。(3).上記(1)により、半導体集積回路装置の製造歩留まりを向上させることが可能となる。
(4).上記(3)により、半導体集積回路装置の製造コストを低減させることが可能となる。
(5).微細配置された1つの半導体集積回路パターンを複数のマスクパターンに分割し、その複数のマスクパターンを露光に際して重ね露光することで、上記1つの半導体集積回路パターンをウエハ上に転写することにより、位相シフタや補助光透過パターンの配置を容易にすることができるので、マスクパターンの設計および製造を容易にすることが可能となる。
【0146】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0147】
例えば前記実施の形態においては筒状の情報蓄積容量素子を持つDRAMの製造方法に本発明を適用した場合について説明したが、これに限定されるものではなく情報蓄積用容量素子の構造は種々変更可能である。
【0148】
また、前記実施の形態の多重露光処理に際して変形照明等を用いても良い。
【0149】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるDRAMに適用した場合について説明したが、それに限定されるものではなく、例えばSRAM(Static Random Access Memory)またはフラッシュメモリ(EEPROM;Electric Erasable Programmable Read Only Memory)等のようなメモリ回路を有する半導体集積回路装置、マイクロプロセッサ等のような論理回路を有する半導体集積回路装置あるいはメモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体集積回路装置にも適用できる。
【0150】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
(1).本発明によれば、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光して半導体基板上に所定のパターンを転写することにより、高密度に配置される半導体集積回路パターンを充分なプロセス裕度で転写することが可能となる。
(2).本発明によれば、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光して半導体基板上に所定のパターンを転写することにより、微細・高集積な半導体集積回路パターンの転写特性を向上させることが可能となる。
(3).本発明によれば、密集されたパターンを、位相シフタを配置することが可能な複数のマスクパターンに分割し、それを多重露光して半導体基板上に所定のパターンを転写することにより、半導体集積回路パターンの微細・高集積を推進することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部平面図である。
【図2】図1のA−A線の断面図である。
【図3】図1のB−B線の断面図である。
【図4】図1のC−C線の断面図である。
【図5】図1に続く半導体集積回路装置の製造工程中における要部平面図である。
【図6】図5のA−A線の断面図である。
【図7】図5のB−B線の断面図である。
【図8】図5に続く図1のA−A線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図9】図5に続く図1のB−B線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図10】図5に続く図1のC−C線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図11】図8〜図10に続く半導体集積回路装置の製造工程中における要部平面図である。
【図12】図11のA−A線の断面図である。
【図13】図11のB−B線の断面図である。
【図14】図11のC−C線の断面図である。
【図15】図11に続く図1のA−A線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図16】図11に続く図1のB−B線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図17】図15および図16に続く半導体集積回路装置の製造工程中における要部平面図である。
【図18】図17のA−A線の断面図である。
【図19】図17のB−B線の断面図である。
【図20】図17のC−C線の断面図である。
【図21】図17に続く半導体集積回路装置の製造工程中における要部平面図である。
【図22】図21のA−A線の断面図である。
【図23】図21のB−B線の断面図である。
【図24】図21のC−C線の断面図である。
【図25】図21に続く半導体集積回路装置の製造工程中における要部平面図である。
【図26】図25のA−A線の断面図である。
【図27】図25のB−B線の断面図である。
【図28】図25のC−C線の断面図である。
【図29】図25に続く図1のA−A線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図30】図25に続く図1のB−B線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図31】図25に続く図1のC−C線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図32】図29〜図31に続く図1のA−A線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図33】図32と同一工程時の図1のC−C線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図34】図32および図33に続く半導体集積回路装置の製造工程中における要部平面図である。
【図35】図34のA−A線の断面図である。
【図36】図34のC−C線の断面図である。
【図37】図34に続く図1のA−A線に相当する部分の半導体集積回路装置の製造工程中における要部断面図である。
【図38】本発明の一実施の形態である半導体集積回路装置の製造工程で用いた露光装置の説明図である。
【図39】図38の露光装置の露光動作を模式的に示した説明図である。
【図40】(a)は図1等に示した活性領域を形成するためのフォトレジストパターンの要部平面図、(b)は(a)のA−A線の断面図である。
【図41】(a)は図40に示したフォトレジストパターンを転写するためのフォトマスクにおける第1のマスクパターンの要部平面図、(b)は(a)のA−A線の断面図、(c)は(b)の位相シフタ部分の拡大断面図である。
【図42】図41のマスクパターンの電子線描画データの平面図である。
【図43】ウエハプロセスで充分な解像特性が得られる範囲内の大きさの階段状パターンとしたマスクパターンレイアウト例を示す平面図である。
【図44】図41のマスクパターンのみをフォトレジスト膜に転写した場合のフォトレジストパターンの要部平面図である。
【図45】(a)は図40に示したフォトレジストパターンを転写するためのフォトマスクにおける第2のマスクパターンの要部平面図、(b)は(a)のA−A線の断面図である。
【図46】(a)は本発明者が検討したフォトマスクの要部平面図、(b)は(a)のA−A線の断面図である。
【図47】(a)は本発明者が検討したフォトマスクの要部平面図、(b)は(a)のA−A線の断面図である。
【図48】図45のマスクパターンの説明図である。
【図49】図41のマスクパターンと図45のマスクパターンとを重ねて示した説明図である。
【図50】本実施の形態の半導体集積回路装置の製造工程で用いたフォトマスクの全体平面図である。
【図51】(a)および(b)は位相シフトマスクの変形例を示すフォトマスクの要部断面図である。
【図52】(a)は、図11等に示したコンタクトホールを形成するためのフォトレジストパターンの要部平面図、(b)は(a)のA−A線の断面図である。
【図53】(a)は図11等に示したコンタクトホールを形成するための第1のマスクパターンを有するフォトマスクの要部平面図、(b)は(a)のA−A線の断面図である。
【図54】図53の第1のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図55】図45の第2のマスクパターンのみをポジ型のフォトレジスト膜に露光した場合を模式的に示すフォトレジストパターンの要部平面図である。
【図56】図53の第1のマスクパターンのデータと、図45の第2のマスクパターンのデータとの重ね合わせた状態の説明図である。
【図57】(a)は図5等に示したワード線(ゲート電極)を形成する際に用いたフォトマスクの要部平面図、(b)は(a)のA−A線の断面図である。
【図58】(a)は図17等に示したデータ線用のスルーホールを形成する際に用いたマスク26の要部平面図、(b)はそのA−A線の断面図である。
【図59】(a)は、前記図21等に示したデータ線DLを形成する際に用いたマスク26の要部平面図、(b)はそのA−A線の断面図である。
【図60】(a)は、図25等に示した情報蓄積容量素子用のスルーホールを形成する際に用いたマスクの要部平面図、(b)はそのA−A線の断面図である。
【図61】(a)は、図34等に示した孔を形成する際に用いたマスクの要部平面図、(b)はそのA−A線の断面図である。
【符号の説明】
1 半導体基板
1W 半導体ウエハ
2 分離部
2a 絶縁膜
3 p型ウエル
4 ゲート絶縁膜
5 ゲート電極
6 キャップ絶縁膜
7 n型半導体領域
8 絶縁膜
9 絶縁膜
10a コンタクトホール(第1のホールパターン)
10b コンタクトホール(第2のホールパターン)
11a,11b プラグ(ホール内配線)
12 絶縁膜
13 スルーホール
14 プラグ
15 絶縁膜
16 絶縁膜
17 スルーホール
18 ハードマスク
18a サイドウォール
19 プラグ
20 バリアメタル膜
21 絶縁膜
22 フォトレジストパターン
23 孔
24 情報蓄積用容量素子
24a 下部電極
24b 容量絶縁膜
24c プレート電極
25 露光装置
25a 露光光源
25b フライアイレンズ
25c アパーチャ
25d1,25d2 コンデンサレンズ
25e ミラー
25f 投影レンズ
25g マスク位置制御手段
25h マスクステージ
25i ウエハステージ
25j Zステージ
25k XYステージ
25m 主制御系
25n1,25n2 駆動手段
25p ミラー
25q レーザ測長機
25r アライメント検出光学系
25s ネットワーク装置
26 フォトマスク
26a マスク基板
26b 遮光パターン
26c 光透過パターン
26c1 主光透過パターン
26c2 補助光透過パターン
26c3 光透過パターン
26c4〜26c8 光透過パターン
26d 光透過パターン
26e シフタ膜
26f 透明膜
27 ペリクル
28A 第1のマスクパターン
28B 第2のマスクパターン
28C 第1のマスクパターン
28D マスクパターン
28E マスクパターン
28G マスクパターン
28H マスクパターン
30A,30B 転写領域
31a,31b 開口部
R フォトレジストパターン
RL フォトレジストパターン
RC フォトレジストパターン
S 位相シフタ
WL ワード線
DL データ線
SL スリット
EP 露光光
Z 深さ
UC ユニットセル
Claims (39)
- (a)半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
(b)前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する工程、
(c)前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する工程、
(d)前記(b),(c)工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
(e)前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、
前記第1のマスクパターンは、ラインパターンを転写するパターンを有し、
前記第2のマスクパターンは、前記ラインパターンを分断する複数の主光透過パターン、その周囲において前記主光透過パターンの中心と中心を同一にする六角形の角部に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する第1方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第1方向に対して垂直に交差する第2方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンは、ライン状に形成された複数の遮光パターン、それを挟むように配置された一対の光透過パターン、前記一対の光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する前記第1方向の軸上に配置され、前記第1方向に対して垂直に交差する前記第2方向の軸上に配置されず、その第2方向の軸を中心線として対称に配置されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第2方向の軸上に沿って隣接する主光透過パターンのピッチは、最近接ピッチであり、露光処理における露光光の波長をλ、露光装置の光学レンズの開口数をNAとすると、前記最近接ピッチは、前記半導体基板上の寸法換算で0.66/(λ/NA)〜0.9/(λ/NA)nmの範囲であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンおよび前記第2のマスクパターンを同一マスク基板に形成したフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理と、前記第2のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理の条件と、前記第2のマスクパターンを用いた露光処理の条件とを同一とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(b)工程は、前記第1のマスクパターンが形成された第1のフォトマスクを用いて露光処理を行い、
前記(c)工程は、前記第1のフォトマスクとは異なるフォトマスクであって前記第2のマスクパターンが形成された第2のフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理と、前記第2のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記所定のパターンがDRAMの活性領域のパターンであることを特徴とする半導体集積回路装置の製造方法。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向の隣接間隔は、前記DRAMの1本分のワード線が配置される程度の寸法であることを特徴とする半導体集積回路装置の製造方法。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向は、前記DRAMのワード線の長手方向に対して傾斜していることを特徴とする半導体集積回路装置の製造方法。 - 請求項12記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの描画パターンをレイアウトする際に、その活性領域のパターンをエネルギービームの1ショットで転写可能な複数の矩形に分割してレイアウトすることを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
(b)前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する工程、
(c)前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する工程、
(d)前記(b),(c)工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
(e)前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、
前記第1のマスクパターンは、ラインパターンを転写するパターンを有し、
前記第2のマスクパターンは、前記ラインパターンを分断する複数の主光透過パターン、その周囲に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する第1方向の軸上に配置され、前記第1方向に対して垂直に交差する第2方向の軸上に配置されず、その第2方向の軸を中心線として対称に配置され、
前記主光透過パターンの中心を通過する前記第1方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第1方向に対して垂直に交差する前記第2方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
(b)前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する工程、
(c)前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する工程、
(d)前記(b),(c)工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
(e)前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板に所定のパターンを転写する工程を有し、
前記第1のマスクパターンは、ラインパターンを転写するパターンを有し、
前記第2のマスクパターンは、複数のユニットセルを規則的に配置してなり、
前記複数のユニットセルの各々は、第1方向の軸上に中心を配置する2個の主光透過パターン、前記第1方向に対して垂直に交差する第2方向の軸上に中心を配置する2個の主光透過パターン、前記第1方向の軸上に配置され、前記第2方向の軸上に配置されず前記第2方向の軸を中心線として対称に配置された2個の補助光透過パターン、前記主光透過パターンおよび補助光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する前記第1方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって、前記第1方向に対して垂直に交差する前記第2方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンは、ライン状に形成された複数の遮光パターン、それを挟むように配置された一対の光透過パターン、前記一対の光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法において、
前記第2方向の軸上に沿って隣接する主光透過パターンのピッチは、最近接ピッチであり、露光処理における露光光の波長をλ、露光装置の光学レンズの開口数をNAとすると、前記最近接ピッチは、前記半導体基板上の寸法換算で0.66/(λ/NA)〜0.9/(λ/NA)nmの範囲であることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンおよび前記第2のマスクパターンを同一マスク基板に形成したフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項18記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理と、前記第2のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理の条件と、前記第2のマスクパターンを用いた露光処理の条件とを同一とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法において、
前記(b)工程は、前記第1のマスクパターンが形成された第1のフォトマスクを用いて露光処理を行い、
前記(c)工程は、前記第1のフォトマスクとは異なるフォトマスクであって前記第2のマスクパターンが形成された第2のフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項21記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理と、前記第2のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法において、
前記所定のパターンがDRAMの活性領域のパターンであることを特徴とする半導体集積回路装置の製造方法。 - 請求項23記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向の隣接間隔は、前記DRAMの1本分のワード線が配置される程度の寸法であることを特徴とする半導体集積回路装置の製造方法。 - 請求項23記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの長手方向は、前記DRAMのワード線の長手方向に対して傾斜していることを特徴とする半導体集積回路装置の製造方法。 - 請求項25記載の半導体集積回路装置の製造方法において、
前記活性領域のパターンの描画パターンをレイアウトする際に、その活性領域のパターンをエネルギービームの1ショットで転写可能な複数の矩形に分割してレイアウトすることを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
(b)前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する工程、
(c)前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する工程、
(d)前記(b),(c)工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
(e)前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、
前記第1のマスクパターンは、前記ホールパターンの第1のホールパターンを転写するパターンを有し、
前記第2のマスクパターンは、前記ホールパターンの第2のホールパターンを転写する複数の主光透過パターン、その周囲において前記主光透過パターンの中心と中心を同一にする六角形の角部に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する第1方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第1方向に対して垂直に交差する第2方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。 - 請求項27記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンは、前記第1のホールパターンを転写する複数の光透過パターン、前記複数の光透過パターン間に配置された遮光パターン、前記遮光パターンを挟んで互いに隣接する前記光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項27記載の半導体集積回路装置の製造方法において、
前記第2のマスクパターンにおいて前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する前記第1方向の軸上に配置され、前記第1方向に対して垂直に交差する前記第2方向の軸上に配置されず、その第2方向の軸を中心線として対称に配置されることを特徴とする半導体集積回路装置の製造方法。 - 請求項27記載の半導体集積回路装置の製造方法において、
前記第2方向の軸上に沿って隣接する主光透過パターンのピッチは最近接ピッチであり、露光処理における露光光の波長をλ、露光装置の光学レンズの開口数をNAとすると、前記最近接ピッチは、前記半導体基板上の寸法換算で0.66/(λ/NA)〜0.9/(λ/NA)nmの範囲であることを特徴とする半導体集積回路装置の製造方法。 - 請求項27記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンおよび前記第2のマスクパターンを同一マスク基板に形成したフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項31記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理と、前記第2のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項27記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理の条件と、前記第2のマスクパターンを用いた露光処理の条件とを同一とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項27記載の半導体集積回路装置の製造方法において、
前記(b)工程は、前記第1のマスクパターンが形成された第1のフォトマスクを用いて露光処理を行い、
前記(c)工程は、前記第1のフォトマスクとは異なるフォトマスクであって前記第2のマスクパターンが形成された第2のフォトマスクを用いて露光処理を行うことを特徴とする半導体集積回路装置の製造方法。 - 請求項34記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンを用いた露光処理と、前記第2のマスクパターンを用いた露光処理とをスキャンニング露光処理とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項27記載の半導体集積回路装置の製造方法において、
前記ホールパターンのうちの第1のホールパターン内にはDRAMの情報蓄積容量素子に接続されるホール内配線が形成され、前記ホールパターンのうちの第2のホールパターン内にはDRAMのデータ線に接続されるホール内配線が形成されることを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
(b)前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する工程、
(c)前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する工程、
(d)前記(b),(c)工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
(e)前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、
前記第1のマスクパターンは、前記ホールパターンの第1のホールパターンを転写するパターンを有し、
前記第2のマスクパターンは、前記ホールパターンの第2のホールパターンを転写する複数の主光透過パターン、その周囲に配置され前記ポジ型のフォトレジスト膜には転写されない寸法に形成された複数の補助光透過パターン、前記主光透過パターンと補助光透過パターンとのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記第2のマスクパターンにおいて前記主光透過パターンの周囲の補助光透過パターンは、前記主光透過パターンの中心を通過する第1方向の軸上に配置され、前記第1方向に対して垂直に交差する第2方向の軸上に配置されず、その第2方向の軸を中心線として対称に配置され、
前記主光透過パターンの中心を通過する前記第1方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって前記第1方向に対して垂直に交差する前記第2方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。 - (a)半導体基板上にポジ型のフォトレジスト膜を堆積する工程、
(b)前記ポジ型のフォトレジスト膜に第1のマスクパターンを露光する工程、
(c)前記ポジ型のフォトレジスト膜に前記第1のマスクパターンに重なるように第2のマスクパターンを露光する工程、
(d)前記(b),(c)工程後、前記ポジ型のフォトレジスト膜に対して現像処理を施すことにより、前記半導体基板上にポジ型のフォトレジスト膜からなるフォトレジストパターンを形成する工程、
(e)前記フォトレジストパターンをマスクとして、前記半導体基板に対してエッチング処理を施すことにより、前記半導体基板の絶縁膜にホールパターンを転写する工程を有し、
前記第1のマスクパターンは、前記ホールパターンの第1のホールパターンを転写するパターンを有し、
前記第2のマスクパターンは、複数のユニットセルを規則的に配置してなり、
前記複数のユニットセルの各々は、前記ホールパターンの第2のホールパターンを転写するパターンであって第1方向の軸上に中心を配置する2個の主光透過パターン、前記ホールパターンの第2のホールパターンを転写するパターンであって前記第1方向に対して垂直に交差する第2方向の軸上に中心を配置する2個の主光透過パターン、前記第1方向の軸上に配置され、前記第2方向の軸上に配置されず前記第2方向の軸を中心線として対称に配置された2個の補助光透過パターン、前記主光透過パターンおよび補助光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有し、
前記主光透過パターンの中心を通過する前記第1方向の軸上に沿って隣接する主光透過パターンのピッチは、前記主光透過パターンの中心を通過する軸であって、前記第1方向に対して垂直に交差する前記第2方向の軸上に沿って隣接する主光透過パターンのピッチよりも長いことを特徴とする半導体集積回路装置の製造方法。 - 請求項38記載の半導体集積回路装置の製造方法において、
前記第1のマスクパターンは、前記第1のホールパターンを転写する複数の光透過パターン、前記複数の光透過パターン間に配置された遮光パターン、前記遮光パターンを挟んで互いに隣接する前記光透過パターンのいずれか一方に配置され透過光に位相差を生じさせる位相シフタを有することを特徴とする半導体集積回路装置の製造方法。
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