JP4144058B2 - Solid-state imaging device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関し、特に、入射光量をモニタすることができる増幅型固体撮像装置に関するものである。
【０００２】
【従来の技術】
入射光に応じて光電変換部で生成・蓄積された信号電荷が転送部を介して増幅部に転送され、該増幅部から入射光に応じた電気信号が出力される増幅型固体撮像装置として、例えば、特開平８−２９３５９１号公報や、石田他の「１６０万画素増幅型イメージセンサＢＣＡＳＴの開発」と題する論文（映像メディア学会誌Ｖｏｌ．５１，Ｎｏ．２，ｐｐ．２１１〜２１８（１９９７））に開示された固体撮像装置がある。この種の固体撮像装置では、光電変換部であるフォトダイオード以外の領域は素子上に形成された遮光膜により遮光されており、所定の露光時間内に光電変換部に入射した光に関する情報のみを素子外部へ出力する。
【０００３】
この種の従来の固体撮像装置の一例について、図１９及び図２０を参照して説明する。
【０００４】
図１９は従来の固体撮像装置の単位画素を模式的に示す図であり、図１９（ａ）はその概略平面図、図１９（ｂ）は図１９（ａ）中のＸ１９−Ｘ２０線に沿った概略断面図、図１９（ｃ）は図１９（ａ）中のＹ１９−Ｙ２０線に沿った概略断面図である。
【０００５】
この従来の固体撮像装置は、図１９に示す単位画素が２次元マトリクス（ｍ×ｎ）に配列された構成を有している。この単位画素の等価回路は、後述する図２０中の破線で囲まれた部分に示す。この単位画素は、図１９及び図２０に示すように、入射光に応じた信号電荷を生成して蓄積する光電変換部としてのフォトダイオード１と、制御領域としてのゲート領域１５の電荷に応じた信号出力（増幅出力）を生ずる増幅部としての接合型電界効果トランジスタ（以下、「ＪＦＥＴ」という）２と、フォトダイオード１で生成されて蓄積された信号電荷をＪＦＥＴ２のゲート領域１５に転送する転送部としての転送ゲート３と、ＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号φＲＳＤが供給される配線としてのリセットドレイン配線２４と、ＪＦＥＴ２に対応して設けられたＰ型半導体領域としてのリセットドレイン４と、該リセットドレイン４とＪＦＥＴ２のゲート領域１５との間の電気的な接続及び遮断を制御するスイッチング素子としての絶縁ゲート型トランジスタであるＰチャネルＭＯＳＦＥＴ９であって、当該画素のリセットドレイン４と当該画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするとともにリセットゲート５を制御電極とするＰチャネルＭＯＳＦＥＴ９と、を備えている。
【０００６】
前記フォトダイオード１、ＪＦＥＴ２及びリセットドレイン４は、Ｐ型半導体基板１０上に形成されたＮ型半導体領域１１中に形成され、転送ゲート３及びリセットゲート５はＮ型半導体領域１１上に絶縁膜３３を介して形成されている。
【０００７】
フォトダイオード１は、図１９（ｃ）に示すように、Ｐ型半導体基板１０上のＮ型半導体領域１１中に形成されたＰ型電荷蓄積領域１２と、Ｐ型電荷蓄積領域１２上部の半導体表面近傍に形成された高濃度のＮ型半導体領域１３と、Ｎ型半導体層１１とから構成され、全体として、半導体表面から半導体基板内部に向かって、ＮＰＮＰ型の縦型オーバーフロードレイン構造で埋込型のフォトダイオード（ＮＰＮによって埋込フォトダイオードが構成され、ＰＮＰによってオーバーフロードレイン構造が構成される）が形成されている。
【０００８】
ＪＦＥＴ２は、図１９（ｂ）に示すように、Ｎ型半導体領域１１中に形成された、Ｐ型のゲート領域１５と、このＰ型ゲート領域１５中に形成された高濃度のＮ型のソース領域１４及びＮ型チャネル領域１７と、チャネル領域１７を挟んでソース領域１４と向き合う位置に形成された高濃度のＮ型ドレイン領域１６とから構成され、フォトダイオード１の電荷をゲート領域１５で受け取り、これを増幅して出力する。
【０００９】
ＪＦＥＴ２のＮ型ドレイン領域１６は、図１９（ａ）に示すように、画素の周囲領域にも形成され、互いに隣接する画素間の分離領域を兼用している。更に、Ｎ型ドレイン領域１６は、図１９（ａ）（ｂ）に示すようにフォトダイオード１の表面近傍に形成された高濃度のＮ型半導体領域１３及びＮ型半導体領域１１と連続して形成されている。したがって、フォトダイオード１を構成するＰＮ接合のＮ型領域（１１、１３）と、ＪＦＥＴのＮ型ドレイン領域１６とは電気的に接続されている。
【００１０】
ＪＦＥＴ２のＰ型ゲート領域１５はＮ型チャネル領域１７を上下から挟むように形成されており、基板バイアス効果を抑えて、ソースフォロワ動作のゲインを高めると同時にゲインばらつきを抑圧する構造となっている。
【００１１】
転送ゲート３は、図１９（ｃ）に示すように、フォトダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜３３を介して形成されたゲート電極より構成され、フォトダイオード１のＰ型電荷蓄積領域１２で蓄積された電荷をＪＦＥＴ２のＰ型ゲート領域１５に転送する。
【００１２】
すなわち、フォトダイオード１を構成するＰＮ接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲート３と、ＪＦＥＴ２のＰ型ゲート領域１５とで、ＰチャネルＭＯＳＦＥＴが構成されている。
【００１３】
リセットドレイン４は、図１９（ｂ）に示すように、Ｎ型半導体領域１１中に形成された、Ｐ型半導体領域より構成され、フォトダイオード１で生成蓄積されＪＦＥＴ２のＰ型ゲート領域１５に転送された電荷を排出し、また、リセットゲート５を介して（すなわち、リセットゲート５を有するＰチャネルＭＯＳＦＥＴ９により）、ＪＦＥＴ２のＰ型ゲート領域１５の電位を制御する。
【００１４】
リセットゲート５は、図１９（ｂ）に示すように、ＪＦＥＴ２のＰ型ゲート領域１５とＰ型半導体領域であるリセットドレイン４との境界領域上に絶縁膜３３を介して形成されたゲート電極より構成され、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４との電気的な接続状態を制御する。すなわち、前述したように、ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、リセットドレイン４とで、ＰチャネルＭＯＳＦＥＴ９が構成されている。なお、このＭＯＳＦＥＴ９は、当該画素のリセットドレイン４と当該画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするとともに、リセットゲート５を制御電極としている。
【００１５】
その他、ポリシリコンからなる転送ゲート配線２０、ポリシリコンからなるリセットゲート配線２１、第１層アルミからなる中継配線２３、第２層アルミからなる前述したリセットドレイン配線２４、第１層アルミによる垂直信号線（ＪＦＥＴ２のソース配線）２２、第１層アルミによるＪＦＥＴ２のドレイン配線２５も、図に示すように形成されている。すなわち、各ＪＦＥＴ２のＮ型ソース領域１４は、垂直信号線２２により、垂直走査方向（列方向）に各列毎に共通に接続されている。また、転送ゲート３は転送ゲート配線２０により、リセットゲート５はリセットゲート配線２１により、それぞれ水平走査方向（行方向）に各行毎共通に接続されている。リセットドレイン（Ｐ型半導体領域）４は、コンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４により、水平走査方向（行方向）に各行毎に共通に接続されている。したがって、リセットドレイン（Ｐ型半導体領域）は、直接的にリセットドレイン配線２４に対して電気的に接続されており、常にリセットドレイン配線２４に対して電気的に接続されている。また、このリセットドレイン配線２４は、フォトダイオード１以外の部分（すなわち、ＪＦＥＴ４及びリセットドレイン４の領域を）を覆い、この部分を遮光する遮光膜を兼用している。
【００１６】
なお、ＪＦＥＴ２のＮ型ドレイン領域１６は、画素の周囲領域に網の目状に連続して形成されている他、層間絶縁膜３３に形成されたコンタクト穴３２を介してドレイン配線２５により、列毎に垂直走査方向に共通に接続されている。更にこのドレイン配線２５は、画素のマトリクス配置の周囲（上端及び下端）において図示しない配線によって全て共通に接続されている。このドレイン配線２５は、網の目状に連続して形成されたＮ型ドレイン領域１６の拡散層を金属配線で裏打ち（シャント）して抵抗を下げるために設けたものであり、画素数が多い場合には特に有効である。
【００１７】
図２０は、図１９に示す単位画素を２次元マトリックス（ｍ×ｎ）に配列した従来の固体撮像装置を示す回路図である。前述したように、図２０中の破線で囲まれた部分は、単位画素の等価回路である。
【００１８】
前述した構造に関する説明からもわかるように、単位画素となる各画素は、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、及び、１画素内に１個存在するリセットゲート５から構成されている。なお、フォトダイオード１のＮ型領域（１１及び１３）（図２０では符号は図示せず）はＪＦＥＴ２のドレイン領域１６（図２０では、符号「Ｄ」で示す）と電気的に接続され、また、フォトダイオード１のＰ型領域１３（図２０では符号は図示せず）、転送ゲート３及びＪＦＥＴ２のゲート領域１５（図２０では符号は図示せず）とでＰチャネルＭＯＳトランジスタが構成されている。さらに、リセットドレイン４とＪＦＥＴ２のゲート領域１５との間の電気的な接続及び遮断を制御するスイッチング素子として、ＪＦＥＴ２のゲート領域１５、リセットゲート５及びリセットドレイン４で構成されるＰチャネルＭＯＳトランジスタ９が、１画素内に１個存在している。
【００１９】
図２０中には示されていないが、フォトダイオード１は、縦型オーバーフロードレイン構造により過剰電荷をＰ型半導体基板１０に排出する機能を有している。
【００２０】
各ＪＦＥＴ２のソース領域１４（図２０では、符号「Ｓ」で示す）は、マトリクス配置の各列毎に垂直信号線２２−１〜２２−ｎ（図１９中の垂直信号線２２に相当）によってそれぞれ共通に接続されている。
【００２１】
各ＪＦＥＴ２のドレイン領域１６（Ｄ）は、前述したＮ型ドレイン領域１６となる網の目状に連続して形成された拡散層、及びドレイン配線２５を経由して、全画素共通にドレイン電源ＶＤＤに接続されている。
【００２２】
転送ゲート３は、マトリクス配置の各行毎に、転送ゲート配線２０−１〜２０−ｍ（図１９中の転送ゲート配線２０に相当）によって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出される駆動パルスφＴＧ１〜φＴＧｍによって、各行毎に動作するようになっている。
【００２３】
リセットゲート５は、マトリクス配置の各行毎に、リセットゲート配線２１−１〜２１−ｍ（図１９中のリセットゲート配線２１に相当）によって水平走査方向に共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出される駆動パルスφＲＳＧ１〜φＲＳＧｍによって、各行毎に動作するようになっている。
【００２４】
リセットドレイン４は、マトリクス配置の各行毎に、リセットドレイン配線２４−１〜２４−ｍ（図１９中のリセットドレイン配線２４に相当）によって水平走査方向（行方向）にそれぞれ共通に接続され、垂直走査回路７に接続されている。そして、垂直走査回路７から送出される駆動パルス（ＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号）φＲＳＤ１〜φＲＳＤｍによって、各行毎に動作するようになっている。
【００２５】
垂直信号線２２−１〜２２−ｎは一方において定電流源２６−１〜２６−ｎに接続され、これにより定電流源２６−１〜２６−ｎから定電流が流れ、ＪＦＥＴ４と定電流源２６−１〜２６−ｎとでソースフォロワ回路を構成している。このソースフォロワ回路の出力側には、それぞれ読み出し回路としての差分処理回路２７−１〜２７−ｎに接続されている。差分処理回路２７−１〜２７−ｎは、容量２８−１〜２８−ｎとＭＯＳＦＥＴ等のスイッチ２９−１〜２９−ｎとから構成されている。スイッチ２９−１〜２９−ｎのゲートは共通接続されて、パルスφＮにより動作するようになっている。差分処理回路２７−１〜２７−ｎの出力部は、水平選択スイッチ３９−１〜３９−ｎを介して信号出力線３４に接続されている。水平選択スイッチ３９−１〜３９−ｎは、水平走査回路８から送出されるパルスφＨ１〜φＨｎによって順次動作し、差分処理回路２７−１〜２７−ｎの出力を順次信号出力線３４へ出力させる。この出力は、信号出力線３４に接続された出力アンプ３５を介して外部に出力される。なお、出力信号線３４はスイッチ３６を介して接地されている。このスイッチ３６は、パルスφＲＨによって動作するようになっている。
【００２６】
次に、この従来の固体撮像装置の動作について、ｉ行目の画素に注目し、図２１を参照して説明する。図２１は、この従来の固体撮像装置の動作を説明するためのパルスタイミングチャートである。
【００２７】
なお、既に説明したように、単位画素を構成する各画素の転送ゲート３及びリセットゲート５はＰチャネル型であるため、図２１において、φＴＧ１〜φＴＧ３及びφＲＳＧは、他のパルスと極性が逆になる。すなわち、これらのパルスがローレベルの時に、対応する転送ゲート３またはリセットゲート５が導通（オン）状態となり、これらのパルスがハイレベルの時に遮断（オフ）状態となる。
【００２８】
期間Ｔｐ１で、ＭＯＳＦＥＴ９がオンしてＪＦＥＴ２のゲート領域１５が基準電圧ＶＧＨに設定され、その後、ＭＯＳＦＥＴ９がオフしてＪＦＥＴ２のゲート領域１５がフローティング状態にされる。
【００２９】
期間Ｔｐ２で、ソースフォロワモードでＪＦＥＴ２のソース領域１４（Ｓ）から信号が読み出され、基準信号（暗出力）Ｖｒｅｆとして容量２８−ｉに保持される。そして、パルスφＮがローになってスイッチ２９がオフすると、容量２８−ｉの出力側（スイッチ２９−ｉ側）がフローティングになる。
【００３０】
期間Ｔｐ３で、フォトダイオード１に蓄積された光電荷信号が、転送ゲート３を介してＪＦＥＴ２のゲート領域１５に転送される。この時、容量２８−ｉの出力側はフローティングになっているので、ＪＦＥＴ２のソース領域１４（Ｓ）から読み出された光信号（明出力）Ｖｓと基準信号（暗出力）Ｖｒｅｆの差信号Ｖｓ−Ｖｒｅｆが現れる。
【００３１】
期間Ｔｐ４で、水平走査回路８によりｉ行目の各画素の差信号Ｖｓ−Ｖｒｅｆが画像信号として容量２８−ｉから読み出され、出力アンプ３５を介して出力端子ＯＵＴから出力される。この読み出し回路としての差分処理回路２７−ｉの構成は相関二重サンプリング回路になっており、光信号と基準信号との差分処理を行なうことにより、各画素のランダムノイズ（ＪＦＥＴ２のゲート領域１５に発生したリセットノイズ、ソースフォロワ回路で発生する１／ｆノイズ）及び特性のばらつきに起因する固定パターンノイズが除去された画像信号Ｖｓ−Ｖｒｅｆが得られる。
【００３２】
このように、フォトダイオード１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、リセットゲート５を備えた単位画素（図１９）をマトリクス状に配置して構成した図２０及び図２１に示す従来の固体撮像装置は、縦型オーバーフロードレイン構造で埋込型のフォトダイオードを採用しているため、暗電流、残像、リセットノイズ、及びブルーミング、スミアが抑圧され、また、容量負荷としたＪＦＥＴ２の狭帯域ソースフォロワ動作によって、高い電荷増幅率の実現と共に増幅動作時のノイズが抑圧される。さらに、前述した差分処理を行うことによって、ＪＦＥＴ２のしきい値電圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発生するリセットノイズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧される。したがって、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号を得ることができ、固体撮像装置としての基本的な性能において非常に優れている。
【００３３】
【発明が解決しようとする課題】
前述したような固体撮像装置においては、予め決められた露光時間で撮像することになる。繰り返しフレームを読み出す通常の動画モードでは、１行当たりＴｐ１＋Ｔｐ２＋Ｔｐ３＋Ｔｐ４の読み出し時間なので、露出時間は（Ｔｐ１＋Ｔｐ２＋Ｔｐ３＋Ｔｐ４）×ｍとなり、ほぼ画素数と１画素当たりの読み出し周波数の積に比例する。例えば、画素数を１００万、１画素当たりの読み出し周波数を２０ＭＨｚとすると露出時間は５０ｍｓとなる。この露出時間の間に入射光量が想定していた値から急激に変化すると、最適な露光量で光情報を読み出すことができなくなる。
【００３４】
露出時間が画素数と１画素当たりの読み出し周波数の制約を受けない方法としては、前述したような固体撮像装置とは別にメカニカルシャッタを配置し、その開閉のタイミングを制御することにより露出時間を調整することができる。この構成においては、通常、露光中の入射光量の変化をモニタできる露出制御センサにより、入射光量の予測が困難な場合や入射光量が想定した値から急激に変化した場合にも最適な露光量で光情報を読み出せるようになっている。
【００３５】
この構成における露出制御方式としては、従来から、露出制御センサを固体撮像装置の光学系とは別に配置して被写体からの光強度をモニタする方式（第１の方式）、固体撮像装置の光学系の中へ露出制御センサを配置し固体撮像装置への入射光の一部をモニタする方式（第２の方式）、あるいは固体撮像装置の受光面の反射光を露出制御センサでモニタする方式（第３の方式）が知られている。
【００３６】
しかしながら、前記第１の方式には、固体撮像装置へ直接入射する光強度をモニタしていないので露出制御精度が悪いという問題点があった。また、前記第２の方式には、固体撮像装置へ入射する光強度の一部が損失し感度の点で不利という問題点があった。さらに、前記第３の方式には、固体撮像装置へ入射した光は銀塩フィルムの場合のように乱反射（散乱）されないため反射光強度が非常に小さく精度良く入射光をモニタできないという問題点があった。
【００３７】
なお、以上説明した事情は、いわゆる２次元の固体撮像装置のみならず、１次元の固体撮像装置においても同様であった。
【００３８】
本発明は、このような事情に鑑みてなされたもので、露光中に入射光量が大きく変化しても外部から制御をかけて最適の露光量で撮像できるように、固体撮像装置へ直接入射する光量の変化をリアルタイムで検出して素子外部へ出力することのできる固体撮像装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１の態様による固体撮像装置は、１次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、配線と、前記複数の増幅部に対応して設けられた複数の半導体領域と、前記複数の半導体領域と前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、前記複数の半導体領域のいずれかと前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、を備え、（１）前記複数の半導体領域のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、（２）前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となり、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となるものである。
【００４０】
この第１の態様によれば、光電変換部、増幅部、転送部、前述した従来の固体撮像装置におけるリセットドレインに対応するような半導体領域、前述した従来の固体撮像装置におけるリセットドレイン配線２４に対応するような配線、及びスイッチング素子を備えているので、前述した従来の固体撮像装置と同様に、高感度で低ノイズの（Ｓ／Ｎ比が高い）映像信号を得ることができ、優れた基本的な性能を得ることができる。
【００４１】
そして、第１の態様によれば、前記複数の半導体領域のうちの少なくとも１つの半導体領域が、光電変換部とは別個に、入射光に応じた信号電荷を生成する。このため、当該固体撮像装置に入射する光量に応じた電気信号が露出中にリアルタイムで前記半導体領域に生ずることとなる。そして、前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となり、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となるので、映像信号を得る本来の撮像動作に何ら支障を与えることなく、半導体領域で得られた入射する光量に応じた電気信号（光量モニタ信号）を前記配線を介して外部に出力することができる。
【００４２】
このように、前記第１の態様によれば、固体撮像装置に入射する光量に応じた電気信号を露出中にリアルタイムで素子外部へ出力することができる。換言すれば、固体撮像装置へ直接入射する光量の変化をリアルタイムで検出して素子外部へ出力することのできる。したがって、露出時間あるいはストロボのような補助光の光量を制御して常時最適露光量で撮像することが可能になる。その上、前記第１の態様によれば、そもそも映像信号を得るための本来の動作に必要な半導体領域や配線が、露光中の光量モニタ手段として兼用されているので、構造が複雑化してしまうようなことがない。
【００４３】
本発明の第２の態様による固体撮像装置は、前記第１の態様による固体撮像装置において、前記少なくとも１つの半導体領域は、直接的には前記配線に対して電気的に接続されておらず、前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の前記配線に対する電気的な接続及び遮断の状態が定まるものである。
【００４４】
本発明の第３の態様による固体撮像装置は、前記第１の態様による固体撮像装置において、前記少なくとも１つの半導体領域は、直接的に前記配線に対して電気的に接続され、前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に前記配線に対して電気的に接続されているものである。
【００４５】
前記第２及び第３の態様は第１の態様の具体例を挙げたものであり、前記第１の態様では、前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となるとともに、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となればよく、前記少なくとも１つの半導体領域は、前記第２の態様のように直接的に前記配線に対して接続されていなくてもよいし、前記第３の態様のように直接的に前記配線に対して接続されていてもよい。
【００４６】
本発明の第４の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様による固体撮像装置において、前記配線に、前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたものである。
【００４７】
この第４の態様のように切替手段を備えていると、前記配線を光量モニタ信号の出力線として兼用する上で好ましい。
【００４８】
本発明の第５の態様による固体撮像装置は、前記第１乃至第４のいずれかの態様による固体撮像装置において、前記増幅部の制御領域と前記半導体領域とが、前記複数の光電変換部が並んだ方向に隣り合って交互に配置されたものである。
【００４９】
この第５の態様は制御領域と半導体領域との配置の例を挙げたものであるが、前記第１乃至第４の態様では必ずしもこのような配置に限定されるものではない。
【００５０】
本発明の第６の態様による固体撮像装置は、２次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、各々が前記複数の光電変換部の行毎に設けられた複数の配線と、前記複数の増幅部に対応して設けられた複数の半導体領域と、前記複数の光電変換部の行毎に設けられ、当該行に対応する前記複数の半導体領域と当該行に対応する前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、当該行に対応する前記複数の半導体領域のいずれかと当該行に対応する前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、を備え、（１）前記複数の半導体領域の全体のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、（２）前記複数の光電変換部の行毎に、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に接続された状態となるとともに、当該行に対応する前記複数のスイッチング素子が遮断状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に遮断された状態となり、（３）前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、前記少なくとも１つの半導体領域が当該行に対応する前記配線に対して電気的に接続された状態となるものである。
【００５１】
本発明の第７の態様による固体撮像装置は、前記第６の態様による固体撮像装置において、前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的には当該行に対応する前記配線に対して電気的に接続されておらず、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の当該行に対応する前記配線に対する電気的な接続及び遮断の状態が定まるものである。
【００５２】
本発明の第８の態様による固体撮像装置は、前記第６の態様による固体撮像装置において、前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的に当該行に対応する前記配線に対して電気的に接続され、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に当該行に対応する前記配線に対して電気的に接続されているものである。
【００５３】
本発明の第９の態様による固体撮像装置は、前記第６乃至第８のいずれかの態様による固体撮像装置において、前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記配線に、当該行に対応する前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、当該行に対応する前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたものである。
【００５４】
本発明の第１０の態様による固体撮像装置は、前記第６乃至第９のいずれかの態様による固体撮像装置において、前記複数の光電変換部の行毎に、当該行に対応する前記増幅部の制御領域と当該行に対応する前記半導体領域とが、当該行の方向に隣り合って交互に配置されたものである。
【００５５】
前記第１乃至第５の態様による固体撮像装置がいわゆる１次元の固体撮像装置であるのに対し、前記第６乃至第１０の態様による固体撮像装置はいわゆる２次元の固体撮像装置であるが、両者はそれぞれ対応するものであり、同様の利点が得られる。
【００５６】
本発明の第１１の態様による固体撮像装置は、前記第１乃至第１０のいずれかの態様による固体撮像装置において、前記複数のスイッチング素子の各々が、絶縁ゲート型トランジスタであるものである。
【００５７】
この第１１の態様は前記複数のスイッチング素子の例を挙げたものであるが、前記第１乃至第１０の態様では、スイッチング素子は必ずしも絶縁ゲート型トランジスタに限定されるものではない。
【００５８】
本発明の第１２の態様による固体撮像装置は、前記第１乃至第１１のいずれかの態様による固体撮像装置において、前記少なくとも１つの半導体領域に対して当該半導体領域とは反対導電型の半導体領域が積層され、これらの半導体領域によってフォトダイオードが構成されたものである。
【００５９】
この第１２の態様のように、半導体領域がフォトダイオードを構成するようにすると、構造が簡単であるため好ましい。
【００６０】
本発明の第１３の態様による固体撮像装置は、前記第１乃至第１２のいずれかのによる態様固体撮像装置において、前記少なくとも１つの半導体領域及び前記複数の光電変換部以外の領域を遮光する遮光手段を備えたものである。
【００６１】
この第１３の態様のように不要な領域を遮光すると、当該領域への光の入射によるノイズ等の発生がなくなるので、好ましい。
【００６２】
本発明の第１４の態様による固体撮像装置は、前記第１３の態様による固体撮像装置において、前記遮光手段が前記配線で兼用されたものである。
【００６３】
この第１４の態様のように、遮光手段を前記配線で兼用すると、構造が簡単となるので、好ましい。
【００６４】
【発明の実施の形態】
以下、本発明による固体撮像装置について、図面を参照して説明する。
【００６５】
本発明の各実施の形態の説明に先立って、本発明において用いることができる各種の画素の例について説明する。
【００６６】
（第１の画素）
まず、本発明において用いることができる第１の画素について、図１及び図２（ａ）を参照して説明する。
【００６７】
図１はこの第１の画素を模式的に示す図であり、図１（ａ）はその概略平面図、図１（ｂ）は図１（ａ）中のＸ１−Ｘ２線に沿った概略断面図、図１（ｃ）は図１（ａ）中のＹ１−Ｙ２線に沿った概略断面図である。図２（ａ）は、この第１の画素の等価回路を示す回路図である。図１及び図２（ａ）において、図１９及び図２０中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。なお、図１（ａ）（ｂ）と図２（ａ）との左右方向の位置の対応関係は逆となっている。
【００６８】
この第１の画素は、映像信号を得る機能のみならず露光中の光量をモニタする機能も有する画素であるが、前記図１９に示す画素と基本的な素子構造は同一である。この第１の画素が図１９に示す画素と異なる所は、以下の点のみである。
【００６９】
すなわち、図１９に示す画素では、遮光膜を兼用するリセットドレイン配線２４がリセットドレイン４の部分においても遮光していたのに対し、第１の画素では、リセットドレイン配線２４にリセットドレイン４の部分において開口２４ａが形成されて、リセットドレイン４の一部が入射光を受光し得るように開口されている。リセットドレイン４はＰ型半導体領域であり、この下にＮ型（反対導電型）の半導体領域１１が積層され、リセットドレイン４とＮ型半導体領域１１とは常時逆バイアスされるため（ＶＤＤ＞φＲＳＤ）、この第１の画素のリセットドレイン４は、光電変換部としてのフォトダイオード１とは別の、フォトダイオード４０として働く。このフォトダイオード４０には、開口部２４ａに入射した光に応じて発生した信号電荷（本例では、ホール）による光電流が発生する。すなわち、第１の画素では、半導体領域としてのリセットドレイン４が、入射光に応じた信号電荷を生成するように形成されている。
【００７０】
また、図１９に示す画素では、リセットドレイン（Ｐ型半導体領域）４は、コンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４に直接的に電気的に接続されていたが、第１の画素では、これらが除去されて、リセットドレイン４はリセットドレイン配線２４に対して直接的には電気的に接続されていない。第１の画素では、中継配線２３等が除去されているので、前記フォトダイオード４０の開口率が大きくなる。
【００７１】
さらに、図１９に示す画素では、当該画素内において、当該画素のリセットドレイン４と当該画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするとともにリセットゲート５を制御電極とするスイッチング素子としてのＰチャネルＭＯＳＦＥＴ９を備えているだけで、行方向（水平走査方向であり、図中の左右方向）に隣接する両側の画素との間において、当該画素のリセットドレイン４と当該画素に行方向に一方側に隣接する画素のＪＦＥＴ２のゲート領域１５とをそれぞれ主電極領域とするスイッチング素子や、当該画素のＪＦＥＴ２のゲート領域１５と当該画素に行方向に他方側に隣接する画素のリセットドレイン４とを主電極領域とするスイッチング素子、すなわち画素間のスイッチング素子は、形成されていなかった。換言すれば、図１９に示す画素では、当該画素のＪＦＥＴ２のＰ型ゲート領域１５と行方向の一方側の隣接画素のリセットドレイン４との境界領域上に絶縁膜３３を介して形成されたゲート電極は存在せず、また、当該画素のリセットドレイン４と行方向の他方側の隣接画素のＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜３３を介して形成されたゲート電極は存在しなかった。
【００７２】
これに対し、第１の画素では、当該画素のＪＦＥＴ２のＰ型ゲート領域１５と行方向の一方側の隣接画素のリセットドレイン４との境界領域上に絶縁膜３３を介して形成されたゲート電極（図１（ａ）（ｂ）中の左側のゲート電極）５ａが設けられ、また、当該画素のリセットドレイン４と行方向の他方側の隣接画素のＪＦＥＴ２のＰ型ゲート領域１５との境界領域上に絶縁膜３３を介して形成されたゲート電極（図１（ａ）（ｂ）中の右側のゲート電極）５ａが設けられている。すなわち、第１の画素では、当該画素のＪＦＥＴ２のＰ型ゲート１５と行方向の一方側の隣接画素のリセットドレイン４とをそれぞれ主電極領域とするとともに図１中の左側のゲート電極５ａを制御電極とする画素間のスイッチング素子としての図１（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａ、及び、当該画素のリセットドレイン４と行方向の他方側の隣接画素のＪＦＥＴ２のＰ型ゲート１５とをそれぞれ主電極領域とするとともに図１中の右側のゲート電極５ａを制御電極とする画素間のスイッチング素子としての図１（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａが、形成されている。ゲート電極５ａ，５ａは、リセットゲート５と同じく、リセットゲート配線２１と連続してポリシリコンにより形成されており、当該リセットゲート配線２１によりゲート電極５ａ，５ａ及びリセットゲート５が共通して接続されている。
【００７３】
なお、第１の画素では、ゲート電極５ａ，５ａを設けたことに伴い、リセットゲート５の付近と同様に、当該ゲート電極５ａ，５ａの付近において画素分離領域として機能する高濃度のＮ型ドレイン領域１６は形成されておらず、この部分はＮ型半導体領域１１のままとされている。
【００７４】
（第２の画素）
次に、本発明において用いることができる第２の画素について、図２（ｂ）を参照して説明する。図２（ｂ）は、この第２の画素の等価回路を示す回路図である。
【００７５】
この第２の画素は、基本的には前記図１及び図２（ａ）に示す第１の画素と同一であり、映像信号を得る機能のみならず露光中の光量をモニタする機能も有している。この第２の画素が前記第１の画素と異なる所は、図１（ａ）（ｂ）中の左側の画素間のゲート電極５ａを取り除いて、図１（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図１（ａ）（ｂ）と図２（ｂ）との左右方向の位置の対応関係は逆となっている。
【００７６】
（第３の画素）
次に、本発明において用いることができる第３の画素について、図２（ｃ）を参照して説明する。図２（ｃ）は、この第３の画素の等価回路を示す回路図である。
【００７７】
この第３の画素は、基本的には前記図１及び図２（ａ）に示す第１の画素と同一であり、映像信号を得る機能のみならず露光中の光量をモニタする機能も有している。この第３の画素が前記第１の画素と異なる所は、図１（ａ）（ｂ）中の右側の画素間のゲート電極５ａを取り除いて、図１（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図１（ａ）（ｂ）と図２（ｃ）との左右方向の位置の対応関係は逆となっている。
【００７８】
（第４の画素）
次に、本発明において用いることができる第４の画素について、図３及び図４（ａ）を参照して説明する。
【００７９】
図３はこの第４の画素を模式的に示す図であり、図３（ａ）はその概略平面図、図３（ｂ）は図３（ａ）中のＸ３−Ｘ４線に沿った概略断面図、図３（ｃ）は図３（ａ）中のＹ３−Ｙ４線に沿った概略断面図である。図４（ａ）は、この第４の画素の等価回路を示す回路図である。図３及び図４（ａ）において、図１及び図２中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。なお、図３（ａ）（ｂ）と図４（ａ）との左右方向の位置の対応関係は逆となっている。
【００８０】
この第４の画素は、露光中の光量をモニタする機能を有していないが、基本的な素子構造は前記図１及び図２（ａ）に示す第１の画素と同一である。この第４の画素が前記第１の画素と異なる所は、図１９に示す画素と同様に、リセットドレイン配線２４にはリセットドレイン４の部分における開口２４ａが形成されずにリセットドレイン４がリセットドレイン配線２４により遮光されている点と、リセットドレイン４が、コンタクト穴３０、中継配線２３、中継配線接続穴３１を介して、リセットドレイン配線２４に対して直接的に電気的に接続されている点のみである。
【００８１】
（第５の画素）
次に、本発明において用いることができる第５の画素について、図４（ｂ）を参照して説明する。図４（ｂ）は、この第５の画素の等価回路を示す回路図である。
【００８２】
この第５の画素は、基本的には前記図３及び図４（ａ）に示す第４の画素と同一であり、露光中の光量をモニタする機能を有していない。この第５の画素が前記第４の画素と異なる所は、図３（ａ）（ｂ）中の左側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図３（ａ）（ｂ）と図４（ｂ）との左右方向の位置の対応関係は逆となっている。
【００８３】
（第６の画素）
次に、本発明において用いることができる第６の画素について、図４（ｃ）を参照して説明する。図４（ｃ）は、この第６の画素の等価回路を示す回路図である。
【００８４】
この第６の画素は、基本的には前記図３及び図４（ａ）に示す第４の画素と同一であり、露光中の光量をモニタする機能を有していない。この第６の画素が前記第４の画素と異なる所は、図３（ａ）（ｂ）中の右側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図３（ａ）（ｂ）と図４（ｃ）との左右方向の位置の対応関係は逆となっている。
【００８５】
（第７の画素）
次に、本発明において用いることができる第７の画素について、図４（ｄ）を参照して説明する。図４（ｄ）は、この第７の画素の等価回路を示す回路図である。
【００８６】
この第７の画素は、基本的には前記図３及び図４（ａ）に示す第４の画素と同一であり、露光中の光量をモニタする機能を有していない。この第６の画素が前記第４の画素と異なる所は、図３（ａ）（ｂ）中の両側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の両側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。結局、この第７の画素は、図１９に示す画素と同一である。なお、図３（ａ）（ｂ）と図４（ｄ）との左右方向の位置の対応関係は逆となっている。
【００８７】
（第８の画素）
次に、本発明において用いることができる第８の画素について、図５及び図６（ａ）を参照して説明する。
【００８８】
図５はこの第８の画素を模式的に示す図であり、図５（ａ）はその概略平面図、図５（ｂ）は図５（ａ）中のＸ５−Ｘ６線に沿った概略断面図、図５（ｃ）は図５（ａ）中のＹ５−Ｙ６線に沿った概略断面図である。図６（ａ）は、この第８の画素の等価回路を示す回路図である。図５及び図６（ａ）において、図１及び図２中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。なお、図５（ａ）（ｂ）と図６（ａ）との左右方向の位置の対応関係は逆となっている。
【００８９】
この第８の画素は、露光中の光量をモニタする機能を有しており、基本的な素子構造は前記図１及び図２（ａ）に示す第１の画素と同一である。この第８の画素が前記第１の画素と異なる所は、中継配線２３を除去せずに残したまま、リセットドレイン配線２４にリセットドレイン４の部分において開口２４ａ’が形成されて、リセットドレイン４の一部が入射光を受光し得るように開口されている。ただし、この開口２４ａ’は、図５（ａ）（ｂ）に示すように、前記第１の画素の開口２４ａと異なり、中継配線２３とリセットドレイン配線２４とが接続されるべくリセットドレイン４の部分においてリセットドレイン配線２４が部分的に残るように、形成されている。この第８の画素では、この残った部分と中継配線２３とによって、リセットドレイン４が構成するフォトダイオード４０の開口率は、前記第１の画素よりは小さくなっている。この第８の画素では、前記第１の画素と異なり、リセットドレイン４の部分においても、リセットドレイン配線２４の一部及び中継配線２３が残っているので、リセットドレイン４は、リセットドレイン配線２４に対して直接的に電気的に接続されている。
【００９０】
（第９の画素）
次に、本発明において用いることができる第９の画素について、図６（ｂ）を参照して説明する。図６（ｂ）は、この第９の画素の等価回路を示す回路図である。
【００９１】
この第９の画素は、基本的には前記図５及び図６（ａ）に示す第８の画素と同一であり、露光中の光量をモニタする機能を有している。この第９の画素が前記第８の画素と異なる所は、図５（ａ）（ｂ）中の左側の画素間のゲート電極５ａを取り除いて、図３（ａ）（ｂ）中の左側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図５（ａ）（ｂ）と図６（ｂ）との左右方向の位置の対応関係は逆となっている。
【００９２】
（第１０の画素）
次に、本発明において用いることができる第１０の画素について、図６（ｃ）を参照して説明する。図６（ｃ）は、この第１０の画素の等価回路を示す回路図である。
【００９３】
この第１０の画素は、基本的には前記図５及び図６（ａ）に示す第８の画素と同一であり、露光中の光量をモニタする機能を有している。この第１０の画素が前記第８の画素と異なる所は、図５（ａ）（ｂ）中の右側の画素間のゲート電極５ａを取り除いて、図５（ａ）（ｂ）中の右側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図５（ａ）（ｂ）と図６（ｃ）との左右方向の位置の対応関係は逆となっている。
【００９４】
（第１１の画素）
次に、本発明において用いることができる第１１の画素について、図６（ｄ）を参照して説明する。図６（ｄ）は、この第１１の画素の等価回路を示す回路図である。
【００９５】
この第１１の画素は、基本的には前記図５及び図６（ａ）に示す第８の画素と同一であり、露光中の光量をモニタする機能を有している。この第１１の画素が前記第８の画素と異なる所は、図５（ａ）（ｂ）中の両側の画素間のゲート電極５ａを取り除いて、図５（ａ）（ｂ）中の両側のＰチャネルＭＯＳＦＥＴ９ａを形成していない点のみである。なお、図５（ａ）（ｂ）と図６（ｄ）との左右方向の位置の対応関係は逆となっている。
【００９６】
（第１の実施の形態）
次に、本発明の第１の実施の形態による固体撮像装置について、図７を参照して説明する。図７は、本実施の形態による固体撮像装置を示す回路図である。
【００９７】
本実施の形態による固体撮像装置は、前述した図１及び図２（ａ）に示す第１の画素及び前述した図３及び図４（ａ）に示す第４の画素を、２次元マトリックス（ｍ×ｎ）に配列して構成されている。撮像面の中央部に前記第１の画素が２次元マトリックス（ｋ×ｌ）に配列され、その周りに前記第４の画素が配置されている。なお、図７において、前記第１の画素を破線で囲んでいる。
【００９８】
したがって、本実施の形態では、マトリクス配置の各行において、リセットドレイン４とＪＦＥＴ２のゲート領域１５とが行方向（水平走査方向）に交互に配置され、各画素間には全てゲート電極５ａが配置されて前記ＰチャネルＭＯＳＦＥＴ９ａが形成されていることとなる。なお、マトリクス配置の各行において、当該行の画素内の全てのリセットゲート５及び当該行の画素間のゲート電極５ａは、全て各行毎にリセットゲート配線２１により行方向に共通に接続され、当該行のスイッチング素子としてのＰチャネルＭＯＳＦＥＴ９，９ａは全て同時にオン・オフすることとなる。
【００９９】
このため、図７からもわかるように、各行毎に、当該行の全てのＭＯＳＦＥＴ９，９ａがオン（導通状態にある）している場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５及びリセットドレイン４が当該行のリセットドレイン配線２４に対して電気的に接続された状態となり、画素間のＰチャネルＭＯＳＦＥＴ９ａによって当該行の全てのＪＦＥＴ２のゲート領域１５及びリセットドレイン４が電気的に接続されるので、リセットドレイン４がリセットドレイン配線２４に直接的に接続されていない前記第１の画素のＪＦＥＴ２のゲート領域１５についても、前記第４の画素のＰチャネルＭＯＳＦＥＴ９ａ及びリセットドレイン４を経由して、当該行のリセットドレイン配線２４に対して電気的に接続された状態となる。また、各行毎に、当該行の全てのＭＯＳＦＥＴ９，９ａがオフしている（遮断状態にある）場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５が当該行のリセットドレイン配線２４に対して電気的に遮断された状態となる。
【０１００】
したがって、本実施の形態においても、各行毎に、当該行のリセットドレイン配線２４に、ＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号φＲＳＤを与えることにより、この信号を当該行の全ての画素のＪＦＥＴ２のゲート領域１５に与えることができ、前述した図１９及び図２０に示す従来の固体撮像装置と同様の動作を実現することができる。
【０１０１】
また、光量モニタ機能を有する前記第１の画素を含む各行については、当該行の全てのＰチャネルＭＯＳＦＥＴ９，９ａがオンしている場合には、画素間のＰチャネルＭＯＳＦＥＴ９ａによって当該行の全てのＪＦＥＴ２のゲート領域１５及びリセットドレイン４が電気的に接続されるので、当該行の第１の画素のリセットドレイン４は、当該行の前記第４の画素のＰチャネルＭＯＳＦＥＴ９ａ及びリセットドレイン４を経由して、当該行のリセットドレイン配線２４に対して電気的に接続された状態となる。したがって、前記第４の画素において前記開口２４ａから入射した光に応じて発生した信号電荷（本実施形態ではホール）による光電流を、当該行のリセットドレイン配線２４から出力させることができる。
【０１０２】
なお、本実施の形態では、光量モニタ機能を有する前記第１の画素を含む各行については、当該第１の画素のフォトダイオード４０を構成するリセットドレイン４は、直接的には当該行のリセットドレイン配線２４に対して電気的に接続されておらず、当該行の全てのＰチャネルＭＯＳＦＥＴ９，９ａの導通及び遮断の状態に依存して、当該第１の画素のリセットドレイン４の当該行のリセットドレイン配線２４に対する電気的な接続及び遮断の状態が定まる。
【０１０３】
本実施の形態による固体撮像装置は周辺回路を含むが、差分処理回路２７、垂直走査回路７，水平走査回路８等の周辺回路構成は、前述した図１９及び図２０に示す従来の固体撮像装置と同じである。ただし、本実施の形態では、光量モニタ機能を有する前記第１の画素を含む各行について、当該各行のリセットドレイン配線２４は、それぞれＭＯＳＦＥＴ等からなるスイッチＱＡを介して垂直走査回路７の当該行の各駆動パルスφＲＳＤの出力部にそれぞれ接続され、更に、当該各行のリセットドレイン２４と光量モニタ信号出力端子５０との間にそれぞれスイッチＱＢが接続されている。各スイッチＱＡのゲート電極には駆動パルスφＰＤが印加され、各スイッチＱＢのゲート電極には駆動パルスφＰＤをノットゲート５１で反転したパルスが印加されるようになっている。本実施の形態では、前記各スイッチＱＡ及び各スイッチＱＢが、前記第１の画素を含む行のリセットドレイン配線２４に、当該行の各画素のＪＦＥＴ２のゲート領域１５の電荷を排出させるとともに当該ゲート領域１５の電位を制御するための駆動信号φＲＳＤが供給される状態と、当該行のリセットドレイン配線２４から当該配線２４に現れた信号を出力させる状態とを、切り替える切替部を構成している。したがって、本実施の形態では、前記第１の画素のリセットドレイン４で発生した光電流ＩｐはスイッチＱＢを介して端子５０から素子外部へ出力することができる。
【０１０４】
次に、本実施の形態による固体撮像装置の一使用例について、図８を参照して説明する。
【０１０５】
図８は、本実施の形態による固体撮像装置を用いた撮像装置の一例を示す概略構成図である。図８において、１００は本実施の形態による固体撮像装置を示す。この固体撮像装置１００は、遮光用シャッタ１０１の付いた暗箱１０２の中に配置されている。コントローラ１０３によって、固体撮像装置１００とシャッタ１０１が制御されている。固体撮像装置１００から光量モニタ信号としての光電流Ｉｐが出力される前記端子５０は、光電流処理回路１０４に接続されている。光電流処理回路１０４には、光電流積分回路１０５及びコンパレータ１０６が含まれている。光電流積分回路１０５は、オペアンプ１０７、コンデンサＣL及びリセット用スイッチ１０８が図示のように接続されて構成されている。リセット用スイッチ１０８は、そのゲート電極に受けたリセット信号φＲＳＴに応答して、コンデンサＣＬの電荷を放電させることにより、光電流積分回路１０５をリセットする。光電流積分回路１０５が、端子５０からの光電流Ｉｐを積分して電圧Ｖｉｐに変換し、コンパレータ１９が、参照電圧Ｖｃと比較して、電圧Ｖｉｐが参照電圧Ｖｃより小さくなるとシャッタ１０１を閉じる制御信号１０９をコントローラ１０３に出力する。
【０１０６】
図８に示す撮像装置を用いて静止画を撮像する場合の固体撮像装置１００とシャッタ１０１の駆動タイミングチャートを図９に示す。
【０１０７】
期間Ｔ１内の前半の期間Ｔａで、全画素の転送ゲート３がオンオフされ、全画素のフォトダイオード１の電荷がＪＦＥＴ２のゲート領域１５に転送され、フォトダイオード１がリセットされる。この時、各駆動パルスφＲＳＤが電圧ＶＧＨとなっており、各駆動パルスφＲＳＧがローレベルとなってＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっていることから、ＪＦＥＴ２のゲート領域１５は電圧ＶＧＨに設定されている。
【０１０８】
次に、期間Ｔ１内の後半の期間Ｔｂで、各駆動パルスφＲＳＤがハイレベルとされ、この時もＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっていることから、全画素のＪＦＥＴ２のゲート領域１５が電圧ＶＧＬ（ＪＦＥＴ４をオフさせる電位）に設定され、画素の初期化が終了し、露光状態に入る準備が完了する。
【０１０９】
期間Ｔ２では、シャッタ１０１が開いて露光状態となる。この時、光量をモニタする機能を有する前記第１の画素を含む行のＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっており、かつ、パルスφＰＤがローレベルであるためにスイッチＱＢがオンしてスイッチングＱＡがオフしているのでリセットドレイン配線２４が出力端子５０に接続された状態に切り替わっている。その結果、固体撮像装置１００の撮像面中央部に配置された前記第１の画素で発生した光電流Ｉｐが光電流処理回路１０４へ流れ、光電流積分回路１０８の出力電圧Ｖｉｐは、図９に示すように変化する。電圧Ｖｉｐの傾きが、固体撮像装置１５への入射光強度に比例するので電圧Ｖｉｐをモニタすることにより所望の露光量を露光中にリアルタイムで求めることができる。すなわち、図９で光電流積分回路１０８の出力電圧Ｖｉｐが参照電圧Ｖｃを越えた時点で、光電流処理回路１０４から制御信号１０９をコントローラ１６に送りシャッタ１０１を閉じる。その後、順次各行を読み出していく。
【０１１０】
期間Ｔ３で、スイッチＱＢがオフしてスイッチングＱＡがオンしているのでリセットドレイン配線２４が垂直走査回路７側に切り替わっている。この時、ＰチャネルＭＯＳＦＥＴ９，９ａが全てオンになっているので、当該行の駆動パルスφＲＳＤにより、ＪＦＥＴ２のゲート領域１５は、電圧ＶＧＨに設定され、その後、ＰチャネルＭＯＳＦＥＴ９，９ａがオフしてフローティング状態にされる。
【０１１１】
期間Ｔ４で、ソースフォロワモードでＪＦＥＴ２のソース領域１４から信号が読み出され、基準信号（暗出力）Ｖｒｅｆとして差分処理回路２７の容量２８に保持される。そして、パルスφＮがローになってスイッチ２９がオフすると、容量２８の出力側（２９側）がフローティングになる。
【０１１２】
期間Ｔ５で、フォトダイオード１に蓄積された光信号電荷が、転送ゲート３を介してＪＦＥＴ２のゲート領域１５に転送される。この時、容量２８の出力側はフローティングになっているので、ＪＦＥＴ２のソース領域１４（Ｓ）から読み出された光信号（明出力）Ｖｓと基準信号（暗出力）Ｖｒｅｆの差信号Ｖｓ−Ｖｒｅｆが現れる。
【０１１３】
期間Ｔ６で、水平走査回路８により水平選択スイッチ３９が順次オンし、当該行の各画素の差信号Ｖｓ−Ｖｒｅｆが画像信号として容量２８−ｉから読み出され、出力アンプ３５を介して出力端子ＯＵＴから出力される。
【０１１４】
前記期間Ｔ３〜Ｔ６は各行について順次繰り返される。
【０１１５】
このように、本実施の形態による固体撮像装置１００は、露出中に固体撮像装置へ直接入射する光量をリアルタイムでモニタできるため、当該固体撮像装置１００を用いた図８に示す撮像装置では、入射光量が変化しても常に最適な露出時間で撮像することができる。
【０１１６】
次に、本実施の形態による固体撮像装置１００の他の使用例について、図１０を参照して説明する。
【０１１７】
図１０は、本実施の形態による固体撮像装置１００を用いた撮像装置の他の例を示す概略構成図である。図１０において、図８中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１１８】
本例による撮像装置と前述した図８に示す撮像装置とは、露光制御の方式が異なっている。すなわち、図８に示す撮像装置では、最適露光量が得られた時点でシャッタ１０３を閉じ露光期間を終了させたが、図１０に示す撮像装置では、補助発光装置（以下、ストロボという）１１０を使って被写体を照射し、固体撮像装置１００に入射する露光量が最適になった時点でストロボ１１０の発光を停止して露出制御する方式である。図１０に示す撮像装置が図８に示す撮像装置と構成上異なる点は、シャッタ１０３の代わりにストロボ１１０が設けられている点のみである。
【０１１９】
図１１には、図１０に示す撮像装置を用いて静止画を撮像する場合の固体撮像装置１００とストロボ１１０を駆動するタイミングチャートが示されている。図１１に示すタイミングチャートは、図１０に示すタイミングチャートにおいてシャッタのオン・オフをストロボの開閉に置き換えたものであり、それ以外の動作については同一であるので、ここではその説明は省略する。
【０１２０】
ストロボを使用する場合、被写体によって反射光即ち固体撮像装置１００に入射してくる光量が変化するため、本実施形態のようにリアルタイムで露出中の入射光量をモニタすることにより被写体によらず常に最適な露光量で撮像できるメリットは非常に大きい。
【０１２１】
（第１の実施の形態の変形例）
前記図７に示す第１の実施の形態による固体撮像装置は、前述したように、図１及び図２（ａ）に示す第１の画素及び前述した図３及び図４（ａ）に示す第４の画素を、２次元マトリックス（ｍ×ｎ）に配列して構成したものであった。
【０１２２】
本発明では、このような構成に限定されるものではなく、前述した第１乃至第１１の画素を適宜に組み合わせて構成したものであってもよい。この場合、全画素のうち少なくとも１つの画素として、光量モニタ機能を有する前記第１乃至第３の画素並びに前記第８乃至第９の画素のうちの１種類以上の画素を採用すればよい。そして、（１）２次元マトリクス配置の行毎に、当該行の全てのＭＯＳＦＥＴ９，９ａがオンしている場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５及びリセットドレイン４が当該行のリセットドレイン配線２４に対して電気的に接続された状態となるとともに、当該行の全てのＭＯＳＦＥＴ９，９ａがオフしている場合には、当該行の全ての画素のＪＦＥＴ２のゲート領域１５が当該行のリセットドレイン配線２４に対して電気的に遮断された状態となり、（２）光量モニタ機能を有する画素を含む各行については、当該行の全てのＰチャネルＭＯＳＦＥＴ９，９ａがオンしている場合には、当該行の光量モニタ機能を有する画素のリセットドレイン４が、当該行のリセットドレイン配線２４に対して電気的に接続された状態となるようにすればよい。
【０１２３】
例えば、前記図７に示す第１の実施の形態において、（１）前記第１の画素に代えて前記第８乃至第１１の画素うちのいずれかを配置してもよいし、（２）前記第１の画素を含まない行の前記第４の画素や、前記第１の画素を含む行の前記第４の画素のうちの前記第１の画素と隣り合わない前記第４の画素を、前記第５乃至第７の画素のうちのいずれかに置き換えてもよいし、（３）前記第４の画素と隣り合う画素を前記第８乃至第１１の画素のうちのいずれかに置き換えてもよい。
【０１２４】
また、２次元マトリクス配置した全画素のうち少なくとも１つ（勿論、全部でもよい）を前記第８乃至第１１の画素のうちのいずれかとし、残りの画素を前記第４乃至第７の画素のうちのいずれかとしてもよい。このように、光モニタ機能を有する画素として第８乃至第１１の画素のうちのいずれかのみを用いた場合には、当該画素を含む各行については、当該画素のフォトダイオード４０を構成するリセットドレイン４は、直接的に当該行のリセットドレイン配線２４に対して電気的に接続され、当該行のＭＯＳＦＥＴ９，９ａの導通及び遮断の状態と無関係に、常に当該行のリセットドレイン配線２４に対して電気的に接続されていることとなる。
【０１２５】
さらに、光量モニタ機能を有する画素の数や配置も何ら限定されるものではなく、当該画素は必ずしも中央部に配置する必要もないし、一塊に配置する必要もない。
【０１２６】
さらにまた、前記第１の実施の形態では、複数の光量モニタ機能を有する画素からの光量モニタ信号を１つにまとめて端子５０から出力するように構成されていたが、必要に応じて、各画素からの光量モニタ信号を別々に出力するようにしてもよい。
【０１２７】
（第２の実施の形態）
次に、本発明の第２の実施の形態による固体撮像装置について、図１２を参照して説明する。
【０１２８】
図１２は、本実施の形態による固体撮像装置を示す回路図である。図１２において、図７中の要素と同一又は対応する要素には同一の符号を付し、その重複した説明は省略する。
【０１２９】
前記第１の実施の形態がいわゆる２次元の固体撮像装置であるのに対し、本実施の形態はいわゆる１次元の固体撮像装置である。
【０１３０】
本実施の形態による固体撮像装置は、前記第１の実施の形態による固体撮像装置において、前記第１の画素を含む１行とこれに関連する周辺回路を抜き出したものに相当する。
【０１３１】
本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。
【０１３２】
なお、前記第１の実施の形態に関する前述した変形は、本実施の形態に対しても同様に適用することができる。
【０１３３】
（第１２の画素）
次に、本発明において用いることができる第１２の画素について、図１３及び図１４を参照して説明する。
【０１３４】
図１３はこの第１２の画素を模式的に示す図であり、図１３（ａ）はその概略平面図、図１３（ｂ）は図１３（ａ）中のＸ７−Ｘ８線に沿った概略断面図、図１３（ｃ）は図１３（ａ）中のＹ７−Ｙ８線に沿った概略断面図である。図１４は、図１３（ａ）中のＹ９−Ｙ１０線に沿った概略断面図である。図１３及び図１４において、図１及び図２中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１３５】
この第１２の画素は、前記図１及び図２（ａ）に示す第１の画素と同様の光量モニタ機能を有する画素であり、前記第１の画素と基本的な素子構造は同一である。この第１２の画素が前記第１の画素と異なる所は、以下の点である。
【０１３６】
すなわち、前記第１の画素では基板１０としてＰ型半導体基板が用いられていたのに対し、この第１２の画素では基板１０としてＮ型半導体基板が用いられている。また、この第１２の画素では、図１中のドレイン配線２５が取り除かれ、垂直信号線（ＪＦＥＴ２のソース配線）２２がドレイン配線２５の位置に配置されている。
【０１３７】
さらに、第１２の画素では、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが形成されている。オーバーフロー制御領域６ａは、フォトダイオード１のＰ型電荷蓄積領域１２と、リセットドレイン４との境界領域の半導体層１１内部に形成されたＰ型半導体領域からなり、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー動作を制御する。また、オーバーフロー制御領域６ａ上部の半導体表面近傍には、高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成されている。すなわち、フォトダイオード１のＰ型電荷蓄積領域１２、Ｐ型オーバーフロー制御領域６ａ、リセットドレイン４を、それぞれ、ソース領域、チャネル領域、ドレイン領域とし、高濃度のＮ型半導体領域１６及びＮ型半導体層１１をゲート領域とした、ＰチャネルＪＦＥＴ２００が形成されている。このＰチャネルＪＦＥＴ２００は、フォトダイオード１が標準的な動作をしている場合はカットオフ（遮断）状態にあり、フォトダイオード１に強い光が入射して、Ｐ型電荷蓄積領域１２にある一定量以上の電荷（この場合はホールによる正電荷）が蓄積されると、つまり、Ｐ型電荷蓄積領域１２の電位があるレベル以上に上昇すると、導通（オン）状態となるように形成されている。したがって、フォトダイオード１で過剰に生成された電荷は、オーバーフロー制御領域６ａを経由して、リセットドレイン４に流出する。この過剰電荷は所定の経路を経由してリセットドレイン配線２４から排出される。オーバーフロー制御領域６ａ上部の半導体表面近傍に形成された高濃度のＮ型半導体領域１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）は、フォトダイオード１の表面近傍に形成された、高濃度のＮ型半導体領域１３と連続して形成されている。したがって、フォトダイオード１のＰ型電荷蓄積領域１２の半導体表面近傍は、周囲領域も含めて、高濃度のＮ型半導体領域（１３及び１６）で覆われた構造となり、フォトダイオード１は埋め込みフォトダイオードとなっている。なお、フォトダイオード１の転送ゲート３側の端部及び転送ゲート３下部には、構造上、高濃度のＮ型半導体領域（１３及び１６）が形成されていないが、埋め込みフォトダイオードの性能（半導体表面の非空乏化による低暗電流特性）は保持される。これは、フォトダイオード１が光電変換によって信号電荷の蓄積動作を行っている期間中は、転送ゲート３は遮断（オフ）状態で、ハイレベルのパルス電圧が印加されており、結果として、この領域の半導体表面近傍に電子が誘起され、高濃度のＮ型半導体領域とされるためである。このように、フォトダイオード１は、ＪＦＥＴ型の横型オーバーフロードレイン構造を備えた、埋め込み型のフォトダイオードとなっており、縦型オーバーフロードレイン構造の埋め込み型フォトダイオードと同様、オーバーフロー構造によって、ブルーミング、スミア等のにじみの現象を抑圧することができるとともに、埋め込みフォトダイオードによって、ＰＮ接合部に生じる空乏層が半導体表面に達しないため、暗電流が抑圧される。また、電荷が転送された後にフォトダイオードに電荷が残らない（完全転送、または完全空乏化による）ため、残像、リセットノイズを抑えた理想的な特性が得られる。
【０１３８】
この第１２の画素の等価回路は、前記第１の画素の等価回路と同じく、図２（ａ）に示す通りとなる。
【０１３９】
（第１３の画素）
次に、本発明において用いることができる第１３の画素について、図１５及び図１６を参照して説明する。
【０１４０】
図１５はこの第１３の画素を模式的に示す図であり、図１５（ａ）はその概略平面図、図１５（ｂ）は図１５（ａ）中のＸ１１−Ｘ１２線に沿った概略断面図、図１５（ｃ）は図１５（ａ）中のＹ１１−Ｙ１２線に沿った概略断面図である。図１６は、図１５（ａ）中のＹ１３−Ｙ１４線に沿った概略断面図である。図１５及び図１６において、図１及び図２中の要素及び図１３及び図１４中の要素と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１４１】
この第１３の画素は、前記図３及び図４（ａ）に示す第４の画素と同様の光量モニタ機能を有しない画素であり、前記第４の画素と基本的な素子構造は同一である。この第１３の画素が前記第４の画素と異なる所は、前記第１２の画素が前記第１の画素と異なる点と同じく、以下の点である。すなわち、前記第４の画素では基板１０としてＰ型半導体基板が用いられていたのに対し、この第１３の画素では基板１０としてＮ型半導体基板が用いられている。また、この第１３の画素では、図３中のドレイン配線２５が取り除かれ、垂直信号線（ＪＦＥＴ２のソース配線）２２がドレイン配線２５の位置に配置されている。さらに、第１３の画素では、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが形成されている。
【０１４２】
この第１３の画素の等価回路は、前記第４の画素の等価回路と同じく、図４（ａ）に示す通りとなる。
【０１４３】
（第１４の画素）
次に、本発明において用いることができる第１４の画素について、図１７及び図１８を参照して説明する。
【０１４４】
図１７はこの第１４の画素を模式的に示す図であり、図１７（ａ）はその概略平面図、図１７（ｂ）は図１７（ａ）中のＸ１５−Ｘ１６線に沿った概略断面図、図１７（ｃ）は図１７（ａ）中のＹ１５−Ｙ１６線に沿った概略断面図である。図１８は、図１７（ａ）中のＹ１７−Ｙ１８線に沿った概略断面図である。図１７及び図１８において、図１及び図２中の要素及び図１３及び図１４と同一又は対応する要素には同一符号を付し、その重複した説明は省略する。
【０１４５】
この第１４の画素は、前記図５及び図６（ａ）に示す第８の画素と同様の光量モニタ機能を有する画素であり、前記第８の画素と基本的な素子構造は同一である。この第１４の画素が前記第４の画素と異なる所は、前記第１２の画素が前記第１の画素と異なる点と同じく、以下の点である。すなわち、前記第８の画素では基板１０としてＰ型半導体基板が用いられていたのに対し、この第１４の画素では基板１０としてＮ型半導体基板が用いられている。また、この第１４の画素では、図５中のドレイン配線２５が取り除かれ、垂直信号線（ＪＦＥＴ２のソース配線）２２がドレイン配線２５の位置に配置されている。さらに、第１４の画素では、フォトダイオード１で過剰に生成された電荷をリセットドレイン４に導くオーバーフロー制御領域６ａが形成されている。
【０１４６】
この第１４の画素の等価回路は、前記第８の画素の等価回路と同じく、図６（ａ）に示す通りとなる。
【０１４７】
（その他の実施の形態）
前記第１２の画素が前記第１の画素に対応し、前記第１３の画素が前記第４の画素に対応しているので、前記図７に示す第１の実施の形態においてあるいは前記第２の実施の形態において、前記第１の画素に代えて前記第１２の画素を配列するとともに前記第４の画素に代えて前記第１３の画素を配列すれば、本発明の他の実施の形態による固体撮像装置を得ることができる。この固体撮像装置は、前記第１又は第２の実施の形態による固体撮像装置と同じ動作を行い、同様の利点が得られる。
【０１４８】
前記第１、第４及び第８の画素を変形して第２、第３、第５、第６及び第７の画素を得たのと同様に、第１２、第１３及び第１４の画素を変形して種々の画素を得ることができる。これらの画素を適宜組み合わせる等によって本発明の更に他の種々の実施の形態による固体撮像装置を得ることができることは、前述した第１の実施の形態の変形例の場合と同様である。
【０１４９】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【０１５０】
【発明の効果】
以上説明したように、本発明によれば、固体撮像装置に入射する光量に応じた電気信号を露出中にリアルタイムで素子外部へ出力することができるため、露出時間あるいはストロボのような補助光の光量を制御して常時最適露光量で撮像することが可能になる。
【図面の簡単な説明】
【図１】第１の画素を模式的に示す図であり、図１（ａ）はその概略平面図、図１（ｂ）は図１（ａ）中のＸ１−Ｘ２線に沿った概略断面図、図１（ｃ）は図１（ａ）中のＹ１−Ｙ２線に沿った概略断面図である。
【図２】第１乃至第３の画素の等価回路を示す回路図である。
【図３】第４の画素を模式的に示す図であり、図３（ａ）はその概略平面図、図３（ｂ）は図３（ａ）中のＸ３−Ｘ４線に沿った概略断面図、図３（ｃ）は図３（ａ）中のＹ３−Ｙ４線に沿った概略断面図である。
【図４】第４乃至第７の画素の等価回路を示す回路図である。
【図５】第８の画素を模式的に示す図であり、図５（ａ）はその概略平面図、図５（ｂ）は図５（ａ）中のＸ５−Ｘ６線に沿った概略断面図、図５（ｃ）は図５（ａ）中のＹ５−Ｙ６線に沿った概略断面図である。
【図６】第８乃至第１１の画素の等価回路を示す回路図である。
【図７】本発明の第１の実施の形態による固体撮像装置を示す回路図である。
【図８】本発明の第１の実施の形態による固体撮像装置を用いた撮像装置の一例を示す概略構成図である。
【図９】図８に示す撮像装置の駆動タイミングチャートである。
【図１０】本発明の第１の実施の形態による固体撮像装置を用いた撮像装置の他の例を示す概略構成図である。
【図１１】図１０に示す撮像装置の駆動タイミングチャートである。
【図１２】本発明の第２の実施の形態による固体撮像装置を示す回路図である。
【図１３】第１２の画素を模式的に示す図であり、図１３（ａ）はその概略平面図、図１３（ｂ）は図１３（ａ）中のＸ７−Ｘ８線に沿った概略断面図、図１３（ｃ）は図１３（ａ）中のＹ７−Ｙ８線に沿った概略断面図である。
【図１４】図１３（ａ）中のＹ９−Ｙ１０線に沿った概略断面図である。
【図１５】第１３の画素を模式的に示す図であり、図１５（ａ）はその概略平面図、図１５（ｂ）は図１５（ａ）中のＸ１１−Ｘ１２線に沿った概略断面図、図１５（ｃ）は図１５（ａ）中のＹ１１−Ｙ１２線に沿った概略断面図である。
【図１６】図１５（ａ）中のＹ１３−Ｙ１４線に沿った概略断面図である。
【図１７】第１４の画素を模式的に示す図であり、図１７（ａ）はその概略平面図、図１７（ｂ）は図１７（ａ）中のＸ１５−Ｘ１６線に沿った概略断面図、図１７（ｃ）は図１７（ａ）中のＹ１５−Ｙ１６線に沿った概略断面図である。
【図１８】図１７（ａ）中のＹ１７−Ｙ１８線に沿った概略断面図である。
【図１９】従来の固体撮像装置の単位画素を模式的に示す図であり、図１９（ａ）はその概略平面図、図１９（ｂ）は図１９（ａ）中のＸ１９−Ｘ２０線に沿った概略断面図、図１９（ｃ）は図１９（ａ）中のＹ１９−Ｙ２０線に沿った概略断面図である。
【図２０】従来の固体撮像装置を示す回路図である。
【図２１】従来の固体撮像装置の動作を説明するためのパルスタイミングチャートである。
【符号の説明】
１ フォトダイオード
２ ＪＦＥＴ
３ 転送ゲート
４ リセットドレイン
５ リセットゲート
５ａ ゲート電極
９，９ａ ＰチャネルＭＯＳＦＥＴ
１０ 半導体基板
１１ Ｎ型半導体領域
１５ ＪＦＥＴのゲート領域
２４ リセットドレイン配線
２４ａ，２４ａ’ 開口[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device, and more particularly to an amplification type solid-state imaging device capable of monitoring the amount of incident light.
[0002]
[Prior art]
As an amplification type solid-state imaging device in which signal charges generated and accumulated in a photoelectric conversion unit according to incident light are transferred to an amplification unit via a transfer unit, and an electric signal according to incident light is output from the amplification unit. For example, Japanese Laid-Open Patent Publication No. Hei 8-293591 and a paper entitled “Development of 1.6M Pixel Amplified Image Sensor BCAST” by Ishida et al. (Image Media Society of Japan Vol. 51, No. 2, pp. 211-218 (1997)). ) Is disclosed. In this type of solid-state imaging device, the region other than the photodiode that is the photoelectric conversion unit is shielded by a light-shielding film formed on the element, and only information relating to light incident on the photoelectric conversion unit within a predetermined exposure time is obtained. Output to the outside of the element.
[0003]
An example of this type of conventional solid-state imaging device will be described with reference to FIGS.
[0004]
FIG. 19 is a diagram schematically showing a unit pixel of a conventional solid-state imaging device, FIG. 19A is a schematic plan view thereof, and FIG. 19B is taken along line X19-X20 in FIG. FIG. 19C is a schematic sectional view taken along line Y19-Y20 in FIG. 19A.
[0005]
This conventional solid-state imaging device has a configuration in which unit pixels shown in FIG. 19 are arranged in a two-dimensional matrix (m × n). An equivalent circuit of this unit pixel is shown in a portion surrounded by a broken line in FIG. As shown in FIG. 19 and FIG. 20, the unit pixel generates a signal charge according to incident light and stores it in accordance with the charge of the photodiode 1 as a photoelectric conversion unit and the gate region 15 as a control region. A junction field effect transistor (hereinafter referred to as “JFET”) 2 serving as an amplifying unit for generating a signal output (amplified output) and a transfer for transferring the signal charge generated and accumulated by the photodiode 1 to the gate region 15 of the JFET 2 Corresponding to the JFET 2, the reset gate wiring 24 as a wiring to which the driving signal φRSD for discharging the charge of the gate region 15 of the JFET 2 and controlling the potential of the gate region 15 is supplied. Reset drain 4 as a P-type semiconductor region, and the gate region of the reset drain 4 and JFET 2 5 is a P-channel MOSFET 9 that is an insulated gate transistor as a switching element that controls electrical connection and disconnection between the pixel 5 and the reset drain 4 of the pixel and the gate region 15 of the JFET 2 of the pixel. And a P-channel MOSFET 9 having an electrode region and a reset gate 5 as a control electrode.
[0006]
The photodiode 1, JFET 2 and reset drain 4 are formed in an N-type semiconductor region 11 formed on a P-type semiconductor substrate 10, and the transfer gate 3 and reset gate 5 are formed on the N-type semiconductor region 11 with an insulating film 33. Is formed through.
[0007]
The photodiode 1 includes a P-type charge storage region 12 formed in an N-type semiconductor region 11 on a P-type semiconductor substrate 10 and a semiconductor surface above the P-type charge storage region 12 as shown in FIG. A high concentration N-type semiconductor region 13 formed in the vicinity and an N-type semiconductor layer 11 as a whole are buried in an NPNP-type vertical overflow drain structure from the semiconductor surface toward the inside of the semiconductor substrate. Photodiodes (an embedded photodiode is formed by NPN and an overflow drain structure is formed by PNP).
[0008]
As shown in FIG. 19B, the JFET 2 includes a P-type gate region 15 formed in the N-type semiconductor region 11 and a high-concentration N-type source formed in the P-type gate region 15. The region 14 and the N-type channel region 17 and a high-concentration N-type drain region 16 formed at a position facing the source region 14 across the channel region 17 receive the charge of the photodiode 1 by the gate region 15. This is amplified and output.
[0009]
As shown in FIG. 19A, the N-type drain region 16 of the JFET 2 is also formed in the peripheral region of the pixel and also serves as a separation region between adjacent pixels. Furthermore, the N-type drain region 16 is formed continuously with the high-concentration N-type semiconductor region 13 and the N-type semiconductor region 11 formed near the surface of the photodiode 1 as shown in FIGS. Has been. Therefore, the N-type region (11, 13) of the PN junction constituting the photodiode 1 and the N-type drain region 16 of the JFET are electrically connected.
[0010]
The P-type gate region 15 of the JFET 2 is formed so as to sandwich the N-type channel region 17 from above and below, and has a structure that suppresses the substrate bias effect, increases the gain of the source follower operation, and suppresses the gain variation. .
[0011]
As shown in FIG. 19C, the transfer gate 3 is a gate electrode formed on the boundary region between the P-type charge storage region 12 of the photodiode 1 and the P-type gate region 15 of the JFET 2 via an insulating film 33. The charge accumulated in the P-type charge accumulation region 12 of the photodiode 1 is transferred to the P-type gate region 15 of the JFET 2.
[0012]
That is, a P-channel MOSFET is constituted by the P-type region (P-type charge storage region 12) of the PN junction constituting the photodiode 1, the transfer gate 3, and the P-type gate region 15 of the JFET 2.
[0013]
As shown in FIG. 19B, the reset drain 4 is composed of a P-type semiconductor region formed in the N-type semiconductor region 11, generated and accumulated by the photodiode 1, and transferred to the P-type gate region 15 of the JFET 2. Then, the potential of the P-type gate region 15 of the JFET 2 is controlled through the reset gate 5 (that is, by the P-channel MOSFET 9 having the reset gate 5).
[0014]
As shown in FIG. 19B, the reset gate 5 is formed by a gate electrode formed on the boundary region between the P-type gate region 15 of the JFET 2 and the reset drain 4 which is a P-type semiconductor region via an insulating film 33. It is configured and controls the electrical connection state between the P-type gate region 15 of the JFET 2 and the reset drain 4. That is, as described above, the P-channel MOSFET 9 is configured by the P-type gate region 15 of the JFET 2, the reset gate 5, and the reset drain 4. The MOSFET 9 has the reset drain 4 of the pixel and the gate region 15 of the JFET 2 of the pixel as main electrode regions, respectively, and the reset gate 5 as a control electrode.
[0015]
In addition, transfer gate wiring 20 made of polysilicon, reset gate wiring 21 made of polysilicon, relay wiring 23 made of first layer aluminum, the above-described reset drain wiring 24 made of second layer aluminum, and vertical signal by the first layer aluminum. A line (source wiring of JFET 2) 22 and a drain wiring 25 of JFET 2 of first layer aluminum are also formed as shown in the figure. That is, the N-type source region 14 of each JFET 2 is commonly connected to each column in the vertical scanning direction (column direction) by the vertical signal line 22. The transfer gate 3 is connected in common to each row in the horizontal scanning direction (row direction) by the transfer gate wire 20 and the reset gate 5 by the reset gate wire 21. The reset drain (P-type semiconductor region) 4 is commonly connected to each row in the horizontal scanning direction (row direction) by the reset drain wiring 24 through the contact hole 30, the relay wiring 23, and the relay wiring connecting hole 31. Yes. Therefore, the reset drain (P-type semiconductor region) is directly electrically connected to the reset drain wiring 24 and is always electrically connected to the reset drain wiring 24. The reset drain wiring 24 also covers a portion other than the photodiode 1 (that is, the region of the JFET 4 and the reset drain 4), and also serves as a light shielding film that shields this portion.
[0016]
Note that the N-type drain region 16 of the JFET 2 is continuously formed in a mesh pattern in the peripheral region of the pixel, and is connected to the column by the drain wiring 25 through the contact hole 32 formed in the interlayer insulating film 33. Each is commonly connected in the vertical scanning direction. Further, all the drain wirings 25 are commonly connected by wirings (not shown) around the pixel matrix arrangement (upper and lower ends). The drain wiring 25 is provided in order to lower the resistance by lining (shunting) the diffusion layer of the N-type drain region 16 continuously formed in a mesh pattern with a metal wiring, and has a large number of pixels. It is especially effective in some cases.
[0017]
FIG. 20 is a circuit diagram showing a conventional solid-state imaging device in which the unit pixels shown in FIG. 19 are arranged in a two-dimensional matrix (m × n). As described above, a portion surrounded by a broken line in FIG. 20 is an equivalent circuit of a unit pixel.
[0018]
As can be seen from the description regarding the structure described above, each pixel serving as a unit pixel includes a photodiode 1, JFET 2, transfer gate 3, reset drain 4, and one reset gate 5 present in one pixel. Yes. The N-type region (11 and 13) of the photodiode 1 (not shown in FIG. 20) is electrically connected to the drain region 16 of JFET 2 (indicated by “D” in FIG. 20), and The P-type MOS transistor is constituted by the P-type region 13 of the photodiode 1 (not shown in FIG. 20), the transfer gate 3 and the gate region 15 of the JFET 2 (not shown in FIG. 20). . Further, as a switching element for controlling electrical connection and disconnection between the reset drain 4 and the gate region 15 of the JFET 2, a P-channel MOS transistor 9 constituted by the gate region 15, the reset gate 5 and the reset drain 4 of the JFET 2. Are present in one pixel.
[0019]
Although not shown in FIG. 20, the photodiode 1 has a function of discharging excess charges to the P-type semiconductor substrate 10 by a vertical overflow drain structure.
[0020]
The source region 14 of each JFET 2 (indicated by “S” in FIG. 20) is provided by vertical signal lines 22-1 to 22-n (corresponding to the vertical signal lines 22 in FIG. 19) for each column of the matrix arrangement. Each is connected in common.
[0021]
The drain region 16 (D) of each JFET 2 is connected to the drain power supply VDD in common for all the pixels via the diffusion layer formed continuously in the form of a mesh to be the N-type drain region 16 and the drain wiring 25. It is connected to the.
[0022]
The transfer gate 3 is connected in common in the horizontal scanning direction by transfer gate wirings 20-1 to 20 -m (corresponding to the transfer gate wiring 20 in FIG. 19) and connected to the vertical scanning circuit 7 for each row of the matrix arrangement. Has been. The operation is performed for each row by the drive pulses φTG1 to φTGm sent from the vertical scanning circuit 7.
[0023]
The reset gate 5 is commonly connected in the horizontal scanning direction and connected to the vertical scanning circuit 7 by reset gate wirings 21-1 to 21-m (corresponding to the reset gate wiring 21 in FIG. 19) for each row of the matrix arrangement. Has been. Then, the drive pulses φRSG1 to φRSGm sent from the vertical scanning circuit 7 operate for each row.
[0024]
The reset drain 4 is connected in common in the horizontal scanning direction (row direction) by the reset drain wiring 24-1 to 24-m (corresponding to the reset drain wiring 24 in FIG. 19) for each row of the matrix arrangement, and is vertically connected. It is connected to the scanning circuit 7. Then, drive pulses (drive signals for discharging the charge of the gate region 15 of the JFET 2 and controlling the potential of the gate region 15) φRSD1 to φRSDm that are sent from the vertical scanning circuit 7 are operated for each row. It has become.
[0025]
The vertical signal lines 22-1 to 22-n are connected to the constant current sources 26-1 to 26-n on one side, whereby a constant current flows from the constant current sources 26-1 to 26-n, and the JFET 4 and the constant current source 26-1 to 26-n constitute a source follower circuit. The output side of the source follower circuit is connected to difference processing circuits 27-1 to 27-n as read circuits. The differential processing circuits 27-1 to 27-n are composed of capacitors 28-1 to 28-n and switches 29-1 to 29-n such as MOSFETs. The gates of the switches 29-1 to 29-n are connected in common and are operated by a pulse φN. The output units of the difference processing circuits 27-1 to 27-n are connected to the signal output line 34 via horizontal selection switches 39-1 to 39-n. The horizontal selection switches 39-1 to 39-n are sequentially operated by pulses φH1 to φHn sent from the horizontal scanning circuit 8, and sequentially output the outputs of the difference processing circuits 27-1 to 27-n to the signal output line 34. . This output is output to the outside through an output amplifier 35 connected to the signal output line 34. The output signal line 34 is grounded via a switch 36. The switch 36 is operated by a pulse φRH.
[0026]
Next, the operation of this conventional solid-state imaging device will be described with reference to FIG. FIG. 21 is a pulse timing chart for explaining the operation of this conventional solid-state imaging device.
[0027]
As already described, since the transfer gate 3 and the reset gate 5 of each pixel constituting the unit pixel are P-channel type, in FIG. 21, φTG1 to φTG3 and φRSG are opposite in polarity to other pulses. Become. That is, when these pulses are at a low level, the corresponding transfer gate 3 or reset gate 5 is turned on (on), and when these pulses are at a high level, they are turned off (off).
[0028]
In the period Tp1, the MOSFET 9 is turned on and the gate region 15 of the JFET 2 is set to the reference voltage VGH. Thereafter, the MOSFET 9 is turned off and the gate region 15 of the JFET 2 is brought into a floating state.
[0029]
In the period Tp2, a signal is read from the source region 14 (S) of the JFET 2 in the source follower mode, and is held in the capacitor 28-i as a reference signal (dark output) Vref. When the pulse φN becomes low and the switch 29 is turned off, the output side (switch 29-i side) of the capacitor 28-i becomes floating.
[0030]
In the period Tp3, the photoelectric charge signal accumulated in the photodiode 1 is transferred to the gate region 15 of the JFET 2 via the transfer gate 3. At this time, since the output side of the capacitor 28-i is floating, the difference signal Vs between the optical signal (bright output) Vs read from the source region 14 (S) of the JFET 2 and the reference signal (dark output) Vref. -Vref appears.
[0031]
In the period Tp4, the horizontal scanning circuit 8 reads the difference signal Vs−Vref of each pixel in the i-th row from the capacitor 28-i as an image signal and outputs it from the output terminal OUT via the output amplifier 35. The configuration of the differential processing circuit 27-i as the readout circuit is a correlated double sampling circuit. By performing the differential processing between the optical signal and the reference signal, random noise of each pixel (in the gate region 15 of the JFET 2). The image signal Vs-Vref from which the reset noise generated, 1 / f noise generated in the source follower circuit), and fixed pattern noise due to characteristic variations are removed is obtained.
[0032]
As shown in FIGS. 20 and 21, the unit pixels (FIG. 19) including the photodiode 1, JFET 2, transfer gate 3, reset drain 4, and reset gate 5 are arranged in a matrix. Since the device employs an embedded photodiode with a vertical overflow drain structure, dark current, afterimage, reset noise, blooming and smear are suppressed, and a narrow-band source follower of JFET2 that is a capacitive load. The operation realizes a high charge amplification factor and suppresses noise during the amplification operation. Further, by performing the above-described differential processing, fixed pattern noise due to variations in the threshold voltage of JFET2, reset noise generated when the gate region of JFET2 is initialized, 1 / f noise during source follower operation, and the like are suppressed. Is done. Therefore, a video signal with high sensitivity and low noise (high S / N ratio) can be obtained, and the basic performance as a solid-state imaging device is excellent.
[0033]
[Problems to be solved by the invention]
In the solid-state imaging device as described above, imaging is performed with a predetermined exposure time. In a normal moving image mode in which repeated frames are read out, since the readout time is Tp1 + Tp2 + Tp3 + Tp4 per row, the exposure time is (Tp1 + Tp2 + Tp3 + Tp4) × m, which is approximately proportional to the product of the number of pixels and the readout frequency per pixel. For example, when the number of pixels is 1 million and the readout frequency per pixel is 20 MHz, the exposure time is 50 ms. If the amount of incident light changes abruptly from the expected value during this exposure time, optical information cannot be read out with an optimum exposure amount.
[0034]
As a method that does not restrict the exposure time from the number of pixels and the readout frequency per pixel, a mechanical shutter is provided separately from the solid-state imaging device as described above, and the exposure time is adjusted by controlling the opening and closing timing. can do. In this configuration, the exposure control sensor that can monitor the change in the amount of incident light during exposure usually provides an optimum exposure amount even when it is difficult to predict the amount of incident light or when the amount of incident light changes suddenly from the assumed value. Optical information can be read out.
[0035]
As an exposure control method in this configuration, conventionally, a method (first method) in which an exposure control sensor is arranged separately from the optical system of the solid-state imaging device and the light intensity from the subject is monitored, and an optical system of the solid-state imaging device. A method in which an exposure control sensor is placed inside and a part of the light incident on the solid-state imaging device is monitored (second method), or a reflected light from the light receiving surface of the solid-state imaging device is monitored by the exposure control sensor (first 3) is known.
[0036]
However, the first method has a problem that the exposure control accuracy is poor because the light intensity directly incident on the solid-state imaging device is not monitored. Further, the second method has a problem that a part of light intensity incident on the solid-state imaging device is lost, which is disadvantageous in terms of sensitivity. Further, the third method has a problem that the incident light cannot be monitored with high accuracy because the incident light to the solid-state imaging device is not diffusely reflected (scattered) as in the case of a silver salt film. there were.
[0037]
The situation described above is the same not only in the so-called two-dimensional solid-state imaging device but also in the one-dimensional solid-state imaging device.
[0038]
The present invention has been made in view of such circumstances, and is directly incident on a solid-state imaging device so that an image can be captured with an optimal exposure amount by controlling from the outside even if the amount of incident light changes greatly during exposure. It is an object of the present invention to provide a solid-state imaging device capable of detecting a change in the amount of light in real time and outputting it to the outside of the element.
[0039]
[Means for Solving the Problems]
In order to solve the above-described problem, the solid-state imaging device according to the first aspect of the present invention includes a plurality of photoelectric conversion units arranged in a one-dimensional manner, each generating and storing a signal charge corresponding to incident light. A plurality of photoelectric conversion units, and a plurality of amplification units provided corresponding to the plurality of photoelectric conversion units, each having a control region and generating a signal output corresponding to the charge in the control region And a plurality of transfer units provided corresponding to the plurality of photoelectric conversion units, wherein the signal charges generated and accumulated in the plurality of photoelectric conversion units are stored in the plurality of amplification units, respectively. A plurality of transfer units respectively transferring to the control region, wiring, a plurality of semiconductor regions provided corresponding to the plurality of amplification units, the plurality of semiconductor regions, and the control regions of the plurality of amplification units Multiple switches that control the electrical connection and disconnection between them. A plurality of switching elements each having a main electrode region that is any one of the plurality of semiconductor regions and any one of the control regions of the plurality of amplifying units, (1) At least one semiconductor region of the plurality of semiconductor regions is formed to generate a signal charge corresponding to incident light. (2) When the plurality of switching elements are in a conductive state, the plurality of amplifications And when the plurality of switching elements are in a cut-off state, the control region of the plurality of amplifying units includes the control region and the at least one semiconductor region. In this state, the wiring is electrically cut off.
[0040]
According to the first aspect, the photoelectric conversion unit, the amplification unit, the transfer unit, the semiconductor region corresponding to the reset drain in the conventional solid-state imaging device described above, and the reset drain wiring 24 in the conventional solid-state imaging device described above. Since it has corresponding wiring and switching elements, it is possible to obtain a high-sensitivity and low-noise (high S / N ratio) video signal as in the case of the conventional solid-state imaging device described above. Basic performance can be obtained.
[0041]
According to the first aspect, at least one semiconductor region of the plurality of semiconductor regions generates a signal charge corresponding to incident light separately from the photoelectric conversion unit. For this reason, an electrical signal corresponding to the amount of light incident on the solid-state imaging device is generated in the semiconductor region in real time during exposure. When the plurality of switching elements are in a conductive state, the control region of the plurality of amplifying units and the at least one semiconductor region are electrically connected to the wiring, and the plurality of switching elements When the element is in a cut-off state, the control region of the plurality of amplifying units is in a state of being cut off electrically with respect to the wiring, so that an original imaging operation for obtaining a video signal is hindered. In addition, an electrical signal (light quantity monitor signal) corresponding to the incident light quantity obtained in the semiconductor region can be output to the outside via the wiring.
[0042]
Thus, according to the first aspect, an electrical signal corresponding to the amount of light incident on the solid-state imaging device can be output to the outside of the element in real time during exposure. In other words, a change in the amount of light directly incident on the solid-state imaging device can be detected in real time and output to the outside of the element. Accordingly, it is possible to always take an image with the optimum exposure amount by controlling the exposure time or the amount of auxiliary light such as a strobe light. In addition, according to the first aspect, since the semiconductor region and the wiring necessary for the original operation for obtaining the video signal are also used as the light amount monitoring means during the exposure, the structure becomes complicated. There is no such thing.
[0043]
In the solid-state imaging device according to the second aspect of the present invention, in the solid-state imaging device according to the first aspect, the at least one semiconductor region is not directly electrically connected to the wiring, Depending on the state of conduction and interruption of the plurality of switching elements, the state of electrical connection and interruption of the at least one semiconductor region to the wiring is determined.
[0044]
The solid-state imaging device according to a third aspect of the present invention is the solid-state imaging device according to the first aspect, wherein the at least one semiconductor region is directly electrically connected to the wiring, and the plurality of switching Regardless of whether the element is on or off, it is always electrically connected to the wiring.
[0045]
The second and third aspects are specific examples of the first aspect. In the first aspect, when the plurality of switching elements are in a conductive state, When the control region and the at least one semiconductor region are electrically connected to the wiring and the plurality of switching elements are in a cut-off state, the control region of the plurality of amplifying units is It is only necessary to be in a state of being electrically cut off from the wiring, and the at least one semiconductor region may not be directly connected to the wiring as in the second aspect, It may be directly connected to the wiring as in the third aspect.
[0046]
A solid-state imaging device according to a fourth aspect of the present invention is the solid-state imaging device according to any one of the first to third aspects, wherein the wiring causes the charges in the control regions of the plurality of amplification units to be discharged and Switching means for switching between a state in which a drive signal for controlling the potential of the control region is supplied and a state in which a signal appearing on the wiring is output from the wiring is provided.
[0047]
When the switching means is provided as in the fourth aspect, it is preferable to use the wiring also as an output line for the light quantity monitor signal.
[0048]
A solid-state imaging device according to a fifth aspect of the present invention is the solid-state imaging device according to any one of the first to fourth aspects, wherein the control region of the amplification unit and the semiconductor region are the plurality of photoelectric conversion units. They are arranged alternately next to each other in the line-up direction.
[0049]
The fifth aspect is an example of the arrangement of the control region and the semiconductor region, but the first to fourth aspects are not necessarily limited to such an arrangement.
[0050]
A solid-state imaging device according to a sixth aspect of the present invention includes a plurality of photoelectric conversion units arranged two-dimensionally, each of which generates and accumulates a signal charge corresponding to incident light, and A plurality of amplifying units provided corresponding to the plurality of photoelectric conversion units, each having a control region, and a plurality of amplifying units for generating a signal output corresponding to the charge in the control region; A plurality of transfer units provided corresponding to the photoelectric conversion units of the plurality, wherein the plurality of transfer units respectively transfer the signal charges generated and accumulated by the plurality of photoelectric conversion units to the control regions of the plurality of amplification units, respectively. A plurality of wirings provided for each row of the plurality of photoelectric conversion units, a plurality of semiconductor regions provided corresponding to the plurality of amplification units, and a plurality of the photoelectric conversion units The plurality of semiconductor regions provided for each row and corresponding to the row A plurality of switching elements for controlling electrical connection and disconnection between the control regions of the plurality of amplification units corresponding to the row, each of which is one of the plurality of semiconductor regions corresponding to the row And a plurality of switching elements each having a main electrode region as one of the control regions of the plurality of amplifying units corresponding to the row, and (1) at least one of the whole of the plurality of semiconductor regions. The two semiconductor regions are formed so as to generate signal charges according to incident light, and (2) for each row of the plurality of photoelectric conversion units, the plurality of switching elements corresponding to the row are in a conductive state. The control regions of the plurality of amplification units corresponding to the row are in a state of being electrically connected to the wiring corresponding to the row, and the plurality of switches corresponding to the row When the switching element is in the cut-off state, the control regions of the plurality of amplifying units corresponding to the row are electrically cut off from the wiring corresponding to the row, and (3) the plurality For each row related to the at least one semiconductor region among the rows of photoelectric conversion parts, when the plurality of switching elements corresponding to the row are in a conductive state, the at least one semiconductor region is in the row. It is in a state of being electrically connected to the corresponding wiring.
[0051]
The solid-state imaging device according to a seventh aspect of the present invention is the solid-state imaging device according to the sixth aspect, wherein at least one of the rows of the plurality of photoelectric conversion units associated with the at least one semiconductor region is the at least one. The two semiconductor regions are not directly electrically connected to the wiring corresponding to the row, and depending on the conduction and cutoff states of the plurality of switching elements corresponding to the row, The state of electrical connection and disconnection with respect to the wiring corresponding to the row of at least one semiconductor region is determined.
[0052]
The solid-state imaging device according to an eighth aspect of the present invention is the solid-state imaging device according to the sixth aspect, wherein at least one of the rows of the plurality of photoelectric conversion units associated with the at least one semiconductor region is the at least one. One semiconductor region is directly electrically connected to the wiring corresponding to the row, and always corresponds to the row regardless of the conduction and cutoff states of the plurality of switching elements corresponding to the row. It is electrically connected to the wiring.
[0053]
A solid-state imaging device according to a ninth aspect of the present invention is the solid-state imaging device according to any one of the sixth to eighth aspects, wherein each of the rows of the plurality of photoelectric conversion units is associated with the at least one semiconductor region. With respect to the state, the wiring corresponding to the row is supplied with a drive signal for discharging the charge in the control region of the plurality of amplifying units corresponding to the row and controlling the potential of the control region. And a switching means for switching a state in which a signal appearing on the wiring is output from the wiring corresponding to the row.
[0054]
A solid-state imaging device according to a tenth aspect of the present invention is the solid-state imaging device according to any of the sixth to ninth aspects, wherein for each row of the plurality of photoelectric conversion units, the amplification unit corresponding to the row is provided. The control region and the semiconductor region corresponding to the row are alternately arranged adjacent to each other in the direction of the row.
[0055]
The solid-state imaging device according to the first to fifth aspects is a so-called one-dimensional solid-state imaging apparatus, whereas the solid-state imaging apparatus according to the sixth to tenth aspects is a so-called two-dimensional solid-state imaging apparatus. Both correspond to each other, and the same advantages can be obtained.
[0056]
A solid-state imaging device according to an eleventh aspect of the present invention is the solid-state imaging device according to any one of the first to tenth aspects, wherein each of the plurality of switching elements is an insulated gate transistor.
[0057]
The eleventh aspect is an example of the plurality of switching elements. However, in the first to tenth aspects, the switching elements are not necessarily limited to insulated gate transistors.
[0058]
A solid-state imaging device according to a twelfth aspect of the present invention is the solid-state imaging device according to any one of the first to eleventh aspects, wherein the semiconductor region has a conductivity type opposite to the semiconductor region with respect to the at least one semiconductor region. Are stacked, and a photodiode is constituted by these semiconductor regions.
[0059]
As in the twelfth aspect, it is preferable that the semiconductor region constitute a photodiode because the structure is simple.
[0060]
A solid-state imaging device according to a thirteenth aspect of the present invention is the solid-state imaging device according to any one of the first to twelfth aspects, wherein the light shielding is performed to shield a region other than the at least one semiconductor region and the plurality of photoelectric conversion units. Means are provided.
[0061]
It is preferable to shield an unnecessary area as in the thirteenth aspect because noise or the like due to incidence of light on the area is eliminated.
[0062]
A solid-state imaging device according to a fourteenth aspect of the present invention is the solid-state imaging device according to the thirteenth aspect, wherein the light shielding means is also used as the wiring.
[0063]
As in the fourteenth aspect, it is preferable to share the light shielding means with the wiring because the structure becomes simple.
[0064]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a solid-state imaging device according to the present invention will be described with reference to the drawings.
[0065]
Prior to description of each embodiment of the present invention, examples of various pixels that can be used in the present invention will be described.
[0066]
(First pixel)
First, a first pixel that can be used in the present invention will be described with reference to FIGS. 1 and 2A.
[0067]
FIG. 1 is a diagram schematically showing the first pixel, FIG. 1A is a schematic plan view thereof, and FIG. 1B is a schematic cross section taken along line X1-X2 in FIG. FIG. 1 and FIG. 1C are schematic cross-sectional views along line Y1-Y2 in FIG. FIG. 2A is a circuit diagram showing an equivalent circuit of the first pixel. 1 and FIG. 2A, the same or corresponding elements as those in FIG. 19 and FIG. In addition, the correspondence of the position of the left-right direction of Fig.1 (a) (b) and Fig.2 (a) is reverse.
[0068]
The first pixel has not only a function of obtaining a video signal but also a function of monitoring the amount of light during exposure, but the basic element structure is the same as that of the pixel shown in FIG. The first pixel differs from the pixel shown in FIG. 19 only in the following points.
[0069]
That is, in the pixel shown in FIG. 19, the reset drain wiring 24 that also serves as a light shielding film shields light from the reset drain 4 portion, whereas in the first pixel, the reset drain wiring 24 includes the reset drain 4 portion. Is formed so that a part of the reset drain 4 can receive incident light. The reset drain 4 is a P-type semiconductor region, and an N-type (opposite conductivity type) semiconductor region 11 is stacked below the reset drain 4, and the reset drain 4 and the N-type semiconductor region 11 are always reverse-biased (VDD> φRSD). ), The reset drain 4 of the first pixel functions as a photodiode 40 different from the photodiode 1 as a photoelectric conversion unit. In the photodiode 40, a photocurrent is generated by a signal charge (in this example, a hole) generated according to the light incident on the opening 24a. That is, in the first pixel, the reset drain 4 as a semiconductor region is formed so as to generate signal charges corresponding to incident light.
[0070]
In the pixel shown in FIG. 19, the reset drain (P-type semiconductor region) 4 is directly electrically connected to the reset drain wiring 24 through the contact hole 30, the relay wiring 23, and the relay wiring connection hole 31. However, in the first pixel, these are removed, and the reset drain 4 is not directly electrically connected to the reset drain wiring 24. In the first pixel, since the relay wiring 23 and the like are removed, the aperture ratio of the photodiode 40 is increased.
[0071]
Further, in the pixel shown in FIG. 19, as a switching element in which the reset drain 4 of the pixel and the gate region 15 of the JFET 2 of the pixel are the main electrode region and the reset gate 5 is the control electrode. Only with the P-channel MOSFET 9, between the pixels on both sides adjacent in the row direction (horizontal scanning direction, left-right direction in the figure), the reset drain 4 of the pixel and the pixel in the row direction A switching element having a gate region 15 of the JFET 2 of the pixel adjacent to the side as a main electrode region, and a reset drain 4 of the pixel adjacent to the pixel in the row direction of the JFET 2 of the pixel and the other side in the row direction. The switching element as the main electrode region, that is, the switching element between the pixels was not formed. In other words, in the pixel shown in FIG. 19, the gate formed via the insulating film 33 on the boundary region between the P-type gate region 15 of the JFET 2 of the pixel and the reset drain 4 of the adjacent pixel on one side in the row direction. There is no electrode, and there is a gate electrode formed through an insulating film 33 on the boundary region between the reset drain 4 of the pixel and the P-type gate region 15 of the JFET 2 of the adjacent pixel on the other side in the row direction. I did not.
[0072]
On the other hand, in the first pixel, the gate electrode formed on the boundary region between the P-type gate region 15 of the JFET 2 of the pixel and the reset drain 4 of the adjacent pixel on one side in the row direction via the insulating film 33. (A left gate electrode in FIGS. 1A and 1B) 5a is provided, and a boundary region between the reset drain 4 of the pixel and the P-type gate region 15 of JFET 2 of the adjacent pixel on the other side in the row direction. A gate electrode 5a (the right gate electrode in FIGS. 1A and 1B) 5a formed on the insulating film 33 is provided thereon. That is, in the first pixel, the P-type gate 15 of the JFET 2 of the pixel and the reset drain 4 of the adjacent pixel on one side in the row direction are used as main electrode regions, and the left gate electrode 5a in FIG. 1 is controlled. The P-channel MOSFET 9a on the left side in FIGS. 1A and 1B as a switching element between pixels serving as electrodes, and the P-type gate 15 of the JFET 2 of the adjacent pixel on the other side in the row direction with the reset drain 4 of the pixel. And the right P-channel MOSFET 9a in FIG. 1 (a) and FIG. 1 (b) as a switching element between the pixels having the main electrode region and the right gate electrode 5a in FIG. Yes. Similarly to the reset gate 5, the gate electrodes 5a and 5a are formed of polysilicon continuously with the reset gate wiring 21, and the gate electrodes 5a and 5a and the reset gate 5 are commonly connected by the reset gate wiring 21. ing.
[0073]
In the first pixel, as the gate electrodes 5a and 5a are provided, a high-concentration N-type drain that functions as a pixel isolation region in the vicinity of the gate electrodes 5a and 5a is provided in the same manner as in the vicinity of the reset gate 5. The region 16 is not formed, and this portion is left as the N-type semiconductor region 11.
[0074]
(Second pixel)
Next, a second pixel that can be used in the present invention will be described with reference to FIG. FIG. 2B is a circuit diagram showing an equivalent circuit of the second pixel.
[0075]
This second pixel is basically the same as the first pixel shown in FIG. 1 and FIG. 2A, and has a function of not only obtaining a video signal but also monitoring the amount of light during exposure. ing. This second pixel is different from the first pixel in that the gate electrode 5a between the left pixels in FIGS. 1A and 1B is removed, and the left pixels in FIGS. 1A and 1B are removed. The only difference is that the P-channel MOSFET 9a is not formed. In addition, the correspondence of the position of the left-right direction of Fig.1 (a) (b) and FIG.2 (b) is reverse.
[0076]
(Third pixel)
Next, a third pixel that can be used in the present invention will be described with reference to FIG. FIG. 2C is a circuit diagram showing an equivalent circuit of the third pixel.
[0077]
This third pixel is basically the same as the first pixel shown in FIG. 1 and FIG. 2A, and has a function of monitoring the amount of light during exposure as well as a function of obtaining a video signal. ing. The third pixel is different from the first pixel in that the gate electrode 5a between the right pixels in FIGS. 1A and 1B is removed, and the right pixel in FIGS. The only difference is that the P-channel MOSFET 9a is not formed. In addition, the correspondence of the position of the left-right direction of Fig.1 (a) (b) and FIG.2 (c) is reverse.
[0078]
(Fourth pixel)
Next, a fourth pixel that can be used in the present invention will be described with reference to FIGS. 3 and 4A.
[0079]
FIG. 3 is a diagram schematically showing the fourth pixel. FIG. 3A is a schematic plan view of the fourth pixel, and FIG. 3B is a schematic cross section taken along line X3-X4 in FIG. FIG. 3 and FIG. 3C are schematic cross-sectional views along line Y3-Y4 in FIG. FIG. 4A is a circuit diagram showing an equivalent circuit of the fourth pixel. 3 and 4A, the same or corresponding elements as those in FIGS. 1 and 2 are denoted by the same reference numerals, and redundant description thereof is omitted. In addition, the correspondence of the position of the left-right direction of Fig.3 (a) (b) and Fig.4 (a) is reverse.
[0080]
The fourth pixel does not have a function of monitoring the amount of light during exposure, but the basic element structure is the same as the first pixel shown in FIGS. 1 and 2A. The fourth pixel is different from the first pixel in the same manner as the pixel shown in FIG. 19 in that the reset drain 4 is not formed with the opening 24a in the reset drain 4 portion, and the reset drain 4 The point shielded from light by the wiring 24 and the point that the reset drain 4 is directly electrically connected to the reset drain wiring 24 through the contact hole 30, the relay wiring 23, and the relay wiring connection hole 31. Only.
[0081]
(Fifth pixel)
Next, a fifth pixel that can be used in the present invention will be described with reference to FIG. FIG. 4B is a circuit diagram showing an equivalent circuit of the fifth pixel.
[0082]
The fifth pixel is basically the same as the fourth pixel shown in FIGS. 3 and 4A, and does not have a function of monitoring the amount of light during exposure. The fifth pixel differs from the fourth pixel in that the gate electrode 5a between the left pixels in FIGS. 3 (a) and 3 (b) is removed, and the left pixel in FIGS. 3 (a) and 3 (b) is removed. The only difference is that the P-channel MOSFET 9a is not formed. In addition, the correspondence of the position of the left-right direction of Fig.3 (a) (b) and FIG.4 (b) is reverse.
[0083]
(Sixth pixel)
Next, a sixth pixel that can be used in the present invention will be described with reference to FIG. FIG. 4C is a circuit diagram showing an equivalent circuit of the sixth pixel.
[0084]
The sixth pixel is basically the same as the fourth pixel shown in FIGS. 3 and 4A, and does not have a function of monitoring the amount of light during exposure. The sixth pixel differs from the fourth pixel in that the gate electrode 5a between the right pixels in FIGS. 3A and 3B is removed, and the right pixel in FIGS. 3A and 3B is removed. The only difference is that the P-channel MOSFET 9a is not formed. In addition, the correspondence of the position of the left-right direction of Fig.3 (a) (b) and FIG.4 (c) is reverse.
[0085]
(Seventh pixel)
Next, a seventh pixel that can be used in the present invention will be described with reference to FIG. FIG. 4D is a circuit diagram showing an equivalent circuit of the seventh pixel.
[0086]
The seventh pixel is basically the same as the fourth pixel shown in FIGS. 3 and 4A, and does not have a function of monitoring the amount of light during exposure. The sixth pixel differs from the fourth pixel in that the gate electrodes 5a between the pixels on both sides in FIGS. 3 (a) and 3 (b) are removed and the pixels on both sides in FIGS. 3 (a) and 3 (b) are removed. The only difference is that the P-channel MOSFET 9a is not formed. After all, this seventh pixel is the same as the pixel shown in FIG. In addition, the correspondence of the position of the left-right direction of Fig.3 (a) (b) and FIG.4 (d) is reverse.
[0087]
(8th pixel)
Next, an eighth pixel that can be used in the present invention will be described with reference to FIGS. 5 and 6A.
[0088]
FIG. 5 is a diagram schematically showing the eighth pixel, FIG. 5 (a) is a schematic plan view thereof, and FIG. 5 (b) is a schematic cross section taken along line X5-X6 in FIG. 5 (a). FIG. 5C is a schematic cross-sectional view taken along line Y5-Y6 in FIG. FIG. 6A is a circuit diagram showing an equivalent circuit of the eighth pixel. In FIG. 5 and FIG. 6A, the same or corresponding elements as those in FIG. 1 and FIG. In addition, the correspondence of the position of the left-right direction of Fig.5 (a) (b) and Fig.6 (a) is reverse.
[0089]
The eighth pixel has a function of monitoring the amount of light during exposure, and the basic element structure is the same as that of the first pixel shown in FIGS. 1 and 2A. Where the eighth pixel is different from the first pixel, an opening 24a ′ is formed in the reset drain wiring 24 in the reset drain 4 portion, leaving the relay wiring 23 without being removed, and the reset drain 4 A part of is opened so as to receive incident light. However, the opening 24a ′ is different from the opening 24a of the first pixel, as shown in FIGS. 5A and 5B, so that the relay wiring 23 and the reset drain wiring 24 are connected to each other. The reset drain wiring 24 is partially left in the portion. In the eighth pixel, due to the remaining portion and the relay wiring 23, the aperture ratio of the photodiode 40 formed by the reset drain 4 is smaller than that of the first pixel. In the eighth pixel, unlike the first pixel, a part of the reset drain wiring 24 and the relay wiring 23 remain in the reset drain 4 portion, so that the reset drain 4 is connected to the reset drain wiring 24. In contrast, it is electrically connected directly.
[0090]
(9th pixel)
Next, a ninth pixel that can be used in the present invention will be described with reference to FIG. FIG. 6B is a circuit diagram showing an equivalent circuit of the ninth pixel.
[0091]
The ninth pixel is basically the same as the eighth pixel shown in FIGS. 5 and 6A, and has a function of monitoring the amount of light during exposure. The ninth pixel is different from the eighth pixel in that the gate electrode 5a between the left pixels in FIGS. 5A and 5B is removed, and the left pixel in FIGS. 3A and 3B is removed. The only difference is that the P-channel MOSFET 9a is not formed. In addition, the correspondence of the position of the left-right direction of Fig.5 (a) (b) and FIG.6 (b) is reverse.
[0092]
(10th pixel)
Next, a tenth pixel that can be used in the present invention will be described with reference to FIG. FIG. 6C is a circuit diagram showing an equivalent circuit of the tenth pixel.
[0093]
The tenth pixel is basically the same as the eighth pixel shown in FIGS. 5 and 6A, and has a function of monitoring the amount of light during exposure. The tenth pixel is different from the eighth pixel in that the gate electrode 5a between the right pixels in FIGS. 5 (a) and 5 (b) is removed, and the right pixel in FIGS. 5 (a) and 5 (b) is removed. The only difference is that the P-channel MOSFET 9a is not formed. In addition, the correspondence of the position of the left-right direction of Fig.5 (a) (b) and FIG.6 (c) is reverse.
[0094]
(Eleventh pixel)
Next, an eleventh pixel that can be used in the present invention will be described with reference to FIG. FIG. 6D is a circuit diagram showing an equivalent circuit of the eleventh pixel.
[0095]
The eleventh pixel is basically the same as the eighth pixel shown in FIGS. 5 and 6A, and has a function of monitoring the amount of light during exposure. The eleventh pixel is different from the eighth pixel in that the gate electrode 5a between the pixels on both sides in FIGS. 5 (a) and 5 (b) is removed and the both sides in FIGS. 5 (a) and 5 (b) are removed. The only difference is that the P-channel MOSFET 9a is not formed. In addition, the correspondence of the position of the left-right direction of Fig.5 (a) (b) and FIG.6 (d) is reverse.
[0096]
(First embodiment)
Next, the solid-state imaging device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 7 is a circuit diagram showing the solid-state imaging device according to the present embodiment.
[0097]
The solid-state imaging device according to the present embodiment includes a first pixel shown in FIG. 1 and FIG. 2A described above and a fourth pixel shown in FIG. 3 and FIG. × n) are arranged. The first pixels are arranged in a two-dimensional matrix (k × l) at the center of the imaging surface, and the fourth pixels are arranged around the first pixels. In FIG. 7, the first pixel is surrounded by a broken line.
[0098]
Therefore, in this embodiment, in each row of the matrix arrangement, the reset drain 4 and the gate region 15 of the JFET 2 are alternately arranged in the row direction (horizontal scanning direction), and the gate electrode 5a is arranged between all the pixels. Thus, the P-channel MOSFET 9a is formed. In each row of the matrix arrangement, all the reset gates 5 in the pixels in the row and the gate electrodes 5a between the pixels in the row are all connected in common in the row direction by the reset gate wiring 21 for each row. The P-channel MOSFETs 9 and 9a as the switching elements are turned on / off simultaneously.
[0099]
For this reason, as can be seen from FIG. 7, when all the MOSFETs 9 and 9a in the row are turned on (in a conductive state) for each row, the gate region 15 of the JFET 2 of all the pixels in the row. And the reset drain 4 are electrically connected to the reset drain wiring 24 in the row, and the gate regions 15 and the reset drains 4 of all the JFETs 2 in the row are electrically connected by the P-channel MOSFET 9a between the pixels. Therefore, the gate region 15 of the JFET 2 of the first pixel in which the reset drain 4 is not directly connected to the reset drain wiring 24 also passes through the P-channel MOSFET 9a and the reset drain 4 of the fourth pixel. Thus, the state is electrically connected to the reset drain wiring 24 of the row. For each row, when all the MOSFETs 9 and 9a in the row are turned off (in a cut-off state), the gate regions 15 of the JFETs 2 of all the pixels in the row are connected to the reset drain wiring 24 in the row. On the other hand, it is in a state of being electrically cut off.
[0100]
Therefore, also in the present embodiment, the drive signal φRSD for controlling the potential of the gate region 15 is supplied to the reset drain wiring 24 of the row for discharging the charge of the gate region 15 of the JFET 2 for each row. Thus, this signal can be applied to the gate region 15 of the JFET 2 of all the pixels in the row, and the same operation as the conventional solid-state imaging device shown in FIGS. 19 and 20 described above can be realized.
[0101]
For each row including the first pixel having the light quantity monitoring function, when all the P-channel MOSFETs 9 and 9a in the row are turned on, all the JFETs 2 in the row are caused by the P-channel MOSFET 9a between the pixels. Since the gate region 15 and the reset drain 4 are electrically connected, the reset drain 4 of the first pixel in the row passes through the P-channel MOSFET 9a and the reset drain 4 of the fourth pixel in the row. Then, the state is electrically connected to the reset drain wiring 24 of the row. Therefore, a photocurrent caused by signal charges (holes in this embodiment) generated in response to the light incident from the opening 24a in the fourth pixel can be output from the reset drain wiring 24 of the row.
[0102]
In this embodiment, for each row including the first pixel having the light amount monitoring function, the reset drain 4 constituting the photodiode 40 of the first pixel is directly connected to the reset drain of the row. The reset drain of the row of the reset drain 4 of the first pixel is not electrically connected to the wiring 24 and depends on the conduction and cutoff states of all the P-channel MOSFETs 9 and 9a of the row. The state of electrical connection and disconnection with respect to the wiring 24 is determined.
[0103]
The solid-state imaging device according to the present embodiment includes a peripheral circuit, but the peripheral circuit configuration such as the difference processing circuit 27, the vertical scanning circuit 7, and the horizontal scanning circuit 8 has the conventional solid-state imaging device shown in FIG. 19 and FIG. Is the same. However, in the present embodiment, for each row including the first pixel having the light amount monitoring function, the reset drain wiring 24 of each row is connected to the corresponding row of the vertical scanning circuit 7 via the switch QA made of a MOSFET or the like. Each drive pulse φRSD is connected to an output portion, and a switch QB is connected between the reset drain 24 and the light amount monitor signal output terminal 50 in each row. A drive pulse φPD is applied to the gate electrode of each switch QA, and a pulse obtained by inverting the drive pulse φPD by the knot gate 51 is applied to the gate electrode of each switch QB. In the present embodiment, each of the switches QA and QB causes the reset drain wiring 24 of the row including the first pixel to discharge the charge of the gate region 15 of the JFET 2 of each pixel of the row and the gate. A switching unit is configured to switch between a state in which the drive signal φRSD for controlling the potential of the region 15 is supplied and a state in which a signal appearing on the wiring 24 is output from the reset drain wiring 24 of the row. Therefore, in the present embodiment, the photocurrent Ip generated in the reset drain 4 of the first pixel can be output from the terminal 50 to the outside of the element via the switch QB.
[0104]
Next, an example of use of the solid-state imaging device according to the present embodiment will be described with reference to FIG.
[0105]
FIG. 8 is a schematic configuration diagram illustrating an example of an imaging device using the solid-state imaging device according to the present embodiment. In FIG. 8, reference numeral 100 denotes a solid-state imaging device according to the present embodiment. The solid-state imaging device 100 is disposed in a dark box 102 with a light shielding shutter 101. The solid-state imaging device 100 and the shutter 101 are controlled by the controller 103. The terminal 50 from which the photocurrent Ip as a light amount monitor signal is output from the solid-state imaging device 100 is connected to the photocurrent processing circuit 104. The photocurrent processing circuit 104 includes a photocurrent integration circuit 105 and a comparator 106. The photocurrent integration circuit 105 includes an operational amplifier 107 and a capacitor C. L The reset switch 108 is connected as shown in the figure. The reset switch 108 resets the photocurrent integration circuit 105 by discharging the charge of the capacitor CL in response to the reset signal φRST received at the gate electrode. The photocurrent integration circuit 105 integrates the photocurrent Ip from the terminal 50 and converts it into the voltage Vip, and the comparator 19 controls the shutter 101 to be closed when the voltage Vip is smaller than the reference voltage Vc as compared with the reference voltage Vc. The signal 109 is output to the controller 103.
[0106]
FIG. 9 shows a driving timing chart of the solid-state imaging device 100 and the shutter 101 when a still image is captured using the imaging device shown in FIG.
[0107]
In the first half period Ta within the period T1, the transfer gates 3 of all the pixels are turned on / off, the charges of the photodiodes 1 of all the pixels are transferred to the gate region 15 of the JFET 2, and the photodiodes 1 are reset. At this time, each drive pulse φRSD is at the voltage VGH, and each drive pulse φRSG is at a low level, and the P-channel MOSFETs 9 and 9a are all turned on. Therefore, the gate region 15 of JFET 2 is set to the voltage VGH. Has been.
[0108]
Next, in the latter half period Tb in the period T1, each drive pulse φRSD is set to the high level, and since the P-channel MOSFETs 9 and 9a are all turned on at this time, the gate regions 15 of the JFETs 2 of all the pixels are The voltage VGL (potential for turning off the JFET 4) is set, the initialization of the pixel is completed, and the preparation for entering the exposure state is completed.
[0109]
In the period T2, the shutter 101 is opened to enter an exposure state. At this time, since the P-channel MOSFETs 9 and 9a in the row including the first pixel having the function of monitoring the light amount are all on and the pulse φPD is at the low level, the switch QB is turned on and switching is performed. Since QA is off, the reset drain wiring 24 is switched to the state connected to the output terminal 50. As a result, the photocurrent Ip generated in the first pixel arranged in the center of the imaging surface of the solid-state imaging device 100 flows to the photocurrent processing circuit 104, and the output voltage Vip of the photocurrent integration circuit 108 is shown in FIG. It changes as shown. Since the slope of the voltage Vip is proportional to the incident light intensity to the solid-state imaging device 15, a desired exposure amount can be obtained in real time during exposure by monitoring the voltage Vip. That is, in FIG. 9, when the output voltage Vip of the photocurrent integration circuit 108 exceeds the reference voltage Vc, the control signal 109 is sent from the photocurrent processing circuit 104 to the controller 16 and the shutter 101 is closed. Thereafter, each row is read sequentially.
[0110]
In the period T3, the switch QB is turned off and the switching QA is turned on, so that the reset drain wiring 24 is switched to the vertical scanning circuit 7 side. At this time, since the P-channel MOSFETs 9 and 9a are all turned on, the gate region 15 of the JFET 2 is set to the voltage VGH by the drive pulse φRSD of the row, and then the P-channel MOSFETs 9 and 9a are turned off and floated. Put into a state.
[0111]
In a period T4, a signal is read from the source region 14 of the JFET 2 in the source follower mode, and is held in the capacitor 28 of the difference processing circuit 27 as a reference signal (dark output) Vref. When the pulse φN becomes low and the switch 29 is turned off, the output side (29 side) of the capacitor 28 becomes floating.
[0112]
In the period T5, the optical signal charge accumulated in the photodiode 1 is transferred to the gate region 15 of the JFET 2 via the transfer gate 3. At this time, since the output side of the capacitor 28 is floating, the difference signal Vs−Vref between the optical signal (bright output) Vs read from the source region 14 (S) of the JFET 2 and the reference signal (dark output) Vref. Appears.
[0113]
In a period T 6, the horizontal selection switch 39 is sequentially turned on by the horizontal scanning circuit 8, and the difference signal Vs−Vref of each pixel in the row is read from the capacitor 28 -i as an image signal, and is output via the output amplifier 35. Output from OUT.
[0114]
The periods T3 to T6 are sequentially repeated for each row.
[0115]
As described above, since the solid-state imaging device 100 according to the present embodiment can monitor the amount of light directly incident on the solid-state imaging device during exposure in real time, the imaging device shown in FIG. Even if the amount of light changes, it is possible to always take an image with an optimal exposure time.
[0116]
Next, another usage example of the solid-state imaging device 100 according to the present embodiment will be described with reference to FIG.
[0117]
FIG. 10 is a schematic configuration diagram illustrating another example of an imaging device using the solid-state imaging device 100 according to the present embodiment. 10, elements that are the same as or correspond to those in FIG. 8 are given the same reference numerals, and redundant descriptions thereof are omitted.
[0118]
The image pickup apparatus according to the present example and the image pickup apparatus shown in FIG. That is, in the image pickup apparatus shown in FIG. 8, the shutter 103 is closed and the exposure period ends when the optimum exposure amount is obtained. However, in the image pickup apparatus shown in FIG. 10, an auxiliary light emitting device (hereinafter referred to as a strobe) 110 is installed. In this method, the subject is irradiated and the exposure of the strobe 110 is stopped when the exposure amount incident on the solid-state imaging device 100 is optimized. The image pickup apparatus shown in FIG. 10 is different from the image pickup apparatus shown in FIG. 8 only in that a strobe 110 is provided instead of the shutter 103.
[0119]
FIG. 11 shows a timing chart for driving the solid-state imaging device 100 and the strobe 110 when a still image is captured using the imaging device shown in FIG. The timing chart shown in FIG. 11 is obtained by replacing on / off of the shutter with opening / closing of the strobe in the timing chart shown in FIG. 10, and the other operations are the same.
[0120]
When a strobe is used, the reflected light, that is, the amount of light incident on the solid-state imaging device 100 changes depending on the subject. Therefore, by monitoring the amount of incident light in real time as in this embodiment, it is always optimal regardless of the subject. The merit of being able to take an image with a large exposure amount is very great.
[0121]
(Modification of the first embodiment)
As described above, the solid-state imaging device according to the first embodiment illustrated in FIG. 7 includes the first pixel illustrated in FIGS. 1 and 2A and the first pixel illustrated in FIGS. 3 and 4A. 4 pixels were arranged in a two-dimensional matrix (m × n).
[0122]
The present invention is not limited to such a configuration, and may be configured by appropriately combining the first to eleventh pixels described above. In this case, at least one pixel out of all the pixels may be one or more of the first to third pixels having the light amount monitoring function and the eighth to ninth pixels. (1) For every row of the two-dimensional matrix arrangement, when all the MOSFETs 9 and 9a in the row are turned on, the gate region 15 and the reset drain 4 of the JFET 2 of all the pixels in the row are in the row. When all the MOSFETs 9 and 9a in the row are turned off, the gate regions 15 of the JFETs 2 of all the pixels in the row are connected to the reset drain wiring 24 of the row. (2) For each row including a pixel having a light quantity monitoring function, when all the P-channel MOSFETs 9 and 9a in the row are turned on. Is a state in which the reset drain 4 of the pixel having the light quantity monitoring function in the row is electrically connected to the reset drain wiring 24 in the row. It may be set in such a way that.
[0123]
For example, in the first embodiment shown in FIG. 7, (1) any one of the eighth to eleventh pixels may be arranged instead of the first pixel, and (2) the above-mentioned The fourth pixel in a row not including the first pixel, or the fourth pixel not adjacent to the first pixel in the fourth pixel in the row including the first pixel, It may be replaced with any of the fifth to seventh pixels, or (3) a pixel adjacent to the fourth pixel may be replaced with any of the eighth to eleventh pixels. .
[0124]
In addition, at least one (of course, all) of all the pixels arranged in a two-dimensional matrix may be any one of the eighth to eleventh pixels, and the remaining pixels may be the fourth to seventh pixels. It may be either one of them. As described above, when only any one of the eighth to eleventh pixels is used as the pixel having the light monitoring function, the reset drain constituting the photodiode 40 of the pixel is included in each row including the pixel. 4 is directly electrically connected to the reset drain wiring 24 of the row, and is always electrically connected to the reset drain wiring 24 of the row regardless of the conduction and cutoff states of the MOSFETs 9 and 9a of the row. Will be connected.
[0125]
Further, the number and arrangement of the pixels having the light quantity monitoring function are not limited at all, and the pixels do not necessarily need to be arranged in the central portion and need not be arranged in a lump.
[0126]
Furthermore, in the first embodiment, the light amount monitor signals from the pixels having a plurality of light amount monitor functions are combined and output from the terminal 50 as one unit. You may make it output the light quantity monitor signal from a pixel separately.
[0127]
(Second Embodiment)
Next, a solid-state imaging device according to a second embodiment of the present invention will be described with reference to FIG.
[0128]
FIG. 12 is a circuit diagram showing the solid-state imaging device according to this embodiment. 12, elements that are the same as or correspond to those in FIG. 7 are given the same reference numerals, and redundant descriptions thereof are omitted.
[0129]
While the first embodiment is a so-called two-dimensional solid-state imaging device, the present embodiment is a so-called one-dimensional solid-state imaging device.
[0130]
The solid-state imaging device according to the present embodiment corresponds to the solid-state imaging device according to the first embodiment, in which one row including the first pixels and peripheral circuits related thereto are extracted.
[0131]
Also in this embodiment, the same advantages as those in the first embodiment can be obtained.
[0132]
It should be noted that the above-described modification relating to the first embodiment can be similarly applied to the present embodiment.
[0133]
(12th pixel)
Next, a twelfth pixel that can be used in the present invention will be described with reference to FIGS.
[0134]
FIG. 13 is a diagram schematically showing the twelfth pixel, FIG. 13 (a) is a schematic plan view thereof, and FIG. 13 (b) is a schematic cross section taken along line X7-X8 in FIG. 13 (a). FIG. 13 and FIG. 13C are schematic cross-sectional views along line Y7-Y8 in FIG. FIG. 14 is a schematic sectional view taken along line Y9-Y10 in FIG. 13 and 14, the same or corresponding elements as those in FIGS. 1 and 2 are denoted by the same reference numerals, and redundant description thereof is omitted.
[0135]
The twelfth pixel is a pixel having the same light quantity monitoring function as the first pixel shown in FIGS. 1 and 2A, and the basic element structure is the same as that of the first pixel. The difference between the twelfth pixel and the first pixel is as follows.
[0136]
That is, a P-type semiconductor substrate is used as the substrate 10 in the first pixel, whereas an N-type semiconductor substrate is used as the substrate 10 in the twelfth pixel. Further, in the twelfth pixel, the drain wiring 25 in FIG. 1 is removed, and the vertical signal line (source wiring of JFET 2) 22 is disposed at the position of the drain wiring 25.
[0137]
Further, in the twelfth pixel, an overflow control region 6a is formed that guides the charge generated excessively by the photodiode 1 to the reset drain 4. The overflow control region 6 a is composed of a P-type semiconductor region formed inside the semiconductor layer 11 at the boundary region between the P-type charge accumulation region 12 of the photodiode 1 and the reset drain 4, and is generated excessively by the photodiode 1. An overflow operation for guiding charges to the reset drain 4 is controlled. A high concentration N-type semiconductor region 16 (same as the N-type drain region 16 of JFET 2) is formed in the vicinity of the semiconductor surface above the overflow control region 6a. That is, the P-type charge accumulation region 12, the P-type overflow control region 6a, and the reset drain 4 of the photodiode 1 are used as a source region, a channel region, and a drain region, respectively, and a high-concentration N-type semiconductor region 16 and an N-type semiconductor layer are used. A P-channel JFET 200 having 11 as a gate region is formed. The P-channel JFET 200 is in a cut-off (shut-off) state when the photodiode 1 is performing a standard operation, and a certain amount of light is incident on the P-type charge accumulation region 12 when strong light is incident on the photodiode 1. When the above charges (in this case, positive charges due to holes) are accumulated, that is, when the potential of the P-type charge accumulation region 12 rises to a certain level or more, the conductive (ON) state is formed. Accordingly, the charge generated excessively by the photodiode 1 flows out to the reset drain 4 via the overflow control region 6a. This excess charge is discharged from the reset drain wiring 24 via a predetermined path. A high-concentration N-type semiconductor region 16 (same as the N-type drain region 16 of JFET 2) formed near the semiconductor surface above the overflow control region 6a is a high-concentration N-type formed near the surface of the photodiode 1. It is formed continuously with the semiconductor region 13. Therefore, the vicinity of the semiconductor surface of the P-type charge accumulation region 12 of the photodiode 1 is covered with the high-concentration N-type semiconductor regions (13 and 16) including the surrounding region. The photodiode 1 is an embedded photodiode. It has become. Note that the high-concentration N-type semiconductor regions (13 and 16) are not formed on the end of the photodiode 1 on the transfer gate 3 side and the lower part of the transfer gate 3, but the performance of the embedded photodiode (semiconductor Low dark current characteristics due to non-depletion of the surface) are maintained. This is because, during the period in which the photodiode 1 performs the signal charge accumulation operation by photoelectric conversion, the transfer gate 3 is cut off (off) and a high-level pulse voltage is applied. This is because electrons are induced in the vicinity of the semiconductor surface to form a high concentration N-type semiconductor region. As described above, the photodiode 1 is a buried type photodiode having a JFET type lateral overflow drain structure, and, like the buried photodiode having the vertical overflow drain structure, blooming, smearing is performed by the overflow structure. The blurring phenomenon such as the above can be suppressed, and the dark current is suppressed because the depletion layer generated in the PN junction does not reach the semiconductor surface by the embedded photodiode. In addition, since no charge remains in the photodiode after the charge is transferred (due to complete transfer or complete depletion), ideal characteristics with reduced afterimage and reset noise can be obtained.
[0138]
The equivalent circuit of the twelfth pixel is as shown in FIG. 2A, similar to the equivalent circuit of the first pixel.
[0139]
(13th pixel)
Next, a thirteenth pixel that can be used in the present invention will be described with reference to FIGS.
[0140]
FIG. 15 is a diagram schematically showing the thirteenth pixel, FIG. 15 (a) is a schematic plan view thereof, and FIG. 15 (b) is a schematic cross section taken along line X11-X12 in FIG. 15 (a). FIG. 15C is a schematic cross-sectional view taken along line Y11-Y12 in FIG. FIG. 16 is a schematic cross-sectional view taken along line Y13-Y14 in FIG. 15 and 16, the same or corresponding elements as those in FIGS. 1 and 2 and the elements in FIGS. 13 and 14 are denoted by the same reference numerals, and redundant description thereof will be omitted.
[0141]
The thirteenth pixel is a pixel that does not have the same light quantity monitoring function as the fourth pixel shown in FIGS. 3 and 4A, and the basic element structure is the same as that of the fourth pixel. . The thirteenth pixel is different from the fourth pixel in the following points as well as the twelfth pixel is different from the first pixel. That is, a P-type semiconductor substrate is used as the substrate 10 in the fourth pixel, whereas an N-type semiconductor substrate is used as the substrate 10 in the thirteenth pixel. Further, in the thirteenth pixel, the drain wiring 25 in FIG. 3 is removed, and the vertical signal line (source wiring of JFET 2) 22 is disposed at the position of the drain wiring 25. Further, in the thirteenth pixel, an overflow control region 6 a that guides the charge generated excessively by the photodiode 1 to the reset drain 4 is formed.
[0142]
The equivalent circuit of the thirteenth pixel is as shown in FIG. 4A, similar to the equivalent circuit of the fourth pixel.
[0143]
(14th pixel)
Next, a fourteenth pixel that can be used in the present invention will be described with reference to FIGS.
[0144]
FIG. 17 is a diagram schematically showing the fourteenth pixel, FIG. 17 (a) is a schematic plan view thereof, and FIG. 17 (b) is a schematic cross section taken along line X15-X16 in FIG. 17 (a). FIG. 17C is a schematic cross-sectional view taken along line Y15-Y16 in FIG. FIG. 18 is a schematic sectional view taken along line Y17-Y18 in FIG. 17 and 18, the elements in FIGS. 1 and 2 and the elements that are the same as or correspond to those in FIGS. 13 and 14 are denoted by the same reference numerals, and redundant description thereof is omitted.
[0145]
The fourteenth pixel is a pixel having a light amount monitoring function similar to that of the eighth pixel shown in FIGS. 5 and 6A, and the basic element structure is the same as that of the eighth pixel. The fourteenth pixel is different from the fourth pixel in the following points as well as the twelfth pixel is different from the first pixel. That is, a P-type semiconductor substrate is used as the substrate 10 in the eighth pixel, whereas an N-type semiconductor substrate is used as the substrate 10 in the fourteenth pixel. Further, in the fourteenth pixel, the drain wiring 25 in FIG. 5 is removed, and the vertical signal line (source wiring of JFET 2) 22 is arranged at the position of the drain wiring 25. Further, in the fourteenth pixel, an overflow control region 6a that guides the charge generated excessively by the photodiode 1 to the reset drain 4 is formed.
[0146]
The equivalent circuit of the fourteenth pixel is as shown in FIG. 6A, similar to the equivalent circuit of the eighth pixel.
[0147]
(Other embodiments)
Since the twelfth pixel corresponds to the first pixel and the thirteenth pixel corresponds to the fourth pixel, the twelfth pixel corresponds to the fourth pixel in the first embodiment shown in FIG. In an embodiment, if the twelfth pixel is arranged instead of the first pixel and the thirteenth pixel is arranged instead of the fourth pixel, the solid state according to another embodiment of the present invention An imaging device can be obtained. This solid-state imaging device performs the same operation as the solid-state imaging device according to the first or second embodiment, and the same advantages can be obtained.
[0148]
The twelfth, thirteenth, and fourteenth pixels are changed in the same manner as the first, fourth, and eighth pixels are modified to obtain the second, third, fifth, sixth, and seventh pixels. Various pixels can be obtained by deformation. The solid-state imaging device according to various other embodiments of the present invention can be obtained by appropriately combining these pixels, as in the case of the modification of the first embodiment described above.
[0149]
Although the embodiments of the present invention have been described above, the present invention is not limited to these embodiments.
[0150]
【The invention's effect】
As described above, according to the present invention, since an electrical signal corresponding to the amount of light incident on the solid-state imaging device can be output to the outside of the element in real time during exposure, the exposure time or auxiliary light such as a strobe light can be output. It is possible to control the amount of light and always take an image with the optimum exposure amount.
[Brief description of the drawings]
FIG. 1 is a diagram schematically showing a first pixel, FIG. 1 (a) is a schematic plan view thereof, and FIG. 1 (b) is a schematic cross section taken along line X1-X2 in FIG. 1 (a). FIG. 1 and FIG. 1C are schematic cross-sectional views along line Y1-Y2 in FIG.
FIG. 2 is a circuit diagram showing an equivalent circuit of first to third pixels.
3A and 3B are diagrams schematically showing a fourth pixel, in which FIG. 3A is a schematic plan view thereof, and FIG. 3B is a schematic cross section taken along line X3-X4 in FIG. FIG. 3 and FIG. 3C are schematic cross-sectional views along line Y3-Y4 in FIG.
FIG. 4 is a circuit diagram showing an equivalent circuit of fourth to seventh pixels.
5A and 5B are diagrams schematically showing an eighth pixel, in which FIG. 5A is a schematic plan view thereof, and FIG. 5B is a schematic cross section taken along line X5-X6 in FIG. 5A. FIG. 5C is a schematic cross-sectional view taken along line Y5-Y6 in FIG.
FIG. 6 is a circuit diagram showing an equivalent circuit of eighth to eleventh pixels.
FIG. 7 is a circuit diagram showing the solid-state imaging device according to the first embodiment of the present invention.
FIG. 8 is a schematic configuration diagram illustrating an example of an imaging apparatus using the solid-state imaging apparatus according to the first embodiment of the present invention.
9 is a drive timing chart of the imaging apparatus shown in FIG.
FIG. 10 is a schematic configuration diagram illustrating another example of the imaging device using the solid-state imaging device according to the first embodiment of the present invention.
11 is a drive timing chart of the imaging apparatus shown in FIG.
FIG. 12 is a circuit diagram showing a solid-state imaging device according to a second embodiment of the present invention.
13 is a diagram schematically showing a twelfth pixel, FIG. 13 (a) is a schematic plan view thereof, and FIG. 13 (b) is a schematic cross section taken along line X7-X8 in FIG. 13 (a). FIG. 13 and FIG. 13C are schematic cross-sectional views along line Y7-Y8 in FIG.
14 is a schematic sectional view taken along line Y9-Y10 in FIG.
15 is a diagram schematically showing a thirteenth pixel, FIG. 15 (a) is a schematic plan view thereof, and FIG. 15 (b) is a schematic cross section taken along line X11-X12 in FIG. 15 (a). FIG. 15C is a schematic cross-sectional view taken along line Y11-Y12 in FIG.
16 is a schematic cross-sectional view taken along line Y13-Y14 in FIG.
17 is a diagram schematically showing a fourteenth pixel, FIG. 17 (a) is a schematic plan view thereof, and FIG. 17 (b) is a schematic cross section taken along line X15-X16 in FIG. 17 (a). FIG. 17C is a schematic cross-sectional view taken along line Y15-Y16 in FIG.
FIG. 18 is a schematic sectional view taken along line Y17-Y18 in FIG.
19 is a diagram schematically showing a unit pixel of a conventional solid-state imaging device, FIG. 19 (a) is a schematic plan view thereof, and FIG. 19 (b) is an X19-X20 line in FIG. 19 (a). FIG. 19C is a schematic cross-sectional view taken along line Y19-Y20 in FIG. 19A.
FIG. 20 is a circuit diagram showing a conventional solid-state imaging device.
FIG. 21 is a pulse timing chart for explaining the operation of a conventional solid-state imaging device.
[Explanation of symbols]
1 Photodiode
2 JFET
3 Transfer gate
4 Reset drain
5 Reset gate
5a Gate electrode
9,9a P-channel MOSFET
10 Semiconductor substrate
11 N-type semiconductor region
15 JFET gate region
24 Reset drain wiring
24a, 24a 'opening

Claims (14)

１次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、
前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、
前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、
配線と、
前記複数の増幅部に対応して設けられた複数の半導体領域と、
前記複数の半導体領域と前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、前記複数の半導体領域のいずれかと前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、
を備え、
前記複数の半導体領域のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、
前記複数のスイッチング素子が導通状態にある場合には、前記複数の増幅部の前記制御領域及び前記少なくとも１つの半導体領域が前記配線に対して電気的接続された状態となり、前記複数のスイッチング素子が遮断状態にある場合には、前記複数の増幅部の前記制御領域が前記配線に対して電気的に遮断された状態となる、
ことを特徴とする固体撮像装置。A plurality of photoelectric conversion units arranged one-dimensionally, each of which generates and accumulates signal charges corresponding to incident light; and
A plurality of amplifying units provided corresponding to the plurality of photoelectric conversion units, each having a control region and generating a signal output corresponding to the charge of the control region; and
A plurality of transfer units provided corresponding to the plurality of photoelectric conversion units, wherein the signal charges respectively generated and accumulated by the plurality of photoelectric conversion units are transferred to the control regions of the plurality of amplification units, respectively. A plurality of transfer units,
Wiring and
A plurality of semiconductor regions provided corresponding to the plurality of amplifying units;
A plurality of switching elements for controlling electrical connection and disconnection between the plurality of semiconductor regions and the control regions of the plurality of amplifying units, each of which is one of the plurality of semiconductor regions and the plurality of the plurality of semiconductor regions; A plurality of switching elements each having the control region of any one of the amplification units as a main electrode region;
With
At least one semiconductor region of the plurality of semiconductor regions is formed to generate a signal charge corresponding to incident light,
When the plurality of switching elements are in a conductive state, the control region and the at least one semiconductor region of the plurality of amplification units are electrically connected to the wiring, and the plurality of switching elements are When in the cut-off state, the control region of the plurality of amplifiers is in a state of being electrically cut off from the wiring,
A solid-state imaging device. 前記少なくとも１つの半導体領域は、直接的には前記配線に対して電気的に接続されておらず、前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の前記配線に対する電気的な接続及び遮断の状態が定まることを特徴とする請求項１記載の固体撮像装置。The at least one semiconductor region is not directly electrically connected to the wiring, and the at least one semiconductor region of the at least one semiconductor region depends on a conduction state and a cutoff state of the plurality of switching elements. 2. The solid-state imaging device according to claim 1, wherein a state of electrical connection and interruption with respect to the wiring is determined. 前記少なくとも１つの半導体領域は、直接的に前記配線に対して電気的に接続され、前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に前記配線に対して電気的に接続されていることを特徴とする請求項１記載の固体撮像装置。The at least one semiconductor region is directly electrically connected to the wiring, and is always electrically connected to the wiring regardless of the conduction and blocking states of the plurality of switching elements. The solid-state imaging device according to claim 1. 前記配線に、前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたことを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。The wiring is caused to discharge a charge in the control region of the plurality of amplifying units and a drive signal for controlling the potential of the control region is supplied, and a signal appearing on the wiring is output from the wiring. The solid-state imaging device according to claim 1, further comprising switching means for switching between states. 前記増幅部の制御領域と前記半導体領域とが、前記複数の光電変換部が並んだ方向に隣り合って交互に配置されたことを特徴とする請求項１乃至４のいずれかに記載の固体撮像装置。5. The solid-state imaging according to claim 1, wherein the control region of the amplifying unit and the semiconductor region are alternately arranged adjacent to each other in a direction in which the plurality of photoelectric conversion units are arranged. apparatus. ２次元状に配列された複数の光電変換部であって、各々が入射光に応じた信号電荷を生成して蓄積する複数の光電変換部と、
前記複数の光電変換部に対応して設けられた複数の増幅部であって、各々が、制御領域を有し該制御領域の電荷に応じた信号出力を生ずる複数の増幅部と、
前記複数の光電変換部に対応して設けられた複数の転送部であって、前記複数の光電変換部でそれぞれ生成されて蓄積された信号電荷を前記複数の増幅部の前記制御領域にそれぞれ転送する複数の転送部と、
各々が前記複数の光電変換部の行毎に設けられた複数の配線と、
前記複数の増幅部に対応して設けられた複数の半導体領域と、
前記複数の光電変換部の行毎に設けられ、当該行に対応する前記複数の半導体領域と当該行に対応する前記複数の増幅部の前記制御領域との間の電気的な接続及び遮断を制御する複数のスイッチング素子であって、各々が、当該行に対応する前記複数の半導体領域のいずれかと当該行に対応する前記複数の増幅部のいずれかの前記制御領域とをそれぞれ主電極領域とする複数のスイッチング素子と、
を備え、
前記複数の半導体領域の全体のうちの少なくとも１つの半導体領域は、入射光に応じた信号電荷を生成するように形成され、
前記複数の光電変換部の行毎に、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に接続された状態となるとともに、当該行に対応する前記複数のスイッチング素子が遮断状態にある場合には、当該行に対応する前記複数の増幅部の前記制御領域が当該行に対応する前記配線に対して電気的に遮断された状態となり、
前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記複数のスイッチング素子が導通状態にある場合には、前記少なくとも１つの半導体領域が当該行に対応する前記配線に対して電気的に接続された状態となる、
ことを特徴とする固体撮像装置。A plurality of photoelectric conversion units arranged two-dimensionally, each of which generates and accumulates signal charges according to incident light; and
A plurality of amplifying units provided corresponding to the plurality of photoelectric conversion units, each having a control region and generating a signal output corresponding to the charge of the control region; and
A plurality of transfer units provided corresponding to the plurality of photoelectric conversion units, wherein the signal charges respectively generated and accumulated by the plurality of photoelectric conversion units are transferred to the control regions of the plurality of amplification units, respectively. A plurality of transfer units,
A plurality of wires each provided for each row of the plurality of photoelectric conversion units;
A plurality of semiconductor regions provided corresponding to the plurality of amplifying units;
Provided for each row of the plurality of photoelectric conversion units, and controls electrical connection and disconnection between the plurality of semiconductor regions corresponding to the row and the control regions of the plurality of amplification units corresponding to the row A plurality of switching elements, each of which has one of the plurality of semiconductor regions corresponding to the row and one of the control regions of the plurality of amplifying units corresponding to the row as a main electrode region, respectively. A plurality of switching elements;
With
At least one of the plurality of semiconductor regions is formed to generate a signal charge according to incident light,
For each row of the plurality of photoelectric conversion units, when the plurality of switching elements corresponding to the row are in a conductive state, the control region of the plurality of amplification units corresponding to the row corresponds to the row. When the plurality of switching elements corresponding to the row are in a cut-off state while being electrically connected to the wiring, the control regions of the plurality of amplifying units corresponding to the row are It is in a state of being electrically cut off from the wiring corresponding to the row,
For each row related to the at least one semiconductor region among the rows of the plurality of photoelectric conversion units, when the plurality of switching elements corresponding to the row are in a conductive state, the at least one semiconductor region is It is in a state of being electrically connected to the wiring corresponding to the row,
A solid-state imaging device. 前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的には当該行に対応する前記配線に対して電気的に接続されておらず、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態に依存して、前記少なくとも１つの半導体領域の当該行に対応する前記配線に対する電気的な接続及び遮断の状態が定まることを特徴とする請求項６記載の固体撮像装置。For each row to which the at least one semiconductor region is associated among the rows of the plurality of photoelectric conversion units, the at least one semiconductor region is directly electrically connected to the wiring corresponding to the row. However, depending on the state of conduction and interruption of the plurality of switching elements corresponding to the row, the state of electrical connection and interruption with respect to the wiring corresponding to the row of the at least one semiconductor region is determined. The solid-state imaging device according to claim 6. 前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、前記少なくとも１つの半導体領域は、直接的に当該行に対応する前記配線に対して電気的に接続され、当該行に対応する前記複数のスイッチング素子の導通及び遮断の状態と無関係に、常に当該行に対応する前記配線に対して電気的に接続されていることを特徴とする請求項６記載の固体撮像装置。For each row related to the at least one semiconductor region among the rows of the plurality of photoelectric conversion units, the at least one semiconductor region is directly electrically connected to the wiring corresponding to the row, 7. The solid-state imaging according to claim 6, wherein the plurality of switching elements corresponding to the row are always electrically connected to the wiring corresponding to the row regardless of the conduction and cutoff states of the plurality of switching elements. apparatus. 前記複数の光電変換部の行のうち前記少なくとも１つの半導体領域が関連する各行については、当該行に対応する前記配線に、当該行に対応する前記複数の増幅部の前記制御領域の電荷を排出させるとともに当該制御領域の電位を制御するための駆動信号が供給される状態と、当該行に対応する前記配線から当該配線に現れた信号を出力させる状態とを、切り替える切替手段を備えたことを特徴とする請求項６乃至８のいずれかに記載の固体撮像装置。For each row associated with the at least one semiconductor region among the rows of the plurality of photoelectric conversion units, the charges in the control regions of the plurality of amplification units corresponding to the row are discharged to the wiring corresponding to the row. And switching means for switching between a state in which a drive signal for controlling the potential of the control region is supplied and a state in which a signal appearing in the wiring is output from the wiring corresponding to the row. The solid-state imaging device according to claim 6, wherein the solid-state imaging device is a solid-state imaging device. 前記複数の光電変換部の行毎に、当該行に対応する前記増幅部の制御領域と当該行に対応する前記半導体領域とが、当該行の方向に隣り合って交互に配置されたことを特徴とする請求項６乃至９のいずれかに記載の固体撮像装置。For each row of the plurality of photoelectric conversion units, the control region of the amplification unit corresponding to the row and the semiconductor region corresponding to the row are alternately arranged adjacent to each other in the direction of the row. The solid-state imaging device according to claim 6. 前記複数のスイッチング素子の各々が、絶縁ゲート型トランジスタであることを特徴とする請求項１乃至１０のいずれかに記載の固体撮像装置。The solid-state imaging device according to claim 1, wherein each of the plurality of switching elements is an insulated gate transistor. 前記少なくとも１つの半導体領域に対して当該半導体領域とは反対導電型の半導体領域が積層され、これらの半導体領域によってフォトダイオードが構成されたことを特徴とする請求項１乃至１１のいずれかに記載の固体撮像装置。12. The semiconductor region according to claim 1, wherein a semiconductor region having a conductivity type opposite to the semiconductor region is stacked on the at least one semiconductor region, and a photodiode is configured by the semiconductor region. Solid-state imaging device. 前記少なくとも１つの半導体領域及び前記複数の光電変換部以外の領域を遮光する遮光手段を備えたことを特徴とする請求項１乃至１２のいずれかに記載の固体撮像装置。13. The solid-state imaging device according to claim 1, further comprising a light shielding unit configured to shield a region other than the at least one semiconductor region and the plurality of photoelectric conversion units. 前記遮光手段が前記配線で兼用されたことを特徴とする請求項１３記載の固体撮像装置。The solid-state imaging device according to claim 13, wherein the light shielding unit is also used as the wiring.
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