JP4142059B2 - Integration circuit - Google Patents

Description

発明の詳細な説明Detailed Description of the Invention

発明の属する技術分野TECHNICAL FIELD OF THE INVENTION

本発明は、クリップ又はリミット等を行う波形整形回路の分野に関し、特に関数演算回路に使用するのに適した波形整形回路に関するものである。   The present invention relates to the field of a waveform shaping circuit that performs clipping or limiting, and more particularly to a waveform shaping circuit suitable for use in a function arithmetic circuit.

従来の技術Conventional technology

電気回路における波形整形回路として、信号波形の上部又は下部の一方を制限するクリップ回路、あるいはそれらの双方を制限する１対のクリップ回路から成るリミッタ回路等がある。後者のリミッタ回路としては、ある回路の出力端子間即ち負荷に並列に、ダイオードとリミットレベルを定める電源との直列接続から各々成る１対の回路を、互いに並列にしかもそれらのダイオードの極性が反対になるように接続したものが知られている。   Examples of the waveform shaping circuit in the electric circuit include a clip circuit that restricts one of the upper and lower portions of the signal waveform, or a limiter circuit that includes a pair of clip circuits that restrict both of them. As the latter limiter circuit, a pair of circuits each composed of a series connection of a diode and a power source for defining a limit level are arranged in parallel with each other and in parallel with the load between output terminals of a circuit, and the polarities of the diodes are opposite to each other. What is connected to become is known.

半導体集積回路においては、そのようなリミッタ回路を実現する場合、上記各ダイオードとして、ＭＯＳトランジスタをダイオード接続したもの（以下、ＭＯＳダイオードと呼ぶ）を使用することができる。また、リミッタ回路を配置する位置は、例えば演算増幅器を使用した関数演算回路においては、その演算増幅器の出力端子と接地との間即ち負荷に並列に設けたり、あるいはその演算増幅器の出力端子から非反転入力端子への帰還回路に並列に設けたりすることができる。この後者の回路は、図１６に示しており、Ｚinは入力回路インピーダンス、Ｚfは帰還回路インピーダンスであり、上記のようにリミッタ回路を成す１対のＮ型ＭＯＳダイオードＭＤ１_P及びＭＤ２_Pはこの帰還回路に並列になっている。この図に示したリミッタの場合、リミットレベルは、Ｎ型ＭＯＳダイオード自身のしきい値電圧により定まり、これにより演算増幅器の出力電圧は、基準電圧（演算増幅器の非反転入力端子の電位であり、例えば接地電位）の±しきい値電圧の範囲にリミットされる。 In a semiconductor integrated circuit, when such a limiter circuit is realized, a diode-connected MOS transistor (hereinafter referred to as a MOS diode) can be used as each diode. Also, the position where the limiter circuit is arranged is, for example, in a function operational circuit using an operational amplifier, provided between the output terminal of the operational amplifier and the ground, that is, in parallel with the load, or not connected from the output terminal of the operational amplifier. It can be provided in parallel with the feedback circuit to the inverting input terminal. This latter circuit is shown in FIG. 16, where Zin is the input circuit impedance, Zf is the feedback circuit impedance, and the pair of N-type MOS diodes MD1 _P and MD2 _P forming the limiter circuit as described above are this feedback. Parallel to the circuit. In the case of the limiter shown in this figure, the limit level is determined by the threshold voltage of the N-type MOS diode itself, whereby the output voltage of the operational amplifier is the reference voltage (the potential of the non-inverting input terminal of the operational amplifier, For example, it is limited to a range of ± threshold voltage of ground potential).

上記のような演算増幅器に関連して使用するリミッタにおいては、リミット動作のオン−オフ・スイッチング速度は、リミッタ回路に並列の回路のインピーダンス、即ち、負荷インピーダンスもしくは図１６の例では帰還回路インピーダンスＺfにより影響を受け易い構成となっている。そのため、それら並列インピーダンスによっては、リミッタのスイッチング速度が低下するという問題がある。また、リミッタ動作のオン−オフ遷移状態、即ちリミッタのＭＯＳダイオードのしきい値近傍においては、ＭＯＳダイオードの等価インピーダンスが、並列インピーダンス、即ち負荷インピーダンスもしくは帰還インピーダンスに作用を及ぼすため、それらインピーダンスの定数を変化させることになる。これにより、演算増幅器を使用した関数演算回路においては、その関数演算結果が不正確になるという問題がある。   In the limiter used in connection with the operational amplifier as described above, the on / off switching speed of the limit operation is determined by the impedance of the circuit parallel to the limiter circuit, that is, the load impedance or the feedback circuit impedance Zf in the example of FIG. It is the structure which is easy to be influenced by. Therefore, there is a problem that the switching speed of the limiter decreases depending on the parallel impedance. In the limiter operation on-off transition state, that is, in the vicinity of the threshold value of the limiter MOS diode, the equivalent impedance of the MOS diode affects the parallel impedance, that is, the load impedance or the feedback impedance. Will change. As a result, the function operation circuit using the operational amplifier has a problem that the result of the function operation becomes inaccurate.

更に、上記リミッタにおいては、演算増幅器の出力電圧を直接リミットする構造であるため、負荷駆動力の高い出力電圧、即ち比較的大きい出力電流を扱う必要があり、従って大電流に耐えられるようＭＯＳダイオードのゲート幅を大きくしなければならない。このことは、半導体集積回路で実現する場合には、より大きなチップ面積を必要とする、という問題がある。   Further, since the limiter has a structure that directly limits the output voltage of the operational amplifier, it is necessary to handle an output voltage with a high load driving force, that is, a relatively large output current, and therefore a MOS diode that can withstand a large current. The gate width must be increased. This has the problem of requiring a larger chip area when implemented with a semiconductor integrated circuit.

リミッタに関する上記問題は、クリップ回路においても同様にある。   The above problem related to the limiter is similarly applied to the clip circuit.

従って、本発明の目的は、演算増幅器を使用して実現した関数演算回路の帰還回路及びその負荷に対する影響もしくはそれらから受ける影響が最小限となる状態で、波形整形を行うことができる関数演算回路用の波形整形回路を提供することである。   Accordingly, an object of the present invention is to provide a function arithmetic circuit capable of performing waveform shaping in a state where the influence on the load or the influence on the feedback circuit of the function arithmetic circuit realized by using an operational amplifier is minimized. A waveform shaping circuit is provided.

本発明の別の目的は、波形整形を行うためにより小さな電流しか扱わないで済む、関数演算回路用の波形整形回路を提供することである。   Another object of the present invention is to provide a waveform shaping circuit for a function arithmetic circuit that requires less current to perform waveform shaping.

上記の目的を実現するため、本発明によれば、非反転入力端子及び反転入力端子と出力端子とを有する演算増幅器を備えた関数演算回路に使用する波形整形回路は、前記出力端子と、前記非反転入力端子及び前記反転入力端子の内の一方である関係する入力端子と、に接続した波形整形回路手段を含み、該波形整形回路手段は、イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、を備える。   In order to achieve the above object, according to the present invention, a waveform shaping circuit used in a function arithmetic circuit including an operational amplifier having a non-inverting input terminal and an inverting input terminal and an output terminal includes the output terminal, A waveform shaping circuit means connected to a non-inverting input terminal and a related input terminal which is one of the inverting input terminals, the waveform shaping circuit means a) an input terminal connected to the output terminal; A voltage transmission means having an output terminal electrically isolated from the input terminal, and transmitting a voltage level of the output terminal from the input terminal to the output terminal in an electrically insulated state; A voltage-current converting means having an input terminal connected to the output terminal of the voltage transmission means, and an output terminal connected to the input terminal of the operational amplifier, wherein the predetermined value for the magnitude of the output terminal voltage Has a threshold and before The voltage-current conversion means for supplying a current having a magnitude depending on the magnitude relationship between the magnitude of the output terminal voltage received from the voltage transmission means and the predetermined threshold value to the input terminal; Prepare.

また、本発明によれば、非反転入力端子及び反転入力端子と非反転出力端子及び反転出力端子とを有する演算増幅器を備えた関数演算回路に使用する波形整形回路は、Ａ．前記非反転出力端子と前記反転入力端子とに接続した第１の波形整形回路手段と、Ｂ．前記反転出力端子と前記非反転入力端子とに接続した第２の波形整形回路手段と、を含み、前記第１及び第２の波形整形回路手段の各々は、関係する前記出力端子及び前記入力端子に関して、イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、を備える。   Further, according to the present invention, the waveform shaping circuit used in the function arithmetic circuit including the operational amplifier having the non-inverting input terminal, the inverting input terminal, the non-inverting output terminal, and the inverting output terminal is provided as follows. B. first waveform shaping circuit means connected to the non-inverting output terminal and the inverting input terminal; Second waveform shaping circuit means connected to the inverting output terminal and the non-inverting input terminal, wherein each of the first and second waveform shaping circuit means is related to the output terminal and the input terminal. A) an input terminal connected to the output terminal, and an output terminal electrically insulated from the input terminal, and the voltage level of the output terminal is changed from the input terminal to the output terminal. A voltage transmission means for transmitting in an electrically insulated state; and b) a voltage-current conversion means having an input terminal connected to the output terminal of the voltage transmission means and an output terminal connected to the input terminal of the operational amplifier. And having a predetermined threshold value with respect to the magnitude of the output terminal voltage, and a magnitude relationship between the magnitude of the output terminal voltage received from the voltage transmission means and the predetermined threshold value. Depending on the input terminal To supply the voltage - and a current conversion unit.

本発明によれば、前記波形整形手段は、１つのクリップ回路を構成したり、あるいは１対のクリップ回路から成るリミッタ回路を構成することができる。また、後者の場合、前記リミッタ回路の前記１対のクリップ回路は、前記所定のしきい値として、互いに異なった第１と第２の所定のしきい値を有するようにできる。   According to the present invention, the waveform shaping means can constitute one clip circuit or a limiter circuit composed of a pair of clip circuits. In the latter case, the pair of clip circuits of the limiter circuit may have different first and second predetermined threshold values as the predetermined threshold value.

また、本発明によれば、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記クリップ回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳトランジスタは、ゲート電極を、前記演算増幅器の前記出力端子に接続し、ドレイン電極−ソース電極路を、前記第１及び第２電源電圧端子の内の所定の一方と前記演算増幅器の前記入力端子との間に接続し、これにより前記ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、残りの第２部分が前記電圧−電流変換手段を構成するようにできる。また、前記クリップ回路は、更に少なくとも１つのダイオード接続した追加のＭＯＳトランジスタを含み、該追加ＭＯＳトランジスタは、ドレイン電極−ソース電極路を、前記演算増幅器の前記入力端子と前記ＭＯＳトランジスタの前記ドレイン電極−ソース電極路との間に、該電極路と直列に接続するように構成できる。   Further, according to the present invention, the function operation circuit has first and second power supply voltage terminals, the clip circuit includes one MOS transistor, and the MOS transistor has a gate electrode as the operation circuit. Connected to the output terminal of the amplifier, and connecting a drain electrode-source electrode path between a predetermined one of the first and second power supply voltage terminals and the input terminal of the operational amplifier, thereby A first portion of the MOS transistor including the gate electrode may constitute the voltage transmission means, and the remaining second portion may constitute the voltage-current conversion means. The clip circuit further includes at least one additional diode-connected MOS transistor, and the additional MOS transistor has a drain electrode-source electrode path, the input terminal of the operational amplifier, and the drain electrode of the MOS transistor. It can be configured to be connected in series with the electrode path between the source electrode path.

また、本発明によれば、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記クリップ回路は、１対の第１と第２のＭＯＳトランジスタを有する電流スイッチを含み、該電流スイッチは、前記第１及び第２電源電圧端子と前記演算増幅器の前記入力端子との間に接続し、かつ前記第１及び第２電源電圧端子の内の一方とその他方との間に第１の電流路を有し、そして前記一方の電源電圧端子と前記演算増幅器の前記入力端子との間に第２の電流路を有し、前記第１電流路は、前記第１ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第１ＭＯＳトランジスタのゲート電極は前記演算増幅器の前記出力端子に接続し、前記第２電流路は、前記第２ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第２ＭＯＳトランジスタのゲート電極は前記所定しきい値を受けるように接続し、前記電流スイッチは、前記出力端子電圧と前記所定しきい値との間の大小関係に依存した前記第１電流路及び前記第２電流路の内の一方のみを開くように動作し、これによって、前記電流スイッチに含まれる前記第１ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、前記電流スイッチの残りの第２部分が前記電圧−電流変換手段を構成するようにできる。   Further, according to the present invention, the function arithmetic circuit has first and second power supply voltage terminals, and the clip circuit includes a current switch having a pair of first and second MOS transistors, The current switch is connected between the first and second power supply voltage terminals and the input terminal of the operational amplifier, and between one of the first and second power supply voltage terminals and the other. A first current path, and a second current path between the one power supply voltage terminal and the input terminal of the operational amplifier, wherein the first current path is a drain of the first MOS transistor. An electrode-source electrode path, the gate electrode of the first MOS transistor is connected to the output terminal of the operational amplifier, the second current path includes a drain electrode-source electrode path of the second MOS transistor, 2MOS The gate electrode of the transistor is connected to receive the predetermined threshold value, and the current switch has the first current path and the second current depending on a magnitude relationship between the output terminal voltage and the predetermined threshold value. The first part including the gate electrode of the first MOS transistor included in the current switch constitutes the voltage transmission means, and operates so as to open only one of the current paths. The remaining second part of the switch may constitute the voltage-current conversion means.

本発明によれば、前記関数演算は、反転、加算、微分、積分の内の１つとすることができる。   According to the present invention, the function operation can be one of inversion, addition, differentiation, and integration.

発明の実施の形態BEST MODE FOR CARRYING OUT THE INVENTION

次に、本発明の実施形態の幾つかについて、以下に図面を参照して詳細に説明する。   Next, some embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明による波形整形回路を備えた関数演算回路の第１の実施形態を示す回路図であり、これにおいて、波形整形回路は、その基本概念を示すためブロック図で示してある。詳しくは、この関数演算回路Ａは、任意の関数演算を行う一般的な形式のものであって、入力電圧Ｖ_inを受ける入力端子１と、入力回路２と、差動入力／単一出力の演算増幅器（以下、オペアンプとも記す）３と、出力電圧Ｖ_outを発生する出力端子４と、帰還回路５と、を備えている。入力回路２は、入力端子１とオペアンプ３の反転入力端子（−）との間に接続していて、インピーダンスＺinを有している。オペアンプ３の非反転入力端子（＋）は、基準電圧Ｖ_REF（例えば、接地電位）に接続しており、そしてその出力端子は、関数演算回路Ａの出力端子４に接続している。帰還回路５は、オペアンプ３の出力端子と反転入力端子との間に接続していて、インピーダンスＺfを有している。インピーダンスＺinとＺfとは、周知のように、所望の関数演算に応じて定めることができる。 FIG. 1 is a circuit diagram showing a first embodiment of a function arithmetic circuit having a waveform shaping circuit according to the present invention. In this figure, the waveform shaping circuit is shown in a block diagram in order to show its basic concept. Specifically, the function calculating circuit A be of the general form of performing any function operation, an input terminal 1 for receiving an input voltage V _in, an input circuit 2, a differential input / single-output An operational amplifier (hereinafter also referred to as an operational amplifier) 3, an output terminal 4 that generates an output voltage _Vout , and a feedback circuit 5 are provided. The input circuit 2 is connected between the input terminal 1 and the inverting input terminal (−) of the operational amplifier 3 and has an impedance Zin. The non-inverting input terminal (+) of the operational amplifier 3 is connected to a reference voltage V _REF (for example, ground potential), and its output terminal is connected to the output terminal 4 of the function arithmetic circuit A. The feedback circuit 5 is connected between the output terminal and the inverting input terminal of the operational amplifier 3 and has an impedance Zf. As is well known, the impedances Zin and Zf can be determined according to a desired function calculation.

更に、関数演算回路Ａは、本発明による波形整形回路６を備えており、これは、関数演算出力であるＶ_outに対し所望の波形整形を行うため、オペアンプ３の出力端子と反転入力端子との間に接続している。この波形整形回路６は、電圧伝達部６０と、電圧−電流変換部６２とから成っている。電圧伝達部６０は、入力端がオペアンプの出力端子に接続しまた出力端が電圧−電流変換部６２に接続していて、関数演算出力電圧Ｖ_outを、変換部６２に“絶縁伝達”する、即ちその出力端子とは電気的に絶縁状態を保ちながら伝達する。その電気的絶縁状態とは、直流的並びに交流的の双方においてである。この絶縁伝達される電圧を受ける変換部６２は、出力端がオペアンプの反転入力端子に接続していて、絶縁伝達された電圧の大きさとこの大きさに対する所定のしきい値Ｖ_THとの間の大小関係に依存した大きさの電流を、オペアンプの反転入力端子に供給する。しきい値Ｖ_THは、所望の波形整形処理に応じて、その数並びに値を定めることができる。このしきい値Ｖ_THの値の基準は、非反転入力端子の基準電圧Ｖ_REFである。波形整形処理の種類の例としては、上側又は下側のクリップ、またその他にリミット等がある。 Furthermore, the function arithmetic circuit A includes a waveform shaping circuit 6 according to the present invention, which performs desired waveform shaping on V _out which is a function arithmetic output, so that the output terminal and the inverting input terminal of the operational amplifier 3 Connected between. The waveform shaping circuit 6 includes a voltage transmission unit 60 and a voltage-current conversion unit 62. The voltage transmission unit 60 has an input terminal connected to the output terminal of the operational amplifier and an output terminal connected to the voltage-current conversion unit 62, and “insulates and transmits” the function calculation output voltage V _out to the conversion unit 62. That is, transmission is performed while maintaining an electrically insulated state from the output terminal. The electrical insulation state is in both direct current and alternating current. The converter 62 that receives the insulated voltage is connected at its output end to the inverting input terminal of the operational amplifier, and is between the magnitude of the insulated voltage and a predetermined threshold value V _TH for this magnitude. A current having a magnitude depending on the magnitude relationship is supplied to the inverting input terminal of the operational amplifier. The number and value of the threshold value V _TH can be determined according to a desired waveform shaping process. The reference value of the threshold value V _TH is the reference voltage V _REF of the non-inverting input terminal. Examples of the types of waveform shaping processing include upper and lower clips, and other limits.

本発明による波形整形回路６においては、電圧の絶縁伝達を行う伝達部６０が、変換部６２の入力端を、出力端子４に接続される負荷（図示せず）並びに帰還回路５から絶縁することにより、負荷インピーダンス並びに帰還インピーダンスＺfとの相互干渉を低減する。これによって、負荷及び帰還回路のインピーダンスによる波形整形動作への影響を最小限にすることができる。また、伝達部６０を設けることにより、電圧−電流変換部６２は、出力電圧Ｖ_out又はその他の関数演算回路内の電圧／電流とは独立の電源を、波形整形処理に使用することができる。これは、波形整形の動作速度を高めるのに有利である。更に、変換部６２は、オペアンプ３の出力端子側ではなく入力端子側に出力端が接続する構成であるため、波形整形動作の直接の対象となる信号を、オペアンプによる増幅前の信号とすることができる。これは、増幅後の信号を対象とするのに比べ、波形整形動作速度を更に高めるのに有利となり、また変換部６２に必要な回路の能力（容量、サイズを含む）を低いものとするのに有利である。 In the waveform shaping circuit 6 according to the present invention, the transmission unit 60 that performs voltage isolation transmission insulates the input end of the conversion unit 62 from the load (not shown) connected to the output terminal 4 and the feedback circuit 5. Thus, mutual interference with the load impedance and the feedback impedance Zf is reduced. As a result, the influence on the waveform shaping operation due to the impedance of the load and the feedback circuit can be minimized. Further, by providing the transmission unit 60, the voltage-current conversion unit 62 can use a power supply independent of the output voltage _Vout or other voltage / current in the function calculation circuit for the waveform shaping process. This is advantageous for increasing the operation speed of waveform shaping. Furthermore, since the converter 62 has a configuration in which the output terminal is connected to the input terminal side rather than the output terminal side of the operational amplifier 3, the signal directly subjected to the waveform shaping operation is a signal before amplification by the operational amplifier. Can do. This is advantageous for further increasing the waveform shaping operation speed compared to the case of the amplified signal, and the circuit capacity (including capacity and size) required for the converter 62 is reduced. Is advantageous.

次に、図２を参照して、図１の関数演算回路Ａのより具体化した第２の実施形態の関数演算回路Ｂについて説明する。尚、図２では、図１の回路の要素と同じ要素には、同じ参照符号を付してある。この点については、図２以降の図についてもそれより先の図に対し同様である。   Next, with reference to FIG. 2, the function calculation circuit B of the second embodiment which is more specific of the function calculation circuit A of FIG. 1 will be described. In FIG. 2, the same reference numerals are assigned to the same elements as those of the circuit of FIG. This is the same for the drawings after FIG. 2 with respect to the drawings after that.

図２の関数演算回路Ｂは、より具体化した波形整形回路６Ｂを備えている外は、図１の回路と同じであるため、波形整形回路６Ｂについてのみ詳細に説明する。この波形整形回路６Ｂは、１対のリミット（又はクリップ）回路６４及び６６から成るリミッタ回路を構成している。上側リミット（又は上側クリップ）を行うリミット回路６４は、１つのＮ型ＭＯＳトランジスタＭＴ１を備えていて、そのドレイン電極は正電源電圧端子Ｖ_CCPに、ソース電極は反転入力端子に、そしてゲート電極は出力端子４に接続している。一方、下側リミット（又は下側クリップ）を行うリミット回路６６は、１つのＰ型ＭＯＳトランジスタＭＴ２を備えていて、そのソース電極は反転入力端子に、ドレイン電極は負電源電圧端子Ｖ_CCNに、そしてゲート電極は出力端子４に接続している。ＭＯＳトランジスタＭＴ１とＭＴ２とは、それぞれオン−オフ・スイッチングのしきい値電圧Ｖ_TH1とＶ_TH2とを有している。従って、リミット回路６Ｂの上側リミットレベルＶ_LM1は（Ｖ_REF＋Ｖ_TH1）であり、下側リミットレベルＶ_LM2は（Ｖ_REF−Ｖ_TH2）である。尚、ＭＯＳトランジスタのしきい値電圧は、調節可能であり、それは例えばソース−基板電圧を可変させることにより行える。１例として、しきい値電圧は、０.６〜１.５ボルトの範囲である。尚、ＭＯＳトランジスタ自体のしきい値電圧を使用するこの実施形態では、しきい値の設定に追加の素子を必要とせず、従って回路の小型化に適している。 The function arithmetic circuit B in FIG. 2 is the same as the circuit in FIG. 1 except that it includes a more specific waveform shaping circuit 6B. Therefore, only the waveform shaping circuit 6B will be described in detail. The waveform shaping circuit 6B constitutes a limiter circuit composed of a pair of limit (or clip) circuits 64 and 66. The limit circuit 64 that performs the upper limit (or upper clip) includes one N-type MOS transistor MT1, whose drain electrode is the positive power supply voltage terminal _VCCP , the source electrode is the inverting input terminal, and the gate electrode is It is connected to the output terminal 4. On the other hand, the limit circuit 66 that performs the lower limit (or the lower clip) includes one P-type MOS transistor MT2, and its source electrode is connected to the inverting input terminal, and the drain electrode is connected to the negative power supply voltage terminal V _CCN . The gate electrode is connected to the output terminal 4. The MOS transistors MT1 and MT2 have threshold voltages V _TH1 and V _TH2 for on-off switching, respectively. Therefore, the upper limit level V _LM1 of the limit circuit 6B is (V _REF + V _TH1 ), and the lower limit level V _LM2 is (V _REF −V _TH2 ). Note that the threshold voltage of the MOS transistor can be adjusted, for example, by changing the source-substrate voltage. As an example, the threshold voltage is in the range of 0.6 to 1.5 volts. Note that this embodiment using the threshold voltage of the MOS transistor itself does not require an additional element for setting the threshold value, and is therefore suitable for circuit miniaturization.

ここで、リミット回路６Ｂの図１の波形整形回路６に対する対応関係について説明すると、ＭＯＳトランジスタＭＴ１及びＭＴ２の各々のゲート電極とその下の酸化物とが電圧伝達部６０に対応していて、この伝達部６０からの電圧は、ＭＴ１及びＭＴ２の各々の酸化膜直下のソース−基板接合部に伝達される。ＭＴ１及びＭＴ２の各々の残りの部分は、変換部６２に対応している。また、変換部６２内のしきい値は、ＭＴ１の酸化膜直下のソース−基板接合部によって与えられる。従って、リミッタ回路６Ｂは、波形整形回路６の１実施形態を構成している。   Here, the correspondence relationship between the limit circuit 6B and the waveform shaping circuit 6 of FIG. 1 will be described. The gate electrodes of the MOS transistors MT1 and MT2 and the oxides thereunder correspond to the voltage transmission unit 60. The voltage from the transmission unit 60 is transmitted to the source-substrate junction immediately below each oxide film of MT1 and MT2. The remaining part of each of MT1 and MT2 corresponds to the conversion unit 62. The threshold value in the conversion unit 62 is given by the source-substrate junction immediately below the oxide film of MT1. Therefore, the limiter circuit 6B constitutes one embodiment of the waveform shaping circuit 6.

次に、関数演算回路Ｂの等価回路を示す図３〜図５を参照して、リミッタ回路６Ｂ部分の動作について説明する。尚、上側リミット回路６４と下側リミット回路６６とは類似の動作をするため、図３〜図５においては、上側リミット回路部分のみの等価回路を示しており、そしてそれらが示す等価回路は、図３がリミット回路のＯＦＦ状態、図４がＯＦＦ−ＯＮ遷移状態、図５がＯＮ状態を示している。また、図中、ｇ_mは、ＭＯＳトランジスタのトランスコンダクタンス、Ｃ_gは、ＭＯＳゲート容量（ドレイン、ソース、基板全てに対する容量を含む）、Ｓ_chは、ＭＯＳトランジスタのチャンネル抵抗で実現されるスイッチ、ｒ_sはソース抵抗、Ｃ_jsは、ソース−基板接合間の容量である。 Next, the operation of the limiter circuit 6B will be described with reference to FIGS. 3 to 5 showing equivalent circuits of the function arithmetic circuit B. FIG. Since the upper limit circuit 64 and the lower limit circuit 66 operate in a similar manner, FIGS. 3 to 5 show an equivalent circuit of only the upper limit circuit portion. 3 shows the OFF state of the limit circuit, FIG. 4 shows the OFF-ON transition state, and FIG. 5 shows the ON state. In the figure, g _m is the transconductance of the MOS transistor, C _g is the MOS gate capacitance (including capacitance for all of the drain, source, and substrate), S _ch is a switch realized by the channel resistance of the MOS transistor, r _s is the source resistance, and C _js is the capacitance between the source and the substrate junction.

まず初めに、図３のＯＦＦ状態等価回路を参照すると、上側リミット回路は、電源電圧端子Ｖ_CCPと反転入力端子との間に直列に接続されたチャンネルスイッチＳ_ch及びソース抵抗ｒ_sと、そして、出力端子４に一端が接続しそして他端がチャンネルスイッチＳ_chに関連するが絶縁状態を表すよう概念的に示したゲート容量Ｃ_gと、そして更に、反転入力端子と基板との間に接続したソース−基板接合容量Ｃ_jsと、から成っているとみなせる。このとき、即ち、Ｖ_out＜Ｖ_LM1のとき、チャンネルスイッチＳ_chが開いているため（即ち、チャンネル抵抗が無限大であるため）、リミット動作は生じない。 First, referring to the OFF state equivalent circuit of FIG. 3, the upper limit circuit includes a channel switch S _ch and a source resistor r _s connected in series between the power supply voltage terminal V _CCP and the inverting input terminal, and one end connected to the output terminal 4 and the gate capacitance C _g and the other end is associated with a channel switch S _ch shown conceptually to represent the insulation state, and further, connected between the inverting input terminal and the substrate The source-substrate junction capacitance C _js can be considered. At this time, that is, when V _out <V _LM1 , the limit operation does not occur because the channel switch S _ch is open (that is, the channel resistance is infinite).

次に、図４のＯＦＦ−ＯＮ遷移状態の等価回路においては、チャンネルスイッチＳ_chが電流源ｇ_mＶ_outに変化している点、またＣ_gが電流源ｇ_mＶ_outに関連している点を除けば、図３のＯＦＦ状態等価回路と同じである。この遷移状態においては、チャンネルは導通状態となって、電流源がｒ_s及びＣ_jsを介して反転入力端子に接続している。 Then, in the equivalent circuit of the OFF-ON transition state of Fig. 4, point channel switch S _ch is changed to a current source g _m V _out, also C _g is related to the current source g _m V _out Except for this point, it is the same as the OFF state equivalent circuit of FIG. In this transition state, the channel is conductive and the current source is connected to the inverting input terminal via r _s and C _js .

図５のＯＮ状態等価回路においては、ｒ_s及びＣ_jsは流れる電流に対して無視し得る程度となって、電流源ｇ_mＶ_outが反転入力端子に直接接続することになる。従って、電流源は、Ｖ_outに比例した大きさの補償電流Ｉ_compを反転入力端子に供給することにより、入力電流Ｉ_inの過剰の増加分を相殺するように作用する。 In the ON state equivalent circuit of FIG. 5, r _s and C _js are negligible with respect to the flowing current, and the current source g _m V _out is directly connected to the inverting input terminal. Therefore, the current source acts to cancel an excessive increase _in the input current _Iin by supplying a compensation current I _comp having a magnitude proportional to V _out to the inverting input terminal.

ここで、図２の本発明による関数演算回路Ｂのリミッタ回路６Ｂの特徴をより明確に理解できるようにするため、図１６の従来回路の等価回路を示す図１７〜１９を参照する。これらの図１７〜１９においても、比較し易くするため、図１６の１つのＭＯＳダイオードＭＤ１_Pから成る上側リミット回路のみの等価回路を、そのＯＦＦ状態（図１７）、ＯＦＦ−ＯＮ遷移状態（図１８）、ＯＮ状態（図１９）で示している。尚、これらの等価回路において、ｒ_dはドレイン抵抗、Ｃ_jdはドレイン−基板接合間の容量であり、ｒ_chはチャンネル抵抗であり、ｒ_onはＭＯＳダイオードのＯＮ抵抗であってｒ_sとｒ_dとｒ_chとの和に等しい。また、ＭＯＳダイオードであるため、本発明のような電流源ｇ_mＶ_outは存在しない。 Here, in order to more clearly understand the characteristics of the limiter circuit 6B of the function arithmetic circuit B according to the present invention shown in FIG. 2, reference is made to FIGS. 17 to 19 showing equivalent circuits of the conventional circuit of FIG. Also in these figures 17 to 19, for ease of comparison, the equivalent circuit of only the upper limit circuit consisting of one MOS diode MD1 _P in FIG. 16, the OFF state (FIG. 17), OFF-ON transition state (FIG. 18), in an ON state (FIG. 19). In these equivalent circuits, r _d is the drain resistance, C _jd is the capacitance between the drain and the substrate, r _ch is the channel resistance, r _on is the ON resistance of the MOS diode, and r _s and r Equal to the sum of _d and r _ch . Further, since it is a MOS diode, there is no current source g _m V _out as in the present invention.

まず初めに、ＯＦＦ状態等価回路を示す図３と図１７とを比較すると、双方ともＳ_chが開いているため、図１７では出力端子４と反転入力端子との間にｒ_dとＣ_jdとが加わっていても、それら双方の等価回路は同等である。次に、ＯＦＦ−ＯＮ遷移状態等価回路を示す図４と図１８とを比較すると、図１８ではチャンネルスイッチＳ_chからチャンネル抵抗ｒ_chに変化している。このｒ_chは、ｒ_s，ｒ_dを含む抵抗の中で最も大きいものである。また、Ｃ_jdは、Ｃ_gの２倍以上の容量をもっている。従って、ｒ_chとＣ_jdとが、従来回路のターンオン・セトリング時間に影響を与える。これに対し、図４の本発明の回路では、Ｃ_jdもｒ_chもないため、ターンオン・セトリング時間はより短くなる。最後に、ＯＮ状態等価回路を示す図５と図１９とを比較すると、図１９の従来回路では、補償電流Ｉ_comp’を、ｒ_onとＺfとの並列接続を介してしかもそれをオペアンプが供給しているのに対し、図５の本発明回路では、オペアンプとは独立の電流源が補償電流Ｉ_compをしかも反転入力端子に直接供給している。従って、従来回路では、補償電流Ｉ_comp’の大きさがオペアンプの電流供給能力に依存するが、本発明ではそのような制限はない。また、本発明回路では、補償電流Ｉ_compの経路が、Ｚfを含まずしかもＯＮ抵抗ｒ_onが介在しないため、動作速度がより速くなる。以上の説明から判るように、図２の回路は、図１６の回路と比べ、種々の利点を備えている。 First, comparing FIG. 3 showing an OFF state equivalent circuit with FIG. 17, since both _channels are open, in FIG. 17, r _d and C _jd are between the output terminal 4 and the inverting input terminal. Even if is added, their equivalent circuits are equivalent. Next, a comparison of FIGS. 4 and 18 illustrating the OFF-ON transition state equivalent circuit is changed to the channel resistance r _ch from the channel switch S _ch in Figure 18. This r _ch is the largest among the resistors including r _s and r _d . Also, C _jd has a capacity that is at least twice that of C _g . Therefore, r _ch and C _jd affect the turn-on settling time of the conventional circuit. On the other hand, in the circuit of the present invention of FIG. 4, since there is neither C _jd nor r _ch , the turn-on settling time becomes shorter. Finally, comparing FIG. 5 and FIG. 19 showing the ON state equivalent circuit, in the conventional circuit of FIG. 19, the operational amplifier supplies the compensation current I _{comp ′} via the parallel connection of r _on and Zf. On the other hand, in the circuit of the present invention of FIG. 5, a current source independent of the operational amplifier supplies the compensation current I _comp directly to the inverting input terminal. Therefore, in the conventional circuit, the magnitude of the compensation current I _{comp ′} depends on the current supply capability of the operational amplifier, but there is no such limitation in the present invention. Further, in the circuit according to the present invention, the path of the compensation current I _comp does not include Zf, and the ON resistance r _on is not interposed, so that the operation speed becomes faster. As can be seen from the above description, the circuit of FIG. 2 has various advantages over the circuit of FIG.

次に、図６は、図１の関数演算回路Ａをより具体化した第３の実施形態の関数演算回路Ｃを示している。この回路Ｃにおいては、リミット回路６Ｃが図２のリミット回路６Ｂの変更例を成している点を除けば、図２の回路と同じである。従って、図２の回路との相違部分について特に説明すると、リミット回路６Ｃの目的は、上側リミットレベルＶ_LM1をより高く、そして下側リミットレベルＶ_LM2をより低く設定することであり、そのために上側と下側のリミット回路６４Ｃ及び６６Ｃに、各々１つのＭＯＳダイオードＭＤ１，ＭＤ２を追加している。即ち、ＭＯＳトランジスタＭＴ１のソース電極とオペアンプ３の反転入力端子との間に、Ｎ型ＭＯＳダイオードを接続し、また反転入力端子とＭＯＳトランジスタＭＴ２のソース電極との間に、Ｐ型ＭＯＳダイオードを接続している。ＭＯＳダイオードＭＤ１とＭＤ２のＯＮ電圧をそれぞれＶ_ON1，Ｖ_ON2とすると、リミット回路６Ｃの上側リミットレベルＶ_LM1は（Ｖ_REF＋Ｖ_TH1＋Ｖ_ON1）となり、下側リミットレベルＶ_LM2は（Ｖ_REF−Ｖ_TH2−Ｖ_ON2）となる。 Next, FIG. 6 shows a function operation circuit C according to the third embodiment, which is a more specific form of the function operation circuit A shown in FIG. The circuit C is the same as the circuit of FIG. 2 except that the limit circuit 6C is a modification of the limit circuit 6B of FIG. Accordingly, the difference from the circuit of FIG. 2 will be described in particular. The purpose of the limit circuit 6C is to set the upper limit level V _LM1 higher and the lower limit level V _LM2 lower. In addition, one MOS diode MD1 and MD2 are respectively added to the lower limit circuits 64C and 66C. That is, an N-type MOS diode is connected between the source electrode of the MOS transistor MT1 and the inverting input terminal of the operational amplifier 3, and a P-type MOS diode is connected between the inverting input terminal and the source electrode of the MOS transistor MT2. is doing. When MOS diode MD1 the ON voltage of the MD2 and V _ON1, V _ON2 respectively, the upper limit level V _LM1 of the limit circuit 6C is _{(V REF + V TH1 + V} ON1) , and the lower limit level V _LM2 is (V _REF -V _TH2 - _VON2 ).

尚、リミット回路６Ｃの図１の波形整形回路６に対する対応関係については、ＭＯＳトランジスタＭＴ１及びＭＴ２の各々のゲート電極とその下の酸化物とが電圧伝達部６０に対応し、そしてこのＭＴ１及びＭＴ２の残りの部分とＭＯＳダイオードＭＤ１及びＭＤ２が変換部６２に対応している。従って、リミッタ回路６Ｃは、波形整形回路６の別の１つの実施形態を構成している。   As for the correspondence relationship between the limit circuit 6C and the waveform shaping circuit 6 of FIG. 1, the respective gate electrodes of the MOS transistors MT1 and MT2 and the oxides thereunder correspond to the voltage transmission unit 60, and these MT1 and MT2 The remaining portions and the MOS diodes MD1 and MD2 correspond to the conversion unit 62. Therefore, the limiter circuit 6C constitutes another embodiment of the waveform shaping circuit 6.

この図６の実施形態においては、各リミット回路に追加するＭＯＳダイオードは１つとしたが、必要に応じてそれより多いＭＯＳダイオードを追加してもよく、また更に必要に応じて上側と下側のリミット回路に追加するＭＯＳダイオードのそれぞれの数を異ならせてもよい。   In the embodiment shown in FIG. 6, one MOS diode is added to each limit circuit. However, more MOS diodes may be added if necessary, and further, upper and lower MOS diodes may be added as necessary. The number of MOS diodes added to the limit circuit may be different.

次に、図７は、図１の関数演算回路Ａをより具体化した別の第４の実施形態の関数演算回路Ｄを示している。この回路Ｄにおいても、リミット回路６Ｄが図２のリミット回路６Ｂの変更例を成している点を除けば、図２の回路と同じである。従って、図２の回路との相違部分について特に説明すると、リミット回路６Ｄの目的は、上側及び下側のリミットレベルをより自由にまたより簡単に設定できるようにすることであり、そのために上側と下側のリミット回路６４Ｄ及び６６Ｄの各々に、電流スイッチを使用している。詳しくは、上側リミット回路６４Ｄは、電流源Ｉ₁と、１対のＰ型ＭＯＳトランジスタＭＴ３及びＭＴ４とを備えていて、電流源Ｉ₁は、正電源電圧端子Ｖ_CCPとＭＴ３及びＭＴ４の各ソース電極との間に接続し、またＭＴ３のドレイン電極は負電源電圧端子Ｖ_CCNに接続しゲート電極は出力端子４に接続している。一方、ＭＴ４のドレイン電極は、オペアンプ３の反転入力端子に接続し、そしてそのゲート電極は、上側リミットレベル（Ｖ_LM1）端子に接続している。この電流スイッチは、Ｖ_out≦Ｖ_LM1のときには電流源Ｉ₁からの電流をＶ_CCN電源端子に導く第１電流経路を開き、そしてＶ_out＞Ｖ_LM1のときには、電流源Ｉ₁からの電流を反転入力端子に導く第２電流経路を開く。同様に、下側リミット回路６６Ｄは、１対のＮ型ＭＯＳトランジスタＭＴ５及びＭＴ６と、電流源Ｉ₂とを備えている。ＭＴ５のドレイン電極は、正電源電圧端子Ｖ_CCPに接続し、ゲート電極は出力端子４に接続している。一方、ＭＴ６のドレイン電極は、反転入力端子に接続し、そしてそのゲート電極は、下側リミットレベル（Ｖ_LM2）端子に接続している。電流源Ｉ₂は、ＭＴ５及びＭＴ６の各ソース電極と負電源電圧端子Ｖ_CCNとの間に接続している。この電流スイッチは、Ｖ_out≧Ｖ_LM2のときには電流源Ｉ₂の電流をＶ_CCP電源端子から引き出させる第１電流経路を開き、そしてＶ_out＜Ｖ_LM2のときには、電流源Ｉ₂の電流を反転入力端子から引き出させる第２電流経路を開く。 Next, FIG. 7 shows a function arithmetic circuit D according to another fourth embodiment in which the function arithmetic circuit A of FIG. The circuit D is the same as the circuit of FIG. 2 except that the limit circuit 6D is a modification of the limit circuit 6B of FIG. Therefore, specifically describing the differences from the circuit of FIG. 2, the purpose of the limit circuit 6D is to allow the upper and lower limit levels to be set more freely and more easily. A current switch is used for each of the lower limit circuits 64D and 66D. Specifically, the upper limit circuit 64D includes a current source I ₁ and a pair of P-type MOS transistors MT3 and MT4, and the current source I ₁ includes the positive power supply voltage terminals V _CCP and the sources of MT3 and MT4. The drain electrode of MT3 is connected to the negative power supply voltage terminal V _CCN and the gate electrode is connected to the output terminal 4. On the other hand, the drain electrode of MT4 is connected to the inverting input terminal of the operational amplifier 3, and its gate electrode is connected to the upper limit level (V _LM1 ) terminal. The current switch opens the first current path for guiding a current from the current source I ₁ to V _CCN power terminal when V _out ≦ V _LM1, and when V _out> V _LM1 is the current from the current source I ₁ Open the second current path leading to the inverting input terminal. Similarly, the lower limit circuit 66D, includes a N-type MOS transistors MT5 and MT6 pair, and a current source I _2. The drain electrode of MT5 is connected to the positive power supply voltage terminal _VCCP , and the gate electrode is connected to the output terminal 4. On the other hand, the drain electrode of MT6 is connected to the inverting input terminal, and its gate electrode is connected to the lower limit level (V _LM2 ) terminal. The current source I ₂ is connected between the source electrodes of MT5 and MT6 and the negative power supply voltage terminal V _CCN . This current switch opens the first current path that draws the current of the current source I ₂ from the V _CCP power supply terminal when V _out ≧ V _LM2 , and inverts the current of the current source I ₂ when V _out <V _LM2 Open the second current path drawn from the input terminal.

また、図７のリミッタ回路６Ｄと図１の波形整形回路６との対応関係については、１対の電流スイッチの内のＭＯＳトランジスタＭＴ３及びＭＴ５の各々のゲート電極とその下の酸化物とが電圧伝達部６０に対応し、そして電流スイッチの残りの部分全てが変換部６２に対応している。従って、リミッタ回路６Ｄも、波形整形回路６の更に別の１つの実施形態を構成している。   In addition, regarding the correspondence relationship between the limiter circuit 6D of FIG. 7 and the waveform shaping circuit 6 of FIG. 1, the voltage between the gate electrodes of the MOS transistors MT3 and MT5 and the oxides thereunder of the pair of current switches is the voltage. Corresponding to the transmission part 60 and all the remaining parts of the current switch correspond to the conversion part 62. Accordingly, the limiter circuit 6D also constitutes another embodiment of the waveform shaping circuit 6.

次に、図８〜１０を参照して、図２、図６、図７の関数演算回路Ｂ,Ｃ,Ｄをそれぞれより具体化した積分回路Ｂ',Ｃ',Ｄ'について説明する。これら積分回路Ｂ',Ｃ',Ｄ'は、スイッチトキャパシタ型の積分回路を構成しており、対応の関数演算回路Ｂ,Ｃ,Ｄと異なっている点は、各々、入力回路ＺinとしてスイッチトキャパシタＳＣを使用し、そして帰還回路ＺfとしてキャパシタＣfを使用している点である。スイッチトキャパシタＳＣは、公知の構成のものであって、図示の通り、入力端子１と基準電圧Ｖ_REFとの間に直列接続したアナログスイッチＳ₁及びＳ₂と、これらスイッチの接合点と基準電圧Ｖ_REFとの間に直列接続した入力キャパシタＣin及びアナログスイッチＳ₃と、ＣinとＳ₃との接合点とオペアンプの反転入力端子との間に接続したアナログスイッチＳ₄と、から成る構成である。図示からも判るように、アナログスイッチＳ₁及びＳ₃は、クロックφ１で駆動し、そしてアナログスイッチＳ₂及びＳ₄は、クロックφ１とは相補的なクロックφ２で駆動する。 Next, with reference to FIGS. 8 to 10, integration circuits B ′, C ′, and D ′ in which the function calculation circuits B, C, and D in FIGS. 2, 6, and 7 are more specific will be described. These integration circuits B ′, C ′, and D ′ constitute a switched capacitor type integration circuit, and are different from the corresponding function calculation circuits B, C, and D in that each of them is a switched capacitor as an input circuit Zin. The SC is used, and the capacitor Cf is used as the feedback circuit Zf. The switched capacitor SC has a known configuration, and as shown in the figure, analog switches S ₁ and S ₂ connected in series between the input terminal 1 and the reference voltage V _REF , the junction point of these switches, and the reference voltage is the input capacitor Cin and the analog switch S ₃ are connected in series, and the analog switches S ₄ which is connected between the inverting input terminal of the junction and an operational amplifier of Cin and S _3, consisting of configuration between V _REF . As can be seen from the figure, the analog switches S ₁ and S ₃ are driven by a clock φ1, and the analog switches S ₂ and S ₄ are driven by a clock φ2 complementary to the clock φ1.

次に、図１１〜図１３を参照して、積分回路Ｂ',Ｃ',Ｄ'のリミッタのターンオン特性について説明する。尚、ターンオフ時の特性もこれと同様であるため、省略する。詳しくは、図１１は積分回路Ｂ'、図１２は積分回路Ｃ'、図１３は積分回路Ｄ'の特性をそれぞれ示しており、また各図には、比較のため、図２０の従来回路の特性も示している。この従来回路は、図１６の従来回路構成でスイッチトキャパシタ型積分回路を実現したものである。また、これら特性図をシミュレーションにより得る際に使用した各値は、以下の通りである。尚、Ｗ／Ｌは、ＭＯＳトランジスタのゲート幅／ゲート長である。
[表１]
Ｖ_CCP： ２.９ボルト
Ｖ_CCN：−２.１ボルト
Ｖ_REF： グランド
Ｃin，Ｃin'：１ｐＦ
Ｃf，Ｃf'：１ｐＦ
ＭＴ１： Ｗ／Ｌ＝２００μｍ／０.６μｍ
ＭＴ２： Ｗ／Ｌ＝４００μｍ／０.６μｍ
ＭＤ１： Ｗ／Ｌ＝２００μｍ／０.６μｍ
ＭＤ２： Ｗ／Ｌ＝４００μｍ／０.６μｍ
ＭＴ３，ＭＴ４： Ｗ／Ｌ＝４００μｍ／０.６μｍ
ＭＴ５，ＭＴ６： Ｗ／Ｌ＝２００μｍ／０.６μｍ
Ｉ₁，Ｉ₂：１００μＡ

また、シミュレーションにおける条件は、各特性図において、１μｓ時より前にＣinに充電が完了しており、そして１μｓ時にφ２によりスイッチＳ₂及びＳ₄がＯＮになる、という条件である。特性図中、点線が本発明回路の特性であり、実線が従来回路の特性である。 Next, the turn-on characteristics of the limiters of the integration circuits B ′, C ′, D ′ will be described with reference to FIGS. Note that the characteristics at the turn-off time are the same as above, and are omitted. Specifically, FIG. 11 shows the characteristics of the integration circuit B ′, FIG. 12 shows the characteristics of the integration circuit C ′, and FIG. 13 shows the characteristics of the integration circuit D ′. The characteristics are also shown. This conventional circuit realizes a switched capacitor type integrating circuit with the conventional circuit configuration of FIG. Moreover, each value used when these characteristic diagrams are obtained by simulation is as follows. W / L is the gate width / gate length of the MOS transistor.
[Table 1]
V _CCP : 2.9 volts V _CCN : -2.1 volts V _REF : Ground Cin, Cin ': 1 pF
Cf, Cf ': 1pF
MT1: W / L = 200 μm / 0.6 μm
MT2: W / L = 400 μm / 0.6 μm
MD1: W / L = 200 μm / 0.6 μm
MD2: W / L = 400 μm / 0.6 μm
MT3, MT4: W / L = 400μm / 0.6μm
MT5, MT6: W / L = 200 μm / 0.6 μm
I ₁ , I ₂ : 100 μA

Also, the conditions in the simulation are conditions that in each characteristic diagram, Cin is fully charged before 1 μs, and switches S ₂ and S ₄ are turned on by φ2 at 1 μs. In the characteristic diagram, the dotted line is the characteristic of the circuit of the present invention, and the solid line is the characteristic of the conventional circuit.

図１１から判るように、本発明回路では、従来回路と比べ、積分回路Ｂ'のスリューレートが大きくなるとともに、そのスイッチング後からリミッタ回路がセトリングするまでの時間が、約１.０２５μｓと短くなっている。従来回路では、１.０５μｓにおいても下降中でセトリングが完了していない。但し、本発明回路のリミットレベルは約０.８５ボルトであるのに対し、従来回路では約１.０ボルトである。スリューレート向上の理由としては、本発明のリミッタ回路から積分回路の帰還回路又は負荷に与える影響が小さくなったことである。また、セトリングまでの時間短縮の理由としては、逆に、積分回路の帰還回路又は負荷から本発明のリミッタ回路への影響が減少したこと、更に、オペアンプ出力とは独立の電流源がリミット動作に作用する、ということである。   As can be seen from FIG. 11, in the circuit of the present invention, the slew rate of the integrating circuit B ′ is increased as compared with the conventional circuit, and the time from the switching to the settling of the limiter circuit is as short as about 1.025 μs. It has become. In the conventional circuit, the settling is not completed even during 1.05 μs. However, the limit level of the circuit of the present invention is about 0.85 volts, whereas that of the conventional circuit is about 1.0 volts. The reason for improving the slew rate is that the influence of the limiter circuit of the present invention on the feedback circuit or load of the integrating circuit is reduced. The reason for shortening the settling time is that the influence of the feedback circuit or load of the integrating circuit on the limiter circuit of the present invention is reduced, and further, a current source independent of the operational amplifier output is used for the limit operation. It works.

図１２においても、上記と同様、スリューレート及びセトリングまでの時間の改善が得られており、特にセトリングまでの時間が、約１.０３μｓと短くなっているが、従来回路では１.１μｓでもまだセトリングが完了していない。但し、本発明回路のリミットレベルは約１.９ボルトである。   Also in FIG. 12, the slew rate and the time to settling are improved as described above. In particular, the time to settling is as short as about 1.03 μs, but in the conventional circuit even at 1.1 μs. Settling has not been completed yet. However, the limit level of the circuit of the present invention is about 1.9 volts.

また、図１３においても、上記と同様、スリューレート及びセトリングまでの時間の改善が得られている。即ち、従来回路では、１.０６μｓ（図１２では１.１μｓ）でもセトリングが完了していないのに対し、本発明回路では、ほぼ１.０５μｓでセトリングしている。   Also in FIG. 13, the slew rate and the time until settling are improved as described above. That is, in the conventional circuit, settling is not completed even at 1.06 μs (1.1 μs in FIG. 12), whereas in the circuit of the present invention, settling is performed at approximately 1.05 μs.

以上、本発明による関数演算回路の幾つかの実施形態について図示し説明したが、これら実施形態においては、以下のような種々の変更が可能である。第１に、上記各実施形態においては、波形整形回路としてリミッタ回路について例示したが、上側リミット回路又は下側リミット回路のどちらか一方を取り除くだけで、クリップ回路とすることができる。第２に、上記実施形態では、関数演算の１例として、積分について示したが、その他に、反転、積分以外のその他の関数演算、例えば、加減乗除、微分、対数、逆対数のような演算を行うように、入力回路インピーダンスＺin及び帰還回路インピーダンスＺfの組合せを選択することができる。１例として、図１４に、図２の関数演算回路Ｂを具体化した１例である反転増幅器Ｂ”を示す。この場合、Ｚin＝抵抗Ｒ、Ｚf＝抵抗Ｒである。   As mentioned above, although several embodiment of the function arithmetic circuit by this invention was shown and described, in these embodiment, the following various changes are possible. First, in each of the above embodiments, the limiter circuit is exemplified as the waveform shaping circuit. However, the clip circuit can be formed by removing only one of the upper limit circuit and the lower limit circuit. Second, in the above-described embodiment, the integration is shown as an example of the function calculation. However, other function calculations other than inversion and integration, for example, calculations such as addition / subtraction / multiplication / division, differentiation, logarithm, and antilogarithm. The combination of the input circuit impedance Zin and the feedback circuit impedance Zf can be selected. As an example, FIG. 14 shows an inverting amplifier B ″ which is an example of the functional arithmetic circuit B of FIG. 2. In this case, Zin = resistor R and Zf = resistor R.

第３に、上記実施形態では、差動入力／単一出力型の関数演算回路について示したが、差動入力／差動出力型の関数演算回路に変更することもできる。１例として、図１５に、図８の回路Ｂ'を差動入力／差動出力型にしたスイッチトキャパシタ型積分回路Ｂ'''を示す。この回路では、正入力端子１a及び負入力端子１b、正出力端子４a及び負出力端子４b、差動入力／差動出力型のオペアンプ３a、１対のスイッチトキャパシタＳＣa及びＳＣb、オペアンプの非反転出力端子と反転入力端子との間に接続したリミッタ回路６Ｂa及び帰還キャパシタＣfaと、オペアンプの反転出力端子と非反転入力端子との間に接続したリミッタ回路６Ｂb及び帰還キャパシタＣfbと、を備えている。第４に、差動入力／単一出力型構成の実施形態において、オペアンプの反転入力端子への入力及び帰還を非反転入力端子への入力及び帰還に変更することが可能である。
[発明の効果] Third, although the differential input / single output type function arithmetic circuit has been described in the above embodiment, it can be changed to a differential input / differential output type function arithmetic circuit. As an example, FIG. 15 shows a switched capacitor type integration circuit B ′ ″ in which the circuit B ′ of FIG. 8 is of a differential input / differential output type. In this circuit, a positive input terminal 1a and a negative input terminal 1b, a positive output terminal 4a and a negative output terminal 4b, a differential input / differential output type operational amplifier 3a, a pair of switched capacitors SCa and SCb, and a non-inverted output of the operational amplifier. A limiter circuit 6Ba and a feedback capacitor Cfa connected between the terminal and the inverting input terminal, and a limiter circuit 6Bb and a feedback capacitor Cfb connected between the inverting output terminal and the non-inverting input terminal of the operational amplifier. Fourth, in the differential input / single output configuration embodiment, the input and feedback to the inverting input terminal of the operational amplifier can be changed to the input and feedback to the non-inverting input terminal.
[The invention's effect]

以上に説明した本発明による関数演算回路用の波形整形回路によれば、絶縁伝達を行う電圧伝達部を設けることにより、負荷並びに帰還回路Ｚfとの相互干渉が低減する。これによって、負荷及び帰還回路のインピーダンスによる波形整形動作への影響を最小限にすることができる。このことは、関数演算回路のスリューレートの向上、並びに波形整形動作のセトリング時間の短縮をもたらす。また、電圧−電流変換部を設けることにより、波形整形動作のセトリング時間を更に短縮することができる。このセトリング時間の短縮により、高速の関数演算回路においては、より誤差の少ない関数演算出力を生成することが可能となる。また更に、演算増幅器の入力側に電圧−電流変換部を接続する構成であるため、変換部に必要な回路の能力が小さくて済むようにできる。   According to the waveform shaping circuit for the function arithmetic circuit according to the present invention described above, the mutual interference with the load and the feedback circuit Zf is reduced by providing the voltage transmission unit that performs insulation transmission. As a result, the influence on the waveform shaping operation due to the impedance of the load and the feedback circuit can be minimized. This leads to an improvement in the slew rate of the function arithmetic circuit and a reduction in the settling time of the waveform shaping operation. Moreover, the settling time of the waveform shaping operation can be further shortened by providing the voltage-current converter. By shortening the settling time, it is possible to generate a function calculation output with less error in a high-speed function calculation circuit. Furthermore, since the voltage-current converter is connected to the input side of the operational amplifier, the circuit capacity required for the converter can be reduced.

本発明による波形整形回路を備えた第１の実施形態の関数演算回路Ａを示す回路図であり、波形整形回路は、その基本概念を示している。It is a circuit diagram which shows the function arithmetic circuit A of 1st Embodiment provided with the waveform shaping circuit by this invention, and the waveform shaping circuit has shown the basic concept. 図１の関数演算回路Ａのより具体化した第２の実施形態の関数演算回路Ｂを示す回路図。FIG. 5 is a circuit diagram showing a function operation circuit B of a second embodiment that is more specific to the function operation circuit A of FIG. 1. 図２の関数演算回路Ｂについて、リミッタ回路（上側のみ図示）がＯＦＦ状態のときの等価回路を示す図。The figure which shows an equivalent circuit when the limiter circuit (only upper side is shown) is OFF about the function arithmetic circuit B of FIG. 図２の関数演算回路Ｂについて、リミッタ回路（上側のみ図示）がＯＦＦ−ＯＮ遷移状態のときの等価回路を示す図。FIG. 3 is a diagram illustrating an equivalent circuit when the limiter circuit (only the upper side is illustrated) is in an OFF-ON transition state with respect to the function arithmetic circuit B of FIG. 図２の関数演算回路Ｂについて、リミット回路（上側のみ図示）がＯＮ状態のときの等価回路を示す図。FIG. 3 is a diagram showing an equivalent circuit when a limit circuit (only the upper side is shown) is ON in the function arithmetic circuit B of FIG. 2. 図１の関数演算回路Ａをより具体化した第３の実施形態の関数演算回路Ｃを示す回路図。FIG. 5 is a circuit diagram showing a function operation circuit C according to a third embodiment in which the function operation circuit A of FIG. 図１の関数演算回路Ａをより具体化した別の第４の実施形態の関数演算回路Ｄを示す回路図。FIG. 10 is a circuit diagram showing a function operation circuit D of another fourth embodiment in which the function operation circuit A of FIG. 1 is further embodied. 図２の関数演算回路Ｂをより具体化したスイッチトキャパシタ型積分回路Ｂ'を示す回路図。FIG. 3 is a circuit diagram showing a switched capacitor type integration circuit B ′ in which the function calculation circuit B of FIG. 図６の関数演算回路Ｃをより具体化したスイッチトキャパシタ型積分回路Ｃ'を示す回路図。FIG. 7 is a circuit diagram showing a switched capacitor integration circuit C ′ in which the function operation circuit C of FIG. 図７の関数演算回路Ｄをより具体化したスイッチトキャパシタ型積分回路Ｄ'を示す回路図。FIG. 8 is a circuit diagram showing a switched capacitor integration circuit D ′ in which the function operation circuit D of FIG. 図８の積分回路Ｂ'のリミッタのターンオン特性を示す特性図であり、比較のため、図２０の従来回路の特性を実線で示し、本発明回路の特性を点線で示している。FIG. 9 is a characteristic diagram showing the turn-on characteristics of the limiter of the integrating circuit B ′ in FIG. 8. For comparison, the characteristics of the conventional circuit in FIG. 20 are indicated by a solid line, and the characteristics of the circuit of the present invention are indicated by a dotted line. 図９の積分回路Ｃ'のリミッタのターンオン特性を示す特性図であり、比較のため、図２０の従来回路の特性を実線で示し、本発明回路の特性を点線で示している。FIG. 10 is a characteristic diagram showing the turn-on characteristic of the limiter of the integrating circuit C ′ in FIG. 9, for comparison, the characteristic of the conventional circuit in FIG. 20 is shown by a solid line, and the characteristic of the circuit of the present invention is shown by a dotted line. 図１０の積分回路Ｄ'のリミッタのターンオン特性を示す特性図であり、比較のため、図２０の従来回路の特性を実線で示し、本発明回路の特性を点線で示している。FIG. 21 is a characteristic diagram showing a turn-on characteristic of a limiter of the integrating circuit D ′ in FIG. 10. For comparison, the characteristic of the conventional circuit in FIG. 20 is shown by a solid line, and the characteristic of the circuit of the present invention is shown by a dotted line. 図２の関数演算回路Ｂを具体化した１例である反転増幅器Ｂ”を示す回路図。FIG. 3 is a circuit diagram showing an inverting amplifier B ″ that is an example of the function arithmetic circuit B of FIG. 2. 図８の積分回路Ｂ'を差動入力／差動出力型に変更したスイッチトキャパシタ型積分回路Ｂ'''を示す回路図。FIG. 9 is a circuit diagram showing a switched capacitor type integration circuit B ′ ″ in which the integration circuit B ′ of FIG. 8 is changed to a differential input / differential output type. 従来のリミッタ回路付き関数演算回路を示す回路図。The circuit diagram which shows the conventional function arithmetic circuit with a limiter circuit. 図１６の従来回路について、リミット回路（上側のみ図示）のＯＦＦ状態における等価回路を示す図。The figure which shows the equivalent circuit in the OFF state of a limit circuit (only upper side is shown) about the conventional circuit of FIG. 図１６の従来回路について、リミット回路（上側のみ図示）のＯＦＦ−ＯＮ遷移状態における等価回路を示す図。The figure which shows the equivalent circuit in the OFF-ON transition state of a limit circuit (only upper side is shown) about the conventional circuit of FIG. 図１６の従来回路について、リミット回路（上側のみ図示）のＯＮ状態における等価回路を示す図。The figure which shows the equivalent circuit in the ON state of a limit circuit (only upper side is shown) about the conventional circuit of FIG. 図１６の従来回路構成のスイッチトキャパシタ型積分回路であって、本発明回路と比較するための回路を示す図。FIG. 17 is a diagram showing a circuit for comparison with the circuit of the present invention, which is a switched capacitor type integration circuit having the conventional circuit configuration of FIG. 16.

符号の説明Explanation of symbols

１，１a，１b：入力端子
２：入力回路
３，３ａ：演算増幅器
４，４a，４b：入力端子
５：帰還回路
６：波形整形回路
６Ｂ，６Ｃ，６Ｄ，６Ｂａ，６Ｂｂ：リミッタ回路
６４，６４Ｃ，６４Ｄ：上側リミット回路
６６，６６Ｃ，６６Ｄ：下側リミット回路
Ｖ_in：入力電圧
Ｖ_out：出力電圧
Ｖ_CCP：正電源電圧
Ｖ_CCＮ：負電源電圧
Ｖ_REF：基準電圧
Ｖ_LM1：上側リミットレベル
Ｖ_LM2：下側リミットレベル
ＳＣ，ＳＣa，ＳＣb，ＳＣ'：スイッチトキャパシタ 1, 1a, 1b: input terminal 2: input circuit 3, 3a: operational amplifier 4, 4a, 4b: input terminal 5: feedback circuit 6: waveform shaping circuits 6B, 6C, 6D, 6Ba, 6Bb: limiter circuits 64, 64C 64D: Upper limit circuit 66, 66C, 66D: Lower limit circuit V _in : Input voltage V _out : Output voltage V _CCP : Positive power supply voltage V _CCN : Negative power supply voltage V _REF : Reference voltage V _LM1 : Upper limit level V _LM2 : Lower limit level SC, SCa, SCb, SC ': Switched capacitor

Claims (6)

信号入力端子と、
信号出力端子と、
反転入力端子と、基準電圧ラインに接続された非反転入力端子と、上記信号出力端子に接続された出力端子とを有する演算増幅器と、
上記信号入力端子と上記演算増幅器の反転入力端子との間に接続されたスイッチトキャパシタ回路と、
上記演算増幅器の出力端子と反転入力端子との間に接続された帰還キャパシタと、
上記演算増幅器の出力端子と反転入力端子との間に接続された第１のリミット回路と、
上記演算増幅器の出力端子と反転入力端子との間に接続された第２のリミット回路と、
を有し、
上記第１のリミット回路が第１の電源電圧ラインと上記演算増幅器の反転入力端子との間に接続された第１のＭＯＳトランジスタを有し、
上記第２のリミット回路が第２の電源電圧ラインと上記演算増幅器の反転入力端子との間に接続された第２のＭＯＳトランジスタを有し、
上記第１及び第２のＭＯＳトランジスタのゲート端子が上記演算増幅器の出力端子に接続されており、
上記第１の電源電圧が正電源電圧であり、上記第２の電源電圧が負電源電圧であり、上記第１のＭＯＳトランジスタがＮＭＯＳトランジスタであり、上記第２のＭＯＳトランジスタがＰＭＯＳトランジスタであり、
上記第１のリミット回路が上記第１のＭＯＳトランジスタと上記演算増幅器の反転入力端子との間に接続された第１のＭＯＳダイオード素子を更に有し、
上記第２のリミット回路が上記第２のＭＯＳトランジスタと上記演算増幅器の反転入力端子との間に接続された第２のＭＯＳダイオード素子を更に有し、
上記第１のＭＯＳダイオード素子がＮＭＯＳトランンジスタで構成され、上記第２のＭＯＳダイオード素子がＰＭＯＳトランジスタで構成され、
上記各ＰＭＯＳトランジスタのゲート長と上記各ＮＭＯＳトランジスタのゲート長とが同じであり、上記ＰＭＯＳトランジスタのゲート幅が上記各ＮＭＯＳトランジスタのゲート幅の２倍である、
積分回路。 A signal input terminal;
A signal output terminal;
An operational amplifier having an inverting input terminal, a non-inverting input terminal connected to a reference voltage line, and an output terminal connected to the signal output terminal;
A switched capacitor circuit connected between the signal input terminal and the inverting input terminal of the operational amplifier;
A feedback capacitor connected between the output terminal and the inverting input terminal of the operational amplifier;
A first limit circuit connected between an output terminal and an inverting input terminal of the operational amplifier;
A second limit circuit connected between the output terminal and the inverting input terminal of the operational amplifier;
Have
The first limit circuit includes a first MOS transistor connected between a first power supply voltage line and an inverting input terminal of the operational amplifier;
The second limit circuit includes a second MOS transistor connected between a second power supply voltage line and an inverting input terminal of the operational amplifier;
The gate terminals of the first and second MOS transistors are connected to the output terminal of the operational amplifier ;
The first power supply voltage is a positive power supply voltage, the second power supply voltage is a negative power supply voltage, the first MOS transistor is an NMOS transistor, and the second MOS transistor is a PMOS transistor;
The first limit circuit further includes a first MOS diode element connected between the first MOS transistor and an inverting input terminal of the operational amplifier;
The second limit circuit further includes a second MOS diode element connected between the second MOS transistor and an inverting input terminal of the operational amplifier;
The first MOS diode element is composed of an NMOS transistor, the second MOS diode element is composed of a PMOS transistor,
The gate length of each PMOS transistor and the gate length of each NMOS transistor are the same, and the gate width of the PMOS transistor is twice the gate width of each NMOS transistor.
Integration circuit. 上記スイッチトキャパシタ回路のキャパシタの静電容量と上記帰還キャパシタの静電容量とが等しい請求項１に記載の積分回路。 2. The integration circuit according to claim 1, wherein the capacitance of the capacitor of the switched capacitor circuit is equal to the capacitance of the feedback capacitor . 上記第１及び第２のＭＯＳトランジスタのしきい値電圧を調整するための電圧調整回路を更に有する請求項１又は２に記載の積分回路。 Integrating circuit according to claim 1 or 2 further comprising a voltage adjustment circuit for adjusting a threshold voltage of said first and second MOS transistors. 第１の信号入力端子と、
第２の信号入力端子と、
第１の信号出力端子と、
第２の信号出力端子と、
反転入力端子と、非反転入力端子と、上記第１の信号出力端子に接続された非反転出力端子と、上記第２の信号出力端子に接続された反転出力端子とを有する演算増幅器と、
上記第１の信号入力端子と上記演算増幅器の反転入力端子との間に接続された第１のスイッチトキャパシタ回路と、
上記第２の信号入力端子と上記演算増幅器の非反転入力端子との間に接続された第２のスイッチトキャパシタ回路と、
上記演算増幅器の非反転出力端子と反転入力端子との間に接続された第１の帰還キャパシタと、
上記演算増幅器の反転出力端子と非反転入力端子との間に接続された第２の帰還キャパシタと、
上記演算増幅器の非反転出力端子と反転入力端子との間に接続された第１のリミット回路と、
上記演算増幅器の非反転出力端子と反転入力端子との間に接続された第２のリミット回路と、
上記演算増幅器の反転出力端子と非反転入力端子との間に接続された第３のリミット回路と、
上記演算増幅器の反転出力端子と非反転入力端子との間に接続された第４のリミット回路と、
を有し、
上記第１のリミット回路が第１の電源電圧ラインと上記演算増幅器の反転入力端子との間に接続された第１のＭＯＳトランジスタを有し、
上記第２のリミット回路が第２の電源電圧ラインと上記演算増幅器の反転入力端子との間に接続された第２のＭＯＳトランジスタを有し、
上記第３のリミット回路が第１の電源電圧ラインと上記演算増幅器の非反転入力端子との間に接続された第３のＭＯＳトランジスタを有し、
上記第４のリミット回路が第２の電源電圧ラインと上記演算増幅器の非反転入力端子との間に接続された第４のＭＯＳトランジスタを有し、
上記第１及び第２のＭＯＳトランジスタのゲート端子が上記演算増幅器の非反転出力端子に接続されており、
上記第３及び第４のＭＯＳトランジスタのゲート端子が上記演算増幅器の反転出力端子に接続されており、
上記第１の電源電圧が正電源電圧であり、上記第２の電源電圧が負電源電圧であり、上記第１及び第３のＭＯＳトランジスタがＮＭＯＳトランジスタであり、上記第２及び第４のＭＯＳトランジスタがＰＭＯＳトランジスタであり、
上記第１のリミット回路が上記第１のＭＯＳトランジスタと上記演算増幅器の反転入力端子との間に接続された第１のＭＯＳダイオード素子を更に有し、
上記第２のリミット回路が上記第２のＭＯＳトランジスタと上記演算増幅器の反転入力端子との間に接続された第２のＭＯＳダイオード素子を更に有し、
上記第３のリミット回路が上記第３のＭＯＳトランジスタと上記演算増幅器の非反転入力端子との間に接続された第３のＭＯＳダイオード素子を更に有し、
上記第４のリミット回路が上記第４のＭＯＳトランジスタと上記演算増幅器の非反転入力端子との間に接続された第４のＭＯＳダイオード素子を更に有し、
上記第１及び第３のＭＯＳダイオード素子がＮＭＯＳトランンジスタで構成され、上記第２及び第４のＭＯＳダイオード素子がＰＭＯＳトランジスタで構成され、
上記各ＰＭＯＳトランジスタのゲート長と上記各ＮＭＯＳトランジスタのゲート長とが同じであり、上記ＰＭＯＳトランジスタのゲート幅が上記各ＮＭＯＳトランジスタのゲート幅の２倍である、
積分回路。 A first signal input terminal;
A second signal input terminal;
A first signal output terminal;
A second signal output terminal;
An operational amplifier having an inverting input terminal, a non-inverting input terminal, a non-inverting output terminal connected to the first signal output terminal, and an inverting output terminal connected to the second signal output terminal;
A first switched capacitor circuit connected between the first signal input terminal and the inverting input terminal of the operational amplifier;
A second switched capacitor circuit connected between the second signal input terminal and the non-inverting input terminal of the operational amplifier;
A first feedback capacitor connected between a non-inverting output terminal and an inverting input terminal of the operational amplifier;
A second feedback capacitor connected between the inverting output terminal and the non-inverting input terminal of the operational amplifier;
A first limit circuit connected between a non-inverting output terminal and an inverting input terminal of the operational amplifier;
A second limit circuit connected between the non-inverting output terminal and the inverting input terminal of the operational amplifier;
A third limit circuit connected between the inverting output terminal and the non-inverting input terminal of the operational amplifier;
A fourth limit circuit connected between the inverting output terminal and the non-inverting input terminal of the operational amplifier;
Have
The first limit circuit includes a first MOS transistor connected between a first power supply voltage line and an inverting input terminal of the operational amplifier;
The second limit circuit includes a second MOS transistor connected between a second power supply voltage line and an inverting input terminal of the operational amplifier;
The third limit circuit includes a third MOS transistor connected between the first power supply voltage line and the non-inverting input terminal of the operational amplifier;
The fourth limit circuit includes a fourth MOS transistor connected between the second power supply voltage line and the non-inverting input terminal of the operational amplifier;
The gate terminals of the first and second MOS transistors are connected to the non-inverting output terminal of the operational amplifier;
The gate terminals of the third and fourth MOS transistors is connected to the inverted output terminal of the operational amplifier,
The first power supply voltage is a positive power supply voltage, the second power supply voltage is a negative power supply voltage, the first and third MOS transistors are NMOS transistors, and the second and fourth MOS transistors are Is a PMOS transistor,
The first limit circuit further includes a first MOS diode element connected between the first MOS transistor and an inverting input terminal of the operational amplifier;
The second limit circuit further includes a second MOS diode element connected between the second MOS transistor and an inverting input terminal of the operational amplifier;
The third limit circuit further includes a third MOS diode element connected between the third MOS transistor and a non-inverting input terminal of the operational amplifier;
The fourth limit circuit further includes a fourth MOS diode element connected between the fourth MOS transistor and a non-inverting input terminal of the operational amplifier;
The first and third MOS diode elements are composed of NMOS transistors, and the second and fourth MOS diode elements are composed of PMOS transistors,
The gate length of each PMOS transistor and the gate length of each NMOS transistor are the same, and the gate width of the PMOS transistor is twice the gate width of each NMOS transistor.
Integration circuit. 上記各スイッチトキャパシタ回路のキャパシタの静電容量と上記各帰還キャパシタの静電容量とが等しい請求項４に記載の積分回路。 5. The integrating circuit according to claim 4 , wherein the capacitance of the capacitor of each switched capacitor circuit is equal to the capacitance of each feedback capacitor . 上記第１、第２、第３及び第４のＭＯＳトランジスタのしきい値電圧を調整するための電圧調整回路を更に有する請求項４又は５に記載の積分回路。 6. The integration circuit according to claim 4 , further comprising a voltage adjustment circuit for adjusting a threshold voltage of the first, second, third, and fourth MOS transistors.

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