JP4140054B2 - Semiconductor integrated circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路の入出力回路に関し、特に入出力信号のタイミングを制御する回路に関するものである。
【0002】
【従来の技術】
電子回路のシステムでは、多数の集積回路が共通バス形式によって並列に接続され、互いに集積回路間の情報の送受信を行っている。このような構成では、バス上にデータを出力できる回路はただ1つに限定しなければならない。そのため、各回路は他の回路がバスを使用していない時間に出力を行うよう工夫している。一般的にバス上にデータを出力している回路が存在していることは、制御信号によって出力していない各回路に対して通知され、また、情報を出力すべき(しなければならない)回路は、その制御線による指示に従い出力を行うように動作している。つまり、制御線は、出力信号が他の回路と競合しないように出力のタイミングを示し、周辺の回路に対してそのタイミングに沿って動作することを求めている。ここで2回路が同時に出力した場合、一方の回路が高い電位の出力でもう一方の回路が低い電位の出力であったとすると、出力回路に短絡電流が流れることになり、電気的ダメージを受け、破壊に至る場合もある。また、明らかなバス使用の制限の無視ではなくても、それぞれの回路の出力を同時に切り換える等の切り換え時点は複数の回路の切替がそれぞれの内部処理によって多少の時間的な差異があり、出力の衝突が発生する可能性が高い。特に容量性の負荷が大きい回路が接続されているような場合は、信号切替が遅れて意図しない衝突が発生しやすい。このような問題の発生を未然に防ぐために種々の工夫がなされている。
【0003】
外部電源によって、バス上の信号の安定化を図るものとして、特開2001−186005号公報(特許文献1)では、出力トライステートバッファとレベルシフタとの間に、外部電源で動作する出力制御回路からの制御信号で制御される回路を設置し、出力トライステートバッファを制御することで、システム上でのバス衝突や他回路の誤動作などの不具合を防止するという技術が知られていた。この技術は、入出力端子部において、入出力回路の外部回路側出力端子に接続された出力トライステートバッファとレベルシフタとの間に、2入力のAND回路と2入力のOR回路とを挿入し、それらAND回路とOR回路の各1入力に、外部電源で動作する出力制御回路からの制御信号を入力して、出力トライステートバッファの制御を行い、入出力回路の出力を確定させるというものである。
【0004】
特開平4−260154号公報(特許文献2)では、複数の機能ブロック間でのデータ転送に際して、各機能ブロック間のデータ転送をタイムシェアリング方式で、共通の単一シリアルデータバスを介して行うことにより、ブロック間の入出力データ線や、このデータ線に対するインタフェースであるゲート回路の数を削減する技術が知られていた。この技術では、タイムスロット方式を採用し、各ブロックのデータの入出力タイミングをどのタイムスロットにて行うかを予め割り当てておき、この割当に応じて、各ブロック内の双方向ゲートをタイミング制御部によりオンオフ制御するため、データ相互の衝突を防止することができる。
【0005】
特開平4−205888号公報(特許文献3)では、書込可能で外部データ入出力端子を共用する半導体記憶回路装置において、外部制御信号による書込動作設定時、読出データ遮断用のスイッチング回路によって、出力バッファの最終段と外部データ入出力端子とを非導通とすることで動作設定から書き込みデータ入力までの時間を短縮し、マージンのある書込動作を可能とする技術が知られていた。
【0006】
試験評価用の回路で入出力回路を安定化するものとして、特開平3−152485号公報(特許文献4)では、双方向性入出力端子を持った集積回路のテストを行う半導体評価回路において、被測定集積回路から供給される双方向性入出力端子の入出力切替信号(情報)により評価装置側ドライバを集積回路に接続するか否かを決定するリレーのオン/オフを制御する制御回路を設けたもので、集積回路試験時に発生した双方向性入出力端子での信号の不定状態を最小限に抑えられる技術が知られていた。
【0007】
【特許文献1】
特開2001−186005号公報
【特許文献2】
特開平4−260154号公報
【特許文献3】
特開平4−205888号公報
【特許文献4】
特開平3−152485号公報
【0008】
【発明が解決しようとする課題】
本発明の目的は、外部から出力バッファに印加される信号と出力バッファの出力信号が衝突しないように出力バッファから出力される出力信号の出力タイミングを制御することで、出力信号同士の衝突が引き起こす信号レベル変動による誤動作を防止することである。
【0009】
本発明の他の目的は、出力タイミングを任意に変更することが可能となるため、接続される外部回路に合致した出力タイミングで出力することによって、外部回路が各々持っていたタイミング生成用の回路を削減し、さらに回路削減による消費電力の削減を行うことである。
【0010】
本発明の他の目的は、外部回路の変更によって生ずるタイミング変更がある場合にも、回路の変更を行わずタイミング設定の値を変更するだけで対処でき、変更に伴う変更設計の時間と既に生産した集積回路やその集積回路を搭載している装置などの生産物の損失を防止することである。
【0011】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明の実施の形態]との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0012】
本発明の観点では、半導体集積回路は、出力バッファ部(12/21/31)と出力タイミング生成部(13/22/32)を備えている。出力バッファ部(12/21/31)は、内部の情報信号を外部へ送出するインタフェース回路である。出力タイミング生成部(13/22/32)は、内部の情報信号を出力バッファ部(12/21/31)から外部へ送出するタイミングを出力バッファ部(12/21/31)へ与える制御回路である。
【0013】
本発明の半導体集積回路の出力バッファ部(12)は、入出力端子(10)に接続している。出力バッファ部(12)の状態は、高低2レベルを出力する出力状態と、ハイインピーダンスの非出力状態のいずれかであり、入出力端子(10)は、端子に印加される信号から情報信号を取り出す入力状態と、内部の情報信号を外部へ送出する出力状態と外部との情報の授受を行わない非入力非出力状態とを切り換えて共通に使用する。
【0014】
本発明の半導体集積回路の出力バッファ部(12)は、入出力端子(10)に接続している。出力バッファ部(12)の状態は、高低2レベルを出力する出力状態のみであり、入出力端子(10)は、入出力端子(10)を通して外部から情報信号を取り出す入力状態と、内部の情報信号を入出力端子(10)を通して外部へ送出する出力状態とを切り換えて共通に使用する。外部との情報の授受を行わない場合、出力バッファ部(12)は、外部の情報信号を入力可能なレベルの信号を出力している。オープンコレクタ型やオープンドレイン型の出力回路が該当する。オープンコレクタ型やオープンドレイン型の出力回路は、データ信号に対してANDまたはOR演算し出力制御する。
【0015】
本発明の半導体集積回路の出力バッファ部(21/31)は、出力端子(20/30)に接続している。出力バッファ部(21/31)の状態は、高低2レベルを出力する出力状態と、ハイインピーダンス状態の非出力状態のいずれかであり、出力端子(20/30)は、出力状態と非出力状態とを切り換えて共通に使用する。
【0016】
本発明の半導体集積回路の出力バッファ部(21/31)は、出力端子(20/30)に接続している。出力バッファ部(21/31)の状態は、高低2レベルを出力する出力状態のみであり、出力端子(20/30)は、常時出力状態となる。内部の情報信号を外部へ出力しない場合、出力バッファ部(21/31)は、外部の情報信号を妨害しないレベルの信号を出力している。オープンコレクタ型やオープンドレイン型の出力回路が該当する。オープンコレクタ型やオープンドレイン型の出力回路は、データ信号に対してANDまたはOR演算し出力制御する。
【0017】
本発明の半導体集積回路の出力タイミング生成部(13/22/32)は、タイミング部(100)と選択部(200)を備えている。タイミング部(100)は、内部の情報信号が出力可能であることを示す原出力制御信号とタイミング生成の基準となるクロック信号を用いてタイミング信号を生成する。選択部(200)は、タイミング部(100)で生成したタイミング信号を組み合わせて内部の情報信号を外部へ送出するタイミングを選択する。選択したタイミングは、出力制御信号として出力バッファ部(12/21/31)へ出力する。
【0018】
本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、外部回路(24/34)から供給されるクロック信号である。
【0019】
また、本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、外部回路(24)から供給されるクロック信号に同期する位相同期ループ回路(23)によって生成されるクロック信号である。
【0020】
また、本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、内部のシステムクロック回路(14)から供給されるクロック信号である。
【0021】
また、本発明の半導体集積回路のタイミング生成を行う基準となるクロック信号は、分周比を任意に設定できる分周回路(33)によって、外部回路(34)から供給されるクロック信号、または外部回路(24)から供給されるクロック信号に同期する位相同期ループ回路(23)によって生成されるクロック信号、または内部のシステムクロック回路(14)から供給されるクロック信号のいずれかのクロック信号を分周した信号である。
【0022】
本発明の半導体集積回路のタイミング部(100)は、シフトレジスタ(110)を備えている。シフトレジスタ(110)は、前記クロック信号で原出力制御信号をシフト処理し、タイミング信号を生成する。
【0023】
本発明の半導体集積回路のシフトレジスタ(110)に供給するクロック信号は、信号の通過/不通過を制御できる回路(115)を経て供給される。クロック信号が通過する期間は、原出力制御信号が内部の情報信号が出力可能であることを示してから少なくともシフトレジスタ(110)の最終段出力が出力し終わるまでの間である。
【0024】
本発明の半導体集積回路の選択部(200)は、選択設定回路(210/240)と選択演算回路(220/230)とを備える。選択設定回路(210/240)は、どのタイミングを選択するかを指示する選択信号を選択演算回路(220/230)に与える。選択演算回路(220/230)は、タイミング部(100)で生成したタイミング信号のタイミングから選択設定回路(210/240)で設定した条件に従って選択し、出力制御信号を生成する。
【0025】
本発明の半導体集積回路の選択設定回路(210)は、設定状態を保持する記憶素子(211)を備えている。
【0026】
また、本発明の半導体集積回路の選択設定回路(240)は、入力バッファ回路(241〜244)を備え、外部回路(25)より入力する信号によって選択信号を設定する。
【0027】
本発明の半導体集積回路の選択演算回路(230)は、プログラム可能な演算素子(235)を備え、選択演算をプログラム可能とする。
【0028】
本発明の半導体集積回路の出力タイミング生成部(13/22/32)で生成した出力制御信号を外部へ出力する。
【0029】
また、本発明の半導体集積回路の出力タイミング生成部(13/22/32)へ入力する原出力制御信号を外部へ出力する。
【0030】
また、本発明の半導体集積回路の出力タイミング生成部(13/22/32)へ入力する原出力制御信号と生成した出力制御信号とを外部へ出力する。
【0031】
本発明の半導体集積回路は、入出力インタフェース回路に使用される。
【0032】
本発明の半導体集積回路は、バス回路に使用される。
【0033】
本発明の観点では、出力タイミング生成ステップを備え、出力バッファ部(12/21/31)の出力タイミングを制御する。出力タイミングを制御される出力バッファ部(12/21/31)は、
1.入力状態と出力状態と非入力非出力状態とを切り換えて共通に使用する入出力端子に接続されている入出力回路。
2.入力状態と出力状態とを切り換えて共通に使用する入出力端子に接続されている入出力回路。
3.出力状態と非出力状態を切り換えて出力に使用する出力端子に接続する出力回路。
4.常時出力状態である出力端子に接続する出力回路。
のいずれかである。
【0034】
本発明の出力タイミングを制御する方法において、出力タイミング生成ステップは、タイミングステップと選択ステップを備えている。タイミングステップは、内部の情報信号が出力可能であることを示す原出力制御信号とタイミング生成の基準となるクロック信号とに基づいてタイミング信号を生成する。選択ステップは、タイミングステップで生成したタイミング信号を組み合わせて出力タイミングを選択し、出力制御信号として出力バッファ部(12/21/31)へ与える。
【0035】
本発明の出力タイミングを制御する方法において、タイミング生成の基準となるクロック信号は、
1.外部回路(24/34)から供給されるクロック信号
2.外部回路(24)から供給されるクロック信号に同期する位相同期ループ回路(23)によって生成されるクロック信号
3.内部のシステムクロック回路(14)から供給されるクロック信号
4.分周比を任意に設定できる分周回路(33)によって上記1から3のクロック信号を分周した信号
のいずれかである。
【0036】
本発明の出力タイミングを制御する方法において、タイミングステップは、シフトステップを備えている。シフトステップは、クロック信号で原出力制御信号をシフト処理し、タイミング信号を生成する。
【0037】
本発明の出力タイミングを制御する方法において、シフトステップに供給するクロック信号は、信号の通過/不通過を制御する断続ステップを経て供給される。クロック信号が通過する期間は、原出力制御信号が内部の情報信号が出力可能であることを示してから、少なくともシフトステップの最終段ステップが完了するまでの間である。
【0038】
本発明の出力タイミングを制御する方法において、選択ステップは、選択演算ステップと選択設定ステップを備えている。選択演算ステップは、タイミングステップで生成したタイミング信号を用いて前記出力制御信号を生成する。選択設定ステップは、選択演算ステップに対してタイミングの選択を指示する選択信号を与える。
【0039】
本発明の出力タイミングを制御する方法において、選択設定ステップは情報記憶機能を持ち、設定状態を保持する。
【0040】
本発明の出力タイミングを制御する方法において、選択設定ステップは、外部より入力する信号によって選択信号を設定する。
【0041】
【発明の実施の形態】
(第1の実施の形態)
図1は本発明の第1の実施の形態に係わる半導体集積回路と外部回路の接続を示す構成ブロック図である。入出力端子10は入力バッファ部11と出力バッファ部12に接続し、外部との接点である。出力タイミング生成部13で生成した出力制御信号CTRLは、出力バッファ部12に接続し、出力状態を制御する。出力バッファ部12に接続する出力信号OUTPUTと、入力バッファ部11に接続する入力信号INPUTと、出力タイミング生成部13に接続するクロック信号CLKおよび原出力制御信号PRCTRLは、半導体集積回路の内部の信号である。半導体集積回路の外部には、外部回路15と外部回路16があり、それぞれの回路の入出力は入出力端子10に接続されている。
【0042】
入力バッファ部11は、入出力端子10を通して入力する外部の信号から情報を取り出し、入力信号INPUTとして内部の回路に供給する。内部で生成された情報信号である出力信号OUTPUTは、出力バッファ部12へ入力し、出力バッファ部12は、出力タイミング生成部13が生成した出力のタイミングを示す出力制御信号CTRLに従ってバッファを開き、入出力端子10を通して内部情報を外部へ出力する。出力タイミング生成部13は、内部情報が出力できる状態になったことを示す原出力制御信号PRCTRLと、出力タイミングの基準となるクロック信号CLKとを用いて内部情報を外部へ出力するタイミングを決定する。決定したタイミングは出力制御信号CTRLとして出力バッファ部12へ送り、内部情報を外部へ出力させる。外部回路15と外部回路16は、それぞれ入出力端子10へ情報を出力し、また、入出力端子10からの情報を取り込む動作をしている。図2は、入力バッファ部11、出力バッファ部12の回路図の例である。
【0043】
図3は、この入出力回路の動作の一例を示すタイミング図である。図3(a)に示されるようなクロック信号CLKは、本半導体集積回路内部の信号である。以降このクロック信号CLKを基準としてタイミングを説明するので、CLK0〜28というように番号を付け、図3(a)にはその数字部分を記載する。図3(b)に示されるように外部回路15は、CLK1〜5の間は出力し、CLK8〜13の間は入力の動作をしている。外部回路16は、CLK16〜21の間は出力し、CLK24〜27の間は入力している。一方、本発明による半導体集積回路の入出力はその逆の動作となるが、内部情報を出力できるようになるタイミングは、図3(c)で示されるように原出力制御信号PRCTRLがオン(Hレベル)の状態、即ちCLK6〜13の間とCLK20〜27の間である。外部回路15への出力は、原出力制御信号PRCTRLをクロックで同期を取って出力するため、図3(d)に示すように出力制御信号CTRLをCLK7〜13の間オン状態とする。外部回路16に対しての出力も同じタイミングとすると、図3(d)の実線で示すようなタイミング、即ちCLK21〜27で出力制御信号CTRLがオンとなり、少なくともCLK21の期間は外部回路16の出力とバス上で衝突することになる。衝突を防止するためには、外部回路16に対して出力する場合、出力するタイミングを変更する必要がある。即ち、外部回路16に対して出力する場合、図3(d)の点線のように出力制御信号CTRLを外部回路15に対する出力するタイミングに比較して2クロック分遅れて出力を開始するように変更しなければならない。
【0044】
図3に示したような外部回路のタイミングに対処する実施例を示す。図4は、半導体集積回路の入出力回路の一構成例を示すブロック図である。入出力端子10は、入力バッファ部11と出力バッファ部12に接続し、外部との接点である。出力タイミング生成部13で生成した出力制御信号CTRLは、出力バッファ部12に接続し、出力状態を制御する。内部のシステムクロック回路14は、クロック信号CLKを出力タイミング生成部13に供給する。出力バッファ部12に接続する出力信号OUTPUTと、入力バッファ部11に接続する入力信号INPUTと、出力バッファ部12および出力タイミング生成部13に接続する原出力制御信号PRCTRLは、半導体集積回路の内部の信号である。
【0045】
入力バッファ部11は、入出力端子10を通して入力する外部の信号から情報を取り出し、入力信号INPUTとして内部の回路に供給する。内部で生成された情報信号は、出力信号OUTPUTとして出力バッファ部12へ入力する。システムクロック回路14は、内部動作のタイミング基準となるクロック信号を生成し、入出力に関するクロック信号CLKを出力タイミング生成部13に供給する。出力タイミング生成部13は、内部情報が出力できる状態になったことを示す原出力制御信号PRCTRLと、出力タイミングの基準となるクロック信号CLKとを用いて内部情報を外部へ出力するタイミングを決定する。決定したタイミングは出力制御信号CTRLとして出力バッファ部12へ送る。出力バッファ部12は、原出力制御信号PRCTRLのタイミングを使って出力信号OUTPUTを保持し、出力タイミング生成部13で生成された出力のタイミングを示す出力制御信号CTRLに従ってバッファを開き、入出力端子10を通して保持している信号を外部へ出力する。
【0046】
出力タイミング生成部13と出力バッファ部12の構成を図5に示す。出力タイミング生成部13は、タイミング部100と選択部200とを備える。タイミング部100は、フリップフロップ111〜114を備えた4段構成のシフトレジスタ110を有し、タイミング信号Q1〜4を生成して選択部200へ出力する。選択部200は、レジスタ211を有する選択設定回路210と、ORゲート221〜224とANDゲート225の組み合わせ回路になっている選択演算回路220とを備える。2入力のORゲート221〜224は、それぞれ一方の入力を選択設定部210からの選択信号SEL1〜4に、もう一方の入力をタイミング部100からのタイミング信号Q1〜4に接続し、それぞれの出力は全てANDゲート225の入力に接続する。ANDゲート225の出力は、出力制御信号CTRLとして出力バッファ部12へ出力する。出力バッファ部12は、出力バッファ300とフリップフロップ400を備え、フリップフロップ400は内部の出力信号OUTPUTを原出力制御信号PRCTRLのタイミングで保持し、その出力は出力制御信号CTRLによって制御される出力バッファ300を通して出力信号OUTとして出力する。
【0047】
タイミング部100において、シフトレジスタ110は、原出力制御信号PRCTRLをクロック信号CLKによって順次シフトし、タイミング信号Q1〜4を生成し、選択部200へ出力する。選択部200では、選択設定回路210のレジスタ211に設定してある選択信号SEL1〜4に従って、タイミング部100で生成したタイミング信号Q1〜4を選択演算回路220で組み合わせて出力制御信号CTRLを生成する。選択設定回路210のレジスタ211は、選択状態を保持できるものであれば、他の記憶素子でも、また、配線によって構成されてもよい。また、タイミング部100のシフトレジスタ110は4段構成で図示しているが、遅延させる時間、クロック周期などによって段数を決定する。さらに、シフトレジスタの代わりにバイナリカウンタも使用できる。その場合、フリップフロップ段数が同一であれば、より長時間を対象にすることができるが、選択演算回路が複雑になることが多い。
【0048】
一方、フリップフロップ400は、出力信号OUTPUTを少なくとも出力開始から出力完了するまで保持する。ここでは、原出力制御信号PRCTRLを使って出力信号OUTPUTを保持する構成としている。なお、出力信号は1本としているため、フリップフロップとしたが、データを保持できる回路であれば特に限定はしない。出力バッファ300は、出力制御信号CTRLで出力を制御しており、フリップフロップ400で保持している出力信号を、選択部200で生成した出力制御信号CTRLに従って出力する。なお、出力していないときはハイインピーダンス状態(HiZ状態)になっている。
【0049】
図6に示したタイミング図に沿って、出力タイミング生成部13の動作を説明する。システムクロック回路14で生成したクロック信号CLKは、図6(a)に示されるように出力タイミングの基準として用い、出力タイミング生成部13へ入力する。図3とのタイミング関係を明確にするため、対応するタイミングに同じ番号をつけて示す。なお、図6(a)下段の番号は図3の前半部分のタイミング、上段の番号は図3の後半部分のタイミングに対応する。出力データの準備完了を示す原出力制御信号PRCTRLは、図6(b)に示すようにCLK5/19の途中からCLK13/27の途中までの間有効を示すオン状態で出力タイミング生成部13へ入力する。シフトレジスタ110は、クロック信号CLKに同期して原出力信号PRCTRLをシフトしていく。シフトレジスタ110を構成するフリップフロップ111〜114の出力は、図6(c)〜(f)に示すようにタイミング信号Q1〜4として選択部200へ入力する。
【0050】
選択部200において、選択演算回路220は、ORゲート221〜224でタイミング信号Q1〜4を選択し、ANDゲート225で合成することによって出力制御信号CTRLを生成する。タイミング信号Q1〜4の選択は、選択設定部210のレジスタ211に設定してある選択信号SEL1〜4によって行う。この選択部200で選択できるタイミングは11の状態があり、選択信号SEL1〜4と選択できるタイミングの関係を図7に示す。それぞれの出力制御信号CTRLのタイミングは、図6(g)〜(p)に示すようにタイミング1からタイミング10の10通りである。図7のタイミング0の場合、出力制御信号CTRLは、出力なしの状態になる。選択設定回路210に選択信号SEL1〜4の状態を設定することにより、必要な出力タイミングが得られることになる。図3前半の出力制御信号CTRLのタイミングはCLK7〜13であるから、図6(k)タイミング5であり、選択設定回路210のレジスタ211には図7タイミング5に示すようにSEL1、2にはLレベルを、SEL3、4にはHレベルを設定する。図3後半の出力制御信号CTRLのタイミングは、CLK23〜CLK27であるから、図6(p)タイミング10であり、選択設定回路210のレジスタ211には図7タイミング10に示すようにSEL1、4にはLレベルを、SEL2、3はLまたはHレベル(この回路では、どちらのレベルでも同じ出力が得られる)を設定する。このように選択設定回路210のレジスタ211の設定内容を切り替えることによって、外部回路15および外部回路16の入出力タイミングに合致したタイミングが得られることになる。
【0051】
タイミング部100のシフトレジスタ110は、常時クロック信号CLKが入力しているために常時動作状態となっており、無駄な動作(電力を消費)をしていることになる。シフトレジスタ110の動作が必要な期間は、原出力制御信号PRCTRLが変化する前後であることから、原出力制御信号PRCTRLの変化する前後の必要な期間のみクロック信号CLKを供給し、シフトレジスタを動作させることが消費電力削減、雑音低減の観点から望ましい。
【0052】
図8は、クロック供給を必要な期間に限定する回路の一例である。シフトレジスタ110の周辺に、ANDゲート115と、ORゲート116を追加したものである。ORゲート116は、シフトレジスタの出力Q1〜4と原出力制御信号PRCTRLを入力し、出力をクロック制御信号CLKGATEとしてANDゲート115の入力に接続する。クロック信号CLKとクロック制御信号CLKGATEを入力したANDゲート115の出力は、シフトレジスタ110のクロック入力に接続する。
【0053】
ORゲート116は、シフト動作を行わなければならない期間の開始を原出力制御信号PRCTRLで、シフト動作中をシフトレジスタ110の出力Q1〜4で識別するためにそれらの信号を入力し、全ての信号が無くなるまでをクロック供給の期間としてクロック制御信号CLKGATEを生成する。ANDゲート115は、クロック制御信号CLKGATEによってクロック信号CLKを断続することで必要な期間だけ供給されるクロック信号CLK’を生成し、シフトレジスタ110に供給する。
【0054】
図9にクロック信号を供給制限する回路のタイミング図を示す。図9(a)に示すようにタイミング部100に入力のクロック信号CLKは、ANDゲート115において、図9(g)で示されるようなクロック制御信号CLKGATEで制御される。図9(b)で示されるような原出力制御信号PRCTRLが出力準備完了を示していない時(〜CLK4)、シフトレジスタ110に供給されるクロック信号CLK’(図9(h))は、断の状態になっている。原出力信号PRCTRLが出力準備完了を示すと(CLK5〜13)、ORゲート116の出力がオン、即ち、クロック制御信号CLKGATE(図9(g))は通過状態となり、図9(h)に示すようなクロック信号CLK’として、シフトレジスタ110にクロックを供給する。クロック信号CLK’が供給されるとシフトレジスタ110は、シフト動作を行い、その出力Q1〜4(図9(c)〜(f))に順次出力が現れる(CLK6〜9)。原出力制御信号PRCTRLが終了すると、シフトレジスタ110の出力Q1〜4も順次オフ状態になっていく(CLK14〜17)。シフトレジスタ110の出力Q4のタイミングが、タイミング部で生成できる最後のタイミングであり、この出力Q4がオフになるまでクロックが供給されていればよいので、原出力制御信号PRCTRLとシフトレジスタの出力Q1〜4の論理和であるORゲート116の出力、即ちクロック制御信号CLKGATEは、出力Q4がオフになる(CLK17の始め)までオン状態で、その後オフになる。以上により、シフトレジスタ110に与えるクロックCLK’は、必要な期間のみ供給されることになる。なお、この回路例では、ORゲート116にシフトレジスタ110の出力Q1〜4が入力されているが、図9のタイミングでは、出力Q1〜3のタイミングは無くてもよい。シフトレジスタの段数、入力するクロックの周期、原出力制御信号の時間長、論理演算素子の種類などから使用する信号を決定する方がよりよい。
【0055】
(第2の実施の形態)
図10は本発明の第2の実施の形態に係わる半導体集積回路の出力回路部分の構成ブロックを示す図である。出力回路は、出力バッファ部21と出力タイミング生成部22を備え、出力バッファ部21の出力OUTは、出力端子20から外部へ送出される。出力タイミング生成部22に供給するクロック信号CLKは、外部クロック回路24によって生成された外部クロック信号EXTを位相同期ループ回路23で処理した信号である。外部の制御回路25は、切替信号SWを生成し、切替信号SWは出力タイミング生成部22に入力する。出力制御信号CTRLは、出力タイミング生成部22で生成される信号であり、出力バッファ部21に接続する。出力信号OUTPUTおよび原出力制御信号PRCTRLは、半導体集積回路の内部の信号で、出力信号OUTPUTは出力バッファ部21に、原出力制御信号PRCTRLは、出力バッファ部21と出力タイミング生成部22に入力する。
【0056】
位相同期ループ回路23は、外部クロック回路24で生成した外部クロック信号EXTを入力し、外部クロックEXTに同期したクロック信号CLKを生成し、出力タイミング生成部22へ供給する。位相同期ループ回路23は、外部クロック信号EXTと同期をとりながら周期の異なる内部クロックCLKを発生するものであり、外部クロックEXTがそのまま使用できるものであれば位相同期ループ回路23なしに出力タイミング生成部22に供給しても構わない。出力タイミング生成部22は、内部情報が出力できる状態になったことを示す原出力制御信号PRCTRLと、クロック信号CLKとでタイミング信号を生成する。出力タイミング生成部22は、生成したタイミング信号を組み合わせて外部制御回路25から与えられる切替信号SWによって指定されるタイミングの信号を生成し、出力制御信号CTRLとして出力バッファ部21に与える。出力バッファ部21は、原出力制御信号PRCTRLのタイミングを使って出力信号OUTPUTを保持し、出力制御信号CTRLに従ってバッファを開き、保持している信号を出力信号OUTとして出力端子20を通して外部へ出力する。
【0057】
図11に出力タイミング生成部22と出力バッファ部21の構成の一例を示す。出力タイミング生成部22は、タイミング部100と選択部200を備え、タイミング部100で生成したタイミング信号Q1〜4を選択部200へ出力する。タイミング部100は、フリップフロップ111〜114を備えた4段構成のシフトレジスタ110を有している。選択部200は、入力バッファ241〜244を有する選択設定回路240と、ゲート回路221〜225を有する選択演算回路220とを備えている。入力バッファ241〜244は、外部制御回路25からの切替信号SWを入力する。この例では、切替信号SWは4本であるため、入力バッファ241〜244に入力する信号をそれぞれ切替信号SW1〜4とする。入力バッファ241〜244の出力は、選択信号SEL1〜4として選択演算部220へ出力する。選択演算部220のORゲート221〜224は、2入力であり、それぞれ一方の入力を選択設定部240からの選択信号SEL1〜4に、もう一方の入力をタイミング部100からのタイミング信号Q1〜4に接続し、それぞれの出力は全てANDゲート225の入力に接続する。ANDゲート225の出力は、出力制御信号CTRLとして出力バッファ部21へ出力する。出力バッファ部21は、出力バッファ300とフリップフロップ400を備え、フリップフロップ400は内部の出力信号OUTPUTを原出力制御信号PRCTRLのタイミングで保持し、その出力は出力制御信号CTRLによって制御される出力バッファ300を通して出力信号OUTとして出力する。
【0058】
位相同期ループ回路23は、外部クロック信号EXTに同期した内部のクロック信号CLKを生成する。タイミング部100は、原出力制御信号PRCTRLと位相同期ループ回路23が生成したクロック信号CLKからシフトレジスタ110によってタイミング信号Q1〜4を生成する。選択設定回路240は、外部制御回路25から入力した切替信号SW(SW1〜4)を入力バッファ241〜244によって取り込み、選択信号SEL1〜4として選択演算部220へ出力する。ここでは、切替信号SW1はLレベル(オフ)状態、切替信号SW2と切替信号SW4はHレベル(オン)状態で固定されていて、変化する信号は切替信号SW3である。選択演算回路220は、タイミング部100で生成したタイミング信号Q1〜4を組み合わせてタイミングを生成し、選択設定回路240から出力された選択信号SEL1〜4によって指定されたタイミングを選択して出力制御信号CTRLを生成する。一方、フリップフロップ400は、原出力制御信号PRCTRLのタイミングで出力信号OUTPUTを取り込み、出力完了するまで保持する。出力バッファ300は、出力制御信号CTRLで出力を制御しており、フリップフロップ400で保持している出力信号を、選択部200で生成した出力制御信号CTRLに従って出力する。
【0059】
図12は、この出力回路の動作の一例を示すタイミング図である。本回路が出力するタイミングは、外部クロック信号EXTのLレベルの期間に同期しなければならない場合と非同期でもよい場合があり、切替信号SWによって制御する。切替信号SWのうち変化する信号は切替信号SW3のみであり、図12(a)に示すように切替信号SW3がL(オフ)レベルのときは、外部クロック信号EXTのLレベルの期間に同期し、H(オン)レベルのときは、外部クロック信号EXTに非同期となることが求められている。図12(c)に示されるようなクロック信号CLKは、位相同期ループ回路23で生成しているため、図12(b)に示されるような外部クロック信号EXTに同期している。このクロック信号CLKに番号を付けてタイミングの説明を行う。出力する情報も外部クロック信号EXTに同期して生成され、その状態を示す原出力制御信号PRCTRLは、図12(d)に示されるようにCLK3〜9、CLK19〜25において生成され、オン状態になる。CLK3〜9の区間では切替信号SW3はオンであるため、出力制御信号CTRLは、原出力制御信号PRCTRLを内部のクロック信号で同期させた図12(f)に示すようなタイミングQ1(CLK4〜9)で生成する。CLK19〜25の区間では、切替信号SW3はオフであり、外部クロック信号EXTのLレベル(CLK22〜25)に同期しなければならない。これは非同期時に比較して2クロック遅延し、出力期間も2クロック短縮された状態であり、出力制御信号CTRLは、図12(e)の後半に示されるような信号(CLK22〜25)としなければならない。図12(h)に示されるようなタイミングQ3で始まり、図12(f)に示されるようなタイミングQ1で終了するようにタイミングQ3とタイミングQ1を用いてタイミングを生成する。ところで、選択演算回路220は、図5に示した選択演算回路220と同じであり、生成される出力制御信号CTRLのタイミングと選択信号SEL1〜4の関係は、図7となる。よって、図12(e)のCLK4〜9のタイミングは図7タイミング1の状態(SEL1=L、SEL2=H、SEL3=H、SEL4=H)、CLK22〜25のタイミングは図7タイミング8の状態(SEL1=L、SEL2はどちらのレベルでもよい、SEL3=L、SEL4=H)を選択信号に設定すればよいことになる。図11の切替信号SWは、SW1=L、SW2=H、SW4=Hにそれぞれ固定され、SW3はHレベルとLレベルを切り替えとなっている。即ち、選択設定回路240は、切替信号SWを取り込み、SW3がHレベルの場合は図7タイミング1の状態(SEL1=L、SEL2=H、SEL3=H、SEL4=H)を選択し、SW3がLレベルの場合は図7タイミング8の状態(SEL1=L、SEL2はどちらのレベルでもよいのでHとする、SEL3=L、SEL4=H)を選択する。外部制御回路からの切替信号SWによって期待されるタイミングで出力できることになる。
【0060】
(第3の実施の形態)
図13は本発明の第3の実施の形態に係わる半導体集積回路の出力回路部分の構成ブロックを示す図である。出力回路は、出力バッファ部31と出力タイミング生成部32を備え、出力バッファ部31の出力OUTは、出力端子30から外部へ送出される。出力タイミング生成部32に供給するクロック信号CLKは、外部クロック回路34によって生成された外部クロック信号EXTを分周回路33で分周した信号である。出力制御信号CTRLは、出力タイミング生成部32で生成される信号であり、出力バッファ部31に接続する。出力信号OUTPUTおよび原出力制御信号PRCTRLは、半導体集積回路の内部の信号で、出力信号OUTPUTは出力バッファ部31に、原出力制御信号PRCTRLは出力バッファ部31と出力タイミング生成部32に入力する。
【0061】
分周回路33は、外部から供給されるクロック信号EXTを入力し、設定されている分周比で分周したクロック信号CLKを生成し、出力タイミング生成部32へ供給する。出力タイミング生成部32は、内部情報が出力できる状態になったことを示す原出力制御信号PRCTRLと、クロック信号CLKとでタイミング信号を生成する。出力タイミング生成部32は、生成したタイミング信号を組み合わせて指定されるタイミングの信号を生成し、出力制御信号CTRLとして出力バッファ部31に与える。出力バッファ部31は、原出力制御信号PRCTRLのタイミングを使って出力信号OUTPUTを保持し、出力制御信号CTRLに従ってバッファを開き、保持している信号を出力信号OUTとして出力端子30を通して外部へ出力する。
【0062】
図14に出力タイミング生成部32と出力バッファ部31の構成の一例を示す。出力タイミング生成部32は、タイミング部100と選択部200を備え、タイミング部100で生成したタイミング信号Q1〜4を選択部200へ出力する。タイミング部100は、フリップフロップ111〜114を備えた4段構成のシフトレジスタ110を有し、タイミング信号Q1〜4を生成して選択部200へ出力する。選択部200は、レジスタ211を備える選択設定回路210と、選択演算回路230を有している。また、出力バッファ部31は、出力バッファ300とフリップフロップ400を備え、フリップフロップ400は内部の出力信号OUTPUTを原出力制御信号PRCTRLのタイミングで保持し、その出力は出力制御信号CTRLによって制御される出力バッファ300を通して出力信号OUTとして出力する。
【0063】
外部クロック信号EXTは、分周回路33で設定された分周比で分周され、クロック信号CLKとして出力タイミング生成部32のタイミング部100に入力する。タイミング部100において、シフトレジスタ110は、原出力制御信号PRCTRLをクロック信号CLKによって順次シフトし、タイミング信号Q1〜4を生成し、選択部200へ出力する。選択部200では、選択設定回路210のレジスタ211に設定してある選択信号SEL1〜4に従って、タイミング部100で生成したタイミング信号Q1〜4を選択演算回路230で組み合わせて出力制御信号CTRLを生成する。一方、フリップフロップ400は、原出力制御信号PRCTRLのタイミングで出力信号OUTPUTを取り込み、出力完了するまで保持する。出力バッファ300は、出力制御信号CTRLで出力を制御しており、フリップフロップ400で保持している出力信号を、選択部200で生成した出力制御信号CTRLに従って出力する。
【0064】
図15に示すタイミング図に従って出力タイミング生成部32の動作を説明する。本回路は、出力するタイミングをクロック信号CLKの周期をもとに任意の時間だけ遅延させるものである。分周回路33は、図15(a)に示されるような外部クロック信号EXTを4分周したクロック信号CLKを生成し(図15(b))、タイミング部100のシフトレジスタ110へ与える。シフトレジスタ110は、図15(c)に示されるような原出力制御信号PRCTRLをクロック信号CLKでシフトさせて図15(d)〜(g)に示されるようなタイミング信号Q1〜4を生成する。選択演算回路230は、タイミング信号Q1〜4を組み合わせて図15(h)〜(n)に示されるようなNo1〜7の出力タイミングを生成する。選択設定回路210は、レジスタ211に出力タイミングを選択する情報を保持しており、レジスタ211の出力SEL1〜4は、選択信号として選択演算回路230において出力タイミングNo1〜7を選択する。選択信号SEL1〜4と選択される出力タイミングNo1〜7とは、図16に示す関係にある。なお、図14、図15の例では、シフトレジスタ110は4段構成のため生成できるタイミングは7通りとなり、選択設定回路210のレジスタ211は、3出力(SEL1〜3)しか使用していない。使用する状況によってタイミング部100のシフトレジスタ110の段数、選択設定回路210のレジスタ211の大きさを決めるとよい。選択されたタイミングは出力制御信号CTRLとして出力バッファ300を制御し、指定されたタイミングで出力が得られることになる。
【0065】
図15(h)〜(n)に示されるような出力タイミングNo1〜7を生成する選択演算回路230は、組み合わせ回路で実現する場合、例えば図17に示すような回路となる。タイミングを選択する信号を生成するデコーダ回路231と、タイミング生成のためのゲート回路232a〜d、233a〜g、234とを用いる。タイミング信号Q1〜4は、それぞれの持つタイミングを引き出すため、直接或いはNOTゲート232a〜dを通してANDゲートに接続する。タイミング信号Q1はNOTゲート232aとANDゲート233aと233dに、タイミング信号Q2はNOTゲート232bとANDゲート233bと233eに、タイミング信号Q3はNOTゲート232cとANDゲート233cと233fに、タイミング信号Q4はNOTゲート232dとANDゲート233dと233gに接続する。NOTゲート232aの出力は、ANDゲート233eに接続する。NOTゲート232bの出力は、ANDゲート233aとANDゲート233fに接続する。NOTゲート232cの出力は、ANDゲート233bとANDゲート233gに接続する。NOTゲート232dの出力は、ANDゲート233cに接続する。選択信号SEL1〜3は、デコーダ回路231に入力し、7種のタイミングを選択する信号を生成し、それぞれANDゲート233a〜233gに入力する。ORゲート234は、ANDゲート233a〜gで選択したタイミング信号を合成し、出力制御信号CTRLを生成する。
【0066】
また、図18に示すようにプログラム可能な演算素子を用いるとタイミング生成に柔軟に対応できる。プログラム可能な演算素子として、AND演算アレイとOR演算アレイが接続されている演算回路を用いると、論理式をそのまま適用できる。このタイミングを生成する出力制御信号CTRLの論理式は、論理否定した信号名を信号名の後にnを付加して表すと、
となる。
【0067】
また、タイミング信号Q1〜4と選択信号SEL1〜4をアドレス情報としてみると、メモリアレイでもよいことが解る。データとしてそのアドレスに対応する出力制御信号CTRLの状態を書き込んでおけばよい。RAMやフラッシュメモリのように書き換えが可能なメモリ素子を用いると動作中にも論理変更が可能となり、より柔軟な対応が可能となる。以上のようにして生成した出力制御信号を用いることによって出力するタイミングを任意の時間だけ遅延させることができるようになる。
【0068】
(第4の実施の形態)
図19は本発明の第4の実施の形態に係わる半導体集積回路を使用した回路例を示す図である。本発明の半導体集積回路700と出力回路711を有する半導体集積回路710と入力回路721を有する半導体集積回路720がバスによって接続されている。半導体集積回路700は、出力タイミング生成部702と、出力バッファ部701を有しており、出力するデータの準備が完了したことを示す原出力制御信号PRCTRLは出力バッファ部701と出力タイミング生成部702に入力するとともに半導体集積回路710へ出力される。出力タイミング生成部702で生成された出力制御信号CTRLは半導体集積回路720へそれぞれ接続されている。
【0069】
半導体集積回路700は、出力するデータの準備が完了すると、原出力制御信号PRCTRLを生成し、出力バッファ部701と出力タイミング生成部702に入力するとともに、半導体集積回路710へ出力する。原出力制御信号PRCTRLが入力した出力タイミング生成部702は、指定された遅延時間後に出力するようにタイミングを生成し、出力制御信号CTRLを出力バッファ部701へ出力する。出力バッファ部701は、出力信号OUT0を出力制御信号CTRLの制御によって指定された遅延時間後、出力信号OUT1としてバスへ出力する。半導体集積回路710は、独自のタイミングで出力回路711を通して出力信号OUT2を出力している。半導体集積回路710は、出力信号OUT2を出力中に半導体集積回路700からの出力制御信号CTRLがあると、一定時間後に出力を中止するように制御している。半導体集積回路720は、入力回路721を通してバス上の信号から入力を得ており、半導体集積回路700の出力信号OUT1がバスに出力されたことは出力制御信号CTRLによって認知でき、バスからデータを取り込む。
【0070】
図20のタイミング図に従って動作例を示す。半導体集積回路700は、内部の情報が出力できる状態になったときに図20(a)に示されるように原出力制御信号PRCTRLを生成し、出力バッファ部701と出力タイミング生成部702に入力するとともに、半導体集積回路710へ通知する。出力バッファ部701は、出力信号OUT0を出力が完了するまで保持し、出力タイミング生成部702は、出力するためのタイミングを生成する。半導体集積回路710は、図20(d)で示されるように出力信号OUT2を出力中であったため、半導体集積回路700の原出力制御信号PRCTRLによる出力の抑制情報を受け取るとそれまで出力していた出力信号OUT2を出力回路711で制御し、出力を終了する。このとき出力が終了するまで若干のタイムラグが発生する。半導体集積回路700は、図20(b)に示されるように出力タイミング生成部702で半導体集積回路710が出力を終了するまでのタイムラグを想定した時間だけ出力信号OUT0を遅延させる出力制御信号CTRLを生成する。タイムラグを吸収した出力制御信号CTRLによって出力バッファ部701は、図20(c)に示されるように遅延させた出力信号OUT1をバスに出力する。半導体集積回路720の入力回路721には、図20(e)に示されるように半導体集積回路710の出力の後に半導体集積回路700の出力がバスから入力されている。半導体集積回路720は、半導体集積回路700から出力された出力制御信号CTRLによって半導体集積回路700がバス上にデータを出力したことを確認し、入力回路721によってバス上からデータを取り込ことができる。以上のようにバス上での出力同士の衝突を防止した入出力が可能となる。
【0071】
【発明の効果】
本発明の実施により、外部から出力バッファに印加される信号と出力バッファの出力信号が衝突しないように出力バッファから出力される出力信号の出力タイミングを制御することができ、出力信号同士の衝突が引き起こす信号レベル変動による誤動作を防止することができる。
【0072】
また、本発明の実施により、出力タイミングを任意に変更することが可能となるため、接続される外部回路に合致した出力タイミングで出力することができ、外部回路が各々持っていたタイミング生成用の回路を削減し、さらに回路削減による消費電力の削減が可能となる。
【0073】
さらに、本発明の実施により、外部回路の変更によって生ずるタイミング変更がある場合にも、回路の変更を行わずタイミング設定の値を変更するだけで対処でき、変更に伴う変更設計の時間と既に生産した集積回路やその集積回路を搭載している装置などの生産物の損失を防止することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体集積回路の入出力回路の構成を示す図である。
【図2】同入出力回路の入力バッファ部、出力バッファ部の回路図である。
【図3】同入出力回路の動作を示すタイミング図である。
【図4】同入出力回路の構成を示す図である。
【図5】同入出力回路の出力タイミング生成部と出力バッファ部の構成を示す図である。
【図6】同入出力回路の出力タイミング生成部の動作を示すタイミング図である。
【図7】同入出力回路の選択信号とタイミングの関係を示す表である。
【図8】同入出力回路の出力タイミング生成部のクロック制御を示す回路例である。
【図9】同入出力回路の出力タイミング生成部のクロック制御を示すタイミング図である。
【図10】本発明の第2の実施の形態に係る半導体集積回路の出力回路の構成を示す図である。
【図11】同出力回路の出力タイミング生成部と出力バッファ部の構成を示す図である。
【図12】同出力回路の出力タイミング生成部の動作を示すタイミング図である。
【図13】本発明の第3の実施の形態に係る半導体集積回路の出力回路の構成を示す図である。
【図14】同出力回路の出力タイミング生成部と出力バッファ部の構成を示す図である。
【図15】同出力回路の出力タイミング生成部の動作を示すタイミング図である。
【図16】同出力回路の選択信号とタイミングの関係を示す表である。
【図17】同出力回路の選択演算回路例を示す回路図である。
【図18】同出力回路の選択演算回路例を示す図である。
【図19】本発明の第4の実施の形態に係る半導体集積回路を使用した回路例を示す図である。
【図20】同回路例の動作を示すタイミング図である。
【符号の説明】
10 入出力端子
11 入力バッファ部
12 出力バッファ部
13 出力タイミング生成部
14 システムクロック回路
15 外部回路
16 外部回路
20 出力端子
21 出力バッファ部
22 出力タイミング生成部
23 位相同期ループ回路
24 外部クロック回路
25 外部制御回路
30 出力端子
31 出力バッファ部
32 出力タイミング生成部
33 分周回路
34 外部クロック回路
100 タイミング部
110 シフトレジスタ
111〜114 フリップフロップ
115〜116 ゲート回路
200 選択部
210 選択設定回路
211 レジスタ
220 選択演算回路
221〜225 ゲート回路
230 選択演算回路
231 デコーダ回路
232a〜d、233a〜g、234 ゲート回路
235 プログラム可能な演算素子
240 選択設定回路
241〜244 入力バッファ
300 出力バッファ
400 フリップフロップ
700 本発明の半導体集積回路
701 出力バッファ部
702 出力タイミング生成部
710 出力回路を有する半導体集積回路
711 出力回路
720 入力回路を有する半導体集積回路
721 入力回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input / output circuit of a semiconductor integrated circuit, and more particularly to a circuit for controlling the timing of an input / output signal.
[0002]
[Prior art]
In an electronic circuit system, a large number of integrated circuits are connected in parallel through a common bus format, and information is transmitted and received between the integrated circuits. In such a configuration, the number of circuits that can output data on the bus must be limited to one. For this reason, each circuit is devised so that the output is performed when the other circuit is not using the bus. Generally, the existence of a circuit outputting data on the bus is notified to each circuit not outputting by a control signal, and a circuit that should output (must) output information Operates so as to output in accordance with an instruction by the control line. That is, the control line indicates the output timing so that the output signal does not compete with other circuits, and requires peripheral circuits to operate in accordance with the timing. Here, when two circuits output simultaneously, if one circuit has a high potential output and the other circuit has a low potential output, a short-circuit current will flow through the output circuit, resulting in electrical damage, It may lead to destruction. In addition, even if it is not ignoring the obvious restrictions on bus use, there is a slight time difference between the switching of multiple circuits depending on the internal processing at the time of switching, such as switching the output of each circuit simultaneously. There is a high probability of a collision. In particular, when a circuit having a large capacitive load is connected, signal switching is delayed and unintended collisions are likely to occur. Various ideas have been made to prevent such problems from occurring.
[0003]
Japanese Patent Laid-Open No. 2001-186005 (Patent Document 1) discloses that an external power supply stabilizes a signal on a bus from an output control circuit operating with an external power supply between an output tristate buffer and a level shifter. A technique has been known in which a circuit controlled by a control signal is installed and the output tri-state buffer is controlled to prevent problems such as bus collision on the system and malfunction of other circuits. This technique inserts a 2-input AND circuit and a 2-input OR circuit between the output tristate buffer and the level shifter connected to the external circuit side output terminal of the input / output circuit in the input / output terminal section, A control signal from an output control circuit operating with an external power supply is input to each one input of the AND circuit and OR circuit, the output tristate buffer is controlled, and the output of the input / output circuit is determined. .
[0004]
In Japanese Patent Laid-Open No. 4-260154 (Patent Document 2), when transferring data between a plurality of functional blocks, the data is transferred between the functional blocks through a common single serial data bus in a time sharing manner. Thus, a technique for reducing the number of input / output data lines between blocks and a gate circuit as an interface to the data lines has been known. In this technology, a time slot system is adopted, and in which time slot the data input / output timing of each block is assigned is assigned in advance, and the bidirectional gate in each block is assigned to the timing control unit according to this assignment. Since the on / off control is performed by the control, collision between data can be prevented.
[0005]
In Japanese Patent Application Laid-Open No. 4-205888 (Patent Document 3), in a semiconductor memory circuit device that is writable and shares an external data input / output terminal, when a write operation is set by an external control signal, a switching circuit for cutting off read data is used. A technique has been known in which the time from operation setting to writing data input is shortened by making the final stage of the output buffer non-conductive with the external data input / output terminal, thereby enabling a writing operation with a margin.
[0006]
As a test evaluation circuit for stabilizing an input / output circuit, Japanese Patent Laid-Open No. 3-152485 (Patent Document 4) discloses a semiconductor evaluation circuit for testing an integrated circuit having a bidirectional input / output terminal. A control circuit for controlling on / off of a relay that determines whether or not the evaluation device side driver is connected to the integrated circuit by an input / output switching signal (information) of the bidirectional input / output terminal supplied from the integrated circuit to be measured; There has been known a technique for minimizing the indeterminate state of a signal at a bidirectional input / output terminal generated during an integrated circuit test.
[0007]
[Patent Document 1]
JP 2001-186005 A
[Patent Document 2]
JP-A-4-260154
[Patent Document 3]
Japanese Patent Laid-Open No. 4-205888
[Patent Document 4]
JP-A-3-152485
[0008]
[Problems to be solved by the invention]
An object of the present invention is to control the output timing of the output signal output from the output buffer so that the signal applied from the outside to the output buffer does not collide with the output signal of the output buffer, thereby causing the output signals to collide with each other. This is to prevent malfunction due to signal level fluctuation.
[0009]
Another object of the present invention is that it is possible to arbitrarily change the output timing. Therefore, by outputting at an output timing that matches the connected external circuit, the circuit for generating timing that each external circuit has And further reducing power consumption by reducing circuits.
[0010]
Another object of the present invention is that even when there is a timing change caused by a change in an external circuit, it can be dealt with only by changing the timing setting value without changing the circuit. It is to prevent loss of products such as integrated circuits and devices equipped with such integrated circuits.
[0011]
[Means for Solving the Problems]
Hereinafter, means for solving the problem will be described using the numbers and symbols used in the embodiments of the present invention. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and [Embodiments of the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].
[0012]
In an aspect of the present invention, the semiconductor integrated circuit includes an output buffer unit (12/21/31) and an output timing generation unit (13/22/32). The output buffer unit (12/21/31) is an interface circuit that sends an internal information signal to the outside. The output timing generation unit (13/22/32) is a control circuit that gives the output buffer unit (12/21/31) the timing of sending the internal information signal from the output buffer unit (12/21/31) to the outside. is there.
[0013]
The output buffer section (12) of the semiconductor integrated circuit of the present invention is connected to the input / output terminal (10). The state of the output buffer unit (12) is one of an output state that outputs two levels of high and low and a high-impedance non-output state. The input / output terminal (10) receives an information signal from a signal applied to the terminal. An input state to be taken out, an output state in which an internal information signal is transmitted to the outside, and a non-input non-output state in which no information is exchanged with the outside are switched and used in common.
[0014]
The output buffer section (12) of the semiconductor integrated circuit of the present invention is connected to the input / output terminal (10). The state of the output buffer unit (12) is only an output state that outputs two levels, high and low, and the input / output terminal (10) has an input state in which an information signal is extracted from the outside through the input / output terminal (10), It is used in common by switching the output state in which the signal is sent to the outside through the input / output terminal (10). When the exchange of information with the outside is not performed, the output buffer unit (12) outputs a signal at a level at which an external information signal can be inputted. Open collector type and open drain type output circuits are applicable. An open collector type or open drain type output circuit performs an AND or OR operation on the data signal to control the output.
[0015]
The output buffer (21/31) of the semiconductor integrated circuit of the present invention is connected to the output terminal (20/30). The state of the output buffer unit (21/31) is either an output state that outputs two levels, high or low, or a non-output state of a high impedance state, and the output terminal (20/30) is an output state or a non-output state. And are used in common.
[0016]
The output buffer (21/31) of the semiconductor integrated circuit of the present invention is connected to the output terminal (20/30). The state of the output buffer unit (21/31) is only an output state that outputs two levels of high and low, and the output terminal (20/30) is always in an output state. When the internal information signal is not output to the outside, the output buffer unit (21/31) outputs a signal at a level that does not interfere with the external information signal. Open collector type and open drain type output circuits are applicable. An open collector type or open drain type output circuit performs an AND or OR operation on the data signal to control the output.
[0017]
The output timing generation unit (13/22/32) of the semiconductor integrated circuit according to the present invention includes a timing unit (100) and a selection unit (200). The timing unit (100) generates a timing signal using an original output control signal indicating that an internal information signal can be output and a clock signal serving as a reference for generating timing. The selection unit (200) selects the timing for sending the internal information signal to the outside by combining the timing signals generated by the timing unit (100). The selected timing is output as an output control signal to the output buffer unit (12/21/31).
[0018]
The clock signal serving as a reference for generating the timing of the semiconductor integrated circuit of the present invention is a clock signal supplied from an external circuit (24/34).
[0019]
The clock signal that is a reference for generating the timing of the semiconductor integrated circuit of the present invention is a clock signal generated by the phase-locked loop circuit (23) synchronized with the clock signal supplied from the external circuit (24).
[0020]
Further, the clock signal which is a reference for generating the timing of the semiconductor integrated circuit of the present invention is a clock signal supplied from the internal system clock circuit (14).
[0021]
In addition, the clock signal serving as a reference for generating the timing of the semiconductor integrated circuit of the present invention is the clock signal supplied from the external circuit (34) by the frequency dividing circuit (33) whose frequency dividing ratio can be arbitrarily set, or the external The clock signal generated by the phase-locked loop circuit (23) synchronized with the clock signal supplied from the circuit (24) or the clock signal supplied from the internal system clock circuit (14) is divided. It is a rounded signal.
[0022]
The timing unit (100) of the semiconductor integrated circuit of the present invention includes a shift register (110). The shift register (110) shifts the original output control signal with the clock signal to generate a timing signal.
[0023]
The clock signal supplied to the shift register (110) of the semiconductor integrated circuit of the present invention is supplied via the circuit (115) that can control the passage / non-passage of the signal. The period during which the clock signal passes is from when the original output control signal indicates that the internal information signal can be output until at least the final stage output of the shift register (110) has been output.
[0024]
The selection unit (200) of the semiconductor integrated circuit of the present invention includes a selection setting circuit (210/240) and a selection operation circuit (220/230). The selection setting circuit (210/240) gives a selection signal indicating which timing is selected to the selection arithmetic circuit (220/230). The selection arithmetic circuit (220/230) selects the timing according to the condition set by the selection setting circuit (210/240) from the timing of the timing signal generated by the timing unit (100), and generates an output control signal.
[0025]
The selection setting circuit (210) of the semiconductor integrated circuit of the present invention includes a storage element (211) that holds a setting state.
[0026]
The selection setting circuit (240) of the semiconductor integrated circuit according to the present invention includes input buffer circuits (241 to 244), and sets a selection signal by a signal input from an external circuit (25).
[0027]
The selection calculation circuit (230) of the semiconductor integrated circuit of the present invention includes a programmable calculation element (235), and allows selection calculation to be programmed.
[0028]
The output control signal generated by the output timing generation unit (13/22/32) of the semiconductor integrated circuit of the present invention is output to the outside.
[0029]
Further, the original output control signal input to the output timing generation unit (13/22/32) of the semiconductor integrated circuit of the present invention is output to the outside.
[0030]
The original output control signal input to the output timing generation unit (13/22/32) of the semiconductor integrated circuit of the present invention and the generated output control signal are output to the outside.
[0031]
The semiconductor integrated circuit of the present invention is used for an input / output interface circuit.
[0032]
The semiconductor integrated circuit of the present invention is used for a bus circuit.
[0033]
In an aspect of the present invention, an output timing generation step is provided to control the output timing of the output buffer unit (12/21/31). The output buffer unit (12/21/31) whose output timing is controlled is
1. An input / output circuit connected to an input / output terminal that is used in common by switching between the input state, output state, and non-input / non-output state.
2. An input / output circuit that is connected to an input / output terminal that is used in common by switching between the input and output states.
3. An output circuit that switches between the output state and non-output state and connects to the output terminal used for output.
4). An output circuit that is connected to an output terminal that is always in output state.
One of them.
[0034]
In the output timing control method of the present invention, the output timing generation step includes a timing step and a selection step. In the timing step, a timing signal is generated based on an original output control signal indicating that an internal information signal can be output and a clock signal serving as a timing generation reference. In the selection step, an output timing is selected by combining the timing signals generated in the timing step, and is provided as an output control signal to the output buffer unit (12/21/31).
[0035]
In the method for controlling the output timing of the present invention, the clock signal serving as a reference for timing generation is:
1. Clock signal supplied from external circuit (24/34)
2. Clock signal generated by the phase-locked loop circuit (23) synchronized with the clock signal supplied from the external circuit (24)
3. Clock signal supplied from internal system clock circuit (14)
4). A signal obtained by frequency-dividing the clock signals 1 to 3 by the frequency dividing circuit (33) capable of arbitrarily setting the frequency dividing ratio.
One of them.
[0036]
In the method for controlling output timing of the present invention, the timing step includes a shift step. The shift step shifts the original output control signal with the clock signal to generate a timing signal.
[0037]
In the method for controlling the output timing of the present invention, the clock signal supplied to the shift step is supplied through an intermittent step for controlling passage / non-passage of the signal. The period during which the clock signal passes is from when the original output control signal indicates that the internal information signal can be output until at least the final step of the shift step is completed.
[0038]
In the method for controlling output timing according to the present invention, the selection step includes a selection calculation step and a selection setting step. In the selection calculation step, the output control signal is generated using the timing signal generated in the timing step. The selection setting step gives a selection signal for instructing selection of timing to the selection calculation step.
[0039]
In the method for controlling the output timing of the present invention, the selection setting step has an information storage function and holds the setting state.
[0040]
In the method for controlling the output timing of the present invention, the selection setting step sets a selection signal by a signal input from the outside.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a block diagram showing the connection between a semiconductor integrated circuit and an external circuit according to the first embodiment of the present invention. The input /
[0042]
The
[0043]
FIG. 3 is a timing chart showing an example of the operation of this input / output circuit. A clock signal CLK as shown in FIG. 3A is a signal inside the semiconductor integrated circuit. In the following, since the timing will be described with reference to the clock signal CLK, numbers such as CLK0 to 28 are given, and FIG. As shown in FIG. 3B, the
[0044]
An embodiment for dealing with the timing of the external circuit as shown in FIG. 3 will be described. FIG. 4 is a block diagram illustrating a configuration example of an input / output circuit of a semiconductor integrated circuit. The input /
[0045]
The
[0046]
The configuration of the output
[0047]
In the
[0048]
On the other hand, the flip-
[0049]
The operation of the output
[0050]
In the
[0051]
The
[0052]
FIG. 8 is an example of a circuit that limits clock supply to a necessary period. An AND
[0053]
The OR
[0054]
FIG. 9 shows a timing chart of a circuit for limiting the supply of a clock signal. As shown in FIG. 9A, the clock signal CLK input to the
[0055]
(Second Embodiment)
FIG. 10 is a diagram showing a configuration block of the output circuit portion of the semiconductor integrated circuit according to the second embodiment of the present invention. The output circuit includes an
[0056]
The phase locked
[0057]
FIG. 11 shows an example of the configuration of the output
[0058]
The phase locked
[0059]
FIG. 12 is a timing chart showing an example of the operation of this output circuit. The output timing of this circuit may be synchronized with the L level period of the external clock signal EXT or may be asynchronous, and is controlled by the switching signal SW. Of the switching signals SW, the only signal that changes is the switching signal SW3. When the switching signal SW3 is at the L (off) level as shown in FIG. 12A, it is synchronized with the L level period of the external clock signal EXT. , H (on) level is required to be asynchronous with the external clock signal EXT. Since the clock signal CLK as shown in FIG. 12C is generated by the phase-locked
[0060]
(Third embodiment)
FIG. 13 is a diagram showing a configuration block of an output circuit portion of a semiconductor integrated circuit according to the third embodiment of the present invention. The output circuit includes an
[0061]
The
[0062]
FIG. 14 shows an example of the configuration of the output
[0063]
The external clock signal EXT is frequency-divided by the frequency dividing ratio set by the
[0064]
The operation of the output
[0065]
When the
[0066]
Further, when a programmable arithmetic element is used as shown in FIG. 18, timing generation can be flexibly handled. When an arithmetic circuit in which an AND arithmetic array and an OR arithmetic array are connected is used as a programmable arithmetic element, a logical expression can be applied as it is. The logical expression of the output control signal CTRL that generates this timing is expressed by adding n after the signal name to the logically negated signal name.
It becomes.
[0067]
Further, when the timing signals Q1 to 4 and the selection signals SEL1 to SEL4 are viewed as address information, it can be understood that a memory array may be used. The state of the output control signal CTRL corresponding to the address may be written as data. When a rewritable memory element such as a RAM or a flash memory is used, the logic can be changed even during operation, and a more flexible response is possible. By using the output control signal generated as described above, the output timing can be delayed by an arbitrary time.
[0068]
(Fourth embodiment)
FIG. 19 is a diagram showing a circuit example using a semiconductor integrated circuit according to the fourth embodiment of the present invention. A semiconductor integrated
[0069]
When the preparation of data to be output is completed, the semiconductor integrated
[0070]
An example of operation is shown according to the timing diagram of FIG. The semiconductor integrated
[0071]
【The invention's effect】
By implementing the present invention, it is possible to control the output timing of the output signal output from the output buffer so that the signal applied to the output buffer from the outside and the output signal of the output buffer do not collide. It is possible to prevent malfunction due to the signal level fluctuation caused.
[0072]
In addition, since the output timing can be arbitrarily changed by implementing the present invention, it is possible to output at an output timing that matches an external circuit to be connected, and to generate timings that each external circuit has. It is possible to reduce the power consumption by reducing the circuit and further reducing the circuit.
[0073]
Furthermore, by implementing the present invention, even when there is a timing change caused by a change in the external circuit, it is possible to cope with the change of the timing setting value without changing the circuit, and the time required for the change design associated with the change and the already production. It is possible to prevent loss of products such as integrated circuits and devices equipped with such integrated circuits.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an input / output circuit of a semiconductor integrated circuit according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram of an input buffer unit and an output buffer unit of the input / output circuit.
FIG. 3 is a timing chart showing an operation of the input / output circuit.
FIG. 4 is a diagram showing a configuration of the input / output circuit.
FIG. 5 is a diagram illustrating a configuration of an output timing generation unit and an output buffer unit of the input / output circuit.
FIG. 6 is a timing chart showing an operation of an output timing generation unit of the input / output circuit.
FIG. 7 is a table showing a relationship between a selection signal and timing of the input / output circuit.
FIG. 8 is a circuit example showing clock control of an output timing generation unit of the input / output circuit;
FIG. 9 is a timing chart showing clock control of an output timing generation unit of the input / output circuit.
FIG. 10 is a diagram showing a configuration of an output circuit of a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 11 is a diagram illustrating a configuration of an output timing generation unit and an output buffer unit of the output circuit.
FIG. 12 is a timing chart showing the operation of the output timing generation unit of the same output circuit.
FIG. 13 is a diagram showing a configuration of an output circuit of a semiconductor integrated circuit according to a third embodiment of the present invention.
FIG. 14 is a diagram illustrating a configuration of an output timing generation unit and an output buffer unit of the output circuit.
FIG. 15 is a timing chart showing the operation of the output timing generation unit of the same output circuit.
FIG. 16 is a table showing a relationship between a selection signal and timing of the output circuit.
FIG. 17 is a circuit diagram showing an example of a selection operation circuit of the same output circuit.
FIG. 18 is a diagram showing an example of a selection operation circuit of the same output circuit.
FIG. 19 is a diagram showing a circuit example using a semiconductor integrated circuit according to a fourth embodiment of the present invention.
FIG. 20 is a timing chart showing the operation of the same circuit example.
[Explanation of symbols]
10 Input / output terminals
11 Input buffer section
12 Output buffer
13 Output timing generator
14 System clock circuit
15 External circuit
16 External circuit
20 output terminals
21 Output buffer
22 Output timing generator
23 Phase-locked loop circuit
24 External clock circuit
25 External control circuit
30 output terminals
31 Output buffer
32 Output timing generator
33 Frequency divider
34 External clock circuit
100 Timing section
110 Shift register
111-114 flip-flop
115-116 Gate circuit
200 selection part
210 Selection setting circuit
211 registers
220 Selection arithmetic circuit
221 to 225 gate circuit
230 Selection operation circuit
231 decoder circuit
232a-d, 233a-g, 234 gate circuit
235 Programmable arithmetic element
240 Selection setting circuit
241-244 input buffer
300 output buffer
400 flip-flops
700 Semiconductor integrated circuit of the present invention
701 Output buffer
702 Output timing generator
710 Semiconductor integrated circuit having output circuit
711 Output circuit
720 Semiconductor integrated circuit having input circuit
721 Input circuit
Claims (19)
内部の情報信号が出力可能であることを示す原出力制御信号と前記出力クロック信号とに基づいて複数のタイミング信号を生成するタイミング部と、
前記複数のタイミング信号と外部から入力される切り替え信号とに基づいて出力制御信号を生成して出力する出力タイミング生成回路と、
前記出力制御信号に基づいて前記情報信号を出力する出力バッファ部と
を具備する
半導体集積回路。 A phase-locked loop circuit that generates an output clock signal that is synchronized with an external clock signal input from the outside;
A timing unit that generates a plurality of timing signals based on an original output control signal indicating that an internal information signal can be output and the output clock signal;
An output timing generation circuit that generates and outputs an output control signal based on the plurality of timing signals and a switching signal input from the outside;
An output buffer unit that outputs the information signal based on the output control signal . A semiconductor integrated circuit.
前記出力バッファ部は、前記入出力端子を介して前記情報信号を出力する
請求項1に記載の半導体集積回路。 Comprising input and output terminals to be used in common by switching the input state and the output state and the non-input output state,
The output buffer unit outputs the information signal through the input / output terminal.
The semiconductor integrated circuit according to claim 1.
前記出力バッファ部は、前記入出力端子を介して前記情報信号を出力する
請求項1に記載の半導体集積回路。 Comprising input and output terminals to be used in common by switching the output state input state,
The output buffer unit outputs the information signal through the input / output terminal.
The semiconductor integrated circuit according to claim 1.
前記出力バッファ部は、前記出力端子を介して前記情報信号を出力する
請求項1に記載の半導体集積回路。By switching the output state and a non-output state and having an output terminal used to output,
The output buffer unit outputs the information signal through the output terminal.
The semiconductor integrated circuit according to claim 1.
前記出力バッファ部は、前記出力端子を介して前記情報信号を出力する
請求項1に記載の半導体集積回路。 And having an output terminal which is normally a time output state,
The output buffer unit outputs the information signal through the output terminal.
The semiconductor integrated circuit according to claim 1.
前記出力クロック信号を任意の分周比で分周する分周回路をさらに具備し、
前記分周回路によって分周された前記出力クロック信号を前記タイミング部に供給する半導体集積回路。The semiconductor integrated circuit according to any one of claims 1 to 5 ,
A frequency dividing circuit for dividing the output clock signal by an arbitrary frequency dividing ratio ;
The semiconductor integrated circuit for supplying the output clock signal divided by the divider circuit to said timing unit.
請求項1から請求項6のいずれかに記載の半導体集積回路。Wherein the timing unit comprises a shift register for shifting said original output control signal by the output clock signal
The semiconductor integrated circuit according to any one of claims 1 to 6.
前記複数のタイミング信号を組み合わせて生成される出力タイミング信号のうちの所定の出力タイミング信号を前記出力制御信号として選択する選択演算回路と、
前記切り替え信号に基づいて前記選択演算回路に対して前記出力タイミング信号の選択を指示する選択信号を与える選択設定回路と
を備える請求項1から請求項7のいずれかに記載の半導体集積回路。The output timing generation circuit includes:
A selection arithmetic circuit that selects a predetermined output timing signal among the output timing signals generated by combining the plurality of timing signals as the output control signal;
A selection setting circuit for providing a selection signal for instructing the selection arithmetic circuit to select the output timing signal based on the switching signal ;
The semiconductor integrated circuit according to any one of claims 1 to 7 comprising a.
請求項8に記載の半導体集積回路。The selection setting circuit includes a storage element that holds a setting state.
The semiconductor integrated circuit according to claim 8 .
請求項8または請求項9に記載の半導体集積回路。The selection arithmetic circuit includes a programmable arithmetic element.
The semiconductor integrated circuit according to claim 8 or 9 .
内部の情報信号が出力可能であることを示す原出力制御信号と前記出力クロック信号とに基づいて複数のタイミング信号を生成するタイミング信号生成ステップと、 A timing signal generation step of generating a plurality of timing signals based on an original output control signal indicating that an internal information signal can be output and the output clock signal;
前記複数のタイミング信号と外部から入力される切り替え信号とに基づいて出力制御信号を生成して出力する出力タイミング生成ステップと、 An output timing generation step of generating and outputting an output control signal based on the plurality of timing signals and a switching signal input from the outside;
前記出力制御信号に基づいて前記情報信号を出力バッファ部から出力する出力ステップと An output step of outputting the information signal from an output buffer unit based on the output control signal;
を具備する出力タイミングを制御する方法。 A method of controlling output timing comprising:
前記外部クロック信号を任意の分周比で分周し、分周された前記外部クロック信号を前記出力タイミング生成ステップに供給する分周ステップをさらに具備する
出力タイミングを制御する方法。The method of controlling output timing according to claim 15 ,
Said external clock signal is divided by an arbitrary division ratio, further comprising a dividing step of supplying a frequency-divided the external clock signal to the output timing generating step
A method to control output timing.
請求項15または請求項16に記載の出力タイミングを制御する方法。It said timing signal generating step comprises a shift step of generating timing by shifting the original output control signal by the output clock signal
The method for controlling the output timing according to claim 15 or 16 .
前記複数のタイミング信号を組み合わせて生成される出力タイミング信号のうちの所定の出力タイミング信号を前記出力制御信号として選択する選択演算ステップと、
前記切り替え信号に基づいて前記選択演算ステップに対して前記出力タイミング信号の選択を指示する選択信号を与える選択設定ステップと
を備える
請求項15から請求項17のいずれかに記載の出力タイミングを制御する方法。The output timing generation step includes
A selection calculation step of selecting a predetermined output timing signal among the output timing signals generated by combining the plurality of timing signals as the output control signal;
A selection setting step for providing a selection signal for instructing selection of the output timing signal to the selection calculation step based on the switching signal ;
With
The method for controlling the output timing according to any one of claims 15 to 17 .
請求項18に記載の出力タイミングを制御する方法。The selection setting step includes a step of holding a setting state.
The method for controlling output timing according to claim 18 .
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