JP4138173B2 - 不揮発性半導体記憶装置およびその消去方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、フローティングゲート型の記憶素子を有する不揮発性半導体記憶装置ならびにその駆動方法に関するものである。
【０００２】
【従来の技術】
図２５は、従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイを示す回路構成図であって、ＮＯＲ型フラッシュメモリの一例を示すものである。
【０００３】
図２５において、ワードラインＷＬｎ−１〜ＷＬｎ＋１およびビット線ＢＬｎ−１〜ＢＬｎ＋１の交点に、いわゆるフローティングゲート型メモリセルトランジスタが配置されている。各ワード線は、メモリセルトランジスタのゲートに、各ビット線はメモリセルトランジスタのドレインに接続している。
【０００４】
一方、同一のメモリセル列に属するメモリセルトランジスタのソースは、ソース線ＳＬに共通に接続されている。
【０００５】
（１）フラッシュメモリ過消去状態
以下では、まず、フラッシュメモリの過消去状態について説明する。
【０００６】
フラッシュメモリセルの構成において、上述したＮＯＲ型、もしくは、後に説明するＤＩＮＯＲ（Divided bit line NOR）型と呼ばれるアレイ構造を持つものでは、同一ビット線上にしきい値電圧Ｖｔｈがデプレッション状態（Ｖｔｈ＜０）のセルが１つでも存在すると、そのビット線上の他のすべてのセルのＶｔｈ測定が正しくできなくなる。つまり、当該ビット線に接続されるメモリセルについては、正常な読出動作を行なうことが困難になる。
【０００７】
たとえば、図２５において、ビット線ＢＬｎおよびワード線ＷＬｎの交点に配置されたメモリセルのしきい値電圧Ｖｔｈがデプレッション状態の場合、ビット線ＢＬｎ上の他のセルのしきい値電圧Ｖｔｈがエンハンス状態（Ｖｔｈ＞０）であったとしても、ビット線ＢＬｎおよびワード線ＷＬｎの交点に位置するセルの影響で、この他のセルのしきい値電圧Ｖｔｈの測定ができない。言換えると、すべてのしきい値電圧が、見かけ上０Ｖ以下と測定されてしまうことになる。
【０００８】
図２６は、このような過消去状態のメモリセルが存在する場合におけるメモリセルトランジスタの見かけ上のしきい値電圧分布を示す図である。図２６では、しきい値Ｖｔｈであるメモリセルの個数（ビット数）の分布を示している。
【０００９】
上述のように過消去状態（しきい値電圧Ｖｔｈがデプレッション状態）であるメモリセルが存在する場合、メモリセルアレイでのしきい値Ｖｔｈの分布を調べると、同一ビット線上のセル数に比例したセルがしきい値電圧Ｖｔｈが０未満であると判定されてしまう。
【００１０】
このため、見かけ上、図２６に示すようにしきい値電圧Ｖｔｈが０に相当するビット数が、このような過消去状態のメモリセルが存在するビット線に結合されたメモリセルの総数に相当する値となる。
【００１１】
このようなデプレッション状態のセルは、フラッシュメモリでフローティングゲートから電子を引抜く際に偶発的に過剰に電子が引抜かれることにより発生し得るものである。
【００１２】
（２）過消去セルの救済方法
つぎに、過消去状態となったメモリセルを消去動作後に救済する方法として、過消去状態にあるメモリセルのしきい値を選択的にエンハンスメント状態に戻す従来のいくつかの方法について説明する。
【００１３】
以下では、過消去セルのしきい値電圧Ｖｔｈをエンハンス状態に戻すことを「書戻し」と称する。
【００１４】
書戻し処理の方法については、いくつかの方法が報告されている。
（２−１） 過消去ビットを選択し、ＣＨＥ方式によって電子を注入する方法フラッシュメモリでセルのフローティングゲートへの電子注入法の１つとして、チャネルホットエレクトロン（以下、ＣＨＥ（Channel Hot Electron）と称する）を用いた方法が知られている。
【００１５】
ここで、ＣＨＥによる書込とは、メモリセルのドレイン近傍の急峻な電界で加速されたチャネル電子のうち、酸化膜のバリア高さ以上に加速された高エネルギ電子をフローティングゲートＦＧに注入する方式である。
【００１６】
図２７は、ＣＨＥによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。
【００１７】
図２７を参照して、Ｐ型半導体基板１１上に、ゲート酸化膜１３、多結晶シリコン等からなるフローティングゲート１４、リーク対策のため酸化膜、窒化膜、酸化膜の３層構造を有したＯＮＯと呼ばれる絶縁膜１５、および多結晶シリコン等からなるコントロールゲート１６が、積層されている。また、Ｐ型半導体基板１１上の上記積層ゲートに近接して、それぞれＮチャネルのソース領域１２ａおよびドレイン領域１２ｂが自己整合的に形成されている。
【００１８】
ソース領域にはソース電圧Ｖｓが、ドレイン領域にはドレイン電圧Ｖｄが、コントロールゲートにはコントロール電圧Ｖｃｇが、基板１１には基板電圧Ｖｓｕｂがそれぞれ印加されている。なお、コントロール電圧Ｖｃｇはドレイン電圧Ｖｄよりも高く設定するのが通常である。
【００１９】
過消去状態のセルに対して、ＣＨＥ方式を用いて書戻し動作を行なうことで、メモリセルのしきい値電圧Ｖｔｈをエンハンス状態にすることができる。
【００２０】
しかしながら、ＣＨＥ方式を用いた書戻しでは、以下のような問題点が存在する。
【００２１】
まず第１に、過消去セルを選択する必要がある。言換えると、過消去セルの選別を行なった上で書戻し動作を行なうために、過消去セルの選択を実現するための回路構成が複雑になるという問題がある。
【００２２】
第２には、ドレイン・ゲート間にＣＨＥ方式による書戻し動作を実現するための所望の電圧を設定する必要があるという問題がある。この所望の電圧は、一般的にセルを書込状態にする電位配置とは異なる電位配置が必要となってしまう。このように異なる電位配置が必要となるのは、書戻しを行なうべきメモリセルのしきい値電圧Ｖｔｈを変動させる幅が、従来の書込動作における変動幅とは異なることになるためである。
【００２３】
第３には、書戻し時にチャネル電流をドライブする必要があることである。
このようなチャネル電流の駆動用としては、メモリセルトランジスタのドレイン電流Ｉｄとして、１セルあたり数十μＡの電流が必要になる。
【００２４】
（２−２） 過消去ビットを自己選択的に書戻す方法
（２−２−１） ドレインアバランシェゲート電流による書戻し
ＣＨＥ方式による書戻し動作では、上述のとおり過消去セルを選択を行なうことが可能な回路構成が必要である。
【００２５】
これに対して、このようなビット選択を行なわなくてもよい方法として、ドレインアバランシェホットエレクトロン（以下、ＤＡＨＥと称す）、ドレインアバランシェホットホール（以下、ＤＡＨＨと称す）によるゲート電流を用いた書戻し方法が、ヤマダらによる「アバランシェフォトキャリア注入を使用したＮＯＲ型フラッシュＥＥＰＲＯＭＲＯＭ用の自己収束消去法」（文献１：IEEE Trans. Electron Devices, Vol.４３, p. １９３７，１９９６）に報告されている。
【００２６】
ＣＨＥ方式を用いるフラッシュメモリでは、ＣＨＥの効率を高めるため、ドレイン近傍では濃いＰ+基板濃度（〜１０18ｃｍ-3程度）と濃いＮ+拡散層（〜１０20ｃｍ-3程度）を備えている。空乏層の広がりをＰ型基板領域のみで抑え、ＣＨＥ効率を高める構成となっている。
【００２７】
上述した文献１にも、ドレインの注入量はＡｓ５×１０15ｃｍ-2と記載されており、このような注入条件では、熱処理後のＮ+拡散層濃度は１０20ｃｍ-3以上となる。
【００２８】
図２８は、このようなドレイン構造を有するフラッシュメモリセルでのドレイン電流Ｉｄの対数値およびゲート電流Ｉｇの対数値のゲート電圧Ｖｇ依存性を示す概念図である。
【００２９】
ゲート電流Ｉｇは、図２８に示すようにチャネル電流が流れるゲート電圧領域において、ゲート電圧Ｖｇが低い側から、ＤＡＨＨ、ＤＡＨＥ、ＣＨＥの各モードの電流が観測されることが知られている。
【００３０】
このような様子は、上述の文献１や他の文献、たとえば、文献２：Y. NISSAN-COHEN著「ＭＯＳトランジスタにおける極小ホール・電子ゲート電流測定に対する新規なフローティングゲート法」J. Electron Device Letter. Vol. EDL.７ No.１０ Oct. p.５６１−５６３，１９８６、あるいは、米国特許５，５４６，３４０、または、文献３：P. Cappelletti他著「プログラム／消去サイクルにおけるフラッシュセルの不良メカニズム」ＩＥＤＭ９４，p.２９１−２９４等に記載されている。
【００３１】
以下に説明するように、このＤＡＨＨ／ＤＡＨＥの電流モードを利用することで、自己収束的に過消去状態のセルを書戻すことが可能となる。
【００３２】
図２９は従来のＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。図２９において、そのメモリセル構成は上記ＣＨＥによるメモリセルと同様でありその説明は繰り返さない。
【００３３】
ただし、電極に対する印加電圧のかけ方に相違点があり、Ｖｃｇに対してＧＮＤレベルを印加し、Ｖｓｕｂに対してＧＮＤまたは負バイアスを印加するものである。
【００３４】
図３０は、ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法での書戻しを単体セルにおいてしきい値電圧の時間変化として評価した結果を示す図である。セル構造は、図２９で説明したものであり、文献１に示されたものと同等のものである。
【００３５】
しきい値電圧Ｖｔｈを約０Ｖまで過消去したセル（図中白丸）を、ドレイン電圧Ｖｄ＝５Ｖ，コントロールゲート電圧Ｖｃｇ＝０Ｖ（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）の条件で放置すれば、約０．１ｓｅｃ後に収束しきい値電圧Ｖｔｈｃ〜１．７５Ｖまで書戻されている。センスアンプの電流感度は、３０μＡに設定している。
【００３６】
すなわち、この書戻し方法では、ＣＨＥ方式で問題であったビット選択の必要がなく、アレイ全体のビット線にドレイン電圧を印加し、ゲート電位（ワード線電位）は０Ｖに設定して放置すればよい。
【００３７】
さらに、この方法で特徴的なことは、収束しきい値電圧Ｖｔｈより高いしきい値電圧Ｖｔｈを有する状態のメモリセル（図３０中、白三角（上向き）印）においても、そのしきい値電圧が収束しきい値電圧Ｖｔｈｃに変動することである。
【００３８】
すなわち、しきい値電圧が収束しきい値電圧Ｖｔｈｃ以下のセルでは、図２８に示すＤＡＨＥの注入（電子注入）が起こり、フローティングゲート電位が図２８において、電位Ｖｇ*にまで下がる。この結果、セルしきい値電圧Ｖｔｈは収束しきい値電圧Ｖｔｈｃにまで書戻される。
【００３９】
一方、収束しきい値電圧Ｖｔｈｃ以上のしきい値電圧を有するセルでは、図２８に示すＤＡＨＨの注入（ホール注入）が起こり、フローティングゲート電位が、図２８において、電位Ｖｇ*にまで上昇する。この結果、セルしきい値電圧Ｖｔｈは、収束しきい値電圧Ｖｔｈｃにまで下がることになる。
【００４０】
すなわち、収束しきい値電圧Ｖｔｈでは、ＤＡＨＥによる電子注入とＤＡＨＨによるホール注入が釣り合った状態となっている。さらに言換えれば、このようにコントロールゲートの電位がＶｇ*となっているメモリセルにおいては、フローティングゲートに対して、電子およびホールの両方が注入され続ける状態となって平衡状態となっている。
【００４１】
図３１は、ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法におけるドレイン電圧依存性を示す図である。ドレイン電圧がＶｄ＝６ＶからＶｄ＝４Ｖに低下するに従い、書戻しに要する時間が増加する。
【００４２】
図３２は、ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法で、収束しきい値電圧Ｖｔｈｃにまで達したセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【００４３】
この図３２を参照すると、ゲート電位Ｖｇ＝０Ｖにおいても、書戻されたセルでは電流が流れていることがわかる。この測定は、ドレイン電圧Ｖｄ＝１Ｖで行なっており、実際の書戻し時（Ｖｄ〜５Ｖ印加時）には、数μＡ／ビットの電流が流れている。これは、書戻し条件をＶｄ＝４Ｖで１ｓｅｃとした場合も、Ｖｄ＝６Ｖで１ｓｅｃとした場合も同様である。
【００４４】
ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法で、ビット線選択を行なわない代わりに、アレイ全体を選択した場合、仮にアレイブロックサイズが２５６ビット（１ビット線あたり）×２０４８ビット（１ワード線あたり）＝５１２Ｋビットであるものとし、さらに、収束しきい値電圧Ｖｔｈｃでのセル電流を１μＡ／ビットと仮定しても、この書戻し方法では１ブロックあたり５００ｍＡ程度の電流が流れてしまうことになる。
【００４５】
すなわち、このような方法では書戻し動作時の駆動電流が大きくなってしまうことが問題であった。
【００４６】
さらに、上述の文献３（P. Cappelletti他著「プログラム／消去サイクルにおけるフラッシュセルの不良メカニズム」ＩＥＤＭ９４，p.２９１−２９４）を参照すると、ＤＡＨＥ／ＤＡＨＨゲート電流による書戻しでは、チャネルコンダクタンスが劣化するということも報告されている。
【００４７】
これは、収束しきい値電圧Ｖｔｈにおいて電子・ホールの両方が酸化膜を介してフローティングゲートに注入され続けるため、ゲート酸化膜が劣化するためである。
【００４８】
（２−２−２） サブスレッショルドＣＨＥによる書戻し
ワード線を非選択状態に設定し、選択されたビット線上の過消去セルを自己選択的に書戻す方法としてサブスレッショルドＣＨＥによる書戻し方法が本願発明者等により提案されている。
【００４９】
図３３は、このような書戻しを行なうためのメモリセルトランジスタのドレイン部分断面の構造を示す概念図である。
【００５０】
後に詳しく説明するように、Ｐ型基板主表面のＰ+領域上にゲート酸化膜を介してフローティングゲート４が設けられる。図２７の構成とは異なり、Ｎ++ドレイン領域２ｂｂとフローティングゲート４との中間に電界緩和のためのＮ+ドレイン領域２ｂが設けられる構成となっている。
【００５１】
図３３のような構成とすることでＣＨＥ書込効率をさらに高めていくと、より低いドレイン電圧でのＣＨＥ書込が可能となる。
【００５２】
この場合、従来のＤＡＨＥ／ＤＡＨＨによる書戻しを行なう場合よりも低いドレイン電圧においては、チャネル電流がドレイン近傍の高電界領域にてエネルギ的に加速され、結果として２次的に発生したＤＡＨＥ／ＤＡＨＨの一部がゲート酸化膜に注入されることによるゲート電流Ｉｇ成分よりも、スレッショルド領域に流れるチャネル電流がドレイン近傍の高電界領域においてエネルギ的に加速され、そのチャネル電流の一部がゲート酸化膜に注入されることによるＣＨＥ成分によるゲート電流の方が大きくなることが見出されている。
【００５３】
図３４は、このようなサブスレッショルドＣＨＥによる書戻しを可能とする動作条件でのゲート電流Ｉｇのゲート電圧Ｖｇ依存性を示す図である。
【００５４】
図３４では、比較のために図２８に示した特性も併せて示している。
図２８に示したＤＡＨＥ／ＤＡＨＨによる自己選択的な書戻しとの違いは、スレッショルドＣＨＥによる書戻しでは、電子しか注入されないことにある。
【００５５】
この様子は、収束後のＶｇ−Ｉｄ特性を見ればよくわかる。
ＤＡＨＥ／ＤＡＨＨによる自己選択的な書戻しでは、電子とホールの両方が釣り合うところにしきい値電圧Ｖｔｈは収束する。したがって、図３２に示したように、収束後のメモリセルのＶｇ−Ｉｄ特性において、コントロールゲート電位Ｖｃｇ＝０Ｖの場合にもチャネル電流が流れている。言換えれば、メモリセルトランジスタは、Ｖｃｇ＝０Ｖの場合もカットオフされていない。
【００５６】
図３５は、サブスレッショルドＣＨＥによる過消去ビット書戻し方法で、収束しきい値電圧Ｖｔｈｃにまで達したセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【００５７】
図３５において、白丸印は初期特性を、白三角（上向き）印はサブスレッショルドＣＨＥによる書戻しをドレイン電圧４Ｖ、Ｖｃｇ＝０Ｖの条件で、１ｍｓｅｃ行なった後の特性を、▽印はサブスレッショルドＣＨＥによる書戻しを１ｓｅｃ行なった後の特性をそれぞれ示す。
【００５８】
サブスレッショルドＣＨＥによる過消去ビット書戻しの場合は、コントロールゲート電位Ｖｃｇ＝０Ｖの場合にわずかに流れるチャネル電流がゲートに注入されるため、収束後のメモリセルのＶｇ−Ｉｄ特性においては、チャネル電流がカットオフされる。
【００５９】
したがって、サブスレッショルドＣＨＥによる自己選択的な書戻しの場合には、収束しきい値電圧Ｖｔｈｃよりも高いしきい値Ｖｔｈにあるセル、すなわち、チャネル電流がカットオフされているセルのしきい値電圧Ｖｔｈは変動せず、収束Ｖｔｈよりも低い位置にあるセル、すなわち、チャネル電流がカットオフされていないセルのみがしきい値電圧Ｖｔｈの上昇を引き起こす。
【００６０】
図３６は、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の時間変動の初期しきい値依存性を示す図である。
【００６１】
上述のとおり、チャネル電流がカットオフされていないセルのみがしきい値電圧Ｖｔｈの上昇を引き起こすことがわかる。
【００６２】
図３７は、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束時間を説明するための図である。
【００６３】
初期しきい値が、０Ｖと１Ｖのメモリセルトランジスタについて、ドレイン電圧Ｖｄ＝４Ｖ、Ｖｃｇ＝０Ｖの条件では、ほぼ１０ｍｓｅｃ経過するとしきい値は、収束値に漸近していることがわかる。
【００６４】
図３８は、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【００６５】
図３９は、図３８よりもさらに低いドレイン電圧領域で、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【００６６】
図４０は、２５６Ｋビットアレイに対して、スレッショルドＣＨＥによる書戻しを行なった後のしきい値電圧の分布を示す図である。
【００６７】
図４０においては、消去動作後の特性を白丸印で示し、ドレイン電圧Ｖｄ＝４．５Ｖ、コントロールゲート電圧Ｖｃｇ＝０Ｖの条件で、５０ｍｓｅｃ経過後の特性を白三角（上向き）印で示す。
【００６８】
このようなサブスレッショルドＣＨＥによる自己選択的な書戻し方法では、電子のみが注入されるため、ＤＡＨＥ／ＤＡＨＨによる書戻しで問題となるチャネルコンダクタンスの劣化は生じない。
【００６９】
以上のような書戻し方式に対する特徴をまとめると以下のようである。
Ｉ） ＣＨＥ方式による書戻し法
この場合、セルへの書込動作時と異なる電位発生を要する点が問題であり、かつ過消去セルのビット選択が必要となる。
【００７０】
さらに、書戻し時の駆動電流が大きいという問題点がある。これは、チャネル電流を積極的に流すことにより生じたＣＨＥをフローティングゲートに注入するという方式によるためである。
【００７１】
ＩＩ） ＤＡＨＥ／ＤＡＨＨゲート電流による自己選択的な書戻し法
この場合、ビット選択は不要であり、かつ自己収束的に書戻すことができるという長所を有する。電位発生も書込時とほぼ同じ設定でよい。
【００７２】
しかし、電圧低下を起こすと収束に至るまでの時間が長くなるという問題点がある。たとえば、０．１ｓｅｃから１ｓｅｃ程度の時間が必要となる場合がある。
【００７３】
さらに、書戻し時の駆動電流は大きい必要があるという問題がある。これは、収束電流がアレイ全体で流れることに起因する。さらに、電子注入とホール注入が同時に起こることによりセルのチャネルコンダクタンスが劣化するという問題がある。
【００７４】
ＩＩＩ） スレッショルドＣＨＥゲート電流による自己選択的な書戻し法
ビット選択が不要で、自己収束的に書戻せるという長所がある。電位発生も書込時とほぼ同じ設定でよい。
【００７５】
ただし、電圧低下を起こすと収束に至るまでの時間が長くなる点は、ＤＡＨＥ／ＤＡＨＨゲート電流による自己選択的な書戻し方法と同様である。
【００７６】
この場合、典型的には、書戻しに要する時間は、１００ｍｓｅｃ程度になる。
書戻しが進むにつれ、チャネル電流がカットオフされていくため、駆動電流は減少するという傾向があり、かつ電子のみが注入されるためチャネルコンダクタンスは劣化しないという利点がある。
【００７７】
以上３つの方法について比べると、少なくとも自己収束的（自己選択的）な書戻し手法の方が、過消去状態セルのビット特定に要する回路規模が小さくなり、低コスト化には有利である。
【００７８】
【発明が解決しようとする課題】
ただし、サブスレッショルドＣＨＥ方式あるいはＤＡＨＥ／ＤＡＨＨ方式による自己選択的な書戻しも、以下に説明するような問題点がある。
【００７９】
近年、単一電源フラッシュメモリへの要求が強まっており、ビット線への電位をチャージポンプ回路ＣＰで駆動する必要性がある。
【００８０】
この場合、自己選択的な書戻し手法では、メモリセルのオフリークに十分な注意を払わなければ書戻しが行なわれなくなるという問題点がある。
【００８１】
図４１は、自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【００８２】
従来の自己選択的な書戻しの消去シーケンスでは、消去シーケンスが開始されると（ステップＳ１００）、消去前の書込み動作（ステップＳ１０４）を行なった後、消去後しきい値電圧Ｖｔｈ分布において、最もしきい値が高いビットのしきい値電圧Ｖｔｈが、消去ベリファイレベル以下になるまで、消去パルスの印加（ステップＳ１０６）と、消去ベリファイ動作（ステップＳ１０８）が繰り替えされる。
【００８３】
つづいて、消去動作の完了後、書戻しパルスを加え、ビット線電位が与えられたビット線上に存在する過消去状態にあるビットを自己選択的に書戻す（ステップＳ１１０）ということが行なわれる。
【００８４】
この手法では、センス電流感度や書戻し動作を一括して行なうアレイサイズ等に十分注意した設計を行なわないと、書戻しが機能しないという場合が存在し得る。
【００８５】
図４２は、消去状態にある単位セルのゲート電位ドレイン電流特性Ｖｇ−Ｉｄ特性である。
【００８６】
フラッシュメモリの回路においては、セル電流値がある規格値に達したときのゲート電位Ｖｇの値においてしきい値電圧Ｖｔｈを定義している。
【００８７】
シングルエンドのセンスアンプの場合、このセル電流規格値を３０μＡとした場合、図４２に示したセルでの消去後のしきい値電圧Ｖｔｈは、２．４Ｖとなる。
【００８８】
注目するべきことは、このセルではゲート電位Ｖｇ＝０Ｖにおいても、〜数ｎＡ程度のオフリーク電流（以下、Ｉｏｆｆ）が流れていることである。
【００８９】
したがって、自己選択的な書戻し手法を用いた書戻し動作時（典型的には、ドレイン電圧Ｖｄ＝５Ｖかつゲート電位Ｖｇ＝０Ｖの動作条件）においては、しきい値電圧Ｖｔｈ＝２．４Ｖと非過消去状態にあるセルでさえ、微小なオフリーク電流が流れることになる。
【００９０】
すなわち、従来の消去方法では、消去ベリファイ後に書戻しを行なうため、サブスレッショルドＣＨＥを用いる自己収束的な書戻しを行なう場合においても、書戻し動作に入った際に消去後のしきい値電圧Ｖｔｈ分布によっては無視できないオフリークＩｏｆｆが存在する。すなわち、ワード線電位が０Ｖの状態においても、全セルがカットオフされているとは限らないため、このようなオフリークＩｏｆｆが流れることになる。
【００９１】
このオフリーク値に対する考慮が書戻し動作を機能させるためには重要である。以下、このオフリーク電流値の問題を例を挙げてさらに詳しく説明する。
【００９２】
図４３は、消去後のしきい値電圧Ｖｔｈの分布を示す図である。図４３においては、測定値を白丸印で示す。また、図４３において、黒丸印、黒三角（上向き）印、黒四角印、黒三角（下向き）印は、それぞれ、しきい値を２．４Ｖ，２Ｖ、１．６Ｖ、１．２Ｖとしたときのガウシアン分布を示す。テイルビット（分布の裾のビット）のふるまいを除けば、ほぼしきい値電圧Ｖｔｈの分布がガウシアン分布で近似できることがわかる。
【００９３】
図４４は、このような近似の下に、消去しきい値Ｖｔｈ分布（１Ｍビットのメモリセルについての分布）でのオフリークの総和を計算した結果を示す図である。消去しきい値Ｖｔｈ分布の位置に依存して、オフリーク値は変化する。
【００９４】
図４４では、各消去しきい値Ｖｔｈ分布において、それぞれのしきい値Ｖｔｈに位置するビットオフリークの総和を縦軸に示している。消去しきい値Ｖｔｈ分布が低Ｖｔｈ側にシフトするのに従い、オフリーク値は増加する。
【００９５】
図４５は、センス電流感度３０μＡでしきい値電圧Ｖｔｈを定義した場合に、６４ＫＢ（５１２Ｋビット）ブロックの消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和を示す図である。すなわち、図４５においては、図４４における各しきい値電圧Ｖｔｈの値を足し合せたものを縦軸に示している。
【００９６】
この図４５でのブロック内オフリークの総和を計算するにあたり、消去しきい値Ｖｔｈ分布はガウシアンであるものと近似し、横軸は消去しきい値Ｖｔｈ分布のピーク位置を示している。
【００９７】
しきい値分布におけるピーク値Ｖｔｈ．ｐｅａｋ（２．５Ｖ）の場合、オフリークの総和は４ｍＡに達している。この４ｍＡという値は、以下の意味で、通常の回路構成に対して大きすぎる値である。
【００９８】
つまり、上述のとおり、一般に、フラッシュメモリの製品規格としては外部単一電源が要求されている。このため、書込動作時のビット線電流駆動にはチャージポンプ回路ＣＰが用いられている。チャージポンプの方式・面積にもよるが、電流値にして数ｍＡ程度がチャージポンプ駆動の上限である。
【００９９】
駆動上限以上の電流値になると、チャージポンプからの所望の電圧を取出すことができなくなり、その出力電圧が降下してしまう。書戻し動作時にも、ビット線には、このチャージポンプ回路ＣＰによって電圧が印加されている。
【０１００】
通常、消去しきい値Ｖｔｈの消去ベリファイ値、すなわち消去しきい値Ｖｔｈ分布において最もしきい値Ｖｔｈが高いビットの値は、３．５Ｖ程度に設定されている。また、消去しきい値Ｖｔｈ分布の広がりは、半値幅で〜１Ｖ程度であるため、（図４３を参照）、消去しきい値分布のピーク値Ｖｔｈ．ｐｅａｋは２．５Ｖ程度になり得る。
【０１０１】
すなわち、通常の消去を行なった状態で、図４５により、既に消去しきい値Ｖｔｈ分布のオフリークの総和がチャージポンプの駆動電流の上限値程度となってしまう。
【０１０２】
チャージポンプがドライブできる電圧は、その駆動電流上限値以上になると極端に低下する。一方、サブスレッショルドＣＨＥによる書戻し特性は、図３８および図３９に示したように、ビット線電圧が低下すると極端に遅くなる。
【０１０３】
したがって、上述のように通常の消去を行なった状態で、既に消去しきい値Ｖｔｈ分布のオフリークの総和がチャージポンプの駆動電流の上限値程度になるような場合には、ビット線にドライブされる電圧が低下し、結果として書戻しが十分に機能しない、すなわち過消去不良が救済されないことが起こり得る。
【０１０４】
以上をまとめると、消去しきい値Ｖｔｈのオフリークの総和により、ビット線電位が低下し書戻しが機能しなくなることが自己選択的な書戻し動作においては問題となる。
【０１０５】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、自己選択的な書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置であって、オフリーク電流によって、書戻し動作時のビット線電位の低下を抑制することが可能な不揮発性半導体記憶装置を提供することである。
【０１０６】
【課題を解決するための手段】
請求項１記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、外部電源電位を受けて、内部電源電位を生成する内部電源回路と、コマンド信号に応じて、不揮発性半導体記憶装置の動作を制御する制御回路と、複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、メモリセルアレイは、それぞれ、一括したメモリセルトランジスタへの消去パルス印加と消去ベリファイ動作とを繰り返すことにより、消去動作を行なう単位となる複数のメモリセルブロックに分割され、メモリセルトランジスタのしきい値判定のための基準電位を生成するための基準電位生成回路と、メモリセルトランジスタを選択し、消去ベリファイ動作において選択されたメモリセルトランジスタに基準電位を、消去ベリファイ完了後に行なわれる書戻し動作において選択されたメモリセルトランジスタに内部電源電位を、それぞれ選択的に供給するためのセル電位供給回路と、選択されたメモリセルトランジスタからデータの読出を行ない、かつ、書戻し動作において選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ部とをさらに備え、センスアンプのしきい値判定における電流感度は、消去ベリファイ完了後において、書戻し動作を一括して行なう複数のメモリセルトランジスタのオフ状態でのリーク電流の総和が、内部電源回路の電流駆動能力の範囲内となるように設定される。
【０１０７】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、各メモリセルトランジスタは、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１および第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、第１および第２の拡散層とチャネル領域との間に、２層ゲート電極とはオーバラップしないように形成される第２導電型の電界緩和層とを含む。
【０１０８】
請求項３記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成に加えて、書戻し動作においては、コントロールゲートの電位を不活性レベルに保持し、第１および第２の拡散層の一方は接地電位に、第１および第２の拡散層の他方は所定の電位に設定して、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しを行なう。
【０１０９】
請求項４記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、外部電源電位を受けて、内部電源電位を生成する内部電源回路と、コマンド信号に応じて、不揮発性半導体記憶装置の動作を制御する制御回路と、複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、メモリセルアレイは、それぞれ、一括したメモリセルトランジスタへの消去パルス印加と消去ベリファイ動作とを繰り返すことにより、消去動作を行なう単位となる複数のメモリセルブロックに分割され、メモリセルトランジスタのしきい値判定のための基準電位を生成するための基準電位生成回路と、メモリセルトランジスタを選択し、消去ベリファイ動作において選択されたメモリセルトランジスタに基準電位を、消去ベリファイ完了後に行なわれる書戻し動作において選択されたメモリセルトランジスタに内部電源電位を、それぞれ選択的に供給するためのセル電位供給回路と、選択されたメモリセルトランジスタからデータの読出を行ない、かつ、書戻し動作において選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ部とをさらに備え、基準電位は、消去ベリファイ完了後において、書戻し動作を一括して行なう複数のメモリセルトランジスタのオフ状態でのリーク電流の総和が、内部電源回路の電流駆動能力の範囲内となるように設定される。
【０１１０】
請求項５記載の不揮発性半導体記憶装置は、請求項４記載の不揮発性半導体記憶装置の構成に加えて、各メモリセルトランジスタは、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１および第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、第１および第２の拡散層とチャネル領域との間に、２層ゲート電極とはオーバラップしないように形成される第２導電型の電界緩和層とを含む。
【０１１１】
請求項６記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成に加えて、書戻し動作においては、コントロールゲートの電位を不活性レベルに保持し、第１および第２の拡散層の一方は接地電位に、第１および第２の拡散層の他方は所定の電位に設定して、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しを行なう。
【０１１８】
請求項７記載の不揮発性半導体記憶装置の消去方法は、不揮発性半導体記憶装置の消去方法であって、複数のメモリセルトランジスタを含むメモリセルブロックに対する一括した消去動作を行なうステップと、ワード線を非選択状態として、選択されたビット線上において過消去状態にあるメモリセルに対する自己選択的な書戻し動作を、複数のメモリセルトランジスタに対して一括して行なうステップと、メモリセルトランジスタのしきい値が所定のベリファイレベル以下となるまで、消去動作と書戻し動作を繰り返すステップと、消去動作を所定回数行なうまでは、消去動作とメモリセルトランジスタのしきい値が所定のベリファイレベル以下となるかを判定する動作を繰り返すステップとを備える。
【０１２０】
請求項８記載の不揮発性半導体記憶装置の消去方法は、請求項７記載の不揮発性半導体記憶装置の消去方法の構成に加えて、消去動作の回数の増加にともなって、消去動作においてメモリセルトランジスタに与えられる消去パルスのパルス幅を減少させるステップをさらに備える。
【０１２１】
請求項９記載の不揮発性半導体記憶装置の消去方法は、メモリセルブロック内のメモリセルトランジスタのしきい値が第１の所定のベリファイレベル以下となるまで、メモリセルブロックに対する一括した消去動作を繰り返すステップと、メモリセルブロック内のメモリセルトランジスタのしきい値が第１の所定のベリファイレベル以下となった後に、メモリセルブロックに対する一括した消去動作を行なうステップと、ワード線を非選択状態として、選択されたビット線上において過消去状態にあるメモリセルに対する自己選択的な書戻し動作を、複数のメモリセルトランジスタに対して一括して行なうステップと、メモリセルトランジスタのしきい値が第１の所定のベリファイレベルよりも低い第２の所定のベリファイレベル以下となるまで、消去動作と書戻し動作を繰り返すステップとを備える。
【０１２３】
【発明の実施の形態】
［実施の形態１］
［不揮発性半導体記憶装置の構成］
図１は、本発明の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【０１２４】
図１を参照して、半導体記憶装置１０００は、内部にＲＯＭを用い、このＲＯＭに保持しているプログラムコードと外部から与えられるコマンド信号に基づき書込および消去の制御を行なうＣＰＵ２０と、ＣＰＵ２０より制御されて、出力電位Ｖｏｕｔ＋を発生させる正電圧発生回路４０と、ＣＰＵ２０に制御されて、出力電位Ｖｏｕｔ−を発生させる負電圧発生回路８０と、ベリファイ動作においてワード線に供給するベリファイ電圧Ｖｖｅを発生するベリファイ電圧発生回路１００と、ワード線駆動電位ＶWLを発生させるワード線ブースト回路１２０と、ＣＰＵ２０によって制御され、出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−および電位ＶWLを受けて、各内部回路に分配するディストリビュータ１４０とを含む。
【０１２５】
正電圧発生回路４０および負電圧発生回路８０は、接地電位ＧＮＤと外部電源電位Ｖｃｃとを受けて動作するチャージポンプ回路を含む。
【０１２６】
半導体記憶装置１０００は、さらに、メモリセルアレイ２６０を含む。メモリアレイ２６０は、それぞれが分離されたウェル（ＷＥＬＬ）の内部に形成されるメモリブロックＭＢＬ０〜ＭＢＬｎを含む。不揮発性半導体記憶装置１０００の消去動作は、このメモリブロックＭＢＬ０〜ＭＢＬｎの各々を単位として行なわれる。
【０１２７】
メモリブロックＭＢＬ０は、メモリセル３０、３２と、セレクトゲート２８とを含む。メモリブロックＭＢＬ０では、Ｘデコーダ１８０によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセルが選択される。書込み動作においては、この選択されたメモリセルは、メインビット線ＭＢＬからセレクトゲート２８およびサブビット線ＳＢＬを介して、データに対応する信号を受けてデータ保持を行なう。
【０１２８】
図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセル３０，３２およびセレクトゲート２８が代表的に図示されている。
【０１２９】
すなわち、図１に示したメモリセルアレイ２６０は、ビット線がメインビット線ＭＢＬとサブビット線ＳＢＬに階層化された、いわゆるＤＩＮＯＲ型のメモリセルアレイ構造を有する。
【０１３０】
半導体記憶装置１０００は、さらに、アドレス信号ＡＤＲを受けるアドレスバッファ１６０と、アドレスバッファからアドレス信号を受けて、ディストリビュータから電位の供給を受け、セレクトゲートＳＧＬ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８０と、データ入出力信号ＤＩＯを授受するための入出力バッファ２２０と、アドレスバッファ１６０からのアドレス信号を受けデコードするＹデコーダ２００と、読出動作時にデータ読出しを行ない、ベリファイ動作時に選択されたメモリセルトランジスタのしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ帯２１０と、Ｙデコーダ２００の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加し、また、読出し動作ではカラム選択を行ない、メインビット線ＭＢＬとセンスアンプとを選択的に接続するためのコラム系制御回路２４０とを含む。
【０１３１】
Ｘデコーダは、図示しないが、ワード線を選択するためのＷＬデコーダと、セレクタゲートを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域を選択するＷＥＬＬデコーダと、ソース線を選択するためのＳＬデコーダとを含む。
【０１３２】
ＹＫ制御回路２４０は、ラッチ回路を有しラッチしているデータに基づき書込時にメインビット線ＭＢＬに高電圧を印加するかどうかを決定するページバッファとを含む。
【０１３３】
ＷＬブースト回路１２０は、高速アクセスを実現するために読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに与える周波数電位を発生する回路である。
【０１３４】
以上の説明では、便宜上、メモリセルアレイは、ＤＩＮＯＲ型構成を有するものとしたが、以下の説明で明らかとなるように、本発明はこのような場合に限定されることなく、たとえば、いわゆる、ＮＯＲ型メモリセルアレイを有する不揮発性半導体記憶装置にも好適に適用可能であって、より一般的にフローティングゲート構造を有するメモリセルトランジスタで構成される不揮発性半導体装置に適用可能なものである。
【０１３５】
図１に示したメモリセルトランジスタ３０、３２等は、前述したサブスレッショルドＣＨＥ書戻し動作が可能な構造を有しているものとする。以下に、その構造と製法について簡単に説明する。
【０１３６】
図２は、図１に示したメモリセル３０の構造を示す断面概略図である。
また、図３は図２中で点線の円Ｘで示した部分を拡大して示す断面図である。
【０１３７】
図３は、セルトランジスタのドレイン近傍のセル構造における不純物プロファイルを示している。
【０１３８】
さらに、図４（ａ）〜（ｄ）は図２のメモリセルトランジスタの製造手順を示す工程図である。
【０１３９】
図２および３を参照して、Ｐ型半導体基板（半導体基板）１の主表面に、高濃度のＰ型領域即ちＰ＋領域（第１導電型領域）１ａが設けられる。このＰ＋領域１ａ上に、第１のゲート絶縁膜（ゲート絶縁膜）３、多結晶シリコン等により構成されるフローティングゲート４、リーク防止対策のため酸化膜、窒化膜、酸化膜の３層構造を有しＯＮＯと略称される第２のゲート絶縁膜５、多結晶シリコン等により構成されるコントロールゲート６が積層された後、ゲート形状に加工されている。ソース側、ドレイン側には、それぞれ絶縁膜であるサイドウォール７ａ，７ｂが設けられている。これらのフローティングゲート４、第２のゲート絶縁膜５、コントロールゲート６により２層ゲート電極が構成される。
【０１４０】
２層ゲート電極に近接して、高濃度のＮ型領域、即ちＮ＋領域２ｂ、２ｂ’が設けられる。Ｎ＋領域２ｂ’は電界緩和層としてのＮ＋ドレイン領域であり、サイドウォールをスペーサとして、それぞれ更に高濃度のＮ型ソース領域およびドレイン領域、即ちＮ＋＋ソース領域２ａａ、ドレイン領域２ｂｂが設けられる。
【０１４１】
以下、図４を参照して、メモリセルトランジスタ３０の製造方法を説明する。まず、チャネル領域即ちＰ＋領域１ａの構造を作成するため、図４（ａ）に示すように、Ｐ型半導体基板１の表面層におけるＰ濃度が１×１０18ｃｍ-3程度にボロンＢ等のイオン注入によりチャネルドープを行なう。例えば、ドープ後の熱処理の条件にもよるが、注入されたボロンはＰ型半導体基板１にその表面から約０．４μｍ程度の深度まで熱処理の結果拡がりＰ＋領域１ａが形成できる。具体的には、ボロンを４×１０13ｃｍ-2以上注入すれば、Ｐ＋領域１ａのＰ濃度は４×１０13／０．４μｍ＝１×１０18ｃｍ-3となる。
【０１４２】
次に、図４（ｂ）に示すように、Ｐ型半導体基板１に第１のゲート絶縁膜３を介してフローティングゲート４を形成し、さらに第２のゲート絶縁膜５を介してコントロールゲート６を形成したのち２層電極を完成する。これに続けて、セルドレイン構造を形成するため、この２層電極をマスクとして砒素Ａｓ等をイオン注入してＮ＋ドレイン領域２ｂを作成して熱処理をすれば、Ｎ＋ドレイン領域２ｂが表層より約０．２μｍ程度の深度にまで拡がる。
【０１４３】
例えば、次工程のサイドウォール７ａ，７ｂの形成前（図４（ｂ）参照）に砒素Ａｓ等を１×１０15ｃｍ-2以下で注入すれば、約５×１０19ｃｍ-3程度の濃度を有するＮ＋ドレイン領域２ｂが得られる。
【０１４４】
次に、図４（ｃ）に示すように、これらの上面に所定の厚さの絶縁膜を形成し、この酸化膜を異方性全面エッチングするとサイドウォール７ａ，７ｂがゲート電極の側面に形成される。この表面構成に対して、図４（ｄ）に示すように、高濃度のＡｓ等をイオン注入すれば、２層電極およびサイドウォールがマスクとなって更に高濃度のＮ＋＋ソース、ドレイン領域２ａａ，２ｂｂが得られるとともに、電界緩和層としてのＮ＋ドレイン領域２ｂ’がこれに隣接して得られる。
【０１４５】
その後、図示しないが、全面に層間絶縁膜を形成し、Ｎ＋＋のソース領域２ａａおよびドレイン領域２ｂｂの存在するＰ型半導体基板１に到達するように層間絶縁膜の一部を開口し、コンタクト孔を形成する。さらに、アルミニウム等の金属膜を蒸着法、スパッタ法、化学気相成長法等により成膜し、レジスト等でパターニングしてソース電極Ｖｓおよびドレイン電極Ｖｄを形成すれば、当該発明による不揮発性半導体記憶装置（たとえば、、フラッシュメモリ）のセル構造が完成する。
【０１４６】
以下、さらに、このフラッシュメモリのセル構造における特徴部分について説明する。
【０１４７】
図２と図３の不純物プロファイルに関しては、トランジスタのホットキャリア劣化（ドレインアバランシェ電流の発生）を抑制するためには、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を用いれば良いことが一般的に知られている。そこで、図１の不揮発性半導体記憶装置１０００では、ＣＨＥにより電子書込みを行なうフラッシュメモリのメモリセル（以下、単にセルという）において、Ｐ＋領域１ａと接するＮ＋ドレイン領域２ｂのサイドウォール下部近傍で、Ｎ＋拡散層の濃度を低下したＮ＋ドレイン領域２ｂ’を生成しドレインアバランシェの発生を抑えるとともに、これに隣接するＰ＋領域１ａの濃度を高くしてＣＨＥ効率を稼ぐようにしている。
【０１４８】
例えば、図５はこの発明のセル構造のドレイン端部近傍におけるチャネル表面での不純物分布を示すグラフ図であり、従来セル構造と比較して掲載してある。図５において、ｃａは従来セル構造のカーブで、ｃｂはこの発明のセル構造のカーブであり、表層位置Ｐ１〜Ｐ２がサイドウォール７ｂ（ＳＷ領域）下方部に相当する。ここで、Ｎ＋ドレイン領域２ｂの形成としては、砒素Ａｓ濃度をＡｓ＜１×１０15ｃｍ-2程度に注入量を抑えた。この結果、サイドウォール７ｂ下部のＮ＋ドレイン領域２ｂの濃度は１×１０19ｃｍ-3以上は確保したが、従来の１×１０20ｃｍ-3に比べ低い設定で済んでいる。
【０１４９】
また、Ｎ＋ドレイン領域２ｂのＮ＋濃度を下げたことによりドレイン近傍での電界が緩和されＣＨＥ効率が下がるという不具合に対しては、Ｐ＋領域１ａの濃度を従来の１×１０18ｃｍ-3以下より濃く形成（１×１０18ｃｍ-3以上）とすることにより回避した。
【０１５０】
さらに、ＮＯＲ型フラッシュメモリのセル構造としては、ドレイン近傍にて隣接するＰ＋領域１ａの濃度が１×１０18ｃｍ-3以上であり、かつそのＰ＋領域１ａに接するＮ＋ドレイン領域２ｂの濃度が１×１０20ｃｍ-3以下となるように設定した。その結果、収束Ｖｔｈでチャネル電流がカットオフされる特徴が得られた。
【０１５１】
［実施の形態１の書戻し動作］
次に上記セル構造の動作について説明する。
【０１５２】
セルへの書込みは、ＣＨＥ方式によるもので、ドレイン近傍の急峻な電界で加速されたチャネル電子のうち、第１のゲート絶縁膜３のバリア高さ以上に加速された高エネルギ電子をフローティングゲート４に注入することにより行なう。一方、セルへの書戻しは、アレイ全体のビット線に対して書込み時と同じドレイン電圧Ｖｄを与え、かつゲート電位Ｖｃｇは例えばＧＮＤレベル（０Ｖ）に保持する（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）ことにより行なう。
【０１５３】
この結果、収束時のチャネル電流がカットオフされるように自己収束的に過消去セルを書き戻すことが可能となる。また、基板にバックゲート電位（負バイアス）を加えＣＨＥの書込み効率を高める（Ｖｓ＝ＧＮＤ，Ｖｓｕｂ＜０Ｖ）こともできる。
【０１５４】
図２に示したメモリセルトランジスタは上記のセル構造を備えたので、従来のようなセルアレイのビット線全体に電位を与え、コントロールゲートを全てＧＮＤレベルに保持したまま、過消去セルを選択するという段階を踏む必要なしに、選択的に収束Ｖｔｈ以下のセルのＶｔｈを収束Ｖｔｈｃまで高速に書き戻すことができる。しかも、収束Ｖｔｈｃ状態ではセル電流がカットオフされるため、Ｖｔｈが収束するにしたがい消費電流を抑制することができる。
【０１５５】
実施の形態１では、以下に説明するように、不揮発性半導体記憶装置１０００の構成において、ワード線が非選択状態であってビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、上記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶装置において、オフリークの観点からメモリセルのしきい値電圧Ｖｔｈを規定するセンス電流アンプの電流感度を決めることを特徴とする。
【０１５６】
図４５に示したように、セルカップリングが０．７程度（セルＶｇ−Ｉｄ特性が図４２に示すような特性を有する）においては、センス電流感度３０μＡでの消去しきい値Ｖｔｈピークが２．５Ｖの場合に、消去しきい値Ｖｔｈ分布のオフリークは４ｍＡ程度と、チャージポンプの駆動電流上限値となる。
【０１５７】
ここで、セルカップリングαｃｇとは、Ｃｏｎｏをコントロールゲート電極とフローティングゲート電極との間の容量とし、Ｃｓｕｂをフローティングゲート電極と基板との間の容量とし、Ｃｄをフローティングゲート電極とドレイン領域との間の容量とし、Ｃｓをフローティングゲート電極とソース領域との間の容量とするとき、以下の式で表される。
【０１５８】
αｃｇ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｄ＋Ｃｓｕｂ＋Ｃｓ）
セルカップリングを大きくすることは、コントロールゲート電極に印加する電圧が効率良くフローティングゲート電極に伝わり、ひいては、ゲート酸化膜にも電界が効率良く印加されること意味する。このことは、また、消去動作等においてコントロールゲート電極に印加する電圧の絶対値を小さくすることができることを意味する。
【０１５９】
通常、セル特性を維持するためにセルカップリングは０．７を保つようにトンネル酸化膜厚・ＯＮＯ膜厚・チャネル幅などのセル形状因子はスケーリングされている。
【０１６０】
また、消去後しきい値電圧Ｖｔｈ分布の広がりを制御することは困難であり、大量生産時の製造ばらつき等を考慮すると、その半値幅は〜１Ｖ程度は見込んでおく必要がある。
【０１６１】
したがって、上記センス電流感度３０μＡという値が、消去しきい値電圧Ｖｔｈのピーク位置Ｖｔｈ．ｐｅａｋを規定することになる。
【０１６２】
そこで、本発明に係る自己選択的な書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置では、センス電流感度の上限値を以下に説明するようにして規定する。
【０１６３】
図６は、センス電流感度を図４５の場合よりも、さらに下げた場合の６４ＫＢ（５１２Ｋビット）ブロックの消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和のピークしきい値電圧Ｖｔｈ．ｐｅａｋ依存性を示す図である。
【０１６４】
センス電流感度を２０μＡと下げたことにより、チャージポンプの駆動電流上限値４ｍＡとなるしきい値電圧のピーク値Ｖｔｈ．ｐｅａｋの値は２．１Ｖとなる。すなわち、センス電流感度が３０μＡの場合に比べ、そのピークしきい値電圧Ｖｔｈ．ｐｅａｋの値は０．４Ｖ程度低くなる。すなわち、より消去しきい値Ｖｔｈ分布が低い状態にシフトしたとしても、サブスレッショルドＣＨＥによる書戻しが十分に機能することを示している。
【０１６５】
つまり、従来は、センスアンプの電流感度は、第１にアクセス速度の向上という観点からは、センス電流感度（センス判定を行なうドレイン電流値Ｉｄ）を上昇させることが望ましく、第２にセンスアンプの消費電流の低減という観点からは、センス電流感度を低減することが望ましいというトレードオフにより規定されていた。
【０１６６】
これに対して、実施の形態１の不揮発性半導体記憶装置１０００においては、上記第１および第２の条件に加えて、ビット線をチャージポンプ回路ＣＰにより駆動し、かつ、自己選択的な書戻しを行なうにあたり、消去動作完了後のしきい値電圧Ｖｔｈの分布に対応する消去ブロック（図１のメモリブロックＭＢＬ０〜ＭＢＬｎの各々）あたりのオフリークの総和が、チャージポンプ回路ＣＰの駆動能力よりも低いこととの第３の条件により、センス電流感度を規定するものである。
【０１６７】
通常、消去ベリファイレベルを３．５Ｖに設定した場合のしきい値電圧ピークＶｔｈ．ｐｅａｋ＝２．５Ｖという条件では、オフリーク値がチャージポンプ駆動限界に比べて十分低い。したがって、チャージポンプ出力電圧が所望の値、たとえば５Ｖ程度の値を確実に維持することができるので、十分な書戻しを行なうことが可能となる。
【０１６８】
［実施の形態２］
実施の形態２では、以下に説明するように、不揮発性半導体記憶装置１０００の構成において、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、上記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶装置において、オフリークの観点から消去ベリファイレベルの下限を決めることを特徴とする。
【０１６９】
すなわち、実施の形態２の不揮発性半導体記憶装置の構成としては、以下に説明する消去ベリファイレベルの設定以外は、実施の形態１の不揮発性半導体記憶装置１０００と同様の構成を有する。
【０１７０】
すなわち、実施の形態１で述べたとおり、図４５に示すようにセルカップリングが０．７程度（セルＶｇ−Ｉｄ特性が図４２に示すような特性を有する）の場合、センス電流感度３０μＡにおいて、消去ベリファイレベルを３．５Ｖと設定し、かつ、消去分布の半値幅を〜１Ｖと仮定した消去Ｖｔｈピークが２．５Ｖである場合には、消去しきい値Ｖｔｈ分布のオフリークは４ｍＡ程度とチャージポンプの駆動電流上限値となる。
【０１７１】
通常、セル特性を維持するためにせるカップリングは０．７を保つようにトンネル酸化膜厚、ＯＮＯ膜厚、チャネルは場などのセル形状因子はスケーリングされている。また、上述のとおり、消去後しきい値Ｖｔｈ分布の広がりの半値幅は〜１Ｖを見込む必要がある。
【０１７２】
したがって、上記消去ベリファイレベルの３．５Ｖという値が、消去Ｖｔｈのピーク位置Ｖｔｈ．ｐｅａｋを規定することになる。
【０１７３】
そこで、実施の形態２におけるサブスレッショルドＣＨＥによる書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置においては、消去ベリファイレベルの下限値を以下のように規定する。
【０１７４】
すなわち、図４５において、消去ベリファイレベル（消去ベリファイ動作時にワード線に印加する電位）の下限値を３．５Ｖとすれば、センス電流感度が３０μＡの条件でも、しきい値分布の半値幅は〜１Ｖ程度であるので、それに対応するＶｔｈピークの値は２．５Ｖととなり、オフリーク値がチャージポンプ駆動限界に比べて十分低い。それ以上の消去ベリファイレベルの場合、オフリークの総和は４ｍＡ以下となり、サブスレッショルドＣＨＥによる書戻しが十分に機能することになる。
【０１７５】
図７は、以上の説明したような消去後のしきい値分布を規定する要因を示す概念図である。
【０１７６】
図７を参照して、読出し動作においてワード線に印加される電位をＶWLとするとき、従来においては、ベリファイレベルを規定していたのは、第１には、読出し動作時において電位ＶWLが設計値から±δＶWL振れることを見越した上で、消去後のしきい値分布の上限に対して、ＶWL―δＶWLから値ＣＶ１だけマージンがあるようにベリファイレベルを設定する必要があるという条件であり、第２には、消去後のしきい値分布の下限に対して、消去後のしきい値分布のうち低しきい値のメモリセルについて過消去が生じないように値ＣＶ２についてのマージンが必要であるとの条件である。
【０１７７】
これに対して、実施の形態２の不揮発性半導体記憶装置１０００においては、上記第１および第２の条件に加えて、ビット線をチャージポンプ回路ＣＰにより駆動し、かつ、自己選択的な書戻しを行なうにあたり、消去動作完了後のしきい値電圧Ｖｔｈの分布に対応する消去ブロック（図１のメモリブロックＭＢＬ０〜ＭＢＬｎの各々）あたりのオフリークの総和が、チャージポンプ回路ＣＰの駆動能力よりも低いとの第３の条件を満たすような消去後しきい値分布を得られるように、消去後しきい値分布のピークに対して値ＣＶ３のマージンを与えるとの条件により、ベリファイレベルを規定するものである。
【０１７８】
このようにしてベリファイレベルを規定することでも、簡単な回路構成で、安定した書戻し動作を実現できる。
【０１７９】
図８は、メモリセル単体のしきい値電圧Ｖｔｈとオフリークの大きさとの関係を示す図である。
【０１８０】
しきい値電圧Ｖｔｈ（センスアンプ電流感度３０μＡ）の増加に伴ない、オフリーク電流は単調に減少しており、このことから、たとえば、消去ブロック内のしきい値分布における下限のしきい値Ｖｔｈの値が、オフリーク電流をいくらに抑えるかと言う観点から規定されることが分かる。
【０１８１】
また、図９は、しきい値Ｖｔｈ（センスアンプ電流感度３０μＡ）の書戻し時間依存性を示す図である。
【０１８２】
図９においては、ドレイン電圧Ｖｄをパラメータとし、Ｖｄ＝４．００Ｖ，４．２５Ｖ，４．５０Ｖ，５．００Ｖの各場合を示している。
【０１８３】
ドレイン電圧Ｖｄ＞４Ｖであれば、書戻し時間は１ｍｓｅｃ程度で十分であり、従来法に比べて高速な書戻しを行なうことが可能であるのが分かる。
【０１８４】
［実施の形態３］
実施の形態３の不揮発性半導体記憶装置においては、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、前記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶素子において、オフリークの観点から書戻しを一括して行なうサブブロックのビット数が、そのサブブロックが属し一括して消去される消去ブロックのビット数よりも少ないことを特徴とする。
【０１８５】
フラッシュメモリでは、消去動作はビット数に対して一括して行なわれる。それらビットの集合をブロックと称する。ユーザの利便性等を考慮すると、６４ＫＢ（５１２Ｋビット）程度の大きさが１ブロックとして取扱われることが多い。
【０１８６】
しかし、図４５により、セルカップリングが０．７程度であって、センス電流感度３０μＡにおいて消去ベリファイレベルを３．５Ｖと設定し、かつ、消去分布の半値幅を〜１Ｖと仮定したときの消去しきい値Ｖｔｈピークが２．５Ｖとなる場合には、消去しきい値Ｖｔｈ分布のオフリークは４ｍＡ程度とチャージポンプの駆動電流上限値となっていた。
【０１８７】
すなわち、このブロックを一括して書戻す場合、消去しきい値Ｖｔｈ分布の微妙な変動、たとえば低しきい値Ｖｔｈ側へのシフト等が、書戻し特性に大きく影響を与えることになる。
【０１８８】
そこで、実施の形態３のサブスレッショルドＣＨＥによる書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置では、消去ブロックに比べて、書戻しを行なう際に同時にビット線電位が与えられるビットの数を少なく設定する。これを、「書戻しのサブブロック」と以下称することとし、消去動作を一括しておこなう「消去ブロック」と区別する。
【０１８９】
図１０および図１１は、サブブロックサイズを２ＫＢとした場合のオフリークの総和のしきい値電圧ピーク依存性を計算した結果を示す図である。
【０１９０】
図１０はセンスアンプの電流感度が３０μＡの場合を、図１１はセンスアンプの電流感度が２０μＡの場合をそれぞれ示す。
【０１９１】
チャージポンプ駆動電流律速に達するしきい値電圧ピークＶｔｈ．ｐｅａｋの値を２．１Ｖと下げることができている。
【０１９２】
すなわち、実施の形態３の手法においては、６４ＫＢ消去ブロックを、たとえば、２ＫＢブロック×３２分割し、各サブブロックごとに書戻しを行なう構成とする。
【０１９３】
このような方法では、オフリーク値が十分に低くできるため、各サブブロックごとの書戻し時間は、消去ブロックを一括して書戻す場合に比べて、より短く設定することが可能である。
【０１９４】
［実施の形態４］
実施の形態４の不揮発性半導体記憶装置においては、ワード線が非選択状態にあってビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、前記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶素子であって、さらに、オフリークの観点から書戻しを一括して行なうサブブロックのビット数が、そのサブブロックが属し一括して消去される消去ブロックのビット数よりも少ないことを特徴とする不揮発性半導体記憶装置において、上記サブブロックにおいては、そのサブブロックに属するビットが共通したセンスアンプによって読出されることを特徴とする。
【０１９５】
フラッシュメモリでは、ブロック内のビットを複数のセンスアンプ２１０を使って読出す。言換えると、センスアンプ２１０を使って、各メモリセルのしきい値電圧Ｖｔｈの状態を判定している。
【０１９６】
図１２は、実施の形態４のメモリセルアレイとセンスアンプの配置を示す概略ブロック図である。
【０１９７】
すなわち、図１に示した不揮発性半導体記憶装置１０００の構成において、消去単位であるメモリブロックＭＢＬ０〜ＭＢＬｎの各々は、たとえば、３２個のサブブロックＳＢＫ０〜ＳＢＫ３１に分割されている。
【０１９８】
各サブブロックには６４本のサブビット線ＳＢＬが配置され、各メモリブロックに共通にメインビット線ＭＢＬが設けられているものとする。すなわち、例えば、列方向に配置される（ｎ＋１）個のサブブロックＳＢＫ０に共通に６４本のメインビット線ＭＢＬが設けられている。
【０１９９】
また、コラム系制御回路２４０には、各サブブロックに対応して、Ｙゲート部ＹＧ０〜ＹＧ３１が設けられ、センスアンプ帯２１０も各サブブロックに対応してセンスアンプサブブロックＳＡ０〜ＳＡ３１に分割されているものとする。
【０２００】
つまり、Ｙゲート部ＹＧ０〜ＹＧ３１の各々は、６４本のメインビット線を選択し、対応するセンスアンプサブブロックＳＡ０〜ＳＡ３１のうちの一つのセンス回路に接続する。つまり、センスアンプサブブロックＳＡ０〜ＳＡ３１の各々は、他のセンスアンプサブブロックに対して独立して動作可能な構成となっている。
【０２０１】
書戻しの際に、このセンスアンプサブブロックを共通とするサブブロックのメインビット線をＹゲート部で一括して選択することにより、少ないオフリークによって書戻し動作を確実に行なうことが可能となる。
【０２０２】
なお、以上の説明では、不揮発性半導体記憶装置１０００のメモリセルアレイがＤＩＮＯＲ型であることに対応して、センスアンプサブブロックおよびＹゲート部は、複数のメモリブロックＭＢＬ０〜ＭＢＬｎに共通に設けられる構成とした。
【０２０３】
しかしながら、たとえば、ＮＯＲ型のメモリセルアレイに対しては、各メモリブロックＭＢＬ０〜ＭＢＬｎごとに、センスアンプサブブロックおよびＹゲート部が設けられる構成としても良い。この場合も、センスアンプサブブロックに対応する書戻しサブブロックのビット線をＹゲート部で一括して選択することにより、少ないオフリークによって書戻し動作を確実に行なうことが可能となる。
【０２０４】
［実施の形態５］
実施の形態５の不揮発性半導体記憶装置においては、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶素子で、さらに、オフリークの観点から書戻しを一括して行なうサブブロックのビット数が、そのサブブロックが属し、一括して消去される消去ブロックのビット数よりも少ないことを特徴とする不揮発性半導体素子であって、上記サブブロックは、そのサブブロックに属するビットが共通したセンスアンプによって読出されることを特徴とする不揮発性半導体記憶素子において、サブブロックのオフリーク値をセンスアンプによって判定し、ある臨界値以上となっているサブブロックに対してのみ書戻しを行なうことを特徴とする。
【０２０５】
実施の形態４で説明したサブブロック分割の方法では、サブブロック分割を行なわない場合に比べて書戻し回数が増える。すなわち、（１サブブロックの書戻し時間）×（サブプログラム数）だけ、書戻し動作に時間を要することになってしまう。
【０２０６】
そこで、書戻し動作の初期に、書戻しを行なうかどうかの判定をセンスアンプを用いて行なう。
【０２０７】
図１２において、Ｙゲート部ＹＧ０〜ＹＧ３１にてサブブロックを全選択し、センスアンプによりそのオフリーク値を測定する、たとえば、２ＫＢのサブブロックに分割されている場合、センス電流感度が３０μＡにおいて、しきい値ピーク値Ｖｔｈ．ｐｅａｋ＝３．０Ｖの場合のオフリークの総量は、図１０から約１μＡ程度となる。
【０２０８】
そこで、センスアンプにおいて、通常リード時（センス電流感度３０μＡ）より低い書戻しブロック判定電流（たとえば５μＡ）を判定できる回路を付加する。
【０２０９】
図１３は、このようなセンス電流感度を可変なセンス回路２１００の構成を示す回路図である。
【０２１０】
図１３を参照して、センス回路２１００は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１１、ＮチャネルＭＯＳトランジスタＮ１１およびＮ１３を含む。トランジスタＰ１１のゲートはプリチャージ信号ＰＲＥを受ける。
【０２１１】
トランジスタＮ１１と並列に、ゲートに接地電位を受けるＰチャネルＭＯＳトランジスタＰ１２が設けられ、トランジスタＮ１３と並列に、ゲートにプリチャージ信号ＰＲＥを受けるＮチャネルＭＯＳトランジスタＰ１３が設けられる。
【０２１２】
センス回路２１００は、さらに、電源電位Ｖｃｃとメインビット線ＭＢＬとの間に直列に設けられるＮチャネルＭＯＳトランジスタＮ１４、Ｎ１５およびＮ１６を含む。
【０２１３】
電源電位Ｖｃｃと結合するトランジスタＮ１４のソースとトランジスタＮ１１のゲートとが接続され、内部ノードＮＢＬと結合するトランジスタＮ１４のドレインとトランジスタＮ１３のゲートとが接続される。
【０２１４】
トランジスタＮ１５およびＮ１６は、対応するＹゲート部に含まれ、ゲートにＹデコーダ２００からの信号ＹＧＬ１およびＹＧＬ２をそれぞれ受ける。
【０２１５】
センス回路２１００は、さらに、電源電位Ｖｃｃと内部ノードＮＢＬとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１３、Ｐ１４、Ｐ１５、Ｐ１６およびＮチャネルＭＯＳトランジスタＮ１８とを含む。トランジスタＰ１３、Ｐ１４、Ｐ１５のゲートは、通常の読出動作時には、活性状態（“Ｌ”レベル）となる信号／ＣＨを受ける。トランジスタＰ１６のゲートは、センス動作の活性化を指示するために活性状態（Ｌ”レベル）となる信号／ＳＥを受ける。
【０２１６】
センス回路２１００は、さらに、電源電位ＶｃｃとトランジスタＰ１５とＰ１６の接続ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１７およびＰ１８を含む。トランジスタＰ１７のゲートは、通常の読出動作時には、非活性状態（“Ｈ”レベル）となり、書戻しブロック判定動作時には活性状態（“Ｌ”レベル）となる信号ＣＨを受ける。トランジスタＰ１８のゲートは接地電位と結合する。
【０２１７】
したがって、通常の読出動作モードでは、図１３の経路ＰＡを通って電流が供給されるのに対し、書戻しブロック判定動作時には経路ＰＢを通って電流が供給される。
【０２１８】
センス回路２１００は、さらに、電源電位Ｖｃｃと接地電位との間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１９、Ｐ２０およびＮチャネルＭＯＳトランジスタＮ１９およびＮ２０とを含む。トランジスタＮ１９は、信号／ＳＥを受け、トランジスタＮ１９のゲートは、信号／ＳＥの反転信号の信号ＳＥを受ける。トランジスタＰ２０およびＮ１９のゲートは、ともに、トランジスタＰ１６とトランジスタＮ１８の接続ノードと結合する。
【０２１９】
センス回路２１００は、さらに、トランジスタＰ２０およびＮ１９の接続ノードと入力ノードが結合するインバータ２１０２と、インバータ２１０２の出力ノードと入力ノードが結合し、インバータ２１０２の入力ノードと出力ノードが結合してラッチ回路を構成するインバータ２１０４と、インバータ２１０２の出力を受けて、読出データＳＤを出力するインバータ２１０６とを含む。
【０２２０】
なお、トランジスタＮ１７は、信号ＢＬＤに応じて導通状態となり、たとえば、消去動作においてフローティング状態に維持され、高電圧となっているビット線を放電するためのものである。
【０２２１】
センス回路２１００がこのような構成をとる結果、書戻しサブブロックに分割されたメモリセルアレイに対する書戻し動作において、書戻し時にまずサブブロックを全選択した状態でビット線に読出電圧、たとえば１Ｖを加え、その読出電流が書戻し判定電流値、たとえば５μＡ（＞正常な消去分布幅を持つ場合のサブブロックのオフリークの総量）より多い場合は、そのサブブロック内に過消去状態セルが存在する、もしくは、過消去には至ってはいないが、過消去状態に近いセルが複数個同一ビット線上に存在し、結果として過消去と誤判定されてしまう状態にあると判定できる。
【０２２２】
このようにして、過消去セルが存在するサブブロックのみに書戻しを行なうようにすることにより、書戻し時間を短縮することができる。言換えると、書戻しを行なう回数を減らすことができることになる。
【０２２３】
［実施の形態６］
実施の形態６における書戻し方法は、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用したフラッシュメモリにおいて、消去パルス＋書戻しをセットとして行なうことを特徴としている。
【０２２４】
従来の書戻し手法では、図４１に示すように消去ベリファイ完了後に書戻しを行なっている。この場合、上述のようにオフリークが増大すると、チャージポンプの駆動電流の観点から書戻しが正常に機能しない場合が存在し得る。
【０２２５】
そこで、実施の形態６では、消去ベリファイが完了する前、すなわち、ピークしきい値Ｖｔｈ．ｐｅａｋが高いＶｔｈ値に存在し、オフリーク値が少ない状態から書戻しを行なうことにより過消去状態を救済する。
【０２２６】
図１４は、実施の形態６の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２２７】
消去および書戻しシーケンスが開始されると（ステップＳ２００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ２０２）。
【０２２８】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定され（ステップＳ２０４）、各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ２０６）。その後、各書戻しブロックに対して書戻しパルスが印加される（ステップＳ２１０）。
【０２２９】
ここで、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２３０】
続いて、消去ベリファイ動作が行なわれ、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ２１２）、処理はステップＳ２０６に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ２１２）、処理は終了する（ステップＳ２１４）。
【０２３１】
このように消去動作と書戻し動作を連続的に行なうことで、チャージポンプ回路が正常に動作可能な範囲で書戻し動作を行なうことができるので、低しきい値側のメモリセルの発生が抑制され、良好な消去後のしきい値分布を得ることが可能である。
【０２３２】
［実施の形態７］
実施の形態７の不揮発性半導体記憶装置の駆動方法では、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置において、その書戻し方法として、消去＋書戻しをセットとして行なうことを特徴とした書戻しであって、消去動作の初期には書戻しを行なわないことを特徴とする。
【０２３３】
実施の形態６の書戻し方法では、消去パルス＋書戻しを毎回の消去パルスごとに繰返した場合は、デバイスとしての消去時間が書戻し動作のために長くなってしまう。
【０２３４】
たとえば、消去５ｍｓｅｃ、書戻し１ｍｓｅｃのパルス幅で行なうとして、通常の消去では、〜１ｓｅｃ（消去パルス２００回）で消去が完了するとすると、実施の形態６の方法ではデバイスとしての消去時間が１．２ｓｅｃとなってしまう。（（５ｍｓｅｃ＋１ｍｓｅｃ）×２００＝１．２ｓｅｃ）
そこで、実施の形態７では、デバイスとしての消去時間が短くなるように、消去初期には書戻しを行なわない構成としている。
【０２３５】
図１５は、実施の形態７の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２３６】
消去および書戻しシーケンスが開始されると（ステップＳ２００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ２０２）。
【０２３７】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定され（ステップＳ２０４）、各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ２０６）。
【０２３８】
その後、消去動作の回数が所定の回数分終了しているかが判断され、いまだ消去動作の回数が所定回数に達していないと判断されると（ステップＳ２０８）、処理はステップＳ２１２の消去ベリファイ動作に移行する。一方、消去動作の回数が所定回数以上になっていると判断されると（ステップＳ２０８）、各書戻しブロックに対して書戻しパルスが印加される（ステップＳ２１０）。
【０２３９】
ここで、実施の形態７でも、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２４０】
消去ベリファイ動作では、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ２１２）、処理はステップＳ２０６に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ２１２）、処理は終了する（ステップＳ２１４）。
【０２４１】
図１６は、以上のような消去シーケンスで消去動作を行なった場合のメモリセルの最大しきい値と最小しきい値の時間変化を示す図である。
【０２４２】
図１６においては、時刻ｔ＝２５０ｍｓｅｃからから消去処理（ステップＳ２０６〜Ｓ２１０）中で、書戻し処理（ステップＳ２１０）を追加して行なった場合を示している。
【０２４３】
図１６中で、白丸印は、書戻しを行なわない場合の最小しきい値の変化を示し、白三角（上向き）印は、書戻しを行なわない場合の最大しきい値の変化を示す。
【０２４４】
一方、黒丸印は、書戻しを行なった場合の最小しきい値の変化を示し、黒三角（上向き）印は、書戻しを行なった場合の最大しきい値の変化を示す。
【０２４５】
書戻しとしては、サブスレッショルドＣＨＥによる自己選択的な書戻しを用いている。また、消去パルスのパルス幅が５ｍｓｅｃであり、書戻しパルスのパルス幅を１ｍｓｅｃとしている。
【０２４６】
アレイサイズは１Ｍビットである。実施の形態７の書戻し手法を用いない場合、すなわち、単純に消去パルスの印加のみを繰返した場合は、時刻〜８００ｍｓｅｃ後には、最大しきい値電圧Ｖｔｈ．ｍａｘは〜３．９Ｖであり、最小しきい値電圧Ｖｔｈ．ｍｉｍは〜１．０Ｖとなっている。
【０２４７】
一方、時刻２５０ｍｓｅｃの後から、図１５において説明したのと同様な「消去パルス＋書戻しの動作」を実施した場合には、時刻〜８００ｍｓｅｃ後には、最大しきい値Ｖｔｈ．ｍａｘ〜３．９Ｖであり、かつ最小しきい値電圧Ｖｔｈ．ｍｉｍは、〜１．７Ｖと、低Ｖｔｈ側の裾が高い値に制御されている。
【０２４８】
これに対して、高いしきい値Ｖｔｈ側の裾は、従来の消去法と本質的に変化していない。
【０２４９】
すなわち、実施の形態７の書戻し方法を行なうことにより、過消去状態を救済する書戻しを行なうことが可能となっている。
【０２５０】
実施の形態７の書戻し方法では、ピークしきい値電圧Ｖｔｈ．ｐｅａｋが高い（すなわちオフリークが少ない状態）から書戻しを行なっているので、図１６に示すように短い書戻しパルスを与えるだけで確実に消去分布の低Ｖｔｈ側の書戻しが行なわれる。
【０２５１】
図１７は、実施の形態７の方法での書戻しを行なった場合の消去しきい値Ｖｔｈ分布を示す図である。
【０２５２】
図１７において、白丸印は上述のような書戻し処理を行なわなかった場合を示し、白三角（上向き）印は書戻し処理を追加した場合を示す。
【０２５３】
低しきい値側のメモリセルの発生が抑制され、良好な消去後のしきい値分布が得られている。
【０２５４】
さらに、図１６に示すように、消去の初期には過消去状態のメモリセルの発生する可能性は少ない。そこで、図１６に示すように、適当に消去が進んだ状態が書戻しを追加することにより、確実に過消去を救済し、かつ、消去時間を短くすることができる。
【０２５５】
［実施の形態８］
実施の形態８の不揮発性半導体記憶装置の駆動方法では、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置で、その書戻し方法として消去＋書戻しをセットとして行なうことを特徴とした書戻し方法において、消去動作の初期の消去パルス幅を消去周期に比べ長くしたことを特徴とする。
【０２５６】
図１８は、メモリセルのしきい値電圧Ｖｔｈをセンスアンプ感度電流２０μＡで評価した場合において、消去時間としきい値電圧Ｖｔｈの変化との関係を示す図である。
【０２５７】
図１８より、最初の１００ｍｓｅｃで消去パルスによるしきい値電圧Ｖｔｈの変動は、ほぼ飽和していることがわかる。
【０２５８】
実施の形態８においても、上記実施の形態７と同様にデバイスとしての消去時間を短くすることを目的とする。図１６に示すように、消去の初期には低Ｖｔｈ側の裾が過消去となることは比較的少ない。そこで、消去パルス幅をたとえば以下のように変化させる。
【０２５９】
ｉ）１回目の消去パルス：消去時間１００ｍｓｅｃ＋書戻し１ｍｓｅｃ
ｉｉ）２〜１０回目：消去時間２０ｍｓｅｃ＋書戻し１ｍｓｅｃ
ｉｉｉ）１１回目以降：消去時間５ｍｓｅｃ＋書戻し１ｍｓｅｃ
図１９は、実施の形態８の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２６０】
消去および書戻しシーケンスが開始されると（ステップＳ３００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ３０２）。
【０２６１】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定される（ステップＳ３０４）。
【０２６２】
一方、消去パルスの印加回数をカウントするための変数ｃｉの値が１に初期化されるとともに、消去時間（パルス幅）τｅが１００ｍｓｅｃに、書戻し時間τｗｂが１ｍｓｅｃにそれぞれ初期化される（ステップＳ３０６）。
【０２６３】
つづいて、カウント変数ｃｉの値が１よりも大きいか否かの判断が行なわれ、変数ｃｉの値が１よりも大きくはない場合、つまり、ｃｉ＝１の場合、各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ３１６）。つづいて、変数ｃｉの値が１だけインクリメントされる（ステップＳ３１８）。
【０２６４】
その後、各書戻しブロックに対して書戻しパルスが印加される（ステップＳ３２０）。
【０２６５】
ここで、実施の形態８でも、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２６６】
消去ベリファイ動作では、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ３２２）、処理はステップＳ３０８に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ３２２）、処理は終了する（ステップＳ３２４）。
【０２６７】
ところで、ステップＳ３０８において、変数ｃｉの値が１よりも大きいと判断されると、つづいて、変数ｃｉが１０よりも大きいか否かが判断される（ステップＳ３１０）。変数ｃｉが、１０よりも大きくない場合は、消去時間（パルス幅）τｅが２０ｍｓｅｃに変更されて、処理はステップＳ３１６に移行する。
【０２６８】
一方、変数ｃｉが、１０よりも大きい場合は、消去時間（パルス幅）τｅが５ｍｓｅｃに変更されて、処理はステップＳ３１６に移行する。
【０２６９】
以後は、上述した変数ｃｉ＝１の場合の動作と消去時間が異なる以外は、同様の処理が行なわれる。
【０２７０】
このような消去パルスの時間配分とすることで、実施の形態６と同様に、消去パルスとセットで、毎回書戻しを行なったとしても、消去初期にはパルス幅が長いため、消去時間の増大を抑えることが可能となる。
【０２７１】
［実施の形態９］
実施の形態９の不揮発性半導体記憶装置では、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置に対して、その書戻し方法として、消去パルス＋書戻しをセットとして行なうことを特徴とした書戻し方法であって、かつ、消去動作の初期には書戻しを行なわないことを特徴とした駆動方法において、消去後Ｖｔｈ分布の高い側のしきい値電圧Ｖｔｈがある値に達したことを検知して、書戻しパルスの追加を行なうことを特徴とする。
【０２７２】
言い換えると、実施の形態９においては、実施の形態７の構成において、書戻しを始めるタイミングを最大しきい値Ｖｔｈ．ｍａｘがある臨界値以下に達したことを検知して開始することを特徴とする。
【０２７３】
このような検知の方法としては、たとえば、図１４における消去ベリファイを２値のベリファイレベルで判定すればよい。
【０２７４】
このような検知方法を説明するにあたり、まず、図１４における消去ベリファイについて簡単にまとめておく。
【０２７５】
図２０は、プログラム（書込み）ベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【０２７６】
すなわち、図１４に示した例では、プログラムベリファイレベルも、消去ベリファイレベルもそれぞれ１つの値である。
【０２７７】
プログラム動作では、ベリファイレベル発生回路１００から出力されるプログラムベリファイレベルがワード線に与えられ、このレベルにおいてメモリセルトランジスタがカットオフするまで書込みパルスがメモリセルトランジスタに与えられる。
【０２７８】
一方、消去動作では、ベリファイレベル発生回路１００から出力される消去ベリファイレベルがワード線に与えられ、このレベルにおいてメモリセルトランジスタがカットオフするまで消去パルスがメモリセルトランジスタに与えられる。このばあい、過消去ビットが発生することに対応して、しきい値電圧Ｖｔｈ＝０に対しても、一定数のメモリセルが分布している。
【０２７９】
図２１は、実施の形態９における消去方法における、プログラム（書込み）ベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【０２８０】
実施の形態９では、ベリファイレベル発生回路１００が２種類の消去ベリファイレベルを発生し、かつ、書込み＆消去制御回路２０が消去アドレスポインタを２つ持つ、言い換えるとアドレスカウンタを２つ持つ構成となっている。
【０２８１】
第１の消去ベリファイレベルは通常の消去ベリファイレベルと同様であり、第２の消去ベリファイレベル（書戻しベリファイレベル）は、第１の消去ベリファイレベルより高いレベルを設定しておき、すべてのメモリセルのしきい値電圧Ｖｔｈがその第２の消去ベリファイよりも低いＶｔｈに達したことを感知して書戻しパルスの追加を開始する。
【０２８２】
図２２は、実施の形態９の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２８３】
消去および書戻しシーケンスが開始されると（ステップＳ４００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ４０２）。
【０２８４】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定される（ステップＳ４０４）。
【０２８５】
一方、消去ベリファイを行なうアドレスを指定するための２つのポインタ変数Ｃａｄ１およびＣａｄ２の値が１に初期化される（ステップＳ４０６）。
【０２８６】
各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ４０８）。つづいて、変数Ｃａｄ１の値とアドレスの最大値ＡｄｄＭａｘとの比較が行なわれる（ステップＳ４１０）。
【０２８７】
変数Ｃａｄ１の値が最大値ＡｄｄＭａｘよりも小さい場合、この変数Ｃａｄ１に相当するアドレスのビット対して、書戻しベリファイレベル（図中ベリファイレベル１）での判定を行なう（ステップＳ４１２）。 メモリセルトランジスタのしきい値が、書戻しベリファイレベル以下の場合（ステップＳ４１２）、変数Ｃａｄ１をインクリメントし（ステップＳ４１４）、処理はステップＳ４１０に復帰する。メモリセルトランジスタのしきい値が、書戻しベリファイレベルを超えている場合（ステップＳ４１２）、消去パルスを再び加え（ステップＳ４０８）、再度そのアドレスでの判定を行なう（ステップＳ４１２）。そのアドレスのしきい値電圧Ｖｔｈが消去ベリファイレベル以下となれば、変数Ｃａｄ１をインクリメントして（ステップＳ４１４）、ステップＳ４１０に処理が復帰し、次のアドレスの判定に進む。ステップＳ４１０において、変数Ｃａｄ１の値が最大値ＡｄｄＭａｘよりも大きくなり、アドレスが最終アドレスまで達したと判定されると、ステップＳ４１６に処理が移行する。
【０２８８】
各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれ（ステップＳ４１６）、各書戻しブロックについて書戻し動作が行なわれる（ステップ４１８）。つづいて、変数Ｃａｄ２の値とアドレスの最大値ＡｄｄＭａｘとの比較が行なわれる（ステップＳ４２０）。
【０２８９】
変数Ｃａｄ２の値が最大値ＡｄｄＭａｘよりも小さい場合、この変数Ｃａｄ２に相当するアドレスのビット対して、書戻しベリファイレベルよりも所定値だけ小さい消去ベリファイレベル（図中ベリファイレベル２）での判定を行なう（ステップＳ４２２）。メモリセルトランジスタのしきい値が、消去ベリファイレベル以下の場合（ステップＳ４２２）、変数Ｃａｄ２をインクリメントし（ステップＳ４２４）、処理はステップＳ４２０に復帰する。メモリセルトランジスタのしきい値が、消去ベリファイレベルを超えている場合（ステップＳ４２２）、消去パルスを再び加え（ステップＳ４１６）、書戻し処理を行なって（ステップＳ４１８）、再度そのアドレスでの判定を行なう（ステップＳ４２２）。そのアドレスのしきい値電圧Ｖｔｈが消去ベリファイレベル以下となれば、変数Ｃａｄ２をインクリメントして（ステップＳ４２４）、ステップＳ４２０に処理が復帰し、次のアドレスの判定に進む。ステップＳ４２０において、変数Ｃａｄ１の値が最大値ＡｄｄＭａｘよりも大きくなり、アドレスが最終アドレスまで達したと判定されると、処理が終了する（ステップＳ４２６）。
【０２９０】
ここで、実施の形態９でも、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２９１】
従来の消去動作においては、デバイスの構成にもよるが、通常、１Ｍビットを消去するのに要するベリファイ時間は〜３３ｍｓｅｃ程度である。
【０２９２】
たとえば、２０４８（ＷＬ方向のビット数）×５１２（ＢＬ上のビット数）÷１６（ベリファイを同時に行なうビット数）×５００ｎｓｅｃ（１回のベリファイに要する時間）は３２．７ｍｓｅｃである。
【０２９３】
これに対して、２値化したベリファイを行なう場合、すべてのベリファイに要する時間は〜６６ｍｓｅｃ程度となる。たとえば、図１６の場合と同様に、消去パルス幅５ｍｓｅｃにおいて最大しきい値Ｖｔｈ．ｍａｘの値が４Ｖになった場合に書戻しを始めるとすると、〜８００ｍｓｅｃまで、すなわち消去パルスが１６０回の間は書戻しを省略することができる。
【０２９４】
書戻し時間を１回当り１ｍｓｅｃとすると、書戻し時間１６０ｍｓｅｃを短縮し、その書戻し開始の判定に３３ｍｓｅｃ使っただけであるので、〜１３０ｍｓｅｃを短縮できたことになる。
【０２９５】
この結果、消去しきい値Ｖｔｈ分布の状態を判定しながら、書戻しを的確、確実かつ消去時間の増大を抑えることが可能となる。
【０２９６】
［実施の形態１０］
実施の形態１０の不揮発性半導体記憶装置の書戻し手法は、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置に対して、その書戻し方法として消去パルス＋書戻しをセットとして行なうことを特徴とした書戻し方法であって、かつ、消去動作の初期には書戻しを行なわないことを特徴とした駆動方法において、消去後しきい値Ｖｔｈ分布の低い側のしきい値Ｖｔｈがある値以下に達したことを検知して、書戻しパルスの追加を行なうことを特徴とする。
【０２９７】
すなわち、実施の形態１０の消去および書戻し方法では、実施の形態７の書戻し手法において、書戻しを始めるタイミングを最小しきい値電圧Ｖｔｈ．ｍｉｍがある臨界値以下に達したことを検知して開始する構成となっている。
【０２９８】
この検知の方法としては、たとえば、実施の形態４または５に示した構成のようにセンスアンプを共通とするサブブロックでのオフリーク値の総和を用いることで可能となる。
【０２９９】
すなわち、図１２に示したように、一般にある消去ブロックはセンスアンプを共通とするサブブロックに分割できる。実施の形態１０の消去および書戻し方法において、書戻し動作の際に各ブロックごとにＹゲート部がそのサブブロックの全ビット線を選択し、オフリークの総量をセンスアンプを用いて判定する。
【０３００】
図６または図１０に示したように、消去の初期、すなわち、ピークしきい値電圧Ｖｔｈ．ｐｅａｋが高いＶｔｈ状態にある場合には、オフリークの総量は１μＡ以下となる。
【０３０１】
しかし、消去が進み、ピークしきい値Ｖｔｈ．ｐｅａｋが低くなるとオフリークの値は増加する。その増加は、図６または図１０に示すように予想することが可能である。
【０３０２】
一方、そのサブブロック内に過消去状態のセルが存在すると、または、過消去ではないが過消去状態に近いオフリークが流れるようなセルが何ビットが同一のビット線上に存在する場合には、オフリークの総量はその予測よりも大き目の値となる。
【０３０３】
そこで、たとえば、図１３に示したように、センスアンプにおいて、書戻し判定用のセンス電流感度を変更する回路を設け、言換えると、通常の読出状態よりも少ないセンス電流感度に設定できる回路を設け、サブブロックのオフリーク値の総量がその値に達したかどうかで、各サブブロックごとへの書戻しパルスの追加の要否を判定することができる。
【０３０４】
図２３は、実施の形態１０の消去および書戻しシーケンスを説明するためのフローチャートである。
【０３０５】
消去および書戻しシーケンスが開始されると（ステップＳ５００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ５０２）。続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定される（ステップＳ５０６）。
【０３０６】
各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ５０８）。
【０３０７】
続いて、オフリークの総量の判定を行なうサブブロックを指定するためのポインタ変数ＳＢｉの値が１に初期化される（ステップＳ５１０）。つぎに、変数ＳＢｉの値とサブブロックの個数ＮＳＢとの比較が行なわれる（ステップＳ５１２）。
【０３０８】
変数ＳＢｉの値がサブブロックの個数ＮＳＢよりも小さい場合、この変数ＳＢｉに相当するサブブロックに対して、センスアンプの電流感度を変更した上でオフリークの量が所定値以上であるかの判定を行なう（ステップＳ５１４）。オフリークの量が、所定値未満の場合（ステップＳ５１４）、変数ＳＢｉをインクリメントし（ステップＳ５１８）、処理はステップＳ５１２に復帰する。オフリークの量が、所定値以上である場合（ステップＳ５１４）、変数ＳＢｉに対応するサブブロックに対して書戻しを行なう（ステップＳ５１６）。書戻しを行なった後、変数ＳＢｉをインクリメントして（ステップＳ５１８）、ステップＳ５１２に処理が復帰し、次のサブブロックの判定に進む。ステップＳ５１２において、変数ＳＢｉの値がサブブロックの個数ＮＳＢよりも大きくなり、最後のサブブロックまで書戻し処理が終わったと判定されると、ステップＳ５２０に処理が移行する。
【０３０９】
消去ベリファイ動作では、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ５２０）、処理はステップＳ５０８に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ５２０）、処理は終了する（ステップＳ５２２）。
【０３１０】
もちろん、１サブブロックでも、その判定値に達したことにより、ブロック全体に消去パルス＋書戻しパルスの印加を開始してもよい。
【０３１１】
図２４は、このような場合の消去および書戻しシーケンスを説明するためのフローチャートである。
【０３１２】
ステップＳ６００からステップＳ６１６までの処理においては、オフリークの値が所定値以上となるサブブロックが出現するまで、消去動作および消去ベリファイ動作が繰り返される。
【０３１３】
オフリークの値が所定値以上となるサブブロックが１つでも発生すると、処理は、ステップＳ６１８に移行し、以後は、図１４で説明したのと同様にして、消去および書戻しが行なわれる。
【０３１４】
さらに、実施の形態１０の判定手法を用いれば、一度書戻しパルスを加えて、オフリークが判定値以下になれば、すなわち、過消去状態数が書戻されれば、さらに新たな過消去状態セルの発生があるまで書戻しパルスの印加を止めるように設計することも可能である。
【０３１５】
この結果、確実な過消去状態セルの判定と、確実な書戻し動作、かつ、消去時間の増大を抑制することが可能となる。
【０３１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３１７】
【発明の効果】
請求項１ないし９記載の不揮発性半導体記憶装置では、消去後しきい値Ｖｔｈ分布の設定によって発生するオフリーク電流の増大を抑制して確実に書戻し動作を行なうことが可能となる。
【０３１８】
請求項３および６記載の不揮発性半導体記憶装置では、さらに、非選択状態にワード線を設定したままセルアレイのビット線に電位を与え、その電位が与えられたビット線上に存在する過消去セルを自己選択的に確実に書戻し動作を行なうことが可能となる。
【０３１９】
請求項１０ないし１７記載の不揮発性半導体記憶装置の消去方法では、消去後しきい値Ｖｔｈ分布の設定によって発生するオフリーク電流の増大を抑制して確実に書戻し動作を行なうことが可能となる。しかも、非選択状態にワード線を設定したままセルアレイのビット線に電位を与え、その電位が与えられたビット線上に存在する過消去セルを自己選択的に確実に書戻し動作を行なうことが可能となる。
【図面の簡単な説明】
【図１】 本発明の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 図１に示したメモリセル３０の構造を示す断面概略図である。
【図３】 図２中で点線の円Ｘで示した部分を拡大して示す断面図である。
【図４】 図２のメモリセルトランジスタの製造手順を示す工程図である。
【図５】 セル構造のドレイン端部近傍におけるチャネル表面での不純物分布を示すグラフ図である。
【図６】 消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和のピークしきい値電圧Ｖｔｈ．ｐｅａｋ依存性を示す図である。
【図７】 消去後のしきい値分布を規定する要因を示す概念図である。
【図８】 メモリセル単体のしきい値電圧Ｖｔｈとオフリークの大きさとの関係を示す図である。
【図９】 しきい値Ｖｔｈ（センスアンプ電流感度３０μＡ）の書戻し時間依存性を示す図である。
【図１０】 オフリークの総和のしきい値電圧ピーク（センスアンプ電流感度３０μＡ）依存性を計算した結果を示す図である。
【図１１】 オフリークの総和のしきい値電圧ピーク（センスアンプ電流感度２０μＡ）依存性を計算した結果を示す図である。
【図１２】 実施の形態４のメモリセルアレイとセンスアンプの配置を示す概略ブロック図である。
【図１３】 センス回路２１００の構成を示す回路図である。
【図１４】 実施の形態６の消去および書戻しシーケンスを説明するためのフローチャートである。
【図１５】 実施の形態７の消去および書戻しシーケンスを説明するためのフローチャートである。
【図１６】 消去シーケンスで消去動作を行なった場合のメモリセルの最大しきい値と最小しきい値の時間変化を示す図である。
【図１７】 実施の形態７の方法での書戻しを行なった場合の消去しきい値Ｖｔｈ分布を示す図である。
【図１８】 消去時間としきい値電圧Ｖｔｈの変化との関係を示す図である。
【図１９】 実施の形態８の消去および書戻しシーケンスを説明するためのフローチャートである。
【図２０】 プログラム（書込み）ベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【図２１】 プログラムベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【図２２】 実施の形態９の消去および書戻しシーケンスを説明するためのフローチャートである。
【図２３】 実施の形態１０の消去および書戻しシーケンスを説明するためのフローチャートである。
【図２４】 消去および書戻しシーケンスを説明するためのフローチャートである。
【図２５】 従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイを示す回路構成図である。
【図２６】 過消去状態のメモリセルが存在する場合におけるメモリセルトランジスタの見かけ上のしきい値電圧分布を示す図である。
【図２７】 ＣＨＥによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。
【図２８】 フラッシュメモリセルでのドレイン電流Ｉｄの対数値およびゲート電流Ｉｇの対数値のゲート電圧Ｖｇ依存性を示す概念図である。
【図２９】 従来のＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。
【図３０】 ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻しを単体セルにおいてしきい値電圧の時間変化として評価した結果を示す図である。
【図３１】 ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法におけるドレイン電圧依存性を示す図である。
【図３２】 収束しきい値電圧Ｖｔｈｃにまで達したセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【図３３】 書戻しを行なうためのメモリセルトランジスタのドレイン部分断面の構造を示す概念図である。
【図３４】 サブスレッショルドＣＨＥによる書戻しを可能とする動作条件でのゲート電流Ｉｇのゲート電圧Ｖｇ依存性を示す図である。
【図３５】 サブスレッショルドＣＨＥによる過消去ビット書戻し後のセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【図３６】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の時間変動の初期しきい値依存性を示す図である。
【図３７】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束時間を説明するための図である。
【図３８】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【図３９】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【図４０】 ２５６Ｋビットアレイに対して、スレッショルドＣＨＥによる書戻しを行なった後のしきい値電圧の分布を示す図である。
【図４１】 自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【図４２】 消去状態にある単位セルのゲート電位ドレイン電流特性Ｖｇ−Ｉｄ特性である。
【図４３】 消去後のしきい値電圧Ｖｔｈの分布を示す図である。
【図４４】 消去しきい値Ｖｔｈ分布（１Ｍビットのメモリセルについての分布）でのオフリークの総和を計算した結果を示す図である。
【図４５】 消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和を示す図である。
【符号の説明】
１ Ｐ型半導体基板（半導体基板）、１ａ Ｐ＋領域（第１導電型領域）、１ｂ Ｐ＋ポケット領域（第１導電型領域）、２ｂ，２ｂ’ Ｎ＋ドレイン領域（電界緩和層）、２ａａ，２ｂｂ Ｎ＋＋ソース、ドレイン領域（第１、第２の拡散層）、３ 第１のゲート絶縁膜（ゲート絶縁膜）、４ フローティングゲート、６ コントロールゲート、７ａ，７ｂ サイドウォール、２０ 書込み＆消去制御回路、２８ ゲートトランジスタ、 ３０，３２ メモリセルトランジスタ、４０ 正電圧発生回路、８０ 負電圧発生回路、１００ ベリファイ電圧発生回路、１４０ デストリビュータ、１６０ アドレスバッファ、１８０ Ｘデコーダ、２００ Ｙデコーダ、２１０ センスアンプ帯、２２０ 入出力バッファ、２４０ コラム系制御回路、２６０ メモリセルアレイ、１０００ 不揮発性半導体記憶装置。
【発明の属する技術分野】
この発明は、フローティングゲート型の記憶素子を有する不揮発性半導体記憶装置ならびにその駆動方法に関するものである。
【０００２】
【従来の技術】
図２５は、従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイを示す回路構成図であって、ＮＯＲ型フラッシュメモリの一例を示すものである。
【０００３】
図２５において、ワードラインＷＬｎ−１〜ＷＬｎ＋１およびビット線ＢＬｎ−１〜ＢＬｎ＋１の交点に、いわゆるフローティングゲート型メモリセルトランジスタが配置されている。各ワード線は、メモリセルトランジスタのゲートに、各ビット線はメモリセルトランジスタのドレインに接続している。
【０００４】
一方、同一のメモリセル列に属するメモリセルトランジスタのソースは、ソース線ＳＬに共通に接続されている。
【０００５】
（１）フラッシュメモリ過消去状態
以下では、まず、フラッシュメモリの過消去状態について説明する。
【０００６】
フラッシュメモリセルの構成において、上述したＮＯＲ型、もしくは、後に説明するＤＩＮＯＲ（Divided bit line NOR）型と呼ばれるアレイ構造を持つものでは、同一ビット線上にしきい値電圧Ｖｔｈがデプレッション状態（Ｖｔｈ＜０）のセルが１つでも存在すると、そのビット線上の他のすべてのセルのＶｔｈ測定が正しくできなくなる。つまり、当該ビット線に接続されるメモリセルについては、正常な読出動作を行なうことが困難になる。
【０００７】
たとえば、図２５において、ビット線ＢＬｎおよびワード線ＷＬｎの交点に配置されたメモリセルのしきい値電圧Ｖｔｈがデプレッション状態の場合、ビット線ＢＬｎ上の他のセルのしきい値電圧Ｖｔｈがエンハンス状態（Ｖｔｈ＞０）であったとしても、ビット線ＢＬｎおよびワード線ＷＬｎの交点に位置するセルの影響で、この他のセルのしきい値電圧Ｖｔｈの測定ができない。言換えると、すべてのしきい値電圧が、見かけ上０Ｖ以下と測定されてしまうことになる。
【０００８】
図２６は、このような過消去状態のメモリセルが存在する場合におけるメモリセルトランジスタの見かけ上のしきい値電圧分布を示す図である。図２６では、しきい値Ｖｔｈであるメモリセルの個数（ビット数）の分布を示している。
【０００９】
上述のように過消去状態（しきい値電圧Ｖｔｈがデプレッション状態）であるメモリセルが存在する場合、メモリセルアレイでのしきい値Ｖｔｈの分布を調べると、同一ビット線上のセル数に比例したセルがしきい値電圧Ｖｔｈが０未満であると判定されてしまう。
【００１０】
このため、見かけ上、図２６に示すようにしきい値電圧Ｖｔｈが０に相当するビット数が、このような過消去状態のメモリセルが存在するビット線に結合されたメモリセルの総数に相当する値となる。
【００１１】
このようなデプレッション状態のセルは、フラッシュメモリでフローティングゲートから電子を引抜く際に偶発的に過剰に電子が引抜かれることにより発生し得るものである。
【００１２】
（２）過消去セルの救済方法
つぎに、過消去状態となったメモリセルを消去動作後に救済する方法として、過消去状態にあるメモリセルのしきい値を選択的にエンハンスメント状態に戻す従来のいくつかの方法について説明する。
【００１３】
以下では、過消去セルのしきい値電圧Ｖｔｈをエンハンス状態に戻すことを「書戻し」と称する。
【００１４】
書戻し処理の方法については、いくつかの方法が報告されている。
（２−１） 過消去ビットを選択し、ＣＨＥ方式によって電子を注入する方法フラッシュメモリでセルのフローティングゲートへの電子注入法の１つとして、チャネルホットエレクトロン（以下、ＣＨＥ（Channel Hot Electron）と称する）を用いた方法が知られている。
【００１５】
ここで、ＣＨＥによる書込とは、メモリセルのドレイン近傍の急峻な電界で加速されたチャネル電子のうち、酸化膜のバリア高さ以上に加速された高エネルギ電子をフローティングゲートＦＧに注入する方式である。
【００１６】
図２７は、ＣＨＥによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。
【００１７】
図２７を参照して、Ｐ型半導体基板１１上に、ゲート酸化膜１３、多結晶シリコン等からなるフローティングゲート１４、リーク対策のため酸化膜、窒化膜、酸化膜の３層構造を有したＯＮＯと呼ばれる絶縁膜１５、および多結晶シリコン等からなるコントロールゲート１６が、積層されている。また、Ｐ型半導体基板１１上の上記積層ゲートに近接して、それぞれＮチャネルのソース領域１２ａおよびドレイン領域１２ｂが自己整合的に形成されている。
【００１８】
ソース領域にはソース電圧Ｖｓが、ドレイン領域にはドレイン電圧Ｖｄが、コントロールゲートにはコントロール電圧Ｖｃｇが、基板１１には基板電圧Ｖｓｕｂがそれぞれ印加されている。なお、コントロール電圧Ｖｃｇはドレイン電圧Ｖｄよりも高く設定するのが通常である。
【００１９】
過消去状態のセルに対して、ＣＨＥ方式を用いて書戻し動作を行なうことで、メモリセルのしきい値電圧Ｖｔｈをエンハンス状態にすることができる。
【００２０】
しかしながら、ＣＨＥ方式を用いた書戻しでは、以下のような問題点が存在する。
【００２１】
まず第１に、過消去セルを選択する必要がある。言換えると、過消去セルの選別を行なった上で書戻し動作を行なうために、過消去セルの選択を実現するための回路構成が複雑になるという問題がある。
【００２２】
第２には、ドレイン・ゲート間にＣＨＥ方式による書戻し動作を実現するための所望の電圧を設定する必要があるという問題がある。この所望の電圧は、一般的にセルを書込状態にする電位配置とは異なる電位配置が必要となってしまう。このように異なる電位配置が必要となるのは、書戻しを行なうべきメモリセルのしきい値電圧Ｖｔｈを変動させる幅が、従来の書込動作における変動幅とは異なることになるためである。
【００２３】
第３には、書戻し時にチャネル電流をドライブする必要があることである。
このようなチャネル電流の駆動用としては、メモリセルトランジスタのドレイン電流Ｉｄとして、１セルあたり数十μＡの電流が必要になる。
【００２４】
（２−２） 過消去ビットを自己選択的に書戻す方法
（２−２−１） ドレインアバランシェゲート電流による書戻し
ＣＨＥ方式による書戻し動作では、上述のとおり過消去セルを選択を行なうことが可能な回路構成が必要である。
【００２５】
これに対して、このようなビット選択を行なわなくてもよい方法として、ドレインアバランシェホットエレクトロン（以下、ＤＡＨＥと称す）、ドレインアバランシェホットホール（以下、ＤＡＨＨと称す）によるゲート電流を用いた書戻し方法が、ヤマダらによる「アバランシェフォトキャリア注入を使用したＮＯＲ型フラッシュＥＥＰＲＯＭＲＯＭ用の自己収束消去法」（文献１：IEEE Trans. Electron Devices, Vol.４３, p. １９３７，１９９６）に報告されている。
【００２６】
ＣＨＥ方式を用いるフラッシュメモリでは、ＣＨＥの効率を高めるため、ドレイン近傍では濃いＰ+基板濃度（〜１０18ｃｍ-3程度）と濃いＮ+拡散層（〜１０20ｃｍ-3程度）を備えている。空乏層の広がりをＰ型基板領域のみで抑え、ＣＨＥ効率を高める構成となっている。
【００２７】
上述した文献１にも、ドレインの注入量はＡｓ５×１０15ｃｍ-2と記載されており、このような注入条件では、熱処理後のＮ+拡散層濃度は１０20ｃｍ-3以上となる。
【００２８】
図２８は、このようなドレイン構造を有するフラッシュメモリセルでのドレイン電流Ｉｄの対数値およびゲート電流Ｉｇの対数値のゲート電圧Ｖｇ依存性を示す概念図である。
【００２９】
ゲート電流Ｉｇは、図２８に示すようにチャネル電流が流れるゲート電圧領域において、ゲート電圧Ｖｇが低い側から、ＤＡＨＨ、ＤＡＨＥ、ＣＨＥの各モードの電流が観測されることが知られている。
【００３０】
このような様子は、上述の文献１や他の文献、たとえば、文献２：Y. NISSAN-COHEN著「ＭＯＳトランジスタにおける極小ホール・電子ゲート電流測定に対する新規なフローティングゲート法」J. Electron Device Letter. Vol. EDL.７ No.１０ Oct. p.５６１−５６３，１９８６、あるいは、米国特許５，５４６，３４０、または、文献３：P. Cappelletti他著「プログラム／消去サイクルにおけるフラッシュセルの不良メカニズム」ＩＥＤＭ９４，p.２９１−２９４等に記載されている。
【００３１】
以下に説明するように、このＤＡＨＨ／ＤＡＨＥの電流モードを利用することで、自己収束的に過消去状態のセルを書戻すことが可能となる。
【００３２】
図２９は従来のＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。図２９において、そのメモリセル構成は上記ＣＨＥによるメモリセルと同様でありその説明は繰り返さない。
【００３３】
ただし、電極に対する印加電圧のかけ方に相違点があり、Ｖｃｇに対してＧＮＤレベルを印加し、Ｖｓｕｂに対してＧＮＤまたは負バイアスを印加するものである。
【００３４】
図３０は、ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法での書戻しを単体セルにおいてしきい値電圧の時間変化として評価した結果を示す図である。セル構造は、図２９で説明したものであり、文献１に示されたものと同等のものである。
【００３５】
しきい値電圧Ｖｔｈを約０Ｖまで過消去したセル（図中白丸）を、ドレイン電圧Ｖｄ＝５Ｖ，コントロールゲート電圧Ｖｃｇ＝０Ｖ（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）の条件で放置すれば、約０．１ｓｅｃ後に収束しきい値電圧Ｖｔｈｃ〜１．７５Ｖまで書戻されている。センスアンプの電流感度は、３０μＡに設定している。
【００３６】
すなわち、この書戻し方法では、ＣＨＥ方式で問題であったビット選択の必要がなく、アレイ全体のビット線にドレイン電圧を印加し、ゲート電位（ワード線電位）は０Ｖに設定して放置すればよい。
【００３７】
さらに、この方法で特徴的なことは、収束しきい値電圧Ｖｔｈより高いしきい値電圧Ｖｔｈを有する状態のメモリセル（図３０中、白三角（上向き）印）においても、そのしきい値電圧が収束しきい値電圧Ｖｔｈｃに変動することである。
【００３８】
すなわち、しきい値電圧が収束しきい値電圧Ｖｔｈｃ以下のセルでは、図２８に示すＤＡＨＥの注入（電子注入）が起こり、フローティングゲート電位が図２８において、電位Ｖｇ*にまで下がる。この結果、セルしきい値電圧Ｖｔｈは収束しきい値電圧Ｖｔｈｃにまで書戻される。
【００３９】
一方、収束しきい値電圧Ｖｔｈｃ以上のしきい値電圧を有するセルでは、図２８に示すＤＡＨＨの注入（ホール注入）が起こり、フローティングゲート電位が、図２８において、電位Ｖｇ*にまで上昇する。この結果、セルしきい値電圧Ｖｔｈは、収束しきい値電圧Ｖｔｈｃにまで下がることになる。
【００４０】
すなわち、収束しきい値電圧Ｖｔｈでは、ＤＡＨＥによる電子注入とＤＡＨＨによるホール注入が釣り合った状態となっている。さらに言換えれば、このようにコントロールゲートの電位がＶｇ*となっているメモリセルにおいては、フローティングゲートに対して、電子およびホールの両方が注入され続ける状態となって平衡状態となっている。
【００４１】
図３１は、ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法におけるドレイン電圧依存性を示す図である。ドレイン電圧がＶｄ＝６ＶからＶｄ＝４Ｖに低下するに従い、書戻しに要する時間が増加する。
【００４２】
図３２は、ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法で、収束しきい値電圧Ｖｔｈｃにまで達したセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【００４３】
この図３２を参照すると、ゲート電位Ｖｇ＝０Ｖにおいても、書戻されたセルでは電流が流れていることがわかる。この測定は、ドレイン電圧Ｖｄ＝１Ｖで行なっており、実際の書戻し時（Ｖｄ〜５Ｖ印加時）には、数μＡ／ビットの電流が流れている。これは、書戻し条件をＶｄ＝４Ｖで１ｓｅｃとした場合も、Ｖｄ＝６Ｖで１ｓｅｃとした場合も同様である。
【００４４】
ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法で、ビット線選択を行なわない代わりに、アレイ全体を選択した場合、仮にアレイブロックサイズが２５６ビット（１ビット線あたり）×２０４８ビット（１ワード線あたり）＝５１２Ｋビットであるものとし、さらに、収束しきい値電圧Ｖｔｈｃでのセル電流を１μＡ／ビットと仮定しても、この書戻し方法では１ブロックあたり５００ｍＡ程度の電流が流れてしまうことになる。
【００４５】
すなわち、このような方法では書戻し動作時の駆動電流が大きくなってしまうことが問題であった。
【００４６】
さらに、上述の文献３（P. Cappelletti他著「プログラム／消去サイクルにおけるフラッシュセルの不良メカニズム」ＩＥＤＭ９４，p.２９１−２９４）を参照すると、ＤＡＨＥ／ＤＡＨＨゲート電流による書戻しでは、チャネルコンダクタンスが劣化するということも報告されている。
【００４７】
これは、収束しきい値電圧Ｖｔｈにおいて電子・ホールの両方が酸化膜を介してフローティングゲートに注入され続けるため、ゲート酸化膜が劣化するためである。
【００４８】
（２−２−２） サブスレッショルドＣＨＥによる書戻し
ワード線を非選択状態に設定し、選択されたビット線上の過消去セルを自己選択的に書戻す方法としてサブスレッショルドＣＨＥによる書戻し方法が本願発明者等により提案されている。
【００４９】
図３３は、このような書戻しを行なうためのメモリセルトランジスタのドレイン部分断面の構造を示す概念図である。
【００５０】
後に詳しく説明するように、Ｐ型基板主表面のＰ+領域上にゲート酸化膜を介してフローティングゲート４が設けられる。図２７の構成とは異なり、Ｎ++ドレイン領域２ｂｂとフローティングゲート４との中間に電界緩和のためのＮ+ドレイン領域２ｂが設けられる構成となっている。
【００５１】
図３３のような構成とすることでＣＨＥ書込効率をさらに高めていくと、より低いドレイン電圧でのＣＨＥ書込が可能となる。
【００５２】
この場合、従来のＤＡＨＥ／ＤＡＨＨによる書戻しを行なう場合よりも低いドレイン電圧においては、チャネル電流がドレイン近傍の高電界領域にてエネルギ的に加速され、結果として２次的に発生したＤＡＨＥ／ＤＡＨＨの一部がゲート酸化膜に注入されることによるゲート電流Ｉｇ成分よりも、スレッショルド領域に流れるチャネル電流がドレイン近傍の高電界領域においてエネルギ的に加速され、そのチャネル電流の一部がゲート酸化膜に注入されることによるＣＨＥ成分によるゲート電流の方が大きくなることが見出されている。
【００５３】
図３４は、このようなサブスレッショルドＣＨＥによる書戻しを可能とする動作条件でのゲート電流Ｉｇのゲート電圧Ｖｇ依存性を示す図である。
【００５４】
図３４では、比較のために図２８に示した特性も併せて示している。
図２８に示したＤＡＨＥ／ＤＡＨＨによる自己選択的な書戻しとの違いは、スレッショルドＣＨＥによる書戻しでは、電子しか注入されないことにある。
【００５５】
この様子は、収束後のＶｇ−Ｉｄ特性を見ればよくわかる。
ＤＡＨＥ／ＤＡＨＨによる自己選択的な書戻しでは、電子とホールの両方が釣り合うところにしきい値電圧Ｖｔｈは収束する。したがって、図３２に示したように、収束後のメモリセルのＶｇ−Ｉｄ特性において、コントロールゲート電位Ｖｃｇ＝０Ｖの場合にもチャネル電流が流れている。言換えれば、メモリセルトランジスタは、Ｖｃｇ＝０Ｖの場合もカットオフされていない。
【００５６】
図３５は、サブスレッショルドＣＨＥによる過消去ビット書戻し方法で、収束しきい値電圧Ｖｔｈｃにまで達したセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【００５７】
図３５において、白丸印は初期特性を、白三角（上向き）印はサブスレッショルドＣＨＥによる書戻しをドレイン電圧４Ｖ、Ｖｃｇ＝０Ｖの条件で、１ｍｓｅｃ行なった後の特性を、▽印はサブスレッショルドＣＨＥによる書戻しを１ｓｅｃ行なった後の特性をそれぞれ示す。
【００５８】
サブスレッショルドＣＨＥによる過消去ビット書戻しの場合は、コントロールゲート電位Ｖｃｇ＝０Ｖの場合にわずかに流れるチャネル電流がゲートに注入されるため、収束後のメモリセルのＶｇ−Ｉｄ特性においては、チャネル電流がカットオフされる。
【００５９】
したがって、サブスレッショルドＣＨＥによる自己選択的な書戻しの場合には、収束しきい値電圧Ｖｔｈｃよりも高いしきい値Ｖｔｈにあるセル、すなわち、チャネル電流がカットオフされているセルのしきい値電圧Ｖｔｈは変動せず、収束Ｖｔｈよりも低い位置にあるセル、すなわち、チャネル電流がカットオフされていないセルのみがしきい値電圧Ｖｔｈの上昇を引き起こす。
【００６０】
図３６は、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の時間変動の初期しきい値依存性を示す図である。
【００６１】
上述のとおり、チャネル電流がカットオフされていないセルのみがしきい値電圧Ｖｔｈの上昇を引き起こすことがわかる。
【００６２】
図３７は、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束時間を説明するための図である。
【００６３】
初期しきい値が、０Ｖと１Ｖのメモリセルトランジスタについて、ドレイン電圧Ｖｄ＝４Ｖ、Ｖｃｇ＝０Ｖの条件では、ほぼ１０ｍｓｅｃ経過するとしきい値は、収束値に漸近していることがわかる。
【００６４】
図３８は、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【００６５】
図３９は、図３８よりもさらに低いドレイン電圧領域で、スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【００６６】
図４０は、２５６Ｋビットアレイに対して、スレッショルドＣＨＥによる書戻しを行なった後のしきい値電圧の分布を示す図である。
【００６７】
図４０においては、消去動作後の特性を白丸印で示し、ドレイン電圧Ｖｄ＝４．５Ｖ、コントロールゲート電圧Ｖｃｇ＝０Ｖの条件で、５０ｍｓｅｃ経過後の特性を白三角（上向き）印で示す。
【００６８】
このようなサブスレッショルドＣＨＥによる自己選択的な書戻し方法では、電子のみが注入されるため、ＤＡＨＥ／ＤＡＨＨによる書戻しで問題となるチャネルコンダクタンスの劣化は生じない。
【００６９】
以上のような書戻し方式に対する特徴をまとめると以下のようである。
Ｉ） ＣＨＥ方式による書戻し法
この場合、セルへの書込動作時と異なる電位発生を要する点が問題であり、かつ過消去セルのビット選択が必要となる。
【００７０】
さらに、書戻し時の駆動電流が大きいという問題点がある。これは、チャネル電流を積極的に流すことにより生じたＣＨＥをフローティングゲートに注入するという方式によるためである。
【００７１】
ＩＩ） ＤＡＨＥ／ＤＡＨＨゲート電流による自己選択的な書戻し法
この場合、ビット選択は不要であり、かつ自己収束的に書戻すことができるという長所を有する。電位発生も書込時とほぼ同じ設定でよい。
【００７２】
しかし、電圧低下を起こすと収束に至るまでの時間が長くなるという問題点がある。たとえば、０．１ｓｅｃから１ｓｅｃ程度の時間が必要となる場合がある。
【００７３】
さらに、書戻し時の駆動電流は大きい必要があるという問題がある。これは、収束電流がアレイ全体で流れることに起因する。さらに、電子注入とホール注入が同時に起こることによりセルのチャネルコンダクタンスが劣化するという問題がある。
【００７４】
ＩＩＩ） スレッショルドＣＨＥゲート電流による自己選択的な書戻し法
ビット選択が不要で、自己収束的に書戻せるという長所がある。電位発生も書込時とほぼ同じ設定でよい。
【００７５】
ただし、電圧低下を起こすと収束に至るまでの時間が長くなる点は、ＤＡＨＥ／ＤＡＨＨゲート電流による自己選択的な書戻し方法と同様である。
【００７６】
この場合、典型的には、書戻しに要する時間は、１００ｍｓｅｃ程度になる。
書戻しが進むにつれ、チャネル電流がカットオフされていくため、駆動電流は減少するという傾向があり、かつ電子のみが注入されるためチャネルコンダクタンスは劣化しないという利点がある。
【００７７】
以上３つの方法について比べると、少なくとも自己収束的（自己選択的）な書戻し手法の方が、過消去状態セルのビット特定に要する回路規模が小さくなり、低コスト化には有利である。
【００７８】
【発明が解決しようとする課題】
ただし、サブスレッショルドＣＨＥ方式あるいはＤＡＨＥ／ＤＡＨＨ方式による自己選択的な書戻しも、以下に説明するような問題点がある。
【００７９】
近年、単一電源フラッシュメモリへの要求が強まっており、ビット線への電位をチャージポンプ回路ＣＰで駆動する必要性がある。
【００８０】
この場合、自己選択的な書戻し手法では、メモリセルのオフリークに十分な注意を払わなければ書戻しが行なわれなくなるという問題点がある。
【００８１】
図４１は、自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【００８２】
従来の自己選択的な書戻しの消去シーケンスでは、消去シーケンスが開始されると（ステップＳ１００）、消去前の書込み動作（ステップＳ１０４）を行なった後、消去後しきい値電圧Ｖｔｈ分布において、最もしきい値が高いビットのしきい値電圧Ｖｔｈが、消去ベリファイレベル以下になるまで、消去パルスの印加（ステップＳ１０６）と、消去ベリファイ動作（ステップＳ１０８）が繰り替えされる。
【００８３】
つづいて、消去動作の完了後、書戻しパルスを加え、ビット線電位が与えられたビット線上に存在する過消去状態にあるビットを自己選択的に書戻す（ステップＳ１１０）ということが行なわれる。
【００８４】
この手法では、センス電流感度や書戻し動作を一括して行なうアレイサイズ等に十分注意した設計を行なわないと、書戻しが機能しないという場合が存在し得る。
【００８５】
図４２は、消去状態にある単位セルのゲート電位ドレイン電流特性Ｖｇ−Ｉｄ特性である。
【００８６】
フラッシュメモリの回路においては、セル電流値がある規格値に達したときのゲート電位Ｖｇの値においてしきい値電圧Ｖｔｈを定義している。
【００８７】
シングルエンドのセンスアンプの場合、このセル電流規格値を３０μＡとした場合、図４２に示したセルでの消去後のしきい値電圧Ｖｔｈは、２．４Ｖとなる。
【００８８】
注目するべきことは、このセルではゲート電位Ｖｇ＝０Ｖにおいても、〜数ｎＡ程度のオフリーク電流（以下、Ｉｏｆｆ）が流れていることである。
【００８９】
したがって、自己選択的な書戻し手法を用いた書戻し動作時（典型的には、ドレイン電圧Ｖｄ＝５Ｖかつゲート電位Ｖｇ＝０Ｖの動作条件）においては、しきい値電圧Ｖｔｈ＝２．４Ｖと非過消去状態にあるセルでさえ、微小なオフリーク電流が流れることになる。
【００９０】
すなわち、従来の消去方法では、消去ベリファイ後に書戻しを行なうため、サブスレッショルドＣＨＥを用いる自己収束的な書戻しを行なう場合においても、書戻し動作に入った際に消去後のしきい値電圧Ｖｔｈ分布によっては無視できないオフリークＩｏｆｆが存在する。すなわち、ワード線電位が０Ｖの状態においても、全セルがカットオフされているとは限らないため、このようなオフリークＩｏｆｆが流れることになる。
【００９１】
このオフリーク値に対する考慮が書戻し動作を機能させるためには重要である。以下、このオフリーク電流値の問題を例を挙げてさらに詳しく説明する。
【００９２】
図４３は、消去後のしきい値電圧Ｖｔｈの分布を示す図である。図４３においては、測定値を白丸印で示す。また、図４３において、黒丸印、黒三角（上向き）印、黒四角印、黒三角（下向き）印は、それぞれ、しきい値を２．４Ｖ，２Ｖ、１．６Ｖ、１．２Ｖとしたときのガウシアン分布を示す。テイルビット（分布の裾のビット）のふるまいを除けば、ほぼしきい値電圧Ｖｔｈの分布がガウシアン分布で近似できることがわかる。
【００９３】
図４４は、このような近似の下に、消去しきい値Ｖｔｈ分布（１Ｍビットのメモリセルについての分布）でのオフリークの総和を計算した結果を示す図である。消去しきい値Ｖｔｈ分布の位置に依存して、オフリーク値は変化する。
【００９４】
図４４では、各消去しきい値Ｖｔｈ分布において、それぞれのしきい値Ｖｔｈに位置するビットオフリークの総和を縦軸に示している。消去しきい値Ｖｔｈ分布が低Ｖｔｈ側にシフトするのに従い、オフリーク値は増加する。
【００９５】
図４５は、センス電流感度３０μＡでしきい値電圧Ｖｔｈを定義した場合に、６４ＫＢ（５１２Ｋビット）ブロックの消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和を示す図である。すなわち、図４５においては、図４４における各しきい値電圧Ｖｔｈの値を足し合せたものを縦軸に示している。
【００９６】
この図４５でのブロック内オフリークの総和を計算するにあたり、消去しきい値Ｖｔｈ分布はガウシアンであるものと近似し、横軸は消去しきい値Ｖｔｈ分布のピーク位置を示している。
【００９７】
しきい値分布におけるピーク値Ｖｔｈ．ｐｅａｋ（２．５Ｖ）の場合、オフリークの総和は４ｍＡに達している。この４ｍＡという値は、以下の意味で、通常の回路構成に対して大きすぎる値である。
【００９８】
つまり、上述のとおり、一般に、フラッシュメモリの製品規格としては外部単一電源が要求されている。このため、書込動作時のビット線電流駆動にはチャージポンプ回路ＣＰが用いられている。チャージポンプの方式・面積にもよるが、電流値にして数ｍＡ程度がチャージポンプ駆動の上限である。
【００９９】
駆動上限以上の電流値になると、チャージポンプからの所望の電圧を取出すことができなくなり、その出力電圧が降下してしまう。書戻し動作時にも、ビット線には、このチャージポンプ回路ＣＰによって電圧が印加されている。
【０１００】
通常、消去しきい値Ｖｔｈの消去ベリファイ値、すなわち消去しきい値Ｖｔｈ分布において最もしきい値Ｖｔｈが高いビットの値は、３．５Ｖ程度に設定されている。また、消去しきい値Ｖｔｈ分布の広がりは、半値幅で〜１Ｖ程度であるため、（図４３を参照）、消去しきい値分布のピーク値Ｖｔｈ．ｐｅａｋは２．５Ｖ程度になり得る。
【０１０１】
すなわち、通常の消去を行なった状態で、図４５により、既に消去しきい値Ｖｔｈ分布のオフリークの総和がチャージポンプの駆動電流の上限値程度となってしまう。
【０１０２】
チャージポンプがドライブできる電圧は、その駆動電流上限値以上になると極端に低下する。一方、サブスレッショルドＣＨＥによる書戻し特性は、図３８および図３９に示したように、ビット線電圧が低下すると極端に遅くなる。
【０１０３】
したがって、上述のように通常の消去を行なった状態で、既に消去しきい値Ｖｔｈ分布のオフリークの総和がチャージポンプの駆動電流の上限値程度になるような場合には、ビット線にドライブされる電圧が低下し、結果として書戻しが十分に機能しない、すなわち過消去不良が救済されないことが起こり得る。
【０１０４】
以上をまとめると、消去しきい値Ｖｔｈのオフリークの総和により、ビット線電位が低下し書戻しが機能しなくなることが自己選択的な書戻し動作においては問題となる。
【０１０５】
本発明は、上記のような問題点を解決するためになされたものであって、その目的は、自己選択的な書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置であって、オフリーク電流によって、書戻し動作時のビット線電位の低下を抑制することが可能な不揮発性半導体記憶装置を提供することである。
【０１０６】
【課題を解決するための手段】
請求項１記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、外部電源電位を受けて、内部電源電位を生成する内部電源回路と、コマンド信号に応じて、不揮発性半導体記憶装置の動作を制御する制御回路と、複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、メモリセルアレイは、それぞれ、一括したメモリセルトランジスタへの消去パルス印加と消去ベリファイ動作とを繰り返すことにより、消去動作を行なう単位となる複数のメモリセルブロックに分割され、メモリセルトランジスタのしきい値判定のための基準電位を生成するための基準電位生成回路と、メモリセルトランジスタを選択し、消去ベリファイ動作において選択されたメモリセルトランジスタに基準電位を、消去ベリファイ完了後に行なわれる書戻し動作において選択されたメモリセルトランジスタに内部電源電位を、それぞれ選択的に供給するためのセル電位供給回路と、選択されたメモリセルトランジスタからデータの読出を行ない、かつ、書戻し動作において選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ部とをさらに備え、センスアンプのしきい値判定における電流感度は、消去ベリファイ完了後において、書戻し動作を一括して行なう複数のメモリセルトランジスタのオフ状態でのリーク電流の総和が、内部電源回路の電流駆動能力の範囲内となるように設定される。
【０１０７】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成に加えて、各メモリセルトランジスタは、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１および第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、第１および第２の拡散層とチャネル領域との間に、２層ゲート電極とはオーバラップしないように形成される第２導電型の電界緩和層とを含む。
【０１０８】
請求項３記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成に加えて、書戻し動作においては、コントロールゲートの電位を不活性レベルに保持し、第１および第２の拡散層の一方は接地電位に、第１および第２の拡散層の他方は所定の電位に設定して、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しを行なう。
【０１０９】
請求項４記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、外部電源電位を受けて、内部電源電位を生成する内部電源回路と、コマンド信号に応じて、不揮発性半導体記憶装置の動作を制御する制御回路と、複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、メモリセルアレイは、それぞれ、一括したメモリセルトランジスタへの消去パルス印加と消去ベリファイ動作とを繰り返すことにより、消去動作を行なう単位となる複数のメモリセルブロックに分割され、メモリセルトランジスタのしきい値判定のための基準電位を生成するための基準電位生成回路と、メモリセルトランジスタを選択し、消去ベリファイ動作において選択されたメモリセルトランジスタに基準電位を、消去ベリファイ完了後に行なわれる書戻し動作において選択されたメモリセルトランジスタに内部電源電位を、それぞれ選択的に供給するためのセル電位供給回路と、選択されたメモリセルトランジスタからデータの読出を行ない、かつ、書戻し動作において選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ部とをさらに備え、基準電位は、消去ベリファイ完了後において、書戻し動作を一括して行なう複数のメモリセルトランジスタのオフ状態でのリーク電流の総和が、内部電源回路の電流駆動能力の範囲内となるように設定される。
【０１１０】
請求項５記載の不揮発性半導体記憶装置は、請求項４記載の不揮発性半導体記憶装置の構成に加えて、各メモリセルトランジスタは、半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１および第２の拡散層と、第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、第１および第２の拡散層とチャネル領域との間に、２層ゲート電極とはオーバラップしないように形成される第２導電型の電界緩和層とを含む。
【０１１１】
請求項６記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成に加えて、書戻し動作においては、コントロールゲートの電位を不活性レベルに保持し、第１および第２の拡散層の一方は接地電位に、第１および第２の拡散層の他方は所定の電位に設定して、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しを行なう。
【０１１８】
請求項７記載の不揮発性半導体記憶装置の消去方法は、不揮発性半導体記憶装置の消去方法であって、複数のメモリセルトランジスタを含むメモリセルブロックに対する一括した消去動作を行なうステップと、ワード線を非選択状態として、選択されたビット線上において過消去状態にあるメモリセルに対する自己選択的な書戻し動作を、複数のメモリセルトランジスタに対して一括して行なうステップと、メモリセルトランジスタのしきい値が所定のベリファイレベル以下となるまで、消去動作と書戻し動作を繰り返すステップと、消去動作を所定回数行なうまでは、消去動作とメモリセルトランジスタのしきい値が所定のベリファイレベル以下となるかを判定する動作を繰り返すステップとを備える。
【０１２０】
請求項８記載の不揮発性半導体記憶装置の消去方法は、請求項７記載の不揮発性半導体記憶装置の消去方法の構成に加えて、消去動作の回数の増加にともなって、消去動作においてメモリセルトランジスタに与えられる消去パルスのパルス幅を減少させるステップをさらに備える。
【０１２１】
請求項９記載の不揮発性半導体記憶装置の消去方法は、メモリセルブロック内のメモリセルトランジスタのしきい値が第１の所定のベリファイレベル以下となるまで、メモリセルブロックに対する一括した消去動作を繰り返すステップと、メモリセルブロック内のメモリセルトランジスタのしきい値が第１の所定のベリファイレベル以下となった後に、メモリセルブロックに対する一括した消去動作を行なうステップと、ワード線を非選択状態として、選択されたビット線上において過消去状態にあるメモリセルに対する自己選択的な書戻し動作を、複数のメモリセルトランジスタに対して一括して行なうステップと、メモリセルトランジスタのしきい値が第１の所定のベリファイレベルよりも低い第２の所定のベリファイレベル以下となるまで、消去動作と書戻し動作を繰り返すステップとを備える。
【０１２３】
【発明の実施の形態】
［実施の形態１］
［不揮発性半導体記憶装置の構成］
図１は、本発明の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【０１２４】
図１を参照して、半導体記憶装置１０００は、内部にＲＯＭを用い、このＲＯＭに保持しているプログラムコードと外部から与えられるコマンド信号に基づき書込および消去の制御を行なうＣＰＵ２０と、ＣＰＵ２０より制御されて、出力電位Ｖｏｕｔ＋を発生させる正電圧発生回路４０と、ＣＰＵ２０に制御されて、出力電位Ｖｏｕｔ−を発生させる負電圧発生回路８０と、ベリファイ動作においてワード線に供給するベリファイ電圧Ｖｖｅを発生するベリファイ電圧発生回路１００と、ワード線駆動電位ＶWLを発生させるワード線ブースト回路１２０と、ＣＰＵ２０によって制御され、出力電位Ｖｏｕｔ＋、Ｖｏｕｔ−および電位ＶWLを受けて、各内部回路に分配するディストリビュータ１４０とを含む。
【０１２５】
正電圧発生回路４０および負電圧発生回路８０は、接地電位ＧＮＤと外部電源電位Ｖｃｃとを受けて動作するチャージポンプ回路を含む。
【０１２６】
半導体記憶装置１０００は、さらに、メモリセルアレイ２６０を含む。メモリアレイ２６０は、それぞれが分離されたウェル（ＷＥＬＬ）の内部に形成されるメモリブロックＭＢＬ０〜ＭＢＬｎを含む。不揮発性半導体記憶装置１０００の消去動作は、このメモリブロックＭＢＬ０〜ＭＢＬｎの各々を単位として行なわれる。
【０１２７】
メモリブロックＭＢＬ０は、メモリセル３０、３２と、セレクトゲート２８とを含む。メモリブロックＭＢＬ０では、Ｘデコーダ１８０によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセルが選択される。書込み動作においては、この選択されたメモリセルは、メインビット線ＭＢＬからセレクトゲート２８およびサブビット線ＳＢＬを介して、データに対応する信号を受けてデータ保持を行なう。
【０１２８】
図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０、ＷＬ１およびソース線ＳＬに対応するメモリセル３０，３２およびセレクトゲート２８が代表的に図示されている。
【０１２９】
すなわち、図１に示したメモリセルアレイ２６０は、ビット線がメインビット線ＭＢＬとサブビット線ＳＢＬに階層化された、いわゆるＤＩＮＯＲ型のメモリセルアレイ構造を有する。
【０１３０】
半導体記憶装置１０００は、さらに、アドレス信号ＡＤＲを受けるアドレスバッファ１６０と、アドレスバッファからアドレス信号を受けて、ディストリビュータから電位の供給を受け、セレクトゲートＳＧＬ、ワード線ＷＬ０、ＷＬ１、ソース線ＳＬおよびウェルの各電位を決定するＸデコーダ１８０と、データ入出力信号ＤＩＯを授受するための入出力バッファ２２０と、アドレスバッファ１６０からのアドレス信号を受けデコードするＹデコーダ２００と、読出動作時にデータ読出しを行ない、ベリファイ動作時に選択されたメモリセルトランジスタのしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ帯２１０と、Ｙデコーダ２００の出力に応じてデータ入出力信号に対応しメインビット線ＭＢＬに高電圧を印加し、また、読出し動作ではカラム選択を行ない、メインビット線ＭＢＬとセンスアンプとを選択的に接続するためのコラム系制御回路２４０とを含む。
【０１３１】
Ｘデコーダは、図示しないが、ワード線を選択するためのＷＬデコーダと、セレクタゲートを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域を選択するＷＥＬＬデコーダと、ソース線を選択するためのＳＬデコーダとを含む。
【０１３２】
ＹＫ制御回路２４０は、ラッチ回路を有しラッチしているデータに基づき書込時にメインビット線ＭＢＬに高電圧を印加するかどうかを決定するページバッファとを含む。
【０１３３】
ＷＬブースト回路１２０は、高速アクセスを実現するために読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに与える周波数電位を発生する回路である。
【０１３４】
以上の説明では、便宜上、メモリセルアレイは、ＤＩＮＯＲ型構成を有するものとしたが、以下の説明で明らかとなるように、本発明はこのような場合に限定されることなく、たとえば、いわゆる、ＮＯＲ型メモリセルアレイを有する不揮発性半導体記憶装置にも好適に適用可能であって、より一般的にフローティングゲート構造を有するメモリセルトランジスタで構成される不揮発性半導体装置に適用可能なものである。
【０１３５】
図１に示したメモリセルトランジスタ３０、３２等は、前述したサブスレッショルドＣＨＥ書戻し動作が可能な構造を有しているものとする。以下に、その構造と製法について簡単に説明する。
【０１３６】
図２は、図１に示したメモリセル３０の構造を示す断面概略図である。
また、図３は図２中で点線の円Ｘで示した部分を拡大して示す断面図である。
【０１３７】
図３は、セルトランジスタのドレイン近傍のセル構造における不純物プロファイルを示している。
【０１３８】
さらに、図４（ａ）〜（ｄ）は図２のメモリセルトランジスタの製造手順を示す工程図である。
【０１３９】
図２および３を参照して、Ｐ型半導体基板（半導体基板）１の主表面に、高濃度のＰ型領域即ちＰ＋領域（第１導電型領域）１ａが設けられる。このＰ＋領域１ａ上に、第１のゲート絶縁膜（ゲート絶縁膜）３、多結晶シリコン等により構成されるフローティングゲート４、リーク防止対策のため酸化膜、窒化膜、酸化膜の３層構造を有しＯＮＯと略称される第２のゲート絶縁膜５、多結晶シリコン等により構成されるコントロールゲート６が積層された後、ゲート形状に加工されている。ソース側、ドレイン側には、それぞれ絶縁膜であるサイドウォール７ａ，７ｂが設けられている。これらのフローティングゲート４、第２のゲート絶縁膜５、コントロールゲート６により２層ゲート電極が構成される。
【０１４０】
２層ゲート電極に近接して、高濃度のＮ型領域、即ちＮ＋領域２ｂ、２ｂ’が設けられる。Ｎ＋領域２ｂ’は電界緩和層としてのＮ＋ドレイン領域であり、サイドウォールをスペーサとして、それぞれ更に高濃度のＮ型ソース領域およびドレイン領域、即ちＮ＋＋ソース領域２ａａ、ドレイン領域２ｂｂが設けられる。
【０１４１】
以下、図４を参照して、メモリセルトランジスタ３０の製造方法を説明する。まず、チャネル領域即ちＰ＋領域１ａの構造を作成するため、図４（ａ）に示すように、Ｐ型半導体基板１の表面層におけるＰ濃度が１×１０18ｃｍ-3程度にボロンＢ等のイオン注入によりチャネルドープを行なう。例えば、ドープ後の熱処理の条件にもよるが、注入されたボロンはＰ型半導体基板１にその表面から約０．４μｍ程度の深度まで熱処理の結果拡がりＰ＋領域１ａが形成できる。具体的には、ボロンを４×１０13ｃｍ-2以上注入すれば、Ｐ＋領域１ａのＰ濃度は４×１０13／０．４μｍ＝１×１０18ｃｍ-3となる。
【０１４２】
次に、図４（ｂ）に示すように、Ｐ型半導体基板１に第１のゲート絶縁膜３を介してフローティングゲート４を形成し、さらに第２のゲート絶縁膜５を介してコントロールゲート６を形成したのち２層電極を完成する。これに続けて、セルドレイン構造を形成するため、この２層電極をマスクとして砒素Ａｓ等をイオン注入してＮ＋ドレイン領域２ｂを作成して熱処理をすれば、Ｎ＋ドレイン領域２ｂが表層より約０．２μｍ程度の深度にまで拡がる。
【０１４３】
例えば、次工程のサイドウォール７ａ，７ｂの形成前（図４（ｂ）参照）に砒素Ａｓ等を１×１０15ｃｍ-2以下で注入すれば、約５×１０19ｃｍ-3程度の濃度を有するＮ＋ドレイン領域２ｂが得られる。
【０１４４】
次に、図４（ｃ）に示すように、これらの上面に所定の厚さの絶縁膜を形成し、この酸化膜を異方性全面エッチングするとサイドウォール７ａ，７ｂがゲート電極の側面に形成される。この表面構成に対して、図４（ｄ）に示すように、高濃度のＡｓ等をイオン注入すれば、２層電極およびサイドウォールがマスクとなって更に高濃度のＮ＋＋ソース、ドレイン領域２ａａ，２ｂｂが得られるとともに、電界緩和層としてのＮ＋ドレイン領域２ｂ’がこれに隣接して得られる。
【０１４５】
その後、図示しないが、全面に層間絶縁膜を形成し、Ｎ＋＋のソース領域２ａａおよびドレイン領域２ｂｂの存在するＰ型半導体基板１に到達するように層間絶縁膜の一部を開口し、コンタクト孔を形成する。さらに、アルミニウム等の金属膜を蒸着法、スパッタ法、化学気相成長法等により成膜し、レジスト等でパターニングしてソース電極Ｖｓおよびドレイン電極Ｖｄを形成すれば、当該発明による不揮発性半導体記憶装置（たとえば、、フラッシュメモリ）のセル構造が完成する。
【０１４６】
以下、さらに、このフラッシュメモリのセル構造における特徴部分について説明する。
【０１４７】
図２と図３の不純物プロファイルに関しては、トランジスタのホットキャリア劣化（ドレインアバランシェ電流の発生）を抑制するためには、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を用いれば良いことが一般的に知られている。そこで、図１の不揮発性半導体記憶装置１０００では、ＣＨＥにより電子書込みを行なうフラッシュメモリのメモリセル（以下、単にセルという）において、Ｐ＋領域１ａと接するＮ＋ドレイン領域２ｂのサイドウォール下部近傍で、Ｎ＋拡散層の濃度を低下したＮ＋ドレイン領域２ｂ’を生成しドレインアバランシェの発生を抑えるとともに、これに隣接するＰ＋領域１ａの濃度を高くしてＣＨＥ効率を稼ぐようにしている。
【０１４８】
例えば、図５はこの発明のセル構造のドレイン端部近傍におけるチャネル表面での不純物分布を示すグラフ図であり、従来セル構造と比較して掲載してある。図５において、ｃａは従来セル構造のカーブで、ｃｂはこの発明のセル構造のカーブであり、表層位置Ｐ１〜Ｐ２がサイドウォール７ｂ（ＳＷ領域）下方部に相当する。ここで、Ｎ＋ドレイン領域２ｂの形成としては、砒素Ａｓ濃度をＡｓ＜１×１０15ｃｍ-2程度に注入量を抑えた。この結果、サイドウォール７ｂ下部のＮ＋ドレイン領域２ｂの濃度は１×１０19ｃｍ-3以上は確保したが、従来の１×１０20ｃｍ-3に比べ低い設定で済んでいる。
【０１４９】
また、Ｎ＋ドレイン領域２ｂのＮ＋濃度を下げたことによりドレイン近傍での電界が緩和されＣＨＥ効率が下がるという不具合に対しては、Ｐ＋領域１ａの濃度を従来の１×１０18ｃｍ-3以下より濃く形成（１×１０18ｃｍ-3以上）とすることにより回避した。
【０１５０】
さらに、ＮＯＲ型フラッシュメモリのセル構造としては、ドレイン近傍にて隣接するＰ＋領域１ａの濃度が１×１０18ｃｍ-3以上であり、かつそのＰ＋領域１ａに接するＮ＋ドレイン領域２ｂの濃度が１×１０20ｃｍ-3以下となるように設定した。その結果、収束Ｖｔｈでチャネル電流がカットオフされる特徴が得られた。
【０１５１】
［実施の形態１の書戻し動作］
次に上記セル構造の動作について説明する。
【０１５２】
セルへの書込みは、ＣＨＥ方式によるもので、ドレイン近傍の急峻な電界で加速されたチャネル電子のうち、第１のゲート絶縁膜３のバリア高さ以上に加速された高エネルギ電子をフローティングゲート４に注入することにより行なう。一方、セルへの書戻しは、アレイ全体のビット線に対して書込み時と同じドレイン電圧Ｖｄを与え、かつゲート電位Ｖｃｇは例えばＧＮＤレベル（０Ｖ）に保持する（Ｖｓ＝Ｖｓｕｂ＝ＧＮＤ）ことにより行なう。
【０１５３】
この結果、収束時のチャネル電流がカットオフされるように自己収束的に過消去セルを書き戻すことが可能となる。また、基板にバックゲート電位（負バイアス）を加えＣＨＥの書込み効率を高める（Ｖｓ＝ＧＮＤ，Ｖｓｕｂ＜０Ｖ）こともできる。
【０１５４】
図２に示したメモリセルトランジスタは上記のセル構造を備えたので、従来のようなセルアレイのビット線全体に電位を与え、コントロールゲートを全てＧＮＤレベルに保持したまま、過消去セルを選択するという段階を踏む必要なしに、選択的に収束Ｖｔｈ以下のセルのＶｔｈを収束Ｖｔｈｃまで高速に書き戻すことができる。しかも、収束Ｖｔｈｃ状態ではセル電流がカットオフされるため、Ｖｔｈが収束するにしたがい消費電流を抑制することができる。
【０１５５】
実施の形態１では、以下に説明するように、不揮発性半導体記憶装置１０００の構成において、ワード線が非選択状態であってビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、上記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶装置において、オフリークの観点からメモリセルのしきい値電圧Ｖｔｈを規定するセンス電流アンプの電流感度を決めることを特徴とする。
【０１５６】
図４５に示したように、セルカップリングが０．７程度（セルＶｇ−Ｉｄ特性が図４２に示すような特性を有する）においては、センス電流感度３０μＡでの消去しきい値Ｖｔｈピークが２．５Ｖの場合に、消去しきい値Ｖｔｈ分布のオフリークは４ｍＡ程度と、チャージポンプの駆動電流上限値となる。
【０１５７】
ここで、セルカップリングαｃｇとは、Ｃｏｎｏをコントロールゲート電極とフローティングゲート電極との間の容量とし、Ｃｓｕｂをフローティングゲート電極と基板との間の容量とし、Ｃｄをフローティングゲート電極とドレイン領域との間の容量とし、Ｃｓをフローティングゲート電極とソース領域との間の容量とするとき、以下の式で表される。
【０１５８】
αｃｇ＝Ｃｏｎｏ／（Ｃｏｎｏ＋Ｃｄ＋Ｃｓｕｂ＋Ｃｓ）
セルカップリングを大きくすることは、コントロールゲート電極に印加する電圧が効率良くフローティングゲート電極に伝わり、ひいては、ゲート酸化膜にも電界が効率良く印加されること意味する。このことは、また、消去動作等においてコントロールゲート電極に印加する電圧の絶対値を小さくすることができることを意味する。
【０１５９】
通常、セル特性を維持するためにセルカップリングは０．７を保つようにトンネル酸化膜厚・ＯＮＯ膜厚・チャネル幅などのセル形状因子はスケーリングされている。
【０１６０】
また、消去後しきい値電圧Ｖｔｈ分布の広がりを制御することは困難であり、大量生産時の製造ばらつき等を考慮すると、その半値幅は〜１Ｖ程度は見込んでおく必要がある。
【０１６１】
したがって、上記センス電流感度３０μＡという値が、消去しきい値電圧Ｖｔｈのピーク位置Ｖｔｈ．ｐｅａｋを規定することになる。
【０１６２】
そこで、本発明に係る自己選択的な書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置では、センス電流感度の上限値を以下に説明するようにして規定する。
【０１６３】
図６は、センス電流感度を図４５の場合よりも、さらに下げた場合の６４ＫＢ（５１２Ｋビット）ブロックの消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和のピークしきい値電圧Ｖｔｈ．ｐｅａｋ依存性を示す図である。
【０１６４】
センス電流感度を２０μＡと下げたことにより、チャージポンプの駆動電流上限値４ｍＡとなるしきい値電圧のピーク値Ｖｔｈ．ｐｅａｋの値は２．１Ｖとなる。すなわち、センス電流感度が３０μＡの場合に比べ、そのピークしきい値電圧Ｖｔｈ．ｐｅａｋの値は０．４Ｖ程度低くなる。すなわち、より消去しきい値Ｖｔｈ分布が低い状態にシフトしたとしても、サブスレッショルドＣＨＥによる書戻しが十分に機能することを示している。
【０１６５】
つまり、従来は、センスアンプの電流感度は、第１にアクセス速度の向上という観点からは、センス電流感度（センス判定を行なうドレイン電流値Ｉｄ）を上昇させることが望ましく、第２にセンスアンプの消費電流の低減という観点からは、センス電流感度を低減することが望ましいというトレードオフにより規定されていた。
【０１６６】
これに対して、実施の形態１の不揮発性半導体記憶装置１０００においては、上記第１および第２の条件に加えて、ビット線をチャージポンプ回路ＣＰにより駆動し、かつ、自己選択的な書戻しを行なうにあたり、消去動作完了後のしきい値電圧Ｖｔｈの分布に対応する消去ブロック（図１のメモリブロックＭＢＬ０〜ＭＢＬｎの各々）あたりのオフリークの総和が、チャージポンプ回路ＣＰの駆動能力よりも低いこととの第３の条件により、センス電流感度を規定するものである。
【０１６７】
通常、消去ベリファイレベルを３．５Ｖに設定した場合のしきい値電圧ピークＶｔｈ．ｐｅａｋ＝２．５Ｖという条件では、オフリーク値がチャージポンプ駆動限界に比べて十分低い。したがって、チャージポンプ出力電圧が所望の値、たとえば５Ｖ程度の値を確実に維持することができるので、十分な書戻しを行なうことが可能となる。
【０１６８】
［実施の形態２］
実施の形態２では、以下に説明するように、不揮発性半導体記憶装置１０００の構成において、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、上記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶装置において、オフリークの観点から消去ベリファイレベルの下限を決めることを特徴とする。
【０１６９】
すなわち、実施の形態２の不揮発性半導体記憶装置の構成としては、以下に説明する消去ベリファイレベルの設定以外は、実施の形態１の不揮発性半導体記憶装置１０００と同様の構成を有する。
【０１７０】
すなわち、実施の形態１で述べたとおり、図４５に示すようにセルカップリングが０．７程度（セルＶｇ−Ｉｄ特性が図４２に示すような特性を有する）の場合、センス電流感度３０μＡにおいて、消去ベリファイレベルを３．５Ｖと設定し、かつ、消去分布の半値幅を〜１Ｖと仮定した消去Ｖｔｈピークが２．５Ｖである場合には、消去しきい値Ｖｔｈ分布のオフリークは４ｍＡ程度とチャージポンプの駆動電流上限値となる。
【０１７１】
通常、セル特性を維持するためにせるカップリングは０．７を保つようにトンネル酸化膜厚、ＯＮＯ膜厚、チャネルは場などのセル形状因子はスケーリングされている。また、上述のとおり、消去後しきい値Ｖｔｈ分布の広がりの半値幅は〜１Ｖを見込む必要がある。
【０１７２】
したがって、上記消去ベリファイレベルの３．５Ｖという値が、消去Ｖｔｈのピーク位置Ｖｔｈ．ｐｅａｋを規定することになる。
【０１７３】
そこで、実施の形態２におけるサブスレッショルドＣＨＥによる書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置においては、消去ベリファイレベルの下限値を以下のように規定する。
【０１７４】
すなわち、図４５において、消去ベリファイレベル（消去ベリファイ動作時にワード線に印加する電位）の下限値を３．５Ｖとすれば、センス電流感度が３０μＡの条件でも、しきい値分布の半値幅は〜１Ｖ程度であるので、それに対応するＶｔｈピークの値は２．５Ｖととなり、オフリーク値がチャージポンプ駆動限界に比べて十分低い。それ以上の消去ベリファイレベルの場合、オフリークの総和は４ｍＡ以下となり、サブスレッショルドＣＨＥによる書戻しが十分に機能することになる。
【０１７５】
図７は、以上の説明したような消去後のしきい値分布を規定する要因を示す概念図である。
【０１７６】
図７を参照して、読出し動作においてワード線に印加される電位をＶWLとするとき、従来においては、ベリファイレベルを規定していたのは、第１には、読出し動作時において電位ＶWLが設計値から±δＶWL振れることを見越した上で、消去後のしきい値分布の上限に対して、ＶWL―δＶWLから値ＣＶ１だけマージンがあるようにベリファイレベルを設定する必要があるという条件であり、第２には、消去後のしきい値分布の下限に対して、消去後のしきい値分布のうち低しきい値のメモリセルについて過消去が生じないように値ＣＶ２についてのマージンが必要であるとの条件である。
【０１７７】
これに対して、実施の形態２の不揮発性半導体記憶装置１０００においては、上記第１および第２の条件に加えて、ビット線をチャージポンプ回路ＣＰにより駆動し、かつ、自己選択的な書戻しを行なうにあたり、消去動作完了後のしきい値電圧Ｖｔｈの分布に対応する消去ブロック（図１のメモリブロックＭＢＬ０〜ＭＢＬｎの各々）あたりのオフリークの総和が、チャージポンプ回路ＣＰの駆動能力よりも低いとの第３の条件を満たすような消去後しきい値分布を得られるように、消去後しきい値分布のピークに対して値ＣＶ３のマージンを与えるとの条件により、ベリファイレベルを規定するものである。
【０１７８】
このようにしてベリファイレベルを規定することでも、簡単な回路構成で、安定した書戻し動作を実現できる。
【０１７９】
図８は、メモリセル単体のしきい値電圧Ｖｔｈとオフリークの大きさとの関係を示す図である。
【０１８０】
しきい値電圧Ｖｔｈ（センスアンプ電流感度３０μＡ）の増加に伴ない、オフリーク電流は単調に減少しており、このことから、たとえば、消去ブロック内のしきい値分布における下限のしきい値Ｖｔｈの値が、オフリーク電流をいくらに抑えるかと言う観点から規定されることが分かる。
【０１８１】
また、図９は、しきい値Ｖｔｈ（センスアンプ電流感度３０μＡ）の書戻し時間依存性を示す図である。
【０１８２】
図９においては、ドレイン電圧Ｖｄをパラメータとし、Ｖｄ＝４．００Ｖ，４．２５Ｖ，４．５０Ｖ，５．００Ｖの各場合を示している。
【０１８３】
ドレイン電圧Ｖｄ＞４Ｖであれば、書戻し時間は１ｍｓｅｃ程度で十分であり、従来法に比べて高速な書戻しを行なうことが可能であるのが分かる。
【０１８４】
［実施の形態３］
実施の形態３の不揮発性半導体記憶装置においては、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、前記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶素子において、オフリークの観点から書戻しを一括して行なうサブブロックのビット数が、そのサブブロックが属し一括して消去される消去ブロックのビット数よりも少ないことを特徴とする。
【０１８５】
フラッシュメモリでは、消去動作はビット数に対して一括して行なわれる。それらビットの集合をブロックと称する。ユーザの利便性等を考慮すると、６４ＫＢ（５１２Ｋビット）程度の大きさが１ブロックとして取扱われることが多い。
【０１８６】
しかし、図４５により、セルカップリングが０．７程度であって、センス電流感度３０μＡにおいて消去ベリファイレベルを３．５Ｖと設定し、かつ、消去分布の半値幅を〜１Ｖと仮定したときの消去しきい値Ｖｔｈピークが２．５Ｖとなる場合には、消去しきい値Ｖｔｈ分布のオフリークは４ｍＡ程度とチャージポンプの駆動電流上限値となっていた。
【０１８７】
すなわち、このブロックを一括して書戻す場合、消去しきい値Ｖｔｈ分布の微妙な変動、たとえば低しきい値Ｖｔｈ側へのシフト等が、書戻し特性に大きく影響を与えることになる。
【０１８８】
そこで、実施の形態３のサブスレッショルドＣＨＥによる書戻しを消去ベリファイ完了後に行なう不揮発性半導体記憶装置では、消去ブロックに比べて、書戻しを行なう際に同時にビット線電位が与えられるビットの数を少なく設定する。これを、「書戻しのサブブロック」と以下称することとし、消去動作を一括しておこなう「消去ブロック」と区別する。
【０１８９】
図１０および図１１は、サブブロックサイズを２ＫＢとした場合のオフリークの総和のしきい値電圧ピーク依存性を計算した結果を示す図である。
【０１９０】
図１０はセンスアンプの電流感度が３０μＡの場合を、図１１はセンスアンプの電流感度が２０μＡの場合をそれぞれ示す。
【０１９１】
チャージポンプ駆動電流律速に達するしきい値電圧ピークＶｔｈ．ｐｅａｋの値を２．１Ｖと下げることができている。
【０１９２】
すなわち、実施の形態３の手法においては、６４ＫＢ消去ブロックを、たとえば、２ＫＢブロック×３２分割し、各サブブロックごとに書戻しを行なう構成とする。
【０１９３】
このような方法では、オフリーク値が十分に低くできるため、各サブブロックごとの書戻し時間は、消去ブロックを一括して書戻す場合に比べて、より短く設定することが可能である。
【０１９４】
［実施の形態４］
実施の形態４の不揮発性半導体記憶装置においては、ワード線が非選択状態にあってビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、前記書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶素子であって、さらに、オフリークの観点から書戻しを一括して行なうサブブロックのビット数が、そのサブブロックが属し一括して消去される消去ブロックのビット数よりも少ないことを特徴とする不揮発性半導体記憶装置において、上記サブブロックにおいては、そのサブブロックに属するビットが共通したセンスアンプによって読出されることを特徴とする。
【０１９５】
フラッシュメモリでは、ブロック内のビットを複数のセンスアンプ２１０を使って読出す。言換えると、センスアンプ２１０を使って、各メモリセルのしきい値電圧Ｖｔｈの状態を判定している。
【０１９６】
図１２は、実施の形態４のメモリセルアレイとセンスアンプの配置を示す概略ブロック図である。
【０１９７】
すなわち、図１に示した不揮発性半導体記憶装置１０００の構成において、消去単位であるメモリブロックＭＢＬ０〜ＭＢＬｎの各々は、たとえば、３２個のサブブロックＳＢＫ０〜ＳＢＫ３１に分割されている。
【０１９８】
各サブブロックには６４本のサブビット線ＳＢＬが配置され、各メモリブロックに共通にメインビット線ＭＢＬが設けられているものとする。すなわち、例えば、列方向に配置される（ｎ＋１）個のサブブロックＳＢＫ０に共通に６４本のメインビット線ＭＢＬが設けられている。
【０１９９】
また、コラム系制御回路２４０には、各サブブロックに対応して、Ｙゲート部ＹＧ０〜ＹＧ３１が設けられ、センスアンプ帯２１０も各サブブロックに対応してセンスアンプサブブロックＳＡ０〜ＳＡ３１に分割されているものとする。
【０２００】
つまり、Ｙゲート部ＹＧ０〜ＹＧ３１の各々は、６４本のメインビット線を選択し、対応するセンスアンプサブブロックＳＡ０〜ＳＡ３１のうちの一つのセンス回路に接続する。つまり、センスアンプサブブロックＳＡ０〜ＳＡ３１の各々は、他のセンスアンプサブブロックに対して独立して動作可能な構成となっている。
【０２０１】
書戻しの際に、このセンスアンプサブブロックを共通とするサブブロックのメインビット線をＹゲート部で一括して選択することにより、少ないオフリークによって書戻し動作を確実に行なうことが可能となる。
【０２０２】
なお、以上の説明では、不揮発性半導体記憶装置１０００のメモリセルアレイがＤＩＮＯＲ型であることに対応して、センスアンプサブブロックおよびＹゲート部は、複数のメモリブロックＭＢＬ０〜ＭＢＬｎに共通に設けられる構成とした。
【０２０３】
しかしながら、たとえば、ＮＯＲ型のメモリセルアレイに対しては、各メモリブロックＭＢＬ０〜ＭＢＬｎごとに、センスアンプサブブロックおよびＹゲート部が設けられる構成としても良い。この場合も、センスアンプサブブロックに対応する書戻しサブブロックのビット線をＹゲート部で一括して選択することにより、少ないオフリークによって書戻し動作を確実に行なうことが可能となる。
【０２０４】
［実施の形態５］
実施の形態５の不揮発性半導体記憶装置においては、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう不揮発性半導体記憶装置であって、かつ、書戻し動作を消去ベリファイ完了後に行なう不揮発性半導体記憶素子で、さらに、オフリークの観点から書戻しを一括して行なうサブブロックのビット数が、そのサブブロックが属し、一括して消去される消去ブロックのビット数よりも少ないことを特徴とする不揮発性半導体素子であって、上記サブブロックは、そのサブブロックに属するビットが共通したセンスアンプによって読出されることを特徴とする不揮発性半導体記憶素子において、サブブロックのオフリーク値をセンスアンプによって判定し、ある臨界値以上となっているサブブロックに対してのみ書戻しを行なうことを特徴とする。
【０２０５】
実施の形態４で説明したサブブロック分割の方法では、サブブロック分割を行なわない場合に比べて書戻し回数が増える。すなわち、（１サブブロックの書戻し時間）×（サブプログラム数）だけ、書戻し動作に時間を要することになってしまう。
【０２０６】
そこで、書戻し動作の初期に、書戻しを行なうかどうかの判定をセンスアンプを用いて行なう。
【０２０７】
図１２において、Ｙゲート部ＹＧ０〜ＹＧ３１にてサブブロックを全選択し、センスアンプによりそのオフリーク値を測定する、たとえば、２ＫＢのサブブロックに分割されている場合、センス電流感度が３０μＡにおいて、しきい値ピーク値Ｖｔｈ．ｐｅａｋ＝３．０Ｖの場合のオフリークの総量は、図１０から約１μＡ程度となる。
【０２０８】
そこで、センスアンプにおいて、通常リード時（センス電流感度３０μＡ）より低い書戻しブロック判定電流（たとえば５μＡ）を判定できる回路を付加する。
【０２０９】
図１３は、このようなセンス電流感度を可変なセンス回路２１００の構成を示す回路図である。
【０２１０】
図１３を参照して、センス回路２１００は、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１１、ＮチャネルＭＯＳトランジスタＮ１１およびＮ１３を含む。トランジスタＰ１１のゲートはプリチャージ信号ＰＲＥを受ける。
【０２１１】
トランジスタＮ１１と並列に、ゲートに接地電位を受けるＰチャネルＭＯＳトランジスタＰ１２が設けられ、トランジスタＮ１３と並列に、ゲートにプリチャージ信号ＰＲＥを受けるＮチャネルＭＯＳトランジスタＰ１３が設けられる。
【０２１２】
センス回路２１００は、さらに、電源電位Ｖｃｃとメインビット線ＭＢＬとの間に直列に設けられるＮチャネルＭＯＳトランジスタＮ１４、Ｎ１５およびＮ１６を含む。
【０２１３】
電源電位Ｖｃｃと結合するトランジスタＮ１４のソースとトランジスタＮ１１のゲートとが接続され、内部ノードＮＢＬと結合するトランジスタＮ１４のドレインとトランジスタＮ１３のゲートとが接続される。
【０２１４】
トランジスタＮ１５およびＮ１６は、対応するＹゲート部に含まれ、ゲートにＹデコーダ２００からの信号ＹＧＬ１およびＹＧＬ２をそれぞれ受ける。
【０２１５】
センス回路２１００は、さらに、電源電位Ｖｃｃと内部ノードＮＢＬとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１３、Ｐ１４、Ｐ１５、Ｐ１６およびＮチャネルＭＯＳトランジスタＮ１８とを含む。トランジスタＰ１３、Ｐ１４、Ｐ１５のゲートは、通常の読出動作時には、活性状態（“Ｌ”レベル）となる信号／ＣＨを受ける。トランジスタＰ１６のゲートは、センス動作の活性化を指示するために活性状態（Ｌ”レベル）となる信号／ＳＥを受ける。
【０２１６】
センス回路２１００は、さらに、電源電位ＶｃｃとトランジスタＰ１５とＰ１６の接続ノードとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１７およびＰ１８を含む。トランジスタＰ１７のゲートは、通常の読出動作時には、非活性状態（“Ｈ”レベル）となり、書戻しブロック判定動作時には活性状態（“Ｌ”レベル）となる信号ＣＨを受ける。トランジスタＰ１８のゲートは接地電位と結合する。
【０２１７】
したがって、通常の読出動作モードでは、図１３の経路ＰＡを通って電流が供給されるのに対し、書戻しブロック判定動作時には経路ＰＢを通って電流が供給される。
【０２１８】
センス回路２１００は、さらに、電源電位Ｖｃｃと接地電位との間に直列に接続されるＰチャネルＭＯＳトランジスタＰ１９、Ｐ２０およびＮチャネルＭＯＳトランジスタＮ１９およびＮ２０とを含む。トランジスタＮ１９は、信号／ＳＥを受け、トランジスタＮ１９のゲートは、信号／ＳＥの反転信号の信号ＳＥを受ける。トランジスタＰ２０およびＮ１９のゲートは、ともに、トランジスタＰ１６とトランジスタＮ１８の接続ノードと結合する。
【０２１９】
センス回路２１００は、さらに、トランジスタＰ２０およびＮ１９の接続ノードと入力ノードが結合するインバータ２１０２と、インバータ２１０２の出力ノードと入力ノードが結合し、インバータ２１０２の入力ノードと出力ノードが結合してラッチ回路を構成するインバータ２１０４と、インバータ２１０２の出力を受けて、読出データＳＤを出力するインバータ２１０６とを含む。
【０２２０】
なお、トランジスタＮ１７は、信号ＢＬＤに応じて導通状態となり、たとえば、消去動作においてフローティング状態に維持され、高電圧となっているビット線を放電するためのものである。
【０２２１】
センス回路２１００がこのような構成をとる結果、書戻しサブブロックに分割されたメモリセルアレイに対する書戻し動作において、書戻し時にまずサブブロックを全選択した状態でビット線に読出電圧、たとえば１Ｖを加え、その読出電流が書戻し判定電流値、たとえば５μＡ（＞正常な消去分布幅を持つ場合のサブブロックのオフリークの総量）より多い場合は、そのサブブロック内に過消去状態セルが存在する、もしくは、過消去には至ってはいないが、過消去状態に近いセルが複数個同一ビット線上に存在し、結果として過消去と誤判定されてしまう状態にあると判定できる。
【０２２２】
このようにして、過消去セルが存在するサブブロックのみに書戻しを行なうようにすることにより、書戻し時間を短縮することができる。言換えると、書戻しを行なう回数を減らすことができることになる。
【０２２３】
［実施の形態６］
実施の形態６における書戻し方法は、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用したフラッシュメモリにおいて、消去パルス＋書戻しをセットとして行なうことを特徴としている。
【０２２４】
従来の書戻し手法では、図４１に示すように消去ベリファイ完了後に書戻しを行なっている。この場合、上述のようにオフリークが増大すると、チャージポンプの駆動電流の観点から書戻しが正常に機能しない場合が存在し得る。
【０２２５】
そこで、実施の形態６では、消去ベリファイが完了する前、すなわち、ピークしきい値Ｖｔｈ．ｐｅａｋが高いＶｔｈ値に存在し、オフリーク値が少ない状態から書戻しを行なうことにより過消去状態を救済する。
【０２２６】
図１４は、実施の形態６の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２２７】
消去および書戻しシーケンスが開始されると（ステップＳ２００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ２０２）。
【０２２８】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定され（ステップＳ２０４）、各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ２０６）。その後、各書戻しブロックに対して書戻しパルスが印加される（ステップＳ２１０）。
【０２２９】
ここで、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２３０】
続いて、消去ベリファイ動作が行なわれ、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ２１２）、処理はステップＳ２０６に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ２１２）、処理は終了する（ステップＳ２１４）。
【０２３１】
このように消去動作と書戻し動作を連続的に行なうことで、チャージポンプ回路が正常に動作可能な範囲で書戻し動作を行なうことができるので、低しきい値側のメモリセルの発生が抑制され、良好な消去後のしきい値分布を得ることが可能である。
【０２３２】
［実施の形態７］
実施の形態７の不揮発性半導体記憶装置の駆動方法では、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置において、その書戻し方法として、消去＋書戻しをセットとして行なうことを特徴とした書戻しであって、消去動作の初期には書戻しを行なわないことを特徴とする。
【０２３３】
実施の形態６の書戻し方法では、消去パルス＋書戻しを毎回の消去パルスごとに繰返した場合は、デバイスとしての消去時間が書戻し動作のために長くなってしまう。
【０２３４】
たとえば、消去５ｍｓｅｃ、書戻し１ｍｓｅｃのパルス幅で行なうとして、通常の消去では、〜１ｓｅｃ（消去パルス２００回）で消去が完了するとすると、実施の形態６の方法ではデバイスとしての消去時間が１．２ｓｅｃとなってしまう。（（５ｍｓｅｃ＋１ｍｓｅｃ）×２００＝１．２ｓｅｃ）
そこで、実施の形態７では、デバイスとしての消去時間が短くなるように、消去初期には書戻しを行なわない構成としている。
【０２３５】
図１５は、実施の形態７の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２３６】
消去および書戻しシーケンスが開始されると（ステップＳ２００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ２０２）。
【０２３７】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定され（ステップＳ２０４）、各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ２０６）。
【０２３８】
その後、消去動作の回数が所定の回数分終了しているかが判断され、いまだ消去動作の回数が所定回数に達していないと判断されると（ステップＳ２０８）、処理はステップＳ２１２の消去ベリファイ動作に移行する。一方、消去動作の回数が所定回数以上になっていると判断されると（ステップＳ２０８）、各書戻しブロックに対して書戻しパルスが印加される（ステップＳ２１０）。
【０２３９】
ここで、実施の形態７でも、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２４０】
消去ベリファイ動作では、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ２１２）、処理はステップＳ２０６に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ２１２）、処理は終了する（ステップＳ２１４）。
【０２４１】
図１６は、以上のような消去シーケンスで消去動作を行なった場合のメモリセルの最大しきい値と最小しきい値の時間変化を示す図である。
【０２４２】
図１６においては、時刻ｔ＝２５０ｍｓｅｃからから消去処理（ステップＳ２０６〜Ｓ２１０）中で、書戻し処理（ステップＳ２１０）を追加して行なった場合を示している。
【０２４３】
図１６中で、白丸印は、書戻しを行なわない場合の最小しきい値の変化を示し、白三角（上向き）印は、書戻しを行なわない場合の最大しきい値の変化を示す。
【０２４４】
一方、黒丸印は、書戻しを行なった場合の最小しきい値の変化を示し、黒三角（上向き）印は、書戻しを行なった場合の最大しきい値の変化を示す。
【０２４５】
書戻しとしては、サブスレッショルドＣＨＥによる自己選択的な書戻しを用いている。また、消去パルスのパルス幅が５ｍｓｅｃであり、書戻しパルスのパルス幅を１ｍｓｅｃとしている。
【０２４６】
アレイサイズは１Ｍビットである。実施の形態７の書戻し手法を用いない場合、すなわち、単純に消去パルスの印加のみを繰返した場合は、時刻〜８００ｍｓｅｃ後には、最大しきい値電圧Ｖｔｈ．ｍａｘは〜３．９Ｖであり、最小しきい値電圧Ｖｔｈ．ｍｉｍは〜１．０Ｖとなっている。
【０２４７】
一方、時刻２５０ｍｓｅｃの後から、図１５において説明したのと同様な「消去パルス＋書戻しの動作」を実施した場合には、時刻〜８００ｍｓｅｃ後には、最大しきい値Ｖｔｈ．ｍａｘ〜３．９Ｖであり、かつ最小しきい値電圧Ｖｔｈ．ｍｉｍは、〜１．７Ｖと、低Ｖｔｈ側の裾が高い値に制御されている。
【０２４８】
これに対して、高いしきい値Ｖｔｈ側の裾は、従来の消去法と本質的に変化していない。
【０２４９】
すなわち、実施の形態７の書戻し方法を行なうことにより、過消去状態を救済する書戻しを行なうことが可能となっている。
【０２５０】
実施の形態７の書戻し方法では、ピークしきい値電圧Ｖｔｈ．ｐｅａｋが高い（すなわちオフリークが少ない状態）から書戻しを行なっているので、図１６に示すように短い書戻しパルスを与えるだけで確実に消去分布の低Ｖｔｈ側の書戻しが行なわれる。
【０２５１】
図１７は、実施の形態７の方法での書戻しを行なった場合の消去しきい値Ｖｔｈ分布を示す図である。
【０２５２】
図１７において、白丸印は上述のような書戻し処理を行なわなかった場合を示し、白三角（上向き）印は書戻し処理を追加した場合を示す。
【０２５３】
低しきい値側のメモリセルの発生が抑制され、良好な消去後のしきい値分布が得られている。
【０２５４】
さらに、図１６に示すように、消去の初期には過消去状態のメモリセルの発生する可能性は少ない。そこで、図１６に示すように、適当に消去が進んだ状態が書戻しを追加することにより、確実に過消去を救済し、かつ、消去時間を短くすることができる。
【０２５５】
［実施の形態８］
実施の形態８の不揮発性半導体記憶装置の駆動方法では、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置で、その書戻し方法として消去＋書戻しをセットとして行なうことを特徴とした書戻し方法において、消去動作の初期の消去パルス幅を消去周期に比べ長くしたことを特徴とする。
【０２５６】
図１８は、メモリセルのしきい値電圧Ｖｔｈをセンスアンプ感度電流２０μＡで評価した場合において、消去時間としきい値電圧Ｖｔｈの変化との関係を示す図である。
【０２５７】
図１８より、最初の１００ｍｓｅｃで消去パルスによるしきい値電圧Ｖｔｈの変動は、ほぼ飽和していることがわかる。
【０２５８】
実施の形態８においても、上記実施の形態７と同様にデバイスとしての消去時間を短くすることを目的とする。図１６に示すように、消去の初期には低Ｖｔｈ側の裾が過消去となることは比較的少ない。そこで、消去パルス幅をたとえば以下のように変化させる。
【０２５９】
ｉ）１回目の消去パルス：消去時間１００ｍｓｅｃ＋書戻し１ｍｓｅｃ
ｉｉ）２〜１０回目：消去時間２０ｍｓｅｃ＋書戻し１ｍｓｅｃ
ｉｉｉ）１１回目以降：消去時間５ｍｓｅｃ＋書戻し１ｍｓｅｃ
図１９は、実施の形態８の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２６０】
消去および書戻しシーケンスが開始されると（ステップＳ３００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ３０２）。
【０２６１】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定される（ステップＳ３０４）。
【０２６２】
一方、消去パルスの印加回数をカウントするための変数ｃｉの値が１に初期化されるとともに、消去時間（パルス幅）τｅが１００ｍｓｅｃに、書戻し時間τｗｂが１ｍｓｅｃにそれぞれ初期化される（ステップＳ３０６）。
【０２６３】
つづいて、カウント変数ｃｉの値が１よりも大きいか否かの判断が行なわれ、変数ｃｉの値が１よりも大きくはない場合、つまり、ｃｉ＝１の場合、各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ３１６）。つづいて、変数ｃｉの値が１だけインクリメントされる（ステップＳ３１８）。
【０２６４】
その後、各書戻しブロックに対して書戻しパルスが印加される（ステップＳ３２０）。
【０２６５】
ここで、実施の形態８でも、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２６６】
消去ベリファイ動作では、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ３２２）、処理はステップＳ３０８に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ３２２）、処理は終了する（ステップＳ３２４）。
【０２６７】
ところで、ステップＳ３０８において、変数ｃｉの値が１よりも大きいと判断されると、つづいて、変数ｃｉが１０よりも大きいか否かが判断される（ステップＳ３１０）。変数ｃｉが、１０よりも大きくない場合は、消去時間（パルス幅）τｅが２０ｍｓｅｃに変更されて、処理はステップＳ３１６に移行する。
【０２６８】
一方、変数ｃｉが、１０よりも大きい場合は、消去時間（パルス幅）τｅが５ｍｓｅｃに変更されて、処理はステップＳ３１６に移行する。
【０２６９】
以後は、上述した変数ｃｉ＝１の場合の動作と消去時間が異なる以外は、同様の処理が行なわれる。
【０２７０】
このような消去パルスの時間配分とすることで、実施の形態６と同様に、消去パルスとセットで、毎回書戻しを行なったとしても、消去初期にはパルス幅が長いため、消去時間の増大を抑えることが可能となる。
【０２７１】
［実施の形態９］
実施の形態９の不揮発性半導体記憶装置では、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置に対して、その書戻し方法として、消去パルス＋書戻しをセットとして行なうことを特徴とした書戻し方法であって、かつ、消去動作の初期には書戻しを行なわないことを特徴とした駆動方法において、消去後Ｖｔｈ分布の高い側のしきい値電圧Ｖｔｈがある値に達したことを検知して、書戻しパルスの追加を行なうことを特徴とする。
【０２７２】
言い換えると、実施の形態９においては、実施の形態７の構成において、書戻しを始めるタイミングを最大しきい値Ｖｔｈ．ｍａｘがある臨界値以下に達したことを検知して開始することを特徴とする。
【０２７３】
このような検知の方法としては、たとえば、図１４における消去ベリファイを２値のベリファイレベルで判定すればよい。
【０２７４】
このような検知方法を説明するにあたり、まず、図１４における消去ベリファイについて簡単にまとめておく。
【０２７５】
図２０は、プログラム（書込み）ベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【０２７６】
すなわち、図１４に示した例では、プログラムベリファイレベルも、消去ベリファイレベルもそれぞれ１つの値である。
【０２７７】
プログラム動作では、ベリファイレベル発生回路１００から出力されるプログラムベリファイレベルがワード線に与えられ、このレベルにおいてメモリセルトランジスタがカットオフするまで書込みパルスがメモリセルトランジスタに与えられる。
【０２７８】
一方、消去動作では、ベリファイレベル発生回路１００から出力される消去ベリファイレベルがワード線に与えられ、このレベルにおいてメモリセルトランジスタがカットオフするまで消去パルスがメモリセルトランジスタに与えられる。このばあい、過消去ビットが発生することに対応して、しきい値電圧Ｖｔｈ＝０に対しても、一定数のメモリセルが分布している。
【０２７９】
図２１は、実施の形態９における消去方法における、プログラム（書込み）ベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【０２８０】
実施の形態９では、ベリファイレベル発生回路１００が２種類の消去ベリファイレベルを発生し、かつ、書込み＆消去制御回路２０が消去アドレスポインタを２つ持つ、言い換えるとアドレスカウンタを２つ持つ構成となっている。
【０２８１】
第１の消去ベリファイレベルは通常の消去ベリファイレベルと同様であり、第２の消去ベリファイレベル（書戻しベリファイレベル）は、第１の消去ベリファイレベルより高いレベルを設定しておき、すべてのメモリセルのしきい値電圧Ｖｔｈがその第２の消去ベリファイよりも低いＶｔｈに達したことを感知して書戻しパルスの追加を開始する。
【０２８２】
図２２は、実施の形態９の消去および書戻しシーケンスを説明するためのフローチャートである。
【０２８３】
消去および書戻しシーケンスが開始されると（ステップＳ４００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ４０２）。
【０２８４】
続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定される（ステップＳ４０４）。
【０２８５】
一方、消去ベリファイを行なうアドレスを指定するための２つのポインタ変数Ｃａｄ１およびＣａｄ２の値が１に初期化される（ステップＳ４０６）。
【０２８６】
各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ４０８）。つづいて、変数Ｃａｄ１の値とアドレスの最大値ＡｄｄＭａｘとの比較が行なわれる（ステップＳ４１０）。
【０２８７】
変数Ｃａｄ１の値が最大値ＡｄｄＭａｘよりも小さい場合、この変数Ｃａｄ１に相当するアドレスのビット対して、書戻しベリファイレベル（図中ベリファイレベル１）での判定を行なう（ステップＳ４１２）。 メモリセルトランジスタのしきい値が、書戻しベリファイレベル以下の場合（ステップＳ４１２）、変数Ｃａｄ１をインクリメントし（ステップＳ４１４）、処理はステップＳ４１０に復帰する。メモリセルトランジスタのしきい値が、書戻しベリファイレベルを超えている場合（ステップＳ４１２）、消去パルスを再び加え（ステップＳ４０８）、再度そのアドレスでの判定を行なう（ステップＳ４１２）。そのアドレスのしきい値電圧Ｖｔｈが消去ベリファイレベル以下となれば、変数Ｃａｄ１をインクリメントして（ステップＳ４１４）、ステップＳ４１０に処理が復帰し、次のアドレスの判定に進む。ステップＳ４１０において、変数Ｃａｄ１の値が最大値ＡｄｄＭａｘよりも大きくなり、アドレスが最終アドレスまで達したと判定されると、ステップＳ４１６に処理が移行する。
【０２８８】
各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれ（ステップＳ４１６）、各書戻しブロックについて書戻し動作が行なわれる（ステップ４１８）。つづいて、変数Ｃａｄ２の値とアドレスの最大値ＡｄｄＭａｘとの比較が行なわれる（ステップＳ４２０）。
【０２８９】
変数Ｃａｄ２の値が最大値ＡｄｄＭａｘよりも小さい場合、この変数Ｃａｄ２に相当するアドレスのビット対して、書戻しベリファイレベルよりも所定値だけ小さい消去ベリファイレベル（図中ベリファイレベル２）での判定を行なう（ステップＳ４２２）。メモリセルトランジスタのしきい値が、消去ベリファイレベル以下の場合（ステップＳ４２２）、変数Ｃａｄ２をインクリメントし（ステップＳ４２４）、処理はステップＳ４２０に復帰する。メモリセルトランジスタのしきい値が、消去ベリファイレベルを超えている場合（ステップＳ４２２）、消去パルスを再び加え（ステップＳ４１６）、書戻し処理を行なって（ステップＳ４１８）、再度そのアドレスでの判定を行なう（ステップＳ４２２）。そのアドレスのしきい値電圧Ｖｔｈが消去ベリファイレベル以下となれば、変数Ｃａｄ２をインクリメントして（ステップＳ４２４）、ステップＳ４２０に処理が復帰し、次のアドレスの判定に進む。ステップＳ４２０において、変数Ｃａｄ１の値が最大値ＡｄｄＭａｘよりも大きくなり、アドレスが最終アドレスまで達したと判定されると、処理が終了する（ステップＳ４２６）。
【０２９０】
ここで、実施の形態９でも、書戻しブロックは、消去ブロックと同一でも良いし、あるいは、消去ブロックがさらに分割されていてもよい。分割されている場合は、消去パルスが与えられた消去ブロック内の書戻しブロックについて順次書戻しパルスが印加される。
【０２９１】
従来の消去動作においては、デバイスの構成にもよるが、通常、１Ｍビットを消去するのに要するベリファイ時間は〜３３ｍｓｅｃ程度である。
【０２９２】
たとえば、２０４８（ＷＬ方向のビット数）×５１２（ＢＬ上のビット数）÷１６（ベリファイを同時に行なうビット数）×５００ｎｓｅｃ（１回のベリファイに要する時間）は３２．７ｍｓｅｃである。
【０２９３】
これに対して、２値化したベリファイを行なう場合、すべてのベリファイに要する時間は〜６６ｍｓｅｃ程度となる。たとえば、図１６の場合と同様に、消去パルス幅５ｍｓｅｃにおいて最大しきい値Ｖｔｈ．ｍａｘの値が４Ｖになった場合に書戻しを始めるとすると、〜８００ｍｓｅｃまで、すなわち消去パルスが１６０回の間は書戻しを省略することができる。
【０２９４】
書戻し時間を１回当り１ｍｓｅｃとすると、書戻し時間１６０ｍｓｅｃを短縮し、その書戻し開始の判定に３３ｍｓｅｃ使っただけであるので、〜１３０ｍｓｅｃを短縮できたことになる。
【０２９５】
この結果、消去しきい値Ｖｔｈ分布の状態を判定しながら、書戻しを的確、確実かつ消去時間の増大を抑えることが可能となる。
【０２９６】
［実施の形態１０］
実施の形態１０の不揮発性半導体記憶装置の書戻し手法は、ワード線が非選択状態においてビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻す方法を採用した不揮発性半導体記憶装置に対して、その書戻し方法として消去パルス＋書戻しをセットとして行なうことを特徴とした書戻し方法であって、かつ、消去動作の初期には書戻しを行なわないことを特徴とした駆動方法において、消去後しきい値Ｖｔｈ分布の低い側のしきい値Ｖｔｈがある値以下に達したことを検知して、書戻しパルスの追加を行なうことを特徴とする。
【０２９７】
すなわち、実施の形態１０の消去および書戻し方法では、実施の形態７の書戻し手法において、書戻しを始めるタイミングを最小しきい値電圧Ｖｔｈ．ｍｉｍがある臨界値以下に達したことを検知して開始する構成となっている。
【０２９８】
この検知の方法としては、たとえば、実施の形態４または５に示した構成のようにセンスアンプを共通とするサブブロックでのオフリーク値の総和を用いることで可能となる。
【０２９９】
すなわち、図１２に示したように、一般にある消去ブロックはセンスアンプを共通とするサブブロックに分割できる。実施の形態１０の消去および書戻し方法において、書戻し動作の際に各ブロックごとにＹゲート部がそのサブブロックの全ビット線を選択し、オフリークの総量をセンスアンプを用いて判定する。
【０３００】
図６または図１０に示したように、消去の初期、すなわち、ピークしきい値電圧Ｖｔｈ．ｐｅａｋが高いＶｔｈ状態にある場合には、オフリークの総量は１μＡ以下となる。
【０３０１】
しかし、消去が進み、ピークしきい値Ｖｔｈ．ｐｅａｋが低くなるとオフリークの値は増加する。その増加は、図６または図１０に示すように予想することが可能である。
【０３０２】
一方、そのサブブロック内に過消去状態のセルが存在すると、または、過消去ではないが過消去状態に近いオフリークが流れるようなセルが何ビットが同一のビット線上に存在する場合には、オフリークの総量はその予測よりも大き目の値となる。
【０３０３】
そこで、たとえば、図１３に示したように、センスアンプにおいて、書戻し判定用のセンス電流感度を変更する回路を設け、言換えると、通常の読出状態よりも少ないセンス電流感度に設定できる回路を設け、サブブロックのオフリーク値の総量がその値に達したかどうかで、各サブブロックごとへの書戻しパルスの追加の要否を判定することができる。
【０３０４】
図２３は、実施の形態１０の消去および書戻しシーケンスを説明するためのフローチャートである。
【０３０５】
消去および書戻しシーケンスが開始されると（ステップＳ５００）、まず、コマンド入力により、以下に行なわれるシーケンス動作の指示が行なわれる（ステップＳ５０２）。続いて、消去前の書込み動作により、メモリセルのしきい値が高いレベルに設定される（ステップＳ５０６）。
【０３０６】
各消去ブロック内のメモリセルに対して消去パルスの印加が行なわれる（ステップＳ５０８）。
【０３０７】
続いて、オフリークの総量の判定を行なうサブブロックを指定するためのポインタ変数ＳＢｉの値が１に初期化される（ステップＳ５１０）。つぎに、変数ＳＢｉの値とサブブロックの個数ＮＳＢとの比較が行なわれる（ステップＳ５１２）。
【０３０８】
変数ＳＢｉの値がサブブロックの個数ＮＳＢよりも小さい場合、この変数ＳＢｉに相当するサブブロックに対して、センスアンプの電流感度を変更した上でオフリークの量が所定値以上であるかの判定を行なう（ステップＳ５１４）。オフリークの量が、所定値未満の場合（ステップＳ５１４）、変数ＳＢｉをインクリメントし（ステップＳ５１８）、処理はステップＳ５１２に復帰する。オフリークの量が、所定値以上である場合（ステップＳ５１４）、変数ＳＢｉに対応するサブブロックに対して書戻しを行なう（ステップＳ５１６）。書戻しを行なった後、変数ＳＢｉをインクリメントして（ステップＳ５１８）、ステップＳ５１２に処理が復帰し、次のサブブロックの判定に進む。ステップＳ５１２において、変数ＳＢｉの値がサブブロックの個数ＮＳＢよりも大きくなり、最後のサブブロックまで書戻し処理が終わったと判定されると、ステップＳ５２０に処理が移行する。
【０３０９】
消去ベリファイ動作では、消去ブロック内のメモリセルのしきい値が所定値に達していないと判断されると（ステップＳ５２０）、処理はステップＳ５０８に復帰し、すべてのメモリセルのしきい値が所定レベルとなったと判断されると（ステップＳ５２０）、処理は終了する（ステップＳ５２２）。
【０３１０】
もちろん、１サブブロックでも、その判定値に達したことにより、ブロック全体に消去パルス＋書戻しパルスの印加を開始してもよい。
【０３１１】
図２４は、このような場合の消去および書戻しシーケンスを説明するためのフローチャートである。
【０３１２】
ステップＳ６００からステップＳ６１６までの処理においては、オフリークの値が所定値以上となるサブブロックが出現するまで、消去動作および消去ベリファイ動作が繰り返される。
【０３１３】
オフリークの値が所定値以上となるサブブロックが１つでも発生すると、処理は、ステップＳ６１８に移行し、以後は、図１４で説明したのと同様にして、消去および書戻しが行なわれる。
【０３１４】
さらに、実施の形態１０の判定手法を用いれば、一度書戻しパルスを加えて、オフリークが判定値以下になれば、すなわち、過消去状態数が書戻されれば、さらに新たな過消去状態セルの発生があるまで書戻しパルスの印加を止めるように設計することも可能である。
【０３１５】
この結果、確実な過消去状態セルの判定と、確実な書戻し動作、かつ、消去時間の増大を抑制することが可能となる。
【０３１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３１７】
【発明の効果】
請求項１ないし９記載の不揮発性半導体記憶装置では、消去後しきい値Ｖｔｈ分布の設定によって発生するオフリーク電流の増大を抑制して確実に書戻し動作を行なうことが可能となる。
【０３１８】
請求項３および６記載の不揮発性半導体記憶装置では、さらに、非選択状態にワード線を設定したままセルアレイのビット線に電位を与え、その電位が与えられたビット線上に存在する過消去セルを自己選択的に確実に書戻し動作を行なうことが可能となる。
【０３１９】
請求項１０ないし１７記載の不揮発性半導体記憶装置の消去方法では、消去後しきい値Ｖｔｈ分布の設定によって発生するオフリーク電流の増大を抑制して確実に書戻し動作を行なうことが可能となる。しかも、非選択状態にワード線を設定したままセルアレイのビット線に電位を与え、その電位が与えられたビット線上に存在する過消去セルを自己選択的に確実に書戻し動作を行なうことが可能となる。
【図面の簡単な説明】
【図１】 本発明の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 図１に示したメモリセル３０の構造を示す断面概略図である。
【図３】 図２中で点線の円Ｘで示した部分を拡大して示す断面図である。
【図４】 図２のメモリセルトランジスタの製造手順を示す工程図である。
【図５】 セル構造のドレイン端部近傍におけるチャネル表面での不純物分布を示すグラフ図である。
【図６】 消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和のピークしきい値電圧Ｖｔｈ．ｐｅａｋ依存性を示す図である。
【図７】 消去後のしきい値分布を規定する要因を示す概念図である。
【図８】 メモリセル単体のしきい値電圧Ｖｔｈとオフリークの大きさとの関係を示す図である。
【図９】 しきい値Ｖｔｈ（センスアンプ電流感度３０μＡ）の書戻し時間依存性を示す図である。
【図１０】 オフリークの総和のしきい値電圧ピーク（センスアンプ電流感度３０μＡ）依存性を計算した結果を示す図である。
【図１１】 オフリークの総和のしきい値電圧ピーク（センスアンプ電流感度２０μＡ）依存性を計算した結果を示す図である。
【図１２】 実施の形態４のメモリセルアレイとセンスアンプの配置を示す概略ブロック図である。
【図１３】 センス回路２１００の構成を示す回路図である。
【図１４】 実施の形態６の消去および書戻しシーケンスを説明するためのフローチャートである。
【図１５】 実施の形態７の消去および書戻しシーケンスを説明するためのフローチャートである。
【図１６】 消去シーケンスで消去動作を行なった場合のメモリセルの最大しきい値と最小しきい値の時間変化を示す図である。
【図１７】 実施の形態７の方法での書戻しを行なった場合の消去しきい値Ｖｔｈ分布を示す図である。
【図１８】 消去時間としきい値電圧Ｖｔｈの変化との関係を示す図である。
【図１９】 実施の形態８の消去および書戻しシーケンスを説明するためのフローチャートである。
【図２０】 プログラム（書込み）ベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【図２１】 プログラムベリファイレベルおよび消去ベリファイレベルとメモリセルトランジスタのしきい値分布との関係を示す概念図である。
【図２２】 実施の形態９の消去および書戻しシーケンスを説明するためのフローチャートである。
【図２３】 実施の形態１０の消去および書戻しシーケンスを説明するためのフローチャートである。
【図２４】 消去および書戻しシーケンスを説明するためのフローチャートである。
【図２５】 従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイを示す回路構成図である。
【図２６】 過消去状態のメモリセルが存在する場合におけるメモリセルトランジスタの見かけ上のしきい値電圧分布を示す図である。
【図２７】 ＣＨＥによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。
【図２８】 フラッシュメモリセルでのドレイン電流Ｉｄの対数値およびゲート電流Ｉｇの対数値のゲート電圧Ｖｇ依存性を示す概念図である。
【図２９】 従来のＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻しを説明するためのフラッシュメモリセルの断面概略図である。
【図３０】 ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻しを単体セルにおいてしきい値電圧の時間変化として評価した結果を示す図である。
【図３１】 ＤＡＨＥ／ＤＡＨＨによる過消去ビット書戻し方法におけるドレイン電圧依存性を示す図である。
【図３２】 収束しきい値電圧Ｖｔｈｃにまで達したセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【図３３】 書戻しを行なうためのメモリセルトランジスタのドレイン部分断面の構造を示す概念図である。
【図３４】 サブスレッショルドＣＨＥによる書戻しを可能とする動作条件でのゲート電流Ｉｇのゲート電圧Ｖｇ依存性を示す図である。
【図３５】 サブスレッショルドＣＨＥによる過消去ビット書戻し後のセルでのゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）を示す図である。
【図３６】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の時間変動の初期しきい値依存性を示す図である。
【図３７】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束時間を説明するための図である。
【図３８】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【図３９】 スレッショルドＣＨＥによる書戻しを行なった際のしきい値の収束の印加ドレイン電圧依存性を説明するための図である。
【図４０】 ２５６Ｋビットアレイに対して、スレッショルドＣＨＥによる書戻しを行なった後のしきい値電圧の分布を示す図である。
【図４１】 自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【図４２】 消去状態にある単位セルのゲート電位ドレイン電流特性Ｖｇ−Ｉｄ特性である。
【図４３】 消去後のしきい値電圧Ｖｔｈの分布を示す図である。
【図４４】 消去しきい値Ｖｔｈ分布（１Ｍビットのメモリセルについての分布）でのオフリークの総和を計算した結果を示す図である。
【図４５】 消去後しきい値電圧Ｖｔｈ分布全体のオフリークの総和を示す図である。
【符号の説明】
１ Ｐ型半導体基板（半導体基板）、１ａ Ｐ＋領域（第１導電型領域）、１ｂ Ｐ＋ポケット領域（第１導電型領域）、２ｂ，２ｂ’ Ｎ＋ドレイン領域（電界緩和層）、２ａａ，２ｂｂ Ｎ＋＋ソース、ドレイン領域（第１、第２の拡散層）、３ 第１のゲート絶縁膜（ゲート絶縁膜）、４ フローティングゲート、６ コントロールゲート、７ａ，７ｂ サイドウォール、２０ 書込み＆消去制御回路、２８ ゲートトランジスタ、 ３０，３２ メモリセルトランジスタ、４０ 正電圧発生回路、８０ 負電圧発生回路、１００ ベリファイ電圧発生回路、１４０ デストリビュータ、１６０ アドレスバッファ、１８０ Ｘデコーダ、２００ Ｙデコーダ、２１０ センスアンプ帯、２２０ 入出力バッファ、２４０ コラム系制御回路、２６０ メモリセルアレイ、１０００ 不揮発性半導体記憶装置。
Claims (9)
- 半導体基板上に形成される不揮発性半導体記憶装置であって、
外部電源電位を受けて、内部電源電位を生成する内部電源回路と、
コマンド信号に応じて、前記不揮発性半導体記憶装置の動作を制御する制御回路と、
複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、
前記メモリセルアレイは、それぞれ、一括した前記メモリセルトランジスタへの消去パルス印加と消去ベリファイ動作とを繰り返すことにより、消去動作を行なう単位となる複数のメモリセルブロックに分割され、
前記メモリセルトランジスタのしきい値判定のための基準電位を生成するための基準電位生成回路と、
前記メモリセルトランジスタを選択し、消去ベリファイ動作において前記選択されたメモリセルトランジスタに前記基準電位を、前記消去ベリファイ完了後に行なわれる書戻し動作において選択された前記メモリセルトランジスタに前記内部電源電位を、それぞれ選択的に供給するためのセル電位供給回路と、
選択された前記メモリセルトランジスタからデータの読出を行ない、かつ、書戻し動作において前記選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ部とをさらに備え、
前記センスアンプの前記しきい値判定における電流感度は、前記消去ベリファイ完了後において、前記書戻し動作を一括して行なう複数の前記メモリセルトランジスタのオフ状態でのリーク電流の総和が、前記内部電源回路の電流駆動能力の範囲内となるように設定される、不揮発性半導体記憶装置。 - 各前記メモリセルトランジスタは、
前記半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１および第２の拡散層と、
前記第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、
前記第１および第２の拡散層と前記チャネル領域との間に、前記２層ゲート電極とはオーバラップしないように形成される第２導電型の電界緩和層とを含む、請求項１記載の不揮発性半導体記憶装置。 - 前記書戻し動作においては、前記コントロールゲートの電位を不活性レベルに保持し、前記第１および第２の拡散層の一方は接地電位に、前記第１および第２の拡散層の他方は所定の電位に設定して、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しを行なう、請求項２記載の不揮発性半導体記憶装置。
- 半導体基板上に形成される不揮発性半導体記憶装置であって、
外部電源電位を受けて、内部電源電位を生成する内部電源回路と、
コマンド信号に応じて、前記不揮発性半導体記憶装置の動作を制御する制御回路と、
複数のフローティングゲート型のメモリセルトランジスタが行列状に配置されたメモリセルアレイとを備え、
前記メモリセルアレイは、それぞれ、一括した前記メモリセルトランジスタへの消去パルス印加と消去ベリファイ動作とを繰り返すことにより、消去動作を行なう単位となる複数のメモリセルブロックに分割され、
前記メモリセルトランジスタのしきい値判定のための基準電位を生成するための基準電位生成回路と、
前記メモリセルトランジスタを選択し、消去ベリファイ動作において前記選択されたメモリセルトランジスタに前記基準電位を、前記消去ベリファイ完了後に行なわれる書戻し動作において選択された前記メモリセルトランジスタに前記内部電源電位を、それぞれ選択的に供給するためのセル電位供給回路と、
選択された前記メモリセルトランジスタからデータの読出を行ない、かつ、書戻し動作において前記選択されたメモリセルトランジスタを介して流れる電流値に基づいてしきい値判定を行なうための複数のセンスアンプを含むセンスアンプ部とをさらに備え、
前記基準電位は、前記消去ベリファイ完了後において、前記書戻し動作を一括して行なう複数の前記メモリセルトランジスタのオフ状態でのリーク電流の総和が、前記内部電源回路の電流駆動能力の範囲内となるように設定される、不揮発性半導体記憶装置。 - 各前記メモリセルトランジスタは、
前記半導体基板の表層部に第１導電型のチャネル領域を介して対向する第２導電型の第１および第２の拡散層と、
前記第１導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、
前記第１および第２の拡散層と前記チャネル領域との間に、前記２層ゲート電極とはオーバラップしないように形成される第２導電型の電界緩和層とを含む、請求項４記載の不揮発性半導体記憶装置。 - 前記書戻し動作においては、前記コントロールゲートの電位を不活性レベルに保持し、前記第１および第２の拡散層の一方は接地電位に、前記第１および第２の拡散層の他方は所定の電位に設定して、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しを行なう、請求項５記載の不揮発性半導体記憶装置。
- 不揮発性半導体記憶装置の消去方法であって、
複数のメモリセルトランジスタを含むメモリセルブロックに対する一括した消去動作を行なうステップと、
ワード線を非選択状態として、選択されたビット線上において過消去状態にあるメモリセルに対する自己選択的な書戻し動作を、複数の前記メモリセルトランジスタに対して一括して行なうステップと、
前記メモリセルトランジスタのしきい値が所定のベリファイレベル以下となるまで、前記消去動作と前記書戻し動作を繰り返すステップと、
前記消去動作を所定回数行なうまでは、前記消去動作と前記メモリセルトランジスタのしきい値が所定のベリファイレベル以下となるかを判定する動作を繰り返すステップとを備える、不揮発性半導体記憶装置の消去方法。 - 前記消去動作の回数の増加にともなって、前記消去動作において前記メモリセルトランジスタに与えられる消去パルスのパルス幅を減少させるステップをさらに備える、請求項７記載の不揮発性半導体記憶装置の消去方法。
- 不揮発性半導体記憶装置の消去方法であって、
メモリセルブロック内のメモリセルトランジスタのしきい値が第１の所定のベリファイレベル以下となるまで、前記メモリセルブロックに対する一括した消去動作を繰り返すステップと、
前記メモリセルブロック内のメモリセルトランジスタのしきい値が第１の所定のベリファイレベル以下となった後に、前記メモリセルブロックに対する一括した消去動作を行なうステップと、
ワード線を非選択状態として、選択されたビット線上において過消去状態にあるメモリセルに対する自己選択的な書戻し動作を、複数の前記メモリセルトランジスタに対して一括して行なうステップと、
前記メモリセルトランジスタのしきい値が前記第１の所定のベリファイレベルよりも低い第２の所定のベリファイレベル以下となるまで、前記消去動作と前記書戻し動作を繰り返すステップとを備える、不揮発性半導体記憶装置の消去方法。
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