JP4137459B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、結晶構造を有する半導体膜を用いて構成される半導体装置に係り、電界効果型トランジスタ、特に薄膜トランジスタを用いた半導体装置に関する。
【０００２】
【従来の技術】
ＬＳＩの微細化の最小寸法がサブミクロン領域に近づくにつれて、高集積化に歯止めがかかりつつある。そこで更なる高集積化を進めるために、三次元回路素子という技術が注目されている。三次元回路素子は、絶縁膜を間に挟んで半導体素子を階層的に積み上げていく技術であり、飛躍的な高集積化や、複合的な機能の集積化による新機能素子、将来のシステム・オン・チップを実現しようとするものである。
【０００３】
三次元回路素子は、下層の半導体素子の耐熱温度に制限があることがから、上層の半導体素子の半導体膜の結晶化にはレーザーアニールを用いるのが一般的である。レーザーアニールの特徴は、輻射加熱或いは伝導加熱を利用するアニール法と比較して処理時間を大幅に短縮できることや、半導体又は半導体膜を選択的、局所的に加熱して、基板に殆ど熱的損傷を与えないことなどが上げられている。
【０００４】
なお、ここでいうレーザーアニール法とは、半導体基板又は半導体膜に形成された損傷層やアモルファス層を再結晶化する技術や、非晶質半導体膜を結晶化させる技術を指している。また、半導体基板又は半導体膜の平坦化や表面改質に適用される技術も含んでいる。適用されるレーザー発振装置は、エキシマレーザーに代表される気体レーザー発振装置、ＹＡＧレーザーに代表される固体レーザー発振装置であり、レーザー光の照射によって半導体の表面層を数十〜数百ナノ秒程度のごく短時間加熱して結晶化させるものとして知られている。
【０００５】
【発明が解決しようとする課題】
レーザーアニール法を用いて結晶化された半導体膜（結晶質半導体膜）は、一般的に複数の結晶粒が集合して形成される。その結晶粒の位置と大きさはランダムなものであり、結晶粒の位置や大きさを指定して結晶質半導体膜を形成する事は難しい。そのため前記結晶質半導体膜を島状にパターニングすることで形成された活性層中には、結晶粒の界面（粒界）が存在することがある。
【０００６】
結晶粒内と異なり、粒界には非晶質構造や結晶欠陥などに起因する再結合中心や捕獲中心が無数に存在している。この捕獲中心にキャリアがトラップされると、粒界のポテンシャルが上昇し、キャリアに対して障壁となるため、キャリアの電流輸送特性が低下することが知られている。よって、例えば半導体素子としてＴＦＴを形成する場合に、粒界が活性層、特にチャネル形成領域中に粒界が存在すると、ＴＦＴの移動度が著しく低下したり、オン電流が低減したり、また粒界において電流が流れるためにオフ電流が増加したりと、ＴＦＴの特性に重大な影響を及ぼす。また同じ特性が得られることを前提に作製された複数のＴＦＴにおいて、活性層中の粒界の有無によって特性がばらついたりする。
【０００７】
半導体膜にレーザー光を照射したときに、得られる結晶粒の位置と大きさがランダムになるのは、以下の理由による。レーザー光の照射によって完全溶融した液体半導体膜中に固相核生成が発生するまでには、ある程度の時間が掛かる。そして時間の経過と共に、完全溶融領域において無数の結晶核が発生し、該結晶核からそれぞれ結晶が成長する。この結晶核の発生する位置は無作為であるため、不均一に結晶核が分布する。そして、互いの結晶粒がぶつかり合ったところで結晶成長が終了するため、結晶粒の位置と大きさは、ランダムなものとなる。
【０００８】
よって、粒界の存在しない単結晶珪素膜をレーザーアニール法で形成するのは難しく、レーザーアニール法を用いて結晶化された結晶質珪素膜を活性層とするＴＦＴで、単結晶シリコン基板に作製されるＭＯＳトランジスタの特性と同等なものは、今日まで得られていない。
【０００９】
三次元回路素子の半導体素子は、一般的に最下層の半導体素子が単結晶半導体膜を用いて形成されており、その上層の半導体素子はレーザーアニールにより結晶化された結晶質半導体膜を用いて形成されている。三次元回路素子において、上層の半導体素子と、下層の半導体素子とでその特性に差が生じると、その回路の動作速度が最も動作速度の遅い半導体素子によって律速され、他の回路への信号の授受が遅れてしまう。他の回路への信号の授受が遅れてしまうと、三次元回路素子を用いてＬＳＩを形成する場合、ＬＳＩ全体の機能が損なわれ、チップの歩留が低下する。
【００１０】
また、半導体素子を積層させる事で問題となるのが、半導体素子から発せられる熱による雑音（熱雑音）が生じることである。積層構造を採用することで、各半導体素子から発せられる熱が逃げにくくなり、チップ温度が上昇するためである。特に集積化が高くなればなるほど発熱量が膨大になる。各種の機能回路を集積化する場合は、発熱量の多い回路の近辺において熱雑音を発生させる可能性が高くなる。
【００１１】
本発明は上述した問題に鑑み、上層と下層の半導体素子の特性のばらつきを抑え、熱雑音が生じるのを防ぐことができる半導体装置の提供を課題とする。
【００１２】
【課題を解決するための手段】
本発明者らは、凹凸を有する絶縁膜上に半導体膜を形成し、該半導体膜にレーザー光を照射すると、結晶化された半導体膜の、絶縁膜の凸部上に位置する部分において選択的に粒界が形成されることを見出した。
【００１３】
図２６に、凹凸を有する絶縁膜上に形成された２００ｎｍの非晶質半導体膜に、連続発振のレーザー光を走査速度が５ｃｍ／ｓｅｃとなるように照射したときの、レーザー光の走査方向と垂直な方向におけるＴＥＭの断面像を示す。図２６（Ａ）において、８００１及び８００２は絶縁膜に形成された凸部である。そして結晶化された半導体膜８００４は、凸部８００１、８００２の上部において粒界８００３を有している。
【００１４】
図２６（Ｂ）に、図２６（Ａ）に示したＴＥＭの断面像を模式的に図示する。図２６（Ｂ）に示すとおり、凸部８００１、８００２の上部において粒界８００３が形成されている。本発明者らは、これはレーザー光の照射により一次的に半導体膜が溶融することで、絶縁膜の上部に位置していた半導体膜が凹部の底部方向に向かって体積移動し、そのため凸部の上に位置する半導体膜が薄くなり、応力に耐えられなくて粒界が生じたのではないかと考えた。そして、このように結晶化された半導体膜は、凸部の上部において粒界が選択的に形成される一方、凹部（点線で示す領域）８００１、８００２に位置する部分には粒界が形成されにくい。なお凹部は、凸部が形成されていない窪んだ領域を指す。
【００１５】
そこで本発明者らは、意図的に該半導体膜に応力が集中的にかかる部分を形成することで、粒界が形成される位置を選択的に定めることができるのではないかと考えた。本発明では、基板上に凹凸を設けた絶縁膜を形成し、該絶縁膜上に半導体膜を形成することで、レーザー光による結晶化の際に、該半導体膜に応力が集中的にかかる部分を選択的に形成する。具体的には、該半導体膜に凹凸を設ける。そして、該半導体膜に形成された凹凸の長手方向に沿って、連続発振のレーザー光を照射する。なおこのとき、連続発振のレーザー光を用いるのが最も好ましいが、パルス発振のレーザー光を用いても良い。なおレーザー光の走査方向に対して垂直な方向における凸部の断面は、矩形、三角形または台形であっても良い。
【００１６】
上記構成により、レーザー光の照射による結晶化の際、半導体膜の凸部上において粒界が選択的に形成される。そして絶縁膜の凹部上に位置する半導体膜は比較的粒界が形成されにくい、絶縁膜の凹部上に位置する半導体膜は結晶性が優れているが、必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても絶縁膜の凸部上に位置する半導体膜に比較すると、その結晶粒は大きく、結晶性が比較的優れたものと言える。よって、絶縁膜の形状を設計した段階で、半導体膜の粒界の形成される位置をある程度予測することができる。つまり本発明では粒界が形成される位置を選択的に定めることができるので、活性層、より望ましくはチャネル形成領域に粒界がなるべく含まれないように、活性層をレイアウトすることが可能になる。
【００１７】
本発明では、最下層にトランジスタを形成した後、凹凸を有する絶縁膜からなる下地膜を形成し、該下地膜上に半導体膜を成膜する。そして該半導体膜にレーザー光を照射して結晶化を行なった後、下地膜の凸部上に位置する結晶性の芳しくない部分を除去する。そして下地膜の凸部の一部または全てを除去し、下地膜の凹部上に位置する結晶性の優れている部分を用いて、互いに分離した複数のチャネル形成領域を有するＴＦＴ（マルチチャネル型ＴＦＴ）を形成した。
【００１８】
絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、ＴＦＴの特性のバラツキを抑えることができる。
【００１９】
また本発明では、三次元回路素子の最下層に、単結晶半導体膜を用いて、互いに分離した複数のチャネル形成領域を有するＴＦＴ（マルチチャネル型ＴＦＴ）を形成した。このように三次元回路素子において、上層のみならず最下層にもマルチチャネル型ＴＦＴを用いることで、各半導体素子から発せられる熱を効率的に逃がすことができ、チップ温度が上昇し、熱雑音が発生するのを防ぐことができる。
【００２０】
また本発明のマルチチャネル型ＴＦＴは、最下層においても上層においても、複数の各チャネル形成領域間にゲート絶縁膜とゲート電極が存在するようにする。つまり、各チャネル形成領域の側面と上面とが、ゲート絶縁膜を間に挟んでゲート電極と重なるような構成にする。上記構成により、特開平１０−０６５１６４号に開示されているトランジスタに比べて、ゲート絶縁膜を間に挟んでゲート電極と重なるチャネル形成領域の面積を、チャネル幅の長さの割りに大きくすることができ、オン電流を大きくすることができる。
【００２１】
なお、レーザー光のレーザービームのエッジの近傍は、中央付近に比べて一般的にエネルギー密度が低く、半導体膜の結晶性も劣る場合が多い。そのためレーザー光を走査する際に、後にＴＦＴのチャネル形成領域となる部分と、その軌跡のエッジとが重ならないようにするのが望ましい。
【００２２】
そこで本発明では、まず設計の段階で得られた、基板上面から見た絶縁膜または半導体膜の形状のデータ（パターン情報）を記憶手段に記憶する。そしてそのパターン情報と、レーザー光のレーザービームの走査方向と垂直な方向における幅とから、少なくともＴＦＴのチャネル形成領域となる部分と、レーザー光の軌跡のエッジとが重ならないように、レーザー光の走査経路を決定する。そして、マーカーを基準として基板の位置を合わせ、決定された走査経路にしたがってレーザー光を基板上の半導体膜に対して照射する。
【００２３】
上記構成により、基板全体にレーザー光を照射するのではなく、少なくとも必要不可欠な部分にのみレーザー光を走査するようにすることができる。よって、不必要な部分にレーザー光を照射するための時間を省くことができ、よって、レーザー光照射にかかる時間を短縮化することができ、なおかつ基板の処理速度を向上させることができる。また不必要な部分にレーザー光を照射し、基板にダメージが与えられるのを防ぐことができる。
【００２４】
なお、マーカーは、基板を直接レーザー光等によりエッチングすることで形成しても良いし、凹凸を有する絶縁膜を形成する際に、同時に絶縁膜の一部にマーカーを形成するようにしても良い。また、実際に形成された絶縁膜または半導体膜の形状をＣＣＤ等の撮像素子を用いて読み取り、データとして第１の記憶手段に記憶し、第２の記憶手段に設計の段階で得られた絶縁膜または半導体膜のパターン情報を記憶し、第１の記憶手段に記憶されているデータと、第２の記憶手段に記憶されているパターン情報とを照合することで、基板の位置合わせを行うようにしても良い。
【００２５】
絶縁膜の一部にマーカーを形成したり、絶縁膜の形状をマーカーとして用いることで、マーカー用のマスクを１枚減らすことができ、なおかつ基板にレーザー光で形成するよりもよりも、正確な位置にマーカーを形成することができ、位置合わせの精度を向上させることができる。
【００２６】
なお、レーザー光のエネルギー密度は、一般的には完全に均一ではなく、レーザービーム内の位置によりその高さが変わる。本発明では、最低限チャネル形成領域となる部分、より好ましくは凹部の平らな面全体または凸部の平らな面全体に、一定のエネルギー密度のレーザー光を照射することが必要である。よって本発明では、レーザー光の走査により、均一なエネルギー密度を有する領域が、最低限チャネル形成領域となる部分、より好ましくは凹部の平らな面全体または凸部の平らな面全体と完全に重なるような、エネルギー密度の分布を有するレーザービームを用いることが必要である。上記エネルギー密度の条件を満たすためには、レーザービームの形状を、矩形または線形等にすることが望ましいと考えられる。
【００２７】
さらにスリットを介し、レーザービームのうちエネルギー密度の低い部分を遮蔽するようにしても良い。スリットを用いることで、比較的均一なエネルギー密度のレーザー光を凹部の平らな面全体または凸部の平らな面全体に照射することができ、結晶化を均一に行うことができる。またスリットを設けることで、絶縁膜または半導体膜のパターン情報によって部分的にレーザービームの幅を変えることができ、チャネル形成領域、さらにはＴＦＴの活性層のレイアウトにおける制約を小さくすることができる。なおレーザービームの幅とは、走査方向と垂直な方向におけるレーザービームの長さを意味する。
【００２８】
また複数のレーザー発振装置から発振されたレーザー光を合成することで得られた１つのレーザービームを、レーザー結晶化に用いても良い。上記構成により、各レーザー光のエネルギー密度の弱い部分を補い合うことができる。
【００２９】
また半導体膜を成膜した後、大気に曝さないように（例えば希ガス、窒素、酸素等の特定されたガス雰囲気または減圧雰囲気にする）レーザー光の照射を行い、半導体膜を結晶化させても良い。上記構成により、クリーンルーム内における分子レベルでの汚染物質、例えば空気の清浄度を高めるためのフィルター内に含まれるボロン等が、レーザー光による結晶化の際に半導体膜に混入するのを防ぐことができる。
【００３０】
【発明の実施の形態】
次に、本発明の半導体装置の作製方法について説明する。
【００３１】
まず、最下層のマルチチャネル型ＴＦＴの活性層を形成する。本発明では、互いに分離した複数のチャネル形成領域を有する単結晶半導体膜を、最下層のＴＦＴの活性層として用いる。単結晶シリコン層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒｓ）基板には、その構造や作製方法によっていくつかの種類が知られているが、代表的には、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ、ＳＯＩＴＥＣ社の登録商標）、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）、Ｓｍａｒｔ−Ｃｕｔ（ＳＯＩＴＥＣ社の登録商標）などを使用することができる。勿論、その他のＳＯＩ基板を使用することも可能である。ここではＳＩＭＯＸを用いたＳＯＩ基板を例に挙げて説明する。
【００３２】
まず図１（Ａ）に示すように、単結晶シリコン基板１０１を用意する。そして、この単結晶シリコン基板１０１中に酸素イオンの注入を行う。この工程は公知のＳＩＭＯＸ技術と同じである。ここでは酸素イオンの注入をイオンドーピング法を用いて行い、ドーズ量を１×１０18／ｃｍ2とした。加速電圧は、埋め込み酸化珪素膜の形成位置（深さ位置）に従って決定する。
【００３３】
なお、図１（Ａ）は、図２（Ａ）のＡ−Ａ’における断面図に相当する。
【００３４】
この酸素イオンの注入工程は基板１０１を５００℃に加熱した状態で行う。これは、酸素イオンの注入によって、単結晶結晶シリコン基板１０１の最表面が損傷し、その結晶性が著しく損なわれることを防ぐためである。この加熱は、４００℃〜６００℃程度とすることが好ましい。
【００３５】
酸素イオンの注入により、１０２で示される酸素イオン注入層が単結晶シリコン基板１０１中に形成される。この状態では、酸素イオン注入層１０２は安定なＳｉＯ2 となっていない。即ち、結合状態が不安定なＳｉ−Ｏ化合物が高い割合で含まれている。当然、この状態では酸素イオン注入層は高い欠陥密度を有している。
【００３６】
また、この図１（Ａ）に示す状態においては、１０３で示される領域（単結晶シコン基板１０１の最表面）が残存シリコン層となる。注入条件を慎重に設定しないと、この残存シリコン層１０３の結晶性が損なわれてしまうので注意が必要である。
【００３７】
次に非酸化性雰囲気（ここでは窒素雰囲気）中で１１５０℃の加熱処理を行い、酸素イオン注入層１０２を４０００Å厚の酸化珪素膜１０４に変成する。この状態で一応、絶縁膜である酸化珪素膜１０４上に単結晶である残存シリコン層１０３が形成された状態を得る。この状態は、従来から公知のＳＩＭＯＸ構造と呼ばれる状態に対応する。そして、残存シリコン層１０３をパターニングすることで、活性層として用いるアイランド１０５が形成される（図１（Ｂ））。
【００３８】
アイランド１０５は、複数のチャネル形成領域となる部分が互いに分離している。なお、図１（Ｂ）は、図２（Ｂ）のＡ−Ａ’における断面図に相当する。
【００３９】
該アイランドを用いることで最下層のＴＦＴを作製することができる。なおＴＦＴの構造及びその作製方法は様々である。本実施の形態では、図１（Ｃ）に示すように、アイランド１０５上にゲート絶縁膜１０６を成膜し、ゲート絶縁膜１０６上にゲート電極１０７を形成する。なお、図１（Ｃ）は、図２（Ｃ）のＡ−Ａ’における断面図に相当し、図３（Ａ）は図２（Ｃ）のＢ−Ｂ’における断面図に相当し、図３（Ｂ）は図２（Ｃ）のＣ−Ｃ’における断面図に相当する。
【００４０】
ゲート電極１０７はゲート絶縁膜１０６を間に介して、アイランド１０５が有するチャネル形成領域と重なっている。チャネル形成領域は、アイランド１０５が有する不純物領域に挟まれている。
【００４１】
そして、アイランド１０５、ゲート絶縁膜１０６及びゲート電極１０７を覆って、第１の層間絶縁膜１０８が形成される。なお図２（Ｃ）では、ＴＦＴの構造を明確にするために、ゲート絶縁膜１０６及び第１の層間絶縁膜１０８は省略して示した。そして、第１の層間絶縁膜１０８に形成されたコンタクトホールを介して、不純物領域１０５、１０６に接続される配線１０９、１１０を第１の層間絶縁膜１０８上に形成した。
【００４２】
以上までの工程で、最下層における半導体素子の作製工程が終了する。
【００４３】
なお、チャネル幅方向における、各チャネル形成領域の幅Ｗｓとその厚さＷｔの値は、設計者が適宜設定することができる。図４（Ａ）にチャネル形成領域の厚さＷｔがチャネル幅Ｗｓよりも小さい場合を示す。また逆に、図４（Ｂ）にチャネル形成領域の厚さＷｔがチャネル幅Ｗｓよりも大きい場合を示す。チャネル形成領域をレイアウトすることができる領域の面積が限られている場合、図４（Ｂ）に示した場合の方が、チャネル形成領域において、ゲート電極とゲート絶縁膜を間に挟んで重なる面積が広くなるので、オン電流を大きくすることができる。また、図４（Ａ）に示した場合の方が、後に形成されるゲート絶縁膜やゲート電極の成膜の際の膜切れを防ぐことができる。
【００４４】
次に、図５（Ａ）、図５（Ｂ）に示すように、第１の層間絶縁膜１０８上に配線１０９、１１０を覆って、第２の層間絶縁膜１１１を形成する。なお、図５（Ｂ）は、図５（Ａ）のＡ−Ａ’における断面図に相当する。第２の層間絶縁膜は、無機の絶縁膜であっても有機の絶縁膜であっても良い。本実施例では酸化窒化珪素などに、後の工程において照射されるレーザー光を吸収するような物質、例えば有色の顔料やカーボンを混入したものを用いる。
【００４５】
なお、第２の層間絶縁膜１１１の表面の歪がそのまま後に形成される下地膜の形状に影響を与えることになる。下地膜の歪は後に形成される半導体膜をレーザー光により結晶化したときに、結晶性の均一性を乱す原因になるので、第２の層間絶縁膜１１１が無機の絶縁膜で形成されている場合、表面を、その歪の差が１０ｎｍ以下に抑えられるように化学的機械的研磨法（ＣＭＰ法）を用いて研磨しておくと良い。
【００４６】
次に、２層目における半導体素子の作製工程について説明する。
【００４７】
まず、第２の層間絶縁膜１１１上に、絶縁膜からなる第１の下地膜１２１を形成する。そして、第１の下地膜１２１上に矩形状の絶縁膜からなる第２の下地膜１２２が形成され、第１及び第２の下地膜１２１、１２２を覆うように、第３の下地膜１２３が形成されている。本実施の形態では、第１の下地膜１２１として窒化珪素を用い、第２の下地膜として酸化珪素を用い、第３の下地膜として酸化珪素膜を用いた。なお第１乃至第３の下地膜の材料はこれに限定されず、後の工程における熱処理に耐え得る材料で、なおかつ後に形成される半導体膜に、ＴＦＴの特性に悪影響を与えうるアルカリ金属が混入するのを防ぐことができ、凹凸を形成することができる絶縁膜であれば良い。なおこの凹凸の形成の仕方については、後段において詳しく説明する。また、これらの他の絶縁膜を用いても良い。また２つ以上の膜の積層構造であってもよい。本実施例では下地膜１２０の凸部１２４が、矩形状の第２の下地膜１２２と、第３の下地膜１２３のうち第２の下地膜１２２に接している部分と、で構成されている。
【００４８】
なお、凸部１２４の形状及びそのサイズついては、設計者が適宜設定することができるが、後に形成される半導体膜が凸部のエッジ近傍において膜切れを起こさない程度の厚さに設定する必要がある。本実施の形態では凸部の高さを０．１〜１μｍ程度にする。
【００４９】
そして図５（Ａ）、図５（Ｂ）では第１乃至第３の下地膜を区別して示しているが、単一の層からなる絶縁膜で下地膜を形成していても良いし、３層以外の複数の絶縁膜で形成していても良い。ここでは３つの下地膜を合わせて下地膜１２０と総称する。
【００５０】
このとき、下地膜１２０と同時に、下地膜の一部を利用してマーカーを形成するようにしても良い。
【００５１】
次に、下地膜１２０を覆うように、非晶質半導体膜１２５を形成する。非晶質半導体膜１２５は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により成膜することができる。なお、本実施の形態では非晶質半導体膜を用いたが、微結晶半導体膜、結晶質半導体膜であっても良い。また珪素だけではなくシリコンゲルマニウムを用いるようにしても良い。また、第３の下地膜１２３を成膜した後、大気開放せずに連続的に成膜することで、半導体膜と下地膜との間に不純物が混入するのを防ぐことができる。
【００５２】
次に、図６（Ａ）に示すように、非晶質半導体膜１２５にレーザー光を照射する。なお、図６（Ｂ）は、図６（Ａ）の破線Ａ−Ａ’における断面図に相当する。このとき、レーザー光の走査方向は、後に形成されるチャネル形成領域においてキャリアが移動する方向と同じ方向に揃える。本実施の形態では、白抜きの矢印で示したように、走査方向を矩形の凸部１２４の長手方向に揃えてレーザー光を照射した。レーザー光の照射により、非晶質半導体膜１２５は一次的に溶融し、凸部の上部から凹部に向かってその体積が移動する。そして表面が平坦化され、なおかつ結晶性が高められた結晶質半導体膜１２６が形成される。レーザー光のエネルギー密度は、レーザービームのエッジの近傍において低くなっており、そのためエッジの近傍は結晶粒が小さく、結晶の粒界に沿って突起した部分（リッジ）が出現する。そのため、レーザー光のレーザービームの軌跡のエッジと、チャネル形成領域となる部分または非晶質半導体膜１２５の凹部上に位置する部分とが重ならないように照射する。
【００５３】
本発明では公知のレーザーを用いることができる。レーザー光は連続発振であることが望ましいが、パルス発振であってもある程度本発明の効果を得ることができると考えられる。レーザーは、気体レーザーもしくは固体レーザーを用いることができる。気体レーザーとして、エキシマレーザー、Ａｒレーザー、Ｋｒレーザーなどがあり、固体レーザーとして、ＹＡＧレーザー、ＹＶＯ4レーザー、ＹＬＦレーザー、ＹＡｌＯ3レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイアレーザーなどが挙げられる。固体レーザーとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザーが適用される。当該レーザーの基本波はドーピングする材料によって異なり、１μｍ前後の基本波を有するレーザー光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【００５４】
またさらに、固体レーザーから発せられた赤外レーザー光を非線形光学素子でグリーンレーザー光に変換後、さらに別の非線形光学素子によって得られる紫外レーザー光を用いることもできる。
【００５５】
結晶質半導体膜１２６は、レーザー光の照射による体積移動により、下地膜１２０の凹部上において膜厚が厚くなり、逆に凸部１２４上において膜厚が薄くなっている。そのため応力によって凸部上に粒界１４９が発生しやすく、逆に凹部上においては結晶性の良い状態が得られる。なお、凹部上において結晶質半導体膜１２６が必ずしも粒界を含まないわけではない。しかし、たとえ粒界が存在したとしても結晶粒が大きいので、結晶性は比較的優れたものとなっている。
【００５６】
なお、半導体膜の結晶化に際し、レーザー光の照射の工程と、触媒を用いて半導体膜を結晶化させる工程とを組み合わせていても良い。触媒元素を用いる場合、特開平７−１３０６５２号公報、特開平８−７８３２９号公報で開示された技術を用いることができる。
【００５７】
次に、図７（Ａ）に示すように結晶質半導体膜１２６をパターニングすることで、サブアイランド１２７を形成する。なお、図７（Ｂ）は、図７（Ａ）の破線Ａ−Ａ’における断面図に相当する。サブアイランド１２７は、凸部１２４間に形成される凹部上にその一部が存在する。目的とするマルチチャネル型ＴＦＴのチャネル形成領域は、結晶質半導体膜１２６の凹部上に位置する部分を用いて形成されるので、そのチャネル形成領域の数、チャネル長、チャネル幅を考慮して、サブアイランド１２７と凸部１２４との位置関係を定めることが肝要である。
【００５８】
次に、図８（Ａ）に示すように、サブアイランド１２７の表面をエッチングしていき、下地膜１２０の凸部１２４上面を露出させる。なお、図８（Ｂ）は、図８（Ａ）の破線Ａ−Ａ’における断面図に相当する。本実施の形態では、第３の下地膜１２３の凸部上面を露出させるように、サブアイランド１２７をエッチングし、下地膜１２０の凹部に一部に半導体膜が残るようにする。サブアイランド１２７の上面からの除去は、どのような方法を用いて行っても良く、例えばエッチングにより行っても良いし、ＣＭＰ法により行っても良い。
【００５９】
このサブアイランド１２７の上面からの除去により、凸部１２４上の粒界が存在する部分が除去され、凸部１２４間に相当する凹部の上には、後にチャネル形成領域となる結晶性の良い半導体膜が残される。そして、図８（Ａ）、（Ｂ）に示すような、チャネル形成領域の部分のみ分離したスリット状のアイランド１２８が形成される。なお、ソース領域またはドレイン領域となる部分はチャネル形成領域ほど半導体膜の結晶性によるＴＦＴの特性への影響が大きくない。そのため、ソース領域またはドレイン領域となる部分が、チャネル形成領域となる部分に比べて結晶性が芳しくなくても然程問題にはならない。
【００６０】
次に、図９（Ａ）に示すように、下地膜１２０の凸部１２４の一部を除去し、アイランド１２８のチャネル形成領域となる部分を露出する。なお、図９（Ｂ）は、図９（Ａ）の破線Ａ−Ａ’における断面図に相当する。この凸部１２４の除去は、ドライエッチングでもウェットエッチングでも良く、その他の方法を用いていても良い。エッチングに際し、アイランド１２８の一部が除去されることもあり得る。
【００６１】
そして、アイランド１２８の下に位置する第３の絶縁膜１２３の一部を第４の絶縁膜１２９とする。
【００６２】
なお、下地膜１２０と、アイランド１２８とは、エッチングの際に選択比が取れる材料であることが重要である。例えば、本実施の形態のように下地膜１２２、１２３に酸化珪素を用いている場合、ＣＨＦ3、ＣＦ3ガスを用いたドライエッチングか、またはフッ酸系のエッチャントを用いたウェットエッチングを用いるのが好ましい。ドライエッチングを用いた場合、アイランド１２８の下に位置する下地膜が回り込みによりエッチングされることなく、なおかつ半導体膜の側面をテーパー形状にすることができる。半導体膜の側面がテーパー形状だと、後の工程において形成される絶縁膜やゲート電極が膜切れを起こすのを防ぐことができる。またウェットエッチングを用いた場合、半導体膜の上面がエッチングされることなく下地膜の凸部を除去することができる。
【００６３】
なお、凸部１２４が完全に除去されずに、チャネル形成領域と一部が接する状態で残っていても良い。また、下地膜１２０のうち、凸部１２４以外の部分も多少エッチングされることも有り得る。また、凸部１２４のうち、後に形成されるチャネル形成領域となる部分と接していない部分も除去するようにしても良いし、凸部１２４を全て除去するようにしても良い。本実施例では、凸部１２４を一部除去することで、第４の下地膜１２９が形成される。
【００６４】
上述した一連の工程によって得られたアイランドをＴＦＴの活性層として用いる。なお、本発明は必ずしも以下の工程及び構造に限定されるわけではない。互いに分離した複数のチャネル形成領域を有するＴＦＴの作製工程及びその具体的な構造は様々である。
【００６５】
次に、図１０（Ａ）に示すように、アイランド１２８を用いてＴＦＴを作製する。図１０（Ｂ）は、図１０（Ａ）の破線Ａ−Ａ’における断面図に相当し、図１０（Ｃ）は、図１０（Ａ）の破線Ｂ−Ｂ’における断面図に相当し、図１１（Ａ）は、図１０（Ａ）の破線Ｃ−Ｃ’における断面図に相当し、図１１（Ｂ）は、図１０（Ａ）の破線Ｄ−Ｄ’における断面図に相当する。ただし、図１０、図１１においては、第２の層間絶縁膜１１１以下は省略して示している。
【００６６】
アイランド１２８が有するチャネル形成領域１３０は、ゲート絶縁膜１３１を間に挟んでゲート電極１３２と重なっている。またチャネル形成領域１３０は、同じくアイランド１２８が有する２つの不純物領域１３３に挟まれている。なお、２つの不純物領域１３３はソース領域又はドレイン領域として機能する。
【００６７】
そして、アイランド１２８、ゲート絶縁膜１３１及びゲート電極１３２を覆って、第３の層間絶縁膜１３４が形成されている。そして第３の層間絶縁膜１３４を覆って、第４の層間絶縁膜１３５が形成されている。なお、第３の層間絶縁膜１３４は無機の絶縁膜であり、第４の層間絶縁膜１３５が有する炭素等の不純物がアイランド１２８に入るのを防ぐことができる。また第４の層間絶縁膜１３５は有機樹脂膜であり、後に形成される配線が断線されないように、表面を平坦化する効果がある。
【００６８】
そして、ゲート絶縁膜１３１、第３の層間絶縁膜１３４及び第４の層間絶縁膜１３５に形成されたコンタクトホールを介して、不純物領域１３３に接続された配線１３６が、第４の層間絶縁膜１３５上に形成されている。
【００６９】
上記作製工程によって、互いに分離した複数のチャネル形成領域を有するＴＦＴが完成する。各チャネル形成領域の側面と上面とが、ゲート絶縁膜を間に挟んでゲート電極と重なるような構成にすることで、ゲート絶縁膜を間に挟んでゲート電極と重なるチャネル形成領域の面積を、チャネル幅の長さの割りに大きくすることができ、オン電流を大きくすることができる。
【００７０】
本発明においてチャネル形成領域の数は４つに限定されず、１つまたは４以外の数のチャネル形成領域を有していても良い。
【００７１】
またソース領域またはドレイン領域となる不純物領域と、チャネル形成領域との間にＬＤＤ領域やオフセット領域を有していてもよい。ＬＤＤ領域やオフセット領域は、互いに分離していても良いし、ソース又はドレイン領域と同様に、複数のチャネル形成領域で共有していても良い。
【００７２】
なお、上記工程において、レーザー光の照射後または結晶質半導体膜を下地膜の凸部が露出する程度にエッチングした後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
【００７３】
また、３層目の半導体素子を形成する場合、再び第２の層間絶縁膜１１１のような、レーザー光を遮ることができる絶縁性の平坦化膜を形成し、２層目と同様の作製工程を用いて、アイランドを形成し、半導体素子を作製する。
【００７４】
なお、最下層の半導体素子と、上層の半導体素子との電気的な接続は、ダマシンプロセス等によって作製された配線（プラグ）によって行なう。図１２（Ａ）に、最下層の半導体素子７００と、２層目の半導体素子７０１とをプラグ７０３で電気的に接続している図を示す。７０４は第２の層間絶縁膜であり、７０５は２層目の下地膜であり、７０６は第３及び第４の層間絶縁膜である。
【００７５】
本発明の三次元回路素子で、例えばＬＳＩを用いたＣＰＵ、各種ロジック回路の記憶素子（例えばＳＲＡＭ）、カウンタ回路、分周回路ロジック等を形成することができる。このように三次元化された半導体装置は高集積化が可能であり、また各素子間を電気的に接続する配線を短くすることができるので、配線の容量による信号の遅延を防ぎ、より高速な動作が可能になる。
【００７６】
なお本発明を用いたＴＦＴは、第４回新機能素子技術シンポジウム予稿集、１９８５年７月ｐ２０５．に記載されている、ＣＡＭ、ＲＡＭ共存チップにも用いることができる。図１２（Ｂ）は、メモリ（ＲＡＭ）に対応するプロセッサを配置した連想メモリ（ＣＡＭ）と、ＲＡＭの共存チップ化を図ったモデルである。第１層目はワード処理系の回路が形成された層であり、第２層目は３層目のＲＡＭに対応したプロセッサが各種論理回路によって形成された層であり、第３層目はＲＡＭセルが形成された層である。第２層目のプロセッサと３層目のＲＡＭセルとによって連想メモリ（ＣＡＭ）が形成される。さらに、第４層目はデータ用のＲＡＭ（データＲＡＭ）であり、２層目及び３層目で形成される連想メモリと共存している。
【００７７】
このように、本発明の三次元回路素子は、様々な半導体装置に応用することが可能である。
【００７８】
また、凸部１２４を除去せずに、ＴＦＴを作製しても良い。図１３（Ａ）に、図８（Ａ）で得られたアイランド１２８を用いて作製したＴＦＴの上面図を示す。なお図１３（Ｂ）は図１３（Ａ）のＡ−Ａ’における断面図に相当し、図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ’における断面図に相当する。
【００７９】
アイランド１２８が有するチャネル形成領域６１３０は、ゲート絶縁膜６１３１を間に挟んでゲート電極６１３２と重なっている。またチャネル形成領域６１３０は、同じくアイランド１２８が有する２つの不純物領域６１３３に挟まれている。なお、２つの不純物領域６１３３はソース領域又はドレイン領域として機能する。
【００８０】
そして、アイランド１２８、ゲート絶縁膜６１３１及びゲート電極６１３２を覆って、第３の層間絶縁膜６１３４が形成されている。そして第３の層間絶縁膜６１３４を覆って、第４の層間絶縁膜６１３５が形成されている。なお、第３の層間絶縁膜６１３４は無機の絶縁膜であり、第４の層間絶縁膜６１３５が有する炭素等の不純物がアイランド１２８に入るのを防ぐことができる。また第４の層間絶縁膜６１３５は有機樹脂膜であり、後に形成される配線が断線されないように、表面を平坦化する効果がある。
【００８１】
そして、ゲート絶縁膜６１３１、第３の層間絶縁膜６１３４及び第４の層間絶縁膜６１３５に形成されたコンタクトホールを介して、不純物領域６１３３に接続された配線６１３６が、第４の層間絶縁膜６１３５上に形成されている。このような構成にすることで、ＴＦＴを駆動させることで発生した熱を効率的に放熱することができる。
【００８２】
また、最下層に形成されるＴＦＴも、そのチャネル形成領域の厚さＷｔとチャネル幅Ｗｓを設計者が適宜設定することができる。図２７（Ａ）に、ゲート電極を作製した時点での、最下層に形成されたＴＦＴの斜視図を示す。図２７（Ａ）のＡ−Ａ’における断面図が図２７（Ｂ）に相当する。図２７（Ａ）に示したＴＦＴは、アイランド７７０に接してゲート絶縁膜７７１が形成されており、ゲート絶縁膜７７１に接してゲート電極７７２が形成されている。ゲート電極７７２はアイランド７７０が有するチャネル形成領域７７３と、ゲート絶縁膜７７１を間に挟んで重なっている。図２７に示したＴＦＴは、チャネル幅Ｗｓが０．０５〜０．２μｍであり、チャネル形成領域の厚さＷｔは２〜５μm程度である。このようにチャネル幅Ｗｓ対して厚さＷｔを１０倍以上とすることで、チャネル形成領域における空乏層がチャネル形成領域の両側面の破線７７４に示す領域に形成することができる。
【００８３】
このように本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、ＴＦＴの特性のバラツキを抑えることができる。
【００８４】
また三次元回路素子において、上層のみならず最下層にもマルチチャネル型ＴＦＴを用いることで、各半導体素子から発せられる熱を効率的に逃がすことができ、チップ温度が上昇し、熱雑音が発生するのを防ぐことができる。
【００８５】
【実施例】
以下、本発明の実施例について説明する。
【００８６】
（実施例１）
本実施例では、最下層にレベルシフタを、２層目にインバーターとアナログスイッチを有する、本発明の三次元回路素子について説明する。
【００８７】
図１４に示す本発明の三次元回路素子は、最下層にレベルシフタ７５０が形成されている。このレベルシフタ７５０を構成するＴＦＴは、７５３に示すような、ソース領域またはドレイン領域となる２つの不純物領域と、単結晶からなる複数のチャネル形成領域とを有している。そして、該複数のチャネル形成領域は、互いにゲート絶縁膜及びゲート電極を間に挟んで分離している。なお、Ｖｉｎはレベルシフタに入力された信号であり、ＶｉｎｂはＶｉｎの極性を反転させた信号である。
【００８８】
入力されたＶｉｎは、その電圧の振幅の幅を変えられて、２層目のインバーター７５１及びアナログスイッチ７５２に入力される。
【００８９】
２層目のインバーター７５１及びアナログスイッチ７５２を構成するＴＦＴは、７５４に示すように、ソース領域またはドレイン領域となる２つの不純物領域と、レーザー光で結晶化された結晶質半導体膜からなる複数のチャネル形成領域を有している。そして、該複数のチャネル形成領域は、互いにゲート絶縁膜及びゲート電極を間に挟んで分離している。また、ＴＦＴ７５４は凸部を有する下地膜上に形成されているが、該凸部は、ソース領域またはドレイン領域となる２つの不純物領域と、複数のチャネル形成領域とで囲まれている領域の一部に存在している。
【００９０】
レベルシフタ７５０からインバーター７５１に入力された信号は、その極性が反転されてアナログスイッチ７５２に入力される。アナログスイッチ７５２では、インバーター７５１から入力された信号とレベルシフタ７５０から入力された反転された信号とに同期して、入力された信号Ｉｎをサンプリングし、出力の信号Ｏｕｔを生成する。
【００９１】
なお本実施例で示した三次元回路素子はほんの一例であり、その他の回路を形成することは無論可能である。
【００９２】
（実施例２）
スマートカット法とは、水素イオン注入により形成された微小ボイドの熱処理による成長を利用してＳｉ基板を劈開する方法であり、フランスのSOITEC社から提案され、貼り合わせＳＯＩ基板の作製に応用されている。本実施例では、スマートカット法を用いてＳＯＩ基板を形成し、該ＳＯＩ基板を用いて最下層のアイランドを形成する例について説明する。
【００９３】
スマートカット法（1996年、フランスのSOITEC社が発表）とは貼り合わせＳＯＩ技術の一つであり、水素脆化を積極的に利用するものである。ここでスマートカット法の簡単な手順を説明する。
【００９４】
まず、ボンドウェハを熱酸化することで熱酸化膜を形成し、その後、イオンインプランテーション法により水素イオン（Ｈ+）を添加する。水素イオンの添加工程によってボンドウェハ内には、水素で終端された微小な空洞（micro cavity）が形成される。本明細書では、この微小な空洞を水素打ち込み層と呼ぶことにする。
【００９５】
次に、上記処理を終えたボンドウェハと、後に薄膜の支持基板となるベースウェハとを室温で貼り合わせ、500 ℃程度の加熱処理を施す。この加熱処理によって上述の水素打ち込み層では水素脆化が生じ、水素脆化による破断層が形成される。
【００９６】
こうして水素脆化により破断層が形成されると単結晶シリコン薄膜のみを残して容易にボンドウェハが剥がれる。
【００９７】
従って、ベースウェハ上には下地となる熱酸化膜と単結晶シリコン薄膜が形成される。なお、この時の単結晶シリコン薄膜の膜厚は熱酸化膜の膜厚と水素イオン注入の打ち込み深さによって決定される。
【００９８】
次に、10nmオーダーの浅い研摩（タッチポリッシュ）を行い、さらに1000〜1100℃程度の温度で２時間ぐらいの加熱処理を行って結合力の強い単結晶シリコン薄膜を得る。
【００９９】
以上の様に、スマートカット法は非常に簡易な手段で単結晶シリコン薄膜を得られるという利点を有している。また、これまでの貼り合わせＳＯＩ基板ほど単結晶シリコン層の膜厚が研摩精度に影響されないので、非常に膜厚の均一性が高い。
【０１００】
また、最近ではこのスマートカット法を利用して合成石英の上に単結晶シリコン薄膜を形成する試みもなされている。（阿部孝夫：第24回アモルファス物質の物性と応用セミナーテキスト，p.25-32,1997）
【０１０１】
しかしながら、この報告によると合成石英とシリコンウェハ（ボンドウェハ）とを貼り合わせると熱膨張係数の差が大きいため300 ℃程度の加熱で破壊が起こる。従って、同報告ではボンドウェハを200 ℃前後で貼り合わせた後、50μｍまで平面研摩（またはエッチング）して、その後で500 ℃の加熱処理を施して貼り合わせを完了している。
まず、図１５（Ａ）に示すように、単結晶シリコン基板７６０を熱酸化することで熱酸化膜７６１を形成する。次に、図１５（Ｂ）に示すように水素イオンを注入する。水素イオンのドーズ量は、３×１０16〜１×１０17ｃｍ-2が一般的である。水素イオンの注入により、水素のピーク濃度付近に微小ボイド（void）７６２が形成される。微小ボイドは大きさ〜２０ｎｍ、厚さが〜１ｎｍのものが大多数である。
【０１０２】
次に、図１５（Ｃ）に示すように、アイランドの支持基板となる基板７６３を貼り合わせる。そして、５００℃程度の加熱処理を施す。この加熱処理によって上述の微小ボイドが成長してサイズが増加する。この微小ボイドのサイズの増加と、残留ストレスとによって、単結晶シリコン基板７６０が劈開（スマートカット）される。スマートカットが起こる深さはイオン注入された水素のピーク濃度付近である。このスマートカットにより、熱酸化膜７６１の一部７６１ａと、単結晶シリコン基板の一部７６０ａが基板７６３上に残留する（図１５（Ｄ））。
【０１０３】
こうして図１５（Ｄ）の状態が得られたら、単結晶シリコン基板の一部７６０ａの表面に１０ｎｍオーダーの浅い研摩（タッチポリッシュ）を行い、さらに１０００〜１１００℃程度の温度で２時間ぐらいの加熱処理を行う。
【０１０４】
そして、熱酸化膜７６１の一部７６１ａと、単結晶シリコン基板の一部７６０ａをパターニングし、熱酸化膜７６１の一部７６１ａから形成された絶縁膜７６４上に、互いに分離した複数のチャネル形成領域となる領域を有するアイランド７６５を単結晶シリコン基板の一部７６０ａから形成した。
【０１０５】
以上の様に、スマートカット法は非常に簡易な手段で単結晶からなるアイランドを得られるという利点を有している。また、これまでの貼り合わせＳＯＩ基板ほどアイランドの膜厚が研摩精度に影響されないので、非常に膜厚の均一性が高い。
【０１０６】
本実施例は、実施例１と組み合わせて実施することが可能である。
【０１０７】
（実施例３）
本実施例では、実施の形態とは工程順序が異なる、アイランドの作製方法について説明する。なお、各工程の詳しい説明については、実施の形態を参照する。
【０１０８】
図１６（Ａ）に示すように、まず矩形状の凸部３０１を有する下地膜を第２の層間絶縁膜上に形成し、該下地膜上に非晶質半導体膜３０２を形成する。次に、該非晶質半導体膜３０２にレーザー光を照射し、結晶質半導体膜３０３を形成する（図１６（Ｂ））。
【０１０９】
次に、結晶質半導体膜３０３を、凸部３０１の上面が露出する程度まで、その表面から一部を除去していく。なお、本実施例ではエッチングを用いて除去を行い、除去後の結晶質半導体膜をここでは結晶質半導体膜（エッチング後）３０４とする（図１６（Ｃ））。
【０１１０】
次に、結晶質半導体膜（エッチング後）３０４をパターニングし、アイランド３０５を形成する（図１６（Ｄ））。そして、アイランド３０５のチャネル形成領域となる部分を露出するように、凸部３０１の一部または全てを除去する。なお、本実施例ではエッチングを用いて凸部３０１の一部のみを除去し、凸部（エッチング後）３０６を形成した（図１６（Ｅ））。
【０１１１】
なお、上記工程において、レーザー光の照射後、結晶質半導体膜を下地膜の凸部が露出する程度にエッチングした後またはアイランドを形成した後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
【０１１２】
上記工程によって、アイランドを形成する前に、結晶質半導体膜を下地膜の凸部が露出する程度にエッチングすることで、アイランドの端部及び側面が一部エッチングによって除去されてしまうのを防ぐことができる。
【０１１３】
本実施例は、実施例１または２と組み合わせて実施することが可能である。
【０１１４】
（実施例４）
本実施例では、実施の形態、実施例３とは工程順序が異なる、アイランドの作製方法について説明する。なお、各工程の詳しい説明については、実施例３を参照する。
【０１１５】
図１７（Ａ）に示すように、まず矩形状の凸部３１１を有する下地膜を第２の層間絶縁膜上に形成し、該下地膜上に非晶質半導体膜３１２を形成する。
【０１１６】
次に、非晶質半導体膜３１２をパターニングし、サブアイランド３１３を形成する（図１７（Ｂ））。
【０１１７】
次に、該サブアイランド３１３にレーザー光を照射し、結晶化させる。本実施例では結晶化後のサブアイランドをサブアイランド（結晶化後）３１４とする（図１７（Ｃ））。
【０１１８】
次に、サブアイランド（結晶化後）３１４を、凸部３１１の上面が露出する程度まで、その表面から一部を除去していく。なお、本実施例ではエッチングを用いて除去を行い、アイランド３１５を形成する（図１７（Ｄ））。
【０１１９】
そして、アイランド３１５のチャネル形成領域となる部分を露出するように、凸部３１１の一部または全てを除去する。なお、本実施例ではエッチングを用いて凸部３１１の一部のみを除去し、凸部（エッチング後）３１６を形成した（図１７（Ｅ））。
【０１２０】
なお、上記工程において、レーザー光の照射後またはアイランドを形成した後において、５００〜６００℃で１分から６０分程度加熱することで、半導体膜内において生じている応力を緩和することができる。
【０１２１】
本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１２２】
（実施例５）
本実施例では、凹凸を有する下地膜の形成の仕方について説明する。
【０１２３】
まず、図１８（Ａ）に示すように、第２の層間絶縁膜２５０上に絶縁膜からなる第１の下地膜２５１を成膜する。第１の下地膜２５１は本実施例では酸化窒化珪素を用いるがこれに限定されず、第２の下地膜とエッチングにおける選択比が大きい絶縁膜であれば良い。本実施例では第１の下地膜２５１をＣＶＤ装置でＳｉＨ4とＮ2Ｏを用いて５０〜２００ｎｍの厚さになるように形成した。なお第１の下地膜は単層であっても、複数の絶縁膜を積層した構造であってもよい。
【０１２４】
次に、図１８（Ｂ）に示すように、第１の下地膜２５１に接するように絶縁膜からなる第２の下地膜２５２を形成する。第２の下地膜２５２は後の工程においてパターニングし、凹凸を形成したときに、その後に成膜される半導体膜の表面に凹凸が現れる程度の膜厚にする必要がある。本実施例では第２の下地膜２５２として、プラズマＣＶＤ法を用いて３０ｎｍ〜３００ｎｍの酸化珪素を形成する。
【０１２５】
次に、図１８（Ｃ）に示すようにマスク２５３を形成し、第２の下地膜２５２をエッチングする。なお本実施例では、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）をエッチャントとし、２０℃においてウェットエッチングを行う。このエッチングにより、矩形状の凸部２５４が形成される。本明細書では、第１の下地膜２５１と凸部２５４とを合わせて１つの下地膜とみなす。
【０１２６】
なお、第１の下地膜２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素を用い、第２の下地膜２５２として酸化珪素膜を用いる場合、ＲＦスパッタ法を用いて第２の下地膜２５２をパターニングすることが望ましい。第１の下地膜２５１として窒化アルミニウム、窒化酸化アルミニウムまたは窒化珪素は熱伝導度が高いので、発生した熱をすばやく拡散することができ、ＴＦＴの劣化を防ぐことができる。
【０１２７】
次に、第１の下地膜２５１と凸部２５４を覆うように半導体膜を形成する。本実施例では凸部の厚さが３０ｎｍ〜３００ｎｍであるので、半導体膜の膜厚を５０〜２００ｎｍとするのが望ましく、ここでは６０ｎｍとする。なお、半導体膜と下地膜との間に不純物が混入すると、半導体膜の結晶性に悪影響を与え、作製するＴＦＴの特性バラツキやしきい値電圧の変動を増大させる可能性があるため、下地膜と半導体膜とは連続して成膜するのが望ましい。そこで本実施例では、第１の下地膜２５１と凸部２５４とからなる下地膜を形成した後は、酸化珪素膜２５５を薄く該下地膜上に成膜し、その後大気にさらさないように連続して半導体膜２５６を成膜する。酸化珪素膜の厚さは設計者が適宜設定することができるが、本実施例では５ｎｍ〜３０ｎｍ程度とした。
【０１２８】
次に、図１８とは異なる下地膜の形成の仕方について説明する。まず図１９（Ａ）に示すように第２の層間絶縁膜２６０上に絶縁膜からなる第１の下地膜２６１を形成する。第１の下地膜は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで形成する。
【０１２９】
酸化珪素膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。酸化窒化珪素膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化珪素膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化珪素膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化珪素膜を適用しても良い。窒化珪素膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０１３０】
第１の下地膜は２０〜２００nm（好ましくは３０〜６０nm）の厚さに基板の全面に形成した後、図１９（Ｂ）に示すように、フォトリソグラフィーの技術を用いマスク２６２を形成する。そして、エッチングにより不要な部分を除去して、矩形状の凸部２６３を形成する。第１の下地膜２６１に対してはフッ素系のガスを用いたドライエッチング法を用いても良いし、フッ素系の水溶液を用いたウェットエッチング法を用いても良い。後者の方法を選択する場合には、例えば、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）でエッチングすると良い。
【０１３１】
次いで、凸部２６３及び第２の層間絶縁膜２６０を覆うように、絶縁膜からなる第２の下地膜２６４を形成する。この層は第１の下地膜２６１と同様に酸化珪素膜、窒化珪素膜、酸化窒化珪素膜などで５０〜３００nm（好ましくは１００〜２００nm）の厚さに形成する。
【０１３２】
上記作製工程によって、凸部２６３及び第２の下地膜２６４からなる下地膜が形成される。なお、第２の下地膜２６４を形成した後、大気に曝さないように連続して半導体膜を成膜するようにすることで、半導体膜と下地膜の間に大気中の不純物が混入するのを防ぐことができる。
【０１３３】
本実施例は実施例１〜４と自由に組み合わせて実施することが可能である。
【０１３４】
（実施例６）
次に、本発明において用いられるレーザー照射装置の構成について、図２０を用いて説明する。１５１はレーザー発振装置である。図２０では４つのレーザー発振装置を用いているが、レーザー照射装置が有するレーザー発振装置はこの数に限定されない。
【０１３５】
なお、レーザー発振装置１５１は、チラー１５２を用いてその温度を一定に保つようにしても良い。チラー１５２は必ずしも設ける必要はないが、レーザー発振装置１５１の温度を一定に保つことで、出力されるレーザー光のエネルギーが温度によってばらつくのを抑えることができる。
【０１３６】
また１５４は光学系であり、レーザー発振装置１５１から出力された光路を変更したり、そのレーザービームの形状を加工したりして、レーザー光を集光することができる。さらに、図２０のレーザー照射装置では、光学系１５４によって、複数のレーザー発振装置１５１から出力されたレーザー光のレーザービームを互いに一部を重ね合わせることで、合成することができる。
【０１３７】
なお、レーザー光を一次的に完全に遮蔽することができるＡＯ変調器１５３を、被処理物である基板１５６とレーザー発振装置１５１との間の光路に設けても良い。また、ＡＯ変調器の代わりに、アテニュエイター（光量調整フィルタ）を設けて、レーザー光のエネルギー密度を調整するようにしても良い。
【０１３８】
また、被処理物である基板１５６とレーザー発振装置１５１との間の光路に、レーザー発振装置１５１から出力されたレーザー光のエネルギー密度を測定する手段（エネルギー密度測定手段）１６５を設け、測定したエネルギー密度の経時変化をコンピューター１６０において監視するようにしても良い。この場合、レーザー光のエネルギー密度の減衰を補うように、レーザー発振装置１６０からの出力を高めるようにしても良い。
【０１３９】
合成されたレーザービームは、スリット１５５を介して被処理物である基板１５６に照射される。スリット１５５は、レーザー光を遮ることが可能であり、なおかつレーザー光によって変形または損傷しないような材質で形成するのが望ましい。そして、スリット１５５はスリットの幅が可変であり、該スリットの幅によってレーザービームの幅を変更することができる。
【０１４０】
なお、スリット１５５を介さない場合の、レーザー発振装置１５１から発振されるレーザー光の基板１５６におけるレーザービームの形状は、レーザーの種類によって異なり、また光学系により成形することもできる。
【０１４１】
基板１５６はステージ１５７上に載置されている。図２０では、位置制御手段１５８、１５９が、被処理物におけるレーザービームの位置を制御する手段に相当しており、ステージ１５７の位置が、位置制御手段１５８、１５９によって制御されている。
【０１４２】
図２０では、位置制御手段１５８がＸ方向におけるステージ１５７の位置の制御を行っており、位置制御手段１５９はＹ方向におけるステージ１５７の位置制御を行う。
【０１４３】
また図２０のレーザー照射装置は、メモリ等の記憶手段及び中央演算処理装置を兼ね備えたコンピューター１６０を有している。コンピューター１６０は、レーザー発振装置１５１の発振を制御し、レーザー光の走査経路を定め、なおかつレーザー光のレーザービームが定められた走査経路にしたがって走査されるように、位置制御手段１５８、１５９を制御し、基板を所定の位置に移動させることができる。
【０１４４】
なお図２０では、レーザービームの位置を、基板を移動させることで制御しているが、ガルバノミラー等の光学系を用いて移動させるようにしても良いし、その両方であってもよい。
【０１４５】
さらに図２０では、コンピューター１６０によって、該スリット１５５の幅を制御し、マスクのパターン情報に従ってレーザービームの幅を変更することができる。なおスリットは必ずしも設ける必要はない。
【０１４６】
さらにレーザー照射装置は、被処理物の温度を調節する手段を備えていても良い。また、レーザー光は指向性およびエネルギー密度の高い光であるため、ダンパーを設けて、反射光が不適切な箇所に照射されるのを防ぐようにしても良い。ダンパーは、反射光を吸収させる性質を有していることが望ましく、ダンパー内に冷却水を循環させておき、反射光の吸収により隔壁の温度が上昇するのを防ぐようにしても良い。また、ステージ１５７に基板を加熱するための手段（基板加熱手段）を設けるようにしても良い。
【０１４７】
なお、マーカーをレーザーで形成する場合、マーカー用のレーザー発振装置を設けるようにしても良い。この場合、マーカー用のレーザー発振装置の発振を、コンピューター１６０において制御するようにしても良い。さらにマーカー用のレーザー発振装置を設ける場合、マーカー用のレーザー発振装置から出力されたレーザー光を集光するための光学系を別途設ける。なおマーカーを形成する際に用いるレーザーは、代表的にはＹＡＧレーザー、ＣＯ2レーザー等が挙げられるが、無論この他のレーザーを用いて形成することは可能である。
【０１４８】
またマーカーを用いた位置合わせのために、ＣＣＤカメラ１６３を１台、場合によっては数台設けるようにしても良い。なおＣＣＤカメラとは、ＣＣＤ（電荷結合素子）を撮像素子として用いたカメラを意味する。
【０１４９】
なお、マーカーを設けずに、ＣＣＤカメラ１６３によって絶縁膜または半導体膜のパターンを認識し、基板の位置合わせを行うようにしても良い。この場合、コンピューター１６０に入力されたマスクによる絶縁膜または半導体膜のパターン情報と、ＣＣＤカメラ１６３において収集された実際の絶縁膜または半導体膜のパターン情報とを照らし合わせて、基板の位置情報を把握することができる。この場合マーカーを別途設ける必要がない。
【０１５０】
また、基板に入射したレーザー光は該基板の表面で反射し、入射したときと同じ光路を戻る、いわゆる戻り光となるが、該戻り光はレーザーの出力や周波数の変動や、ロッドの破壊などの悪影響を及ぼす。そのため、前記戻り光を取り除きレーザーの発振を安定させるため、アイソレータを設置するようにしても良い。
【０１５１】
なお、図２０では、レーザー発振装置を複数台設けたレーザー照射装置の構成について示したが、レーザー発振装置は１台であってもよい。図２１にレーザー発振装置が１台の、レーザー照射装置の構成を示す。図２１において、２０１はレーザー発振装置、２０２はチラーである。また２１５はエネルギー密度測定装置、２０３はＡＯ変調器、２０４は光学系、２０５はスリット、２１３はＣＣＤカメラである。基板２０６はステージ２０７上に設置し、ステージ２０７の位置はＸ方向位置制御手段２０８、Ｙ方向位置制御手段２０９によって制御されている。そして図２０に示したものと同様に、コンピューター２１０によって、レーザー照射装置が有する各手段の動作が制御されており、図２０と異なるのはレーザー発振装置が１つであることである。また光学系２０４は図２０の場合と異なり、１つのレーザー光を集光する機能を有していれば良い。
【０１５２】
なお、半導体膜全体にレーザー光を走査して照射するのではなく、少なくとも必要不可欠な部分を最低限結晶化できるようにレーザー光を走査することで、半導体膜を結晶化させた後パターニングにより除去される部分にレーザー光を照射する時間を省くことができ、基板１枚あたりにかかる処理時間を大幅に短縮することができる。
【０１５３】
本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【０１５４】
（実施例７）
本実施例では、複数のレーザービームを重ね合わせることで合成される、レーザービームの形状について説明する。
【０１５５】
図２２（Ａ）に、複数のレーザー発振装置からそれぞれ発振されるレーザー光の、スリットを介さない場合の被処理物におけるレーザービームの形状の一例を示す。図２２（Ａ）に示したレーザービームは楕円形状を有している。なお本発明において、レーザー発振装置から発振されるレーザー光のレーザービームの形状は、楕円に限定されない。レーザービームの形状はレーザーの種類によって異なり、また光学系により成形することもできる。例えば、ラムダ社製のＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅３０ｎｓ）Ｌ３３０８から射出されたレーザー光の形状は、１０ｍｍ×３０ｍｍ（共にビームプロファイルにおける半値幅）の矩形状である。また、ＹＡＧレーザーから射出されたレーザー光の形状は、ロッド形状が円筒形であれば円状となり、スラブ型であれば矩形状となる。このようなレーザー光を光学系により、さらに成形することにより、所望の大きさのレーザー光をつくることもできる。
【０１５６】
図２２（Ｂ）に図２２（Ａ）に示したレーザービームの長軸Ｌ方向におけるレーザー光のエネルギー密度の分布を示す。図２２（Ａ）に示すレーザービームは、図２２（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。レーザービームが楕円形状であるレーザー光のエネルギー密度の分布は、楕円の中心Ｏに向かうほど高くなっている。このように図２２（Ａ）に示したレーザービームは、中心軸方向におけるエネルギー密度がガウス分布に従っており、エネルギー密度が均一だと判断できる領域が狭くなる。
【０１５７】
次に、図２２（Ａ）に示したレーザービームを有するレーザー光を合成したときの、レーザービームの形状を、図２２（Ｃ）に示す。なお図２２（Ｃ）では４つのレーザー光のレーザービームを重ね合わせることで１つの線状のレーザービームを形成した場合について示しているが、重ね合わせるレーザービームの数はこれに限定されない。
【０１５８】
図２２（Ｃ）に示すように、各レーザー光のレーザービームは、各楕円の長軸が一致し、なおかつ互いにレーザービームの一部が重なることで合成され、１つのレーザービーム３６０が形成されている。なお以下、各楕円の中心Ｏを結ぶことで得られる直線をレーザービーム３６０の中心軸とする。
【０１５９】
図２２（Ｄ）に、図２２（Ｃ）に示した合成後のレーザービームの、中心軸ｙ方向におけるレーザー光のエネルギー密度の分布を示す。なお、図２２（Ｃ）に示すレーザービームは、図２２（Ｂ）におけるエネルギー密度のピーク値の１／ｅ2のエネルギー密度を満たしている領域に相当する。合成前の各レーザービームが重なり合っている部分において、エネルギー密度が加算される。例えば図示したように重なり合ったビームのエネルギー密度Ｌ１とＬ２を加算すると、ビームのエネルギー密度のピーク値Ｌ３とほぼ等しくなり、各楕円の中心Ｏの間においてエネルギー密度が平坦化される。
【０１６０】
なお、Ｌ１とＬ２を加算するとＬ３と等しくなるのが理想的だが、現実的には必ずしも等しい値にはならない。Ｌ１とＬ２を加算した値とＬ３との値のずれの許容範囲は、設計者が適宜設定することが可能である。
【０１６１】
レーザービームを単独で用いると、エネルギー密度の分布がガウス分布に従っているので、絶縁膜の平坦な部分に接している半導体膜またはアイランドとなる部分全体に均一なエネルギー密度のレーザー光を照射することが難しい。しかし、図２２（Ｄ）からわかるように、複数のレーザー光を重ね合わせてエネルギー密度の低い部分を互いに補い合うようにすることで、複数のレーザー光を重ね合わせないで単独で用いるよりも、エネルギー密度が均一な領域が拡大され、半導体膜の結晶性を効率良く高めることができる。
【０１６２】
なお、Ｂ−Ｂ’、Ｃ−Ｃ’におけるエネルギー密度の分布は、Ｂ−Ｂ’の方がＣ−Ｃ’よりも弱冠小さくなっているが、ほぼ同じ大きさとみなすことができ、合成前のレーザービームのピーク値の１／ｅ2のエネルギー密度を満たしている領域における、合成されたレーザービームの形状は、線状と言い表すことができる。
【０１６３】
図２３は、合成されたレーザービームのエネルギー分布を示す図である。３８０で示した領域はエネルギー密度が均一な領域であり、３８１で示した領域はエネルギー密度が低い領域である。図２３において、レーザービームの中心軸方向の長さをＷTBWとし、エネルギー密度が均一な領域３８０における中心軸方向の長さをＷmaxとする。ＷTBWがＷmaxに比べて大きくなればなるほど、結晶化に用いることができるエネルギー密度が均一な領域３８０に対する、半導体膜の結晶化に用いることができないエネルギー密度が均一ではない領域３８１の割合が大きくなる。エネルギー密度が均一ではない領域３８１のみが照射された半導体膜は、微結晶が生成し結晶性が芳しくない。よって半導体膜のアイランドとなる領域と、領域３８１のみを重ねないように、走査経路及び絶縁膜の凹凸のレイアウトを定める必要が生じ、領域３８０に対する領域３８１の比率が高くなるとその制約はさらに大きくなる。よってスリットを用いて、エネルギー密度が均一ではない領域３８１のみが絶縁膜の凹部または凸部上に形成された半導体膜に照射されるのを防ぐことは、走査経路及び絶縁膜の凹凸のレイアウトの際に生じる制約を小さくするのに有効である。
【０１６４】
本実施例は実施例１〜６と組み合わせて実施することが可能である。
【０１６５】
（実施例８）
本実施例では、本発明に用いられるレーザー照射装置の光学系と、各光学系とスリットとの位置関係について説明する。
【０１６６】
楕円形状のレーザービームを有するレーザー光は、走査方向と垂直な方向におけるエネルギー密度の分布がガウス分布に従っているので、エネルギー密度の低い領域の全体に占める割合が、矩形または線形のレーザービームを有するレーザー光に比べて高い。そのため本発明では、レーザー光のレーザービームが、エネルギー密度の分布が比較的均一な矩形または線形であることが望ましい。
【０１６７】
図２４は、レーザービームを４つ合成して１つのレーザービームにする場合の光学系を示している。図２４に示す光学系は、６つのシリンドリカルレンズ４１７〜４２２を有している。矢印の方向から入射した４つのレーザー光は、４つのシリンドリカルレンズ４１９〜４２２のそれぞれに入射する。そしてシリンドリカルレンズ４１９、４２１において成形された２つのレーザー光は、シリンドリカルレンズ４１７において再びそのレーザービームの形状が成形されて被処理物４２３に照射される。一方シリンドリカルレンズ４２０、４２２において成形された２つのレーザー光は、シリンドリカルレンズ４１８において再びそのレーザービームの形状が成形されて被処理物４２３に照射される。
【０１６８】
被処理物４２３における各レーザー光のレーザービームは、互いに一部重なることで合成されて１つのレーザービームを形成している。
【０１６９】
各レンズのｆ値及び入射角は設計者が適宜設定することが可能であるが、被処理物４２３に最も近いシリンドリカルレンズ４１７、４１８のｆ値は、シリンドリカルレンズ４１９〜４２２のｆ値よりも小さくする。例えば、被処理物４２３に最も近いシリンドリカルレンズ４１７、４１８のｆ値を２０とし、シリンドリカルレンズ４１９〜４２２のｆ値を１５０とする。そしてシリンドリカルレンズ４１７、４１８から被処理物４００へのレーザー光の入射角は、本実施例では２５°とし、シリンドリカルレンズ４１９〜４２２からシリンドリカルレンズ４１７、４１８へのレーザー光の入射角を１０°とするように各レンズを設置する。なお、戻り光を防ぐためにレーザー光の基板への入射角度を０°より大きく、望ましくは５〜３０°に保つのが望ましい。
【０１７０】
図２４では、４つのレーザービームを合成する例について示しており、この場合４つのレーザー発振装置にそれぞれ対応するシリンドリカルレンズを４つと、該４つのシリンドリカルレンズに対応する２つのシリンドリカルレンズとを有している。合成するレーザービームの数はこれに限定されず、合成するレーザービームの数は２以上８以下であれば良い。ｎ（ｎ＝２、４、６、８）のレーザービームを合成する場合、ｎのレーザー発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応するｎ／２のシリンドリカルレンズとを有している。ｎ（ｎ＝３、５、７）のレーザービームを合成する場合、ｎのレーザー発振装置にそれぞれ対応するｎのシリンドリカルレンズと、該ｎのシリンドリカルレンズに対応する（ｎ＋１）／２のシリンドリカルレンズとを有している。
【０１７１】
そして、レーザービームを５つ以上重ね合わせるとき、光学系を配置する場所及び干渉等を考慮すると、５つ目以降のレーザー光は基板の反対側から照射するのが望ましく、その場合スリットを基板の反対側にも設ける必要がある。また、基板は透過性を有していることが必要である。
【０１７２】
なお、照射面に垂直な平面であって、かつ前記長いビームの形状を長方形と見立てたときの短辺を含む面を入射面と定義すると、前記レーザービームの入射角度φは、前記短辺の長さがＷ、前記照射面に設置され、かつ、前記レーザービームに対して透光性を有する基板の厚さがｄであるとき、φ≧arcsin（W/2d）を満たすのが望ましい。なお、レーザービームの軌跡が、前記入射面上にないときは、該軌跡を該入射面に射影したものの入射角度をφとする。この入射角度φでレーザービームが入射されれば、基板の表面での反射光と、前記基板の裏面からの反射光とが干渉せず、一様なレーザービームの照射を行うことができる。
【０１７３】
なお本発明に用いられるレーザー照射装置が有する光学系は、本実施例で示した構成に限定されない。
【０１７４】
また、複数のレーザービームを組み合わせなくとも矩形または線形のレーザービームを得られるガスレーザーとして代表的なのはエキシマレーザーがあり、固体レーザーとして代表的なのはスラブレーザーである。本発明では、これらのレーザーを用いていても良い。また光ファイバーを用いて、エネルギー密度が均一な線状又は矩形状のレーザービームを形成することも可能である。
【０１７５】
本実施例は実施例１〜７と組み合わせて実施することが可能である。
【０１７６】
（実施例９）
本発明を用いて作製されるＴＦＴを搭載した半導体装置は、様々な電子機器への適用が可能である。その一例は、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、携帯電話、投影型表示装置等が挙げられる。それら電子機器の具体例を図２５に示す。
【０１７７】
図２５（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の半導体装置を表示部２００３に用いることで、本発明の表示装置が完成する。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１７８】
図２５（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の半導体装置を表示部２１０２に用いることで、本発明のデジタルスチルカメラが完成する。
【０１７９】
図２５（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の半導体装置を表示部２２０３に用いることで、本発明のノート型パーソナルコンピュータが完成する。
【０１８０】
図２５（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体装置を表示部２３０２に用いることで、本発明のモバイルコンピュータが完成する。
【０１８１】
図２５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示する。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。本発明の半導体装置を表示部Ａ、Ｂ２４０３、２４０４に用いることで、本発明の画像再生装置が完成する。
【０１８２】
図２５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の半導体装置を表示部２５０２に用いることで、本発明のゴーグル型ディスプレイが完成する。
【０１８３】
図２５（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体装置を表示部２６０２に用いることで、本発明のビデオカメラが完成する。
【０１８４】
ここで図２５（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。本発明の半導体装置を表示部２７０３に用いることで、本発明の携帯電話が完成する。
【０１８５】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例は実施例１〜８に示したいずれの構成とも組み合わせて実施することが可能である。
【０１８６】
【発明の効果】
本発明では、絶縁膜の凹部上に位置する半導体膜を、ＴＦＴの活性層として積極的に用いることで、ＴＦＴのチャネル形成領域に粒界が形成されるのを防ぐことができ、粒界によってＴＦＴの移動度が著しく低下したり、オン電流が低減したり、オフ電流が増加したりするのを防ぐことができ、ＴＦＴの特性のバラツキを抑えることができる。
【０１８７】
また本発明では、三次元回路素子の最下層に、単結晶半導体膜を用いて、互いに分離した複数のチャネル形成領域を有するＴＦＴ（マルチチャネル型ＴＦＴ）を形成した。このように三次元回路素子において、上層のみならず最下層にもマルチチャネル型ＴＦＴを用いることで、各半導体素子から発せられる熱を効率的に逃がすことができ、チップ温度が上昇し、熱雑音が発生するのを防ぐことができる。
【０１８８】
また本発明のマルチチャネル型ＴＦＴは、最下層においても上層においても、複数の各チャネル形成領域間にゲート絶縁膜とゲート電極が存在するようにする。つまり、各チャネル形成領域の側面と上面とが、ゲート絶縁膜を間に挟んでゲート電極と重なるような構成にする。上記構成により、特開平１０−０６５１６４号に開示されているトランジスタに比べて、ゲート絶縁膜を間に挟んでゲート電極と重なるチャネル形成領域の面積を、チャネル幅の長さの割りに大きくすることができ、オン電流を大きくすることができる。
【図面の簡単な説明】
【図１】 最下層のＴＦＴの作製工程を示す断面図。
【図２】 最下層のＴＦＴの作製工程を示す上面図。
【図３】 最下層のＴＦＴの断面図。
【図４】 チャネル形成領域の幅と厚さの関係を示す図。
【図５】 上層のＴＦＴの作製工程を示す図。
【図６】 上層のＴＦＴの作製工程を示す図。
【図７】 上層のＴＦＴの作製工程を示す図。
【図８】 上層のＴＦＴの作製工程を示す図。
【図９】 上層のＴＦＴの作製工程を示す図。
【図１０】 上層のＴＦＴの完成図。
【図１１】 上層のＴＦＴの断面図。
【図１２】 下層と上層のＴＦＴの接続を示す図と、各層に設けられた回路を示す図。
【図１３】 上層のＴＦＴの完成図。
【図１４】 各層に設けられた半導体素子で構成される三次元回路素子の回路図。
【図１５】 スマートカット法を用いた最下層のアイランドの作製方法。
【図１６】 上層のＴＦＴの作製工程を示す図。
【図１７】 上層のＴＦＴの作製工程を示す図。
【図１８】 上層の凸部を有する下地膜の作製方法を示す図。
【図１９】 上層の凸部を有する下地膜の作製方法を示す図。
【図２０】 レーザー照射装置の図。
【図２１】 レーザー照射装置の図。
【図２２】 レーザービームのエネルギー密度の分布を示す図。
【図２３】 レーザービームのエネルギー密度の分布を示す図。
【図２４】 光学系の図。
【図２５】 本発明の半導体装置を用いた電子機器の図。
【図２６】 凸部を有する下地膜上に形成された半導体膜にレーザー光を照射して結晶化させた後のＴＥＭの断面像と、その模式図。
【図２７】 最下層のＴＦＴの構造を示す斜視図及び断面図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device configured using a semiconductor film having a crystal structure, and more particularly to a field effect transistor, particularly a semiconductor device using a thin film transistor.
[0002]
[Prior art]
As the minimum size of LSI miniaturization approaches the submicron region, high integration is being stopped. Therefore, in order to further increase the integration, a technique called a three-dimensional circuit element has attracted attention. 3D circuit elements are technologies that stack semiconductor elements in layers with an insulating film in between. Newly-developed elements with dramatically higher levels of integration, integration of complex functions, Try to realize on-chipRumoIt is.
[0003]
In the three-dimensional circuit element, since the heat resistance temperature of the lower semiconductor element is limited, laser annealing is generally used for crystallization of the semiconductor film of the upper semiconductor element. The characteristics of laser annealing are that the processing time can be greatly shortened compared to annealing methods using radiation heating or conduction heating, and the substrate or semiconductor film is selectively and locally heated to cause almost thermal damage to the substrate. Is not given.
[0004]
The laser annealing method here refers to a technique for recrystallizing a damaged layer or an amorphous layer formed on a semiconductor substrate or semiconductor film, or a technique for crystallizing an amorphous semiconductor film. Moreover, the technique applied to planarization and surface modification of a semiconductor substrate or a semiconductor film is also included. Applicable laser oscillators are gas laser oscillators typified by excimer lasers and solid-state laser oscillators typified by YAG lasers. The surface layer of a semiconductor is irradiated with laser light for several tens to several hundreds of nanoseconds. It is known to crystallize by heating for a very short time.
[0005]
[Problems to be solved by the invention]
A semiconductor film (crystalline semiconductor film) crystallized using a laser annealing method is generally formed by aggregating a plurality of crystal grains. The position and size of the crystal grains are random, and it is difficult to form a crystalline semiconductor film by specifying the position and size of the crystal grains. Therefore, an interface (grain boundary) of crystal grains may exist in the active layer formed by patterning the crystalline semiconductor film into an island shape.
[0006]
Unlike crystal grains, there are innumerable recombination centers and trap centers due to amorphous structures and crystal defects at grain boundaries. It is known that when carriers are trapped in this trapping center, the grain boundary potential increases and becomes a barrier against the carriers, so that the current transport characteristics of the carriers decrease. Therefore, for example, when a TFT is formed as a semiconductor element, if the grain boundary exists in the active layer, particularly in the channel formation region, the mobility of the TFT is remarkably lowered, the on-current is reduced, and the grain Since the current flows in the field, the off-current increases and the TFT characteristics are seriously affected. In addition, in a plurality of TFTs manufactured on the assumption that the same characteristics can be obtained, the characteristics vary depending on the presence or absence of grain boundaries in the active layer.
[0007]
The reason why the position and size of the obtained crystal grains are random when the semiconductor film is irradiated with laser light is as follows. It takes a certain amount of time for solid-phase nucleation to occur in a liquid semiconductor film completely melted by laser light irradiation. As time passes, innumerable crystal nuclei are generated in the complete melting region, and crystals grow from the crystal nuclei. Since the positions where the crystal nuclei are generated are random, the crystal nuclei are unevenly distributed. Then, since crystal growth ends when the crystal grains collide with each other, the position and size of the crystal grains are random.
[0008]
Therefore, it is difficult to form a single crystal silicon film having no grain boundary by laser annealing, and a TFT having a crystalline silicon film crystallized by laser annealing as an active layer is fabricated on a single crystal silicon substrate. No equivalent MOS transistor characteristics have been obtained to date.
[0009]
A semiconductor element of a three-dimensional circuit element is generally formed by using a single-crystal semiconductor film as a lowermost semiconductor element, and using a crystalline semiconductor film crystallized by laser annealing as an upper-layer semiconductor element. Is formed. In a three-dimensional circuit element, if there is a difference in characteristics between the upper-layer semiconductor element and the lower-layer semiconductor element, the operation speed of the circuit is limited by the semiconductor element with the slowest operation speed, and the signal to other circuits Delivery will be delayed. If transmission / reception of signals to other circuits is delayed, when an LSI is formed using three-dimensional circuit elements, the function of the entire LSI is impaired, and the yield of the chip is lowered.
[0010]
In addition, a problem caused by stacking semiconductor elements is that noise (thermal noise) due to heat generated from the semiconductor elements is generated. This is because by adopting the laminated structure, the heat generated from each semiconductor element is difficult to escape and the chip temperature rises. In particular, the higher the integration, the greater the amount of heat generated. When various functional circuits are integrated, there is a high possibility that thermal noise is generated in the vicinity of a circuit that generates a large amount of heat.
[0011]
In view of the above-described problems, an object of the present invention is to provide a semiconductor device that can suppress variation in characteristics of upper and lower semiconductor elements and prevent thermal noise from occurring.
[0012]
[Means for Solving the Problems]
The inventors of the present invention formed a semiconductor film over an insulating film having unevenness and irradiated the laser film with a laser beam. When the semiconductor film was irradiated with laser light, a selective portion of the crystallized semiconductor film was located on the convex portion of the insulating film. It was found that grain boundaries are formed.
[0013]
FIG. 26 shows the scanning direction of laser light when a 200 nm amorphous semiconductor film formed over an uneven insulating film is irradiated with continuous oscillation laser light so that the scanning speed is 5 cm / sec. The cross-sectional image of TEM in a perpendicular direction is shown. In FIG. 26A,
[0014]
FIG. 26B schematically illustrates a cross-sectional image of the TEM illustrated in FIG. As shown in FIG. 26B,
[0015]
Therefore, the present inventors thought that the position where the grain boundary is formed can be selectively determined by intentionally forming a portion where stress is concentrated on the semiconductor film. In the present invention, an insulating film having projections and depressions is formed on a substrate, and a semiconductor film is formed on the insulating film, so that stress is concentrated on the semiconductor film during crystallization by laser light. Are selectively formed. Specifically, unevenness is provided in the semiconductor film. Then, a continuous wave laser beam is irradiated along the longitudinal direction of the unevenness formed in the semiconductor film. At this time, it is most preferable to use a continuous wave laser beam, but a pulsed laser beam may be used. Note that the cross section of the convex portion in the direction perpendicular to the scanning direction of the laser beam may be a rectangle, a triangle, or a trapezoid.
[0016]
With the above structure, grain boundaries are selectively formed on the convex portions of the semiconductor film during crystallization by laser light irradiation. The semiconductor film located on the recessed portion of the insulating film is relatively difficult to form grain boundaries. The semiconductor film located on the recessed portion of the insulating film has excellent crystallinity, but does not necessarily include the grain boundaries. However, even if a grain boundary exists, it can be said that the crystal grains are large and the crystallinity is relatively excellent as compared with the semiconductor film positioned on the convex portion of the insulating film. Therefore, at the stage where the shape of the insulating film is designed, the position where the grain boundary of the semiconductor film is formed can be predicted to some extent. That is, according to the present invention, the position where the grain boundary is formed can be selectively determined, so that it is possible to lay out the active layer so that the grain boundary is not included in the active layer, more preferably the channel formation region. Become.
[0017]
In the present invention, after a transistor is formed in the lowermost layer, a base film made of an insulating film having unevenness is formed, and a semiconductor film is formed over the base film. Then, after crystallization is performed by irradiating the semiconductor film with a laser beam, a portion having poor crystallinity located on the convex portion of the base film is removed. Then, a TFT (multi-channel TFT) having a plurality of channel forming regions separated from each other using a portion having excellent crystallinity located on the concave portion of the base film by removing a part or all of the convex portion of the base film. ) Was formed.
[0018]
By actively using the semiconductor film located on the concave portion of the insulating film as the active layer of the TFT, it is possible to prevent the formation of a grain boundary in the channel formation region of the TFT, and the mobility of the TFT by the grain boundary. Can be prevented from significantly decreasing, an on-current can be reduced, and an off-current can be increased, and variations in TFT characteristics can be suppressed.
[0019]
In the present invention, a TFT (multi-channel TFT) having a plurality of channel forming regions separated from each other is formed using a single crystal semiconductor film in the lowermost layer of the three-dimensional circuit element. In this way, in the three-dimensional circuit element, by using multi-channel TFTs not only in the upper layer but also in the lowermost layer, heat generated from each semiconductor element can be efficiently released, the chip temperature rises, and thermal noise is increased. Can be prevented.
[0020]
In the multi-channel TFT of the present invention, a gate insulating film and a gate electrode exist between a plurality of channel formation regions in the lowermost layer and the upper layer. That is, the side surface and the upper surface of each channel formation region are configured to overlap the gate electrode with the gate insulating film interposed therebetween. With the above structure, the area of the channel formation region that overlaps with the gate electrode with the gate insulating film interposed therebetween is increased relative to the length of the channel width as compared with the transistor disclosed in Japanese Patent Laid-Open No. 10-065164. The on-current can be increased.
[0021]
Note that the energy density in the vicinity of the edge of the laser beam of the laser light is generally lower than that in the vicinity of the center, and the crystallinity of the semiconductor film is often poor. For this reason, when scanning with laser light, it is desirable that the portion that will later become the channel formation region of the TFT and the edge of the locus do not overlap.
[0022]
Therefore, in the present invention, first, data (pattern information) of the shape of the insulating film or the semiconductor film viewed from the upper surface of the substrate, which is obtained at the design stage, is stored in the storage means. Then, from the pattern information and the width of the laser beam in the direction perpendicular to the scanning direction of the laser beam, at least the portion that becomes the channel formation region of the TFT and the edge of the laser beam trajectory do not overlap. Determine the scan path. Then, the position of the substrate is aligned with the marker as a reference, and the semiconductor film on the substrate is irradiated with laser light according to the determined scanning path.
[0023]
With the above-described configuration, it is possible to scan the laser beam only at least indispensable portions, instead of irradiating the entire substrate with the laser beam. Accordingly, it is possible to save time for irradiating the unnecessary portion with the laser beam, thereby shortening the time required for the laser beam irradiation and improving the processing speed of the substrate. Further, unnecessary portions can be irradiated with laser light to prevent the substrate from being damaged.
[0024]
Note that the marker may be formed by directly etching the substrate with a laser beam or the like, or the marker may be formed on a part of the insulating film at the same time when the insulating film having unevenness is formed. . In addition, the shape of the actually formed insulating film or semiconductor film is read using an imaging device such as a CCD, stored as data in the first storage means, and the insulation obtained at the design stage in the second storage means. The pattern information of the film or semiconductor film is stored, and the substrate is aligned by collating the data stored in the first storage unit with the pattern information stored in the second storage unit Anyway.
[0025]
By forming a marker on a part of the insulating film or using the shape of the insulating film as a marker, the marker mask can be reduced by one, and more accurate than forming with a laser beam on the substrate. A marker can be formed at a position, and the alignment accuracy can be improved.
[0026]
In general, the energy density of laser light is not completely uniform, and the height varies depending on the position in the laser beam. In the present invention, it is necessary to irradiate a laser beam having a constant energy density to a portion which becomes a channel forming region at least, more preferably, the entire flat surface of the concave portion or the entire flat surface of the convex portion. Therefore, in the present invention, by scanning with laser light, a region having a uniform energy density is completely overlapped with at least a portion that becomes a channel formation region, more preferably, the entire flat surface of the concave portion or the entire flat surface of the convex portion. It is necessary to use a laser beam having an energy density distribution. In order to satisfy the above energy density condition, it is desirable that the shape of the laser beam be rectangular or linear.
[0027]
Furthermore, the low energy density portion of the laser beam may be shielded through the slit. By using the slit, a laser beam having a relatively uniform energy density can be applied to the entire flat surface of the concave portion or the entire flat surface of the convex portion, and crystallization can be performed uniformly. Further, by providing the slit, the width of the laser beam can be partially changed depending on the pattern information of the insulating film or the semiconductor film, and restrictions on the layout of the channel formation region and further the active layer of the TFT can be reduced. The width of the laser beam means the length of the laser beam in the direction perpendicular to the scanning direction.
[0028]
A single laser beam obtained by synthesizing laser beams oscillated from a plurality of laser oscillation devices may be used for laser crystallization. With the above configuration, it is possible to compensate for the weak energy density of each laser beam.
[0029]
In addition, after the semiconductor film is formed, laser light irradiation is performed so that the semiconductor film is not crystallized so that the semiconductor film is not exposed to the air (for example, a specified gas atmosphere such as a rare gas, nitrogen, oxygen, or a reduced pressure atmosphere). Also good. With the above configuration, contaminants at the molecular level in the clean room, such as boron contained in a filter for increasing the cleanliness of air, can be prevented from being mixed into the semiconductor film during crystallization by laser light. it can.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Next, a method for manufacturing a semiconductor device of the present invention will be described.
[0031]
First, the active layer of the lowermost multichannel TFT is formed. In the present invention, a single crystal semiconductor film having a plurality of channel formation regions separated from each other is used as an active layer of the lowermost TFT. Several types of SOI (Silicon On Insulators) substrates on which a single crystal silicon layer is formed are known depending on the structure and manufacturing method thereof. Typically, a SIMOX (Separation by Implanted Oxygen) is used., A registered trademark of SOITEC), ELTRAN (Epitaxial Layer Transfer: registered trademark of Canon Inc.), Smart-Cut (registered trademark of SOITEC Inc.), and the like. Of course, other SOI substrates can also be used. Here, an SOI substrate using SIMOX will be described as an example.
[0032]
First, as shown in FIG. 1A, a single
[0033]
1A is a cross-sectional view taken along line A-A ′ in FIG.InEquivalent to.
[0034]
This oxygen ion implantation step is performed with the
[0035]
By the implantation of oxygen ions, the acid shown at 102ElementaryAn ion implantation layer is formed in the single
[0036]
In the state shown in FIG. 1A, the region indicated by 103 (the outermost surface of the single crystal silicon substrate 101) is the remaining silicon layer. If the implantation conditions are not set carefully, the crystallinity of the remaining
[0037]
Next, heat treatment is performed at 1150 ° C. in a non-oxidizing atmosphere (here, a nitrogen atmosphere) to transform the oxygen ion implanted
[0038]
In the
[0039]
By using the island, the lowermost TFT can be manufactured. Note that there are various TFT structures and manufacturing methods. In this embodiment, as illustrated in FIG. 1C, the
[0040]
The
[0041]
Then, a first
[0042]
The manufacturing process of the semiconductor element in the lowermost layer is completed through the above steps.
[0043]
Note that the designer can appropriately set the width Ws and the thickness Wt of each channel formation region in the channel width direction. FIG. 4 (A)ToThe case where the thickness Wt of the channel forming region is smaller than the channel width Ws is shown. Conversely, FIG. 4 (B)ToThe case where the thickness Wt of the channel forming region is larger than the channel width Ws is shown. When the area of the region where the channel formation region can be laid out is limited, the area shown in FIG. 4B overlaps with the channel formation region with the gate electrode and the gate insulating film interposed therebetween. Becomes wider, the on-current can be increased. In the case shown in FIG. 4A, film breakage at the time of forming a gate insulating film or a gate electrode to be formed later can be prevented.
[0044]
Next, as shown in FIGS. 5A and 5B, a second interlayer insulating film 111 is formed over the first
[0045]
Note that the distortion of the surface of the second interlayer insulating film 111 directly affects the shape of the underlying film to be formed later. Since the distortion of the base film causes the uniformity of crystallinity to be disturbed when a semiconductor film to be formed later is crystallized by laser light, the second interlayer insulating film 111 is formed of an inorganic insulating film. In this case, the surface is preferably polished using a chemical mechanical polishing method (CMP method) so that the difference in strain is suppressed to 10 nm or less.
[0046]
Next, a manufacturing process of the semiconductor element in the second layer will be described.
[0047]
First, a first base film 121 made of an insulating film is formed on the second interlayer insulating film 111. Then, a second base film 122 made of a rectangular insulating film is formed on the first base film 121, and the third base film 123 is formed so as to cover the first and second base films 121 and 122. Is formed. In this embodiment mode, silicon nitride is used for the first base film 121, silicon oxide is used for the second base film,Base filmA silicon oxide film was used. Note that the material of the first to third base films is not limited to this, and an alkali metal that can withstand heat treatment in a later process and that adversely affects the characteristics of the TFT is mixed in the semiconductor film to be formed later. It is only necessary to be an insulating film that can prevent the formation of irregularities. The method for forming the unevenness will be described in detail later. Further, these other insulating films may be used. Alternatively, a stacked structure of two or more films may be used. In this embodiment, the
[0048]
Note that the shape and size of the
[0049]
In FIGS. 5A and 5B, the first to third base films are distinguished from each other. However, the base film may be formed of an insulating film formed of a single layer. A plurality of insulating films other than the layers may be formed. Here, the three underlayers are combined together with the underlayer 120.CallThe
[0050]
At this time, the marker may be formed using a part of the base film simultaneously with the
[0051]
Next, an
[0052]
Next, as shown in FIG. 6A, the
[0053]
In the present invention, a known laser can be used. Although it is desirable that the laser light is continuous oscillation, it is considered that the effect of the present invention can be obtained to some extent even if it is pulse oscillation. As the laser, a gas laser or a solid laser can be used. There are excimer laser, Ar laser, Kr laser, etc. as gas laser, and YAG laser, YVO as solid laser.FourLaser, YLF laser, YAlOThreeLasers, glass lasers, ruby lasers, alexandride lasers, Ti: sapphire lasers and the like can be mentioned. Solid lasers include YAG, YVO doped with Cr, Nd, Er, Ho, Ce, Co, Ti or Tm.Four, YLF, YAlOThreeLasers using crystals such as are applied. The fundamental wave of the laser differs depending on the material to be doped, and a laser beam having a fundamental wave of about 1 μm can be obtained. The harmonic with respect to the fundamental wave can be obtained by using a nonlinear optical element.
[0054]
Still further, emitted from a solid-state laserWasIt is also possible to use ultraviolet laser light obtained by another nonlinear optical element after converting the infrared laser light to green laser light by the nonlinear optical element.
[0055]
The crystalline semiconductor film 126 is thicker on the concave portion of the
[0056]
Note that in crystallization of the semiconductor film, a laser light irradiation process may be combined with a process of crystallizing the semiconductor film using a catalyst. In the case of using a catalyst element, the techniques disclosed in Japanese Patent Application Laid-Open Nos. 7-130652 and 8-78329 can be used.
[0057]
Next, as shown in FIG. 7A, the sub-island 127 is formed by patterning the crystalline semiconductor film 126. Note that FIG. 7B corresponds to a cross-sectional view taken along dashed line A-A ′ in FIG. A part of the sub-island 127 exists on the concave portion formed between the
[0058]
Next, as shown in FIG. 8A, the surface of the sub-island 127 is etched to expose the upper surface of the
[0059]
By removing the sub-island 127 from the upper surface, a portion where the grain boundary exists on the
[0060]
Next, as shown in FIG. 9A, a part of the
[0061]
A part of the third insulating film 123 located under the
[0062]
Note that it is important that the
[0063]
Note that the
[0064]
The island obtained by the series of steps described above is used as the active layer of the TFT. In addition, this invention is not necessarily limited to the following processes and structures. There are various manufacturing processes and specific structures of TFTs having a plurality of channel formation regions separated from each other.
[0065]
Next, as illustrated in FIG. 10A, a TFT is manufactured using an
[0066]
A
[0067]
A third
[0068]
A wiring 136 connected to the
[0069]
Through the above manufacturing process, a TFT having a plurality of channel formation regions separated from each other is completed. By configuring the side surface and the upper surface of each channel formation region so as to overlap the gate electrode with the gate insulating film interposed therebetween, the area of the channel formation region overlapping the gate electrode with the gate insulating film interposed therebetween is The channel width can be increased with respect to the length, and the on-current can be increased.
[0070]
In the present invention, the number of channel formation regions is not limited to four, and one or other number of channel formation regions may be provided.
[0071]
Further, an LDD region or an offset region may be provided between the impurity region to be the source region or the drain region and the channel formation region. The LDD region and the offset region may be separated from each other, or may be shared by a plurality of channel formation regions like the source or drain region.
[0072]
In the above process, after laser light irradiation or after etching the crystalline semiconductor film to such an extent that the convex portions of the base film are exposed, heating is performed at 500 to 600 ° C. for about 1 to 60 minutes. It is possible to relieve the stress generated in.
[0073]
Further, in the case of forming the third layer semiconductor element, an insulating planarization film that can block laser light, such as the second interlayer insulating film 111, is formed again, and the same manufacturing process as the second layer is performed. Is used to form islands and fabricate semiconductor elements.
[0074]
Note that electrical connection between the lowermost semiconductor element and the upper semiconductor element is performed by wiring (plug) manufactured by a damascene process or the like. FIG. 12A shows a diagram in which the
[0075]
With the three-dimensional circuit element of the present invention, for example, a CPU using an LSI, a memory element (for example, SRAM) of various logic circuits, a counter circuit, a frequency divider circuit logic, or the like can be formed. Such a three-dimensional semiconductor device can be highly integrated, and the wiring that electrically connects each element can be shortened, so that signal delay due to the capacitance of the wiring can be prevented and higher speed can be achieved. Operation becomes possible.
[0076]
Note that the TFT using the present invention is the 4th New Functional Device Technology Symposium Proceedings, July 1985, p205. It can also be used for CAM and RAM coexisting chips described in 1. FIG. 12B shows a model in which a content addressable memory (CAM) in which a processor corresponding to a memory (RAM) is arranged and a RAM are coexisting. The first layer is a layer in which a word processing system circuit is formed, the second layer is a layer in which a processor corresponding to the third layer RAM is formed by various logic circuits, and the third layer is a RAM. A layer in which cells are formed. The second layer processor and the third layer RAM cell form an associative memory (CAM). Further, the fourth layer is a data RAM (data RAM), which coexists with an associative memory formed by the second and third layers.
[0077]
Thus, the three-dimensional circuit element of the present invention can be applied to various semiconductor devices.
[0078]
Further, a TFT may be manufactured without removing the
[0079]
A
[0080]
A third
[0081]
A wiring 6136 connected to the
[0082]
In addition, for the TFT formed in the lowermost layer, the designer can appropriately set the thickness Wt and the channel width Ws of the channel formation region. FIG. 27A shows a perspective view of a TFT formed in the lowermost layer when the gate electrode is manufactured. A cross-sectional view taken along A-A ′ in FIG. 27A corresponds to FIG. In the TFT illustrated in FIG. 27A, a
[0083]
As described above, in the present invention, the semiconductor film located on the recess of the insulating film is positively used as the active layer of the TFT, thereby preventing the formation of a grain boundary in the channel forming region of the TFT. It is possible to prevent the mobility of the TFT from being significantly lowered, the on-current is reduced, and the off-current is increased due to the grain boundary, and variation in TFT characteristics can be suppressed.
[0084]
In 3D circuit elements, multichannel TFTs are used not only in the upper layer but also in the lowermost layer, so that the heat generated from each semiconductor element can be efficiently released, the chip temperature rises, and thermal noise is generated. Can be prevented.
[0085]
【Example】
Examples of the present invention will be described below.
[0086]
Example 1
In this embodiment, a three-dimensional circuit element of the present invention having a level shifter in the lowest layer and an inverter and an analog switch in the second layer will be described.
[0087]
In the three-dimensional circuit element of the present invention shown in FIG. 14, a
[0088]
The input Vin is input to the second-
[0089]
As shown by
[0090]
The signal input from the
[0091]
Note that the three-dimensional circuit element shown in this embodiment is only an example, and it is of course possible to form other circuits.
[0092]
(Example 2)
The smart cut method is a method of cleaving a Si substrate using the growth of heat treatment of microvoids formed by hydrogen ion implantation, proposed by the French company SOITEC and applied to the fabrication of bonded SOI substrates. Yes. In this embodiment, an example in which an SOI substrate is formed by using a smart cut method and an island in the lowermost layer is formed by using the SOI substrate will be described.
[0093]
The smart cut method (announced by SOIITEC in France in 1996) is one of the bonded SOI technologies and actively uses hydrogen embrittlement. Here is the simple procedure of the smart cut methodThe theoryLight up.
[0094]
First, BondweHaThermal oxidation by thermal oxidationMembraneAfter that, hydrogen ions (H+) Is added. Bonding process is performed by adding hydrogen ions.CIncludes a microcavity terminated with hydrogen (micro cavity))ButIt is formed. In this specification, this minute skyThrough the caveI will call it a hydrogen implantation layer..
[0095]
Next, the bondHaThe base wafer that later becomes the thin film support substrateHaAre bonded together at room temperature and heat-treated at about 500 ° C. This heat treatment causes hydrogen embrittlement in the hydrogen implantation layer described above and breaks due to hydrogen embrittlement.LayerIt is formed.
[0096]
In this way, hydrogen embrittlementRBreakLayerOnce formed, single crystal silicon thinMembraneEasy to leaveHaPeel off.
[0097]
Therefore, the baseCThe base thermal oxidationWith membraneSingle crystal silicon thinMembraneIt is formed. At this time, the single crystal silicon thin filmMembraneFilm thicknessIs heatOxidationMembraneIt is determined by the film thickness and the implantation depth of hydrogen ion implantation.
[0098]
next, Shallow polishing (touch polish) of the order of 10 nm, and then heat treatment at a temperature of about 1000-1100 ° C for about 2 hours to produce a single crystal silicon thin film with strong bonding strengthMembraneobtain.
[0099]
As described above, the smart cut method has an advantage that a single crystal silicon thin film can be obtained by a very simple means. Further, since the film thickness of the single crystal silicon layer is not affected by the polishing accuracy as compared with the past bonded SOI substrates, the film thickness is very uniform.
[0100]
Recently, an attempt has been made to form a single crystal silicon thin film on synthetic quartz using this smart cut method. (Takao Abe: 24th Amorphous Material Properties and Application Seminar Text, p.25-32, 1997)
[0101]
However, according to this report, when synthetic quartz and a silicon wafer (bond wafer) are bonded together, the difference in thermal expansion coefficient is large, so that destruction occurs when heated to about 300 ° C. Therefore, in the same report, after bonding the bond wafer at around 200 ° C., planar polishing (or etching) to 50 μm, and then performing heat treatment at 500 ° C. to complete the bonding.
First, as shown in FIG. 15A, a
[0102]
Next, as shown in FIG. 15C, a
[0103]
When the state of FIG. 15D is obtained in this way, shallow polishing (touch polishing) of the order of 10 nm is performed on the surface of a
[0104]
Then, a
[0105]
As described above, the smart cut method has an advantage that an island made of a single crystal can be obtained by a very simple means. Further, since the film thickness of the island is not affected by the polishing accuracy as compared with the past bonded SOI substrates, the film thickness is very uniform.
[0106]
This embodiment can be implemented in combination with the first embodiment.
[0107]
(Example 3)
In this example, a method for manufacturing an island, which is different in order of steps from the embodiment, is described. In addition, Embodiment is referred for the detailed description of each process.
[0108]
As shown in FIG. 16A, first, a base film having a rectangular protrusion 301 is formed over the second interlayer insulating film, and an amorphous semiconductor film 302 is formed over the base film. Next, the amorphous semiconductor film 302 is irradiated with laser light to form a crystalline semiconductor film 303 (FIG. 16B).
[0109]
Next, a part of the crystalline semiconductor film 303 is removed from the surface until the upper surface of the convex portion 301 is exposed. Note that in this embodiment, the removal is performed by etching, and the crystalline semiconductor film after the removal is referred to as a crystalline semiconductor film (after etching) 304 (FIG. 16C).
[0110]
Next, the crystalline semiconductor film (after etching) 304 is patterned to form islands 305 (FIG. 16D). Then, a part or all of the convex portion 301 is removed so that a portion of the island 305 that becomes a channel formation region is exposed. Note that in this example, only a part of the convex portion 301 was removed by etching to form a convex portion (after etching) 306 (FIG. 16E).
[0111]
In the above process, after the laser light irradiation, the crystalline semiconductor film is heated to 500 to 600 ° C. for about 1 to 60 minutes after being etched to the extent that the protrusion of the base film is exposed or after the island is formed. Thus, the stress generated in the semiconductor film can be relaxed.
[0112]
By the above process, before the island is formed, the crystalline semiconductor film is etched to such an extent that the convex portion of the base film is exposed, thereby preventing the end portion and the side surface of the island from being partially removed by etching. Can do.
[0113]
This embodiment can be implemented in combination with
[0114]
Example 4
In this example, the embodiment and examples3A method for manufacturing an island, which is different from the order of steps, will be described. For detailed explanation of each process, see Examples3Refer to
[0115]
Figure17As shown in FIG. 1A, first, a base film having a rectangular projection 311 is formed on the second interlayer insulating film, and an amorphous semiconductor film 312 is formed on the base film.
[0116]
next,NonCrystalline semiconductorMembrane 312Is patterned to form a sub-island 313 (see FIG.17(B)).
[0117]
Next, the sub island 313 is irradiated with laser light to be crystallized. In this embodiment, the sub-island after crystallization is defined as a sub-island (after crystallization) 314 (FIG.17(C)).
[0118]
Next, a part of the sub-island (after crystallization) 314 is removed from the surface until the upper surface of the convex portion 311 is exposed. In this embodiment, the island 315 is formed by etching to remove (see FIG.17(D)).
[0119]
Then, a part or all of the convex portion 311 is removed so as to expose a portion that becomes a channel formation region of the island 315. In this embodiment, etching is used to remove only a part of the convex portion 311 to form a convex portion (after etching) 316 (see FIG.17(E)).
[0120]
Note that in the above step, after laser light irradiation or island formation, the stress generated in the semiconductor film can be reduced by heating at 500 to 600 ° C. for about 1 to 60 minutes.
[0121]
This embodiment can be implemented by freely combining with the first to third embodiments.
[0122]
(Example 5)
In this embodiment, a method for forming a base film having unevenness will be described.
[0123]
First, as shown in FIG. 18A, a
[0124]
Next, as shown in FIG. 18B, a
[0125]
Next, as shown in FIG. 18C, a
[0126]
Note that in the case where aluminum nitride, aluminum nitride oxide, or silicon nitride is used for the
[0127]
Next, the
[0128]
Next, a method of forming a base film different from that in FIG. 18 will be described. First, as shown in FIG. 19A, a first base film made of an insulating film on the second interlayer insulating film 260.261Form. The first base film is formed using a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or the like.
[0129]
In the case where a silicon oxide film is used, tetraethyl orthosilicate (TEOS) and O2 are formed by plasma CVD.2The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm.2And can be formed by discharging. When a silicon oxynitride film is used, SiH is formed by plasma CVD.Four, N2O, NHThreeSilicon oxynitride film made from SiH or SiHFour, N2A silicon oxynitride film formed from O may be used. The production conditions in this case are a reaction pressure of 20 to 200 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (60 MHz) power density of 0.1 to 1.0 W / cm.2Can be formed. SiHFour, N2O, H2A silicon oxynitride silicon film manufactured from the above may be applied. Similarly, the silicon nitride film is formed by SiH by plasma CVD.Four, NHThreeIt is possible to make from.
[0130]
The first base film is formed over the entire surface of the substrate to a thickness of 20 to 200 nm (preferably 30 to 60 nm), and then a
[0131]
Next, the convex part263A
[0132]
By the above manufacturing process,263Then, a base film made of the
[0133]
This embodiment can be implemented by freely combining with
[0134]
(Example 6)
Next, the structure of the laser irradiation apparatus used in the present invention will be described with reference to FIG. Reference numeral 151 denotes a laser oscillation device. Although four laser oscillation devices are used in FIG. 20, the number of laser oscillation devices included in the laser irradiation device is not limited to this number.
[0135]
Note that the laser oscillation device 151 may use a chiller 152 to keep the temperature constant. The chiller 152 is not necessarily provided, but by keeping the temperature of the laser oscillation device 151 constant, it is possible to suppress the energy of the output laser light from varying depending on the temperature.
[0136]
Reference numeral 154 denotes an optical system which can focus the laser beam by changing the optical path output from the laser oscillation device 151 or processing the shape of the laser beam. Further, in the laser irradiation apparatus of FIG. 20, the laser beams of the laser beams output from the plurality of laser oscillation apparatuses 151 can be combined by the optical system 154 by overlapping each other.
[0137]
Note that an
[0138]
Further, a means (energy density measuring means) 165 for measuring the energy density of the laser beam output from the laser oscillation device 151 is provided in the optical path between the substrate 156 that is the object to be processed and the laser oscillation device 151, and the measurement is performed. The computer 160 may monitor the change in energy density over time. In this case, the output from the laser oscillation device 160 may be increased so as to compensate for the attenuation of the energy density of the laser beam.
[0139]
The combined laser beam is applied to the substrate 156 that is an object to be processed through the slit 155. The slit 155 is preferably formed of a material that can block the laser beam and that is not deformed or damaged by the laser beam. The slit 155 has a variable width, and the width of the laser beam can be changed according to the width of the slit.
[0140]
Note that the shape of the laser beam on the substrate 156 of the laser light oscillated from the laser oscillation device 151 when not passing through the slit 155 differs depending on the type of laser, and can also be formed by an optical system.
[0141]
The substrate 156 is placed on the stage 157. In FIG. 20, position control means 158 and 159 correspond to means for controlling the position of the laser beam on the object to be processed, and the position of the stage 157 is controlled by the position control means 158 and 159.
[0142]
In FIG. 20, the position control means 158 controls the position of the stage 157 in the X direction, and the position control means 159 controls the position of the stage 157 in the Y direction.
[0143]
Further, the laser irradiation apparatus of FIG. 20 has a computer 160 having both storage means such as a memory and a central processing unit. The computer 160 controls the position control means 158 and 159 so as to control the oscillation of the laser oscillating device 151, determine the scanning path of the laser light, and scan the laser beam of the laser light according to the determined scanning path. The substrate can be moved to a predetermined position.
[0144]
In FIG. 20, the position of the laser beam is controlled by moving the substrate, but it may be moved using an optical system such as a galvanometer mirror, or both.
[0145]
Further, in FIG. 20, the width of the slit 155 can be controlled by the computer 160 and the width of the laser beam can be changed according to the mask pattern information. Note that the slit is not necessarily provided.
[0146]
Further, the laser irradiation apparatus may include a means for adjusting the temperature of the object to be processed. Further, since the laser light is light having high directivity and energy density, a damper may be provided to prevent the reflected light from being irradiated to an inappropriate place. The damper desirably has a property of absorbing reflected light, and cooling water may be circulated in the damper to prevent the temperature of the partition wall from rising due to absorption of the reflected light. Further, the stage 157 may be provided with means for heating the substrate (substrate heating means).
[0147]
When the marker is formed by a laser, a marker laser oscillation device may be provided. In this case, the oscillation of the marker laser oscillation device may be controlled by the computer 160. Further, in the case where a marker laser oscillation device is provided, an optical system for condensing the laser beam output from the marker laser oscillation device is separately provided. The laser used for forming the marker is typically a YAG laser or CO.2A laser or the like can be mentioned, but it is of course possible to form using other lasers.
[0148]
Further, one
[0149]
Note that the substrate may be aligned by recognizing the pattern of the insulating film or the semiconductor film by the
[0150]
The laser light incident on the substrate is reflected by the surface of the substrate and returns to the same optical path as the incident light, so-called return light.-Adverse effects such as fluctuations in output and frequency, and rod destruction. Therefore, the return light is removed and the laser-In order to stabilize the oscillation, an isolator may be installed.
[0151]
Note that although FIG. 20 shows the configuration of the laser irradiation apparatus provided with a plurality of laser oscillation apparatuses, the number of laser oscillation apparatuses may be one. FIG. 21 shows a configuration of a laser irradiation apparatus having one laser oscillation apparatus. In FIG. 21, 201 is a laser oscillation device, and 202 is a chiller. Reference numeral 215 denotes an energy density measuring device, 203 denotes an AO modulator, 204 denotes an optical system, 205 denotes a slit, and 213 denotes a CCD camera. The substrate 206 is placed on the stage 207, and the position of the stage 207 is controlled by the X direction position control means 208 and the Y direction position control means 209. Similarly to the one shown in FIG. 20, the operation of each means of the laser irradiation apparatus is controlled by the computer 210. The difference from FIG. 20 is that there is one laser oscillation apparatus. Unlike the case of FIG. 20, the optical system 204 only needs to have a function of condensing one laser beam.
[0152]
Instead of scanning and irradiating the entire semiconductor film with laser light, the semiconductor film is crystallized and removed by patterning by scanning the laser light so that at least the indispensable part can be crystallized at least. The time for irradiating the portion to be irradiated with laser light can be saved, and the processing time per substrate can be greatly shortened.
[0153]
This example can be implemented in combination with Examples 1-5.
[0154]
(Example 7)
In this embodiment, the shape of a laser beam synthesized by superposing a plurality of laser beams will be described.
[0155]
FIG. 22A shows an example of the shape of the laser beam on the object to be processed when the laser light oscillated from the plurality of laser oscillation devices does not pass through the slit. The laser beam shown in FIG. 22A has an elliptical shape. In the present invention, the shape of the laser beam of the laser light oscillated from the laser oscillation device is not limited to an ellipse. The shape of the laser beam varies depending on the type of laser and can also be shaped by an optical system. For example, the shape of a laser beam emitted from a Lambda XeCl excimer laser (wavelength 308 nm, pulse width 30 ns) L3308 is a rectangular shape of 10 mm × 30 mm (both half-value width in the beam profile). The shape of the laser light emitted from the YAG laser is circular if the rod shape is cylindrical, and rectangular if it is slab type. By further shaping such laser light with an optical system, laser light of a desired size can be produced.
[0156]
FIG. 22B shows the energy density distribution of the laser beam in the long axis L direction of the laser beam shown in FIG. The laser beam shown in FIG. 22A is 1 / e of the peak value of the energy density in FIG.2This corresponds to a region satisfying the energy density of. The energy density distribution of the laser beam having the elliptical laser beam becomes higher toward the center O of the ellipse. As described above, in the laser beam illustrated in FIG. 22A, the energy density in the central axis direction follows a Gaussian distribution, and a region where it can be determined that the energy density is uniform becomes narrow.
[0157]
Next, FIG. 22C illustrates the shape of a laser beam when the laser light having the laser beam illustrated in FIG. Note that FIG. 22C illustrates the case where one linear laser beam is formed by superimposing four laser beams, but the number of superposed laser beams is not limited thereto.
[0158]
As shown in FIG. 22C, the laser beams of the respective laser beams are synthesized by matching the major axes of the ellipses and overlapping the laser beams partially to form one
[0159]
In FIG. 22D, FIG.CThe distribution of the laser beam energy density in the direction of the central axis y of the combined laser beam shown in FIG. Note that the laser beam illustrated in FIG. 22C is 1 / e of the peak value of the energy density in FIG.2This corresponds to a region satisfying the energy density of. The energy density is added at the portion where the laser beams before synthesis are overlapped. For example, when the energy densities L1 and L2 of the overlapping beams are added as shown in the figure, the energy density peak value L3 becomes substantially equal, and the energy density is flattened between the centers O of the ellipses.
[0160]
Note that, when L1 and L2 are added, it is ideal to be equal to L3, but in reality, it is not necessarily equal. The allowable range of deviation between the value obtained by adding L1 and L2 and the value L3 can be set as appropriate by the designer.
[0161]
When the laser beam is used alone, the energy density distribution follows a Gaussian distribution, so that the entire semiconductor film or island part in contact with the flat part of the insulating film can be irradiated with laser light with a uniform energy density. difficult. However, as can be seen from FIG. 22D, by superimposing a plurality of laser beams and complementing each other with a low energy density, it is possible to save energy rather than using a plurality of laser beams without overlapping. A region having a uniform density is enlarged, and the crystallinity of the semiconductor film can be increased efficiently.
[0162]
In addition, the distribution of energy density in BB ′ and CC ′ is slightly smaller than that in CC ′, but it can be regarded as almost the same size. 1 / e of the peak value of the laser beam2The shape of the combined laser beam in the region satisfying the energy density can be expressed as a linear shape.
[0163]
FIG. 23 is a diagram showing the energy distribution of the synthesized laser beam. A region indicated by 380 is a region having a uniform energy density, and a region indicated by 381 is a region having a low energy density. In FIG. 23, the length of the laser beam in the central axis direction is expressed as W.TBWAnd the length in the central axis direction in the
[0164]
This embodiment can be implemented in combination with the first to sixth embodiments.
[0165]
(Example 8)
In this embodiment, the optical system of the laser irradiation apparatus used in the present invention and the positional relationship between each optical system and the slit will be described.
[0166]
A laser beam having an elliptical laser beam has a Gaussian distribution of energy density in a direction perpendicular to the scanning direction. Therefore, a laser beam having a rectangular or linear laser beam accounts for the ratio of the low energy density region to the entire region. Higher than light. Therefore, in the present invention, it is desirable that the laser beam of the laser beam is rectangular or linear with a relatively uniform energy density distribution.
[0167]
FIG. 24 shows an optical system in the case where four laser beams are combined into one laser beam. The optical system shown in FIG. 24 has six
[0168]
The laser beams of the respective laser beams on the object to be processed 423 are combined by overlapping each other to form one laser beam.
[0169]
The f value and incident angle of each lens can be appropriately set by the designer, but the f values of the
[0170]
FIG. 24 shows an example of synthesizing four laser beams. In this case, there are four cylindrical lenses corresponding to the four laser oscillation devices, and two cylindrical lenses corresponding to the four cylindrical lenses. ing. The number of laser beams to be combined is not limited to this, and the number of laser beams to be combined may be 2 or more and 8 or less. When synthesizing n (n = 2, 4, 6, 8) laser beams, n cylindrical lenses corresponding to the n laser oscillation devices, and n / 2 cylindrical lenses corresponding to the n cylindrical lenses, have. When synthesizing n (n = 3, 5, 7) laser beams, n cylindrical lenses respectively corresponding to the n laser oscillation devices, and (n + 1) / 2 cylindrical lenses corresponding to the n cylindrical lenses, have.
[0171]
Then, when superposing five or more laser beams, it is desirable to irradiate the fifth and subsequent laser beams from the opposite side of the substrate in consideration of the location where the optical system is disposed and interference, etc. It must also be provided on the opposite side. Further, the substrate needs to have transparency.
[0172]
When the plane that is perpendicular to the irradiation surface and includes the short side when the long beam shape is regarded as a rectangle is defined as the incident surface, the laser-The incident angle φ of the beam is such that the length of the short side is W, and is set on the irradiation surface, and the laser-When the thickness of the substrate having translucency with respect to the beam is d, it is desirable to satisfy φ ≧ arcsin (W / 2d). Laser-When the beam trajectory is not on the incident plane, the incident angle of the projection of the trajectory onto the incident plane is φ. Laser at this incident angle φ-If the beam is incident, the reflected light from the surface of the substrate and the reflected light from the back surface of the substrate do not interfere with each other, and a uniform laser-Beam irradiation can be performed.
[0173]
Note that the optical system included in the laser irradiation apparatus used in the present invention is not limited to the structure shown in this embodiment.
[0174]
An excimer laser is a typical gas laser that can obtain a rectangular or linear laser beam without combining a plurality of laser beams, and a slab laser is a typical solid laser. In the present invention, these lasers may be used. It is also possible to form a linear or rectangular laser beam having a uniform energy density using an optical fiber.
[0175]
This embodiment can be implemented in combination with the first to seventh embodiments.
[0176]
Example 9
A semiconductor device including a TFT manufactured using the present invention can be applied to various electronic devices. Examples thereof include portable information terminals (electronic notebooks, mobile computers, mobile phones, etc.), video cameras, digital cameras, personal computers, television receivers, mobile phones, projection display devices, and the like. Specific examples of these electronic devices are shown in FIGS.
[0177]
FIG. 25A illustrates a display device, which includes a
[0178]
FIG. 25B illustrates a digital still camera, which includes a
[0179]
FIG. 25C shows a laptop personal computer, which includes a
[0180]
FIG. 25D illustrates a mobile computer, which includes a
[0181]
FIG. 25E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
[0182]
FIG. 25F illustrates a goggle type display (head mounted display), which includes a
[0183]
FIG. 25G shows a video camera, which includes a main body 2601, a display portion 2602, a
[0184]
FIG. 25H shows a mobile phone, which includes a
[0185]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, this example is described in Examples 1 to8It can be carried out in combination with any of the configurations shown in the above.
[0186]
【The invention's effect】
In the present invention, the semiconductor film located on the recess of the insulating film is positively used as the active layer of the TFT, so that it is possible to prevent the formation of a grain boundary in the TFT channel formation region. The mobility of the TFT can be remarkably lowered, the on-current can be prevented from decreasing, and the off-current can be prevented from increasing, and variations in TFT characteristics can be suppressed.
[0187]
In the present invention, a TFT (multi-channel TFT) having a plurality of channel forming regions separated from each other is formed using a single crystal semiconductor film in the lowermost layer of the three-dimensional circuit element. In this way, in the three-dimensional circuit element, by using multi-channel TFTs not only in the upper layer but also in the lowermost layer, heat generated from each semiconductor element can be efficiently released, the chip temperature rises, and thermal noise is increased. Can be prevented.
[0188]
In the multi-channel TFT of the present invention, a gate insulating film and a gate electrode exist between a plurality of channel formation regions in the lowermost layer and the upper layer. That is, the side surface and the upper surface of each channel formation region are configured to overlap the gate electrode with the gate insulating film interposed therebetween. With the above structure, the area of the channel formation region that overlaps with the gate electrode with the gate insulating film interposed therebetween is increased relative to the length of the channel width as compared with the transistor disclosed in Japanese Patent Laid-Open No. 10-065164. The on-current can be increased.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a manufacturing process of a lowermost TFT.
FIG. 2 is a top view showing a manufacturing process of a lowermost TFT.
FIG. 3 is a cross-sectional view of the lowermost TFT.
FIG. 4 is a diagram showing the relationship between the width and thickness of a channel formation region.
FIGS. 5A and 5B are diagrams illustrating a manufacturing process of an upper layer TFT. FIGS.
6A and 6B are diagrams illustrating a manufacturing process of an upper TFT.
FIGS. 7A to 7C are diagrams illustrating a manufacturing process of an upper layer TFT. FIGS.
FIGS. 8A to 8C are diagrams showing a manufacturing process of an upper layer TFT. FIGS.
FIG. 9 is a diagram showing a manufacturing process of an upper TFT.
FIG. 10 is a completed drawing of an upper layer TFT.
FIG. 11 is a cross-sectional view of an upper TFT.
FIG. 12 is a diagram showing connections between lower and upper TFTs and a circuit provided in each layer.
FIG. 13 is a completed drawing of the upper layer TFT.
FIG. 14 is a circuit diagram of a three-dimensional circuit element composed of semiconductor elements provided in each layer.
FIG. 15 shows a method of manufacturing the lowermost island using the smart cut method.
FIG. 16 is a diagram showing a manufacturing process of an upper TFT.
FIG. 17 is a diagram showing a manufacturing process of an upper layer TFT.
18A and 18B are diagrams showing a method for manufacturing a base film having an upper convex portion.
FIG. 19 is a view showing a manufacturing method of a base film having an upper convex portion.
FIG. 20 is a diagram of a laser irradiation apparatus.
FIG. 21 is a diagram of a laser irradiation apparatus.
FIG. 22 is a diagram showing a distribution of energy density of a laser beam.
FIG. 23 is a graph showing the energy density distribution of a laser beam.
FIG. 24 is a diagram of an optical system.
FIG. 25 is a diagram of an electronic device using the semiconductor device of the invention.
FIG. 26 is a cross-sectional image of a TEM after a semiconductor film formed on a base film having a convex portion is irradiated with laser light to be crystallized, and a schematic diagram thereof.
FIGS. 27A and 27B are a perspective view and a cross-sectional view showing the structure of the lowermost TFT.
Claims (20)
前記単結晶シリコン基板の一部に酸素イオンを注入することによって形成された酸化珪素膜と、
前記酸化珪素膜上に形成された第１のＴＦＴと、
前記第１のＴＦＴ上に層間絶縁膜を間に介して形成された第２のＴＦＴとを有し、
前記第１のＴＦＴは、シリコン層と、前記シリコン層上に接する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、
前記シリコン層は前記酸化珪素膜上の前記単結晶シリコン基板の一部を用いて形成され、
前記第２のＴＦＴは、半導体膜と、前記半導体膜上に接する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、
前記シリコン層は、２つの第１の不純物領域と、前記２つの第１の不純物領域に挟まれている複数のチャネル形成領域とを有し、
前記半導体膜は、２つの第２の不純物領域と、前記２つの第２の不純物領域に挟まれている複数のチャネル形成領域とを有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜を間に挟んで前記第１のＴＦＴの複数のチャネル形成領域と重なっており、
前記第２のゲート電極は、前記第２のゲート絶縁膜を間に挟んで前記第２のＴＦＴの複数のチャネル形成領域と重なっており、
前記第１のＴＦＴの複数のチャネル形成領域は、前記第１のゲート絶縁膜及び前記第１のゲート電極を間に挟んで互いに分離されており、
前記第２のＴＦＴの複数のチャネル形成領域は、前記第２のゲート絶縁膜及び前記第２のゲート電極を間に挟んで互いに分離されており、
前記層間絶縁膜と前記第２のＴＦＴの間に下地膜が形成されており、
前記下地膜は、前記第２のＴＦＴの前記複数の各チャネル形成領域と、前記２つの第２の不純物領域とで囲まれた領域の一部に凸部を有していることを特徴とする半導体装置。A single crystal silicon substrate;
A silicon oxide film formed by implanting oxygen ions into a part of the single crystal silicon substrate;
A first TFT formed on the silicon oxide film;
A second TFT formed on the first TFT with an interlayer insulating film therebetween,
The first TFT has a silicon layer, a first gate insulating film in contact with the silicon layer, and a first gate electrode formed on the first gate insulating film,
The silicon layer is formed using a part of the single crystal silicon substrate on the silicon oxide film,
The second TFT includes a semiconductor film, a second gate insulating film in contact with the semiconductor film, and a second gate electrode formed on the second gate insulating film,
The silicon layer has two first impurity regions and a plurality of channel formation regions sandwiched between the two first impurity regions,
The semiconductor film has two second impurity regions and a plurality of channel formation regions sandwiched between the two second impurity regions,
The first gate electrode overlaps a plurality of channel formation regions of the first TFT with the first gate insulating film interposed therebetween,
The second gate electrode overlaps a plurality of channel formation regions of the second TFT with the second gate insulating film interposed therebetween,
The plurality of channel formation regions of the first TFT are separated from each other with the first gate insulating film and the first gate electrode interposed therebetween,
The plurality of channel formation regions of the second TFT are separated from each other with the second gate insulating film and the second gate electrode interposed therebetween,
A base film is formed between the interlayer insulating film and the second TFT;
The base film has a protrusion in a part of a region surrounded by each of the plurality of channel formation regions of the second TFT and the two second impurity regions. Semiconductor device.
前記単結晶シリコン基板の一部に酸素イオンを注入することによって形成された酸化珪素膜と、
前記酸化珪素膜上に形成された第１のＴＦＴと、
前記第１のＴＦＴ上に層間絶縁膜を間に介して形成された第２のＴＦＴとを有し、
前記第１のＴＦＴは、シリコン層と、前記シリコン層上に接する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、
前記シリコン層は前記酸化珪素膜上の前記単結晶シリコン基板の一部を用いて形成され、
前記第２のＴＦＴは、半導体膜と、前記半導体膜上に接する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、
前記シリコン層は、２つの第１の不純物領域と、複数のチャネル形成領域と、前記２つの第１の不純物領域と前記複数のチャネル形成領域に挟まれた２つのＬＤＤ領域とを有し、
前記半導体膜は、２つの第２の不純物領域と、複数のチャネル形成領域と、前記２つの第２の不純物領域と前記複数のチャネル形成領域に挟まれた２つのＬＤＤ領域とを有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜を間に挟んで前記第１のＴＦＴの複数のチャネル形成領域と重なっており、
前記第２のゲート電極は、前記第２のゲート絶縁膜を間に挟んで前記第２のＴＦＴの複数のチャネル形成領域と重なっており、
前記第１のＴＦＴの複数のチャネル形成領域は、前記第１のゲート絶縁膜及び前記第１のゲート電極を間に挟んで互いに分離されており、
前記第２のＴＦＴの複数のチャネル形成領域は、前記第２のゲート絶縁膜及び前記第２のゲート電極を間に挟んで互いに分離されており、
前記層間絶縁膜と前記第２のＴＦＴの間に下地膜が形成されており、
前記下地膜は、前記第２のＴＦＴの複数の各チャネル形成領域と、前記第２のＴＦＴの２つのＬＤＤ領域とで囲まれた領域の一部に凸部を有していることを特徴とする半導体装置。A single crystal silicon substrate;
A silicon oxide film formed by implanting oxygen ions into a part of the single crystal silicon substrate;
A first TFT formed on the silicon oxide film;
A second TFT formed on the first TFT with an interlayer insulating film therebetween,
The first TFT has a silicon layer, a first gate insulating film in contact with the silicon layer, and a first gate electrode formed on the first gate insulating film,
The silicon layer is formed using a part of the single crystal silicon substrate on the silicon oxide film,
The second TFT includes a semiconductor film, a second gate insulating film in contact with the semiconductor film, and a second gate electrode formed on the second gate insulating film,
The silicon layer includes two first impurity regions, a plurality of channel formation regions, and two LDD regions sandwiched between the two first impurity regions and the plurality of channel formation regions,
The semiconductor film has two second impurity regions, a plurality of channel formation regions, and two LDD regions sandwiched between the two second impurity regions and the plurality of channel formation regions,
The first gate electrode overlaps a plurality of channel formation regions of the first TFT with the first gate insulating film interposed therebetween,
The second gate electrode overlaps a plurality of channel formation regions of the second TFT with the second gate insulating film interposed therebetween,
The plurality of channel formation regions of the first TFT are separated from each other with the first gate insulating film and the first gate electrode interposed therebetween,
The plurality of channel formation regions of the second TFT are separated from each other with the second gate insulating film and the second gate electrode interposed therebetween,
A base film is formed between the interlayer insulating film and the second TFT;
The base film has a convex portion in a part of a region surrounded by each of a plurality of channel forming regions of the second TFT and two LDD regions of the second TFT. Semiconductor device.
前記単結晶シリコン基板の一部に酸素イオンを注入することによって形成された酸化珪素膜と、
前記酸化珪素膜上に形成された第１のＴＦＴと、
前記第１のＴＦＴ上に層間絶縁膜を間に介して形成された第２のＴＦＴとを有し、
前記第１のＴＦＴは、シリコン層と、前記シリコン層上に接する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを有し、
前記シリコン層は前記酸化珪素膜上の前記単結晶シリコン基板の一部を用いて形成され、
前記第２のＴＦＴは、半導体膜と、前記半導体膜上に接する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを有し、
前記シリコン層は、２つの第１の不純物領域と、複数のチャネル形成領域と、前記２つの第１の不純物領域と前記複数のチャネル形成領域に挟まれた複数のＬＤＤ領域とを有し、
前記半導体膜は、２つの第２の不純物領域と、複数のチャネル形成領域と、前記２つの第２の不純物領域と前記複数のチャネル形成領域に挟まれた複数のＬＤＤ領域とを有し、
前記第１のゲート電極は、前記第１のゲート絶縁膜を間に挟んで前記第１のＴＦＴの複数のチャネル形成領域と重なっており、
前記第２のゲート電極は、前記第２のゲート絶縁膜を間に挟んで前記第２のＴＦＴの複数のチャネル形成領域と重なっており、
前記第１のＴＦＴの複数のチャネル形成領域は、前記第１のゲート絶縁膜及び前記第１のゲート電極を間に挟んで互いに分離されており、
前記第２のＴＦＴの複数のチャネル形成領域は、前記第２のゲート絶縁膜及び前記第２のゲート電極を間に挟んで互いに分離されており、
前記層間絶縁膜と前記第２のＴＦＴの間に下地膜が形成されており、
前記下地膜は、前記第２のＴＦＴの複数の各チャネル形成領域と、前記２つの第２の不純物領域と、前記複数の各ＬＤＤ領域とで囲まれた領域の一部に凸部を有していることを特徴とする半導体装置。A single crystal silicon substrate;
A silicon oxide film formed by implanting oxygen ions into a part of the single crystal silicon substrate;
A first TFT formed on the silicon oxide film;
A second TFT formed on the first TFT with an interlayer insulating film therebetween,
The first TFT has a silicon layer, a first gate insulating film in contact with the silicon layer, and a first gate electrode formed on the first gate insulating film,
The silicon layer is formed using a part of the single crystal silicon substrate on the silicon oxide film,
The second TFT includes a semiconductor film, a second gate insulating film in contact with the semiconductor film, and a second gate electrode formed on the second gate insulating film,
The silicon layer has two first impurity regions, a plurality of channel formation regions, and a plurality of LDD regions sandwiched between the two first impurity regions and the plurality of channel formation regions,
The semiconductor film has two second impurity regions, a plurality of channel formation regions, and a plurality of LDD regions sandwiched between the two second impurity regions and the plurality of channel formation regions,
The first gate electrode overlaps a plurality of channel formation regions of the first TFT with the first gate insulating film interposed therebetween,
The second gate electrode overlaps a plurality of channel formation regions of the second TFT with the second gate insulating film interposed therebetween,
The plurality of channel formation regions of the first TFT are separated from each other with the first gate insulating film and the first gate electrode interposed therebetween,
The plurality of channel formation regions of the second TFT are separated from each other with the second gate insulating film and the second gate electrode interposed therebetween,
A base film is formed between the interlayer insulating film and the second TFT;
The base film has a protrusion in a part of a region surrounded by the plurality of channel forming regions of the second TFT, the two second impurity regions, and the plurality of LDD regions. A semiconductor device characterized by that.
前記レーザー光は、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライドレーザー、Ｔｉ：サファイアレーザーまたはＮｄ：ＹＶＯ４レーザーから選ばれた一種または複数種を用いて出力されていることを特徴とする半導体装置。In claim 4 ,
The laser beam may be one or more selected from YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, glass laser, ruby laser, alexandride laser, Ti: sapphire laser or Nd: YVO 4 laser. A semiconductor device characterized by being output.
前記レーザー光は、スラブレーザーを用いて出力されていることを特徴とする半導体装置。In claim 4 or claim 5 ,
The semiconductor device, wherein the laser beam is output using a slab laser.
前記レーザー光は連続発振であることを特徴とする半導体装置。In any one of Claims 4 thru | or 6 ,
The semiconductor device according to claim 1, wherein the laser beam is continuous wave.
前記レーザー光は第２高調波であることを特徴とする半導体装置。In any one of Claims 4 thru | or 7 ,
The semiconductor device, wherein the laser light is a second harmonic.
前記凸部の高さは０．１〜１μｍであることを特徴とする半導体装置。In any one of Claims 1 thru | or 8 ,
The height of the convex portion is 0.1 to 1 μm.
前記第１のＴＦＴにおいて、チャネル形成領域の厚さはチャネル幅の１０倍以上であることを特徴とする半導体装置。In any one of Claims 1 thru | or 9 ,
In the first TFT, the thickness of the channel formation region is 10 times or more the channel width .
前記第１のＴＦＴのチャネル幅は０．０５〜０．２μｍであり、
前記第１のＴＦＴのチャネル形成領域の厚さは２〜５μｍであることを特徴とする半導体装置。In claim 10 ,
The channel width of the first TFT is 0.05 to 0.2 μm,
The semiconductor device according to claim 1, wherein a thickness of a channel formation region of the first TFT is 2 to 5 μm.
レベルシフタ、インバーター及びアナログスイッチを有し、
前記レベルシフタは、前記第１のＴＦＴを有し、
前記インバーター及び前記アナログスイッチは、前記第２のＴＦＴを有することを特徴とする半導体装置。In any one of Claims 1 to 11 ,
Has a level shifter, inverter and analog switch,
The level shifter includes the first TFT,
The inverter and the analog switch include the second TFT.
加熱処理を行うことにより、前記酸素イオン注入層を酸化珪素膜に変成し、
前記残存シリコン層をパターニングすることにより、島状シリコン層を形成し、
前記島状シリコン層上に第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に第１のゲート電極と、前記島状シリコン層に２つの第１の不純物領域及び複数のチャネル形成領域とを形成し、
前記島状シリコン層、前記第１のゲート絶縁膜、及び前記第１のゲート電極を覆って第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜上に複数の凹部及び凸部を有する下地膜を形成し、
前記下地膜上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射することによって、結晶質半導体膜を形成し、
前記結晶質半導体膜をパターニングすることにより、第１の島状半導体膜を形成し、
前記凸部の上面が露出するまで前記第１の島状半導体膜の表面を除去することによって第２の島状半導体膜を形成し、
前記凸部を除去し、
前記第２の島状半導体膜上に第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に第２のゲート電極と、前記第２の島状半導体膜に２つの第２の不純物領域及び複数のチャネル形成領域とを形成する半導体装置の作製方法であって、
前記島状シリコン層及び前記第２の島状半導体層は、前記複数のチャネル形成領域を形成する部分が互いに分離された形状であることを特徴とする半導体装置の作製方法。By implanting oxygen ions into the single crystal silicon substrate, an oxygen ion implanted layer and a residual silicon layer on the oxygen ion implanted layer are formed in the single crystal silicon substrate,
By performing the heat treatment, the oxygen ion implanted layer is transformed into a silicon oxide film,
By patterning the remaining silicon layer, an island-like silicon layer is formed,
A first gate insulating film on the island-shaped silicon layer, a first gate electrode on the first gate insulating film, and two first impurity regions and a plurality of channel forming regions on the island-shaped silicon layer And form the
Forming a first interlayer insulating film covering the island-shaped silicon layer, the first gate insulating film, and the first gate electrode;
Forming a second interlayer insulating film on the first interlayer insulating film;
Forming a base film having a plurality of recesses and protrusions on the second interlayer insulating film;
An amorphous semiconductor film is formed on the base film,
By irradiating the amorphous semiconductor film with laser light, a crystalline semiconductor film is formed,
By patterning the crystalline semiconductor film, a first island-shaped semiconductor film is formed,
Forming a second island-shaped semiconductor film by removing a surface of the first island-shaped semiconductor film until an upper surface of the convex portion is exposed;
Removing the convex part,
A second gate insulating film on the second island-shaped semiconductor film, a second gate electrode on the second gate insulating film, and two second impurity regions in the second island-shaped semiconductor film And a method for manufacturing a semiconductor device for forming a plurality of channel formation regions,
The method for manufacturing a semiconductor device, wherein the island-shaped silicon layer and the second island-shaped semiconductor layer have shapes in which portions forming the plurality of channel formation regions are separated from each other.
加熱処理を行うことにより、前記酸素イオン注入層を酸化珪素膜に変成し、
前記残存シリコン層をパターニングすることにより、島状シリコン層を形成し、
前記島状シリコン層上に第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に第１のゲート電極と、前記島状シリコン層に２つの第１不純物領域及び複数のチャネル形成領域とを形成し、
前記島状シリコン層、前記第１のゲート絶縁膜、及び前記第１のゲート電極を覆って第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜上に複数の凹部及び凸部を有する下地膜を形成し、
前記下地膜上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射することによって、結晶質半導体膜を形成し、
前記結晶質半導体膜をパターニングすることにより、第１の島状半導体膜を形成し、
前記凸部の上面が露出するまで前記第１の島状半導体膜の表面を化学的機械的研磨法を用いて研磨することによって第２の島状半導体膜を形成し、
前記凸部を除去し、
前記第２の島状半導体膜上に第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に第２のゲート電極と、前記第２の島状半導体膜に２つの第２の不純物領域及び複数のチャネル形成領域とを形成する半導体装置の作製方法であって、
前記島状シリコン層及び前記第２の島状半導体層は、前記複数のチャネル形成領域を形成する部分が互いに分離された形状であることを特徴とする半導体装置の作製方法。By implanting oxygen ions into the single crystal silicon substrate, an oxygen ion implanted layer and a residual silicon layer on the oxygen ion implanted layer are formed in the single crystal silicon substrate,
By performing the heat treatment, the oxygen ion implanted layer is transformed into a silicon oxide film,
By patterning the remaining silicon layer, an island-like silicon layer is formed,
A first gate insulating film on the island-shaped silicon layer; a first gate electrode on the first gate insulating film; and two first impurity regions and a plurality of channel forming regions on the island-shaped silicon layer; Form the
Forming a first interlayer insulating film covering the island-shaped silicon layer, the first gate insulating film, and the first gate electrode;
Forming a second interlayer insulating film on the first interlayer insulating film;
Forming a base film having a plurality of recesses and protrusions on the second interlayer insulating film;
An amorphous semiconductor film is formed on the base film,
By irradiating the amorphous semiconductor film with laser light, a crystalline semiconductor film is formed,
By patterning the crystalline semiconductor film, a first island-shaped semiconductor film is formed,
Forming a second island-shaped semiconductor film by polishing the surface of the first island-shaped semiconductor film using a chemical mechanical polishing method until an upper surface of the convex portion is exposed;
Removing the convex part,
A second gate insulating film on the second island-shaped semiconductor film, a second gate electrode on the second gate insulating film, and two second impurity regions in the second island-shaped semiconductor film And a method for manufacturing a semiconductor device for forming a plurality of channel formation regions,
The method for manufacturing a semiconductor device, wherein the island-shaped silicon layer and the second island-shaped semiconductor layer have shapes in which portions forming the plurality of channel formation regions are separated from each other.
加熱処理を行うことにより、前記酸素イオン注入層を酸化珪素膜に変成し、
前記残存シリコン層をパターニングすることにより、島状シリコン層を形成し、
前記島状シリコン層上に第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に第１のゲート電極と、前記島状シリコン層に２つの第１不純物領域及び複数のチャネル形成領域とを形成し、
前記島状シリコン層、前記第１のゲート絶縁膜、及び前記第１のゲート電極を覆って第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜上に複数の凹部及び凸部を有する下地膜を形成し、
前記下地膜上に、非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射することによって、結晶質半導体膜を形成し、
前記結晶質半導体膜をパターニングすることにより、第１の島状半導体膜を形成し、
前記凸部の上面が露出するまで前記第１の島状半導体膜の表面をエッチングすることによって第２の島状半導体膜を形成し、
前記凸部を除去し、
前記第２の島状半導体膜上に第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に第２のゲート電極と、前記第２の島状半導体膜に２つの第２の不純物領域及び複数のチャネル形成領域とを形成する半導体装置の作製方法であって、
前記島状シリコン層及び前記第２の島状半導体層は、前記複数のチャネル形成領域を形成する部分が互いに分離された形状であることを特徴とする半導体装置の作製方法。By implanting oxygen ions into the single crystal silicon substrate, an oxygen ion implanted layer and a residual silicon layer on the oxygen ion implanted layer are formed in the single crystal silicon substrate,
By performing the heat treatment, the oxygen ion implanted layer is transformed into a silicon oxide film,
By patterning the remaining silicon layer, an island-like silicon layer is formed,
A first gate insulating film on the island-shaped silicon layer; a first gate electrode on the first gate insulating film; and two first impurity regions and a plurality of channel forming regions on the island-shaped silicon layer; Form the
Forming a first interlayer insulating film covering the island-shaped silicon layer, the first gate insulating film, and the first gate electrode;
Forming a second interlayer insulating film on the first interlayer insulating film;
Forming a base film having a plurality of recesses and protrusions on the second interlayer insulating film;
An amorphous semiconductor film is formed on the base film,
By irradiating the amorphous semiconductor film with laser light, a crystalline semiconductor film is formed,
By patterning the crystalline semiconductor film, a first island-shaped semiconductor film is formed,
Forming a second island-shaped semiconductor film by etching the surface of the first island-shaped semiconductor film until the upper surface of the convex portion is exposed;
Removing the convex part,
A second gate insulating film on the second island-shaped semiconductor film, a second gate electrode on the second gate insulating film, and two second impurity regions in the second island-shaped semiconductor film And a method for manufacturing a semiconductor device for forming a plurality of channel formation regions,
The method for manufacturing a semiconductor device, wherein the island-shaped silicon layer and the second island-shaped semiconductor layer have shapes in which portions forming the plurality of channel formation regions are separated from each other.
前記レーザー光は、スラブレーザーを用いて出力されていることを特徴とする半導体装置の作製方法。In any one of Claims 13 thru / or Claim 15 ,
The method for manufacturing a semiconductor device, wherein the laser beam is output using a slab laser.
前記レーザー光は連続発振であることを特徴とする半導体装置の作製方法。In any one of Claims 13 thru / or Claim 16 ,
The method for manufacturing a semiconductor device, wherein the laser light is continuous wave.
前記レーザー光は第２高調波であることを特徴とする半導体装置の作製方法。In any one of Claims 13 thru / or Claim 17 ,
The method for manufacturing a semiconductor device, wherein the laser beam is a second harmonic.
前記第２の層間絶縁膜を無機絶縁膜で形成し、前記第２の層間絶縁膜の表面を化学的機械的研磨法を用いて研磨することを特徴とする半導体装置の作製方法。In any one of Claims 13 thru / or Claim 18 ,
Wherein the second interlayer insulating film formed of an inorganic insulating film, a method for manufacturing a semiconductor device characterized by polishing using a chemical mechanical polishing a surface of the second interlayer insulating film.
顔料またはカーボンを混入させた酸化窒化珪素膜を用いて前記第２の層間絶縁膜を形成することを特徴とする半導体装置の作製方法。In any one of Claims 13 thru / or Claim 18 ,
A method for manufacturing a semiconductor device, wherein the second interlayer insulating film is formed using a silicon oxynitride film mixed with a pigment or carbon.
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