JP4125312B2

JP4125312B2 - Data holding circuit

Info

Publication number: JP4125312B2
Application number: JP2005264212A
Authority: JP
Inventors: 幸生有馬; 高廣山下; 孝一郎石橋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-09-12
Filing date: 2005-09-12
Publication date: 2008-07-30
Anticipated expiration: 2022-03-19
Also published as: JP2006060847A

Description

本発明は、ラッチ回路などのデータ保持回路に関し、特にα線や中性子によるソフトエラーの発生を低減したデータ保持回路に関する。 The present invention relates to a data holding circuit such as a latch circuit, and more particularly to a data holding circuit that reduces the occurrence of soft errors due to α rays and neutrons.

従来から宇宙空間や航空機などで使用される半導体装置では、α線や中性子などの放射線によるソフトエラーの発生が問題とされてきた。近年、半導体装置の高集積化及び低電圧化が進められており、それに伴って地上で使用される半導体装置でも放射線によるソフトエラーの発生が無視できなくなってきた。 Conventionally, in semiconductor devices used in outer space and aircraft, the occurrence of soft errors due to radiation such as α rays and neutrons has been a problem. In recent years, higher integration and lower voltage of semiconductor devices have been promoted, and accordingly, generation of soft errors due to radiation can no longer be ignored in semiconductor devices used on the ground.

図１は、０．３５μｍの線幅で製作した３．３Ｖで動作するラッチ回路での、臨界電荷量に対するα線及び中性子によるソフトエラー率を示す図である。ソフトエラー率は、１ＦＩＴ＝１エラー／１０⁹デバイス・時間で表される。図示のように、臨界電荷量が７５ｆＣ以下ではα線によるソフトエラーの発生頻度が高く、臨界電荷量が７５ｆＣ以上では中性子によるソフトエラーの発生頻度が高い。０．３５μｍの線幅で３．３Ｖで動作するラッチ回路の臨界電荷量は約１５０ｆＣであり、主として中性子によるソフトエラーが問題になる。宇宙機器や航空機内で使用される機器ではソフトエラーの問題が出ており、例えば航空機上での心臓ペースメーカの故障率の増加が報告されている。今後半導体装置の一層の微細化が進めば、地上で使用される半導体装置でも放射線によるソフトエラー発生率の増加が懸念され、その影響が無視できなくなることは明らかである。また、中性子だけでなくα線によるソフトエラーも問題になると予想される。このようなことを背景として、様々な分野の半導体装置でソフトエラー対策が必要になってきている。 FIG. 1 is a diagram showing a soft error rate due to α rays and neutrons with respect to a critical charge amount in a latch circuit operating at 3.3 V manufactured with a line width of 0.35 μm. The soft error rate is expressed as 1 FIT = 1 error / 10 ⁹ devices · time. As shown in the figure, when the critical charge amount is 75 fC or less, the frequency of occurrence of soft errors due to α rays is high, and when the critical charge amount is 75 fC or more, the occurrence frequency of soft errors due to neutrons is high. The critical charge amount of the latch circuit operating at 3.3 V with a line width of 0.35 μm is about 150 fC, and soft errors due to neutrons are mainly a problem. There has been a problem of soft errors in space devices and devices used in aircraft, and for example, an increase in the failure rate of cardiac pacemakers on aircraft has been reported. If semiconductor devices are further miniaturized in the future, it is clear that even in semiconductor devices used on the ground, there is a concern about an increase in the occurrence rate of soft errors due to radiation, and the influence cannot be ignored. In addition, it is expected that not only neutrons but also soft errors due to alpha rays will be a problem. Against this background, countermeasures for soft errors are required in semiconductor devices in various fields.

メモリなどでは、冗長ビットを持たせてソフトエラー発生を検出したり補正することが行われているが、論理回路においてもソフトエラー対策が求められている。論理回路においてソフトエラーの影響が大きいのはラッチ回路などのデータ保持回路である。組合せ回路のデータなどは一時的にデータが反転しても前段のデータが反転しない限り再び元のデータに戻るので影響の範囲は制限されるが、保持されているデータが反転してそのまま保持されると、反転したデータが伝播して広い範囲に影響することになる。このため、特にデータ保持回路のソフトエラー対策が求められており、本発明はデータ保持回路のソフトエラー対策に関係する。 In a memory or the like, a redundant bit is provided to detect or correct the occurrence of a soft error, but a logic error countermeasure is also required in a logic circuit. A data holding circuit such as a latch circuit has a large influence of a soft error in a logic circuit. Even if the data of the combinational circuit is temporarily inverted, the range of influence is limited because it returns to the original data again unless the previous data is inverted, but the retained data is inverted and held as it is Then, the inverted data propagates and affects a wide range. For this reason, in particular, measures against soft errors in the data holding circuit are required, and the present invention relates to measures against soft errors in the data holding circuit.

図２は、ソフトエラーの発生メカニズムを説明する図である。図２の（Ａ）に示すように、トランジスタは、ゲートＧ、ソースＳ、及びドレインＤを有し、ゲートの下のソースとドレインの間の部分にはチャンネルが形成され、ソースとドレインの周囲には空乏層Ｅが形成される。トランジスタのドレイン領域にα線や中性子などの粒子が突入すると、原子核と衝突して粒子の軌道上に多量のホール（正孔）とエレクトロン（電子）の対（ペア）が生成される。このとき、空乏層は発生したホール・エレクトロンペアによって引き伸ばされたような状態になる。これをファネリング(funelling)領域Ｆという。 FIG. 2 is a diagram for explaining a soft error occurrence mechanism. As shown in FIG. 2A, the transistor has a gate G, a source S, and a drain D, and a channel is formed in a portion between the source and the drain under the gate. In this case, a depletion layer E is formed. When particles such as α-rays and neutrons enter the drain region of the transistor, they collide with the nucleus and a large number of hole-electron pairs are generated on the particle trajectory. At this time, the depletion layer is in a state stretched by the generated hole electron pair. This is called a funelling region F.

空乏層及びファネリング領域では、図２の（Ｂ）のように、電子と正孔はドリフトによって移動する。ドリフトによる移動は非常に高速に行なわれるので、発生した電荷の一方は急速にドレイン方向に移動することになる。空乏層とファネリング領域以外で発生した電子及び正孔は拡散によって移動するが、拡散による移動はドリフトと比べて遅く、ほとんどのホール・エレクトロンペアはホールとエレクトロンで相互に打ち消し合い対消滅するが、一部は空乏層やファネリング領域に流れ込み、ドリフトによってドレイン方向に移動する。 In the depletion layer and the funneling region, electrons and holes move due to drift as shown in FIG. Since the movement due to drift is performed at a very high speed, one of the generated charges rapidly moves toward the drain. Electrons and holes generated outside the depletion layer and the funneling region move by diffusion, but the movement due to diffusion is slower than drift, and most hole-electron pairs cancel each other with holes and electrons. A part flows into the depletion layer and the funneling region, and moves toward the drain due to drift.

ＮＭＯＳとＰＭＯＳでは電子と正孔の移動方向が異なり、ＮＭＯＳでは電子が、ＰＭＯＳでは正孔がドレインノードに流れ込む。このとき、ドレインノードに流れ込んだ電荷量がノードの臨界電荷量より多い場合に、トランジスタが保持していたデータが反転する現象が発生し、これをソフトエラーという。ＭＯＳトランジスタでは、その構造から、ＮＭＯＳでは高論理レベル（データ：１）から低論理レベル（データ：０）へのソフトエラー、ＰＭＯＳでは低論理レベル（データ：０）から高論理レベル（データ：１）へのソフトエラーのみが生じるという特徴がある。以下、データは０と１で表すこととする。 The direction of movement of electrons and holes differs between NMOS and PMOS, and electrons flow into the drain node in NMOS and holes in PMOS. At this time, when the amount of charge flowing into the drain node is larger than the critical charge amount of the node, a phenomenon occurs in which data held in the transistor is inverted, which is called a soft error. In the MOS transistor, due to its structure, the soft error from the high logic level (data: 1) to the low logic level (data: 0) in the NMOS, and the low logic level (data: 0) to the high logic level (data: 1 in the PMOS). ) Only a soft error occurs. Hereinafter, data is represented by 0 and 1.

データ保持回路におけるソフトエラー対策の例として、K.Joe Hass,Jody W. Gambles: "Mitigating Single Event Upsets From Combinational Logic" 7th NASA Symposium on VLSI Design 1998は、図３示すような回路を、米国特許6,026,011号は、図４に示すような回路を開示している。いずれの回路も、上記のようなＮＭＯＳでは１→０、ＰＭＯＳでは０→１のエラーしか発生しないという特徴に着目して、ラッチしたデータを保持するノードをＮＭＯＳのみで構成される部分と、ＰＭＯＳのみで構成される部分に分割して、同じデータを保持し、相互に保持データを補正する構成になっている。同じデータであるからソフトエラーは一方にのみ発生し、他方には発生しないので、エラーのない他方のデータでエラーの生じた一方のデータを補正する。 As an example of soft error countermeasures in the data holding circuit, K. Joe Hass, Jody W. Gambles: “Mitigating Single Event Upsets From Combinational Logic” 7th NASA Symposium on VLSI Design 1998 is a circuit shown in FIG. Discloses a circuit as shown in FIG. Each circuit pays attention to the feature that only an error of 1 → 0 occurs in the NMOS and 0 → 1 in the PMOS as described above, and a portion in which the latched data is held only by the NMOS, and the PMOS The same data is held, and the held data is corrected mutually. Since they are the same data, a soft error occurs only in one side and does not occur in the other. Therefore, one data in which an error has occurred is corrected with the other data having no error.

具体的には、図３の回路では、入力データＤが０であるとき取り込まれるデータＰＰ，ＮＮも０であり、ＱＰ，ＱＮは１に、出力Ｑは０になる。この場合、ＰＭＯＳで構成されるデータ保持部に保持されるＰＰは０から１になるソフトエラーが発生する可能性があり、ＮＭＯＳで構成されるデータ保持部に保持されるＱＮは１から０になるソフトエラーが発生する可能性があるが、ＮＮ，ＱＰは反転することはない。ＱＮが１から０になると出力部のＮＭＯＳトランジスタがオフし、ＱＰは１であるから出力部のＰＭＯＳトランジスタはオフしており、出力Ｑはフローティング状態になるが、寄生容量もあるのでデータが反転することはない。そしてＱＮはＮＮ，ＱＰにより元のデータ１に戻されるので、正常な状態に復帰する。ＰＰについても同様にＮＮ，ＱＰにより元のデータ０に復帰する。入力データＤが１であるときには、ＮＮ，ＱＰにソフトエラーが発生する可能性があるが、ＰＰ，ＱＮにはソフトエラーは発生しないので、同様に元の状態に復帰する。 Specifically, in the circuit of FIG. 3, when the input data D is 0, the captured data PP and NN are also 0, QP and QN are 1 and the output Q is 0. In this case, there is a possibility that the PP held in the data holding unit constituted by the PMOS has a soft error from 0 to 1, and the QN held in the data holding unit constituted by the NMOS is changed from 1 to 0. However, NN and QP are not inverted. When QN changes from 1 to 0, the NMOS transistor in the output section is turned off, and since QP is 1, the PMOS transistor in the output section is turned off and the output Q is in a floating state, but the data is inverted because of the parasitic capacitance. Never do. Since QN is returned to the original data 1 by NN and QP, the normal state is restored. Similarly, PP returns to the original data 0 by NN and QP. When the input data D is 1, a soft error may occur in NN and QP, but since no soft error occurs in PP and QN, the original state is similarly restored.

図４の回路では、データＰＰ，ＮＮは入力データＤと同じであり、それぞれＰＭＯＳで構成されるデータ保持部とＮＭＯＳで構成されるデータ保持部に保持されるのでソフトエラーは一方のみに発生するので、互いに補正することにより元の状態に復帰することが可能である。また、出力データ保持部のデータＨＬＤはデータＰＰ，ＮＮをゲート入力とする２つのインバータの出力が共通に接続されており、ソフトエラーにより一方の出力が一時的に変化しても他方の出力は正常に維持されるので、ＨＬＤが変化する可能性は低い。 In the circuit of FIG. 4, the data PP and NN are the same as the input data D, and are held in the data holding unit constituted by PMOS and the data holding unit constituted by NMOS, respectively, so that a soft error occurs only in one. Therefore, it is possible to return to the original state by correcting each other. Further, the data HLD of the output data holding unit is connected to the outputs of two inverters having the data PP and NN as gate inputs, and even if one output temporarily changes due to a soft error, the other output is Since it is maintained normally, it is unlikely that the HLD will change.

図３及び図４の回路では、ソフトエラーを発生させる電荷の量が小さく、ソフトエラーによって発生したデータの反転が補正により短時間の内に元の状態に復帰する場合は正常な状態を維持できるが、データの反転状態が長くなると反転したデータが回路全体に伝播して保持データが完全に反転することになる。この場合、反転したデータはそのまま保持されることになる。実際には、保持データが完全に反転するほどデータの反転状態が長くなることはほとんどなく、実用上は問題ないと考えられる。但し、将来的に半導体装置の微細化が進み容量成分が小さくなり、さらに低電圧化が進むと臨界電荷量が減少するので、それに伴ってソフトエラーによって発生したデータの反転状態が長くなるため、図３及び図４の回路でも十分にソフトエラーの発生を防止できなくなる可能性はある。 In the circuits of FIG. 3 and FIG. 4, the normal state can be maintained when the amount of charge that causes a soft error is small and the inversion of data caused by the soft error returns to the original state within a short time by correction. However, when the data inversion state becomes long, the inverted data propagates to the entire circuit, and the retained data is completely inverted. In this case, the inverted data is held as it is. Actually, the inversion state of the data is hardly prolonged as the retained data is completely inverted, and it is considered that there is no problem in practical use. However, as the miniaturization of the semiconductor device progresses in the future, the capacitance component decreases, and as the voltage decreases further, the critical charge amount decreases.Accordingly, the inversion state of the data generated by the soft error becomes longer. The circuits of FIGS. 3 and 4 may not be able to sufficiently prevent the occurrence of a soft error.

図３及び図４の回路構成では、ＮＭＯＳ側のノードとＰＭＯＳ側のノードがフィードバックする形で接続されているため、動作速度が遅いという問題がある。更に、多数のトランジスタを使用しているため構成が複雑で回路規模が大きくなるという問題もある。 In the circuit configurations of FIGS. 3 and 4, the NMOS side node and the PMOS side node are connected in a feedback manner, so that there is a problem that the operation speed is slow. Further, since a large number of transistors are used, there is a problem that the configuration is complicated and the circuit scale becomes large.

半導体装置は、高集積化、高速化及び低消費電力化が求められており、ラッチなどのデータ保持回路についても同様である。そこで、図５に示すような構成で、パルスラッチをフリップフロップのように使用することが提案されている。しかしながら、このようなラッチはデータをダイナミックに保持するため、ソフトエラーに対してはきわめて弱いという問題がある。そのため、図５のようなデータ保持回路でもソフトエラーに対する耐性を高めることが望まれる。 Semiconductor devices are required to have high integration, high speed, and low power consumption, and the same applies to data holding circuits such as latches. Therefore, it has been proposed to use a pulse latch like a flip-flop with the configuration shown in FIG. However, since such a latch dynamically holds data, there is a problem that it is extremely vulnerable to a soft error. For this reason, it is desired that the data holding circuit as shown in FIG.

本発明は、上記のような問題点を解決した、高集積化、高速化及び低消費電力化が可能で且つソフトエラーに対する耐性が高いデータ保持回路の実現を目的とする。 An object of the present invention is to realize a data holding circuit that can solve the above-described problems and can achieve high integration, high speed, low power consumption, and high resistance to soft errors.

上記の目的を実現するため、本発明の第１の態様のデータ保持回路は、出力するデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正され、プルアップ経路又はプルダウン経路のデータにエラーが発生した時には補正機能をオフして出力するデータに影響しないようにすると共に、プルアップ経路又はプルダウン経路のエラーデータが相互に影響しないようにする。 In order to achieve the above object, the data holding circuit according to the first aspect of the present invention corrects the data to be output by a pull-up path or a pull-down path when a soft error occurs in the output data. When an error occurs, the correction function is turned off so that the output data is not affected, and the error data on the pull-up path or pull-down path is not affected mutually.

すなわち、本発明の第１の態様のデータ保持回路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップするプルアップ経路、及び前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路を備え、前記プルアップ経路は、プルアップ制御信号が他方の値から一方の値に変化するソフトエラーは発生しないように構成され、前記プルダウン経路は、プルダウン制御信号が一方の値から他方の値に変化するソフトエラーは発生しないように構成され、前記プルアップ経路で発生した一方の値から他方の値へのエラーは前記プルダウン経路及び前記データ保持部に保持された値を変化させず、前記プルダウン経路で発生した他方の値から一方の値へのエラーは前記プルアップ経路及び前記データ保持部に保持された値を変化させないことを特徴とする。 In other words, the data holding circuit according to the first aspect of the present invention includes a data holding unit that holds data to be output, and captures and holds input data as a pull-up control signal in synchronization with the clock. Pull-up path for pulling up the data held in the data holding unit at the time of the value and the input data is fetched and held as a pull-down control signal in synchronization with the clock, and the data is held when the pull-down control signal is at the other value A pull-down path for pulling down the data held in the section, the pull-up path is configured so that a soft error in which the pull-up control signal changes from the other value to one value does not occur, and the pull-down path is It is configured so that a soft error that the pull-down control signal changes from one value to the other does not occur. An error from one value generated in the pull-up path to the other value does not change the value held in the pull-down path and the data holding unit, and the value from the other value generated in the pull-down path changes to one value. The error does not change the values held in the pull-up path and the data holding unit.

本発明の第１の態様のデータ保持回路によれば、データ保持部に保持されたデータにソフトエラーが発生した時にはプルアップ経路又はプルダウン経路により補正される。更に、入力データが一方の値の時にソフトエラーが発生する可能性があるのはプルアップ経路に保持されたプルアップ制御信号のみで、プルダウン経路に保持されたプルダウン制御信号にはソフトエラーが発生しない。また、入力データが他方の値の時にソフトエラーが発生する可能性があるのはプルダウン経路に保持されたプルダウン制御信号のみで、プルアップ経路に保持されたプルアップ制御信号にはソフトエラーが発生しない。従って、入力データが一方の値の時にはプルアップ制御信号がデータ保持部のデータをプルアップし、入力データが他方の値の時にはプルダウン制御信号がデータ保持部のデータをプルダウンするように構成すれば、入力データが一方の値の時にプルアップ制御信号がソフトエラーにより変化してもプルアップを停止するだけで、プルダウン制御信号は変化しないのでデータ保持部のデータをプルダウンすることはなく、データ保持部のデータは変化しない。同様に、入力データが他方の値の時にプルダウン経路に保持されたプルダウン制御信号がソフトエラーにより変化してもプルダウンを停止するだけで、プルアップ経路に保持されたプルアップ制御信号は変化しないのでデータ保持部のデータをプルアップすることはなく、データ保持部のデータは変化しない。このように、プルアップ制御信号又はプルダウン制御信号がソフトエラーで変化しても、データ保持部のデータは変化せず、エラーの影響が伝播しない。 According to the data holding circuit of the first aspect of the present invention, when a soft error occurs in the data held in the data holding unit, it is corrected by the pull-up path or the pull-down path. Furthermore, when the input data is one value, a soft error may occur only in the pull-up control signal held in the pull-up path, and a soft error occurs in the pull-down control signal held in the pull-down path. do not do. Also, when the input data is the other value, a soft error may occur only in the pull-down control signal held in the pull-down path, and a soft error occurs in the pull-up control signal held in the pull-up path do not do. Therefore, when the input data has one value, the pull-up control signal pulls up the data in the data holding unit, and when the input data has the other value, the pull-down control signal pulls down the data in the data holding unit. Even if the pull-up control signal changes due to a soft error when the input data is one value, the pull-down control signal does not change because the pull-up control signal does not change, and the data is not pulled down. The data of the part does not change. Similarly, when the input data is the other value, even if the pull-down control signal held in the pull-down path changes due to a soft error, the pull-up control signal held in the pull-up path does not change. The data in the data holding unit is not pulled up, and the data in the data holding unit does not change. Thus, even if the pull-up control signal or the pull-down control signal changes due to a soft error, the data in the data holding unit does not change and the influence of the error does not propagate.

具体的には、プルアップ経路は、出力するデータを保持するデータ保持部、クロックに同期して入力データをプルアップ制御信号として取り込んで保持する第１の極性のトランジスタで構成される第１ゲート回路と、プルアップ制御信号が直接ゲートに印加され、プルアップ制御信号が一方の値の時にデータ保持部に保持されたデータをプルアップする第１の極性の第１トランジスタとを有し、プルダウン経路は、クロックに同期して入力データをプルダウン制御信号として取り込んで保持する第２の極性のトランジスタで構成される第２ゲート回路と、プルダウン制御信号が直接ゲートに印加され、プルダウン制御信号が他方の値の時にデータ保持部に保持されたデータをプルダウンする第２の極性の第２トランジスタとを有する。 Specifically, the pull-up path is a data holding unit that holds data to be output, and a first gate configured by a first polarity transistor that takes in and holds input data as a pull-up control signal in synchronization with a clock. And a first transistor having a first polarity for pulling up the data held in the data holding unit when the pull-up control signal is directly applied to the gate and the pull-up control signal is one value. The path includes a second gate circuit composed of a second polarity transistor that captures and holds input data as a pull-down control signal in synchronization with a clock, and the pull-down control signal is applied directly to the gate, And a second transistor having a second polarity for pulling down the data held in the data holding unit when the value is.

このようなデータ保持回路では、出力するデータにソフトエラーが発生したときには、第１ゲート回路及び第２ゲート回路に保持された正しい入力データにより補正される。プルアップ経路の第１トランジスタがオンで、プルダウン経路の第２トランジスタがオフの場合には、第１ゲート回路に保持されたプルアップ制御信号にソフトエラーが発生するが、第２ゲート回路に保持されたプルダウン制御信号にはソフトエラーは発生しない。第１ゲート回路に保持されたプルアップ制御信号データにソフトエラーが発生すると、第１トランジスタがオフするが第２トランジスタはオフ状態を維持するので、出力データには影響しない。同様に、第２ゲート回路に保持されたプルダウン制御信号にソフトエラーが発生する場合には、第２トランジスタがオフするが第１トランジスタはオフ状態を維持するので、出力データには影響しない。 In such a data holding circuit, when a soft error occurs in the output data, the data is corrected by correct input data held in the first gate circuit and the second gate circuit. When the first transistor in the pull-up path is on and the second transistor in the pull-down path is off, a soft error occurs in the pull-up control signal held in the first gate circuit, but the second gate circuit holds it. A soft error does not occur in the pulled down control signal. When a soft error occurs in the pull-up control signal data held in the first gate circuit, the first transistor is turned off, but the second transistor is maintained in the off state, so that the output data is not affected. Similarly, when a soft error occurs in the pull-down control signal held in the second gate circuit, the second transistor is turned off, but the first transistor is kept off, so that the output data is not affected.

また、本発明のデータ保持回路を図５に示した回路に対応付けていえば、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるＣＭＯＳ構成のインバータを備えるデータ保持回路において、入力ゲート回路を第１の極性のトランジスタで構成される第１ゲート回路と第２の極性のトランジスタで構成される第２ゲート回路の２つに分け、インバータの第１の極性のトランジスタのゲートに第１ゲート回路に保持されたプルアップ制御信号を印加し、インバータの第２の極性のトランジスタのゲートに第２ゲート回路に保持されたプルダウン制御信号を印加するように構成する。 If the data holding circuit of the present invention is associated with the circuit shown in FIG. 5, an input gate circuit that captures and holds input data in synchronization with a clock, and data held in the input gate circuit is applied to the gate. In the data holding circuit including the inverter having the CMOS structure, the input gate circuit is divided into two parts, that is, a first gate circuit composed of a first polarity transistor and a second gate circuit composed of a second polarity transistor. The pull-up control signal held in the first gate circuit is applied to the gate of the first polarity transistor of the inverter, and the pull-down control held in the second gate circuit is applied to the gate of the second polarity transistor of the inverter. It is configured to apply a signal.

本発明の第１の態様のデータ保持回路は、第１ゲート回路及び第２ゲート回路は、それを構成するトランジスタがオンのときに入力データを取り込み、取り込んだデータはダイナミックに保持される。そのため、リークの影響を受け易いという問題がある。リークを少なくするには、トランジスタのゲート長を長くしたり、閾値電圧の高いトランジスタを使用することが考えられるが、このようなトランジスタは動作が遅いのでラッチ全体の速度が低下するという問題が生じる。 In the data holding circuit of the first aspect of the present invention, the first gate circuit and the second gate circuit take in the input data when the transistors constituting the first gate circuit and the second gate circuit are on, and the taken-in data is dynamically held. Therefore, there is a problem that it is easily affected by leakage. In order to reduce the leakage, it is conceivable to increase the gate length of the transistor or use a transistor having a high threshold voltage. However, since such a transistor operates slowly, there is a problem that the speed of the entire latch is lowered. .

本発明の第２の態様のデータ保持回路は、高速型のデータ保持回路である。第２の態様のデータ保持回路は、クロックに同期して入力データを取り込んで保持する入力ゲート回路と、入力ゲート回路に保持されたデータがゲートに印加されるＣＭＯＳ構成のインバータを備える従来のデータ保持回路に、上記のプルアップ経路とプルダウン経路を更に設け、データ保持回路に保持されたデータをプルアップ経路とプルダウン経路で補正することを特徴とする。 The data holding circuit according to the second aspect of the present invention is a high-speed data holding circuit. A data holding circuit according to a second aspect includes conventional input data including an input gate circuit that takes in and holds input data in synchronization with a clock, and an inverter having a CMOS configuration in which the data held in the input gate circuit is applied to the gate. The holding circuit is further provided with the pull-up path and the pull-down path described above, and the data held in the data holding circuit is corrected by the pull-up path and the pull-down path.

本発明の第２の態様のデータ保持回路で、従来のデータ保持回路は高速なトランジスタを使用し、プルアップ経路とプルダウン経路の第１及び第２ゲート回路のトランジスタは動作速度は遅いがリークの少ないものにする。これにより、従来のデータ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。 In the data holding circuit according to the second aspect of the present invention, the conventional data holding circuit uses a high-speed transistor, and the transistors of the first and second gate circuits in the pull-up path and the pull-down path are slow in operation but leaky. Make it less. As a result, the conventional data holding circuit captures and outputs the input data at a high speed, so that the entire circuit speed is high. In addition, since correction is performed so that normal data is held by the pull-up path and the pull-down path, even if there is a large leak in the conventional data holding circuit, the held data is not lost.

リーク対策としては他にも各種ある。１つの対策は、第１ゲート回路及び第２ゲート回路の前段に更にゲート回路を付加してスタック構造とする。 There are various other countermeasures against leaks. One countermeasure is to add a gate circuit to the previous stage of the first gate circuit and the second gate circuit to form a stack structure.

別のリーク対策は、プルダウン制御信号とデータ保持部に保持されたデータで、又はプルアップ制御信号とデータ保持部に保持されたデータで、相互に補正するようにフィードバックする構成を設けてスタティック型にする。この場合、プルアップ経路とプルダウン経路は相互に独立でなく、プルダウン制御信号とプルアップ制御信号は相互に影響することになるが、プルダウン制御信号又はプルアップ制御信号の一方にソフトエラーが発生しても、エラーが伝播しないように他方を変化させないことが重要である。 Another countermeasure against leakage is the static type with a configuration that feeds back the correction to the pull-up control signal and the data held in the data holding unit, or the data held in the pull-up control signal and the data holding unit. To. In this case, the pull-up path and the pull-down path are not independent from each other, and the pull-down control signal and the pull-up control signal affect each other, but a soft error occurs in either the pull-down control signal or the pull-up control signal. However, it is important not to change the other so that the error does not propagate.

そのため、本発明の第３の態様のデータ保持回路は、データ保持部とプルアップ経路とプルダウン経路に加えて、プルダウン制御信号と前記データ保持部に保持されたデータとに応じてプルアップ制御信号を制御するプルアップ補正回路と、プルアップ制御信号とデータ保持部に保持されたデータとに応じてプルダウン制御信号を制御するプルダウン補正回路とを備え、プルアップ補正回路はプルダウン制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成し、プルダウン補正回路はプルアップ制御信号又はデータ保持部に保持されたデータにエラーが発生した時には、制御を停止するように構成する。これにより、プルアップ制御信号とプルダウン制御信号はスタティックに保持されると共に、一方にエラーが発生しても他方には伝播せず、出力するデータにエラーが伝播することもない。 Therefore, the data holding circuit according to the third aspect of the present invention includes a pull-up control signal according to the pull-down control signal and the data held in the data holding unit in addition to the data holding unit, the pull-up path, and the pull-down path. And a pull-down correction circuit for controlling a pull-down control signal according to the pull-up control signal and the data held in the data holding unit, the pull-up correction circuit holding the pull-down control signal or data The pull-down correction circuit stops control when an error occurs in the data held in the data holding unit, and the pull-down correction circuit stops the control when an error occurs in the data held in the pull-up control signal or the data holding unit. Configure as follows. As a result, the pull-up control signal and the pull-down control signal are held statically, and even if an error occurs in one, it does not propagate to the other, and the error does not propagate to the output data.

このように、本発明のデータ保持回路は、図３及び図４の従来のソフトエラー対策したデータ保持回路に比べて構成が簡単であり、しかもソフトエラーの影響が回路の他の部分に影響を与えない構成となっているので、ソフトエラーに対する耐性が高いという特徴を有する。 As described above, the data holding circuit of the present invention is simpler in structure than the conventional data holding circuit with countermeasures against soft errors shown in FIGS. 3 and 4, and the influence of the soft error affects other parts of the circuit. Since the configuration is not given, it has a feature of high resistance to soft errors.

本発明は、ソフトエラーの発生確率から、回路の複数の部分で同時にソフトエラーが発生する確率は非常に小さく、同時に２つ以上のデータにソフトエラーが発生しないことを前提としている。実際に、別々の中性子又はα線が同時に複数のデータを保持するドレインに突入する確率は限りなくゼロに近いといえる。しかし、１つの中性子が発生する電荷量が非常に多いため、発生した電荷が近傍に存在する複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することはあり得ないとはいえない。このようなことが生じると本発明では正常な状態に復帰させることはできない。しかし、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインを半導体基板上で離れた部分に位置するようにレイアウトを工夫することで、実際上複数のデータにソフトエラーが発生しないようにできる。具体的には、第１ゲート回路のトランジスタと第２トランジスタは可能な限り離して配置し、第２ゲート回路のトランジスタと第１トランジスタは可能な限り離して配置する。 The present invention is based on the assumption that the probability of a soft error occurring simultaneously in a plurality of parts of a circuit is very small from the probability of occurrence of a soft error, and no soft error occurs in two or more data at the same time. In fact, it can be said that the probability that separate neutrons or α rays simultaneously enter a drain holding a plurality of data is close to zero. However, since the amount of charge generated by one neutron is very large, it cannot be said that the generated charge is collected at the drains of a plurality of transistors in the vicinity and a soft error cannot occur in a plurality of data. Absent. When such a situation occurs, the present invention cannot return to a normal state. However, by designing the layout so that the drains of the transistors that hold data that may cause soft errors at the same time are located apart on the semiconductor substrate, soft errors do not actually occur in multiple data. You can Specifically, the transistor of the first gate circuit and the second transistor are arranged as far apart as possible, and the transistor of the second gate circuit and the first transistor are arranged as far apart as possible.

なお、２個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られており、本発明のデータ保持回路を使用してエッジトリガ型フリップフロップが実現できることはいうまでもない。 It is known that an edge-triggered flip-flop can be configured by connecting two latches in series, supplying a normal clock to one and supplying an inverted clock to the other. Needless to say, an edge-triggered flip-flop can be realized using a data holding circuit.

以上説明したように、本発明によれば、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持でき且つ構成が簡単で高速動作が可能なデータ保持回路が得られる。本発明のデータ保持回路は基本的な回路要素であり、エッジトリガ型フリップフロップなど各種の回路に使用でき、それらの回路におけるソフトエラーの影響の伝播を防止して誤動作を防止できる。 As described above, according to the present invention, it is possible to obtain a data holding circuit that is corrected even if a soft error occurs and that can maintain a final output signal at a normal value and that is simple in configuration and capable of high-speed operation. . The data holding circuit of the present invention is a basic circuit element, and can be used for various circuits such as an edge trigger type flip-flop. The propagation of the influence of a soft error in these circuits can be prevented to prevent malfunction.

図６は、本発明の第１実施例のデータ保持回路の回路構成を示す図である。図示のように、反転クロック／ＣＫに同期して入力データＤをプルアップ制御信号として取り込んで保持するＰチャンネルトランジスタＰＴｒ１で構成される第１ゲート回路と、ノードＰＨＬＤに保持されたデータが直接ゲートに印加され、入力データが一方の値０の時にデータ保持部１１のノードＤＨＬＤをプルアップする第１の極性のＰチャンネルトランジスタＰＴｒ２とを有するプルアップ経路１２、及びクロックＣＫに同期して入力データＤをプルダウン制御信号として取り込んで保持するＮチャンネルトランジスタＮＴｒ１で構成される第２ゲート回路と、ノードＮＨＬＤに保持されたデータが直接ゲートに印加され、入力データが他方の値１の時にデータ保持部のノードＤＨＬＤをプルダウンするＮチャンネルトランジスタＮＴｒ２とを有するプルダウン経路１３を備える。ノードＤＨＬＤのデータは、インバータＩｎｖ１を介して出力データＱとして出力される。 FIG. 6 is a diagram showing a circuit configuration of the data holding circuit according to the first embodiment of the present invention. As shown in the figure, a first gate circuit composed of a P-channel transistor PTr1 that captures and holds the input data D as a pull-up control signal in synchronization with the inverted clock / CK, and the data held at the node PHLD is directly gated. And the input data in synchronization with the clock CK and the pull-up path 12 having the first polarity P-channel transistor PTr2 that pulls up the node DHLD of the data holding unit 11 when the input data has one value of 0. A second gate circuit composed of an N-channel transistor NTr1 that captures and holds D as a pull-down control signal, and a data holding unit when the data held in the node NHLD is directly applied to the gate and the input data is the other value 1 N-channel transistor NT pulling down node DHLD Comprising a pull-down path 13 and a 2. The data of node DHLD is output as output data Q via inverter Inv1.

図５の回路と対応して考えると、図５の前段のインバータがトランジスタＰＴｒ２とＮＴｒ２で構成されるＣＭＯＳ構造のインバータに相当し、後段のインバータがＩｎｖ１に相当する。図５のトランスファーゲートを、ＰチャンネルトランジスタＰＴｒ１とＮチャンネルトランジスタＮＴｒ１に分け、ＰＴｒ１を介して取り込まれたノードＰＨＬＤのデータがインバータを構成するＰＴｒ２のゲートに、ＮＴｒ１を介して取り込まれたノードＮＨＬＤのデータがＮＴｒ２のゲートに印加する。 When considered in correspondence with the circuit of FIG. 5, the inverter at the front stage of FIG. 5 corresponds to an inverter having a CMOS structure including transistors PTr2 and NTr2, and the inverter at the rear stage corresponds to Inv1. The transfer gate of FIG. 5 is divided into a P-channel transistor PTr1 and an N-channel transistor NTr1, and the data of the node PHLD taken in via PTr1 is transferred to the gate of PTr2 constituting the inverter and the node NHLD taken in via NTr1. Data is applied to the gate of NTr2.

第１実施例のデータ保持回路では、出力するノードＤＨＬＤのデータにソフトエラーが発生したときには、エラーのないＰＨＬＤ又はＮＨＬＤのデータにより補正される。入力データＤが０、すなわちＰＨＬＤとＮＨＬＤのデータが０のときには、ＰＴｒ２がオンで、ＮＴｒ２がオフである。この場合には、ＰＨＬＤのデータにソフトエラーが発生する可能性があるが、ＮＨＬＤのデータにはソフトエラーは発生しない。ＰＨＬＤのデータにソフトエラーが発生して０から１に変化すると、ＰＴｒ２はオンからオフに変化する。このとき、ＮＴｒ２はオフであり、ＤＨＬＤは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。同様に、入力データＤが１、すなわちＰＨＬＤとＮＨＬＤのデータが１のときには、ＰＴｒ２がオフで、ＮＴｒ２がオンである。この場合には、ＮＨＬＤのデータにソフトエラーが発生する可能性があるが、ＰＨＬＤのデータにはソフトエラーは発生しない。ＮＨＬＤのデータにソフトエラーが発生して１から０に変化すると、ＮＴｒ２はオンからオフに変化する。このとき、ＰＴｒ２はオフであり、ＤＨＬＤは遮断されたフローティング状態になるが、寄生容量などによりそのデータは維持されて変化することはない。 In the data holding circuit according to the first embodiment, when a soft error occurs in the output data of the node DHLD, the data is corrected by the error-free PHLD or NHLD data. When the input data D is 0, that is, when PHLD and NHLD data is 0, PTr2 is on and NTr2 is off. In this case, a soft error may occur in the PHLD data, but no soft error occurs in the NHLD data. When a soft error occurs in PHLD data and changes from 0 to 1, PTr2 changes from on to off. At this time, NTr2 is off and DHLD is in a blocked floating state, but the data is maintained and does not change due to parasitic capacitance or the like. Similarly, when input data D is 1, that is, when PHLD and NHLD data is 1, PTr2 is off and NTr2 is on. In this case, a soft error may occur in the NHLD data, but no soft error occurs in the PHLD data. When a soft error occurs in NHLD data and changes from 1 to 0, NTr2 changes from on to off. At this time, PTr2 is off and DHLD is in a blocked floating state, but its data is maintained and does not change due to parasitic capacitance or the like.

ソフトエラーの発生確率から、複数の中性子又はα線が同時にソフトエラーを発生させる確率は限りなくゼロに近い。 From the probability of occurrence of a soft error, the probability that a plurality of neutrons or α rays simultaneously generate a soft error is extremely close to zero.

しかし、１つの中性子が発生する電荷量が非常に多く、そのために発生した電荷が複数のトランジスタのドレインに収集されて複数のデータにソフトエラーが発生することが考えられる。このようなことが生じると本発明では正常な状態に復帰させることはできない。そこで、図６のデータ保持回路を基板上で実現するときには、図７に示すように、ＰＨＬＤとＮＨＬＤのデータを生成するＰＴｒ１とＮＴｒ１をセルの一方の側に設け、ＤＨＬＤのデータ及びＱを生成するＰＴｒ２、ＮＴｒ２及びＩｎｖ１をセルの反対側に設け、それらの間にクロック用インバータＣＫＩｎｖなどを配置して、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインが半導体基板上で隣接しないようにする。このように、同時にソフトエラーが発生することがあり得るデータを保持するトランジスタのドレインをできる限り離すように回路のレイアウトを工夫することで、エネルギの大きな中性子が突入して多くの電荷量が発生しても、補正できないソフトエラーが同時に発生することがなくなる。 However, it is conceivable that the amount of charge generated by one neutron is very large, and the generated charge is collected by the drains of a plurality of transistors, causing soft errors in a plurality of data. When such a situation occurs, the present invention cannot return to a normal state. Therefore, when the data holding circuit of FIG. 6 is realized on the substrate, as shown in FIG. 7, PTr1 and NTr1 that generate PHLD and NHLD data are provided on one side of the cell, and DHLD data and Q are generated. PTr2, NTr2, and Inv1 are provided on the opposite side of the cell, and a clock inverter CKInv or the like is disposed between them, and at the same time, a drain of a transistor that holds data that may cause a soft error is formed on the semiconductor substrate. Avoid being adjacent. In this way, by devising the circuit layout so that the drain of the transistor that holds the data that can cause a soft error at the same time is separated as much as possible, a large amount of charge is generated due to the rush of large energy neutrons. However, soft errors that cannot be corrected will not occur at the same time.

このように、本発明のデータ保持回路は、従来例に比べて非常に簡単な構成であるが、ソフトエラーが発生したとしても補正されて最終的な出力信号は正常な値に維持できる。 As described above, the data holding circuit of the present invention has a very simple configuration as compared with the conventional example, but even if a soft error occurs, it is corrected and the final output signal can be maintained at a normal value.

図８は、本発明の第２実施例のデータ保持回路の構成を示す図である。第２実施例のデータ保持回路は、第１実施例のデータ保持回路に、ＰＨＬＤのデータを補正するプルアップ補正回路１４と、ＮＨＬＤのデータを補正するプルダウン補正回路１５を付加したものである。プルアップ補正回路１４は、ノードＰＨＬＤと電源の低電位側（グランド）の間にＰチャンネルトランジスタＰＴｒ３とＰＴｒ４を直列に接続し、ＰＴｒ３のゲートにはＮＨＬＤのデータを供給し、ＰＴｒ４のゲートには出力Ｑを供給する。プルダウン補正回路１５は、ノードＮＨＬＤと電源の高電位側の間にＮチャンネルトランジスタＮＴｒ３とＮＴｒ４を直列に接続し、ＮＴｒ３のゲートにはＰＨＬＤのデータを供給し、ＮＴｒ４のゲートには出力Ｑを供給する。ＰＨＬＤとＮＨＬＤのデータが０のときにはＰＴｒ３とＰＴｒ４がオンしてノードＰＨＬＤを０レベルに保持するのでリークは問題にならない。すなわち、第２実施例のデータ保持回路はスタティック型である。 FIG. 8 is a diagram showing the configuration of the data holding circuit according to the second embodiment of the present invention. The data holding circuit of the second embodiment is obtained by adding a pull-up correction circuit 14 for correcting PHLD data and a pull-down correction circuit 15 for correcting NHLD data to the data holding circuit of the first embodiment. The pull-up correction circuit 14 connects P channel transistors PTr3 and PTr4 in series between the node PHLD and the low potential side (ground) of the power supply, supplies NHLD data to the gate of PTr3, and supplies the gate of PTr4 to the gate of PTr4. Supply output Q. The pull-down correction circuit 15 connects N-channel transistors NTr3 and NTr4 in series between the node NHLD and the high potential side of the power supply, supplies PHLD data to the gate of NTr3, and supplies output Q to the gate of NTr4. To do. When the PHLD and NHLD data is 0, PTr3 and PTr4 are turned on to hold the node PHLD at 0 level, so that leakage does not cause a problem. That is, the data holding circuit of the second embodiment is a static type.

次に、図９と図１０を参照して、第２実施例のデータ保持回路でソフトエラーが発生した場合の動作を説明する。図９の（Ａ）は、入力データＤとして０を取り込んだ状態を示す。入力データＤを取り込んだ後、ＰＴｒ１とＮＴｒ１はオフ状態になり、ＰＨＬＤとＮＨＬＤのデータは０になり、ＰＴｒ２がオンしてＤＨＬＤのデータは１になる。ＮＴｒ２はオフである。ＰＴｒ３とＰＴｒ４はオンし、ＮＴｒ３とＮＴｒ４はオフする。 Next, the operation when a soft error occurs in the data holding circuit of the second embodiment will be described with reference to FIGS. FIG. 9A shows a state in which 0 is taken in as input data D. After capturing the input data D, PTr1 and NTr1 are turned off, PHLD and NHLD data are set to 0, PTr2 is turned on and DHLD data is set to 1. NTr2 is off. PTr3 and PTr4 are turned on, and NTr3 and NTr4 are turned off.

図９の（Ｂ）は、ＮＴｒ２のドレイン付近に粒子が突入して、ＤＨＬＤのデータが１から０に変化するソフトエラーが発生した場合を示す。これにより、出力Ｑは０から１に変化し、ＰＴｒ４がオフし、ＮＴｒ４がオンする。この状態では、ＮＴｒ３はオフのままであり、ＮＨＬＤのデータは０のままである。また、ＰＨＬＤのデータはＰＴｒ４がオフするのでプルダウンされなくなるが、ある一定期間は０のデータを維持する。ＰＴｒ２はオンのままであり、ＤＨＬＤはプルアップされてそのデータ再び１に戻り、更にＱも０に戻る。従って、ＰＴｒ４がオンし、ＮＴｒ４がオフして図９の（Ａ）の状態に戻る。このようにしてソフトエラーが発生しても、元の正常な状態に復帰する。 FIG. 9B shows a case where a particle enters the vicinity of the drain of NTr2 and a soft error occurs in which the DHLD data changes from 1 to 0. As a result, the output Q changes from 0 to 1, PTr4 is turned off, and NTr4 is turned on. In this state, NTr3 remains off, and NHLD data remains zero. The PHLD data is not pulled down because PTr4 is turned off, but the data of 0 is maintained for a certain period. PTr2 remains on, DHLD is pulled up and its data returns to 1 again, and Q also returns to 0. Therefore, PTr4 is turned on, NTr4 is turned off, and the state returns to the state of FIG. Thus, even if a soft error occurs, the original normal state is restored.

図１０は、ＰＴｒ１のドレイン付近に粒子が突入して、ＰＨＬＤが０から１に変化するソフトエラーが発生した場合を示す。これにより、ＰＴｒ２はオンからオフに変化するが、ＮＴｒ２はオフのままであり、ＤＨＬＤはフローティング状態になるが、一定期間はデータは１のまま保持される。その間、ＰＴｒ３とＰＴｒ４はオンのままなのでＰＨＬＤはプルダウンされてそのデータは０になり、再びＰＴｒ２がオンしてＤＨＬＤはプルアップされる。 FIG. 10 shows a case where a soft error in which PHLD changes from 0 to 1 occurs due to particles entering near the drain of PTr1. As a result, PTr2 changes from on to off, but NTr2 remains off and DHLD enters a floating state, but data is held at 1 for a certain period. Meanwhile, since PTr3 and PTr4 remain on, PHLD is pulled down and the data becomes 0, PTr2 is turned on again and DHLD is pulled up.

図１１から図１３は、第２実施例の変形例を示す図である。図１１の回路は、プルアップ補正回路１４とプルダウン補正回路１５に出力Ｑを供給する替わりにＤＨＬＤのデータを供給するようにしたもので、ＰＴｒ４の替わりにＮＴｒ５を、ＮＴｒ４の替わりにＰＴｒ５を設け、それぞれのゲートにＤＨＬＤのデータを供給する。動作は第２実施例の回路と類似しているので説明は省略する。 11 to 13 are diagrams showing modifications of the second embodiment. The circuit of FIG. 11 is configured to supply DHLD data instead of supplying the output Q to the pull-up correction circuit 14 and the pull-down correction circuit 15, and NTr5 is provided instead of PTr4 and PTr5 is provided instead of NTr4. , DHLD data is supplied to each gate. Since the operation is similar to that of the circuit of the second embodiment, description thereof is omitted.

図１２の回路は、ノードＰＨＬＤと電源の高電位側の間にＰチャンネルトランジスタＰＴｒ６とＮチャンネルトランジスタＮＴｒ７を直列に接続し、ＰＴｒ６のゲートにはＤＨＬＤのデータを供給し、ＮＴｒ７のゲートにはＮＨＬＤのデータを供給する。更に、ノードＮＨＬＤと電源の低電位側の間にＮチャンネルトランジスタＮＴｒ６とＰチャンネルトランジスタＰＴｒ７を直列に接続し、ＮＴｒ６のゲートにはＤＨＬＤのデータを供給し、ＰＴｒ７のゲートにはＰＨＬＤのデータを供給する。図８の第２実施例の回路では、ＰＨＬＤは低電位側のみにプルダウンされ、ＮＨＬＤは高電位側のみにプルアップされたが、図１２の変形例では、ＰＨＬＤを高低電位側にもプルアップし、ＮＨＬＤを低電位側にもプルダウンする。これにより、ＰＨＬＤとＮＨＬＤのデータをより確実に保持できるようになる。動作は第２実施例の回路と類似しているので説明は省略する。 In the circuit of FIG. 12, a P-channel transistor PTr6 and an N-channel transistor NTr7 are connected in series between the node PHLD and the high potential side of the power supply, DHLD data is supplied to the gate of PTr6, and NHLD is supplied to the gate of NTr7. Supply the data. Further, an N-channel transistor NTr6 and a P-channel transistor PTr7 are connected in series between the node NHLD and the low potential side of the power supply, DHLD data is supplied to the gate of NTr6, and PHLD data is supplied to the gate of PTr7. To do. In the circuit of the second embodiment of FIG. 8, PHLD is pulled down only to the low potential side, and NHLD is pulled up only to the high potential side. However, in the modification of FIG. 12, PHLD is also pulled up to the high potential side. Then, NHLD is pulled down to the low potential side. As a result, PHLD and NHLD data can be held more reliably. Since the operation is similar to that of the circuit of the second embodiment, description thereof is omitted.

図１３の回路は、図１１の回路において、ＰＨＬＤを高低電位側にもプルアップし、ＮＨＬＤを低電位側にもプルダウンするようにしたものである。 The circuit of FIG. 13 is obtained by pulling up PHLD to the high and low potential side and pulling down NHLD to the low potential side in the circuit of FIG.

図１４は、本発明の第３実施例のデータ保持回路を示す。第３実施例の回路は、図６の回路に、ＤＨＬＤのデータを補正する保持データ補正回路１６を付加したものである。保持データ補正回路１６は、ノードＤＨＬＤと電源の高電位側の間にＰチャンネルトランジスタＰＴｒ８とＰＴｒ９を直列に接続し、ノードＤＨＬＤと電源の低電位側の間にＮチャンネルトランジスタＮＴｒ８とＮＴｒ９を直列に接続し、ＰＴｒ９のゲートはＰＨＬＤに接続し、ＮＴｒ９のゲートはＮＨＬＤに接続し、ＰＴｒ８とＮＴｒ８のゲートには出力Ｑを供給する。すなわち、第３実施例の回路は、ＤＨＬＤのデータを出力Ｑをフィードバックループによってスタティックに保持する回路構成である。ＤＨＬＤのデータにソフトエラーが発生すると、ＱからＤＨＬＤへのフィードバックループが切れ、ソフトエラーの伝播を防止できる。 FIG. 14 shows a data holding circuit according to the third embodiment of the present invention. The circuit of the third embodiment is obtained by adding a holding data correction circuit 16 for correcting DHLD data to the circuit of FIG. The holding data correction circuit 16 connects P channel transistors PTr8 and PTr9 in series between the node DHLD and the high potential side of the power supply, and N channel transistors NTr8 and NTr9 in series between the node DHLD and the low potential side of the power supply. The gate of PTr9 is connected to PHLD, the gate of NTr9 is connected to NHLD, and the output Q is supplied to the gates of PTr8 and NTr8. That is, the circuit of the third embodiment has a circuit configuration in which the output Q of the DHLD data is statically held by the feedback loop. When a soft error occurs in DHLD data, the feedback loop from Q to DHLD is broken, and propagation of the soft error can be prevented.

図１５は、本発明の第４実施例のデータ保持回路を示す。第４実施例の回路は、図６の回路において、ＰＴｒ１の前段にＰチャンネルトランジスタＰＴｒＬＫを設け、ＮＴｒ１の前段にＮチャンネルトランジスタＮＴｒＬＫを設け、ＰＴｒＬＫのゲートには／ＣＫを供給し、ＮＴｒＬＫのゲートにはＣＫを供給するようにしたものである。この回路は、ＰＴｒ１とＮＴｒ１を２段構成にしてリークを低減したものである。 FIG. 15 shows a data holding circuit according to the fourth embodiment of the present invention. In the circuit of the fourth embodiment, in the circuit of FIG. 6, a P channel transistor PTrLK is provided in front of PTr1, an N channel transistor NTrLK is provided in front of NTr1, and / CK is supplied to the gate of PTrLK. In this case, CK is supplied. In this circuit, PTr1 and NTr1 are configured in two stages to reduce leakage.

図１６は、図１４の第３実施例のデータ保持回路で、ＰＴｒＬＫとＮＴｒＬＫを設けてデータ入力部を２段構成にした変形例を示す。 FIG. 16 shows a modification of the data holding circuit of the third embodiment of FIG. 14 in which PTrLK and NTrLK are provided and the data input unit is configured in two stages.

図１７は、本発明の第５実施例のデータ保持回路を示す。第５実施例のデータ保持回路は、入力データＤが入力されるインバータＩｎｖ０と、その出力が入力され、クロックに同期して取り込むトランスファーゲートと、トランスファーゲートにより保持されたノードＤＨＬＤのデータを出力するインバータＩｎｖ１とを有する従来のデータ保持回路に、図６のプルアップ経路１２とプルダウン経路１３を付加した構成を有する。トランスファーゲートは、ＰチャンネルトランジスタＰＴｒ０とＮチャンネルトランジスタＮＴｒ０で構成される。 FIG. 17 shows a data holding circuit according to a fifth embodiment of the present invention. The data holding circuit of the fifth embodiment outputs an inverter Inv0 to which input data D is input, a transfer gate to which the output is input and which is input in synchronization with the clock, and data of the node DHLD held by the transfer gate. A pull-up path 12 and a pull-down path 13 of FIG. 6 are added to the conventional data holding circuit having the inverter Inv1. The transfer gate includes a P-channel transistor PTr0 and an N-channel transistor NTr0.

第５実施例のデータ保持回路では、インバータＩｎｖ０、トランスファーゲート及びインバータＩｎｖ１で構成されるデータ保持回路は、リークは大きいが高速なトランジスタで構成する。プルアップ経路とプルダウン経路を構成するＰＴｒ１，ＰＴｒ２，ＮＴｒ１，ＮＴｒ２は、動作速度は遅くてもよいがリークの少ないものにする。これにより、データ保持回路が入力データを高速に取り込んで出力するので回路全体の速度は速い。しかも、プルアップ経路とプルダウン経路により正常なデータが保持されるように補正されるので、従来のデータ保持回路におけるリークが大きくても保持しているデータを失うことはない。 In the data holding circuit of the fifth embodiment, the data holding circuit including the inverter Inv0, the transfer gate, and the inverter Inv1 is configured with a high-speed transistor with a large leak. PTr1, PTr2, NTr1, and NTr2 constituting the pull-up path and the pull-down path may have a low operating speed but have a small leak. As a result, the data holding circuit captures and outputs the input data at a high speed, so that the entire circuit speed is high. In addition, since correction is performed so that normal data is held by the pull-up path and the pull-down path, even if there is a large leak in the conventional data holding circuit, the held data is not lost.

図１８は、インバータＩｎｖ０とトランスファーゲートの替わりに、それらの機能を合わせ持つクロックドインバータＣｉｎｖ０を使用した第５実施例の変形例を示す図である。クロックドインバータＣｉｎｖ０を使用することによりリークは低減されるが、低電圧化が難しいという問題がある。 FIG. 18 is a diagram showing a modification of the fifth embodiment using a clocked inverter Cinv0 having both functions instead of the inverter Inv0 and the transfer gate. Although the leakage is reduced by using the clocked inverter Cinv0, there is a problem that it is difficult to reduce the voltage.

図１９から図２４は、第５実施例のデータ保持回路において、図８、図１１から図１５に示した特徴を付加した回路例を示す。詳しい説明は省略する。 19 to 24 show circuit examples in which the features shown in FIGS. 8 and 11 to 15 are added to the data holding circuit of the fifth embodiment. Detailed description is omitted.

２個のラッチを直列に接続し、一方には通常のクロックを供給し、他方には反転したクロックを供給することによりエッジトリガ型フリップフロップが構成できることが知られている。上記の本発明のデータ保持回路をラッチとして使用してエッジトリガ型フリップフロップが実現できる。 It is known that an edge trigger type flip-flop can be configured by connecting two latches in series, supplying a normal clock to one and supplying an inverted clock to the other. An edge trigger type flip-flop can be realized by using the data holding circuit of the present invention as a latch.

図２５は第１実施例の２個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを、図２６は第２実施例の２個のデータ保持回路を直列に接続したエッジトリガ型フリップフロップを示す。前段のマスタデータ保持回路のトランジスタにはＭを、後段のスレーブデータ保持回路のトランジスタにはＳを付加して表している。いずれの場合も、前段のマスタデータ保持回路は、クロックＣＫが０（低電位側レベル）のときに入力データＤを取り込み、後段のスレーブデータ保持回路は、クロックＣＫが１（高電位側レベル）のときに前段のマスタデータ保持回路の出力を取り込む。 25 shows an edge trigger type flip-flop in which two data holding circuits of the first embodiment are connected in series, and FIG. 26 shows an edge trigger type flip-flop in which two data holding circuits of the second embodiment are connected in series. Indicates. M is added to the transistor of the master data holding circuit in the previous stage, and S is added to the transistor of the slave data holding circuit in the subsequent stage. In either case, the master data holding circuit in the previous stage takes in the input data D when the clock CK is 0 (low potential side level), and the slave data holding circuit in the subsequent stage has the clock CK of 1 (high potential side level). At this time, the output of the master data holding circuit in the previous stage is taken.

中性子とα線によるソフトエラー率の例を示す図である。It is a figure which shows the example of the soft error rate by a neutron and alpha rays. 中性子とα線によるソフトエラー発生のメカニズムを説明する図である。It is a figure explaining the mechanism of soft error generation by a neutron and alpha rays. ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。It is a figure which shows the data holding circuit of the prior art example which took a countermeasure so that it may return to the original state even if a soft error occurs. ソフトエラーが発生しても元の状態に復帰するように対策した従来例のデータ保持回路を示す図である。It is a figure which shows the data holding circuit of the prior art example which took a countermeasure so that it may return to the original state even if a soft error occurs. パルスラッチを使用してフリップフロップを構成したデータ保持回路を示す図である。It is a figure which shows the data holding circuit which comprised the flip-flop using the pulse latch. 本発明の第１実施例のデータ保持回路を示す図である。It is a figure which shows the data holding circuit of 1st Example of this invention. 第１実施例のデータ保持回路のレイアウトを示す図である。It is a figure which shows the layout of the data holding circuit of 1st Example. 本発明の第２実施例のデータ保持回路を示す図である。It is a figure which shows the data holding circuit of 2nd Example of this invention. 第２実施例のデータ保持回路の動作を説明する図である。It is a figure explaining operation | movement of the data holding circuit of 2nd Example. 第２実施例のデータ保持回路の動作を説明する図である。It is a figure explaining operation | movement of the data holding circuit of 2nd Example. 第２実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 2nd Example. 第２実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 2nd Example. 第２実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 2nd Example. 本発明の第３実施例のデータ保持回路を示す図である。It is a figure which shows the data holding circuit of 3rd Example of this invention. 本発明の第４実施例のデータ保持回路を示す図である。It is a figure which shows the data holding circuit of 4th Example of this invention. 第３実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 3rd Example. 本発明の第５実施例のデータ保持回路を示す図である。It is a figure which shows the data holding circuit of 5th Example of this invention. 第５実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 5th Example. 第５実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 5th Example. 第５実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 5th Example. 第５実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 5th Example. 第５実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 5th Example. 第５実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 5th Example. 第５実施例のデータ保持回路の変形例を示す図である。It is a figure which shows the modification of the data holding circuit of 5th Example. 第１実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。It is a figure which shows the edge trigger type flip-flop using the data holding circuit of 1st Example. 第２実施例のデータ保持回路を使用したエッジトリガ型フリップフロップを示す図である。It is a figure which shows the edge trigger type flip-flop using the data holding circuit of 2nd Example.

符号の説明Explanation of symbols

１１データ保持部
１２プルアップ経路
１３プルダウン経路
１４プルアップ補正回路
１５プルダウン補正回路
１６電源制御回路 DESCRIPTION OF SYMBOLS 11 Data holding part 12 Pull-up path 13 Pull-down path 14 Pull-up correction circuit 15 Pull-down correction circuit 16 Power supply control circuit

Claims

出力するデータを保持するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップするプルアップ経路と、
前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンするプルダウン経路とを備え、
前記プルアップ経路は、前記プルアップ制御信号が他方の値から一方の値に変化するエラーは発生しない第１の極性のトランジスタを有し、
前記プルダウン経路は、前記プルダウン制御信号が一方の値から他方の値に変化するエラーは発生しない第２の極性のトランジスタを有し、
前記プルアップ経路の第１の極性のトランジスタで発生した一方の値から他方の値へのエラーは前記プルダウン経路及び前記データ保持部に保持された値を変化させず、前記プルダウン経路の第２の極性のトランジスタで発生した他方の値から一方の値へのエラーは前記プルアップ経路及び前記データ保持部に保持された値を変化させないことを特徴とするデータ保持回路。 A data holding unit for holding data to be output;
A pull-up path that takes in and holds input data as a pull-up control signal in synchronization with a clock, and pulls up the data held in the data holding unit when the pull-up control signal is one value;
A pull-down path for capturing and holding input data as a pull-down control signal in synchronization with the clock, and pulling down the data held in the data holding unit when the pull-down control signal is the other value;
The pull-up path includes a first polarity transistor that does not generate an error in which the pull-up control signal changes from the other value to the one value;
The pull-down path has a second polarity transistor that does not generate an error in which the pull-down control signal changes from one value to the other,
The error from the first polarity of one value generated by a transistor of the pull-up path to the other value does not change the value held in the pull-down path and the data holding unit, a second of said pull-down path A data holding circuit, wherein an error from the other value to one value generated in a polarity transistor does not change a value held in the pull-up path and the data holding unit.

前記プルアップ経路は、クロックに同期して入力データを前記プルアップ制御信号とし
て取り込んで保持する第１の極性のトランジスタで構成される第１ゲート回路と、前記プ
ルアップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が一方の値の時に前
記データ保持部に保持されたデータをプルアップする第１の極性の第１トランジスタとを
有し、
前記プルダウン経路は、前記クロックに同期して入力データを前記プルダウン制御信号
として取り込んで保持する第２の極性のトランジスタで構成される第２ゲート回路と、前
記プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が他方の値の時
に前記データ保持部に保持されたデータをプルダウンする第２の極性の第２トランジスタ
とを有する請求項１に記載のデータ保持回路。 The pull-up path includes a first gate circuit composed of a first polarity transistor that captures and holds input data as the pull-up control signal in synchronization with a clock, and the pull-up control signal is directly applied to the gate. And a first transistor having a first polarity for pulling up the data held in the data holding unit when the pull-up control signal has one value,
The pull-down path has a second gate circuit composed of a second polarity transistor that captures and holds input data as the pull-down control signal in synchronization with the clock, and the pull-down control signal is directly applied to the gate, 2. The data holding circuit according to claim 1, further comprising: a second transistor having a second polarity that pulls down the data held in the data holding unit when the pull-down control signal has the other value.

前記出力されるデータと前記プルアップ制御信号及び前記プルダウン制御信号に応じて
、前記データ保持部に保持されたデータを制御する保持データ補正回路を更に備える請求
項２に記載のデータ保持回路。 The data holding circuit according to claim 2, further comprising a held data correction circuit that controls data held in the data holding unit according to the output data, the pull-up control signal, and the pull-down control signal.

前記プルアップ経路は、前記第１ゲート回路の前段に配置され、前記クロックに同期し
て入力データを取り込む第１の極性のトランジスタで構成される第１付加ゲート回路を備
え、
前記プルダウン経路は、前記第２ゲート回路の前段に配置され、前記クロックに同期し
て入力データを取り込む第２の極性のトランジスタで構成される第２付加ゲート回路を備
える請求項２に記載のデータ保持回路。 The pull-up path includes a first additional gate circuit that is arranged in a preceding stage of the first gate circuit and includes a first polarity transistor that captures input data in synchronization with the clock.
3. The data according to claim 2, wherein the pull-down path includes a second additional gate circuit that is disposed in a preceding stage of the second gate circuit and includes a second polarity transistor that captures input data in synchronization with the clock. Holding circuit.

前記第１ゲート回路のトランジスタと前記第２トランジスタは隣接しないように配置し
、前記第２ゲート回路のトランジスタと前記第１トランジスタは隣接しないように配置し
た請求項２から４のいずれか１項に記載のデータ保持回路。 5. The device according to claim 2, wherein the transistor of the first gate circuit and the second transistor are arranged not to be adjacent to each other, and the transistor of the second gate circuit and the first transistor are arranged not to be adjacent to each other. The data holding circuit described.

クロックに同期して入力データを取り込んで保持し、保持したデータを出力するデータ保持部と、
クロックに同期して入力データをプルアップ制御信号として取り込んで保持し、前記プルアップ制御信号が一方の値の時に前記データ保持部に保持されたデータをプルアップする第１補正回路と、
前記クロックに同期して入力データをプルダウン制御信号として取り込んで保持し、前記プルダウン制御信号が他方の値の時に前記データ保持部に保持されたデータをプルダウンする第２補正回路とを備え、
前記第１補正回路は、前記プルアップ制御信号が他方の値から一方の値に変化するエラーは発生しない第１の極性のトランジスタを有し、
前記第２補正回路は、前記プルダウン制御信号が一方の値から他方の値に変化するエラーは発生しない第２の極性のトランジスタを有し、
前記第１補正回路の第１の極性のトランジスタで発生した前記プルアップ制御信号の一方の値から他方の値へのエラーは前記プルダウン制御信号及び前記データ保持部に保持された値を変化させず、前記第２補正回路の第２の極性のトランジスタで発生した前記プルダウン制御信号の他方の値から一方の値へのエラーは前記プルアップ制御信号及び前記データ保持部に保持された値を変化させないことを特徴とするデータ保持回路。 A data holding unit that captures and holds input data in synchronization with the clock, and outputs the held data;
A first correction circuit that captures and holds input data as a pull-up control signal in synchronization with a clock, and pulls up the data held in the data holding unit when the pull-up control signal has one value;
A second correction circuit that captures and holds input data as a pull-down control signal in synchronization with the clock, and pulls down the data held in the data holding unit when the pull-down control signal is the other value;
The first correction circuit includes a first polarity transistor that does not generate an error in which the pull-up control signal changes from the other value to the one value;
The second correction circuit includes a second polarity transistor that does not generate an error in which the pull-down control signal changes from one value to the other value;
An error from one value of the pull-up control signal generated in the first polarity transistor of the first correction circuit to the other value does not change the value held in the pull-down control signal and the data holding unit. An error from the other value of the pull-down control signal generated in the second polarity transistor of the second correction circuit to one value does not change the value held in the pull-up control signal and the data holding unit. A data holding circuit.

前記第１補正回路は、クロックに同期して入力データを前記プルアップ制御信号として
取り込んで保持する第１の極性のトランジスタで構成される第１ゲート回路と、前記プル
アップ制御信号が直接ゲートに印加され、前記プルアップ制御信号が一方の値の時に前記
データ保持部に保持されたデータをプルアップする第１の極性の第１トランジスタとを有
し、
前記第２補正回路は、前記クロックに同期して入力データを前記プルダウン制御信号と
して取り込んで保持する第２の極性のトランジスタで構成される第２ゲート回路と、前記
プルダウン制御信号が直接ゲートに印加され、前記プルダウン制御信号が他方の値の時に
前記データ保持部に保持されたデータをプルダウンする第２の極性の第２トランジスタと
を有する請求項６に記載のデータ保持回路。 The first correction circuit includes a first gate circuit composed of a first polarity transistor that captures and holds input data as the pull-up control signal in synchronization with a clock, and the pull-up control signal is directly applied to the gate. And a first transistor having a first polarity for pulling up the data held in the data holding unit when the pull-up control signal has one value.
The second correction circuit includes a second gate circuit configured by a transistor having a second polarity that captures and holds input data as the pull-down control signal in synchronization with the clock, and the pull-down control signal is directly applied to the gate. The data holding circuit according to claim 6, further comprising: a second transistor having a second polarity that pulls down the data held in the data holding unit when the pull-down control signal has the other value.

前記出力されるデータと前記プルアップ制御信号及び前記プルダウン制御信号に応じて
、前記データ保持部に保持されたデータを制御する保持データ補正回路を更に備える請求
項７に記載のデータ保持回路。 The data holding circuit according to claim 7, further comprising a held data correction circuit that controls data held in the data holding unit in accordance with the output data, the pull-up control signal, and the pull-down control signal.

前記第１補正回路は、前記第１ゲート回路の前段に配置され、前記クロックに同期して
入力データを取り込む第１の極性のトランジスタで構成される第１付加ゲート回路を備え
、
前記第２補正回路は、前記第２ゲート回路の前段に配置され、前記クロックに同期して
入力データを取り込む第２の極性のトランジスタで構成される第２付加ゲート回路を備え
る請求項７に記載のデータ保持回路。 The first correction circuit includes a first additional gate circuit that is arranged in a stage preceding the first gate circuit, and includes a first polarity transistor that captures input data in synchronization with the clock.
The said 2nd correction circuit is arrange | positioned in the front | former stage of the said 2nd gate circuit, and is provided with the 2nd additional gate circuit comprised by the transistor of the 2nd polarity which takes in input data synchronizing with the said clock. Data holding circuit.

前記第１ゲート回路のトランジスタと前記第２トランジスタは隣接しないように配置し
、前記第２ゲート回路のトランジスタと前記第１トランジスタは隣接しないように配置し
た請求項７から９のいずれか１項に記載のデータ保持回路。 The transistor of the first gate circuit and the second transistor are arranged so as not to be adjacent to each other, and the transistor of the second gate circuit and the first transistor are arranged so as not to be adjacent to each other. The data holding circuit described.

請求項１から１０のいずれか１項に記載のデータ保持回路を直列に接続し、前段データ
保持回路と後段のデータ保持回路に互いに反転したクロックを供給するデータ保持回路。 11. A data holding circuit that connects the data holding circuits according to claim 1 in series and supplies inverted clocks to a preceding data holding circuit and a subsequent data holding circuit.