JP4120336B2 - チップ型電子部品及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、外表面に複数の外部電極が形成されているチップ型電子部品及びその製造方法に関し、より詳細には、外部電極の構造及び形成方法が改良されたチップ型電子部品及びその製造方法に関する。
【0002】
【従来の技術】
積層コンデンサなどの様々なチップ型電子部品においては、より一層の小型化が求められている。チップ型電子部品の小型化に伴って、チップ型電子部品は、リフローはんだ付けでプリント回路基板などに実装されている。
【0003】
下記特許文献1には、このような実装方法に使用されるチップ型電子部品が開示されている。特許文献1に開示されているチップ型電子部品を図8(a)及び(b)を参照して説明する。
【0004】
チップ型電子部品101では、セラミック焼結体102内に、内部電極103a〜103dがセラミック層を介して重なり合うように配置されている。セラミック焼結体102の端面102a,102bを覆うように、外部電極104,105が形成されている。外部電極104,105は、それぞれ、電極被り部104A,105Aを有する。電極被り部104A,105Aは、セラミック焼結体102の上面102c、下面102d及び一対の側面に至るように形成されている。
【0005】
外部電極104,105は、導電ペーストの焼き付けにより構成された焼結金属層104a,105aを有する。また、焼結金属層104a,105aの外表面に、Niめっき層104b,105bが形成されており、最外側表面に、Snめっき層104c,105cが形成されている。
【0006】
また、下記特許文献2には、セラミック焼結体の一対の側面に、それぞれ、複数の外部電極が形成された構造のチップ型電子部品が開示されている。このチップ型電子部品の外部電極も、特許文献1と同様に焼結金属層の上にNiめっき層、Snめっき層を形成した構造になっている。
【0007】
【特許文献1】
特開2001−210545号公報
【特許文献2】
特開平9−17693号公報
【0008】
【発明が解決しようとする課題】
上記特許文献1に記載のチップ型電子部品ではリフローはんだ付け時のはんだの表面張力によりチップ型電子部品が起立するツームストーン現象が生じていた。また、チップ型電子部品のより一層の小型化を進めた場合、ツームストーン現象がさらに生じやすくなるため、ツームストーン現象をより確実に抑制することが求められている。
【0009】
また、チップ型電子部品を配線基板等にリフローはんだ付けにより実装する場合、ツームストーン現象、すなわちチップの起立現象だけでなく、正しい実装位置に対して横方向に位置ずれが生じることがあるという問題もあった。なお、横方向とは、積層コンデンサ101を例にとると、一対の外部電極104,105が形成されている端面102a,102bを結ぶ方向と直交する方向をいうものとする。
【0010】
他方、上記特許文献2に記載されているように、一対の側面に複数の外部電極が形成されているチップ型電子部品では、1つの側面に複数の外部電極が形成されている。従って、個々の外部電極の面積が小さくなるため、ツームストーン現象がより一層生じがちであった。また、チップ型電子部品の実装に際しての横方向の位置ずれも、上記特許文献1のチップ型電子部品と同様に生じていた。
【0011】
以上のようなツームストーン現象や電子部品の実装に際しての横方向の位置ずれは、実装に際してのはんだの外部電極上における濡れ上がり速度がばらつくことにより生じる。すなわち、ツームストーン現象は、対向している一対の外部電極において、はんだの濡れ上がり速度が異なるため、濡れ上がり速度が高い側の外部電極側にチップ型電子部品が引っ張られ、チップ型電子部品が起立することによる。
【0012】
他方、チップ型電子部品の実装に際しての横方向の位置ずれは、例えば、特許文献2に記載のような複数の外部電極を1つの側面に有するチップ型電子部品の場合には、各外部電極においてはんだの濡れ上がり速度が異なり、濡れ上がり速度の相対的に高い外部電極がはんだにより引っ張られることによるものと考えられる。
【0013】
そこで、例えば、外部電極最外層の表面粗さを均等にして、はんだの濡れ上がり速度を各外部電極間、あるいは外部電極の各部分間で同等にすることが考えられるが、そのような方法は非常に困難であった。なお、上記特許文献1には、チップ型電子部品の形状に起因するツームストーン現象抑制の手法が開示されているが、本発明で問題とするはんだの濡れ上がり速度に起因するツームストーン現象には対処できないものである。
【0014】
本発明の目的は、上述した従来技術の現状に鑑み、はんだ濡れ上がり速度に起因するツームストーン現象をより一層効果的に抑制でき、かつ実装に際しての上述した位置ずれを確実に抑制し得るチップ型電子部品及びその製造方法を提供することにある。
【0015】
【課題を解決するための手段】
本発明のチップ型電子部品は、電子部品素体と、前記電子部品素体の外表面に形成された複数の外部電極とを備え、前記外部電極が最外層にめっき層を有し、該めっき層におけるいずれかの結晶面が主配向方向となるようにめっき層が配向されていることを特徴とする。
【0016】
本発明のチップ型電子部品のある特定の局面では、前記外部電極の最外層のめっき層がSnめっき層であり、主配向方向の前記結晶面が(110)面である。
本発明に係るチップ型電子部品の製造方法は、最外層がめっき層である複数の外部電極が電子部品素体の外表面に形成されているチップ型電子部品を用意する工程と、前記チップ型電子部品の外部電極の最外層のめっき層がいずれかの結晶面が主配向方向となるように、外部電極を熱処理する工程とを備える。
【0017】
本発明に係るらチップ型電子部品の製造方法のある特定の局面では、上記めっき層は、Snの電解めっきにより形成される。
【0018】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
【0019】
図1(a)及び(b)は、本発明の第1の実施例に係るチップ型電子部品の外観を示す斜視図及び図1(b)中のB−B線に沿う部分の断面図である。
チップ型電子部品1は、セラミック焼結体2を有する。
【0020】
セラミック焼結体2は、上面2a、下面2b、一対の側面2c,2d及び一対の端面2e,2fを有する。端面2e,2fを結ぶ方向が長さ方向であり、側面2c,2dを結ぶ方向が幅方向である。
【0021】
側面2cには、外部電極3〜6が形成されており、側面2dには、外部電極7〜10が形成されている。例えば、外部電極3,5,8,10が内部電極11aに接続され、外部電極4,6,7,9が内部電極11bに接続されている。すなわち、異なる内部電極に接続された外部電極が交互に配置されて低ESLコンデンサを構成している。図1(b)に示すように、外部電極3,7が形成されている部分を例にとると、内部電極11a〜11dがセラミック層を介して重なり合うように配置されている。内部電極11a,11cが外部電極3に、内部電極11b,11dが外部電極7に電気的に接続されている。
【0022】
なお、図1(b)では、外部電極3,7の断面構造は略図的に示されており、単一の層であるかのように示されている。もっとも、実際には、外部電極3〜6は、それぞれ、図2に示すように、焼結金属層3a〜6aと、焼結金属層3a〜6a上に形成されたNiめっき膜3b〜6bと、Niめっき膜上に形成されたSnめっき膜3c〜6cとを有する。なお、Niめっき膜3b〜6bは、下地となる焼結金属層3a〜6aのはんだ喰われを防止するために設けられており、Snめっき膜3c〜6cははんだ濡れ性を良くするために設けられている。残りの外部電極7〜10も外部電極3〜6と同様に構成されている。
【0023】
なお、外部電極3〜10は、側面2cまたは側面2d上に形成されているだけでなく、セラミック焼結体2の上面2a及び下面2b上にも至るように形成されている。
【0024】
本実施例のチップ型電子部品1の特徴は、外部電極3〜10において、最外側のSnめっき膜が、(110)面が主配向方向となるように熱処理されていることにあり、それによってツームストーン現象の抑制及び実装に際しての横方向の位置ずれの抑制が図られる。これを具体的な実験例に基づき説明する。
【0025】
まず、セラミック焼結体2を用意した。セラミック焼結体2の寸法は、本実験例では、長さを2.0mm、幅を1.25mm、厚みを0.85mmとして、次に、上記セラミック焼結体2の側面2c,2dから上面2a及び下面2bに至るようにCuペーストを塗布し、焼き付けることにより焼結金属層を形成した。次に、電解めっき法により、Niめっき膜を形成し、さらに同じく電解めっき法によりSnめっき膜を形成した。なお、焼結金属層の厚みは、40μm、Niめっき膜の厚みは2μm、Snめっき膜の厚みは4μmとした。
【0026】
上記のようにして、外部電極3〜10が形成された多数のチップ型電子部品1において、静電容量等を測定し、測定選別を行った。静電容量が所定の範囲に入るチップ型電子部品を良品として選別した。
【0027】
このようにして良品として選別されたチップ型電子部品について、以下の熱処理を行い、実施例のチップ型電子部品を得た。また、比較のために、良品として選別されたチップを電子部品であって、熱処理を行わないチップ型電子部品を用意した。
【0028】
熱処理は、チップ型電子部品を、熱風循環式オーブンに入れ、酸素濃度100ppm以下のN2雰囲気中において160℃の温度で120分維持し、しかる後、熱風循環式オーブンから取り出した。
【0029】
上記のように、熱処理が施されたチップ型電子部品と、比較のために用意された熱処理が施されていないチップ型電子部品について、それぞれ、Sn及びSbが重量比で95:5の比率で含まれているはんだペーストを用い、245〜255℃の温度かつ酸素濃度100ppm以下の雰囲気で、図3に示す温度プロファイルに従って、リフローはんだ付けにより、回路基板上に実装した。
【0030】
上記実装試験を、実施例及び比較例のチップ型電子部品各1万個について行った。また、下記の表1に示すように上記実装試験は、5回行った。すなわち、実施例及び比較例のチップ型電子部品をそれぞれ5万個用意し、5回に分けて上記実装試験を行った。結果を下記の表1に示す。
【0031】
【表1】
【0032】
表1から明らかなように、熱処理を施された実施例のチップ型電子部品では、ツームストーン現象は認められなかった。これに対して、熱処理が施されていない比較例のチップ型電子部品では、リフローはんだ付時に、約0.05%の割合でツームストーン現象が生じた。
【0033】
上記熱処理によりツームストーン現象が抑制されたのは、以下の理由によると考えられる。すなわち、外部電極3〜10のはんだ濡れ速度のばらつきが抑制されたため、リフローはんだ付け時にそれぞれの外部電極におけるはんだの濡れ方が均一となり、ツームストーン現象の抑制が果たされたと考えられる。
【0034】
なお、上記実施例のチップ型電子部品の外部電極3〜10の最外層をX線回折で確認したところ、図5に示すようにSnめっき膜3c〜10cの表面では、(110)面の結晶が40%存在し、(101)面の結晶が28%であり、(110)面が主たる配向方向であることが確認された。これに対して、比較例のチップ型電子部品では、熱処理を施していないため、図4に示すように、Snめっき膜の外表面は、(101)面と、(110)面とが同等の36%程度の比率で配向していた。
【0035】
すなわち、上記熱処理により、最外層の電解めっきによるSnめっき膜3c,4cにおいて(100)面や(101)面の結晶が(110)面となって(110)面が主配向方向となることによって、はんだの濡れ方が均一化したものと考えられる。
【0036】
従って、上記のようにはんだの濡れ速度のばらつきが抑制されるため、ツームストーン現象だけでなく、前述した横方向の位置ずれも効果的に抑制し得ると考えられる。
【0037】
次に、第2の実施例のチップ型電子部品を説明する。図6は、第2の実施例に係るチップ型電子部品の外観を示す斜視図である。第2のチップ型電子部品は、2端子型の積層コンデンサである。
【0038】
図6に示すように、チップ型電子部品11は、直方体状のセラミック焼結体12を有する。セラミック焼結体12は、上面12a、下面12b、側面12c(他方の側面は図示されず)及び端面12d,12eを有する。端面12d,12eを覆うように、第1,第2の外部電極13,14が形成されている。
【0039】
外部電極13,14は、端面12d,12eだけでなく、上面12a、下面12b及び一対の側面12cにも至る電極被り部を有するように形成されている。
なお、セラミック焼結体12内には、外部電極13または外部電極14に電気的に接続される複数の内部電極がセラミック層を介して重なり合うように配置されている。
【0040】
外部電極13,14は第1の実施例の外部電極3〜10と同様に、焼結金属層と、焼結金属層の外表面に形成されたNiめっき膜と、Niめっき膜上に形成されたSnめっき膜とを有する。また、本実施例においては、Snめっき膜が熱処理され、Snめっき膜の表面が(110)面が主たる配向方向となるように再配向処理されている。
【0041】
従って、外部電極13と外部電極14との間で、溶融はんだの濡れ速度が揃えられ、かつ多数のチップ型電子部品11間においても、溶融はんだの外部電極上における濡れ速度のばらつきが低減される。従って、第1の実施例と同様に、ツームストーン現象の発生及び実装に際しての横方向の位置ずれを抑制することができる。
【0042】
これを、以下の実験例に基づいて具体的に説明する。
セラミック焼結体12として、長さ1.0mm、幅0.5mm及び厚み0.5mmのセラミック焼結体を用意した。なお、セラミック焼結体12内には、複数の内部電極が前述のように形成されている。上記セラミック焼結体12の端面12d,12eを覆うように、Cuペーストを塗布し焼き付けることにより、焼結金属層を形成した。しかる後、焼結金属層上に、第1の実施例と同様に、電解めっき法により、Niめっき膜及びSnめっき膜をこの順序で形成した。
【0043】
なお、焼結金属層の厚みは50μm、Niめっき膜の厚みは2μm、Snめっき膜の厚みは3μmとした。
第2の実施例では、上記外部電極13,14を形成した後、すなわちSnめっき膜を電解めっきで形成した後、チップ型電子部品11を、下記の要領で熱処理した。
【0044】
熱処理は、チップ型電子部品を熱風循環式オーブンに入れ、180℃の温度、酸素濃度500〜1000ppmの雰囲気で120分維持し、しかる後熱風循環式オーブンから取り出した。また、比較のために、上記熱処理が施されていないチップ型電子部品を比較例として用意した。
【0045】
第2の実施例のチップ型電子部品及び上記のようにして用意された比較例のチップ型電子部品について、第1の実施例の実験例と同様にリフローはんだ付け法による実装試験を行い、ツームストーン現象の有無を調査した。また、前述した横方向の位置ずれの有無についても評価した。結果を下記の表2に示す。
【0046】
なお、評価に際しては、第2の実施例及び上記比較例の各チップ型電子部品を5万個用意し、第1の実施例の実験例と同様に、5万個のチップ型電子部品を1万個ずつに分け、5回試験を行った。なお、第2の実施例のチップ型電子部品の外部電極表面の結晶配向方向をX線回折で測定した。結果を図7に示す。図7から明らかなように、(110)面が主配向方向であることがわかる。
【0047】
【表2】
【0048】
表2から明らかなように、第2の実施例のチップ型電子部品11では、ツームストーン現象は見られず、横方向の位置ずれも皆無であった。これに対して、熱処理が施されていない比較例のチップ型電子部品では、0.02%の割合でツームストーン現象が発生し、0.06%の割合で横方向の位置ずれが生じた。
【0049】
従って、対向し合う端面12a,12bにそれぞれ外部電極13,14が形成されている2端子型のチップ型電子部品11において最外層のめっき膜が(110)面が主たる配向方向となるように熱処理することにより、ツームストーン現象及び実装時の横方向の位置ずれを確実に抑制し得ることがわかる。
【0050】
なお、第1,第2の実施例では、最外層のめっき膜はSnめっき膜で形成されていたが、Snめっき膜に代えて、他のめっき膜からなるめっき膜を形成してもよい。
【0051】
さらに、上記第1,第2の実施例では、(110)面が主たる配向方向となるように熱処理が施されていたが、他の結晶面、例えば(100)面、あるいは(101)面が主たる配向方向となるように熱処理が施されてもよい。すなわち、多数のチップ型電子部品の外部電極間、あるいは1つのチップ型電子部品における複数の外部電極間におけるはんだ濡れ速度のばらつきが抑制され得る限り、最外層のめっき膜の主たる配向方向となる結晶面は特に限定されるものではない。なお、本発明において、所定の結晶面が主配向となるようにしてはんだ濡れ速度のばらつきを抑えたが、この配向によってはんだ濡れ速度はむしろ遅くなる傾向にある。
【0052】
また、本発明においては、外部電極は焼結金属層を有せず、1以上のめっき膜によってのみ構成されていてもよい。もっとも、好ましくは、第1,第2の実施例のように下地に焼結金属層を有するように外部電極を形成することにより、外部電極の強度及び、内部電極を有する場合、内部電極と外部電極との接合強度を高めることができる。
【0053】
また、第1,第2の実施例では、複数の内部電極がセラミック焼結体内に配置されていたが、本発明は内部電極を有しないチップ型電子部品にも適用することができる。
【0054】
さらに、本発明においては、電解めっき膜を熱処理で配向させたがこれに限るものではなく、めっき膜に電圧を加えて配向させるようにしてもよい。
【0055】
【発明の効果】
本発明に係るチップ型電子部品では、外部電極が最外層にめっき層を有し、該めっき層の外表面が、いずれかの結晶面が主たる配向方向となるように配向されているため、チップ型電子部品の複数の外部電極間並びに多数のチップ型電子部品の外部電極間におけるはんだ濡れ速度のばらつきが抑制される。よって、リフローはんだ法による実装に際し、ツームストーン現象及び前述した横方向の位置ずれを確実に抑制することができる。従って、チップ型電子部品の小型化を進めた場合であっても、実装不良が生じ難いチップ型電子部品を提供することができる。
【0056】
最外層のめっき層がSnめっき層であり、主たる配向方向の結晶面が(110)面である場合には、上述した実験例に従って熱処理を施すだけで、Snめっき層の外表面を(110)面が主たる配向方向であるように確実に再配向させることができる。よって、ツームストーン現象及び実装時に横方向の位置ずれを確実に抑制することができる。
【0057】
本発明に係るチップ型電子部品の製造方法では、最外層にめっき層を有する外部電極を備えたチップ型電子部品を得た後に、最外層のめっき層がいずれかの結晶面が主配向方向となるように、外部電極が熱処理される。従って、最外層の該めっき層の外表面が、いずれかの結晶面が主配向方向となるように再配向される。よって、本発明のチップ型電子部品を上記熱処理により容易に得ることができ、ツームストーン現象及び実装時の横方向の位置ずれを確実に抑制することができる。
【0058】
最外層のめっき層の形成法は特に限定されないが、例えばSnの電解めっきにより容易に形成することができ、それによって、上記熱処理により例えば(110)面が主たる配向方向であるめっき層を容易に形成することができる。
【図面の簡単な説明】
【図1】(a)及び(b)は、本発明の第1の実施例に係るチップ型電子部品の外観を示す斜視図及び(a)中のB−B線に沿う断面図。
【図2】第1の実施例のチップ型電子部品の外部電極の積層構造を説明するための模式的断面図。
【図3】第1の実施例の評価に際しての実装試験におけるリフローはんだ付けの温度プロファイルを説明するための図。
【図4】第1の実施例の評価に際して用意された熱処理が施されていない比較例のチップ型電子部品のSnめっき膜の配向状態を示す図。
【図5】第1の実施例のチップ型電子部品の最外層のメッキ膜の配向状態を示す図。
【図6】第2の実施例のチップ型電子部品の外観を示す斜視図。
【図7】第2の実施例のチップ型電子部品の最外層のSnめっき膜の配向状態を示す図。
【図8】(a)及び(b)は、従来のチップ型電子部品の一例を示す縦断面図及びその要部を拡大して示す断面図。
【符号の説明】
1…チップ型電子部品
2…セラミック焼結体(電子部品素体)
3〜10…外部電極
3a〜10a…焼結金属層
3b〜10b…Niめっき膜
3c〜10c…Snめっき膜
11…チップ型電子部品
12…セラミック焼結体
13,14…第1,第2の外部電極
Claims (4)
- 電子部品素体と、
前記電子部品素体の外表面に形成された複数の外部電極とを備え、
前記外部電極が最外層にめっき層を有し、該めっき層におけるいずれかの結晶面が主配向方向となるようにめっき層が配向されていることを特徴とする、チップ型電子部品。 - 前記外部電極の最外層のめっき層がSnめっき層であり、主配向方向の前記結晶面が(110)面である、請求項1に記載のチップ型電子部品。
- 最外層がめっき層である複数の外部電極が電子部品素体の外表面に形成されているチップ型電子部品を用意する工程と、
前記チップ型電子部品の外部電極の最外層のめっき層がいずれかの結晶面が主配向方向となるように、前記外部電極を熱処理する工程とを備える、チップ型電子部品の製造方法。 - 前記めっき層が、Snの電解めっきにより形成されている、請求項3に記載のチップ型電子部品の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002282900A JP4120336B2 (ja) | 2002-09-27 | 2002-09-27 | チップ型電子部品及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002282900A JP4120336B2 (ja) | 2002-09-27 | 2002-09-27 | チップ型電子部品及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004119798A JP2004119798A (ja) | 2004-04-15 |
JP4120336B2 true JP4120336B2 (ja) | 2008-07-16 |
Family
ID=32276921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002282900A Expired - Lifetime JP4120336B2 (ja) | 2002-09-27 | 2002-09-27 | チップ型電子部品及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4120336B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100900673B1 (ko) | 2007-01-31 | 2009-06-01 | 삼성전기주식회사 | 적층형 칩 커패시터 |
JP5063200B2 (ja) * | 2007-06-06 | 2012-10-31 | Tdk株式会社 | 表面実装型チップ部品 |
JP4962193B2 (ja) * | 2007-08-01 | 2012-06-27 | Tdk株式会社 | チップ型電子部品及びその製造方法 |
KR101823149B1 (ko) * | 2011-04-19 | 2018-01-29 | 삼성전기주식회사 | 적층형 세라믹 커패시터 |
DE112022003373T5 (de) * | 2021-08-31 | 2024-04-18 | Murata Manufacturing Co., Ltd. | Elektronische Komponente |
-
2002
- 2002-09-27 JP JP2002282900A patent/JP4120336B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004119798A (ja) | 2004-04-15 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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