JP4116978B2

JP4116978B2 - 超電導ラッチ・ドライバ回路

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Publication number: JP4116978B2
Application number: JP2004066101A
Authority: JP
Inventors: 悟平野; 晃吉田; 経裕波頭; 道隆丸山; 秀雄鈴木; 圭一田辺
Original assignee: International Superconductivity Technology Center; Fujitsu Ltd
Current assignee: International Superconductivity Technology Center; Fujitsu Ltd
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2008-07-09
Anticipated expiration: 2024-03-09
Also published as: JP2005260364A

Description

本発明は、超電導ラッチ・ドライバ回路に関し、詳しくは直流バイアス電流で駆動される超電導ラッチ・ドライバ回路に関する。

超伝導体の巨視的量子効果として、超伝導体でループを形成するとループ内の磁束が量子化される。このように超伝導体の中で量子化された磁束のことをＳＦＱ（Single Flux Quantum：単一磁束量子）と呼ぶ。磁束量子を情報担体とする論理回路がＳＦＱ回路であり、2個のジョセフソン接合を含む超伝導ループに磁束量子が入った状態を論理”1”、磁束量子が入っていない状態を論理”0”に対応させる。

ＳＦＱ回路の基本構造である超伝導ループを多数個接続すると，超伝導体とジョセフソン接合で構成されるはしご型線路ができる。これがJTL（Josephson Transmission Line：ジョセフソン伝送線）であり、磁束量子を伝搬させることができる。即ち、あるループで発生したＳＦＱはその隣のジョセフソン素子のスイッチングを引き起こし、隣のループにＳＦＱが発生する。この連鎖反応によりＳＦＱが伝播していく。これによりフリップフロップ等の様々な論理回路をＳＦＱ回路により形成することができる。

ＳＦＱ論理回路の出力を検出するためには、ＳＦＱ回路中を伝播するＳＦＱパルスを常温の半導体論理回路の電圧パルスに変換する必要がある。超電導ラッチ・ドライバ回路によりこれが実現される。

図1は、従来の超電導ラッチ・ドライバ回路の回路図である。

図１の超電導ラッチ・ドライバ回路は、ジョセフソン接合１０、抵抗１１、負荷インダクタＬｌｏａｄ、及び負荷抵抗Ｒｌｏａｄを含む。抵抗２１、ジョセフソン接合２２、及び抵抗２３でＳＦＱ回路の一例であるＪＴＬの１段を構成する。インダクタ１５及びジョセフソン接合１６は、ＪＴＬと超電導ラッチ・ドライバ回路とを接続する素子である。ジョセフソン接合１０はヒステリシス特性を有し、ラッチとして機能する。ＪＴＬを伝播してきたＳＦＱパルスは、０．３ｍＶ程度の電圧を有する極めて短時間のパルスである。この短時間のパルスに応答してジョセフソン接合１０のラッチをセットすることで、超電導ラッチ・ドライバ回路の出力として２．８ｍＶ程度の電圧を出力することができる。
ジェー・エックス・プリジビズ、他４名（J.X.Przybysz, et. al.）著、「インターフェイス・サーキッツ・フォー・インプット・アンド・アウトプット・オブ・ギガビット・パー・セカンド・データ（Interface Circuits for Input and Output of Gigabit per Second Data）」、インターナショナル・スーパーコンダクティブ・エレクトロニクス・コンファレンス（International Superconductive Electronics Conference (ISEC’95)）、8-3, ｐ．３０４−３０６ケー・ケー・リクハレブ、ブイ・ケー・セメノブ（K. K. Likharev and V. K. Semenov）著、「ＲＳＦＱロジック／メモリ・ファミリー：ア・ニュー・ジョセフソン・ジャンクション・テクノロジー・フォー・サブ−テラヘルツ−クロック−フリークエンシー・デジタル・システムズ（RSFQ logic/Memory Family: A New Josephson-Junction Technology for Sub-Teraherts-Clock-Frequency Digital Systems）」、アイトリプルイー・トランザクション・オン・アプライド・スーパーコンダクティビティー（IEEE Trans. on Applied Superconductivity）、第１巻、第１号、１９９１年３月、ｐ．３−２８

上記の超電導ラッチ・ドライバ回路においては、データをラッチした後に次のデータに備えてラッチをリセットする必要がある。この目的のために、ＡＣバイアス電流をジョセフソン接合１０に印加する必要がある。しかしこのＡＣバイアス電流によって生じるグラウンド電位の変動がＳＦＱ回路の動作マージンを小さくしたり、入力信号に混入したりするなどの問題がある。従って、出力インターフェイスに用いる超電導ラッチ・ドライバ回路としては、ＤＣバイアス電流で駆動できるものが望ましい。

ＤＣバイアス電流で動作するインターフェイス回路としては、従来、ＳＱＵＩＤを用いた回路や、ＳＦＱ／ＤＣ回路等が知られている。しかし何れの回路も出力電圧が数百マイクロボルト程度と小さいために、特性インピーダンスの大きな信号線を直接高速で駆動することが困難である。

以上を鑑みて、本発明は、充分な出力電圧を生成可能でありＤＣバイアス電流で駆動する超電導ラッチ・ドライバ回路を提供することを目的とする。

本発明による超電導ラッチ・ドライバ回路は、ジョセフソン接合を含み単一磁束量子に応答してヒステリシス特性に基づいてラッチ動作をするラッチ回路と、該ラッチ回路の出力に接続される負荷インダクタと負荷抵抗とからなる負荷回路と、該ラッチ回路の出力と該負荷回路との間に設けられ該ラッチ回路がラッチしてから所定時間後に該ラッチ回路をリセットするリセット回路を含み、該ジョセフソン接合を直流電流で駆動することを特徴とする。

また該リセット回路は、該ラッチ回路の出力とグラウンド電位との間を接続する抵抗ＲとインダクタンスＬを直列に接続した回路であり、該負荷インダクタのインダクタンスをＬｌｏａｄ、該負荷抵抗の抵抗値をＲｌｏａｄ、該ジョセフソン接合のギャップ電圧をＶｇ、該ジョセフソン接合の臨界電流をＩｃとしたときに、

の関係を満たすことを特徴とする。

上記発明においては、リセット回路によりラッチ回路をリセットするセルフ・リセット機能を設けることにより、充分な出力電圧を生成可能であり、ＤＣバイアス電流で駆動する超電導ラッチ・ドライバ回路を実現することができる。

本発明によれば、直流電流バイアスだけでｍVオーダーの電圧パルスを出力することができるので、グランド・リップルをなくすことができる。従って、複数のインターフェイス回路を用いてパラレルに複数のデータを出力することが容易となる。電流パルス出力には、リセット回路の出力を用いることもできる。高いドライブ能力とセルフ・リセット機能により、本発明のラッチ・ドライバ回路を超電導ダブル・ループ・シグマ・デルタ変調器のフィードバック・ドライバとして用いることが出来る。また１００Ω程度の高抵抗負荷をドライブすることもできるので、ＳＦＱ回路の出力インターフェイスとしてだけでなく、マルチ・チップ・モジュール（ＭＣＭ）におけるＳＦＱ回路間のデータ伝送に用いることも可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

本発明による超電導ラッチ・ドライバ回路は、ジョセフソン接合を含みヒステリシス特性を有する直流電流バイアス駆動のラッチ回路を少なくとも１つ含み、更にこのラッチ回路と並列に接続される抵抗及びインダクタンスの直列接続からなるリセット回路を負荷とは別に更に含む。その抵抗の値をジョセフソン接合のギャップ電圧Ｖｇ/臨界電流Ｉｃより小さく且つ負荷抵抗よりも小さくすると共に、インダクタンスの値を負荷インダクタンスの値よりも大きな値に設定する。ＳＦＱパルスが到来した直後にはリセット回路に電流は殆ど流れることなく、ジョセフソン接合を含むラッチ回路がラッチ動作をする。リセット回路の時定数Ｌ／Ｒ程度の時間が経過するとリセット回路に出力電流が流れ込み、ジョセフソン接合に流れ込む電流が減少し、その結果ラッチ回路がリセットされる。これにより、セルフ・リセット機能を実現することができる。

図２は、本発明による超電導ラッチ・ドライバ回路の構成の一例を示す回路図である。

本発明の超電導ラッチ・ドライバ回路は、ジョセフソン接合１０、抵抗１１、抵抗Ｒ及びインダクタＬよりなるリセット回路１２、負荷インダクタＬｌｏａｄ、及び負荷抵抗Ｒｌｏａｄを含む。この超電導ラッチ・ドライバ回路は直流電流でバイアスされている。抵抗２１、ジョセフソン接合２２、及び抵抗２３でＳＦＱ回路の一例であるＪＴＬの１段を構成する。インダクタ１５及びジョセフソン接合１６は、ＪＴＬと超電導ラッチ・ドライバ回路とを接続する素子である。またインダクタ１８は、ジョセフソン接合１０からなるラッチ回路部分とリセット回路１２側とを接続する素子である。

この構成ではジョセフソン接合１０そのものがヒステリシス特性を有し、ラッチとして機能する。ＪＴＬを伝播してきたＳＦＱパルスは、０．３ｍＶ程度の電圧を有する極めて短時間のパルスである。この短時間のパルスに応答してジョセフソン接合１０からなるラッチ回路をセットすることで、超電導ラッチ・ドライバ回路の出力として２．８ｍＶ程度の電圧を出力することができる。

この超電導ラッチ・ドライバ回路においては、データをラッチした後に次のデータに備えてラッチをリセットする必要がある。この目的のために、抵抗RとインダクタンスLの直列接続からなるリセット回路１２が設けられる。その抵抗RとインダクタンスLの値は以下の関係式、

を満たすように設定される。即ち、抵抗Rの値をジョセフソン接合１０のギャップ電圧Ｖｇ／臨界電流Ｉｃより小さく且つ負荷抵抗Ｒｌｏａｄよりも小さくすると共に、インダクタンスLの値を負荷インダクタンスＬｌｏａｄの値よりも大きな値とする。これにより、ＳＦＱパルスが到来した直後にはリセット回路１２に電流は殆ど流れることなく、ジョセフソン接合１０を含むラッチ回路がラッチ動作をする。リセット回路１２の時定数Ｌ／Ｒ程度の時間が経過するとリセット回路１２に出力電流が流れ込み、ジョセフソン接合に流れ込む電流が減少し、その結果ラッチ回路がリセットされる。これにより、セルフ・リセット機能を実現することができる。抵抗値ＲとインダクタンスＬを調節することで、所望のパルス幅を得ることができる。

図３は、ジョセフソン接合１０の電流―電圧特性のヒステリシス特性を示す図である。

図２の回路においてＪＴＬからＳＦＱパルスが到来すると、ジョセフソン接合１０を流れる電流Ｉが、電圧Ｖがゼロである状態のまま図３の縦軸に沿って増加していく。電流Ｉが臨界電流Ｉｃに到達すると、電圧Ｖがギャップ電圧Ｖｇである状態に転移する。このときの電流Ｉと電圧Ｖとの関係は、図示される点Ａの位置に対応する。この点Ａは、ジョセフソン接合１０のヒステリシス特性と負荷直線との交点である。

点Ａに転移する状態では、リセット回路１２には殆ど電流は流れずにリセット回路の負荷は殆ど現れていないので、負荷直線は負荷インダクタＬｌｏａｄ及び負荷抵抗Ｒｌｏａｄにより決定される。その後時間が経過するにつれて、リセット回路１２に流れる電流が大きくなっていき、リセット回路１２の抵抗Ｒ及びインダクタＬの影響が負荷として徐々に現れるようになる。この結果負荷直線の傾きが変化し、電流―電圧の関係は点Ａから矢印Ｂで示す方向に移動していく。点Ｃに移動した時点で、電流Ｉは最小電流Ｉｍｉｎに到達し、点線で示される経路に沿って転移することで電圧Ｖはゼロとなる。

以上の動作によって、ラッチ回路のリセット動作が実現される。このように本発明においては、リセット機能を有し且つ充分な出力電圧を生成可能であり、ＤＣバイアス電流で駆動する超電導ラッチ・ドライバ回路を提供することができる。

図４は、本発明の超電導ラッチ・ドライバ回路を応用した構成の一実施形態を示す図である。

図４の構成は、超電導ラッチ・ドライバ回路であるラッチ・ドライバ３０、ＤＣＳＦＱ回路３１、及びＪＴＬ３２を含む。ＤＣＳＦＱ回路３１は、常温の半導体回路からの論理レベルを入力してＳＦＱパルスを発生する回路である。発生したＳＦＱパルスは、ＪＴＬ３２を伝播して、ラッチ・ドライバ３０に到達する。ラッチ・ドライバ３０は、例えば図２に示す超電導ラッチ・ドライバ回路であり、入力されたＳＦＱパルスに応じてラッチ動作をすることで、常温の半導体回路で検出可能な論理レベルの信号を出力する。

Ｎｂ（ニオブ）系超電導薄膜集積回路技術を用いて超電導インターフェイス回路を作製することを想定し、本発明の超電導ラッチ・ドライバ回路と簡単なＳＦＱ回路とを接続した回路についてシミュレーションしたところ、接合１段のラッチ・ドライバの場合、動作周波数５ＧＨｚで出力電圧振幅約１．８ｍＶに増幅された入力信号列通りの出力信号列波形を得ることができた。

図５は、本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。図５の回路において、図２の回路と同一の要素は同一の参照番号・符号で参照し、その説明は省略する。

図５の構成は、図２の構成とはラッチ回路の部分が異なる。図５の構成では、ヒステリシス特性を有するジョセフソン接合１０−１乃至１０−９を多段接続している。ジョセフソン接合１０−１乃至１０−５を多段に接続し、抵抗１１−１を介してＤＣバイアス電流を印加する。その多段接続と並列に、ジョセフソン接合１０−６乃至１０−９を多段に接続し、抵抗１１−２を介してＤＣバイアス電流を印加する。これにより、４段の高電圧ゲート４０が構成される。この構成について、図４の場合と同様の簡単なＳＦＱ回路を接続したシミュレーションを実行したところ、動作周波数５ＧＨｚで出力電圧振幅約５ｍＶを得ることができた。

図６は、本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。図６において、図２と同一の回路機能を有する要素は同一の参照番号・符号で参照し、その説明は省略する。但し図６の構成においては、例えばＹＢＣＯを用いた高温超電導薄膜集積回路技術を用いて超電導インターフェイス回路を作製し、例えば温度３０Ｋで動作させることを想定している。

図６の回路は、図２の回路構成とはラッチ回路の部分が異なる。図２の構成では、Ｎｂ系超電導薄膜集積回路技術を用いた超伝導インターフェイスを想定しており、ジョセフソン接合１０は図３に電流―電圧特性として示したようなヒステリシス特性を有する。それに対して図６の構成では、例えばＹＢＣＯを用いた高温超電導薄膜集積回路技術による超電導インターフェイス回路を想定しているので、ジョセフソン接合１０はそれ自身ではヒステリシス特性を有さない。そこでジョセフソン接合１０に対してシャント・キャパシタンス４１を並列に接続することでヒステリシス特性を実現し、これによりラッチ回路を構成している。

シミュレーションによれば、ジョセフソン接合１段のラッチ・ドライバ回路の場合、動作周波数５ＧＨｚで出力電圧約０．４ｍＶを得ることができた。

図７は、本発明の超電導ラッチ・ドライバ回路を応用した構成の更なる実施形態を示す図である。図７において、図４と同一の構成要素は同一の番号・符号で参照し、その説明は省略する。

図７においては、ラッチ・ドライバ３０、ＤＣＳＦＱ回路３１、及びＪＴＬ３２を含むチップ５１と、同様にラッチ・ドライバ３０、ＤＣＳＦＱ回路３１、及びＪＴＬ３２を含むチップ５２とがボンディングワイヤ５３で接続される。このような構成とすることで、本発明のラッチ・ドライバ回路を超電導インターフェイス回路として用いて、マルチ・チップ・モジュール（ＭＣＭ）における複数のチップ上に作成されたＳＦＱ回路間でのデータ伝送を行うことができる。

図８は、図７の構成を想定してNb系超電導薄膜集積回路技術により作製した回路の構成を示す図である。

図８において、１つのチップ５４上に、図７のデータ送信側チップ５１のラッチ・ドライバ３０、ＤＣＳＦＱ回路３１、及びＪＴＬ３２に相当するラッチ・ドライバ３０−１、ＤＣＳＦＱ３１−１、及びＪＴＬ３２−１と、図７のデータ受信側チップ５２のラッチ・ドライバ３０、ＤＣＳＦＱ回路３１、及びＪＴＬ３２に相当するラッチ・ドライバ３０−２、ＤＣＳＦＱ３１−２、及びＪＴＬ３２−２とを設ける。図７のＭＣＭ構成においては、チップ間をボンディングワイヤ５３で結合するが、図８の模擬回路では、抵抗５６とインダクタンスを有するストリップ・ライン５５によりボンディングワイヤを模擬している。これにより、チップ間データ伝送を模擬することができる。

データ受信側のＤＣＳＦＱ３１−２を、データ送信側のラッチ・ドライバ３０−１の出力電流パルスによって駆動する。チップ間のボンディングワイヤを模擬する抵抗５６とインダクタンス５５は、それぞれ２Ωの抵抗値と４０ｐＨのインダクタンスとした。動作周波数１ＧＨｚで正常にデジタル・データ”１０１１”を伝送することができた。ここでは測定治具の制限から１ＧＨｚでテストしたが、ラッチ接合のスイッチング速度から換算すると、約１０ＧＨｚでの動作が期待できる。

図９は、本発明の超電導ラッチ・ドライバ回路を応用した構成の更なる実施形態を示す図である。図９において、図４と同一の構成要素は同一の番号・符号で参照し、その説明は省略する。

図９の回路は、超電導ダブル・ループ・シグマ・デルタ変調器を示す。抵抗Ｒ２及びインダクタＬ２で構成される積分器（ローパスフィルタ）によりアナログ信号を積分し、コンパレータとして動作するジョセフソン接合６０によりその積分値と閾値とを比較する。比較結果は、入力アナログ信号値を示すパルス密度変調波形のデジタル出力となる。このデジタル出力が次段のデジタルフィルタ（図示せず）によりデシメーションすることで、シグマ・デルタＡＤ変換器が構成される。この構成では、ジョセフソン接合６０が比較動作に伴って生成したＳＦＱ（単一磁束量子）をインダクタＬ１に戻すことにより積分器出力を一定値減少させることで、ダブル・ループ・シグマ・デルタ変調器の第２のフィードバックを実現している。

更に図９の構成では、ジョセフソン接合６１及び６２とインダクタ６３及び６４からなる回路を多段（図示では４段）接続し、更にこれらの多段接続回路を複数のインダクタ６５で磁気的に駆動する。複数のインダクタ６５は、ジョセフソン接合６０からのフィードバックにより駆動される。これにより積分器を２段にしたダブル・ループ・シグマ・デルタ変調器を構成し、高分解能化、高速化を図ることができる。

このフィードバック経路は、抵抗６６乃至７１、インダクタ７２乃至７４、及びジョセフソン接合７５乃至７７を含み、ＪＴＬ及び超電導ラッチ・ドライバ回路を介したフィードバック経路となっている。即ち、フィードバック・ドライバ回路を磁気的に駆動する電流パルスを出力する駆動回路として、本発明の超電導ラッチ・ドライバ回路を用いることで、充分なドライブ能力を実現することができる。なお抵抗７０及びインダクタ７４の抵抗値とインダクタンスを調節することでパルス幅の短い電流パルスを出力するように設計する。

なお図９に示す回路は、ジョセフソン接合６１及び６２とインダクタ６３及び６４からなるＳＱＵＩＤ（Superconducting Quantum Interference Devic：超電導量子干渉素子）を構成し、このＳＱＵＩＤの多段接続回路を本発明の超電導ラッチ・ドライバ回路の負荷インダクタ（複数のインダクタ６５）により駆動する構成となっている。

図１０は、本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。図１０において、図２と同一の回路機能を有する要素は同一の参照番号・符号で参照し、その説明は省略する。

図１０の回路は、ＪＴＬとラッチ回路との間の接続部分に使用する素子が図２の回路構成とは異なる。図１０（ａ）においては、本発明のラッチ・ドライバ回路と前段のＳＦＱ回路との間に、直列にアイソレーション用のジョセフソン接合１６を設けている。ラッチ回路がラッチしている間はその電圧が振動するが、この電圧振動が前段のＳＦＱ回路に伝播すると誤動作を引き起こすおそれがある。図１０（ａ）に示す構成のようにアイソレーション用のジョセフソン接合１６を設けることで、このような電圧振動の伝播を抑制することができる。

図１０（ｂ）のように、前段のＳＦＱ回路と本発明のラッチ・ドライバ回路との間に直列に抵抗１７を含むような構成としても同様の効果を得ることができる。

またジョセフソン接合１６と抵抗１７の両方を設ける構成としてもよい。図２の実施例では、ジョセフソン接合１６と抵抗１７の両方を設けた構成となっている。

なお前段回路としてＪＴＬを示しているが、バッファ・ゲートや他のＳＦＱ回路を用いてもよい。更に、本発明の超電導ラッチ・ドライバ回路の前段の超電導論理回路は、必ずしもＳＦＱ論理回路である必要は無く、ラッチ接合から成る論理回路であってもよい。

図１１は、本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。図１１において、図２と同一の回路機能を有する要素は同一の参照番号・符号で参照し、その説明は省略する。

図１１の構成では、前段のＳＦＱ回路と本発明のラッチ・ドライバ回路との間のノードＡを、抵抗８０とインダクタ８１からなるダンピング・ネットワーク８２によりグラウンドに接続する構成としてもよい。このような構成によっても、図１０の構成と同様に、電圧振動の伝播を抑制する効果を得ることができる。また更に、図１１に示されるように、前段のＳＦＱ回路と本発明のラッチ・ドライバ回路とを結合するインダクタ１５にダンピング抵抗８３を並列に付加する構成としてもよい。これにより、動作マージンを拡大することが可能になると共に、前段のＳＦＱ回路への影響を抑制する効果を得ることができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本発明は、以下の内容を含むものである。
（付記１）ジョセフソン接合を含み単一磁束量子に応答してヒステリシス特性に基づいてラッチ動作をするラッチ回路と、
該ラッチ回路の出力に接続される負荷インダクタと負荷抵抗とからなる負荷回路と、
該ラッチ回路の出力と該負荷回路との間に設けられ該ラッチ回路がラッチしてから所定時間後に該ラッチ回路をリセットするリセット回路
を含み、該ジョセフソン接合を直流電流で駆動することを特徴とする超電導ラッチ・ドライバ回路。
（付記２）該リセット回路は、該ラッチ回路の出力とグラウンド電位との間を接続する抵抗ＲとインダクタンスＬを直列に接続した回路であり、該負荷インダクタのインダクタンスをＬｌｏａｄ、該負荷抵抗の抵抗値をＲｌｏａｄ、該ジョセフソン接合のギャップ電圧をＶｇ、該ジョセフソン接合の臨界電流をＩｃとしたときに、

の関係を満たすことを特徴とする付記１記載の超電導ラッチ・ドライバ回路。
（付記３）該ラッチ回路は、ヒステリシス特性を有さないジョセフソン接合とコンデンサとを並列に接続した回路であることを特徴とする付記１記載の超電導ラッチ・ドライバ回路。
（付記４）該ラッチ回路は、該ジョセフソン接合を多段接続した回路を２つ並列に接続することで構成されることを特徴とする付記１記載の超電導ラッチ・ドライバ回路。
（付記５）ＳＱＵＩＤ（超電導量子干渉素子）を更に含み、該負荷インダクタもしくは該インダクタＬにより該ＳＱＵＩＤを駆動することを特徴とする付記１記載の超電導ラッチ・ドライバ回路。
（付記６）付記１乃至４の何れか１つに記載の直流電流駆動型超電導ラッチ・ドライバ回路を備えることを特徴とする超電導論理回路。
（付記７）該ラッチ回路は単一磁束量子論理回路の出力である単一磁束量子を受け取ることを特徴とする付記１乃至４の何れか１つに記載の超電導ラッチ・ドライバ回路。
（付記８）常温の半導体回路と接続される超電導インターフェイス回路として機能することを特徴とする付記１乃至４の何れか１つに記載の超電導ラッチ・ドライバ回路。
（付記９）該ラッチ回路は単一磁束量子論理回路の出力である単一磁束量子を抵抗及び／又はジョセフソン接合を介して受け取ることを特徴とする付記１乃至４の何れか１つに記載の超電導ラッチ・ドライバ回路。
（付記１０）該ラッチ回路は単一磁束量子論理回路の出力である単一磁束量子を受け取り、該ラッチ回路と該論理回路との間のノードとグラウンド電位との間を接続する抵抗及びインダクタの直列接続を更に含むことを特徴とする付記１乃至４の何れか１つに記載の超電導ラッチ・ドライバ回路。
（付記１１）付記５記載の超電導ラッチ・ドライバ回路を備えることを特徴とする超電導ダブル・ループ・シグマ・デルタ変調器のフィードバック・ドライバ回路。
（付記１２）付記１乃至５の何れか１つに記載の超電導ラッチ・ドライバ回路を有する論理回路を複数個直列に接続したことを特徴とするマルチ・チップ型論理回路。

従来の超電導ラッチ・ドライバ回路の回路図である。本発明による超電導ラッチ・ドライバ回路の構成の一例を示す回路図である。ジョセフソン接合の電流―電圧特性のヒステリシス特性を示す図である。本発明の超電導ラッチ・ドライバ回路を応用した構成の一実施形態を示す図である。本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。本発明の超電導ラッチ・ドライバ回路を応用した構成の更なる実施形態を示す図である。図７の構成を想定してNb系超電導薄膜集積回路技術により作製した回路の構成を示す図である。本発明の超電導ラッチ・ドライバ回路を応用した構成の更なる実施形態を示す図である。本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。本発明の超電導ラッチ・ドライバ回路の別の構成例を示す回路図である。

符号の説明

１０ジョセフソン接合
１１抵抗
１２リセット回路
２１抵抗
２２ジョセフソン接合
２３抵抗
Ｒ抵抗
Ｌインダクタ
Ｌｌｏａｄ負荷インダクタ
Ｒｌｏａｄ負荷抵抗

Claims

ジョセフソン接合を含み単一磁束量子に応答してヒステリシス特性に基づいてラッチ動作をするラッチ回路と、
該ラッチ回路の出力に接続される負荷インダクタと負荷抵抗とからなる負荷回路と、
該ラッチ回路の出力と該負荷回路との間に設けられ該ラッチ回路がラッチしてから所定時間後に該ラッチ回路をリセットするリセット回路
を含み、該ジョセフソン接合を直流電流で駆動することを特徴とする超電導ラッチ・ドライバ回路。
該リセット回路は、該ラッチ回路の出力とグラウンド電位との間を接続する抵抗ＲとインダクタンスＬを直列に接続した回路であり、該負荷インダクタのインダクタンスをＬｌｏａｄ、該負荷抵抗の抵抗値をＲｌｏａｄ、該ジョセフソン接合のギャップ電圧をＶｇ、該ジョセフソン接合の臨界電流をＩｃとしたときに、

の関係を満たすことを特徴とする請求項１記載の超電導ラッチ・ドライバ回路。
該ラッチ回路は、ヒステリシス特性を有さないジョセフソン接合とコンデンサとを並列に接続した回路であることを特徴とする請求項１記載の超電導ラッチ・ドライバ回路。
該ラッチ回路は、該ジョセフソン接合を多段接続した回路を２つ並列に接続することで構成されることを特徴とする請求項１記載の超電導ラッチ・ドライバ回路。
ＳＱＵＩＤ（超電導量子干渉素子）を更に含み、該負荷インダクタもしくは該インダクタＬにより該ＳＱＵＩＤを駆動することを特徴とする請求項１記載の超電導ラッチ・ドライバ回路。