JP4108717B2 - プリント回路基板 - Google Patents

Description

本発明はプリント回路基板に関し、特にＤＤＲ−ＳＤＲＡＭなどの高速動作が可能な回路を搭載するプリント回路基板に関する。

ＤＤＲ−ＳＤＲＡＭなどの高速動作が可能な高速ＤＲＡＭを搭載するプリント回路基板においては、高速ＤＲＡＭの動作に起因する動作不良が発生することがあった。

例えばＤＤＲ−ＳＤＲＡＭでは、動作周波数の高速化にともなって生じるノイズや反射による信号の劣化を解消するため、ＪＥＤＥＣに準拠したSSTL_2（Stub Series Terminated Logic for 2.5 V）インタフェースが採用されている。ここでは終端電圧（ＶＴＴ）が規定されており、信号波形を適正にするため、メモリバス配線の終端と、並列終端抵抗用電源（以下、ＶＴＴ電源と略す）パターンとを抵抗を介して接続することがある。

この接続状態において、メモリバス配線に信号が伝搬したとき、この抵抗で電力が消費されることになる。メモリバスが同時にオンやオフの遷移をした場合、ＶＴＴ電圧が変動する。高速ＤＲＡＭの動作周波数は１００ＭＨｚ以上の高速につき、ＶＴＴ電圧の変動は高速ＤＲＡＭの動作周波数に対応したノイズとなる。

このノイズ対策として、時間応答性の良い、低容量のコンデンサがＶＴＴ電源パターンとＧＮＤパターンとの間に配置されることがある。しかし、１００ＭＨｚ以上の動作周波数では一般的な低容量コンデンサでは寄生インダクタンスのためハイインピーダンスとなり、高周波ノイズ対策には不十分である。

一方、高速ＤＲＡＭのメモリバスの動作によって、ＶＴＴ電源パターンに発生した高周波ノイズは、並列終端抵抗を経由してメモリバス配線に入り、波形品質への影響や他の信号や電源への直接輻射など高速ＤＲＡＭの誤動作の原因となる。

なお、高速ＤＲＡＭの安定動作とは別の目的、例えばプリント回路基板からの放射ノイズを低減することを目的とした技術が、例えば特許文献１〜４に開示されている。特許文献１には、情報機器などの電子機器に用いるプリント配線基板に関する技術であって、電源層とグランド層とを備えるプリント配線基板の周辺部に、電気的共振電流の反射率を低下させる第１のコンデンサを配置する一方、プリント配線基板に実装される能動素子の電源ピンの近傍に、能動素子と第１のコンデンサとの間に流れるループ電流を抑圧する第２のコンデンサを配置することが開示されている。

また、特許文献２には、情報処理装置、通信装置などの電子機器に用いるプリント配線基板に関する技術であって、電源層とグランド層間に複数のコンデンサあるいは複数のコンデンサと抵抗から成る直列回路を並列に接続することにより、電源層−グランド層間のインダクタンスを低減でき、電源層−グランド層間の電圧変動に起因する不要電磁波の放射を抑制できるようにする技術が開示されている。

特許文献３には、多層基板が、電源層に流れる高周波電流をグランド層に流すコンデンサ手段を備え、このコンデンサ手段がコンデンサとこのコンデンサに直列に接続される抵抗手段とを備えることが開示されている。

更に、特許文献４には、プリント配線基板が、電源層と信号層との間に抵抗とコンデンサとを直列接続したスナバー回路を備えることが開示されている。

特許第３０３６６２９号公報 特許第３０５５１３６号公報 特開平１０−２７５９８１号公報 特開２００４−１５８６０５号公報

しかしながら、上記特許文献１〜４に開示された技術は、高速ＤＲＡＭの安定動作を目的としたものではなかった。

本発明の課題は、高速ＤＲＡＭとメモリコントローラとを搭載するプリント回路基板であって、高速ＤＲＡＭの安定動作を実現することのできるプリント回路基板を提供しようとするものである。

本発明は、高速ＤＲＡＭとメモリコントローラとを搭載したプリント回路基板において、メモリバス配線に設けられた並列終端抵抗の接続先であるＶＴＴ電源パターンと、ＧＮＤパターンとの間に、コンデンサと、前記ＶＴＴ電源パターンの特性インピーダンスとほぼ同じ抵抗値を持つ抵抗との直列接続回路が設けられることによって、前記高速ＤＲＡＭとメモリコントローラとの動作に伴い前記ＶＴＴ電源パターンに発生あるいは伝搬する高周波ノイズを当該直列接続回路で消費するようにしたことを特徴とする。

つまり、本発明では、ＶＴＴ電源パターンとＧＮＤパターンとの間に接続配置した、コンデンサとＶＴＴ電源パターンの特性インピーダンスとほぼ同じ抵抗との直列接続回路により、高速ＤＲＡＭの動作によってＶＴＴ電源パターンに高周波ノイズが発生した場合、ＶＴＴ電源パターン内を伝搬するノイズを抵抗により消費し、高速ＤＲＡＭの安定動作に貢献するものである。

通常、プリント回路基板には前記高速ＤＲＡＭが複数個搭載され、この場合、前記直列接続回路は前記高速ＤＲＡＭ毎に設けられるのが好ましい。

また、プリント回路基板に前記高速ＤＲＡＭが複数個搭載される場合、前記直列接続回路をＮ個（Ｎは自然数）並列に接続したものを備えても良い。そして、前記電源パターンの特性インピーダンスをＺ_０とした場合、（１／Ｒ_１＋１／Ｒ_２＋・・・１／Ｒ_Ｎ）（但し、Ｒ_１は１個目の直列接続回路における抵抗の抵抗値、Ｒ_２は２個目の直列接続回路における抵抗の抵抗値、・・・、Ｒ_ＮはＮ個目の直列接続回路における抵抗の抵抗値）が前記特性インピーダンスＺ_０の逆数とほぼ等しくなるように各直列接続回路における抵抗の抵抗値が選ばれることが好ましい。

本発明によるプリント回路基板は、以下のような効果を有する。

（１）ＶＴＴ電源パターンとＧＮＤパターンとの間に配置したコンデンサと抵抗の直列回路によって、高速ＤＲＡＭとメモリコントローラとの動作の結果として生じたＶＴＴ電源パターン内のノイズを消費できるため、高速ＤＲＡＭの誤動作を抑制できる。

（２）また、回路にてノイズ抑制ができるためＶＴＴ電源パターンをＧＮＤ等でシールド不要となり層数を増やすことがないため安価なプリント回路基板が提供できる。

本発明の実施形態を説明する前に、本発明の特徴部分について説明する。

本発明は、低電圧、高速動作の必要な例えば、ＤＤＲ−ＳＤＲＡＭ等の高速動作回路を搭載するプリント回路基板において、メモリバス配線の並列終端接続先の高速ＤＲＡＭ用電源パターンにノイズが入った際、そのノイズが他の信号ラインや他の電源パターンに伝搬して、高速動作回路が誤動作することを防止するため、電源パターンとＧＮＤパターンとの間に、コンデンサと電源パターンの特性インピーダンスと略等しい抵抗とを直列に接続した直列回路を配置することによって電源パターンに入った、あるいは生じたノイズをこの直列回路で消費し、高速動作回路の誤動作を防止したことを特徴としている。

このための基本構成を、図１を参照して説明する。

図１は、本発明を実現するための基本構成（図ａ）と、その等価回路（図ｂ）を示す。図１（ａ）は、理解し易くするために、プリント回路基板１を、表面１０、その下のＶＴＴ電源パターン２０、その下のＧＮＤパターン３０に分けて示している。なお、ＶＴＴ電源パターンについては、図面ではＶＴＴパターンと略記している。

プリント回路基板１にはメモリコントローラ４１、高速ＤＲＡＭ４２が実装され、これらの間がメモリバス配線４３で接続されている。高速ＤＲＡＭ４２寄りのメモリバス配線４３には並列終端抵抗４４の一端が接続され、並列終端抵抗４４の他端はＶＴＴ電源パターン２０に接続されている。

このようなプリント回路基板１を以下のように構成している。

（１)ＶＴＴ電源パターン２０とＧＮＤパターン３０との間にコンデンサ４５と抵抗４６との直列回路が配置接続される。抵抗４６の抵抗値ＲはＶＴＴ電源パターン２０の特性インピーダンスＺ_０とほぼ同じ値が選ばれる。

（２）上記直列回路は、ＶＴＴ電源パターン２０に入った、あるいは生じた高周波ノイズを消費する。

（３）これにより、メモリバス配線４３の並列終端抵抗４４を介してＶＴＴ電源パターン２０内のノイズがメモリバス配線４３に伝搬したり、ＶＴＴ電源パターン２０とメモリバス配線４３や他の電源パターンとのクロストークによってメモリバス配線４３や他の電源パターンにノイズが入ったりすることにより、メモリコントローラ４１や高速ＤＲＡＭ４２が誤動作を起こす事を防止し、高速ＤＲＡＭ等の高速動作回路を安定に動作させることができる。

次に、本発明の好ましい実施形態について説明する。

図２を参照すると、本発明の実施形態として高速ＤＲＡＭ４２を搭載するプリント回路基板１が示されている。図２も、理解し易くするために、プリント回路基板１を表面１０、ＶＴＴ電源パターン２０、ＧＮＤパターン３０、裏面５０に分けて示している。なお、実際のプリント回路基板では図２の高速ＤＲＡＭ４２とメモリコントローラ４１は一部領域であり、かつ、実際には他の電源やＧＮＤパターンおよび信号配線が図２以外にも存在するが、図２では本発明の実施形態を説明するために必要な部分のみを示している。

図２において、メモリコントローラ４１はクロック、データ、アドレス、コマンド等の信号を出力する。メモリバス配線４３は、メモリコントローラ４１と高速ＤＲＡＭ４２とを電気的に接続する導体である。メモリバス配線４３には、良い波形を得るためや、メモリバス配線４３を原因とする放射ノイズ削減のため、メモリコントローラ４１の近傍に抵抗（いわゆるダンピング抵抗４７）が挿入接続される。また、レシーバーである高速ＤＲＡＭ４２およびデータバスについては、受信側の高速ＤＲＡＭ４２の近傍に、良い波形を得るため、抵抗（いわゆる並列終端抵抗４４）が接続配置されている。並列終端抵抗４４は、メモリバス配線４３の特性インピーダンスと略同じ値となっており、これはＶＴＴ電源パターン２０に接続されている。ＶＴＴ電源パターン２０はメモリコントローラ４１や高速ＤＲＡＭ４２の近傍にてコンデンサ４５など（メモリコントローラ４１側は図示省略）を介してＧＮＤパターン３０に接続されている。ＶＴＴ電源生成用ＩＣ４９が生成したＶＴＴ電源は、ＶＴＴ電源パターン２０に接続しており、その接続部分の近傍にコンデンサ４８が配置されている。

本実施形態では、ＶＴＴ電源パターン２０とＧＮＤパターン３０との間に、コンデンサ４５と、ＶＴＴ電源パターン２０の特性インピーダンスＺ_０とほぼ同じ抵抗値Ｒを持つ抵抗４６との直列回路が接続配置されている。本実施形態では、ＶＴＴ電源パターン２０を伝送線路と見なした際、その特性インピーダンスＺ_０が約１０Ωと計算されたので、抵抗４６の抵抗値Ｒは１０Ωとした。そして、コンデンサ４５の容量は０．１μＦとした。

図３を参照して、実際のシステムへの適用例について説明する。

図３（ｂ）は従来のプリント回路基板を示し、理解し易くするために、プリント回路基板１００を表面１１０、ＶＴＴ電源パターン１２０、ＧＮＤパターン１３０、裏面１５０に分けて示している。図３でも、図２と同様、本発明の実施形態の説明に必要な部分のみを示している。

図３（ｂ）において、ＶＴＴ電源パターン１２０は長手方向１２５ｍｍ、短手方向３５ｍｍの長方形としてプリント回路基板１００の内層に配置されており、表面１１０に高速ＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）１４２を５個、裏面１５０に４個搭載している。各高速ＤＲＡＭ１４２の近傍には８個の並列終端抵抗１４４が配置されており、合計７２（＝８×９）個の並列終端抵抗１４４がＶＴＴ電源パターン１２０と接続されている。また、各高速ＤＲＡＭ１４２の近傍にＶＴＴ電源の安定を目的としたコンデンサ１４８が９個、ＶＴＴ電源パターン１２０とＧＮＤパターン１３０の間に接続配置されている。

この状態では、メモリコントローラ（図示省略）からの信号出力に伴って、並列終端抵抗１４４を介して瞬間的に大きな電流が流れ、ＶＴＴ電源パターン１２０にノイズが発生し、これが並列終端抵抗１４４を介してメモリバス配線（図示省略）に侵入したか、またはＶＴＴ電源パターン１２０とメモリバス配線や他の電源パターン（共に図示省略）とのクロストークによってメモリバス配線や他の電源パターンにノイズが入ったことが原因と考えられるメモリアクセスエラーが生じた。

これに対し、図３（ｂ）のコンデンサ１４８に代えて、図３（ａ）のように高速ＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）４２近傍のＶＴＴ電源パターン２０とＧＮＤパターン３０との間に、コンデンサ４５と抵抗４６とを直列接続した直列回路を接続配置した結果、メモリアクセスエラーを低減できた。なお、搭載した抵抗４６の抵抗値Ｒは１０Ω、コンデンサ４５の値は０．１μＦとした。本回路において抵抗値１０Ωが適しているのは、長手方向１２５ｍｍ、短手方向３５ｍｍのＶＴＴ電源パターン２０について、ＧＮＤパターン３０を対として特性インピーダンスの計算を行った結果、ＶＴＴ電源パターンの伝送路としての特性インピーダンスは０．５Ωであり、これに近い値の安価で入手性の良い小型チップ抵抗として安価で入手性の良い１０Ωを選択し、これをコンデンサとの直列回路としてＶＴＴ電源パターンとＧＮＤパターンとの間に最大９個配置することで並列の合成抵抗値として約１Ωにできるためである。

図３（ａ）においても、ＶＴＴ電源パターン２０は長手方向１２５ｍｍ、短手方向３５ｍｍの長方形としてプリント回路基板１の内層に配置されており、ここでは表面１０に高速ＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）４２を５個、裏面５０に４個搭載している。また、各高速ＤＲＡＭ４２の近傍には８個の並列終端抵抗４４が配置されており、合計７２（＝８×９）個の並列終端抵抗４４がＶＴＴ電源パターン２０と接続されている。

なお、図３（ａ）では、表面側の高速ＤＲＡＭ４２に対応して設けられる直列回路のみを示しているが、裏面側の高速ＤＲＡＭに対応して設けられる直列回路についても表面側と同様、ＧＮＤパターン３０とＶＴＴ電源パターン２０との間に接続配置されれば良いことは言うまでも無い。

高速ＤＲＡＭ４２の近傍に接続配置したコンデンサ４５と抵抗４６との直列回路の数と誤動作の頻度との関係を図４に示す。図４において、適用箇所として示されている数値１〜９は、図３（ａ）に示されている高速ＤＲＡＭの参照番号４２の（）内に示されている番号の高速ＤＲＡＭを指す。本直列回路の数が増えるほど、誤動作の頻度は減少しており、裏表合わせて９個の高速ＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）全てに本直列回路を配置した時メモリアクセスエラーがほぼ完全に解消された事から、本直列回路が高速ＤＲＡＭの誤動作の解決に有効なことが分かる。

図１に戻って、動作について説明する。

図１において、メモリコントローラ４１の出力した信号がメモリバス配線４３を経由して並列終端抵抗４４に到達すると、信号がローからハイへの遷移であればメモリバス配線４３からＶＴＴ電源パターン２０へ、ハイからローへの遷移の場合はＶＴＴ電源パターン２０からメモリバス配線４３へ電流が流れる。いずれの場合であっても、ＶＴＴ電源の電荷量が信号の遷移速度に対応して瞬間的に変化するため、高周波ノイズがＶＴＴ電源パターン２０に発生する。この高周波ノイズがＶＴＴ電源パターン２０とＧＮＤパターン３０との間のコンデンサ４５と抵抗４６の直列回路に到達すると、この直列回路で高周波ノイズが消費される。

この原理を、図５、図６に示したモデル回路基板を用いて説明する。

図５は表面である第１層６１、ＧＮＤべたパターンによる第２層６２、どこにも接続していないべたパターンによる第３層６３、及び裏面である第４層６４の４層から成るプリント回路基板であって、本発明による直列回路を持たないプリント回路基板６０’を示している。

図５において、第１層６１と第４層６４にそれぞれ特性インピーダンスが５０Ωの配線６１−１と６４−１が形成配置されている。第１層６１と第４層６４の配線６１-１と６４−１は、第２層（ＧＮＤべたパターン）６２と第３層（べたパターン）６３における基板の長手方向中央に形成されたビアホール６５を介して接続されている。

基板両端にはポート１、２として示したＳＭＡコネクタが取り付けられており、ＳＭＡコネクタの信号リード線は第１層６１と第４層６４でそれぞれ特性インピーダンスが５０Ωの配線６１−１、６４−１と接続しており、ＳＭＡコネクタのＧＮＤリード線は第２層６２のＧＮＤべたパターンと接続している。第２層６２のＧＮＤべたパターンと第３層６３の浮いたべたパターンとを、基板両端においてコンデンサ６６で接続することによって、第３層６３を電源べたパターンと見立てることができる。

この状態において、第１層６１から信号を入れたとき、基板長手方向中央のビアホール６５を経由し、第４層６４の配線６４−１を伝搬して、５０Ω抵抗で消費される系を作成した。ビアホール６５は近傍に戻り電源経路が無いため、配線６１−１の信号伝搬に伴い発生する第２層６２のＧＮＤべたパターンの戻り電流は、同パターン内を図面の右方向へ伝搬していく。

電源べたパターンの特性インピーダンスをＺ_０、電源べたパターンとＧＮＤパターンとの間のコンデンサ６６の容量をＣとする。このコンデンサ６６のインピーダンスは１/ωＣ（但し、ω＝２πｆ、ｆは周波数Ｈｚ）である。

これにより、電源べたパターンとコンデンサ６６との間における反射係数は、（１/ωＣ−Ｚ_０）/（１/ωＣ＋Ｚ_０）と表されるから、この部分における反射電圧Ｖ１’は、進行波の電圧Ｖ１の関数として、
Ｖ１’＝Ｖ１×［（１/ωＣ−Ｚ_０）/（１/ωＣ＋Ｚ_０）］
で表される。

周波数ｆが高い場合、反射係数は−１となり、Ｖ１’＝Ｖ１×（−１）＝−Ｖ１となるから、電源べたパターンに高周波ノイズが伝搬した場合、電源べたパターンとＧＮＤパターンとの間のコンデンサ６６において高周波ノイズは完全に反射する。この高周波ノイズが電源べたパターン内に残留しメモリバス配線の並列終端抵抗を経由してメモリバス配線に進入すると、メモリバス信号の受け側に電圧として伝わり、論理判定に悪影響を与えることになる。また、電源べたパターンとメモリバス配線や他の電源パターンとのクロストークによって、メモリバス配線や他の電源パターンにノイズが入っても同様な悪影響となる。

図６は、本発明によるプリント回路基板のモデルを示し、ＶＴＴ電源パターンに伝搬する高周波ノイズを消費する直列回路を組み込んだモデル基板を示す。つまり、表面である第１層６１、ＧＮＤべたパターンによる第２層６２、どこにも接続していない電源べたパターン（以下では、ＶＴＴ電源パターンと呼ぶ）による第３層６３、及び裏面である第４層６４の４層から成るプリント回路基板であって、コンデンサ６６と抵抗６７とによる直列回路を持つプリント回路基板６０を示している。

図６において、図５と同様、第１層６１と第４層６４にそれぞれ特性インピーダンスが５０Ωの配線６１−１と６４−１が形成配置されている。第１層６１と第４層６４の配線６１-１と６４−１は、第２層（ＧＮＤべたパターン）６２と第３層（ＶＴＴ電源パターン）６３における基板の長手方向中央に形成されたビアホール６５を介して接続されている。

基板両端には、コンデンサ６６と抵抗６７との直列回路が配置されている。抵抗６７の抵抗値Ｒは、ＶＴＴ電源パターンの特性インピーダンスＺ_０とほぼ同じ値が選ばれている。この直列回路のインピーダンスＺは、｜Ｚ｜＝Ｒ＋１/ωＣで表される。ＶＴＴ電源パターンとコンデンサ６６と抵抗６７との直列回路との間の反射係数は、（Ｒ＋１/ωＣ−Ｚ_０）/（Ｒ＋１/ωＣ＋Ｚ_０）となるから、反射電圧Ｖ１’は、
Ｖ１’＝Ｖ１［（Ｒ＋１/ωＣ−Ｚ_０）/（Ｒ＋１/ωＣ＋Ｚ_０）］
で表される。

周波数ｆが高い場合、１/ωＣ＝０になるから、Ｖ１’＝Ｖ１［（Ｒ−Ｚ_０）/（Ｒ＋Ｚ_０）］となる。ここで、Ｒ＝Ｚ_０の場合、Ｖ１’＝０であり、高周波ノイズはコンデンサ６６と抵抗６７との直列回路で反射せず、この直列回路で消費されることになる。

ここで、前述の図５に示される、両端コンデンサ終端パターンについて、タイム・ドメイン・リフレクトメトリ（ＴＤＲ）で第１層６１側から反射係数の時間変化を測定し、反射係数を特性インピーダンスに変換した結果が図７であり、第１層の配線は５０Ωに見えるが、第４層の配線はそれよりも高く観測され、さらに、５０Ωの抵抗は変動して見えた。これは、ＴＤＲで測定しているものが反射係数ρ＝（反射波の電圧）/（入射波の電圧）であり、被測定物の特性インピーダンスは（ＴＤＲの出力インピーダンス）×（１＋ρ）/（１−ρ）、ここで入射波の電圧は一定のため、反射波の電圧が変動し続けていることを示している。これは基板の信号線の電圧が変動している事を表しており、第４層の配線に信号が伝搬、換言すれば電荷が移動するに伴い、同じ量の正孔が第３層の電源べたパターンに伝搬し、この端においてはコンデンサ６６を介してＧＮＤべたパターンに接続されている箇所で上記説明によって反射係数が−１につき、この部分で完全に反射する。この反射波が配線に伝搬するため、上記の観測になったと説明ができる。なお、第２層のＧＮＤべたパターンを基準とした第３層のＶＴＴ電源パターンの特性インピーダンスは計算によって約１０Ωと求められ、コンデンサは０．１μＦとした。

一方、基板両端にて第２層のＧＮＤべたパターンと第３層のＶＴＴ電源パターンとの間にコンデンサ６６と抵抗６７との直列回路を備えたプリント回路基板についてＴＤＲ測定を行った結果が図８であり、終端の５０Ω抵抗は５０Ωとして観測された。これは、コンデンサ６６と抵抗６７の直列回路における反射係数はゼロにつき、反射は発生せず、結果として配線への上記再伝搬は生じないことを示している。ここで、第３層のＶＴＴ電源パターンは前述の通り特性インピーダンス約１０Ωであり、これに対してコンデンサは０．１μＦ、抵抗はＶＴＴ電源パターンの特性インピーダンスに近いという理由で安価で入手性の良い小型チップ抵抗１０Ωを用いた。

以上説明したように、本実施形態においては、ＶＴＴ電源パターンとＧＮＤパターンとの間に配置したコンデンサと抵抗の直列回路によって以下に記載するような効果を奏する。

（１）高速ＤＲＡＭやメモリコントローラの動作の結果として生じたＶＴＴ電源パターン内のノイズを消費できるため、高速ＤＲＡＭやメモリコントローラの誤動作を抑制できる。

（２）また、回路にて高周波ノイズ抑制ができるため電源パターンをＧＮＤ等でシールド不要となり、層数を増やすことがないため安価なプリント回路基板を提供することができる。

本発明は上記の実施形態に限らず、以下のような変更が可能である。

ＶＴＴ電源パターンとＧＮＤパターンとの間に配置するコンデンサと抵抗の直列回路における抵抗の値は、ＶＴＴ電源パターンの特性インピーダンスと略同じことが望ましい。

この直列回路はＮ個まとめて並列に接続されたものでも良く、ＶＴＴ電源パターンの特性インピーダンスをＺ_０とした場合、（１/Ｒ_１＋１/Ｒ_２＋・・・＋１/Ｒ_Ｎ）（但し、Ｎは自然数、Ｒ_１は１個目の直列接続回路における抵抗の抵抗値、Ｒ_２は２個目の直列接続回路における抵抗の抵抗値、・・・、Ｒ_ＮはＮ個目の直列接続回路における抵抗の抵抗値）が特性インピーダンスＺ_０の逆数とほぼ同じ値となるように抵抗値が選ばれていることが望ましい。

コンデンサと抵抗の順番はどちらでも良い。

高速ＤＲＡＭはプリント回路基板の表面、裏面のうち少なくとも片方の面に搭載されれば良い。

なお、高速ＤＲＡＭとしては、ＤＤＲ−ＳＤＲＡＭやＤＤＲ２−ＳＤＲＡＭ等のようにＶＴＴ電源パターンや基準電圧（Ｖｒｅｆ）用パターンが動作に必要なものを対象とする。

本発明は、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭのような高速ＤＲＡＭを搭載するプリント回路基板全般に適用することができる。

図１は、本発明を実現するための基本構成（図ａ）と、その等価回路（図ｂ）を示す。 図２は、本発明の実施形態によるプリント回路基板について説明するための図である。 図３はプリント回路基板の適用例を本発明（図ａ）と従来例（図ｂ）とについて示した図である。 図４は、本発明により、高速ＤＲＡＭの近傍に接続配置したコンデンサと抵抗との直列回路の数と誤動作の頻度との関係を示した図である。 図５は、従来の両端コンデンサ終端パターンによるプリント回路基板の動作を説明するためのモデル回路基板を示した図である。 図６は、本発明のコンデンサと抵抗の直列回路によるプリント回路基板の動作を説明するためのモデル回路基板を示した図である。 図７は、図５のモデル回路基板について、タイム・ドメイン・リフレクトメトリ（ＴＤＲ）で第１層側から反射係数の時間変化を測定し、反射係数を特性インピーダンスに変換した図であり、べたパターンの両端をコンデンサで接続したのではべたパターン内に伝搬するノイズを除去できないことを示した図である。 図８は、ＴＤＲで第１層側から反射係数の時間変化を測定し、反射係数を特性インピーダンスに変換した本発明における結果を説明するための図である。

符号の説明

１、６０、６０’、１００ プリント回路基板
１０ 表面
２０ ＶＴＴ電源パターン
３０ ＧＮＤパターン
４１ メモリコントローラ
４２ 高速ＤＲＡＭ
４３ メモリバス配線
４４ 並列終端抵抗
４５、６６ コンデンサ
４６、６７ 抵抗
５０ 裏面
６１ 第１層（表面）
６１−１、６４−１ 配線
６２ 第２層（ＧＮＤパターン）
６３ 第３層（電源べたパターン）
６５ ビアホール

Claims (6)

1. 高速ＤＲＡＭとメモリコントローラとを搭載したプリント回路基板において、
   メモリバス配線に設けられた並列終端抵抗用電源（以下、ＶＴＴ電源と略す）パターンと、ＧＮＤパターンとの間に、コンデンサと、前記ＶＴＴ電源パターンの特性インピーダンスと同じ抵抗値を持つ抵抗との直列接続回路が設けられ、前記高速ＤＲＡＭ及び前記メモリコントローラの動作に伴って前記ＶＴＴ電源パターンに発生あるいは伝搬するノイズを前記直列接続回路で消費させることを特徴とするプリント回路基板。
2. 当該プリント回路基板には前記高速ＤＲＡＭが複数個搭載され、
   前記直列接続回路は前記高速ＤＲＡＭ毎に設けられることを特徴とする請求項１に記載のプリント回路基板。
3. 当該プリント回路基板には前記高速ＤＲＡＭが複数個搭載され、
   前記直列接続回路をＮ個（Ｎは自然数）並列に接続したものを備え、
   前記電源パターンの特性インピーダンスをＺ_０とした場合、
   （１／Ｒ_１＋１／Ｒ_２＋・・・１／Ｒ_Ｎ）（但し、Ｒ_１は１個目の直列接続回路における抵抗の抵抗値、Ｒ_２は２個目の直列接続回路における抵抗の抵抗値、・・・、Ｒ_ＮはＮ個目の直列接続回路における抵抗の抵抗値）が前記特性インピーダンスＺ_０の逆数と等しくなるように各直列接続回路における抵抗の抵抗値が選ばれることを特徴とする請求項１に記載のプリント回路基板。
4. 前記複数個の高速ＤＲＡＭは当該プリント回路基板の表面、裏面のうち少なくとも片方の面に搭載されることを特徴とする請求項２又は３に記載のプリント回路基板。
5. 前記高速ＤＲＡＭは前記ＶＴＴ電源パターンや基準電圧（Ｖｒｅｆ）用パターンが動作に必要なことを特徴とする請求項１〜４のいずれかに記載のプリント回路基板。
6. 前記ＶＴＴ電源パターン及び前記ＧＮＤパターンは、それぞれ、べたパターンであることを特徴とする請求項１〜５のいずれかに記載のプリント回路基板。

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