JP4099097B2 - ビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 - Google Patents
ビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 Download PDFInfo
- Publication number
- JP4099097B2 JP4099097B2 JP2003107756A JP2003107756A JP4099097B2 JP 4099097 B2 JP4099097 B2 JP 4099097B2 JP 2003107756 A JP2003107756 A JP 2003107756A JP 2003107756 A JP2003107756 A JP 2003107756A JP 4099097 B2 JP4099097 B2 JP 4099097B2
- Authority
- JP
- Japan
- Prior art keywords
- powder
- conductive paste
- ceramic
- circuit board
- multilayer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Conductive Materials (AREA)
Description
【発明の属する技術分野】
本発明は、高密度配線回路基板の製造に用いられるセラミック多層回路基板のビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板に関し、特に、低温焼成に適したセラミック多層回路基板用のビアホール充填用導体材料の改良技術に関するものである。
【0002】
【従来の技術】
高密度配線回路基板としてセラミック多層回路基板が幅広く用いられている。そのセラミック多層回路基板は一般にセラミックグリーンシートを積層する方法によって次のような手順で製造される。
【0003】
まず、図1に示す所定寸法の複数枚のセラミックグリーンシート1に、図2に示すように、層間接続用にビアホール2をパンチングまたはレーザー加工などで形成した後、図3に示すように、各セラミックグリーンシート1のビアホール2に導電性ペースト3を充填してビア導体を形成し、次いで、図4に示すように、導電性ペーストによる配線パターン4をスクリーン印刷等により形成する。その後、図5に示すように、導電部分を有する複数枚のセラミックグリーンシート1を積層・圧着し、所定の温度で焼成することによりセラミック多層回路基板が製造される。
【0004】
現在用いられるセラミック多層回路基板は、アルミナ等の1300℃以上で焼成される高温焼成セラミック多層回路基板と、約1000℃以下で焼成される低温焼成セラミック多層回路基板に大別される。
【0005】
高温焼成セラミック多層回路基板の導体材料としては、Mo、W等が用いられるが、これらの酸化物は電気抵抗が高いために、酸化を避けるために還元雰囲気で焼成しなければならないという煩わしさがある上に、焼成後の導体の抵抗値が比較的高いという欠点がある。
【0006】
これに対して、低温焼成セラミック多層回路基板は、電気抵抗値の低いAg、Ag−Pt、Ag−Pdなどが利用できるので、電気特性に優れており、空気中で焼成できるという利点がある。
【0007】
しかし、Ag系の導体と低温焼成用セラミックでは、両者の熱収縮挙動が大きく異なる。Agが400℃付近から熱収縮するのに対し、低温焼成用セラミックはガラスを主成分としており、ガラスが溶解する700℃付近から熱収縮が始まるという挙動を示す。
【0008】
そのため、低温焼成用セラミックとAg系導体を同時に焼成すると、400〜700℃の範囲の温度領域では収縮率の差が大きくなりやすい。両者の収縮率の差が大きくなると、図5のセラミックグリーンシート1、1の接合部に大きな応力が発生して焼成基板が反ったり、接合強度が低下したり、場合によっては、表層の導体が剥がれるという不具合が発生する。
【0009】
ビアホール2に充填した導体についても同様に、セラミックとの収縮率の差が大きいとき、例えば、セラミックよりビアホール充填導体の方が早く熱収縮を始める場合には、セラミックとビアホールに充填した導体との間に空隙が発生しやすく、ビアホール充填導体の熱収縮が抑えられることでビアホール充填導体よりセラミックの方が早く熱収縮を始める場合には、ビアホールに充填した導体の一部がセラミック側に突き出すという不具合が発生することがある。その結果、ビアホールに充填した導体と配線パターンとの間に断線が起こることがある。
【0010】
この問題を解決するため、従来から用いられているビアホール充填用導電性ペーストでは、ガラスフリット、Al2O3、MgO、CaO、SiO2 などの無機酸化物を導体に添加することで、導体の熱収縮挙動を低温焼成用セラミック材料の熱収縮挙動に極力あわせて、上記したような空隙の発生や突き出しによる断線などの不具合を解消することが提案されている(例えば、特許文献1参照)。
【0011】
すなわち、特許文献1には、導体材料粉末30.0〜70.0重量%とガラス転移温度が絶縁材料のガラス転移温度よりも高い温度の結晶化ガラスセラミック粉末30.0〜70.0重量%よりなる無機成分と、有機バインダーと有機ビヒクルよりなるビアホール用導体ペーストが記載されている。
【0012】
【特許文献1】
特開平6−103811号公報
【0013】
【発明が解決しようとする課題】
しかしながら、導体中にガラスフリットや無機酸化物を添加した場合、電気抵抗値の上昇につながり、基板の電気特性を低下させることになる。
【0014】
本発明は従来の技術の有するこのような問題点に鑑みてなされたものであって、その目的は、セラミックグリーンシートと同時に焼成しても、セラミックとビアホール充填導体との間において、上記した空隙や突き出しが発生せず、しかも、電気抵抗値の低い低温焼成用セラミック多層回路基板のビアホール充填用導電性ペーストおよびその導電性ペーストを用いた低温焼成用セラミック多層回路基板を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するために、本発明にかかる低温焼成用セラミック多層回路基板のビアホール充填用導電性ペーストは、Ag粉末と、Mn粉末を0.1〜3.0重量%と、Pd粉末またはPt粉末を0.1〜3.0重量%含んでいる。Ag粉末と、熱収縮抑制効果のある適正量のMn粉末と、熱収縮開始温度の高い適正量のPd粉末またはPt粉末を含むことにより、ビアホール充填導体とセラミックとの収縮率の差を小さくしてセラミックとビアホール充填導体との間において空隙や突き出しが発生せず、しかも電気抵抗値の上昇量を抑えることができる。
【0016】
すなわち、本発明の低温焼成用セラミック多層回路基板のビアホール充填用導電性ペーストは、Ag粉末と、Mn粉末を0.1〜3.0重量%と、Pd粉末またはPt粉末を0.1〜3.0重量%含むことを特徴としている。
【0017】
Mn粉末が0.1重量%未満では、熱収縮抑制効果が期待できない。一方、Mn粉末が3.0重量%を超えると熱収縮しにくくなり、ビアホール充填導体よりもセラミック基板の方が早く熱収縮を始める結果、ビアホール充填導体の一部がセラミック基板側に突き出ることがある。
【0018】
Pd粉末またはPt粉末の添加量が0.1重量%未満では、熱収縮開始温度を高めることができず、セラミックの収縮率との大きな差を埋めることができないので、セラミックよりも早く熱収縮を始めるビアホール充填導体とセラミック基板との間に空隙が発生する。一方、Pd粉末またはPt粉末の添加量が3.0重量%を超えると、ビアホール充填導体の熱収縮開始温度が高められ、ビアホール充填導体よりもセラミック基板の方が早く熱収縮を始める結果、ビアホール充填導体の一部がセラミック基板側に突き出ることがある。
【0019】
そこで、Ag粉末と、Mn粉末を0.1〜3.0重量%と、Pd粉末またはPt粉末を0.1〜3.0重量%含むことにより、ビアホール充填導体とセラミック基板の熱収縮時に空隙や突き出しが発生せず、電気抵抗値の低い導電性ペーストを提供することができる。
【0020】
Ag粉末の平均粒径が1.0μm未満では焼成時の熱収縮開始温度が低くなりすぎ、本発明の組成のペーストであっても、セラミックとの収縮率の差を抑えることができないことがある。一方、Ag粉末の平均粒径が10.0μmを超えると、ファインライン(ライン幅80μm程度以下の微細な配線パターン)を形成することができにくくなる。そこで、Ag粉末の平均粒径は1.0〜10.0μmであるのが好ましい。
【0021】
Mn粉末の平均粒径が0.5μm未満では、熱収縮抑制効果があまり期待できない。一方、Mn粉末の平均粒径が5.0μmを超えると、熱収縮しにくくなり、ビアホール充填導体よりもセラミック基板の方が早く熱収縮を始める結果、ビアホール充填導体の一部がセラミック基板側に突き出ることがある。そこで、Mn粉末の平均粒径は0.5〜5.0μmであるのが好ましい。
【0022】
PtあるいはPd粉末は、平均粒径0.1〜1.0μmのものを好適に使用できる。
【0023】
本明細書において、平均粒径とは、マイクロトラック社製レーザー回折式粒度分布測定装置で測定した場合の累積50%粒径をいい、例えば、平均粒径2.0μmのAg粉末とは、「上記粒度分布測定装置でAg粉末の粒度を測定した場合において、累積50%粒径が2.0μmであるような粒度分布を有するAg粉末」という意味である。
【0024】
有機ビヒクルとしては、特に限定されるものではないが、エチルセルロースをターピネオール等で溶解したものを好適に用いることができる。
【0025】
また、導電性ペースト中における導体(Ag粉末とMn粉末とPd粉末もしくはPt粉末)と有機ビヒクルの配合割合は、導体70〜90重量部に対して、有機ビヒクル10〜30重量部であって、合計で100重量部であるのが好ましい。導体が70重量部未満(有機ビヒクルが30重量部超)では、ペースト膜の乾燥性が悪くなるともに、導体不足により導通不足が起こるという欠点がある。一方、導体が90重量部超(有機ビヒクルが10重量部未満)では、ペースト状態にするのが困難であるという欠点がある。
【0026】
複数のセラミック焼結層と前記セラミック焼結層の内部および/または表面に形成される導電部分を有するセラミック多層回路基板において、以上のように構成される導電性ペーストを焼結したものがビアホールに充填する導電成分であれば、ビアホール周辺に空隙や突き出しが発生せず、電気抵抗値の低いセラミック多層回路基板を提供することができる。
【0027】
本発明の低温焼成セラミック多層回路基板は以下のような方法で製造することができる。
(1)セラミックグリーンシートの成形
まず、低温焼成用セラミックグリーンシートを、ドクターブレード法等でテープ成形する。
【0028】
低温焼成用セラミックとしては、例えば、CaO−SiO2−Al2O3−B2O3 系ガラス50〜70重量%とアルミナ30〜50重量%との混合物(合計100重量%)を用いることができる。この他、PbO−SiO2−B2O3 系ガラスとアルミナの混合物、MgO−Al2O3−SiO2−B2O3 系ガラス、コーディエライト系結晶化ガラス等の低温焼成セラミック材料を用いることもできる。
(2)グリーンシートの切断とビアホールの形成
この後、テープ成形したセラミックグリーンシート1を、図1に示すように所定の寸法に切断し、図2に示すように、セラミックグリーンシート1の所定の位置にビアホール2をパンチング加工する。
(3)ビアホールへの導電性ペーストの充填と導電性ペーストによる配線パターンの形成
Ag粉末と、本発明の範囲内の適正量のMnと、本発明の範囲内の適正量のPd粉末またはPt粉末とを含む導体粉末(例えば、85重量部)に対してエチルセルロースをターピネオールで溶解した有機ビヒクル(例えば、15重量部)を添加し、3本ロール装置を用いて十分に混練・分散することにより導電性ペーストを得ることができる。
【0029】
この導電性ペースト3を図3に示すようにビアホールへ充填し、且つこの導電性ペーストを用いて図4に示すような配線パターン4を、例えば、スクリーン印刷により形成する。
【0030】
なお、配線パターン用導電性ペーストとビアホール充填用導電性ペーストは同じ組成でも、異なる組成でもよい。配線パターン形成用導電性ペースト中のAg粉末は微細な配線パターンを形成するためには、ビアホール充填用導電性ペースト中のAg粉末より小径であるのが好ましい。
(4)グリーンシートの積層圧着
上記のような導電性ペーストの印刷終了後、図5に示すように、複数のグリーンシート1を積層圧着し一体化する。
(5)焼成
この後、焼成ピーク温度を800〜950℃(好ましくは900℃前後)とし、ピーク温度で10〜30分間保持の条件で焼成し、低温焼成セラミック多層回路基板を得ることができる。
【0031】
図6は、以上のセラミック多層回路基板の製造工程のフローを概略的に示す図である。
【0032】
なお、焼成工程において低温焼成用グリーンシート積層体の両面にアルミナグリーンシートを圧着し、加圧しながら、800〜950℃で焼成し、焼成後に低温焼成用グリーンシート積層体の両面のアルミナグリーンシートを除去する方法を採用することもできる。この方法によれば、焼結温度が高いアルミナグリーンシートは800〜950℃程度の温度では熱収縮しないので、低温焼成用グリーンシート積層体を上下両面で拘束するアルミナグリーンシートが熱収縮抑制シートとして作用し、低温焼成用グリーンシート積層体を構成する各グリーンシートの水平面内の熱収縮を抑えることができるという効果がある。
【0033】
【実施例】
以下に本発明の好ましい実施例を説明するが、本発明は下記実施例に限定されるものではなく、本発明の技術的範囲を逸脱しない範囲において適宜変更と修正が可能である。
【0034】
下記表1に示すように、Ag粉末85重量部と、3重量部以下のMn粉末と、3重量部以下のPd粉末もしくはPt粉末と、残部有機ビヒクル(エチルセルロースをターピネオールで溶解したもの)からなり、合計で100重量部の本発明の実施例1〜4に係るペースト組成物と、本発明の範囲外である組成の比較例1〜3に係るペースト組成物を、3本ロール装置を用いて十分に混練・分散することにより導電性ペーストを得た。
【0035】
セラミックグリーンシートとして、CaO−SiO2−Al2O3−B2O3 系ガラス70重量%とアルミナ30重量%を混合してなる、厚さ200μmのものを使用した。
【0036】
そのグリーンシートに、図2に示すように、直径0.2mmのビアホール2を形成し、図3に示すように、そのビアホール2内に表1記載の各組成の導電性ペースト3を充填し、次に同導電性ペーストを用いてスクリーン印刷により図4に示すような配線パターン4を形成し、さらに、図5に示すように、導電部分を有するそのセラミックグリーンシート1を4枚積層し、ベルト式焼成炉にて、ピーク温度890℃、ピーク温度での保持時間20分の条件で焼成した。得られたセラミック多層回路基板の各特性を評価した結果を表1に示す。表1に示すビア導体抵抗は、「グリーンシートを4枚積層した状態で抵抗値を測定し、その抵抗値を4で除した数値」を示し、一般に、ビア導体抵抗は、4.0mΩ/ビア以下のものが実用的に好ましいとされている。表1に示すビアの状態は、「焼成後のセラミック多層回路基板の外観を目視観察した結果」であり、空隙発生とは、ビアホールとセラミック基板との間に空隙が存在することが目視で認められたことを示し、突き出しとはビアホール側からセラミック基板に向けてビアホール充填導体の一部が突き出ている状態が認められたことを示す。
【0037】
【表1】
【0038】
表1に明らかなように、本発明の実施例1〜4に係るものは、セラミックグリーンシートと同時に焼成してもビアホール充填導体周辺に空隙や突き出しが発生せず、かつビア導体抵抗値が低い。
【0039】
一方、比較例1にはMn粉末が添加されておらず、セラミック基板よりもビアホール充填導体の方が早く熱収縮してしまうために、ビアホールとセラミック基板との間に空隙が認められた。
【0040】
また、比較例2には多量のMn粉末が添加されており、ビアホール充填導体に対する熱収縮抑制効果が強すぎて、ビアホール充填導体よりもセラミック基板の方が早く熱収縮を始める結果、ビアホール充填導体の一部がセラミック基板に向けて突き出ている状態が認められた。
【0041】
また、比較例3のものには、上記した空隙や突き出しは認められなかったが、ガラスフリットの添加量が多すぎるので、ビア導体抵抗値が極めて高く、実用に適さない。
【0042】
【発明の効果】
本発明は上記のとおり構成されているので、次の効果を奏する。
【0043】
セラミックグリーンシートと同時に焼成しても、セラミックとビアホール充填導体との間において、空隙や突き出しが発生せず、しかも、電気抵抗値の低い低温焼成用セラミック多層回路基板のビアホール充填用導電性ペーストを提供することができる。このような導電性ペーストを使用して製造された低温焼成用セラミック多層回路基板は、導体の接続信頼性が高く、且つ導体抵抗値が低くて電気特性が優れている。
【図面の簡単な説明】
【図1】セラミック多層回路基板の製造工程の一部(切断された成形グリーンシート)を示す断面図である。
【図2】セラミック多層回路基板の製造工程の一部(ビアホールの形成)を示す断面図である。
【図3】セラミック多層回路基板の製造工程の一部(ビアホールへの導電性ペーストの充填)を示す断面図である。
【図4】セラミック多層回路基板の製造工程の一部(配線パターンの形成)を示す断面図である。
【図5】セラミック多層回路基板の製造工程の一部(グリーンシートの積層圧着)を示す断面図である。
【図6】本発明のセラミック多層回路基板の製造工程のフローを概略的に示す図である。
【符号の説明】
1…セラミックグリーンシート
2…ビアホール
3…導電性ペースト
4…配線パターン
Claims (2)
- 低温焼成用セラミック多層回路基板のビアホールに充填するための導電性ペーストであって、 Ag粉末と、Mn粉末を0.1〜3.0重量%と、Pd粉末またはPt粉末を0.1〜3.0重量%含むことを特徴とする低温焼成用セラミック多層回路基板のビアホール充填用導電性ペースト。
- 複数のセラミック焼結層と前記セラミック焼結層の内部および/または表面に形成される導電部分を有する低温焼成用セラミック多層回路基板であって、層間を接続する導電部分であるビアホールに充填する導電成分は、請求項1に記載の導電性ペーストを焼成して形成されたものであることを特徴とする低温焼成用セラミック多層回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003107756A JP4099097B2 (ja) | 2003-04-11 | 2003-04-11 | ビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003107756A JP4099097B2 (ja) | 2003-04-11 | 2003-04-11 | ビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004319116A JP2004319116A (ja) | 2004-11-11 |
JP4099097B2 true JP4099097B2 (ja) | 2008-06-11 |
Family
ID=33469503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003107756A Expired - Fee Related JP4099097B2 (ja) | 2003-04-11 | 2003-04-11 | ビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4099097B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100762824B1 (ko) | 2006-11-29 | 2007-10-04 | 전자부품연구원 | 도전성 페이스트 및 다층 세라믹 기판 |
US7749592B2 (en) | 2007-02-06 | 2010-07-06 | Tdk Corpoation | Multilayer ceramic substrate |
-
2003
- 2003-04-11 JP JP2003107756A patent/JP4099097B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004319116A (ja) | 2004-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3571957B2 (ja) | 導体ペーストおよびセラミック多層基板の製造方法 | |
JPH0992983A (ja) | セラミック多層基板の製造方法 | |
JP4819516B2 (ja) | 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 | |
JP4107437B2 (ja) | 多層セラミックス基板及びその製造方法 | |
JP4732227B2 (ja) | 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板並びにそのセラミック多層回路基板の製造方法 | |
JP2004047856A (ja) | 導体ペースト及び印刷方法並びにセラミック多層回路基板の製造方法 | |
JP4099097B2 (ja) | ビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 | |
JP4420136B2 (ja) | セラミック成形体の製造方法 | |
JP2009206233A (ja) | セラミック基板の製造方法 | |
JP2004319706A (ja) | 導体ペースト並びに多層基板及びその製造方法 | |
JP4097276B2 (ja) | 多層セラミックス基板及びその製造方法 | |
JP2004288915A (ja) | ビアホール充填用導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 | |
JP3929989B2 (ja) | 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板。 | |
JP2002043757A (ja) | 多層基板及びその製造方法 | |
JP4021787B2 (ja) | 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板 | |
JP4797534B2 (ja) | 多層セラミックス基板 | |
JP4646468B2 (ja) | 貫通導体用組成物 | |
JP4820149B2 (ja) | 導電性ペーストの製造方法および配線基板の製造方法 | |
JP4293444B2 (ja) | 導電性ペースト | |
JPH0697659A (ja) | 低温焼成セラミックス多層基板及びその製造方法 | |
JP2002076638A (ja) | 低温焼成セラミック回路基板 | |
JP2002290037A (ja) | 回路基板の製造方法 | |
JP2005116337A (ja) | 導電性ペースト、ビアホール導体及び多層セラミック基板 | |
JPH08183654A (ja) | 低温焼成多層回路基板用ガラス−セラミック組成物 | |
JPH05315720A (ja) | ガラス又はガラス・セラミックス基板用導体材料 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070724 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071218 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080129 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080311 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080314 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4099097 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140321 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |