JP4097989B2 - バンドギャップリファレンス回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、精度の良い基準電圧を生成するバンドギャップリファレンス回路に関するものである。
【０００２】
【従来の技術】
従来のバンドギャップリファレンス回路の一例としては、図３に示すものが知られている。
このバンドギャップリファレンス回路は、図３に示すように、ＰＮＰ型のトランジスタＱ１、Ｑ２をダーリントン接続したダーリントン回路１１と、ＰＮＰ型のトランジスタＱ３、Ｑ４をダーリントン接続したダーリントン回路１２と、オペアンプ１３と、電流源として機能するＰチャネル型のＭＯＳトランジスタＭ１〜Ｍ４と、抵抗Ｒ１〜Ｒ３とを備え、これらにより基準電圧を発生するようになっている。
【０００３】
ここで、トランジスタＱ１とトランジスタＱ２のサイズは同一であり、トランジスタＱ３とトランジスタＱ４のサイズは同一である。また、トラジスタＱ３、Ｑ４のエミッタ面積は、トランジスタＱ１、Ｑ２のエミッタ面積のＮ（Ｎは正の整数）倍である。さらに、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズは同一である。
【０００４】
さらに詳述すると、トランジスタＱ１のコレクタは接地され、そのベースはトランジスタＱ２のエミッタに接続されている。トランジスタＱ１のエミッタは、抵抗Ｒ１およびＭＯＳトランジスタＭ１を介して電源電圧ＶＤＤが供給されるようになっている。トランジスタＱ２のコレクタは接地され、そのベースはトランジスタＱ３のベースに接続されるとともに接地されている。トランジスタＱ２のエミッタは、トランジスタＱ１のベースに接続されるとともに、ＭＯＳトランジスタＭ２を介して電源電圧ＶＤＤが供給されるようになっている。
【０００５】
トランジスタＱ３のコレクタは接地され、そのベースはトランジスタＱ２のベスに接続されるとともに接地されている。トランジスタＱ３のエミッタは、トランジスタＱ４のベースに接続されるとともに、ＭＯＳトランジスタＭ３を介して電源電圧ＶＤＤが供給されるようになっている。トランジスタＱ４のコレクタは接地され、そのベースはトランジスタＱ３のエミッタに接続されている。トランジスタＱ４のエミッタは、抵抗Ｒ３、抵抗Ｒ２およびＭＯＳトランジスタＭ４を介して電源電圧ＶＤＤが供給されるようになっている。
【０００６】
オペアンプ１３は、トランジスタＱ１のエミッタと抵抗Ｒ１との接続点の電位と、抵抗Ｒ２と抵抗Ｒ３との接続点の電位とに基づいてＭＯＳトランジスタＭ１〜Ｍ４のゲート電圧を制御する制御電圧を発生し、これによりＭＯＳトランジスタＭ１〜Ｍ４に流れる電流を制御するようになっている。
このため、オペアンプ１３の−入力端子はトランジスタＱ１のエミッタと抵抗Ｒ１との接続点と接続され、その＋入力端子は抵抗Ｒ２と抵抗Ｒ３との接続点と接続され、その出力端子はＭＯＳトランジスタＭ１〜Ｍ４の各ゲート端子にそれぞれ接続されている。
【０００７】
さらに、ＭＯＳトランジスタＭ４のドレインと抵抗Ｒ２との接続点が出力端子１８に接続され、この出力端子１８から所望の出力電圧Ｖｏｕｔが得られるようになっている。
次に、このような構成からなるバンドギャップリファレンス回路の動作例について説明する。
【０００８】
まず、電流源を構成するＭＯＳトランジスタＭ１〜Ｍ４に流れる電流をＩ１〜Ｉ４とし、この各電流Ｉ１〜Ｉ４が対応するトランジスタＱ１〜Ｑ４にそれぞれ供給されるものとする。
また、トランジスタＱ１のベースとエミッタとの間の電圧をＶＢＥ（Ｑ１）、トランジスタＱ２のベースとエミッタとの間の電圧をＶＢＥ（Ｑ２）とすると、トランジスタＱ１のエミッタと抵抗Ｒ１の接続点のノード電圧ＶＮ１は、次式のようになる。
【０００９】
ＶＮ１＝ＶＢＥ（Ｑ１）＋ＶＢＥ（Ｑ２）・・・・（１）
ここで、トランジスタＱ１、Ｑ２は、ＭＯＳトランジスタＭ１、Ｍ２から供給される電流Ｉ１、Ｉ２が等しく、トランジスタサイズも等しいので、ＶＢＥ（Ｑ１）＝ＶＢＥ（Ｑ２）となる。この結果、（１）式のノード電圧ＶＮ１は、次式で表すことができる。
【００１０】
ＶＮ１＝２×ＶＢＥ（Ｑ１）・・・・（２）
一方、トランジスタＱ３のベースとエミッタとの間の電圧をＶＢＥ（Ｑ３）、トランジスタＱ４のベースとエミッタとの間の電圧をＶＢＥ（Ｑ４）とすると、トランジスタＱ４のエミッタと抵抗Ｒ３の接続点のノード電圧ＶＮ２は、次式のようになる。
【００１１】
ＶＮ２＝ＶＢＥ（Ｑ３）＋ＶＢＥ（Ｑ４）・・・・（３）
ここで、トランジスタＱ３、Ｑ４は、ＭＯＳトランジスタＭ３、Ｍ４から供給される電流Ｉ３、Ｉ４が等しく、トランジスタサイズも等しいので、ＶＢＥ（Ｑ３）＝ＶＢＥ（Ｑ４）となる。この結果、（３）式のノード電圧ＶＮ２は、次式で表すことができる。
【００１２】
ＶＮ２＝２×ＶＢＥ（Ｑ４）・・・・（４）
トランジスタＱ４のエミッタ面積は、トランジスタＱ１のエミッタ面積のＮ倍であるので、トランジスタＱ１のベースとエミッタとの間の電圧ＶＢＥ（Ｑ１）と、トランジスタＱ１のベースとエミッタとの間の電圧ＶＢＥ（Ｑ４）との電位差ΔＶＢＥは、次式となる。
【００１３】
ΔＶＢＥ＝ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ４）・・・・（５）
この（５）式をＶＢＥ（Ｑ４）について解くと、次式となる。
ＶＢＥ（Ｑ４）＝ＶＢＥ（Ｑ１）−ΔＶＢＥ・・・・（６）
（４）式に（６）式を代入すると、（４）式は次式となる。
ＶＮ２＝２｛ＶＢＥ（Ｑ１）−ΔＶＢＥ｝・・・・（７）
抵抗Ｒ３に電流Ｉ４が流れることにより、その抵抗Ｒ３の両端に次式の電圧ＶＲ３が発生する。
【００１４】
ＶＲ３＝Ｉ４×Ｒ３・・・・（８）
抵抗Ｒ２と抵抗Ｒ３の接続点のノード電圧ＶＮ３は、（７）式および（８）式から次式となる。
ＶＮ３＝２｛ＶＢＥ（Ｑ１）−ΔＶＢＥ｝＋（Ｉ４×Ｒ３）・・・・（９）
ここで、ノード電圧ＶＮ１とノード電圧ＶＮ３とはオペアンプ１３に入力されており、オペアンプ１３はそのノード電圧ＶＮ１とノード電圧ＶＮ３とが等しくなるようにＭＯＳトランジスタＭ１〜Ｍ４のゲート電圧を制御する。
【００１５】
すなわち、ノード電圧ＶＮ３がノード電圧ＶＮ１よりも低いときには、オペアンプ１３の出力電位ＰＢが下がるので、ＭＯＳトランジスタＭ１〜Ｍ４に流れる電流Ｉ１〜Ｉ４は増加する。この結果、抵抗Ｒ３の両端の電圧ＶＲ３が増加し、ノード電圧ＶＮ３が上がる。逆に、ノード電圧ＶＮ１がノード電圧ＶＮ３よりも低いときにも同様に動作し、ノード電圧ＶＮ１が上がる。従って、ＶＮ１＝ＶＮ３の電位で安定になる。
【００１６】
従って（２）式と（９）式とから、ＶＮ１＝ＶＮ３とおいて、これを解くと次式が得られる。
２×ΔＶＢＥ＝Ｉ４×Ｒ３・・・・（１０）
このような動作により、出力端子１８から得られる出力電圧Ｖｏｕｔは、（２）式を参照して次式のようになる。
【００１７】
Ｖｏｕｔ＝（Ｉ４×Ｒ２）＋ＶＮ１＝（Ｉ４×Ｒ２）＋｛２×ＶＢＥ（Ｑ１）｝・・・・（１１）
ここで、（１０）式からＩ４を求めると、次式となる。
Ｉ４＝（２×ΔＶＢＥ）／Ｒ３・・・・（１２）
この（１２）式を（１１）式に代入すると、（１１）式は次式となる。
【００１８】
Ｖｏｕｔ＝｛（Ｒ２／Ｒ３）×（２×ΔＶＢＥ）｝＋｛２×ＶＢＥ（Ｑ１）｝・・・・（１３）
（１３）式において、ＶＢＥ（Ｑ１）は負の温度係数を持ち、ΔＶＢＥは正の温度係数を持つので、（Ｒ２／Ｒ３）を適当な数値にすることにより、温度係数を打ち消すことができる。
【００１９】
このため、このバンドギャップリファレンス回路は、温度に依存することなく所望の出力電圧Ｖｏｕｔを発生でき、この出力電圧Ｖｏｕｔが基準電圧として使用される。
ところで、（１１）式を解くと２つの安定点がある。１つは電流Ｉ４がゼロで、ΔＶＢＥ＝ＶＲ３＝０の場合である。２つ目は、正常な値の場合である。その電流Ｉ４＝０の場合を回避するために、スタートアップ回路（図示せず）を設けている。
【００２０】
なお、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とを等しくすると、ＶＮ１＝ＶＮ３であってＩ１＝Ｉ４であるので、ＭＯＳトランジスタＭ１のドレインと抵抗Ｒ１の接続点のノード電圧ＶＮ４と、出力電圧Ｖｏｕｔが等しくなる。ＭＯＳトランジスタＭ１またはＭＯＳトランジスタＭ４で構成された電流源が理想的でない場合（出力抵抗が有限）でも、Ｉ１＝Ｉ４とするために、抵抗Ｒ１が挿入されている。
【００２１】
次に、電源の立ち上げ、ノイズなどに起因して、オペアンプ１３の出力電圧ＰＢが、ＶＳＳ＝０〔Ｖ〕になった場合の動作について説明する。
この場合には、ＭＯＳトランジスタＭ１〜Ｍ４は線形領域となり、電流源動作ではなく、抵抗動作となる。
また、このときの各ＭＯＳトランジスタＭ１〜Ｍ４がトランジスタＱ１〜Ｑ４に供給する電流Ｉ１〜Ｉ４は、正常動作時よりも大きくなり、ＭＯＳトランジスタＭ１〜Ｍ４の抵抗値をＲＭ１〜ＲＭ４とすると、次のようになる。
ここで、ＲＭ１≪Ｒ１である。
【００２２】
ここで、ＲＭ４≪（Ｒ２＋Ｒ３）である。
【００２３】
また、ＲＭ１〜ＲＭ４≪Ｒ１〜Ｒ３の関係にあるので、Ｉ２、Ｉ３≫Ｉ１、Ｉ４となる。
とすると、Ｉ２、Ｉ３は上記のように大きいので、ΔＶＢＥも大きくなる。このとき、ノード電圧ＶＮ３は、（３）式、（８）式および（１７）式を参照して求めると次の（２１）式のようになる。
【００２４】
ここで、ΔＶＢＥ＝ＶＢＥ（Ｑ１）＋ＶＢＥ（Ｑ２）−｛ＶＢＥ（Ｑ３）＋ＶＢＥ（Ｑ４）｝＝ＶＮ１−｛ＶＢＥ（Ｑ３）＋ＶＢＥ（Ｑ４）｝である。
【００２５】
従って、（２１）式からノード電圧ＶＮ３とノード電圧ＶＮ１の差の電圧（ＶＮ３−ＶＮ１）を求めると、次の（２２）式のようになる。
（ＶＮ３−ＶＮ１）＝｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝−ΔＶＢＥ・・・・（２２）
【００２６】
【発明が解決しようとする課題】
ところで、（２２）式において、Ｒ３／（Ｒ２＋Ｒ３）は温度特性を打ち消すために決められ、一般に１／１０〜１／５程度である。
このため、｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝＜ΔＶＢＥとなり得る。
【００２７】
このようにＶＮ３−ＶＮ１＜０なってＶＮ３＜ＶＮ１となると、オペアンプ１３の出力電圧ＰＢは下がろうとするので、ＶＳＳ＝０になったままである。この結果、この異常状態から抜け出すことができない。
一方、電源電圧ＶＤＤが高くなると、｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝の増加の方が、ΔＶＢＥの増加よりも大きい。このため、ＶＮ３−ＶＮ１＞０となってＶＮ３＞ＶＮ１となり、オペアンプ１３の出力電圧ＰＢが上がるので、正常動作をする。
【００２８】
つまり、低電圧動作の回路では上述のような異常動作が起こり易く、低電圧動作の回路設計を困難にするという、不都合があった。
そこで、本発明の目的は、上記の点に鑑み、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止し、より低電圧の下で安定動作する回路設計が実現できるバンドギャップリファレンス回路を提供することにある。
【００２９】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１〜請求項３に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、同一のサイズからなる第１のトランジスタ及び第２のトランジスタをダーリントン接続した第１のダーリントン回路と、前記第１のトランジスタに直列に接続されて第１のトランジスタに電流を供給する第１の電流源と、前記第２のトランジスタに直列に接続されて第２のトランジスタに電流を供給する第２の電流源と、前記第１および第２のトランジスタのＮ（Ｎは２以上の整数）倍のサイズからなる第３のトランジスタ及び第４のトランジスタをダーリントン接続し、かつ前記第１のトランジスタのベースと前記第３のトランジスタのベースとを共通接続した第２のダーリントン回路と、前記第３のトランジスタに直列に接続されて第３のトランジスタに電流を供給する第３の電流源と、前記第４のトランジスタに直列に接続される第１の抵抗及び第２の抵抗と、前記第４のトランジスタと前記第１及び第２の抵抗を介して直列に接続され、その第４のトランジスタに電流を供給する第４の電流源と、前記第１のトランジスタと前記第１の電流源の接続点の電位と、前記第１の抵抗と前記第２の抵抗の接続点の電位が同じになるように、前記第１、前記第２、前記第３及び前記第４の電流源の各電流を制御する電流制御手段と、を有するバンドギャップリファレンス回路において、前記第２及び第３の電流源から供給される各電流をそれぞれ制限する電流制限手段を備えたことを特徴とするものである。
【００３０】
請求項２に記載の発明は、請求項１に記載のバンドギャップリファレンス回路において、前記電流制限手段は、前記第２の電流源と前記第２のトランジスタとの間に介在させ、前記第２の電流源が供給する電流を制限する第１の電流制限抵抗と、前記第３の電流源と前記第３のトランジスタとの間に介在させ、前記第３の電流源が供給する電流を制限する第２の電流制限抵抗と、からなることを特徴とするものである。
【００３１】
請求項３に記載の発明は、請求項１に記載のバンドギャップリファレンス回路において、前記電流制限手段は、前記第２の電流源と前記第２のトランジスタとの間に介在させ、前記第２の電流源が供給する電流を制限する第１のＭＯＳトランジスタと、前記第３の電流源と前記第３のトランジスタとの間に介在させ、前記第３の電流源が供給する電流を制限する第２のＭＯＳトランジスタと、からなることを特徴とするものである。
【００３２】
このような構成からなる本発明によれば、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止でき、より低電圧の下で安定動作する回路設計が実現できる。
【００３３】
【発明の実施の形態】
以下、本発明のバンドギャップリファレンス回路の実施形態について、図面を参照して説明する。
図１は、本発明のバンドギャップリファレンス回路の第１実施形態の構成を示す回路図である。
【００３４】
この第１実施形態に係るバンドギャップリファレンス回路は、図１に示すように、ＰＮＰ型のトランジスタＱ１、Ｑ２をダーリントン接続したダーリントン回路１１と、ＰＮＰ型のトランジスタＱ３、Ｑ４をダーリントン接続したダーリントン回路１２と、電流制御手段として機能するオペアンプ（演算増幅器）１３と、電流源として機能するＰチャネル型のＭＯＳトランジスタＭ１〜Ｍ４と、抵抗Ｒ１〜Ｒ３と、電流制限抵抗Ｒ１１、Ｒ１２とを備え、これらにより基準電圧を生成するようになっている。
【００３５】
ここで、トランジスタＱ１とトランジスタＱ２のサイズは同一であり、トランジスタＱ３とトランジスタＱ４のサイズは同一である。また、トラジスタＱ３、Ｑ４のエミッタ面積は、トランジスタＱ１、Ｑ２のエミッタ面積のＮ（Ｎは正の整数）倍である。さらに、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズは同一である。
【００３６】
このように、この第１実施形態に係るバンドギャップリファレンス回路は、その主要部が図３に示すバンドギャップリファレンス回路と同様に構成され、電流制限抵抗Ｒ１１、Ｒ１２を追加した点が異なる。
従って、以下ではその同様に構成される部分の説明は省略し、その電流制限抵抗Ｒ１１、Ｒ１２について主に説明する。
【００３７】
電流制限抵抗Ｒ１１、Ｒ１２は、後述のように、電源の立ち上げ時などにおいて、オペアンプ１３の出力電圧ＰＢがＶＳＳ＝０〔Ｖ〕になったときに、ＭＯＳトランジスタＭ２、Ｍ３がトランジスタＱ２、Ｑ３に供給する電流Ｉ２、Ｉ３を制限して、ＶＮ３＜ＶＮ１となるのを防止し、動作の安定化を図るようにするものである。
【００３８】
このため、電流制限抵抗Ｒ１１は、第２の電流源であるＭＯＳトランジスタＭ２がトランジスタＱ２に供給する電流を制限する抵抗であり、ＭＯＳトランジスタＭ２とトランジスタＱ２との間に挿入されている。すなわち、電流制限抵抗Ｒ１１は、ＭＯＳトランジスタＭ２のドレインとトランジスタＱ２のエミッタとの間に接続されている。
【００３９】
また、電流制限抵抗Ｒ１２は、第３の電流源であるＭＯＳトランジスタＭ３がトランジスタＱ３に供給する電流を制限する抵抗であり、ＭＯＳトランジスタＭ３とトランジスタＱ３との間に挿入されている。すなわち、電流制限抵抗Ｒ１２は、ＭＯＳトランジスタＭ３のドレインとトランジスタＱ３のエミッタとの間に接続されている。
【００４０】
次に、このような構成からなる第１実施形態において、電源の立ち上げ、ノイズなどに起因して、オペアンプ１３の出力電圧ＰＢが、ＶＳＳ＝０〔Ｖ〕になった場合の動作について説明する。
この場合には、ＭＯＳトランジスタＭ１〜Ｍ４は線形領域となり、電流源動作ではなく、抵抗動作となる。
【００４１】
また、このときの各ＭＯＳトランジスタＭ１〜Ｍ４がトランジスタＱ１〜Ｑ４に供給する電流Ｉ１〜Ｉ４は、正常動作時よりも大きくなり、ＭＯＳトランジスタＭ１〜Ｍ４の抵抗値をＲＭ１〜ＲＭ４とすると、次のようになる。
ここで、ＲＭ１≪Ｒ１である。
【００４２】
ここで、ＲＭ２≪Ｒ１１である。
ここで、ＲＭ３≪Ｒ１２である。
【００４３】
Ｉ４＝｛ＶＤＤ−（ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）｝／（ＲＭ４＋Ｒ２＋Ｒ３）≒｛ＶＤＤ−（ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）｝／（Ｒ２＋Ｒ３）・・・・（２６）
ここで、ＲＭ４≪（Ｒ２＋Ｒ３）である。
ＲＭ１〜ＲＭ４≪Ｒ１〜Ｒ３の関係にあるが、電流制限抵抗Ｒ１１、Ｒ１２の抵抗値を適当に選ぶと、ＭＯＳトランジスタＭ１〜Ｍ４に流れる電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は、ほぼ同じ電流値にすることができる。
【００４４】
また、電流Ｉ１〜Ｉ４はあまり大きな値にならないので、ΔＶＢＥ１＝ＶＢＥ（Ｑ２）−ＶＢＥ（Ｑ３）と、ΔＶＢＥ２＝ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ４）はあまり大きくならない。この結果、ΔＶＢＥ＝ΔＶＢＥ１＋ΔＶＢＥ２も大きくならない。
このとき、ノード電圧ＶＮ３は、次の（２７）式のようになる。
【００４５】
ここで、ΔＶＢＥ＝ＶＢＥ（Ｑ１）＋ＶＢＥ（Ｑ２）−｛ＶＢＥ（Ｑ３）＋ＶＢＥ（Ｑ４）｝＝ＶＮ１−｛ＶＢＥ（Ｑ３）＋ＶＢＥ（Ｑ４）｝である。
【００４６】
従って、（２７）式からノード電圧ＶＮ３とノード電圧ＶＮ１の差の電圧（ＶＮ３−ＶＮ１）を求めると、次の（２８）式のようになる。
（ＶＮ３−ＶＮ１）＝｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝−ΔＶＢＥ・・・・（２８）
ところで、（２８）式において、Ｒ３／（Ｒ２＋Ｒ３）は温度特性を打ち消すために決められ、一般に１／１０〜１／５程度である。しかし、上記のようにΔＶＢＥがあまり大きくならない。
【００４７】
このため、従来のように｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝＜ΔＶＢＥにはならないので、ＶＮ３−ＶＮ１＜０にもならない。
この結果、容易にＶＮ３−ＶＮ１＞０となるので、つまりＶＮ３＞ＶＮ１となるので、これによりオペアンプ１３の出力電圧ＰＢは上がり、出力電圧ＰＢはＶＳＳ＝０の状態から抜け出すことができる。このため、正常な安定点となり、正常な動作になる。
【００４８】
以上説明したように、この第１実施形態では、ＭＯＳトランジスタＭ２、Ｍ３がトランジスタＱ１〜Ｑ４に供給する電流Ｉ２、Ｉ３を制限する電流制限抵抗Ｒ１１、Ｒ１２を備えるようにした。このため、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止でき、これにより、より低電圧の下で安定動作する回路設計が実現できる。
【００４９】
次に、本発明のバンドギャップリファレンス回路の第２実施形態について、図２を参照して説明する。
この第２実施形態に係るバンドギャップリファレンス回路は、図２に示すように、図１の第１実施形態の電流制限抵抗Ｒ１１、Ｒ１２を、電流制限用のＭＯＳトランジスタＭ１１、Ｍ１２に置き換えたものである。
【００５０】
さらに詳述すると、ＭＯＳトランジスタＭ１１は、第２の電流源であるＭＯＳトランジスタＭ２がトランジスタＱ２に供給する電流を制限するものであり、ＭＯＳトランジスタＭ２とトランジスタＱ２との間に挿入されている。すなわち、ＭＯＳトランジスタＭ１１のソースはＭＯＳトランジスタＭ２のドレインと接続され、ＭＯＳトランジスタＭ１１のドレインはトランジスタＱ２のエミッタに接続されている。
【００５１】
ＭＯＳトランジスタＭ１２は、第３の電流源であるＭＯＳトランジスタＭ３がトランジスタＱ３に供給する電流を制限するものであり、ＭＯＳトランジスタＭ３とトランジスタＱ３との間に挿入されている。すなわち、ＭＯＳトランジスタＭ１２のソースはＭＯＳトランジスタＭ３のドレインと接続され、ＭＯＳトランジスタＭ１２のドレインはトランジスタＱ３のエミッタに接続されている。
【００５２】
さらに、ＭＯＳトランジスタＭ１１、１２の各ゲートは、ＭＯＳトランジスタＭ１３のゲートに接続され、これによりＭＯＳトランジスタＭ１１、１２の抵抗値が任意に設定できるようになっている。ＭＯＳトランジスタ１３は、ソースに電源電圧ＶＤＤが供給され、ドレインは電流源１９を介して接地され、ゲートとドレインが共通接続されている。
【００５３】
このような構成からなる第２実施形態によれば、第１実施形態と同様の効果が得られる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止でき、より低電圧の下で安定動作する回路設計が実現できる。
【図面の簡単な説明】
【図１】本発明のバンドギャップリファレンス回路の第１実施形態の構成を示す回路図である。
【図２】本発明のバンドギャップリファレンス回路の第２実施形態の構成を示す回路図である。
【図３】従来のバンドギャップリファレンス回路の構成を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ６ トランジスタ
Ｍ１〜Ｍ４ ＭＯＳトランジスタ（電流源）
Ｒ１〜Ｒ３ 抵抗
Ｒ１１、Ｒ１２ 電流制限抵抗
Ｍ１１、Ｍ１２ 電流制限用のＭＯＳトランジスタ
１１、１２ ダーリントン回路
１３ オペアンプ（電流制御手段）
１８ 出力端子
１９ 電流源
【発明の属する技術分野】
本発明は、精度の良い基準電圧を生成するバンドギャップリファレンス回路に関するものである。
【０００２】
【従来の技術】
従来のバンドギャップリファレンス回路の一例としては、図３に示すものが知られている。
このバンドギャップリファレンス回路は、図３に示すように、ＰＮＰ型のトランジスタＱ１、Ｑ２をダーリントン接続したダーリントン回路１１と、ＰＮＰ型のトランジスタＱ３、Ｑ４をダーリントン接続したダーリントン回路１２と、オペアンプ１３と、電流源として機能するＰチャネル型のＭＯＳトランジスタＭ１〜Ｍ４と、抵抗Ｒ１〜Ｒ３とを備え、これらにより基準電圧を発生するようになっている。
【０００３】
ここで、トランジスタＱ１とトランジスタＱ２のサイズは同一であり、トランジスタＱ３とトランジスタＱ４のサイズは同一である。また、トラジスタＱ３、Ｑ４のエミッタ面積は、トランジスタＱ１、Ｑ２のエミッタ面積のＮ（Ｎは正の整数）倍である。さらに、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズは同一である。
【０００４】
さらに詳述すると、トランジスタＱ１のコレクタは接地され、そのベースはトランジスタＱ２のエミッタに接続されている。トランジスタＱ１のエミッタは、抵抗Ｒ１およびＭＯＳトランジスタＭ１を介して電源電圧ＶＤＤが供給されるようになっている。トランジスタＱ２のコレクタは接地され、そのベースはトランジスタＱ３のベースに接続されるとともに接地されている。トランジスタＱ２のエミッタは、トランジスタＱ１のベースに接続されるとともに、ＭＯＳトランジスタＭ２を介して電源電圧ＶＤＤが供給されるようになっている。
【０００５】
トランジスタＱ３のコレクタは接地され、そのベースはトランジスタＱ２のベスに接続されるとともに接地されている。トランジスタＱ３のエミッタは、トランジスタＱ４のベースに接続されるとともに、ＭＯＳトランジスタＭ３を介して電源電圧ＶＤＤが供給されるようになっている。トランジスタＱ４のコレクタは接地され、そのベースはトランジスタＱ３のエミッタに接続されている。トランジスタＱ４のエミッタは、抵抗Ｒ３、抵抗Ｒ２およびＭＯＳトランジスタＭ４を介して電源電圧ＶＤＤが供給されるようになっている。
【０００６】
オペアンプ１３は、トランジスタＱ１のエミッタと抵抗Ｒ１との接続点の電位と、抵抗Ｒ２と抵抗Ｒ３との接続点の電位とに基づいてＭＯＳトランジスタＭ１〜Ｍ４のゲート電圧を制御する制御電圧を発生し、これによりＭＯＳトランジスタＭ１〜Ｍ４に流れる電流を制御するようになっている。
このため、オペアンプ１３の−入力端子はトランジスタＱ１のエミッタと抵抗Ｒ１との接続点と接続され、その＋入力端子は抵抗Ｒ２と抵抗Ｒ３との接続点と接続され、その出力端子はＭＯＳトランジスタＭ１〜Ｍ４の各ゲート端子にそれぞれ接続されている。
【０００７】
さらに、ＭＯＳトランジスタＭ４のドレインと抵抗Ｒ２との接続点が出力端子１８に接続され、この出力端子１８から所望の出力電圧Ｖｏｕｔが得られるようになっている。
次に、このような構成からなるバンドギャップリファレンス回路の動作例について説明する。
【０００８】
まず、電流源を構成するＭＯＳトランジスタＭ１〜Ｍ４に流れる電流をＩ１〜Ｉ４とし、この各電流Ｉ１〜Ｉ４が対応するトランジスタＱ１〜Ｑ４にそれぞれ供給されるものとする。
また、トランジスタＱ１のベースとエミッタとの間の電圧をＶＢＥ（Ｑ１）、トランジスタＱ２のベースとエミッタとの間の電圧をＶＢＥ（Ｑ２）とすると、トランジスタＱ１のエミッタと抵抗Ｒ１の接続点のノード電圧ＶＮ１は、次式のようになる。
【０００９】
ＶＮ１＝ＶＢＥ（Ｑ１）＋ＶＢＥ（Ｑ２）・・・・（１）
ここで、トランジスタＱ１、Ｑ２は、ＭＯＳトランジスタＭ１、Ｍ２から供給される電流Ｉ１、Ｉ２が等しく、トランジスタサイズも等しいので、ＶＢＥ（Ｑ１）＝ＶＢＥ（Ｑ２）となる。この結果、（１）式のノード電圧ＶＮ１は、次式で表すことができる。
【００１０】
ＶＮ１＝２×ＶＢＥ（Ｑ１）・・・・（２）
一方、トランジスタＱ３のベースとエミッタとの間の電圧をＶＢＥ（Ｑ３）、トランジスタＱ４のベースとエミッタとの間の電圧をＶＢＥ（Ｑ４）とすると、トランジスタＱ４のエミッタと抵抗Ｒ３の接続点のノード電圧ＶＮ２は、次式のようになる。
【００１１】
ＶＮ２＝ＶＢＥ（Ｑ３）＋ＶＢＥ（Ｑ４）・・・・（３）
ここで、トランジスタＱ３、Ｑ４は、ＭＯＳトランジスタＭ３、Ｍ４から供給される電流Ｉ３、Ｉ４が等しく、トランジスタサイズも等しいので、ＶＢＥ（Ｑ３）＝ＶＢＥ（Ｑ４）となる。この結果、（３）式のノード電圧ＶＮ２は、次式で表すことができる。
【００１２】
ＶＮ２＝２×ＶＢＥ（Ｑ４）・・・・（４）
トランジスタＱ４のエミッタ面積は、トランジスタＱ１のエミッタ面積のＮ倍であるので、トランジスタＱ１のベースとエミッタとの間の電圧ＶＢＥ（Ｑ１）と、トランジスタＱ１のベースとエミッタとの間の電圧ＶＢＥ（Ｑ４）との電位差ΔＶＢＥは、次式となる。
【００１３】
ΔＶＢＥ＝ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ４）・・・・（５）
この（５）式をＶＢＥ（Ｑ４）について解くと、次式となる。
ＶＢＥ（Ｑ４）＝ＶＢＥ（Ｑ１）−ΔＶＢＥ・・・・（６）
（４）式に（６）式を代入すると、（４）式は次式となる。
ＶＮ２＝２｛ＶＢＥ（Ｑ１）−ΔＶＢＥ｝・・・・（７）
抵抗Ｒ３に電流Ｉ４が流れることにより、その抵抗Ｒ３の両端に次式の電圧ＶＲ３が発生する。
【００１４】
ＶＲ３＝Ｉ４×Ｒ３・・・・（８）
抵抗Ｒ２と抵抗Ｒ３の接続点のノード電圧ＶＮ３は、（７）式および（８）式から次式となる。
ＶＮ３＝２｛ＶＢＥ（Ｑ１）−ΔＶＢＥ｝＋（Ｉ４×Ｒ３）・・・・（９）
ここで、ノード電圧ＶＮ１とノード電圧ＶＮ３とはオペアンプ１３に入力されており、オペアンプ１３はそのノード電圧ＶＮ１とノード電圧ＶＮ３とが等しくなるようにＭＯＳトランジスタＭ１〜Ｍ４のゲート電圧を制御する。
【００１５】
すなわち、ノード電圧ＶＮ３がノード電圧ＶＮ１よりも低いときには、オペアンプ１３の出力電位ＰＢが下がるので、ＭＯＳトランジスタＭ１〜Ｍ４に流れる電流Ｉ１〜Ｉ４は増加する。この結果、抵抗Ｒ３の両端の電圧ＶＲ３が増加し、ノード電圧ＶＮ３が上がる。逆に、ノード電圧ＶＮ１がノード電圧ＶＮ３よりも低いときにも同様に動作し、ノード電圧ＶＮ１が上がる。従って、ＶＮ１＝ＶＮ３の電位で安定になる。
【００１６】
従って（２）式と（９）式とから、ＶＮ１＝ＶＮ３とおいて、これを解くと次式が得られる。
２×ΔＶＢＥ＝Ｉ４×Ｒ３・・・・（１０）
このような動作により、出力端子１８から得られる出力電圧Ｖｏｕｔは、（２）式を参照して次式のようになる。
【００１７】
Ｖｏｕｔ＝（Ｉ４×Ｒ２）＋ＶＮ１＝（Ｉ４×Ｒ２）＋｛２×ＶＢＥ（Ｑ１）｝・・・・（１１）
ここで、（１０）式からＩ４を求めると、次式となる。
Ｉ４＝（２×ΔＶＢＥ）／Ｒ３・・・・（１２）
この（１２）式を（１１）式に代入すると、（１１）式は次式となる。
【００１８】
Ｖｏｕｔ＝｛（Ｒ２／Ｒ３）×（２×ΔＶＢＥ）｝＋｛２×ＶＢＥ（Ｑ１）｝・・・・（１３）
（１３）式において、ＶＢＥ（Ｑ１）は負の温度係数を持ち、ΔＶＢＥは正の温度係数を持つので、（Ｒ２／Ｒ３）を適当な数値にすることにより、温度係数を打ち消すことができる。
【００１９】
このため、このバンドギャップリファレンス回路は、温度に依存することなく所望の出力電圧Ｖｏｕｔを発生でき、この出力電圧Ｖｏｕｔが基準電圧として使用される。
ところで、（１１）式を解くと２つの安定点がある。１つは電流Ｉ４がゼロで、ΔＶＢＥ＝ＶＲ３＝０の場合である。２つ目は、正常な値の場合である。その電流Ｉ４＝０の場合を回避するために、スタートアップ回路（図示せず）を設けている。
【００２０】
なお、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値とを等しくすると、ＶＮ１＝ＶＮ３であってＩ１＝Ｉ４であるので、ＭＯＳトランジスタＭ１のドレインと抵抗Ｒ１の接続点のノード電圧ＶＮ４と、出力電圧Ｖｏｕｔが等しくなる。ＭＯＳトランジスタＭ１またはＭＯＳトランジスタＭ４で構成された電流源が理想的でない場合（出力抵抗が有限）でも、Ｉ１＝Ｉ４とするために、抵抗Ｒ１が挿入されている。
【００２１】
次に、電源の立ち上げ、ノイズなどに起因して、オペアンプ１３の出力電圧ＰＢが、ＶＳＳ＝０〔Ｖ〕になった場合の動作について説明する。
この場合には、ＭＯＳトランジスタＭ１〜Ｍ４は線形領域となり、電流源動作ではなく、抵抗動作となる。
また、このときの各ＭＯＳトランジスタＭ１〜Ｍ４がトランジスタＱ１〜Ｑ４に供給する電流Ｉ１〜Ｉ４は、正常動作時よりも大きくなり、ＭＯＳトランジスタＭ１〜Ｍ４の抵抗値をＲＭ１〜ＲＭ４とすると、次のようになる。
【００２２】
【００２３】
また、ＲＭ１〜ＲＭ４≪Ｒ１〜Ｒ３の関係にあるので、Ｉ２、Ｉ３≫Ｉ１、Ｉ４となる。
【００２４】
【００２５】
従って、（２１）式からノード電圧ＶＮ３とノード電圧ＶＮ１の差の電圧（ＶＮ３−ＶＮ１）を求めると、次の（２２）式のようになる。
（ＶＮ３−ＶＮ１）＝｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝−ΔＶＢＥ・・・・（２２）
【００２６】
【発明が解決しようとする課題】
ところで、（２２）式において、Ｒ３／（Ｒ２＋Ｒ３）は温度特性を打ち消すために決められ、一般に１／１０〜１／５程度である。
このため、｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝＜ΔＶＢＥとなり得る。
【００２７】
このようにＶＮ３−ＶＮ１＜０なってＶＮ３＜ＶＮ１となると、オペアンプ１３の出力電圧ＰＢは下がろうとするので、ＶＳＳ＝０になったままである。この結果、この異常状態から抜け出すことができない。
一方、電源電圧ＶＤＤが高くなると、｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝の増加の方が、ΔＶＢＥの増加よりも大きい。このため、ＶＮ３−ＶＮ１＞０となってＶＮ３＞ＶＮ１となり、オペアンプ１３の出力電圧ＰＢが上がるので、正常動作をする。
【００２８】
つまり、低電圧動作の回路では上述のような異常動作が起こり易く、低電圧動作の回路設計を困難にするという、不都合があった。
そこで、本発明の目的は、上記の点に鑑み、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止し、より低電圧の下で安定動作する回路設計が実現できるバンドギャップリファレンス回路を提供することにある。
【００２９】
【課題を解決するための手段】
上記課題を解決して本発明の目的を達成するために、請求項１〜請求項３に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、同一のサイズからなる第１のトランジスタ及び第２のトランジスタをダーリントン接続した第１のダーリントン回路と、前記第１のトランジスタに直列に接続されて第１のトランジスタに電流を供給する第１の電流源と、前記第２のトランジスタに直列に接続されて第２のトランジスタに電流を供給する第２の電流源と、前記第１および第２のトランジスタのＮ（Ｎは２以上の整数）倍のサイズからなる第３のトランジスタ及び第４のトランジスタをダーリントン接続し、かつ前記第１のトランジスタのベースと前記第３のトランジスタのベースとを共通接続した第２のダーリントン回路と、前記第３のトランジスタに直列に接続されて第３のトランジスタに電流を供給する第３の電流源と、前記第４のトランジスタに直列に接続される第１の抵抗及び第２の抵抗と、前記第４のトランジスタと前記第１及び第２の抵抗を介して直列に接続され、その第４のトランジスタに電流を供給する第４の電流源と、前記第１のトランジスタと前記第１の電流源の接続点の電位と、前記第１の抵抗と前記第２の抵抗の接続点の電位が同じになるように、前記第１、前記第２、前記第３及び前記第４の電流源の各電流を制御する電流制御手段と、を有するバンドギャップリファレンス回路において、前記第２及び第３の電流源から供給される各電流をそれぞれ制限する電流制限手段を備えたことを特徴とするものである。
【００３０】
請求項２に記載の発明は、請求項１に記載のバンドギャップリファレンス回路において、前記電流制限手段は、前記第２の電流源と前記第２のトランジスタとの間に介在させ、前記第２の電流源が供給する電流を制限する第１の電流制限抵抗と、前記第３の電流源と前記第３のトランジスタとの間に介在させ、前記第３の電流源が供給する電流を制限する第２の電流制限抵抗と、からなることを特徴とするものである。
【００３１】
請求項３に記載の発明は、請求項１に記載のバンドギャップリファレンス回路において、前記電流制限手段は、前記第２の電流源と前記第２のトランジスタとの間に介在させ、前記第２の電流源が供給する電流を制限する第１のＭＯＳトランジスタと、前記第３の電流源と前記第３のトランジスタとの間に介在させ、前記第３の電流源が供給する電流を制限する第２のＭＯＳトランジスタと、からなることを特徴とするものである。
【００３２】
このような構成からなる本発明によれば、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止でき、より低電圧の下で安定動作する回路設計が実現できる。
【００３３】
【発明の実施の形態】
以下、本発明のバンドギャップリファレンス回路の実施形態について、図面を参照して説明する。
図１は、本発明のバンドギャップリファレンス回路の第１実施形態の構成を示す回路図である。
【００３４】
この第１実施形態に係るバンドギャップリファレンス回路は、図１に示すように、ＰＮＰ型のトランジスタＱ１、Ｑ２をダーリントン接続したダーリントン回路１１と、ＰＮＰ型のトランジスタＱ３、Ｑ４をダーリントン接続したダーリントン回路１２と、電流制御手段として機能するオペアンプ（演算増幅器）１３と、電流源として機能するＰチャネル型のＭＯＳトランジスタＭ１〜Ｍ４と、抵抗Ｒ１〜Ｒ３と、電流制限抵抗Ｒ１１、Ｒ１２とを備え、これらにより基準電圧を生成するようになっている。
【００３５】
ここで、トランジスタＱ１とトランジスタＱ２のサイズは同一であり、トランジスタＱ３とトランジスタＱ４のサイズは同一である。また、トラジスタＱ３、Ｑ４のエミッタ面積は、トランジスタＱ１、Ｑ２のエミッタ面積のＮ（Ｎは正の整数）倍である。さらに、ＭＯＳトランジスタＭ１〜Ｍ４の各サイズは同一である。
【００３６】
このように、この第１実施形態に係るバンドギャップリファレンス回路は、その主要部が図３に示すバンドギャップリファレンス回路と同様に構成され、電流制限抵抗Ｒ１１、Ｒ１２を追加した点が異なる。
従って、以下ではその同様に構成される部分の説明は省略し、その電流制限抵抗Ｒ１１、Ｒ１２について主に説明する。
【００３７】
電流制限抵抗Ｒ１１、Ｒ１２は、後述のように、電源の立ち上げ時などにおいて、オペアンプ１３の出力電圧ＰＢがＶＳＳ＝０〔Ｖ〕になったときに、ＭＯＳトランジスタＭ２、Ｍ３がトランジスタＱ２、Ｑ３に供給する電流Ｉ２、Ｉ３を制限して、ＶＮ３＜ＶＮ１となるのを防止し、動作の安定化を図るようにするものである。
【００３８】
このため、電流制限抵抗Ｒ１１は、第２の電流源であるＭＯＳトランジスタＭ２がトランジスタＱ２に供給する電流を制限する抵抗であり、ＭＯＳトランジスタＭ２とトランジスタＱ２との間に挿入されている。すなわち、電流制限抵抗Ｒ１１は、ＭＯＳトランジスタＭ２のドレインとトランジスタＱ２のエミッタとの間に接続されている。
【００３９】
また、電流制限抵抗Ｒ１２は、第３の電流源であるＭＯＳトランジスタＭ３がトランジスタＱ３に供給する電流を制限する抵抗であり、ＭＯＳトランジスタＭ３とトランジスタＱ３との間に挿入されている。すなわち、電流制限抵抗Ｒ１２は、ＭＯＳトランジスタＭ３のドレインとトランジスタＱ３のエミッタとの間に接続されている。
【００４０】
次に、このような構成からなる第１実施形態において、電源の立ち上げ、ノイズなどに起因して、オペアンプ１３の出力電圧ＰＢが、ＶＳＳ＝０〔Ｖ〕になった場合の動作について説明する。
この場合には、ＭＯＳトランジスタＭ１〜Ｍ４は線形領域となり、電流源動作ではなく、抵抗動作となる。
【００４１】
また、このときの各ＭＯＳトランジスタＭ１〜Ｍ４がトランジスタＱ１〜Ｑ４に供給する電流Ｉ１〜Ｉ４は、正常動作時よりも大きくなり、ＭＯＳトランジスタＭ１〜Ｍ４の抵抗値をＲＭ１〜ＲＭ４とすると、次のようになる。
【００４２】
【００４３】
Ｉ４＝｛ＶＤＤ−（ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）｝／（ＲＭ４＋Ｒ２＋Ｒ３）≒｛ＶＤＤ−（ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）｝／（Ｒ２＋Ｒ３）・・・・（２６）
ここで、ＲＭ４≪（Ｒ２＋Ｒ３）である。
ＲＭ１〜ＲＭ４≪Ｒ１〜Ｒ３の関係にあるが、電流制限抵抗Ｒ１１、Ｒ１２の抵抗値を適当に選ぶと、ＭＯＳトランジスタＭ１〜Ｍ４に流れる電流Ｉ１、Ｉ２、Ｉ３、Ｉ４は、ほぼ同じ電流値にすることができる。
【００４４】
また、電流Ｉ１〜Ｉ４はあまり大きな値にならないので、ΔＶＢＥ１＝ＶＢＥ（Ｑ２）−ＶＢＥ（Ｑ３）と、ΔＶＢＥ２＝ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ４）はあまり大きくならない。この結果、ΔＶＢＥ＝ΔＶＢＥ１＋ΔＶＢＥ２も大きくならない。
このとき、ノード電圧ＶＮ３は、次の（２７）式のようになる。
【００４５】
【００４６】
従って、（２７）式からノード電圧ＶＮ３とノード電圧ＶＮ１の差の電圧（ＶＮ３−ＶＮ１）を求めると、次の（２８）式のようになる。
（ＶＮ３−ＶＮ１）＝｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝−ΔＶＢＥ・・・・（２８）
ところで、（２８）式において、Ｒ３／（Ｒ２＋Ｒ３）は温度特性を打ち消すために決められ、一般に１／１０〜１／５程度である。しかし、上記のようにΔＶＢＥがあまり大きくならない。
【００４７】
このため、従来のように｛ＶＤＤ−〔ＶＢＥ（Ｑ４）＋ＶＢＥ（Ｑ３）〕｝／｛Ｒ３／（Ｒ２＋Ｒ３）｝＜ΔＶＢＥにはならないので、ＶＮ３−ＶＮ１＜０にもならない。
この結果、容易にＶＮ３−ＶＮ１＞０となるので、つまりＶＮ３＞ＶＮ１となるので、これによりオペアンプ１３の出力電圧ＰＢは上がり、出力電圧ＰＢはＶＳＳ＝０の状態から抜け出すことができる。このため、正常な安定点となり、正常な動作になる。
【００４８】
以上説明したように、この第１実施形態では、ＭＯＳトランジスタＭ２、Ｍ３がトランジスタＱ１〜Ｑ４に供給する電流Ｉ２、Ｉ３を制限する電流制限抵抗Ｒ１１、Ｒ１２を備えるようにした。このため、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止でき、これにより、より低電圧の下で安定動作する回路設計が実現できる。
【００４９】
次に、本発明のバンドギャップリファレンス回路の第２実施形態について、図２を参照して説明する。
この第２実施形態に係るバンドギャップリファレンス回路は、図２に示すように、図１の第１実施形態の電流制限抵抗Ｒ１１、Ｒ１２を、電流制限用のＭＯＳトランジスタＭ１１、Ｍ１２に置き換えたものである。
【００５０】
さらに詳述すると、ＭＯＳトランジスタＭ１１は、第２の電流源であるＭＯＳトランジスタＭ２がトランジスタＱ２に供給する電流を制限するものであり、ＭＯＳトランジスタＭ２とトランジスタＱ２との間に挿入されている。すなわち、ＭＯＳトランジスタＭ１１のソースはＭＯＳトランジスタＭ２のドレインと接続され、ＭＯＳトランジスタＭ１１のドレインはトランジスタＱ２のエミッタに接続されている。
【００５１】
ＭＯＳトランジスタＭ１２は、第３の電流源であるＭＯＳトランジスタＭ３がトランジスタＱ３に供給する電流を制限するものであり、ＭＯＳトランジスタＭ３とトランジスタＱ３との間に挿入されている。すなわち、ＭＯＳトランジスタＭ１２のソースはＭＯＳトランジスタＭ３のドレインと接続され、ＭＯＳトランジスタＭ１２のドレインはトランジスタＱ３のエミッタに接続されている。
【００５２】
さらに、ＭＯＳトランジスタＭ１１、１２の各ゲートは、ＭＯＳトランジスタＭ１３のゲートに接続され、これによりＭＯＳトランジスタＭ１１、１２の抵抗値が任意に設定できるようになっている。ＭＯＳトランジスタ１３は、ソースに電源電圧ＶＤＤが供給され、ドレインは電流源１９を介して接地され、ゲートとドレインが共通接続されている。
【００５３】
このような構成からなる第２実施形態によれば、第１実施形態と同様の効果が得られる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、電源の立ち上げや雑音などに起因する低電圧での異常動作の発生を防止でき、より低電圧の下で安定動作する回路設計が実現できる。
【図面の簡単な説明】
【図１】本発明のバンドギャップリファレンス回路の第１実施形態の構成を示す回路図である。
【図２】本発明のバンドギャップリファレンス回路の第２実施形態の構成を示す回路図である。
【図３】従来のバンドギャップリファレンス回路の構成を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ６ トランジスタ
Ｍ１〜Ｍ４ ＭＯＳトランジスタ（電流源）
Ｒ１〜Ｒ３ 抵抗
Ｒ１１、Ｒ１２ 電流制限抵抗
Ｍ１１、Ｍ１２ 電流制限用のＭＯＳトランジスタ
１１、１２ ダーリントン回路
１３ オペアンプ（電流制御手段）
１８ 出力端子
１９ 電流源
Claims (3)
- 同一のサイズからなる第１のトランジスタ及び第２のトランジスタをダーリントン接続した第１のダーリントン回路と、
前記第１のトランジスタに直列に接続されて第１のトランジスタに電流を供給する第１の電流源と、
前記第２のトランジスタに直列に接続されて第２のトランジスタに電流を供給する第２の電流源と、
前記第１および第２のトランジスタのＮ（Ｎは２以上の整数）倍のサイズからなる第３のトランジスタ及び第４のトランジスタをダーリントン接続し、かつ前記第１のトランジスタのベースと前記第３のトランジスタのベースとを共通接続した第２のダーリントン回路と、
前記第３のトランジスタに直列に接続されて第３のトランジスタに電流を供給する第３の電流源と、
前記第４のトランジスタに直列に接続される第１の抵抗及び第２の抵抗と、
前記第４のトランジスタと前記第１及び第２の抵抗を介して直列に接続され、その第４のトランジスタに電流を供給する第４の電流源と、
前記第１のトランジスタと前記第１の電流源の接続点の電位と、前記第１の抵抗と前記第２の抵抗の接続点の電位が同じになるように、前記第１、前記第２、前記第３及び前記第４の電流源の各電流を制御する電流制御手段と、を有するバンドギャップリファレンス回路において、
前記第２及び第３の電流源から供給される各電流をそれぞれ制限する電流制限手段を備えたことを特徴とするバンドギャップリファレンス回路。 - 前記電流制限手段は、
前記第２の電流源と前記第２のトランジスタとの間に介在させ、前記第２の電流源が供給する電流を制限する第１の電流制限抵抗と、
前記第３の電流源と前記第３のトランジスタとの間に介在させ、前記第３の電流源が供給する電流を制限する第２の電流制限抵抗と、
からなることを特徴とする請求項１に記載のバンドギャップリファレンス回路。 - 前記電流制限手段は、
前記第２の電流源と前記第２のトランジスタとの間に介在させ、前記第２の電流源が供給する電流を制限する第１のＭＯＳトランジスタと、
前記第３の電流源と前記第３のトランジスタとの間に介在させ、前記第３の電流源が供給する電流を制限する第２のＭＯＳトランジスタと、
からなることを特徴とする請求項１に記載のバンドギャップリファレンス回路。
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