JP4094611B2 - Manufacturing method of laminated lead frame - Google Patents

Manufacturing method of laminated lead frame Download PDF

Info

Publication number
JP4094611B2
JP4094611B2 JP2005019777A JP2005019777A JP4094611B2 JP 4094611 B2 JP4094611 B2 JP 4094611B2 JP 2005019777 A JP2005019777 A JP 2005019777A JP 2005019777 A JP2005019777 A JP 2005019777A JP 4094611 B2 JP4094611 B2 JP 4094611B2
Authority
JP
Japan
Prior art keywords
lead frame
region
manufacturing
laminated
wire bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005019777A
Other languages
Japanese (ja)
Other versions
JP2006210594A (en
Inventor
清 松永
真二 本田
貴弘 石橋
真也 三村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tech Inc
Original Assignee
Mitsui High Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tech Inc filed Critical Mitsui High Tech Inc
Priority to JP2005019777A priority Critical patent/JP4094611B2/en
Publication of JP2006210594A publication Critical patent/JP2006210594A/en
Application granted granted Critical
Publication of JP4094611B2 publication Critical patent/JP4094611B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、例えば、ＩＣ等の半導体装置に用いる積層リードフレームに係り、特に複数枚の薄板を貼り合わせて構成された積層リードフレームの製造方法に関する。 The present invention relates to a laminated lead frame used for a semiconductor device such as an IC, and more particularly to a method of manufacturing a laminated lead frame configured by bonding a plurality of thin plates.

ＱＦＮ（Quad Flat Non-leaded）やＳＯＮ（Small Outline Non-leaded)などの半導体装置は、薄型化のためにリード（インナーリード）の狭ピッチ化が進んでおり、リードフレームの板厚もますます薄くなる傾向にある。しかしながら、リードフレームの板厚が薄くなると、搬送工程や後の組立工程において、リードフレームに腰折れが生じて不良が発生し、生産性を低下させる要因となっている。
また、従来のＱＦＮやＳＯＮは、外部接続端子のみはパッケージの封止樹脂部より露出するが、それ以外の部位は封止樹脂で覆われるため、結局この分だけ樹脂の厚みが増し、パッケージの薄型化を阻害している。そこで、リードフレームの強度を保ちつつ、ＩＣパッケージの小型化、薄型化を図るものとして形状の異なる２枚のリードフレームを貼り合わせることにより、一つの積層リードフレームを形成する積層型のリードフレーム（例えば、特許文献１参照）の他、リードフレーム厚みをパッケージ厚みとする断面Ｌ字状のリードフレームを使用したパーケッジ（例えは、特許文献２参照）が知られている。 In semiconductor devices such as QFN (Quad Flat Non-leaded) and SON (Small Outline Non-leaded), the lead (inner leads) are becoming narrower in pitch for thinning, and lead frame thickness is also increasing. It tends to be thinner. However, if the plate thickness of the lead frame is reduced, the lead frame will bend in the conveying process and the subsequent assembling process, resulting in a failure and a factor of lowering productivity.
In addition, in the conventional QFN and SON, only the external connection terminals are exposed from the sealing resin portion of the package, but other portions are covered with the sealing resin, so that the thickness of the resin increases eventually, and the package Thinning is obstructed. Therefore, a laminated lead frame that forms one laminated lead frame by bonding two lead frames having different shapes to reduce the size and thickness of an IC package while maintaining the strength of the lead frame ( For example, in addition to Patent Document 1, a package using a lead frame having an L-shaped cross section whose lead frame thickness is a package thickness (for example, see Patent Document 2) is known.

実公平７−１３２２７号公報No. 7-13227 特開２００３−７９５５号公報JP 2003-7955 A

しかしながら、この積層リードフレームにおいては、未だ製造上の問題点も多く、その中でも、特に、貼り合わされる２枚のリードフレームのうち、ワイヤーボンディングを施すためのワイヤーボンディング部（リードの先部に形成される）に板厚の薄いものを使用した際に、リード先端のワイヤーボンディング部をハーフエッチングして形成すると、エッチングの特性により、図７（一枚の板のハーフエッチング状態）に示すように、リード５０の先端及びハーフエッチング部５１の基部にダレ５２が生じるため、ワイヤーボンディングに必要な平坦領域が確保できない。更には、ハーフエッチングされたワイヤーボンディング部５３はエッチング液によりその表面が粗面化しており、この状態でワイヤーボンディングを行うとボンディングワイヤとリード表面との十分な接着強度が得られないという不具合が生じている。
また、リードフレーム同士の貼り合わせに溶接や接着剤を使用する方法が知られているが、接合部分の汚染や変形の問題がある。一方、特許文献２に記載されている断面Ｌ字状のリードフレームを使用したパッケージにおいては、同じリードフレームに厚肉部と薄肉部を形成するため、その段差が大きいほど加工が困難なため、薄肉部の形成にも限界があり、思うようにパッケージを小型化及び薄型化できないという問題があった。 However, this laminated lead frame still has many manufacturing problems, and in particular, of the two lead frames to be bonded, a wire bonding portion for forming wire bonding (formed at the tip of the lead). 7) When a thin plate is used, if the wire bonding part at the tip of the lead is formed by half-etching, as shown in FIG. 7 (half-etched state of one plate) due to etching characteristics Since the sagging 52 occurs at the tip of the lead 50 and the base of the half-etched portion 51, a flat region necessary for wire bonding cannot be secured. Furthermore, the surface of the half-etched wire bonding part 53 is roughened by the etching solution, and if the wire bonding is performed in this state, sufficient bonding strength between the bonding wire and the lead surface cannot be obtained. Has occurred.
Moreover, although the method of using welding and an adhesive agent for bonding of lead frames is known, there exists a problem of contamination and a deformation | transformation of a junction part. On the other hand, in the package using the lead frame having an L-shaped cross section described in Patent Document 2, since the thick part and the thin part are formed on the same lead frame, the larger the step, the more difficult the processing is. There is a limit to the formation of the thin portion, and there is a problem that the package cannot be reduced in size and thickness as expected.

本発明はかかる事情に鑑みてなされたもので、リードの先部に設けられるワイヤーボンディング部に必要な平坦領域を確保し、かつワイヤーボンディング部を平滑面としてボンディングワイヤとの接合強度を高めると共に、リードフレーム同士の接合部に汚染や変形のないパッケージの小型化及び薄型化に適した積層リードフレームの製造方法を提供することを目的とする。 The present invention was made in view of such circumstances, ensuring a flat region necessary for the wire bonding portion provided at the tip of the lead, and using the wire bonding portion as a smooth surface to increase the bonding strength with the bonding wire, It is an object of the present invention to provide a method for manufacturing a laminated lead frame suitable for downsizing and thinning of a package in which the joint between lead frames is free from contamination and deformation.

前記目的に沿う第１の発明に係る積層リードフレームの製造方法は、所定形状に加工された複数枚の薄板を貼り合わせて構成され、中央の半導体チップ配置領域に指向する複数のリードの先端には薄肉化されたワイヤーボンディング部を有する積層リードフレームの製造方法において、
最下層の前記薄板に形成される前記ワイヤーボンディング部となる領域の中央に凸部を形成すると共に該領域とその基側の前記リードとの境界部に凹溝を形成するハーフエッチングを行い、前記領域にプレス加工による平面化処理（例えば、コイニング処理）を行って前記ワイヤーボンディング部を形成し、しかも、前記凸部は、前記領域の中央部にスポットマスクを行った後、該スポットマスクをエッチング中にエッチング液の勢いで剥がして形成する。 According to the first aspect of the invention, there is provided a multilayer lead frame manufacturing method comprising a plurality of thin plates that are processed into a predetermined shape and bonded to the tip of a plurality of leads directed to a central semiconductor chip arrangement region. Is a method for manufacturing a laminated lead frame having a thinned wire bonding portion,
Forming a convex portion in the center of the region to be the wire bonding portion formed in the thin plate at the lowest layer and performing half etching to form a concave groove at the boundary between the region and the lead on the base side, A flattening process (for example, coining process) is performed on the region to form the wire bonding portion , and the convex portion etches the spot mask after performing a spot mask on the central portion of the region. It is formed by peeling with the momentum of the etching solution.

また、第１の発明に係る積層リードフレームの製造方法において、前記複数枚の薄板は拡散接合によって接合され、かつ前記薄板の拡散接合領域にはインサート材が被覆されているのが好ましく、この場合、前記薄板は銅又は銅合金からなって、前記インサート材は貴金属（例えば、Ａｕ、Ａｇ、Ｐｄ等）であるのが好ましい。 Further, in the method for manufacturing a laminated lead frame according to the first invention, it is preferable that the plurality of thin plates are bonded by diffusion bonding, and the diffusion bonding region of the thin plate is covered with an insert material. The thin plate is preferably made of copper or a copper alloy, and the insert material is preferably a noble metal (for example, Au, Ag, Pd, etc.).

請求項１〜４記載の積層リードフレームの製造方法は、最下層の薄板に形成されるワイヤーボンディング部となる領域とその基側のリードとの境界部に凹溝を形成した後、前記領域にプレス加工による平面化処理を行うので、ワイヤーボンディングに必要な広さと平滑面を確保でき、ワイヤーボンディングの接合強度を向上させることができる。 Method of manufacturing a multilayer lead frame according to claim 1-4, wherein, after forming a groove in the boundary portion of the area the wire bonding portion formed in the lowermost layer of the thin plate and its base side of the lead, in the region Since the flattening process is performed by press working, it is possible to secure a width and a smooth surface necessary for wire bonding, and to improve the bonding strength of wire bonding.

また、前記領域がハーフエッチングされているので、半導体チップ配置領域に設けられた半導体チップ及びそのワイヤーボンディングの高さをより低くすることができ、更に薄型の半導体装置を提供できることになった。
前記領域の中央部を周囲より凸に形成しているので、プレス加工による平面化処理によって、ワイヤーボンディング部に確実に平坦領域を確保することができ、更にはワイヤーボンディング部の周囲に余分なはみ出しが生じない。
請求項３、４記載の積層リードフレームの製造方法においては、薄板の拡散接合の領域にインサート材（内装材）が被覆されているのでより低い圧力、より低い温度での薄板の接合が可能となる。
更には、薄板の接合時の接合領域に汚染や変形を生じることがない。
特に、請求項４記載の積層リードフレームの製造方法においては、インサート材が被覆されていない場合には、銅又は銅合金の再結晶温度は５００℃前後と非常に高いが、例えば、インサート材を被覆した一例であるＡｇめっきを施すことにより、再結晶温度を２００℃前後とすることができ、リードフレームにかかる負荷を大幅に減少することができる。 In addition, since the region is half-etched, the height of the semiconductor chip provided in the semiconductor chip arrangement region and its wire bonding can be further reduced, and a thinner semiconductor device can be provided.
Since the central portion of the region is formed so as to protrude from the periphery, a flat region can be ensured in the wire bonding portion by flattening processing by press working, and an extra protrusion around the wire bonding portion. Does not occur.
In the manufacturing method of the laminated lead frame according to claim 3 and 4 , since the insert material (interior material) is covered in the diffusion bonding region of the thin plate, the thin plate can be bonded at a lower pressure and a lower temperature. Become.
Furthermore, contamination and deformation do not occur in the joining region when joining the thin plates.
In particular, in the method of manufacturing a laminated lead frame according to claim 4 , when the insert material is not coated, the recrystallization temperature of copper or copper alloy is very high at around 500 ° C. By applying Ag plating as an example of coating, the recrystallization temperature can be set to around 200 ° C., and the load on the lead frame can be greatly reduced.

続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態につき説明し、本発明の理解に供する。
ここで、図１（Ａ）〜（Ｄ）は本発明の一実施の形態に係る積層リードフレームの製造方法の説明図、図２は積層しようとする上側リードフレームの平面図、図３は積層しようとする下側リードフレームの平面図、図４は積層リードフレームの平面図、図５、図６は本発明の他の実施の形態に係る積層リードフレームの製造方法を示す説明図である。 Next, embodiments of the present invention will be described with reference to the accompanying drawings for understanding of the present invention.
1A to 1D are explanatory views of a method for manufacturing a laminated lead frame according to an embodiment of the present invention, FIG. 2 is a plan view of an upper lead frame to be laminated, and FIG. FIG. 4 is a plan view of a laminated lead frame, and FIGS. 5 and 6 are explanatory views showing a method for manufacturing a laminated lead frame according to another embodiment of the present invention.

図１（Ｄ）及び図４に示すように、本発明の一実施の形態に係る積層リードフレーム１０は、下側リードフレーム１１の上に上側リードフレーム１２を載せて拡散接合したものであり、中央に半導体チップ配置領域１４が配置されている。半導体チップ配置領域１４は下側リードフレーム１１に形成される。また、半導体チップ配置領域１４の周囲にはこの半導体チップ配置領域１４に指向して複数のリード１５が設けられている。この実施の形態では、長方形の半導体チップ配置領域１４の両側にそれぞれ複数のリード１５が対向配置されている。このリード１５の外側端部は周囲のフレーム枠１６によって支持されていると共に、中央の半導体チップ配置領域１４は、長手方向両端とフレーム枠１６とを連結するサポートリード１７によって支持されている。なお、拡散接合される前の下側リードフレーム１１及び上側リードフレーム１２はそれぞれ図２、図３に示している。 As shown in FIG. 1 (D) and FIG. 4, a laminated lead frame 10 according to an embodiment of the present invention is obtained by placing an upper lead frame 12 on a lower lead frame 11 and performing diffusion bonding. A semiconductor chip arrangement region 14 is arranged in the center. The semiconductor chip placement region 14 is formed in the lower lead frame 11. A plurality of leads 15 are provided around the semiconductor chip arrangement area 14 so as to be directed to the semiconductor chip arrangement area 14. In this embodiment, a plurality of leads 15 are arranged opposite to each other on both sides of a rectangular semiconductor chip arrangement region 14. The outer end portion of the lead 15 is supported by a surrounding frame frame 16, and the central semiconductor chip placement region 14 is supported by a support lead 17 that couples both ends in the longitudinal direction and the frame frame 16. The lower lead frame 11 and the upper lead frame 12 before diffusion bonding are shown in FIGS. 2 and 3, respectively.

続いて、この積層リードフレーム１０の製造方法について説明する。例えば、０．１〜０．３ｍｍ程度の銅又は銅合金製の薄板から下側リードフレーム１１及び上側リードフレーム１２をプレス加工（又はエッチング加工）によって形成する。下側リードフレーム１１と上側リードフレーム１２の相違点は、図２、図３に示すように、下側リードフレーム１１のリード１８の先端には最終的に薄肉化されたワイヤーボンディング部１９となる領域２０（図１、図４参照）が設けられているが、上側リードフレーム１２のリード３０の先端にはこの領域２０がないことである。 Next, a method for manufacturing the laminated lead frame 10 will be described. For example, the lower lead frame 11 and the upper lead frame 12 are formed by pressing (or etching) from a thin plate made of copper or copper alloy having a thickness of about 0.1 to 0.3 mm. The difference between the lower lead frame 11 and the upper lead frame 12 is that, as shown in FIGS. 2 and 3, the wire bonding portion 19 is finally thinned at the tip of the lead 18 of the lower lead frame 11. An area 20 (see FIGS. 1 and 4) is provided, but this area 20 does not exist at the tip of the lead 30 of the upper lead frame 12.

下側リードフレーム１１を形成した後は、図１（Ａ）に示すようにリード１８の先端に形成された領域２０のハーフエッチングを行う。このハーフエッチングに際して、リード１８のマスク２１と共に領域２０の中央部にスポットマスク２２を行う。このスポットマスク２２は、円形又は楕円状で、その径（幅）が例えば領域２０（リード１８の幅と同じ）の幅の０．１〜０．５倍程度で、かつスポットマスク２２の幅がリード１８の厚みの例えば１．５〜０．２倍程度となっている。このスポットマスク２２を付けた状態でエッチングを行うと、最初は非マスク部分の表面がエッチングされるが、スポットマスク２２の部分についてスポットマスク２２の周囲からスポットマスク２２内側に向けてエッチングされ、エッチング液の勢いでスポットマスク２２が剥げてしまい、スポットマスク２２が形成された領域もエッチングされる。これによって、領域２０は中央に凸部２３が形成された状態でハーフエッチングが形成される。この状態ではワイヤーボンディング部１９となる領域２０とリード１８との境界部には凹溝２０ａが形成されている。 After the lower lead frame 11 is formed, half etching of the region 20 formed at the tip of the lead 18 is performed as shown in FIG. In this half etching, a spot mask 22 is formed at the center of the region 20 together with the mask 21 of the lead 18. The spot mask 22 is circular or elliptical, and its diameter (width) is, for example, about 0.1 to 0.5 times the width of the region 20 (same as the width of the lead 18). For example, the thickness of the lead 18 is about 1.5 to 0.2 times. When etching is performed with the spot mask 22 attached, the surface of the non-mask portion is initially etched, but the portion of the spot mask 22 is etched from the periphery of the spot mask 22 toward the inside of the spot mask 22 and etched. The spot mask 22 is peeled off by the momentum of the liquid, and the region where the spot mask 22 is formed is also etched. As a result, the region 20 is half-etched with the protrusion 23 formed in the center. In this state, a groove 20 a is formed at the boundary between the region 20 to be the wire bonding portion 19 and the lead 18.

次に、図１（Ｂ）に示すように、ハーフエッチングされた領域２０に対してパンチ２４を用いて平面化処理の一例であるコイニング処理を行う。これによって、凹溝２０ａの厚みより厚い凸部２３には押し潰し荷重が掛かり、周囲の凹部（及び凹溝２０ａ）にも波及してワイヤーボンディング部１９が形成される。ワイヤーボンディング部１９はハーフエッチングされた状態でコイニング処理が行われるので、図１（Ｃ）に示すように非エッチング部とハーフエッチング部との境界のダレが極めて少ないワイヤーボンディング部１９が形成される。なお、ワイヤーボンディング部１９は３方（先端側及び両幅方向）に広がるように形成してもよく、単にハーフエッチングを行う場合に比較してより面積が広く、しかもその平面も均一となっている。これによってより安定したワイヤーボンディング部１９が形成できる。 Next, as shown in FIG. 1B, a coining process, which is an example of a planarization process, is performed on the half-etched region 20 using a punch 24. As a result, a crushing load is applied to the convex portion 23 thicker than the thickness of the concave groove 20a, and the wire bonding portion 19 is formed by spreading to the peripheral concave portion (and the concave groove 20a). Since the coining process is performed in a state in which the wire bonding portion 19 is half-etched, the wire bonding portion 19 is formed with very little sagging at the boundary between the non-etched portion and the half-etched portion as shown in FIG. . The wire bonding portion 19 may be formed so as to spread in three directions (the front end side and both width directions), and has a larger area and a uniform plane than when half-etching is performed. Yes. As a result, a more stable wire bonding portion 19 can be formed.

次に、図１（Ｄ）に示すように、ワイヤーボンディング部１９が形成された下側リードフレーム１１の上に上側リードフレーム１２を重ねて、拡散接合を行うと両者が一体化して積層リードフレーム１０が完成する。
なお、図２に示す上側リードフレーム１２において、３０はリードを、３１は上側フレーム枠を示し、図３に示す下側リードフレーム１１においては、３３は下側フレーム枠を示し、下側のリード１８の先端に前述した方法で、ワイヤーボンディング部１９が設けられている。 Next, as shown in FIG. 1D, when the upper lead frame 12 is overlaid on the lower lead frame 11 on which the wire bonding portion 19 is formed and diffusion bonding is performed, they are integrated to form a laminated lead frame. 10 is completed.
In the upper lead frame 12 shown in FIG. 2, 30 denotes a lead, 31 denotes an upper frame frame, and in the lower lead frame 11 shown in FIG. 3, 33 denotes a lower frame frame, and the lower lead. A wire bonding portion 19 is provided at the tip of 18 by the method described above.

これによって半導体チップ配置領域１４は下側リードフレーム１１に設けられ、ワイヤーボンディング部１９は更に下側リードフレーム１１をハーフエッチング及びコイニングして形成されているので、半導体素子の位置を下げることができると共に、ワイヤーボンディングの位置も下げることができる。これによって封止樹脂の厚みも薄くでき、より小型でより薄型の半導体装置を提供できる。 As a result, the semiconductor chip placement region 14 is provided in the lower lead frame 11, and the wire bonding portion 19 is further formed by half-etching and coining the lower lead frame 11, so that the position of the semiconductor element can be lowered. At the same time, the position of wire bonding can be lowered. As a result, the thickness of the sealing resin can be reduced, and a smaller and thinner semiconductor device can be provided.

続いて、図５、図６を参照しながら、本発明の他の実施の形態に係る積層リードフレーム３５、３５ａ及びその製造方法について説明するが、下側リードフレーム１１と上側リードフレーム１２との拡散接合領域３６、３７及び平面化処理（即ち、コイニング）されたリード１８の一部及びワイヤーボンディング部１９にインサート材（内装材）３８、３９のめっきが行われている。このインサート材３８、３９は例えばＡｕ、Ａｇ、Ｐｄ等の貴金属からなっている。このように拡散接合領域３６、３７にインサート材３８、３９をめっきすると比較的低い温度及び加圧力でしかも変形なく平面度を確保しながら接合される。この下側リードフレーム１１の下面及び上側リードフレーム１２の上面には外装材（Ｐｄ、Ｓｎ−Ｂｉ、Ｓｎ−Ａｇ、Ｓｎ、Ｓｎ−Ｐｂ）４０、４１がめっきされている。 Next, with reference to FIG. 5 and FIG. 6, laminated lead frames 35 and 35 a according to another embodiment of the present invention and a manufacturing method thereof will be described. Plating of insert materials (interior materials) 38 and 39 is performed on the diffusion bonding regions 36 and 37, a part of the lead 18 that has been planarized (that is, coined), and the wire bonding portion 19. The insert members 38 and 39 are made of a noble metal such as Au, Ag, or Pd. Thus, when the insert materials 38 and 39 are plated on the diffusion bonding regions 36 and 37, the bonding is performed while ensuring flatness at a relatively low temperature and pressure and without deformation. Exterior materials (Pd, Sn—Bi, Sn—Ag, Sn, Sn—Pb) 40 and 41 are plated on the lower surface of the lower lead frame 11 and the upper surface of the upper lead frame 12.

図６には、下側リードフレーム１１と上側リードフレーム１２との間に更に中間リードフレーム４２（この実施の形態では１枚であるが複数枚可能）を配置して、中央にある半導体チップ配置領域の位置を周囲より下げたリードフレームが示されている。
この場合、中間リードフレーム４２の上下の拡散接合領域４３、４４にもインサート材（例えばＡｕ、Ａｇ、Ｐｄ等の貴金属）４５、４６がめっきされている。これによって、下側リードフレーム１１、中間リードフレーム４２及び上側リードフレーム１２の接合が円滑に行われる。 In FIG. 6, an intermediate lead frame 42 (in this embodiment, one is possible but a plurality is possible) is further arranged between the lower lead frame 11 and the upper lead frame 12, and the semiconductor chip arrangement at the center is arranged. A lead frame is shown with the area position lowered from the surroundings.
In this case, insert materials (for example, noble metals such as Au, Ag, and Pd) 45 and 46 are also plated on the upper and lower diffusion bonding regions 43 and 44 of the intermediate lead frame 42. As a result, the lower lead frame 11, the intermediate lead frame 42, and the upper lead frame 12 are smoothly joined.

前記実施の形態では積層リードフレーム１０は２層であったが、更に３層以上の複数層（即ち、最下層は下側リードフレームとなる）とすることもできる。
なお、前記実施の形態においては平面化処理によってワイヤーボンディング部をリードの先端部の幅より広く確保しているが、ワイヤーボンディング部が幅方向に（横方向に）広がらないように（即ち、リードの先端部の幅と同程度に）、平面化処理の加圧力を調整することもでき、これによってリードの狭ピッチ化に対応させることができる。
また、前記実施の形態において、上側リードフレーム、下側リードフレーム及び中間リードフレームを接合する場合には、拡散接合領域に貴金属からなるインサート材を被覆するのが好ましいが、貴金属以外のインサート材（例えば、半田層）を使用する場合、リードフレームの材質又は接合環境を制御（例えば、真空又は不活性ガス）してインサート材なしで拡散接合を行う場合も本発明は適用される。また、インサート材の形成は一般的めっき法の他、スパッタリングで形成してもよく、金属箔にて形成してもよい。 In the above-described embodiment, the laminated lead frame 10 has two layers. However, the laminated lead frame 10 may have a plurality of layers of three or more layers (that is, the lowermost layer is the lower lead frame).
In the above embodiment, the wire bonding portion is secured wider than the width of the tip of the lead by the planarization process, but the wire bonding portion does not spread in the width direction (in the lateral direction) (that is, the lead The pressurizing force of the planarization process can be adjusted to the same extent as the width of the tip of the lead portion, thereby making it possible to cope with a narrow pitch of the leads.
In the above embodiment, when the upper lead frame, the lower lead frame, and the intermediate lead frame are joined, it is preferable to cover the diffusion joining region with an insert material made of noble metal. For example, when a solder layer is used, the present invention is also applied to a case where diffusion bonding is performed without an insert material by controlling the material or bonding environment of the lead frame (for example, vacuum or inert gas). In addition to the general plating method, the insert material may be formed by sputtering or metal foil.

（Ａ）〜（Ｄ）は本発明の一実施の形態に係る積層リードフレームの製造方法の説明図である。(A)-(D) are explanatory drawings of the manufacturing method of the laminated lead frame which concerns on one embodiment of this invention. 積層しようとする上側リードフレームの平面図である。It is a top view of the upper side lead frame which is going to laminate | stack. 積層しようとする下側リードフレームの平面図である。It is a top view of the lower side lead frame which is going to laminate | stack. 積層リードフレームの平面図である。It is a top view of a laminated lead frame. 本発明の他の実施の形態に係る積層リードフレーム説明図である。It is explanatory drawing of the laminated lead frame which concerns on other embodiment of this invention. 本発明の他の実施の形態に係る積層リードフレーム説明図である。It is explanatory drawing of the laminated lead frame which concerns on other embodiment of this invention. 従来例に係るリードフレームのエッチングの説明図である。It is explanatory drawing of the etching of the lead frame which concerns on a prior art example.

符号の説明Explanation of symbols

１０：積層リードフレーム、１１：下側リードフレーム、１２：上側リードフレーム、１４：半導体チップ配置領域、１５：リード、１６：フレーム枠、１７：サポートリード、１８：リード、１９：ワイヤーボンディング部、２０：領域、２０ａ：凹溝、２１：マスク、２２：スポットマスク、２３：凸部、２４：パンチ、３０：リード、３１：上側フレーム枠、３３：下側フレーム枠、３５、３５ａ：積層リードフレーム、３６、３７：拡散接合領域、３８、３９：インサート材、４０、４１：外装材、４２：中間リードフレーム、４３、４４：拡散接合領域、４５、４６：インサート材 10: Laminated lead frame, 11: Lower lead frame, 12: Upper lead frame, 14: Semiconductor chip placement area, 15: Lead, 16: Frame frame, 17: Support lead, 18: Lead, 19: Wire bonding part, 20: region, 20a: concave groove, 21: mask, 22: spot mask, 23: convex portion, 24: punch, 30: lead, 31: upper frame frame, 33: lower frame frame, 35, 35a: laminated lead Frame, 36, 37: Diffusion bonding region, 38, 39: Insert material, 40, 41: Exterior material, 42: Intermediate lead frame, 43, 44: Diffusion bonding region, 45, 46: Insert material

Claims (4)

所定形状に加工された複数枚の薄板を貼り合わせて構成され、中央の半導体チップ配置領域に指向する複数のリードの先端には薄肉化されたワイヤーボンディング部を有する積層リードフレームの製造方法において、
最下層の前記薄板に形成される前記ワイヤーボンディング部となる領域の中央に凸部を形成すると共に該領域とその基側の前記リードとの境界部に凹溝を形成するハーフエッチングを行い、前記領域にプレス加工による平面化処理を行って前記ワイヤーボンディング部を形成し、しかも、前記凸部は、前記領域の中央部にスポットマスクを行った後、該スポットマスクをエッチング中にエッチング液の勢いで剥がして形成することを特徴とする積層リードフレームの製造方法。 In a method for manufacturing a laminated lead frame, which is configured by bonding a plurality of thin plates processed into a predetermined shape and having a thinned wire bonding portion at the tip of a plurality of leads directed to a central semiconductor chip arrangement region.
Forming a convex portion in the center of the region to be the wire bonding portion formed in the thin plate at the lowest layer and performing half etching to form a concave groove at the boundary between the region and the lead on the base side, The wire bonding portion is formed by performing planarization processing by press working on the region , and the convex portion is subjected to a spot mask at the central portion of the region, and then the momentum of the etching solution during etching of the spot mask. A method for producing a laminated lead frame, comprising: 請求項１記載の積層リードフレームの製造方法において、前記スポットマスクは円形又は楕円形状で、前記リードの幅と同一幅の前記領域の幅の０．１〜０．５倍の範囲にあることを特徴とする積層リードフレームの製造方法。 2. The method of manufacturing a laminated lead frame according to claim 1 , wherein the spot mask is circular or elliptical and is in a range of 0.1 to 0.5 times the width of the region having the same width as the lead. A method for producing a laminated lead frame. 請求項１及び２のいずれか１項に記載の積層リードフレームの製造方法において、前記複数枚の薄板は拡散接合によって接合され、かつ前記薄板の拡散接合領域にはインサート材が被覆されていることを特徴とする積層リードフレームの製造方法。 3. The method for manufacturing a laminated lead frame according to claim 1 , wherein the plurality of thin plates are bonded by diffusion bonding, and an insert material is coated on the diffusion bonding region of the thin plates. A method of manufacturing a laminated lead frame characterized by the above. 請求項３記載の積層リードフレームの製造方法において、前記薄板は銅又は銅合金からなって、前記インサート材は貴金属であることを特徴とする積層リードフレームの製造方法。 4. The method of manufacturing a laminated lead frame according to claim 3 , wherein the thin plate is made of copper or a copper alloy, and the insert material is a noble metal.
JP2005019777A 2005-01-27 2005-01-27 Manufacturing method of laminated lead frame Expired - Fee Related JP4094611B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005019777A JP4094611B2 (en) 2005-01-27 2005-01-27 Manufacturing method of laminated lead frame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005019777A JP4094611B2 (en) 2005-01-27 2005-01-27 Manufacturing method of laminated lead frame

Publications (2)

Publication Number Publication Date
JP2006210594A JP2006210594A (en) 2006-08-10
JP4094611B2 true JP4094611B2 (en) 2008-06-04

Family

ID=36967103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005019777A Expired - Fee Related JP4094611B2 (en) 2005-01-27 2005-01-27 Manufacturing method of laminated lead frame

Country Status (1)

Country Link
JP (1) JP4094611B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6856497B2 (en) * 2017-01-12 2021-04-07 株式会社三井ハイテック Lead frame
JP7164804B2 (en) * 2018-06-25 2022-11-02 日亜化学工業株式会社 PACKAGE, LIGHT-EMITTING DEVICE AND MANUFACTURING METHOD THEREOF

Also Published As

Publication number Publication date
JP2006210594A (en) 2006-08-10

Similar Documents

Publication Publication Date Title
US7132733B2 (en) Semiconductor device
TWI480993B (en) Semiconductor device and method for manufacturing semiconductor device
JP4294161B2 (en) Stack package and manufacturing method thereof
TWI484611B (en) Foil based semiconductor package
JP5100967B2 (en) Lead frame, semiconductor chip package using the same, and manufacturing method thereof
US7541664B2 (en) Lead frame and semiconductor device having the lead frame
JPH04280462A (en) Lead frame and semiconductor device using this lead frame
JP6325975B2 (en) Lead frame, semiconductor device
JP2007048978A (en) Semiconductor device and method for manufacturing same
JP4094611B2 (en) Manufacturing method of laminated lead frame
JP4303699B2 (en) Semiconductor device and manufacturing method thereof
JP6083740B2 (en) Manufacturing method of lead frame for mounting semiconductor device
JPS62287657A (en) Semiconductor device
TWI718947B (en) Semiconductor packaging element and manufacturing method thereof
US20220208664A1 (en) Lead frame, method of making lead frame, and semiconductor device
JP2017135335A (en) Lead frame and semiconductor device, and method of manufacturing them
JP2007109914A (en) Manufacturing method of semiconductor device
JP2006216993A (en) Resin sealed semiconductor device
JP2007073595A (en) Manufacturing method of semiconductor device
JP5102806B2 (en) Lead frame manufacturing method, lead frame, semiconductor device manufacturing method, and semiconductor device
JPH06350009A (en) Manufacture of semiconductor device and lead frame
JP2707153B2 (en) Lead frame manufacturing method
KR100325291B1 (en) structure for LEAD in stack type semiconductor-package and method of manufacture in stack type semiconductor-package use to this LEAD
JPH0671033B2 (en) Method and jig for forming metal projection
JP2005322801A (en) Manufacturing method of hermetic seal cover

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071102

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080305

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140314

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees