JP4087652B2

JP4087652B2 - Data processing system

Info

Publication number: JP4087652B2
Application number: JP2002206861A
Authority: JP
Inventors: 宗久平; 誠多和田
Original assignee: Nippon Signal Co Ltd
Current assignee: Nippon Signal Co Ltd
Priority date: 2002-07-16
Filing date: 2002-07-16
Publication date: 2008-05-21
Anticipated expiration: 2022-07-16
Also published as: JP2004054326A

Description

【０００１】
【発明の属する技術分野】
本発明は、データバスおよびデータ処理部を二重系としたデータ処理システムに関する。
【０００２】
【従来の技術】
鉄道信号保安装置等、高い信頼性の要求されるデータ処理システムでは、データバスおよびデータ処理部を二重系として構築する場合が多い。
【０００３】
ここで、二重系として構築された従来のデータ処理システムについて、図２〜図４を参照して説明する。図２は、従来のデータ処理システム４０の回路構成を示す図、図３および図４は、データ処理システム４０におけるデータ伝送の各段階について示す図である。
【０００４】
図２に示すように、データ処理システム４０では、データ処理部としてのＣＰＵ４２ａ，４２ｂが二個設けられ、また、これらＣＰＵ４２ａ，４２ｂに対するデータの入出力線として、二つの並列なデータバス４４ａ，４４ｂが設けられている。ＣＰＵ４２ａ，４２ｂは、それぞれ、切替スイッチ４６ａ，４６ｂを介して、データバス４４ａまたは４４ｂのいずれか一方に選択的に接続される。具体的には、切替スイッチ４６ａの可動接点がＣＰＵ４２ａに接続され、二つの固定接点のうちの一方がブランチデータバス４４ａａを介してデータバス４４ａに、また他方がブランチデータバス４４ａｂを介してデータバス４４ｂに接続されている。同様に、切替スイッチ４６ｂの可動接点がＣＰＵ４２ｂに接続され、二つの固定接点のうちの一方がブランチデータバス４４ｂａを介してデータバス４４ａに、また他方がブランチデータバス４４ｂｂを介してデータバス４４ｂに接続されている。ＣＰＵ４２ａ，４２ｂは、取得したデータを対応して設けられるメモリ５６ａ，５６ｂに格納する。
【０００５】
なお、各データバス４４ａ，４４ｂには、データを一時的に保持するラッチ４８ａ，４８ｂが設けられ、またブランチデータバス４４ａａ，４４ａｂ，４４ｂａ，４４ｂｂには、それぞれ、バッファ５０ａａ，５０ａｂ，５０ｂａ，５０ｂｂが設けられている。これら四つのバッファ５０ａａ，５０ａｂ，５０ｂａ，５０ｂｂのうち、データバス４４ｂに接続されるバッファ５０ａｂ，５０ｂｂのみに、インバータが設けられている。また、ＣＰＵ４２ａおよび４２ｂのデータ入出力ポート近傍にはバス照合回路５２が接続されている。このバス照合回路５２は、ＣＰＵ４２ａおよび４２ｂに対する入出力信号の一致／不一致を確認する。
【０００６】
ここで、Ｉ／Ｏ装置５４ａ，５４ｂから、ＣＰＵ４２ａ，４２ｂに、データバス４４ａ，４４ｂの間で対をなす対照データ（データＡ，データＢ）が入力される場合のデータの流れについて、図３および図４を参照して説明する。
【０００７】
まず、図３に示すように、切替スイッチ４６ａ，４６ｂの双方がデータバス４４ａ側に接続され、対をなす対照データ（データＡ，データＢ）のうちのデータＡのみがＣＰＵ４２ａおよび４２ｂに入力される。このとき、バス照合回路５２において、ＣＰＵ４２ａおよび４２ｂに入力されたデータの一致／不一致が確認される。ＣＰＵ４２ａ，４２ｂに入力されたデータＡは、ＣＰＵ４２ａ，４２ｂに対応するメモリ５６ａ，５６ｂに、それぞれ記憶される。一方、データＢはデータＡのメモリ５６ａ，５６ｂへの格納処理が終了するまでラッチ４８ｂに保持される。
【０００８】
次いで、図４に示すように、切替スイッチ４６ａ，４６ｂの双方がデータバス４４ｂ側に接続され、ラッチ４８ｂに保持されていたデータＢがＣＰＵ４２ａおよび４２ｂに入力される。この場合も、バス照合回路５２において、ＣＰＵ４２ａおよび４２ｂに入力されたデータの一致／不一致が確認される。ＣＰＵ４２ａ，４２ｂに入力されたデータＢは、ＣＰＵ４２ａ，４２ｂに対応するメモリ５６ａ，５６ｂに、それぞれ記憶される。そして、ＣＰＵ４２ａ，４２ｂは、それぞれ、対応するメモリ５６ａ，５６ｂに記憶された対をなす対照データ（データＡおよびデータＢ）を比較し、それら（すなわちデータＡおよびデータＢ）の一致／不一致を判別する。そして、双方のＣＰＵ４２ａ，４２ｂにおいてデータＡおよびデータＢが一致したときにのみ、各ＣＰＵ４２ａ，４２ｂでデータＡ（＝データＢ）に基づく所定の処理が行われる。一方、ＣＰＵ４２ａ，４２ｂのうち少なくともいずれか一方でデータＡとデータＢとが一致しなかったときには、ＣＰＵ４２ａ，４２ｂはデータＡ（またはデータＢ）に基づく所定の処理を行わず、取得したデータに異常があったことを示すデータ伝送や信号出力（例えば表示出力あるいは音声出力等）等を行う。このように対をなす対照データ（データＡ，データＢ）の照合が二つのＣＰＵ４２ａ，４２ｂでそれぞれ行われることにより、データ伝送およびデータ処理の信頼性の向上が図られている。
【０００９】
【発明が解決しようとする課題】
ところが、上述したデータ処理システム４０では、ＣＰＵ４２ａ，４２ｂに対する割り込み処理が発生したときに、問題が生じる。これについて図５を参照して説明する。
【００１０】
いま、データＡのメモリ５６ａ，５６ｂへの格納処理が終了し、データＢがラッチ４８ｂに保持されている状況で、割り込み処理要求（割り込み要求に伴って入力される対をなす割り込み対照データを割り込みＡiおよび割り込みＢi(i=1,2,・・・,n)とする）が発生した場合について考える。メモリ５６ａ，５６ｂには、割り込み処理が開始される前の時点では、それぞれデータＡのみが格納されている。
【００１１】
データ処理システム４０では、割り込み処理が優先的に行われる。このため、Ｉ／Ｏ装置５４ａ，５４ｂより対をなす割り込みＡ１および割り込みＢ１が入力されると、図３および図４を参照して説明したのと同様に、まず、切替スイッチ４６ａ，４６ｂがデータバス４４ａ側に接続され、割り込みＡ１はＣＰＵ４２ａ，４２ｂに入力される。また、割り込みＢ１はラッチ４８ｂに入力される。このとき、ラッチ４８ｂでは、既に保持されていたデータＢに替えて（上書きされて）割り込みＢ１が保持されることになり、データＢが消失してしまう。次いで、図３および図４を参照して説明したのと同様に、切替スイッチ４６ａ，４６ｂがデータバス４４ｂ側に接続され、ラッチ４８ｂに保持された割り込みＢ１がＣＰＵ４２ａ，４２ｂに入力される。以降、同様の手順により、合計ｎ対の割り込みデータ（割り込みＡiおよび割り込みＢi）の取得および格納処理が完了すると、ＣＰＵ４２ａ，４２ｂは、割り込み処理開始前のデータＢをラッチ４８ｂから取得しようとする。しかしながら、上述したように、データＢは既に消失してしまっており、データＢを取得することができない。上述したように、ＣＰＵ４２ａ，４２ｂは、対をなす対照データを照合した結果、それらが一致しないと、そのデータに基づく処理を実行することができない。したがって、この場合、ＣＰＵ４２ａ，４２ｂはその対照データに基づく処理を実行することができない。このように、従来のデータ処理システムでは、割り込み処理において割り込み処理開始前のデータが消失してしまい、当該割り込み処理開始前のデータに基づくデータ処理が行えなくなってしまう場合があった。
【００１２】
【課題を解決するための手段】
本発明にかかるデータ処理システムは、並列な二つのデータバスと、それぞれ前記二つのデータバスの双方に接続され、それらデータバスから該二つのデータバスの間で対をなす対照データを並行して取得可能な二つのデータ処理部と、データ処理部で取得された対照データを記憶する記憶部と、を備えたデータ処理システムであって、前記二つのデータ処理部は、前記対照データを、その一方を上位ビットとし他方を下位ビットとする結合データとしてそれぞれ対応する記憶部に格納させ、格納された結合データの上位ビットのデータと下位ビットのデータとの照合を行い、前記二つのデータ処理部は、その双方で結合データの上位ビットのデータと下位ビットのデータとの一致が確認されたときにのみ対照データを有効とし、データ処理部の双方で一致の確認された対照データに基づいて所定のデータ処理を行い、該二つのデータ処理部のうち少なくともいずれか一方で結合データの上位ビットのデータと下位ビットのデータとの一致が確認されなかったときには対照データを無効として所定のデータ処理を行わない。
【００１３】
このデータ処理システムでは、データ処理部は、二つのデータバスから対をなす対照データを並行して取得してこれを記憶部に順次格納することができるので、上記従来システムのようにラッチを設ける必要がなくなる。すなわち、このデータ処理システムによれば、割り込み処理開始前にラッチで保持されていたデータが割り込み処理のデータによって上書きされるという問題を解消することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態にかかるデータ処理システムについて図面を参照して説明する。図１は、本実施形態にかかるデータ処理システム１０の回路構成図である。
【００１５】
図１に示すように、データ処理システム１０では、データ処理部としてのＣＰＵ１２ａ，１２ｂが二個設けられ、また、これらＣＰＵ１２ａ，１２ｂに対するデータの入出力線として、二つの並列なデータバス１４ａ，１４ｂが設けられている。ＣＰＵ１２ａ，１２ｂは、それぞれ、データバス１４ａまたは１４ｂの双方に接続される。具体的には、ＣＰＵ１２ａの二つの入出力ポートのうち一方がブランチデータバス１４ａａを介してデータバス１４ａに、また他方がブランチデータバス１４ａｂを介してデータバス１４ｂに接続されている。同様に、ＣＰＵ１２ｂの二つの入出力ポートのうち一方がブランチデータバス１４ｂａを介してデータバス１４ａに、また他方がブランチデータバス１４ｂｂを介してデータバス１４ｂに接続されている。ＣＰＵ１２ａ，１２ｂは、それぞれ、二つの入出力ポートから並行してデータの入出力を行うことができる。そしてＣＰＵ１２ａ，１２ｂは、各データバス１４ａ，１４ｂから取得したデータ（対をなす対照データ）を、それぞれ、記憶部としてのメモリ１６ａ，１６ｂに記憶し、記憶した対照データの照合を行う。なお、ブランチデータバス１４ａａ，１４ａｂ，１４ｂａ，１４ｂｂには、それぞれ、バッファ１８ａａ，１８ａｂ，１８ｂａ，１８ｂｂが設けられている。また、ＣＰＵ１２ａおよび１２ｂのデータ入出力ポート近傍にはバス照合回路２０が接続されている。このバス照合回路２０は、ＣＰＵ１２ａおよび１２ｂに対して同じデータバス１４ａまたは１４ｂから入力されるデータ（データＡ同士またはデータＢ同士）の一致／不一致を確認する。
【００１６】
次にこのデータ処理システム１０の動作について説明する。上述したように、各ＣＰＵ１２ａ，１２ｂは、データバス１４ａおよび１４ｂに接続される入出力ポートを別個に備えており、二つのデータバス１４ａ，１４ｂから並行してデータを取得することができる。このため各ＣＰＵ１２ａ，１２ｂは、対をなす対照データ（データＡおよびデータＢ）が、同時に到来しても、あるいは到来時間がずれていたとしても、ＣＰＵ１２ａ，１２ｂへの入力前に一時的に保持したり等することなく、それら対照データを到来した順に取り込むことができる。このため、従来システムのように（ラッチで）取り込み待機中のデータが上書きされ消失するのを防止することができる。
【００１７】
ＣＰＵ１２ａ，１２ｂは、それぞれ、取得した対照データを、対応するメモリ１６ａ，１６ｂの所定の記憶領域に格納する。この記憶領域は、データバス１４ａ，１４ｂの各々に対応して設定される。具体的には、例えば、データバス１４ａからのデータ（データＡ等）を上位ビット（例えば１６ビット）、またデータバス１４ｂからのデータ（データＢ等）を下位ビット（例えば１６ビット）として結合したデータとして記憶してもよい。
【００１８】
ＣＰＵ１２ａ，１２ｂは、それぞれ、対応するメモリ１６ａ，１６ｂに記憶された対照データ（すなわちそれぞれ取得して記憶したデータＡおよびデータＢ）についてそれらの一致／不一致を確認する（照合する）。
【００１９】
そして、双方のＣＰＵ１２ａ，１２ｂにおいて対照データが一致している（例えばデータＡとデータＢとが一致している）ことが確認されたときは、それら双方において対照データは有効とされ、ＣＰＵ１２ａ，１２ｂにおいて、それぞれ、対照データ（データＡあるいはデータＢ）に対する所定のデータ処理が行われる。なお、ＣＰＵ１２ａおよび１２ｂは、全く同じデータ処理を行う。
【００２０】
一方、ＣＰＵ１２ａ，１２ｂのうちいずれか一方で対照データが不一致である（すなわちデータＡとデータＢとが不一致である）ことが確認されたときは、それら双方において対照データは無効とされ、ＣＰＵ１２ａ，１２ｂにおいて、それぞれ、取得した対照データに異常があったことを示すデータの伝送や信号出力（例えば表示出力あるいは音声出力等）等を行う。
【００２１】
【発明の効果】
以上、説明したように、本発明にかかるデータ処理システムによれば、データ処理部は、二つのデータバスから一対の対照データを並行して取得することができるので、従来システムのようにラッチを設ける必要がなくなる。すなわち、このデータ処理システムによれば、従来システムで生じていた問題、すなわちラッチで保持されていた割り込み処理前のデータが割り込み処理のデータによって上書きされるという問題を解消することができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるデータ処理システムの回路構成および対照データの流れを示す説明図である。
【図２】従来のデータ処理システムの回路構成を示す図である。
【図３】従来のデータ処理システムにおいて一方のデータバスからデータ処理部にデータが入力される場合のデータの流れを示す説明図である。
【図４】従来のデータ処理システムにおいて他方のデータバスからデータ処理部にデータが入力される場合のデータの流れを示す説明図である。
【図５】従来のデータ処理システムにおいて割り込み処理が発生したときの割り込みデータの流れ、および当該割り込み処理によるラッチ保持データの消失を示す説明図である。
【符号の説明】
１０データ処理システム、１２ａ，１２ｂデータ処理部、１４ａ，１４ｂデータバス、１４ａａ，１４ａｂ，１４ｂａ，１４ｂｂブランチデータバス、１６ａ，１６ｂメモリ、１８ａａ，１８ａｂ，１８ｂａ，１８ｂｂバッファ、２０バス照合回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data processing system in which a data bus and a data processing unit are dual systems.
[0002]
[Prior art]
In a data processing system such as a railway signal security device that requires high reliability, the data bus and the data processing unit are often constructed as a dual system.
[0003]
Here, a conventional data processing system constructed as a dual system will be described with reference to FIGS. FIG. 2 is a diagram showing a circuit configuration of a conventional data processing system 40, and FIGS. 3 and 4 are diagrams showing each stage of data transmission in the data processing system 40.
[0004]
As shown in FIG. 2, in the data processing system 40, two CPUs 42a and 42b are provided as data processing units, and two parallel data buses 44a and 44b are used as data input / output lines for the CPUs 42a and 42b. Is provided. The CPUs 42a and 42b are selectively connected to either the data bus 44a or 44b via the changeover switches 46a and 46b, respectively. Specifically, the movable contact of the changeover switch 46a is connected to the CPU 42a, one of the two fixed contacts is connected to the data bus 44a via the branch data bus 44aa, and the other is connected to the data bus via the branch data bus 44ab. 44b. Similarly, the movable contact of the changeover switch 46b is connected to the CPU 42b, one of the two fixed contacts is connected to the data bus 44a via the branch data bus 44ba, and the other is connected to the data bus 44b via the branch data bus 44bb. It is connected. The CPUs 42a and 42b store the acquired data in the corresponding memories 56a and 56b.
[0005]
Each data bus 44a, 44b is provided with latches 48a, 48b for temporarily holding data, and the branch data buses 44aa, 44ab, 44ba, 44bb are respectively provided with buffers 50aa, 50ab, 50ba, 50bb. Is provided. Of these four buffers 50aa, 50ab, 50ba, 50bb, only the buffers 50ab, 50bb connected to the data bus 44b are provided with inverters. A bus verification circuit 52 is connected near the data input / output ports of the CPUs 42a and 42b. The bus verification circuit 52 confirms whether the input / output signals match or do not match the CPUs 42a and 42b.
[0006]
Here, the flow of data when reference data (data A, data B) paired between the data buses 44a, 44b is input from the I / O devices 54a, 54b to the CPUs 42a, 42b is shown in FIG. And with reference to FIG.
[0007]
First, as shown in FIG. 3, both of the changeover switches 46a and 46b are connected to the data bus 44a side, and only the data A of the paired reference data (data A and data B) is input to the CPUs 42a and 42b. The At this time, the bus verification circuit 52 confirms the match / mismatch of the data input to the CPUs 42a and 42b. Data A input to the CPUs 42a and 42b is stored in memories 56a and 56b corresponding to the CPUs 42a and 42b, respectively. On the other hand, the data B is held in the latch 48b until the data A is stored in the memories 56a and 56b.
[0008]
Next, as shown in FIG. 4, both the selector switches 46a and 46b are connected to the data bus 44b side, and the data B held in the latch 48b is input to the CPUs 42a and 42b. Also in this case, the bus collation circuit 52 confirms the match / mismatch of the data input to the CPUs 42a and 42b. The data B input to the CPUs 42a and 42b is stored in the memories 56a and 56b corresponding to the CPUs 42a and 42b, respectively. Then, the CPUs 42a and 42b respectively compare the paired reference data (data A and data B) stored in the corresponding memories 56a and 56b, and determine whether or not they match (that is, data A and data B). To do. Only when the data A and the data B match in both the CPUs 42a and 42b, a predetermined process based on the data A (= data B) is performed in each of the CPUs 42a and 42b. On the other hand, when data A and data B do not match in at least one of the CPUs 42a and 42b, the CPUs 42a and 42b do not perform predetermined processing based on the data A (or data B), and the acquired data is abnormal. Data transmission and signal output (for example, display output or audio output) indicating that there has been, are performed. Thus, the comparison of the reference data (data A, data B) paired is performed by the two CPUs 42a and 42b, respectively, thereby improving the reliability of data transmission and data processing.
[0009]
[Problems to be solved by the invention]
However, in the above-described data processing system 40, a problem occurs when an interrupt process for the CPUs 42a and 42b occurs. This will be described with reference to FIG.
[0010]
Now, when the storage processing of data A in the memories 56a and 56b is completed and the data B is held in the latch 48b, an interrupt processing request (a pair of interrupt reference data input in response to the interrupt request is interrupted) Consider the case where Ai and interrupt Bi (i = 1, 2,..., N) occur. Only the data A is stored in the memories 56a and 56b before the interrupt process is started.
[0011]
In the data processing system 40, interrupt processing is preferentially performed. For this reason, when a pair of interrupts A1 and B1 are input from the I / O devices 54a and 54b, first, as described with reference to FIGS. Connected to the bus 44a, the interrupt A1 is input to the CPUs 42a and 42b. The interrupt B1 is input to the latch 48b. At this time, in the latch 48b, the interrupt B1 is held instead of (overwritten) the data B that has already been held, and the data B is lost. Next, as described with reference to FIGS. 3 and 4, the selector switches 46a and 46b are connected to the data bus 44b side, and the interrupt B1 held in the latch 48b is input to the CPUs 42a and 42b. Thereafter, when acquisition and storage processing of a total of n pairs of interrupt data (interrupt Ai and interrupt Bi) are completed by the same procedure, the CPUs 42a and 42b attempt to acquire data B before the start of interrupt processing from the latch 48b. However, as described above, data B has already disappeared, and data B cannot be acquired. As described above, the CPUs 42a and 42b cannot execute processing based on the data if they do not match as a result of matching the paired reference data. Therefore, in this case, the CPUs 42a and 42b cannot execute processing based on the comparison data. As described above, in the conventional data processing system, data before the start of the interrupt process is lost in the interrupt process, and the data process based on the data before the start of the interrupt process may not be performed.
[0012]
[Means for Solving the Problems]
Data processing system according to the present invention, a parallel two data buses, connected to both of the previous SL two data buses, respectively, in parallel control data from their data bus pairs between the two data buses and two of the data processing unit capable of obtaining Te, a storage unit for storing control data obtained by the data processing unit, a data processing system having a prior SL two data processing unit, the control data , while it respectively is stored in the storage unit that corresponds to the other as the upper bits as binding data to lower bits of the row physician collated with the stored most significant bits of the combined data data and lower bit data , before Symbol two data processing unit, and enable only the control data when a match of the upper-bit data and lower bit data of the binding data were confirmed in both its data processing Both in based on a match confirmed control data performs predetermined data processing, consistent with at least either one upper-bit data and lower bit data of the binding data of the two data processing unit is confirmed when that was not in the disabled control data is not performed predetermined data processing.
[0013]
In this data processing system, the data processing unit can acquire the reference data paired from the two data buses in parallel and sequentially store them in the storage unit. Therefore, a latch is provided as in the conventional system. There is no need. That is, according to this data processing system, it is possible to solve the problem that the data held in the latch before the start of the interrupt process is overwritten by the data of the interrupt process.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
A data processing system according to an embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit configuration diagram of a data processing system 10 according to the present embodiment.
[0015]
As shown in FIG. 1, in the data processing system 10, two CPUs 12a and 12b are provided as data processing units, and two parallel data buses 14a and 14b are used as data input / output lines for the CPUs 12a and 12b. Is provided. The CPUs 12a and 12b are connected to both the data buses 14a and 14b, respectively. Specifically, one of the two input / output ports of the CPU 12a is connected to the data bus 14a via the branch data bus 14aa, and the other is connected to the data bus 14b via the branch data bus 14ab. Similarly, one of the two input / output ports of the CPU 12b is connected to the data bus 14a via the branch data bus 14ba, and the other is connected to the data bus 14b via the branch data bus 14bb. Each of the CPUs 12a and 12b can input / output data in parallel from two input / output ports. The CPUs 12a and 12b store the data (paired comparison data) acquired from the data buses 14a and 14b in the memories 16a and 16b as storage units, respectively, and collate the stored comparison data. The branch data buses 14aa, 14ab, 14ba, and 14bb are provided with buffers 18aa, 18ab, 18ba, and 18bb, respectively. A bus verification circuit 20 is connected in the vicinity of the data input / output ports of the CPUs 12a and 12b. The bus verification circuit 20 confirms the coincidence / non-coincidence of data (data A or data B) input from the same data bus 14a or 14b to the CPUs 12a and 12b.
[0016]
Next, the operation of the data processing system 10 will be described. As described above, each of the CPUs 12a and 12b has a separate input / output port connected to the data buses 14a and 14b, and can acquire data in parallel from the two data buses 14a and 14b. Therefore, the CPUs 12a and 12b temporarily hold the paired reference data (data A and data B) before they are input to the CPUs 12a and 12b even if they arrive at the same time or the arrival times are shifted. The control data can be taken in the order in which they arrived, without having to do so. For this reason, it is possible to prevent data waiting to be fetched (by latch) from being overwritten and lost as in the conventional system.
[0017]
The CPUs 12a and 12b store the acquired reference data in predetermined storage areas of the corresponding memories 16a and 16b, respectively. This storage area is set corresponding to each of the data buses 14a and 14b. Specifically, for example, data from the data bus 14a (data A, etc.) is combined as upper bits (for example, 16 bits), and data from the data bus 14b (data B, etc.) is combined as lower bits (for example, 16 bits). It may be stored as data.
[0018]
The CPUs 12a and 12b confirm (match) the matching / mismatching of the control data stored in the corresponding memories 16a and 16b (that is, data A and data B acquired and stored, respectively).
[0019]
When it is confirmed that the control data matches in both the CPUs 12a and 12b (for example, the data A and the data B match), the control data is validated in both the CPUs 12a and 12b. , Predetermined data processing is performed on the control data (data A or data B). The CPUs 12a and 12b perform exactly the same data processing.
[0020]
On the other hand, when it is confirmed that either of the CPUs 12a and 12b does not match the control data (that is, the data A and the data B do not match), the control data is invalidated in both of the CPUs 12a and 12b. In 12b, data indicating that there is an abnormality in the acquired control data, signal output (for example, display output or audio output), and the like are performed.
[0021]
【The invention's effect】
As described above, according to the data processing system of the present invention, the data processing unit can acquire a pair of reference data in parallel from the two data buses. There is no need to provide it. That is, according to this data processing system, it is possible to solve the problem that has occurred in the conventional system, that is, the problem that the data before the interrupt process held by the latch is overwritten by the data of the interrupt process.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing a circuit configuration of a data processing system and a flow of reference data according to an embodiment of the present invention.
FIG. 2 is a diagram showing a circuit configuration of a conventional data processing system.
FIG. 3 is an explanatory diagram showing a data flow when data is input from one data bus to a data processing unit in a conventional data processing system.
FIG. 4 is an explanatory diagram showing a data flow when data is input from the other data bus to the data processing unit in the conventional data processing system.
FIG. 5 is an explanatory diagram showing the flow of interrupt data when interrupt processing occurs in a conventional data processing system, and the loss of latch held data due to the interrupt processing.
[Explanation of symbols]
10 data processing system, 12a, 12b data processing unit, 14a, 14b data bus, 14aa, 14ab, 14ba, 14bb branch data bus, 16a, 16b memory, 18aa, 18ab, 18ba, 18bb buffer, 20 bus verification circuit.

Claims

並列な二つのデータバスと、
それぞれ前記二つのデータバスの双方に接続され、それらデータバスから該二つのデータバスの間で対をなす対照データを並行して取得可能な二つのデータ処理部と、
データ処理部で取得された対照データを記憶する記憶部と、
を備えたデータ処理システムであって、
前記二つのデータ処理部は、前記対照データを、その一方を上位ビットとし他方を下位ビットとする結合データとしてそれぞれ対応する記憶部に格納させ、格納された結合データの上位ビットのデータと下位ビットのデータとの照合を行い、
前記二つのデータ処理部は、その双方で結合データの上位ビットのデータと下位ビットのデータとの一致が確認されたときにのみ対照データを有効とし、データ処理部の双方で一致の確認された対照データに基づいて所定のデータ処理を行い、該二つのデータ処理部のうち少なくともいずれか一方で結合データの上位ビットのデータと下位ビットのデータとの一致が確認されなかったときには対照データを無効として所定のデータ処理を行わないことを特徴とするデータ処理システム。Two data buses in parallel,
Two data processing units connected to both of the two data buses, respectively, and capable of acquiring in parallel the control data paired between the two data buses from the data buses;
A storage unit for storing the reference data acquired by the data processing unit;
A data processing system comprising:
The two data processing unit, the control data, while it respectively is stored in the storage unit that corresponds to the other as the upper bits as binding data to lower bits, the upper bits of the stored combined data There line verification of the data and the lower bits of the data,
The two data processing unit, and enable the control data only when a match with both at the data and the lower bits of the upper bits of the combined data data of that has been confirmed, the confirmation of the match both data processing unit Predetermined data processing is performed on the basis of the reference data , and when at least one of the two data processing units does not confirm the match between the upper bit data and the lower bit data of the combined data, data processing system, characterized in that it is carried out a predetermined data processing is disabled.