JP4086046B2 - SHIFT REGISTER, DISPLAY DEVICE, IMAGING ELEMENT DRIVE DEVICE, AND IMAGING DEVICE - Google Patents
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Description
本発明は、シフトレジスタ、並びにこのシフトレジスタを含むドライバを有する表示装置及び撮像素子駆動装置、並びに撮像装置に関する。 The present invention relates to a shift register, a display device having a driver including the shift register, an imaging element driving device, and an imaging device.
近年、静止画像を記録するためのデジタルスチルカメラが普及している。このようなデジタルスチルカメラは、一般に、撮像素子で捉えた画像を表示するためのビューファインダとして機能すると共に、画像メモリに記録された画像を表示するためのディスプレイとして機能する液晶表示装置を備えている。 In recent years, digital still cameras for recording still images have become widespread. Such a digital still camera generally includes a liquid crystal display device that functions as a viewfinder for displaying an image captured by an image sensor and also functions as a display for displaying an image recorded in an image memory. Yes.
このような液晶表示装置としては、視野角の広さ、応答特性の良さなどから、アクティブマトリクスタイプのものが一般的に使用されている。アクティブマトリクスタイプの液晶表示装置の駆動には、液晶パネルにマトリクス状に配置された画素の行毎に配設されたゲートラインを選択するためのゲートドライバと、画像信号をゲートラインの1ライン単位で取り込み、取り込んだ画像信号を選択されているゲートラインに対応する画素にドレインラインを介して供給するためのドレインドライバとが必要となる。ゲートドライバ及びドレインドライバは、一般に複数のTFTから構成され、これらTFTは、そのドレインに供給された信号をゲート信号に基づいてソースに出力するが、ゲート信号の電圧値に応じて出力する電圧値が変わってしまう。 As such a liquid crystal display device, an active matrix type device is generally used because of its wide viewing angle and good response characteristics. An active matrix type liquid crystal display device is driven by a gate driver for selecting a gate line arranged for each row of pixels arranged in a matrix on a liquid crystal panel, and an image signal for each line of the gate line. And a drain driver for supplying the captured image signal to the pixel corresponding to the selected gate line via the drain line. The gate driver and the drain driver are generally composed of a plurality of TFTs, and these TFTs output a signal supplied to the drain to the source based on the gate signal, but output a voltage value according to the voltage value of the gate signal. Will change.
ゲートドライバ及びドレインドライバは、一般に、前段の信号を次段に順次伝達する多段のシフトレジスタによって構成されている。しかしながら、このようなシフトレジスタでは、従来、次段へ信号を出力する直前の部分の回路をいわゆるEE構成としなければならず、完全なオフ抵抗を得ることが困難であったため、各段からの出力電圧は、徐々に減衰してしまう。また特許文献1及び特許文献2には、複数のトランジスタで構成されている走査回路が示されている。
The gate driver and the drain driver are generally configured by a multistage shift register that sequentially transmits a signal of the previous stage to the next stage. However, in such a shift register, conventionally, the circuit immediately before outputting a signal to the next stage has to have a so-called EE configuration, and it has been difficult to obtain a complete off-resistance. The output voltage gradually decays.
デジタルスチルカメラには、また、カメラ本体に対して撮像レンズの向きを任意に変えることができるものがあり、例えば、撮像レンズを備えるレンズユニットを本体に対して回転させて撮影者側の画像を撮影できるようにするものがある。この場合、撮影者にとっては、例えば、自分の顔を液晶表示装置に表示させる場合に鏡面表示’上下反転表示又は左右反転表示)ができる。しかしながら、従来、鏡面表示を行うためには、液晶表示装置に画像を供給するコントローラにおいて、複雑な制御を行って画像データの読み出し順序を変えなければならなかった。 Some digital still cameras can arbitrarily change the orientation of the imaging lens with respect to the camera body. For example, a lens unit including an imaging lens is rotated with respect to the body to display an image on the photographer side. There are things that allow you to shoot. In this case, for the photographer, for example, when the user's face is displayed on the liquid crystal display device, the mirror display (vertically reversed display or horizontally reversed display) can be performed. However, conventionally, in order to perform mirror display, a controller that supplies an image to a liquid crystal display device has to perform complicated control to change the reading order of image data.
さらには、デジタルスチルカメラにおいて、撮影時の状況などに応じて画像の上下左右を自由に反転させた画像を液晶表示装置に表示させようとすると、画像を供給するコントローラにおいて、複雑な制御を行って画像データの読み出し順序を変えなければならなかった。
本発明は、各段において入力された信号のレベルを減衰させることなく、次段に伝達することが可能で且つS/N比の高い出力信号を出力できる、表示装置の駆動回路として好適なシフトレジスタ、表示装置、撮像素子駆動装置及び撮像装置を提供することを目的とする。 The present invention provides a shift suitable as a drive circuit for a display device that can transmit an output signal having a high S / N ratio and can be transmitted to the next stage without attenuating the level of the signal input at each stage. It is an object of the present invention to provide a register, a display device, an imaging element driving device, and an imaging device .
上記目的を達成するため、本発明のシフトレジスタは、
複数段からなるシフトレジスタであって、前記シフトレジスタの各段は、
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備え、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とする。
In order to achieve the above object, the shift register of the present invention includes:
A shift register having a plurality of stages, each stage of the shift register being
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor for draining a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during reverse operation, and is output from the other end of the current path of the third transistor in the subsequent stage. A fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A sixth transistor that supplies a control terminal of the even-numbered second transistor serving as a subsequent stage and a control terminal of the even-numbered third transistor ;
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, a signal from the outside is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor, Until the next transistor is turned on, the control terminal of the second transistor of the odd stage and the control terminal of the third transistor of the odd stage continue to be held,
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is generated by the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
It is characterized by that.
上記目的を達成するため、本発明の表示装置は、
複数段からなるシフトレジスタを備える表示装置であって、前記シフトレジスタの各段は、
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備えるシフトレジスタ、並びに
前記シフトレジスタの前記第3のトランジスタの出力に応じて表示される表示部を、
有し、
前記シフトレジスタは、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とする。
In order to achieve the above object, the display device of the present invention provides:
A display device including a shift register having a plurality of stages, each stage of the shift register includes:
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor for draining a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during reverse operation, and is output from the other end of the current path of the third transistor in the subsequent stage. A fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A shift register comprising: a sixth transistor that supplies a control terminal of the even-numbered second transistor and a control terminal of the even-numbered third transistor ; A display unit that is displayed according to the output of the third transistor,
Have
The shift register is
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, a signal from the outside is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor, Until the next transistor is turned on, the control terminal of the second transistor of the odd stage and the control terminal of the third transistor of the odd stage continue to be held,
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is generated by the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
It is characterized by that.
なお、上記表示装置において、表示部には、液晶表示パネル、エレクトロルミネッセンス表示パネル、プラズマディスプレイパネル、或いはフィールドエミッションディスプレイパネルなど、画素がマトリクス状に配置された任意のディスプレイパネルを選ぶことができる。 In the display device, an arbitrary display panel in which pixels are arranged in a matrix, such as a liquid crystal display panel, an electroluminescence display panel, a plasma display panel, or a field emission display panel, can be selected as the display unit.
上記目的を達成するため、本発明の撮像素子駆動装置は、
マトリクス状に画素が配置され、画素毎に入射した光に応じた画像信号を発生する撮像素子と、
複数段からなるシフトレジスタによって構成され、外部から供給された選択信号をシフトさせて各段から順次出力させ、該各段から出力させた選択信号によって前記撮像素子の画素をマトリクスの1ライン毎に選択する選択駆動手段と、
前記選択駆動手段によって選択されているラインの画素から発生している画像信号を取り込む信号取込手段とを備え、
前記選択駆動手段は、外部から供給された選択信号を前記シフトレジスタの最前段と最後段とのいずれかに選択して供給する選択制御手段を備え、
前記シフトレジスタは、
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備え、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とする。
In order to achieve the above object, an image sensor driving apparatus according to the present invention includes:
An image sensor in which pixels are arranged in a matrix and generates an image signal corresponding to light incident on each pixel;
A shift register having a plurality of stages shifts selection signals supplied from the outside and sequentially outputs the signals from each stage. The selection signals output from the respective stages cause the pixels of the image sensor to be arranged for each line of the matrix. Selection drive means to select;
Signal capturing means for capturing an image signal generated from a pixel of a line selected by the selection driving means;
The selection driving means includes selection control means for selecting and supplying a selection signal supplied from the outside to either the first stage or the last stage of the shift register,
The shift register is
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor for draining a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during reverse operation, and is output from the other end of the current path of the third transistor in the subsequent stage. A fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A sixth transistor that supplies a control terminal of the even-numbered second transistor serving as a subsequent stage and a control terminal of the even-numbered third transistor ;
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, a signal from the outside is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor, Until the next transistor is turned on, the control terminal of the second transistor of the odd stage and the control terminal of the third transistor of the odd stage continue to be held,
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is generated by the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
It is characterized by that.
上記目的を達成するため、本発明の撮像装置は、
マトリクス状に画素が配置されている撮像素子と、該撮像素子によって撮影された画像に対応する画像、或いは前記撮像素子によって撮影され、画像メモリに記録されている画像に対応する画像を表示する表示装置とを備え、
前記表示装置は、
マトリクス状に画素が配置された表示素子と、
複数段からなる第1のシフトレジスタによって構成され、外部から供給された選択信号をシフトさせて各段から順次出力させ、該各段から出力させた選択信号によって前記表示素子の画素をマトリクスの1ライン毎に選択する選択駆動回路と、
外部から供給された画像信号を前記表示素子の1ライン分取り込み、取り込んだ画像信号に対応する信号を前記選択駆動回路によって選択されているラインの画素にそれぞれ供給する信号駆動回路と、
前記選択駆動回路及び前記信号駆動回路を制御する制御回路とを備え、
前記選択駆動回路は、外部から供給された選択信号を前記第1のシフトレジスタの最前段と最後段とのいずれかに選択して供給する第1の選択制御手段と、各段に取り込まれた選択信号を前段にシフトさせるか後段にシフトさせるかを選択する第2の選択制御手段とを備え、
前記シフトレジスタは、
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備え、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とする。
In order to achieve the above object, an imaging apparatus of the present invention provides:
An image sensor in which pixels are arranged in a matrix, and a display that displays an image corresponding to an image captured by the image sensor or an image corresponding to an image captured by the image sensor and recorded in an image memory With the device,
The display device
A display element in which pixels are arranged in a matrix, and
The first shift register is composed of a plurality of stages. The selection signal supplied from the outside is shifted and sequentially output from each stage, and the pixels of the display element are arranged in the matrix by the selection signal output from each stage. A selection drive circuit to select for each line;
A signal drive circuit that captures an image signal supplied from the outside for one line of the display element, and supplies a signal corresponding to the captured image signal to the pixels of the line selected by the selection drive circuit;
A control circuit for controlling the selection drive circuit and the signal drive circuit,
The selection drive circuit includes a first selection control unit that selects and supplies an externally supplied selection signal to either the first stage or the last stage of the first shift register, and is fetched by each stage. Second selection control means for selecting whether to shift the selection signal to the preceding stage or to the subsequent stage,
The shift register is
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor for draining a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during reverse operation, and is output from the other end of the current path of the third transistor in the subsequent stage. A fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A sixth transistor that supplies a control terminal of the even-numbered second transistor serving as a subsequent stage and a control terminal of the even-numbered third transistor ;
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, a signal from the outside is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in the wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor; Until the next transistor is turned on, the control terminal of the second transistor of the odd stage and the control terminal of the third transistor of the odd stage continue to be held,
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is generated by the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
It is characterized by that.
上記発明によれば、前記第3のトランジスタにおいて、その電流路の他端に出力する第3または第4の信号の電位がこの他端と制御端子の間の蓄積容量にチャージされ制御端子に印加される電圧が上昇するため、第3または第4の信号を減衰することなく供給することができる。 According to the invention, in the third transistor, the potential of the third or fourth signal output to the other end of the current path is charged to the storage capacitor between the other end and the control terminal and applied to the control terminal. Since the applied voltage increases, the third or fourth signal can be supplied without being attenuated.
以下、添付図面を参照して、本発明の実施の形態について説明する。以下の第1〜第8の実施の形態では、本発明をデジタルスチルカメラに適用した場合を例として、説明する。 Embodiments of the present invention will be described below with reference to the accompanying drawings. In the following first to eighth embodiments, a case where the present invention is applied to a digital still camera will be described as an example.
[第1の実施の形態]
図1は、この実施の形態にかかるデジタルスチルカメラの外観を示す斜視図である。図示するように、このデジタルスチルカメラは、カメラ本体部1とレンズユニット部2とから構成されている。
[First Embodiment]
FIG. 1 is a perspective view showing an external appearance of a digital still camera according to this embodiment. As shown in the figure, this digital still camera is composed of a
カメラ本体部1は、その正面に表示部10と、モード設定キー12aとを備える。モード設定キー12aは、画像を撮影し、後述する画像メモリに記録する撮影モードと、記録された画像を再生する再生モードとの切り換えを行うためのキーである。表示部10は、液晶表示装置によって構成され、撮影モード(モニタリングモード)時には撮影前にレンズで捉えている画像を表示するためのビューファインダとして機能し、再生モード時には記録された画像を表示するためのディスプレイとして機能する。表示部10の構成については、詳しく後述する。
The
カメラ本体部1は、また、その上面に電源キー11と、シャッターキー12bと、「+」キー12cと、「−」キー12dと、シリアル入出力端子29とを備える。電源キー11は、スライド操作することによって、デジタルスチルカメラの電源をオン/オフするためのキーである。
The
シャッターキー12bは、撮影モード時に画像の記録を指示すると共に、再生モード時に選択内容の決定を指示するためのキーである。「+」キー12c及び「−」キー12dは、再生モード時に画像メモリに記録されている画像データから表示部10に表示するための画像データを選択したり、記録/再生時の条件設定のために用いられる。シリアル入出力端子29は、外部の装置(パーソナルコンピュータ、プリンタなど)とのデータ送信及びデータ受信を行うためのケーブルを挿入するための端子である。
The shutter key 12b is a key for instructing recording of an image in the photographing mode and instructing determination of selection contents in the reproduction mode. The “+” key 12c and the “−” key 12d are used to select image data to be displayed on the
レンズユニット部2は、撮影すべき画像を結像するレンズを図の背面側に備える。レンズユニット部2は、カメラ本体部1に結合した軸を中心に上下方向に360°回動可能に取り付けられている。
The
図2は、図1のデジタルスチルカメラの回路構成を示すブロック図である。図示するように、このデジタルスチルカメラの回路は、表示部10と、キー入力部12と、CCD(Charge Coupled Device)21と、サンプルホールド回路22と、A/D(アナログ−デジタル)変換器23と、垂直ドライバ24と、タイミングジェネレータ25と、カラープロセス回路26と、DMA(Direct Memory Access)コントローラ27と、DRAM(Dynamic Random Access Memory)28と、シリアル入出力端子29と、記録用メモリ30と、CPU(Central Processing Unit)31と、画像圧縮伸長回路32と、VRAMコントローラ33と、VRAM(Video Random Access Memory)34と、デジタルビデオエンコーダ35と、ROM(Read Only Memory)36とを備えている。
FIG. 2 is a block diagram showing a circuit configuration of the digital still camera of FIG. As shown in the figure, the circuit of this digital still camera includes a
これらのうちで、DMAコントローラ27と、記録用メモリ30と、CPU31と、画像圧縮伸長回路32と、VRAMコントローラ33と、ROM36とは、データバス40を介して互いに接続されている。
Among these, the
キー入力部12は、上記したモード設定キー12aと、シャッターキー12bと、「+」キー12cと、「−」キー12dとからなるものであり、各キーの操作に応じたコマンドをCPU31に投入する。CCD21は、マトリクス状に配置された複数の画素のそれぞれにおいて、レンズによって結像された光を受光し、受光した光の強度によって電荷を蓄積する。CPU31は、ROM36に格納されたプログラムを実行し、この回路の各部を制御する。シリアル入出力端子29は、CPU31が外部機器との間でデータをシリアル転送するための入出力端子である。
The
以下、上記回路の動作について簡単に説明する。まず、撮影モード時の動作について説明する。撮影モードには、撮影した画像を表示部10にて表示するモニタリングモードと、撮影した画像を画像データとして記録用メモリ30に記録する画像記録モードとの2つのモードがある。
The operation of the above circuit will be briefly described below. First, the operation in the shooting mode will be described. The shooting mode includes two modes: a monitoring mode in which a captured image is displayed on the
モニタリングモードにおいては、CPU31は、予め設定された撮像周期毎にタイミングジェネレータ25及びカラープロセス回路26を制御してCCD21を駆動し、各画素において受光した光量に応じた電荷を蓄積させる。CCD21は、垂直ドライバ24から供給された駆動信号Spに基づいて、各画素に蓄積された電荷に応じた電気信号Seを、サンプルホールド回路22に順次出力する。
In the monitoring mode, the
サンプルホールド回路22は、この電気信号Seのうちの実効部分Se’をA/D変換器23に出力する。A/D変換器23は、実効部分Se’をデジタルデータSdに変換し、カラープロセス回路26に出力する。カラープロセス回路26は、デジタルデータSdに基づいて輝度/色差デジタルデータであるYUVデータを生成し、DMAコントローラ27に出力する。DMAコントローラ27は、YUVデータをDRAM28に順次書き込んでいく。
The
CPU31は、1フレーム分のYUVデータがDRAM28に書き込まれる毎に、DMAコントローラ27を制御して、1フレーム分のYUVデータをDRAM28からVRAMコントローラ33に転送させ、VRAM34に書き込ませる。また、デジタルビデオエンコーダ35は、一定周期毎にVRAMコントローラ33を介してVRAM34から1フレーム分のYUVデータを線順次で読み出し、読み出したYUVデータに基づいてアナログビデオ信号Saを生成して表示部10に出力する。
The
一方、画像記録モードにおいては、CCD21が上述したようにサンプルホールド回路22に電気信号Seを順次出力している状態で操作者がシャッターキー12bを押すと、シャッターキー12bからのコマンドに従って、CPU31は、タイミングジェネレータ25及びカラープロセス回路26を制御し、1フレーム分のYUVデータの転送が終了した時点においてカラープロセス回路26からのYUVデータの転送を停止させる。
On the other hand, in the image recording mode, when the operator presses the shutter key 12b while the
YUVデータの転送が停止されるまでの1フレーム分の電気信号Seはモニタリングモードの場合と同様に、サンプルホールド回路22、A/D変換器23、及びカラープロセス回路26を介してYUVデータに変換され、DRAM28に書き込まれる。CPU31は、DMAコントローラ27を制御してDRAM28に書き込まれているYUVデータを画像圧縮伸長回路32に入力させる。画像圧縮伸長回路32は、JPEG(Joint Photographic Experts Group)などの方式でYUVデータを圧縮し、記録用メモリ30に保存する。
The electrical signal Se for one frame until the transfer of YUV data is stopped is converted into YUV data via the
この圧縮されたデータの記録メモリ30への保存が終了した後、CPU31は、タイミングジェネレータ25及びカラープロセス回路26を再び起動する。これにより、デジタルスチルカメラのモードは、画像記録モードからモニタリングモードに自動的に戻る。
After the storage of the compressed data in the
また、再生モードでは、キー入力部12の各キー12a〜12dに対する操作に応じて、CPU31は、記録用メモリ30に保存されている圧縮されたデータを画像圧縮伸長回路32に伸長させる。CPU31は、さらに、DMAコントローラ27を制御して、画像圧縮伸長回路32で伸長された1フレーム分のYUVデータを画像圧縮伸長回路32からVRAMコントローラ33に転送させ、VRAM34に書き込ませる。
In the playback mode, the
デジタルビデオエンコーダ35は、VRAM34に書き込まれた1フレーム分のYUVを線順次で読み出し、読み出したYUVデータに基づいてアナログビデオ信号Saを生成する。そして、デジタルビデオエンコーダ35は、生成したアナログビデオ信号Saを表示部10に供給する。なお、画像記録モードで画像の撮影を終了し、記録用メモリ30に圧縮されたデータが記録された後、デジタルスチルカメラの動作モードが画像記録モードから再生モードに切り替わり、表示部10にその撮影された画像を表示してもよい。
The
以下、図1、図2の表示部10の構成について、図3のブロック図を参照して詳しく説明する。表示部10は、液晶表示装置によって構成されるもので、図3に示すように、クロマ回路111と、位相比較器112と、レベルシフタ113と、液晶コントローラ101と、液晶パネル102と、ゲートドライバ103と、ドレインドライバ104とを備える。
Hereinafter, the configuration of the
クロマ回路111は、モニタリングモード及び画像記録モードのいずれ場合においても、デジタルビデオエンコーダ35から出力されたアナログビデオ信号Saに基づいてアナログRGB信号SR1,SG1,SB1を生成する。なお、アナログビデオ信号SR1,SG1,SB1は、液晶パネル102の視覚特性に合わせてガンマ補正がされている。クロマ回路111は、後述するコモン電圧VCOMも発生する。クロマ回路111は、また、同期分離処理を行ってアナログビデオ信号Saから垂直同期信号VDと水平同期信号HDとを分離し、それぞれ位相比較器112と液晶コントローラ101とに供給する。
The
レベルシフタ113は、液晶パネル102の液晶を交流駆動するため、及び表示される画像の明るさを調整するため、クロマ回路111が生成されたアナログRGB信号SR1,SG1,SB1の極性を1ラインまたは1フレーム毎に反転し、また、振幅を制御して、レベルシフト処理されたアナログRGB信号SR2,SG2,SB2を出力する。
The
液晶コントローラ101は、発振回路を内蔵し、クロマ回路111から供給された垂直同期信号VDにより垂直方向の同期をとる。液晶コントローラ101は、位相比較信号CKHに基づく位相比較器112の出力によりPLL(Phase Locked Loop)を構成し、構成したPLLと水平同期信号HDとに基づいて水平方向の同期をとる。液晶コントローラ101は、また、極性反転制御用信号CKFをレベルシフタ113に出力し、ドレインドライバ104に制御信号群DCNTを出力し、ゲートドライバ103に制御信号群GCNTを出力する。
The
ゲートドライバ103に供給される制御信号群GCNTは、後述する信号Φ1、Φ2、CK1、¬CK1(¬は、論理否定を表す。以下、同じ)及びstart信号INを含む。
The control signal group GCNT supplied to the
液晶パネル102は、(m×n)個の画素によって構成されるアクティブマトリクス方式のものであり、一対の基板間に液晶を封入することによって構成されている。液晶パネル102の一方の基板には、クロマ回路111で生成され、ACレベル増幅及びDCレベル増幅されたコモン電圧VCOM(VCOMはその値を経時的に変位しても可)が印加されている共通電極が形成されている。
The
液晶パネル102の他方の基板には、画素に対応する画素電極と半導体層をアモルファスシリコンまたはポリシリコンで構成した薄膜トランジスタ(TFT)102aとがマトリクス状に形成されている。液晶パネル102の他方の基板には、画素電極の間にn本のゲートラインGL1〜GLnとm本のドレインラインDL1〜DLmとがそれぞれ直交して形成されて、ゲートラインGL1〜GLnと平行してキャパシタラインCL1〜CLnが設けられている。また、液晶パネル102の他方の基板には、アナログRGB信号SR2,SG2,SB2のそれぞれに対応する赤(R)、緑(G)、青(B)のカラーフィルタが所定の配列で形成されている。
On the other substrate of the
液晶パネル102の等価回路図を図3に示す。TFT102aのゲートはゲートラインGLに、ドレインはドレインラインDLに、ソースは画素電極にそれぞれ接続されている。画素容量102bは、画素電極、共通電極及びその間に封入されている液晶とで構成される。ドレインラインDLからの表示信号は、選択されているゲートラインGLに対応するTFT102aを介して画素容量102bに書き込まれる。画素容量102bに書き込まれた表示信号に従って画素容量102bを構成する液晶の配向状態が制御され、配向状態によって液晶を透過する光の量が変化することによって、液晶パネル102は画像を表示する。
An equivalent circuit diagram of the
キャパシタ102cは、キャパシタラインCL1〜CLn、それに重なるゲート絶縁膜及び画素電極から構成される。キャパシタラインCL1〜CLnには、キャパシタ電圧VCSが常時印加されている。そして、全ての共通電極にはライン毎に可変のコモン電圧VCOMが常時印加されている。
The
ゲートドライバ103は、液晶パネルの垂直方向の画素数に対応するn段構成のシフトレジスタによって構成され、液晶コントローラ101から供給される制御信号群GCNT中の信号Φ1、Φ2、CK1、¬CK1及びstart信号INに従って、ゲートラインGL1〜GLnのいずれかを順次選択して、アクティブ(ハイレベル)にする。ゲートドライバ103の構成については、詳しく後述する。
The
ドレインドライバ104は、図4に示すように、シフトレジスタ104aと、レベルシフタ104bと、サンプルホールドバッファー104cと、マルチプレクサー104dとから構成される。
As shown in FIG. 4, the
シフトレジスタ104aは、液晶パネル102の水平方向の画素数に対応するm段構成のもので、制御信号群DCNTに含まれるクロック信号CLK、反転クロック信号¬CLK及びスタート信号INDが入力されてアナログRGB信号のサンプリングを行うためのサンプリング信号を生成する。レベルシフタ104bは、サンプリング信号をサンプルホールドバッファー104cの動作レベルに変換するための回路である。
The
マルチプレクサー104dは、制御信号群DCNTのうちの配列信号ARに基づいてレベルシフタ113からのアナログビデオ信号SR2,SG2,SB2を各ラインの画素のRGB配列に応じた順番に整列させて出力する。サンプルホールドバッファー104cは、レベルシフタ104bからのサンプリング信号に基づいてアナログビデオ信号SR2,SG2,SB2をサンプルホールドし、バッファで増幅させてドレインラインDL1〜DLmに出力する。
The
以下、図3のゲートドライバ103について、図5の回路図を参照して詳しく説明する。ゲートドライバ103の各段RS3(i)(i=1,2,・・・,n、ただしnは正の整数)は、5つのnチャネルMOS型電界効果トランジスタ(以下、n−MOSという)201、202、203、205、206を備える。n−MOS201、202,203、205、206の半導体層は、アモルファスシリコン或いはポリシリコンによって構成されている。n−MOS201、202、203、205、206は、表示部10のTFT102aと一括して形成されてもよい。
Hereinafter, the
但し、ゲートドライバ103の奇数段RS1(i)(i=1,3,・・・)と偶数段RS1(i)(i=2,4,・・・)とでは、n−MOS201のゲート及びn−MOS205のドレインに印加される信号が互いに異なる。すなわち、奇数段においては、n−MOS201のゲートには信号Φ1が、n−MOS205のドレインには信号CK1が、それぞれ印加される。偶数段においては、n−MOS201のゲートには信号Φ2が、n−MOS205のドレインには信号¬CK1が、それぞれ印加される。
However, in the odd-numbered stages RS1 (i) (i = 1, 3,...) And the even-numbered stages RS1 (i) (i = 2, 4,...) Of the
なお、信号Φ1は信号CK1がローレベルのとき、信号Φ2は信号CK1がハイレベル(すなわち、信号¬CK1がローレベル)のとき、それぞれ交互に立ち上がり、奇数段のn−MOS201のゲートと偶数段のn−MOS201のゲートとに印加される。
The signal Φ1 rises alternately when the signal CK1 is at a low level, and the signal Φ2 alternately rises when the signal CK1 is at a high level (ie, the signal ¬CK1 is at a low level), and the gates of the odd-numbered n-
以下、第1段RS1(1)を例として、奇数段RS1(1)の構成及び機能について、説明する。シフトレジスタの第1段RS1(1)において、n−MOS201のゲートには、信号Φ1が印加され、ドレインには、start信号INが印加される。n−MOS201のゲートがオン時にドレイン−ソース間を流れる電流によってn−MOS201のソースとn−MOS202、205のゲートとの間の配線にそれぞれ形成されている配線容量C2、C5がチャージされる。配線容量C2、C5は、n−MOS201がオフされた後、次に信号Φ1が印加されてn−MOS201がオンされるまでハイレベルに保持される。
Hereinafter, the configuration and function of the odd-numbered stage RS1 (1) will be described using the first stage RS1 (1) as an example. In the first stage RS1 (1) of the shift register, the signal Φ1 is applied to the gate of the n-
n−MOS203のゲートとドレインには、基準電圧Vddが印加されており、n−MOS203は常にオン状態となっている。配線容量C2がチャージされておらず、n−MOS202がオフされているときに、n−MOS206のゲートとの間の配線に形成されている配線容量C6に基準電圧Vddがチャージされる。配線容量C2がチャージされると、n−MOS202がオンされ、n−MOS202のドレイン−ソース間に貫通電流が流れる。このとき、n−MOS202、203は、EE型構成としているため、n−MOS203は完全オフ抵抗とならないため、配線容量C6が完全にディスチャージされることとはならない場合があるが、n−MOS206の閾値電圧Vthより充分低い電圧となる。
A reference voltage Vdd is applied to the gate and drain of the n-
n−MOS205のドレインには、信号CK1が供給されており、信号CK1がハイレベルのとき、2段目のn−MOS201のドレインとの間の配線に形成されている配線容量C1をチャージする。これにより、第1段RS1(1)の出力端子OT1からハイレベルの出力信号OUT1が出力される。
The signal CK1 is supplied to the drain of the n-
このとき、信号Φ1がローレベルのためn−MOS201はオフ状態であるので、配線容量C5は、start信号INによりチャージされている状態が保持されている。n−MOS205は、出力端子OT1に出力することによりそのゲートとソースとの間の蓄積容量が増大し、この増大にしたがってn−MOS205のゲート電圧は、そのドレイン−ソース間を流れる電流が飽和電流になるまでチャージアップされる。そして、n−MOS205のゲート電圧の上昇に伴い出力信号OUT1の電位が上昇され、n−MOS205が完全オン抵抗になり、信号CK1のレベルが、そのまま出力信号OUT1のレベルとしてほとんど減衰することなく出力される。そして、出力信号OUT1が出力されている間に次段のn−MOS201のゲートに信号Φ2が印加され、次段の配線容量C2、C5をチャージする。信号CK1がハイレベルからローレベルに変化すると、出力端子OT1から出力される第1段の出力信号OUT1もローレベルとなる。
At this time, since the signal Φ1 is at a low level, the n-
偶数段RS1(i)については、信号Φ1を信号Φ2に、信号CK1を¬CK1に、信号¬CK1をCK1にそれぞれ入れ替えれば、奇数段RS3(1)と実質的に同一である。但し、2段目以降(偶数段、奇数段とも)の段RS1(i)のn−MOS201には、前段の出力信号OUT1〜OUT(n−1)が供給される。このように各段のn−MOS205のゲート電圧は、n−MOS201、205間で保持された配線容量C5と、信号CK1または¬CK1と、により飽和されるため、出力信号OUT1〜OUTnが逓減することはない。
The even stage RS1 (i) is substantially the same as the odd stage RS3 (1) if the signal Φ1 is replaced with the signal Φ2, the signal CK1 is replaced with ¬CK1, and the signal ¬CK1 is replaced with CK1. However, the output signals OUT1 to OUT (n−1) of the previous stage are supplied to the n-
なお、配線容量C2、C5は、次に信号Φ1(奇数段の場合)、信号Φ2(偶数段の場合)がハイレベルになったときに、n−MOS201及び前段のn−MOS206を介してディスチャージされる。以降、各段RS(i)の配線容量C2、C5は、次の垂直期間内での同一の水平期間において信号Φ1または信号Φ2がハイレベルになるまでは、チャージされることはなく、配線容量C6がディスチャージされることはない。これにより、そのときまでn−MOS206がオンされたままとなるため、信号CK1または信号¬CK1がハイレベルとなっても、配線容量C1がディスチャージされることはなく、出力端子OT1,OT2,・・・から出力される出力信号OUT1,OUT2,・・・がハイレベルになることはない。
The wiring capacitors C2 and C5 are discharged via the n-
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。モード設定キー12aにより、デジタルスチルカメラのモードが撮影モード(モニタリングモード及び画像記録モード)に設定されている場合には、レンズによって結像された画像に応じてCCD21の各画素に電荷が蓄積される。CCD21は、垂直ドライバ24から供給される駆動信号に従って、各画素に蓄積した電荷に対応する電気信号Seを生成し、サンプルホールド回路22に順次供給する。
The operation of the digital still camera according to this embodiment will be described below. When the mode of the digital still camera is set to the photographing mode (monitoring mode and image recording mode) by the mode setting key 12a, charges are accumulated in each pixel of the
この電気信号Seのうちの実効部分のアナログ電気信号Se’が、サンプルホールド回路22からA/D変換器23に入力され、A/D変換器23によってデジタルデータSdに変換されてカラープロセス回路26に供給される。カラープロセス回路26では、デジタルデータSdから輝度/色差デジタルデータであるYUVデータが生成され、DMAコントローラ27に供給される。そして、DMAコントローラ27は、YUVデータをDRAM28に順次書き込んでいく。
The analog electric signal Se ′ of the effective portion of the electric signal Se is input from the sample and hold
1フレーム分のYUVデータが書き込まれると、CPU31により制御されたDMAコントローラ27が、その1フレーム毎のYUVデータをDRAM28からVRAMコントローラ33を介してVRAM34に転送する。さらに、デジタルビデオエンコーダ35が、一定周期毎にVRAMコントローラ33を介してVRAM34から1フレーム分のYUVデータを線順次で読み出し、アナログビデオ信号Saを生成して表示部10に出力する。このとき、表示部10は、後述するように動作して、レンズで捉えている画像を表示することとなる。
When YUV data for one frame is written, the
ここで、ユーザによってシャッターキー12bが操作されると、対応するコマンドに応答したCPU31の制御によりタイミングジェネレータ25及びカラープロセス回路26の転送動作が停止される。最後の1フレーム分の電気信号Seが、サンプルホールド回路22、A/D変換器23、及びカラープロセス回路26を通じてYUVデータに変換され、DRAM28に書き込まれる。この1フレーム分のYUVデータは、DMAコントローラ27によって画像圧縮伸長回路32に入力され、圧縮される。そして、圧縮されたデータが記録用メモリ30に保存される。
Here, when the shutter key 12b is operated by the user, the transfer operation of the
一方、モード設定キー12aによりデジタルスチルカメラのモードが再生モードに設定されている場合には、CPU31は、DMAコントローラ27を制御して、「+」キー12cまたは「−」キー12dの操作によって指示された圧縮データを記録用メモリ30から画像圧縮伸長回路32に転送させる。そして、この圧縮データが画像圧縮伸長回路32によって伸長され、VRAMコントローラ33の制御によりVRAM34に書き込まれる。VRAM34に書き込まれたYUVデータに基づいて、デジタルビデオエンコーダ35によりアナログビデオ信号Saが生成され、表示部10に出力される。このとき、表示部10は、後述するように動作して、「+」キー12cまたは「−」キー12dの操作により選択された記録されている画像を表示することとなる。
On the other hand, when the mode of the digital still camera is set to the playback mode by the mode setting key 12a, the
上記の撮影モード、再生モードのいずれに動作モードが設定されている場合にも、表示部10においては、アナログビデオ信号Saは、クロマ回路111に入力され、クロマ回路111によってガンマ補正されたアナログRGB信号SR1,SG1,SB1と、垂直同期信号VD及び水平同期信号HDとに分離される。位相比較器112は、クロマ回路111からの水平同期信号HD及び液晶コントローラ101からの位相比較信号CKHによって水平方向のタイミングを測り、所定のタイミング信号を液晶コントローラ101に出力する。
Regardless of the shooting mode or the playback mode, the analog video signal Sa is input to the
液晶コントローラ101は、このタイミング信号及び垂直同期信号VDに応じて、ドレインドライバ104に制御信号群DCNTを出力し、ゲートドライバ103に制御信号群GCNTを出力し、さらに極性反転制御用信号CKFをレベルシフタ113に出力する。この極性反転制御用信号CKFに従って、クロマ回路111から出力されたアナログビデオ信号SR1,SG1,SB1は、レベルシフタ113により1ラインまたは1フレーム毎に極性反転される。この適宜極性を反転されたアナログビデオ信号SR2,SG2,SB2は、制御信号群DCNTに従ってドレインドライバ104に入力される。
The
ここで、液晶コントローラ101が生成する制御信号群GCNTには、start信号IN、信号Φ1、Φ2、CK1、¬CK1が含まれ、それぞれ後述するタイミングチャートに示すタイミングでゲートドライバ103に供給される。液晶コントローラ101が生成した制御信号群GCNT中のstart信号INがゲートドライバ103に供給されることによって、ゲートドライバ103が動作を開始する。
Here, the control signal group GCNT generated by the
図6は、ゲートドライバ103の動作を示すタイミングチャートである。タイミングT0からT1の間、ハイレベルのstart信号INが液晶コントローラ101から第1段のn−MOS201のドレインに供給される。次に、タイミングT0からT1の間の一定の期間、信号Φ1が立ち上がり、奇数段のn−MOS201をオンする。これにより、第1段の配線容量C2、C5がチャージされ、その信号レベルがハイレベルとなる。
FIG. 6 is a timing chart showing the operation of the
このとき、第1段のn−MOS202のゲートの電位がハイレベルとなり、第1段のn−MOS202がオンする。第1段のn−MOS202がオフのとき、第1段のn−MOS203を介して供給されている基準電圧Vddによって配線容量C6の信号レベルはハイレベルとなっているが、第1段のn−MOS202がオンすることによって第1段のn−MOS203を介して供給されている基準電圧Vddがグラウンドに落とされる。すなわち、第1段の配線容量C6に蓄積されていたチャージがディスチャージされ、その信号レベルがローレベルとなり、第1段のn−MOS206がオフする。
At this time, the potential of the gate of the first-stage n-
また、同時に第1段のn−MOS205のゲートの電位がハイレベルとなり、第1段のn−MOS205もオンする。このように、第1段の配線容量C2、C5の信号レベルがハイレベル、配線容量C6の信号レベルがローレベルとなっている状態は、次にタイミングT2からT3の間で信号Φ1が立ち上がって、第1段のn−MOS201を介して配線容量C2、C5がディスチャージされるまで続く。
At the same time, the potential of the gate of the first-stage n-
次に、タイミングT1において、信号CK1がハイレベルとなり、同時に信号¬CK1がローレベルとなる。ここで、第1段のn−MOS205がオン、第1段のn−MOS206がオフとなっていることから、第1段の出力端子OT1からハイレベルの出力信号OUT1が出力されると共に、第2段のn−MOS201のドレインに供給される。ここで信号CK1のハイレベルの電圧をVHとすると、第1段のn−MOS205のゲート電圧は出力信号OUT1の昇圧とともに上昇され、第1段のn−MOS205に流れるドレイン電流は飽和され、ほとんど減衰されることなく出力信号OUT1は電圧VHとなる。出力信号OUT1は、タイミングT2で信号CK1がローレベルに変化すると、ローレベルとなる。
Next, at timing T1, the signal CK1 becomes high level, and at the same time, the signal ¬CK1 becomes low level. Here, since the first-stage n-
一方、タイミングT0からT1の間で、信号Φ1が立ち上がっても、奇数段でも第3段以降のn−MOS201のドレインにはハイレベルの信号が供給されていないため、第3段以降の奇数段の配線容量C2、C5がこのときチャージされることはない。従って、奇数段でも第3段以降では、出力信号OUT3,5,・・・は、ローレベルのままである。次に、タイミングT1からT2の間の一定の期間、信号Φ2が立ち上がり、偶数段のn−MOS201をオンする。これにより、出力信号OUT1が第2段の配線容量C2、C5にもチャージされ、その信号レベルがハイレベルとなる。
On the other hand, even if the signal Φ1 rises between the timings T0 and T1, a high-level signal is not supplied to the drains of the n-
このとき、第2段のn−MOS202のゲートの電位がハイレベルとなり、第2段のn−MOS202がオンする。第2段のn−MOS202がオフのとき、第2段のn−MOS203を介して供給されている基準電圧Vddによって配線容量C6の信号レベルはハイレベルとなっているが、第2段のn−MOS202がオンすることによって第2段のn−MOS203を介して供給されている基準電圧Vddがグラウンドに落とされる。すなわち、第2段の配線容量C6がディスチャージされ、その信号レベルがローレベルとなり、第2段のn−MOS206がオフする。
At this time, the potential of the gate of the second-stage n-
また、同時に第2段のn−MOS205のゲートの電位がハイレベルとなり、第2段のn−MOS205もオンする。このように、第2段の配線容量C2、C5の信号レベルがハイレベル、配線容量C6の信号レベルがローレベルとなっている状態は、次にタイミングT3からT4の間で信号Φ2が立ち上がって、第2段のn−MOS201及び第1段のn−MOS206を介して第2段の配線容量C2、C5がディスチャージされるまで続く。
At the same time, the potential of the gate of the second-stage n-
次に、タイミングT2において、信号CK1がローレベルとなり、同時に信号¬CK1がハイレベルとなる。ここで、第2段のn−MOS205がオン、第2段のn−MOS206がオフとなっていることから、第2段の出力端子OT2からハイレベルの出力信号OUT2が出力されると共に、第3段のn−MOS201のドレインに供給される。ここで信号¬CK1のハイレベルの電圧をVHとすると、第2段の配線容量C5により保持されていた第2段のn−MOS205のゲート電圧は出力信号OUT2の昇圧とともに上昇され、第2段のn−MOS205に流れるドレイン電流は飽和され、ほとんど減衰されることなく出力信号OUT2は電圧VHとなる。出力信号OUT2は、タイミングT3で信号CK1がローレベルとなると、ローレベルになる。
Next, at timing T2, the signal CK1 becomes low level, and at the same time, the signal ¬CK1 becomes high level. Here, since the second-stage n-
一方、タイミングT1からT2の間で、信号Φ2が立ち上がっても、偶数段でも第4段以降のn−MOS201のドレインにはハイレベルの信号が供給されていないため、配線容量C2、C5がチャージされることはない。従って、偶数段でも第4段以降では、出力信号OUT4,6,・・・は、ローレベルのままである。
On the other hand, even if the signal Φ2 rises between the timings T1 and T2, since the high level signal is not supplied to the drains of the n-
以下、同様にして、タイミングT(n+1)まで第1段の出力端子OT1の出力信号OUT1から第n段の出力端子OTnの出力信号OUTnのいずれかが順次ハイレベルとなって出力される。出力信号OUT1〜OUTnのうちハイレベルとなっているものに対応して、ゲートラインGL1〜GLnが選択される。そして、次の垂直期間のタイミングT0で同様にして液晶コントローラ101からstart信号INが供給され、同様の処理が繰り返される。
Similarly, any one of the output signal OUT1 of the first-stage output terminal OT1 to the output signal OUTn of the n-th output terminal OTn is sequentially set to the high level until the timing T (n + 1). The gate lines GL1 to GLn are selected corresponding to the output signals OUT1 to OUTn that are at the high level. Then, at the timing T0 of the next vertical period, the start signal IN is similarly supplied from the
なお、1垂直期間内において、すでに出力信号OUTiがハイレベルとなる期間を過ぎた段RS1(i)では、信号Φ1またはΦ2が立ち上がっても、n−MOS201のゲートにハイレベルの信号が供給されることはない。すなわち、1垂直期間内においては、ゲートラインGL1〜GLnは、いずれか1本ずつが順次選択されることとなる。
Note that in the stage RS1 (i) in which the output signal OUTi has already passed a high level within one vertical period, a high level signal is supplied to the gate of the n-
また、ゲートドライバ103によって、ゲートラインGL1〜GLnのいずれか1つが選択されている期間(1水平期間)に、液晶コントローラ101が生成した制御信号群DCNTに従って、ドレインドライバ104は、次のようにして動作する。
In addition, the
液晶コントローラ101からは、クロック信号CLKが順次供給され、このとき、ゲートラインGL1本毎に出力されるスタート信号INDにより各段にサンプリング信号が転送される。転送されたサンプリング信号は、レベルシフタ104bにより動作レベルに変換し、順次出力される。アナログビデオ信号SR2,SG2,SB2は、マルチプレクサー104dにパラで入力され、制御信号群DCNTのうちの配列信号ARに基づいて各ラインの画素のRGB配列に応じた順番に整列させて出力される。マルチプレクサー104dから出力されたアナログビデオ信号SR2,SG2,SB2は、レベルシフタ104bからのサンプリング信号に応じてサンプルホールドバッファー104c内で順次サンプリングされ、内部のバッファーを介してドレインラインDL1〜DLmに並列して出力される。
A clock signal CLK is sequentially supplied from the
ドレインラインDL1〜DLmにそれぞれ供給された表示信号は、ゲートドライバ103による選択に従ってオンされているTFT102aを介して画素容量102bに書き込み、1水平期間の間保持される。
The display signals supplied to the drain lines DL1 to DLm are written to the
表示部10は、以上のような動作を繰り返すことによって、液晶パネル102の各画素の画素容量102bに表示信号を書き込んでいく。この表示信号に応じて液晶の配向状態が変化し、「暗」または「明」で各画素が表されている画像が液晶パネル102に表示される。
The
以上説明したように、この実施の形態では、表示部10が有するゲートドライバ103中の各段RS1(i)において、次段の直前をいわゆるEE構成としていない。このため、信号CK1及び¬CK1のハイレベルを、ほぼそのまま出力信号OUT1〜OUTnとして出力することができる。このため、ゲートラインGL1〜GLnに出力されるゲート電圧が逓減することなくTFT102aに出力できるため、TFT102aのゲート電圧の変位に起因されるTFT102aのドレイン電流の変位に基づく不良表示が発生することを防止できる。
As described above, in this embodiment, in each stage RS1 (i) in the
[第2の実施の形態]
この実施の形態にかかるデジタルスチルカメラの外観及び回路構成は、第1の実施の形態のものと実質的に同一である。但し、この実施の形態のデジタルスチルカメラにおいては、液晶コントローラ101からゲートドライバに供給される制御信号群GCNTに信号¬CK1の代わりに信号CK2が含まれており、信号CK2は、ゲートドライバ103の偶数段RS1(i)(i=2,4,6,・・・,n−1またはn)のn−MOS205のドレインに供給されている。
[Second Embodiment]
The appearance and circuit configuration of the digital still camera according to this embodiment are substantially the same as those of the first embodiment. However, in the digital still camera of this embodiment, the control signal group GCNT supplied from the
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。この実施の形態では、液晶コントローラ101が制御信号群GCNTに含まれる信号として信号CK2を発生することと、制御信号群GCNTに含まれる信号の違いによりゲートドライバ103の動作が、第1の実施の形態のものと異なる。
The operation of the digital still camera according to this embodiment will be described below. In this embodiment, the
図7は、この実施の形態におけるゲートドライバ103の動作を示すタイミングチャートである。
FIG. 7 is a timing chart showing the operation of the
この動作は、図6のタイミングチャートを参照して説明した第1の実施の形態のものとほぼ同様である。タイミングT’1からT’2の間において、信号CK1がハイレベルとなっている期間が1水平期間1Hに達しておらず、第1段の出力信号OUT1がハイレベルとなる期間も、信号CK1がハイレベルとなっている期間に限られる。第3段目以降の奇数段も同様である。
This operation is almost the same as that of the first embodiment described with reference to the timing chart of FIG. Between the timings T′1 and T′2, the period in which the signal CK1 is at the high level does not reach one
第2段においては、n−MOS205のドレインに信号CK2が供給される。第2段では、タイミングT’2からT’3の間において、実質的に信号CK2がハイレベルとなっているときのみ、出力信号OUT2がハイレベルとなる。第4段目以降の偶数段RS1(i)も同様である。
In the second stage, the signal CK <b> 2 is supplied to the drain of the n-
以上説明したように、この実施の形態にかかるデジタルスチルカメラでは、信号¬CK1の代わりに信号CK2を用いることによって、ゲートドライバ103の奇数段と偶数段とでn−MOS205のドレインに信号を供給する期間を1水平期間1Hよりも短くしている。従って、信号CK1、CK2をハイレベルとする期間を変えることによって、ゲートドライバ103によるゲートラインGL1〜GLnの選択期間を任意に選ぶことができる。
As described above, in the digital still camera according to this embodiment, by using the signal CK2 instead of the signal ¬CK1, a signal is supplied to the drain of the n-
[第3の実施の形態]
この実施の形態にかかるデジタルスチルカメラの外観及び回路構成は、第1の実施の形態のものと実質的に同一である。但し、この実施の形態のデジタルスチルカメラは、ゲートドライバ103の構成が第1の実施の形態のものと異なる。これに合わせて、液晶コントローラ101からゲートドライバ103に供給される制御信号群GCNTに、信号Φ3と、Φ4とが加わっている。
[Third Embodiment]
The appearance and circuit configuration of the digital still camera according to this embodiment are substantially the same as those of the first embodiment. However, the digital still camera of this embodiment is different from that of the first embodiment in the configuration of the
図8は、この実施の形態にかかるデジタルスチルカメラにおけるゲートドライバ103の回路図である。このゲートドライバ103の各段には、第1の実施の形態で示したもの(図5)にn−MOS207が加えられており、また、ゲートドライバ103は、各段とは別に設けられた1つのn−MOS208を有する。
FIG. 8 is a circuit diagram of the
n−MOS208は、信号Φ3がハイレベルとなっているときにオンされ、液晶コントローラ101から供給されたstart信号INを最終段RS2(n)の配線容量C2、C5に供給する。そして、信号¬CK1がハイレベルになると信号¬CK1と実質的に同レベルの信号OUTnが最終段RS2(n)の出力端子OTnからゲートラインGLnに出力される。信号OUTnの出力時に信号Φ4が出力され、段RS2(n−1)のn−MOS207がオンし、信号OUTnが前段のRS2(n−1)の配線容量C2、C5にチャージされる。液晶コントローラ101から出力される信号Φ3は、偶数段RS2(2k)(ただしkは1以上の整数)のn−MOS207をオンさせて、その後段である奇数段RS2(2k+1)の信号OUT(2k+1)を偶数段RS2(2k)の配線容量C2、C5にチャージする。そして、液晶コントローラ101から出力される信号Φ4は、n−MOS208のスイッチングと同時に奇数段RS2(2k−1)(ただしkは1以上の整数)のn−MOS207をオンさせて、その後段である偶数段RS2(2k)の信号OUT(2k)を奇数段RS2(2k−1)の配線容量C2、C5にチャージする。
The n-
最終段RS2(n)が偶数段であれば、液晶コントローラ101は、start信号INに対して後述する順方向の動作時の信号CK1及び逆方向の動作時の信号CK1を互いにそれぞれ反転させるかまたは位相をずらすように設定され、順方向の動作時の信号¬CK1及び逆方向の動作時の信号信号¬CK1を互いにそれぞれ反転させるかまたは位相をずらすように液晶コントローラ101が設定されている。最終段RS2(n)が奇数段であれば、start信号INに対して、順方向の動作時の信号CK1及び逆方向の動作時の信号CK1は互いにそれぞれ同位相になり、順方向の動作時の信号¬CK1及び逆方向の動作時の信号信号¬CK1は互いにそれぞれ同位相になるように液晶コントローラ101が設定されている。
If the final stage RS2 (n) is an even number stage, the
なお、この実施の形態にかかるデジタルスチルカメラのキー入力部12の各キー12a〜12dを選択的に操作すると、ゲートドライバ103によるゲートラインGL1〜GLnの選択方向を設定することができる。或いは、このようなキーを備える代わりに、レンズユニット部2のカメラ本体部1に対する角度に従って、ゲートラインGL1〜GLnの選択方向を設定してもよい。
Note that when the
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。本実施形態では、最終段RS2(n)が偶数段であるときの駆動動作を示す。この実施の形態にかかるデジタルスチルカメラは、図8に示すゲートドライバ103の動作及び液晶コントローラ101のみが第1の実施の形態のものと異なり、ゲートドライバ103は、設定に従って順方向(GL1、GL2、……、GLn)と逆方向(GLn、GL(n−1)、……、GL1)との双方に走査可能にゲートラインGL1〜GLnを順次選択していく。
The operation of the digital still camera according to this embodiment will be described below. In the present embodiment, the driving operation when the final stage RS2 (n) is an even stage is shown. The digital still camera according to this embodiment is different from that of the first embodiment only in the operation of the
まず、この実施の形態におけるゲートドライバ103の順方向走査の動作について、図9のタイミングチャートを参照して説明する。図示するように、信号Φ3、Φ4は、常にローレベルとなっている。このため、n−MOS207、208は、常にオフされており、この場合のゲートドライバ103の動作は、図6に示した第1の実施の形態におけるものと実質的に同一となる。
First, the forward scanning operation of the
次に、この実施の形態におけるゲートドライバ103の逆方向の動作について、図10のタイミングチャートを参照して説明する。図示するように、信号Φ1、Φ2は、常にローレベルとなっている。信号Φ3、Φ4がハイレベルとなるタイミングは、それぞれ順方向動作での信号Φ1、Φ2と同様に互い違いである。
Next, the reverse operation of the
タイミングT0からT1の間で信号Φ3がハイレベルとなると、最終段(第n段)の配線容量C2、C5にstart信号INがチャージされる。このとき、第n段内のn−MOS202〜206は、第1の実施の形態で説明したのと同様に動作して、タイミングT1からタイミングT2の間において、信号¬CK1がハイレベルになると最終段の出力信号OUTnがハイレベルとなる。
When the signal Φ3 becomes high level between the timings T0 and T1, the start signal IN is charged to the wiring capacitors C2 and C5 of the final stage (n-th stage). At this time, the n-
タイミングT1からT2の間で信号Φ4がハイレベルとなると、第(n−1)段のn−MOS207がオンし、出力信号OUTnが前段である第(n−1)段の配線容量C2、C5にチャージされる。このとき、第(n−1)段内のn−MOS202〜206は、第1の実施の形態で説明したのと同様に動作して、タイミングT2からタイミングT3の間において信号CK1がハイレベルになると第(n−1)段から出力信号OUT(n−1)がハイレベルとなり出力される。
When the signal Φ4 becomes a high level between the timings T1 and T2, the (n−1) th stage n-
以降、同様の動作を繰り返すことによって、1水平期間毎にOUTn、OUT(n−1)、……、OUT3、OUT2、OUT1の順にハイレベルとなっていき、ゲートラインGLn、GL(n−1)、……、GL3、GL2、GL1の順で選択される。 Thereafter, by repeating the same operation, OUTn, OUT (n−1),..., OUT3, OUT2, OUT1 are sequentially set to the high level every horizontal period, and the gate lines GLn, GL (n−1) ,..., GL3, GL2, and GL1 are selected in this order.
以下、この実施の形態にかかるデジタルスチルカメラの動作について、具体例を示して説明する。ここでは、モード設定キー12aを撮影モードに設定している場合を例として説明する。 The operation of the digital still camera according to this embodiment will be described below with a specific example. Here, a case where the mode setting key 12a is set to the shooting mode will be described as an example.
まず、図11(a)に示すように、撮影者から見て正面側にある物体の画像を撮影する場合のデジタルスチルカメラの動作について説明する。この場合、撮影者は、レンズユニット部2のレンズ2aをカメラ本体部1の表示部10と同じ側、すなわち、レンズユニット部2とカメラ本体部1とが互いにほぼ0°の位置に回動させて、画像の撮影を行う。この状態での、キー入力部12のキー12a、12b、12c、12dを操作して、ゲートドライバ103によるゲートラインGL1〜GLnの走査方向を順方向に設定する。このとき、図11(a)に示すように、液晶パネル102の画素P(1,1)〜P(n,m)の配置は、液晶パネル102の本来の上下左右の方向と一致している。
First, as shown in FIG. 11A, the operation of the digital still camera when shooting an image of an object on the front side as viewed from the photographer will be described. In this case, the photographer rotates the
この状態では、レンズユニット部2の上下方向が画像の上下方向と一致する。このため、レンズユニット部2に配置されたレンズ2aによって結像された画像に応じた電荷が、図11(a)の左から右に水平走査され、上から下に垂直走査されるように垂直ドライバ24によって駆動されるCCD21が駆動されることにより、CCD21の各画素に取り込まれる。このとき、サンプルホールド回路22から出力される各画素の実効部分の電気信号Se’は、この走査順序と同一のものとなる。
In this state, the vertical direction of the
一方、表示部10においては、デジタルビデオエンコーダ35から供給されたアナログビデオ信号Saに基づいて生成され、レベルシフタ113によってレベルシフトされたアナログRGB信号SR2,SG2,SB2は、マルチプレクサー104dに順次供給される。そして、マルチプレクサー104dから出力されるアナログRGB信号SR2,SG2,SB2は、図11(b)に示す表示部10の水平方向の矢印の方向に沿って順次サンプルホールドバッファー104cに取り込まれ、1水平期間1H毎にドレインラインDL1〜DLmに順次表示信号が供給される。
On the other hand, in the
一方、ゲートドライバ103は、液晶コントローラ101からの制御信号群GCNTに従って、図11(b)に示すように、ゲートラインGL1,GL2,・・・,GLnの順に上から下に順次選択していく。このような動作により、液晶パネル102が駆動され、図11(b)に示すような撮影した画像と同一方向の画像が表示される。
On the other hand, according to the control signal group GCNT from the
次に、図12(a)に示すように、例えば撮影者自体が被写体になるように、被写体が表示部10側にある時に画像を撮影する場合のデジタルスチルカメラの動作について説明する。この場合、撮影者は、レンズユニット部2のレンズ2aをカメラ本体部1の表示部10と同じ側に、すなわち、順方向の配置に対してレンズユニット部2またはカメラ本体部1のいずれかをほぼ180°の位置に上下に回動させて、画像の撮影を行う。したがって、図12(a)に示すように、液晶パネル102の画素P(1,1)〜画素P(n,m)は、図11(a)の上下左右方向と逆になっている。また、キー入力部12のキー12a、12b、12c、12dを操作して、ゲートドライバ103によるゲートラインGL1〜GLnの走査方向を逆方向に設定する。
Next, as shown in FIG. 12A, for example, the operation of the digital still camera when an image is taken when the subject is on the
この状態では、図12(a)の右から左に水平走査され、且つ下から上に垂直走査されるようにCCD21が駆動される。これにより、レンズユニット部2に配置されたレンズ2aによって結像された画像に応じて、CCD21の各画素が取り込む電荷は、上下左右が逆になったものとなっている。そして、順方向駆動時と同様の動作によりデジタルビデオエンコーダ35からアナログビデオ信号Saが供給されると、表示部10では、上下左右方向が逆のアナログRGB信号SR2,SG2,SB2が、レベルシフタ113からマルチプレクサー104dに供給される。このとき、マルチプレクサー104dは、図12(b)の水平方向の矢印で示す順序でサンプルホールドバッファー104cにアナログRGB信号SR2,SG2,SB2を出力する。すなわち、サンプルホールドバッファー104cに供給されるアナログRGB信号SR2,SG2,SB2は、図11(b)の場合と同様の方向に出力されると、結果として図11(b)の場合と左右方向が逆になっている。そして、サンプルホールドバッファー104cは、左右方向が逆になっている表示信号を、データラインDL1,DL2,・・・,DLmに供給する。
In this state, the
一方、ゲートドライバ103は、液晶コントローラ101からの制御信号群GCNTに従って、図12(b)に示すように、ゲートラインGLn,・・・,GL2,GL1の順で順次選択していく。このような動作により、液晶パネル102が駆動され、図12(b)に示すような撮影した画像の鏡面の画像が表示される。
On the other hand, the
以上説明したように、この実施の形態にかかるデジタルスチルカメラでは、液晶コントローラ101がゲートドライバ103に供給する信号Φ1〜Φ4を制御することによって、ゲートラインGL1〜GLnの走査順序が逆になる。これだけで、液晶パネル102に画像を上下反転処理された鏡面表示することができる。従って、この実施の形態にかかるデジタルスチルカメラによれば、表示部10がレンズ2aに対し反対を向いていても、撮影者が被写体を視認するのと同じ画像が表示部10に表示でき、また例えば撮影者自身を表示部10に表示するために表示部10がレンズ2aと同じ側に向いている場合、画像の上下が反転することなく鏡面表示を行うことができ、その際に、画像データの読み出しのために複雑な制御を行わなくてもよく、画像を鏡面且つ上下反転表示させるためのマルチプレクサー104dの構成を簡単にすることができる。
As described above, in the digital still camera according to this embodiment, the scanning order of the gate lines GL1 to GLn is reversed by controlling the signals Φ1 to Φ4 supplied from the
[第4の実施の形態]
この実施の形態にかかるデジタルスチルカメラの回路構成は、ドレインドライバ104の構成が第1、第3の実施の形態のものと異なり図13に示すドレインドライバ104’の構成となる。これに合わせて、液晶コントローラ101からドレインドライバ104’に供給される信号群DCNTに、信号φ1、φ2、φ3、φ4が加わっている。
[Fourth Embodiment]
The circuit configuration of the digital still camera according to this embodiment is the configuration of the
この実施の形態にかかるシフトレジスタ104a’の回路構成は、図14に示すようにm段構成となる。各段rs1(i)(i=1,2,・・・、m)の構成は、図8のゲートドライバ103の構成と実質的に同一である。なお、この実施の形態にかかるデジタルスチルカメラは、キー入力部12にゲートドライバ103によるゲートラインGL1〜GLnの選択方向を切り替えるためのキーと、ドレインドライバ104’によるドレインラインDL1〜DLmの選択方向を設定するためのキーを備える。
The circuit configuration of the
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。この実施の形態にかかるデジタルスチルカメラは、シフトレジスタ104a’の動作のみが第3の実施の形態のものと異なり、液晶コントローラ101から供給されるクロック信号CLK、反転クロック信号¬CLKを、設定に従って順方向(out1からoutm)と逆方向(outmからout1)とのいずれかで順次取り込んでいく。
The operation of the digital still camera according to this embodiment will be described below. The digital still camera according to this embodiment differs from that of the third embodiment only in the operation of the
まず、この実施の形態におけるシフトレジスタ104a’の順方向の動作について、図15のタイミングチャートを参照して説明する。図示するように、信号φ3、φ4は、常にローレベルとなっている。このため、n−MOS307、308は、常にオフされており、この場合のシフトレジスタ104a’の動作は、第3の実施の形態のゲートドライバ103で説明した信号Φ1、Φ2、CK1、¬CK1、start信号INをそれぞれドレインドライバ104’のφ1、φ2、ck1、¬ck1、start信号INDに、また、図6の1垂直期間を1水平期間に置き換えれば、第3の実施の形態で示した、ゲートドライバ103の順方向の動作と実質的に同一である。つまり、図6のゲートドライバ103が1垂直期間1Vで行っている駆動をシフトレジスタ104a’は、1水平期間1Hで駆動する。このため、シフトレジスタ104a’のn−MOS301〜308はゲートドライバ103より高周波数で駆動されるためポリシリコンからなる半導体層が望ましい。
First, the forward operation of the
次に、この実施の形態におけるシフトレジスタ104a’の逆方向の動作について、図16のタイミングチャートを参照して説明する。図示するように、信号φ1、φ2は、常にローレベルとなっている。このため、n−MOS307、308は、常にオフされており、この場合のシフトレジスタ104a’の動作は、第3の実施の形態で説明したΦ3、Φ4、CK1、¬CK1、start信号INをそれぞれφ3、φ4、ck1、¬ck1、start信号INDに、また、順方向と同様に1垂直期間を1フレーム期間に置き換えれば、第3の実施の形態で示した、ゲートドライバ103の逆方向の動作と実質的に同一である。
Next, an operation in the reverse direction of the
以下、この実施の形態にかかるデジタルスチルカメラの動作について、具体例を示して説明する。ここでは、モード設定キー12aを撮影モードに設定し、第3の実施の形態で示した図12(a)の状態で撮影を行っている場合を例として説明する。このとき、第3の実施の形態で示した図12(b)の場合と同様の表示信号が表示部10に供給される。
The operation of the digital still camera according to this embodiment will be described below with a specific example. Here, a case where the mode setting key 12a is set to the shooting mode and shooting is performed in the state of FIG. 12A shown in the third embodiment will be described as an example. At this time, a display signal similar to that in the case of FIG. 12B shown in the third embodiment is supplied to the
まず、ユーザがキー入力部12のキー12a、12b、12c、12dを操作することによって、ゲートドライバ103によるゲートラインGL1〜GLnの走査方向を順方向に、ドレインドライバ104’によるドレインラインDL1〜DLmの走査方向を順方向に設定した場合について、説明する。
First, when the user operates the
この場合、ゲートドライバ103及びドレインドライバ104’の動作は、第3の実施の形態で示した図12(b)の場合と実質的に同一となり、図17(a)に示すような画像が液晶パネル102に表示される。
In this case, the operations of the
次に、レンズユニット部2のレンズ2aをカメラ本体部1の表示部10と反対側に配置した状態でユーザがキー入力部12のキー12a、12b、12c、12dを操作することによって、ゲートドライバ103によるゲートラインGL1〜GLnの走査方向を逆方向に、ドレインドライバ104’によるドレインラインDL1〜DLmの走査方向を順方向に設定した場合については、図17(d)に示すように、つまり第3の実施の形態で示した図12(b)の場合と実質的に同一となる。また、レンズユニット部2のレンズ2aをカメラ本体部1の表示部10と同じ側に回動すれば図12(b)の上下を逆さにした表示となる。
Next, when the user operates the
次に、レンズユニット部2のレンズ2aをカメラ本体部1の表示部10と反対側に配置した状態でユーザがキー入力部12のキー12a、12b、12c、12dを操作することによって、ゲートドライバ103によるゲートラインGL1〜GLnの走査方向を順方向に、ドレインドライバ104’によるドレインラインDL1〜DLmの走査方向を逆方向に設定した場合について、説明する。
Next, when the user operates the
この場合、液晶コントローラ101から供給されたアナログRGB信号SR2,SG2,SB2の取り込み方法は、図17(b)の矢印に示すように右から左であり、マルチプレクサー104dは、取り込んだアナログRGB信号SR2,SG2,SB2を図17(a)のときと同じように順方向に出力する。このとき、サンプルホールドバッファー104cは、シフトレジスタ104a’がDLmからDL1に順次サンプリング信号を出力するため、DLmからDL1の順にアナログRGB信号SR2,SG2,SB2を取り込み、1水平期間毎にドレインラインDL1〜DLmに供給する。一方、ゲートドライバ103は、液晶コントローラ101からの制御信号群GCNTに従って、図17(b)に示すように、ゲートラインGL1,GL2,・・・,GLnの順で順次選択していく。このような動作により、液晶パネル102が駆動され、図17(b)に示すような撮影した画像と左右対称の画像が表示される。すなわち、被写体が鏡に写る被写体自身を見るのと同じ画像を撮影者側から見ることができる。
In this case, the method of taking in the analog RGB signals SR2, SG2, and SB2 supplied from the
次に、レンズユニット部2のレンズ2aをカメラ本体部1の表示部10と同じ側に配置した状態でユーザがキー入力部12のキー12a、12b、12c、12dを操作することによって、ゲートドライバ103によるゲートラインGL1〜GLnの走査方向を逆方向に、ドレインドライバ104’によるドレインラインDL1〜DLmの走査方向を逆方向に設定した場合について、説明する。
Next, the user operates the
この場合、レベルシフタ113から供給されたアナログRGB信号SR2,SG2,SB2の取り込み方法は、図17(c)の実線矢印に示すように走査され、ドレインドライバ104’は、取り込んだアナログRGB信号SR2,SG2,SB2を1水平期間1H毎にドレインラインDLm〜DL1に供給する。一方、ゲートドライバ103は、液晶コントローラ101からの制御信号群GCNTに従って、図17(c)に示すように、ゲートラインGLn,・・・,GL2,GL1の順で順次選択していく。このような動作により、液晶パネル102が駆動され、図17(c)に示すような撮影した画像が表示される。すなわち、撮影者が被写体を見たときと同じ画像が被写体側から見ることができる。
In this case, the method of taking in the analog RGB signals SR2, SG2, SB2 supplied from the
以上説明したように、この実施の形態にかかるデジタルスチルカメラでは、液晶コントローラ101がゲートドライバ103に供給する信号Φ1〜Φ4を制御することによってゲートラインGL1〜GLnの走査順序を正順、逆順のいずれにもすることができる。また、ドレインドライバ104’に供給する信号φ1〜φ4を制御することによってドレインドライバ104’のシフトレジスタ104a’がアナログRGB信号SR2,SG2,SB2を取り込んでいく方向を順方向、逆順方向のいずれにもすることができる。これだけで、液晶パネル102に表示する画像の方向を任意に設定することができる。従って、この実施の形態にかかるデジタルスチルカメラによれば、フレームメモリからの画像データの読み出しのために複雑な制御を行わなくてもよく、画像を任意の方向で表示させるための液晶コントローラ101の構成を簡単にすることができる。
As described above, in the digital still camera according to this embodiment, the
[第5の実施の形態]
この実施の形態にかかるデジタルスチルカメラの外観及び回路構成は、第1の実施の形態のものと実質的に同一である。但し、この実施の形態のデジタルスチルカメラは、ゲートドライバ103の構成が、第1の実施の形態のものと異なる。
[Fifth Embodiment]
The appearance and circuit configuration of the digital still camera according to this embodiment are substantially the same as those of the first embodiment. However, in the digital still camera of this embodiment, the configuration of the
図18は、この実施の形態におけるゲートドライバ103の回路図である。ゲートドライバ103の各段RS3(i)(i=1,2,・・・,n、ただしnは正の整数)は、6つのn−MOS201〜206を備える。但し、ゲートドライバ103の奇数段RS3(i)(i=1,3,・・・)と偶数段RS3(i)(i=2,4,・・・)とでは、n−MOS201のゲート、n−MOS204のゲート及びn−MOS205のドレインに印加される信号が異なる。すなわち、奇数段においては、n−MOS201のゲートには信号Φ1が、n−MOS204のゲートには信号¬CK1が、n−MOS205のドレインには信号CK1が、それぞれ印加される。偶数段においては、n−MOS201のゲートには信号Φ2が、n−MOS204のゲートには信号CK1が、n−MOS205のドレインには信号¬CK1が、それぞれ印加される。
FIG. 18 is a circuit diagram of the
なお、信号Φ1は信号CK1がローレベルのとき、信号Φ2は信号CK1がハイレベルのとき、それぞれ交互に立ち上がり、奇数段のn−MOS201のゲートと偶数段のn−MOS201のゲートとに印加される。
The signal Φ1 rises alternately when the signal CK1 is at a low level and the signal Φ2 is alternately applied when the signal CK1 is at a high level, and is applied to the gates of the odd-numbered n-
以下、第1段RS3(1)を例として奇数段RS3(i)の構成及び機能について、説明する。シフトレジスタの第1段RS3(1)において、n−MOS201のゲートには、信号Φ1が印加され、ドレインには、start信号INが印加される。n−MOS201のゲートがオン時にドレイン−ソース間を流れる電流によってn−MOS201のソースとn−MOS202、205のゲートとの間の配線にそれぞれ形成されている配線容量C2、C5がチャージされる。配線容量C2、C5は、n−MOS201がオフされた後、次に信号Φ1が印加されてn−MOS201がオンされるまでハイレベルに保持される。
Hereinafter, the configuration and function of the odd-numbered stage RS3 (i) will be described using the first stage RS3 (1) as an example. In the first stage RS3 (1) of the shift register, the signal Φ1 is applied to the gate of the n-
n−MOS203のゲートとドレインには、基準電圧Vddが印加されており、n−MOS203は常にオン状態となっている。配線容量C2がチャージされておらず、n−MOS202がオフされているときに、n−MOS206との間の配線に形成されている配線容量C6をチャージする。配線容量C2がチャージされると、n−MOS202がオンされ、n−MOS202のドレイン−ソース間に貫通電流が流れる。このとき、n−MOS202、203は、EE型構成としているため、n−MOS203は完全オフ抵抗とならないため、配線容量C6が完全にディスチャージされることとはならない場合があるが、n−MOS206の閾値電圧Vthより充分低い電圧となる。
A reference voltage Vdd is applied to the gate and drain of the n-
n−MOS205のドレインには、信号CK1が供給されており、信号CK1がハイレベルのとき、信号¬CK1がローレベルでn−MOS204がオフされているため、2段目のn−MOS201のドレインとの間の配線に形成されている配線容量C1をチャージする。これにより、第1段RS3(1)の出力端子OT1からハイレベルの出力信号OUT1が出力される。
The signal CK1 is supplied to the drain of the n-
このとき、信号Φ1がローレベルのためn−MOS201はオフ状態であるので、配線容量C5は、start信号INによりチャージされている状態が保持されている。n−MOS205は、出力端子OT1に出力することによりそのゲートとソースとの間の蓄積容量が増大し、この増大にしたがってn−MOS205のゲート電圧は、そのドレイン−ソース間を流れる電流が飽和電流になるまでチャージアップされる。そして、n−MOS205のゲート電圧の上昇に伴い出力信号OUT1の電位が上昇され、n−MOS205が完全オン抵抗になり、信号CK1のレベルが、そのまま出力信号OUT1のレベルとしてほとんど減衰することなく出力される。そして、出力信号OUT1が出力されている間に次段のn−MOS201のゲートに信号Φ2が印加され、次段の配線容量C2、C5をチャージする。
At this time, since the signal Φ1 is at a low level, the n-
信号CK1がハイレベルからローレベルに変化すると、信号¬CK1はハイレベルとなり、n−MOS204のゲートがオンされる。これにより、配線容量C1がディスチャージされて、第1段の出力信号OUT1がローレベルとなる。すなわち、第1の実施の形態では、信号CK1がローレベルになることにより出力信号OUT1をローレベルにしていたが、第5の実施の形態では、それに加えてn−MOS204のゲートに出力される信号¬CK1がハイレベルになるため出力信号OUT1を強制的にローレベルにする。
When the signal CK1 changes from high level to low level, the signal ¬CK1 becomes high level, and the gate of the n-
ここで、n−MOS204、205は、EE構成とはしておらず、出力信号OUT1がハイレベルのときには、n−MOS205を完全なオン抵抗とし、n−MOS204をほぼ完全なオフ抵抗とすることができる。このため、信号CK1のハイレベルが、ほぼそのまま出力信号OUT1として出力される。
Here, the n-
偶数段RS3(i)については、信号Φ1を信号Φ2に、信号CK1を¬CK1に、信号¬CK1をCK1にそれぞれ入れ替えれば、奇数段rs(1)と実質的に同一である。ただし、2段目以降(偶数段、奇数段とも)の段rs(i)のn−MOS201には、start信号INの代わりに前段の出力信号OUT1〜OUT(n−1)のいずれかが供給される。
The even stage RS3 (i) is substantially the same as the odd stage rs (1) if the signal Φ1 is replaced with the signal Φ2, the signal CK1 is replaced with ¬CK1, and the signal ¬CK1 is replaced with CK1. However, any one of the output signals OUT1 to OUT (n−1) of the previous stage is supplied to the n-
なお、配線容量C2、C5は、次に信号Φ1(奇数段の場合)、信号Φ2(偶数段の場合)がハイレベルになったときに、n−MOS201及び前段のn−MOS206を介してディスチャージされる。以降、各段RS(i)の配線容量C2、C5は、次の垂直期間内での同一の水平期間において信号Φ1または信号Φ2がハイレベルになるまでは、チャージされることはなく、配線容量C6がディスチャージされることはない。これにより、そのときまでn−MOS206がオンされたままとなるため、信号CK1または信号¬CK1がハイレベルとなっても、配線容量C1がディスチャージされることはなく、出力端子OT1,OT2,・・・から出力される出力信号OUT1,OUT2,・・・がハイレベルになることはない。
The wiring capacitors C2 and C5 are discharged via the n-
以下、この実施の形態におけるゲートドライバ103の動作について、説明する。この実施の形態にかかるデジタルスチルカメラでは、ゲートドライバ103の動作のみが第1の実施の形態のものと異なる。しかしながら結果として、ゲートドライバ103への入力信号及び出力信号のタイミングチャートは、第1の実施の形態で示した図6に示すものと同一である。
Hereinafter, the operation of the
タイミングT0からT1の間、ハイレベルのstart信号INが液晶コントローラ101から第1段のn−MOS201のドレインに供給される。次に、タイミングT0からT1の間の一定の期間、信号Φ1が立ち上がり、奇数段のn−MOS201をオンする。これにより、第1段の配線容量C2、C5がチャージされ、その信号レベルがハイレベルとなる。
Between timings T0 and T1, a high level start signal IN is supplied from the
このとき、第1段のn−MOS202のゲートの電位がハイレベルとなり、第1段のn−MOS202がオンする。第1段のn−MOS202がオフのとき、第1段のn−MOS203を介して供給されている基準電圧Vddによって配線容量C6の信号レベルはハイレベルとなっているが、第1段のn−MOS202がオンすることによって第1段のn−MOS203を介して供給されている基準電圧Vddがグラウンドに落とされ、第1段の配線容量C6に蓄積されていたチャージがディスチャージされ、その信号レベルがローレベルとなり、第1段のn−MOS206がオフする。
At this time, the potential of the gate of the first-stage n-
また、第1段のn−MOS205のゲートの電位がハイレベルとなり、第1段のn−MOS205もオンする。このように、第1段の配線容量C2、C5の信号レベルがハイレベル、配線容量C6の信号レベルがローレベルとなっている状態は、次にタイミングT2からT3の間で信号Φ1が立ち上がって、第1段のn−MOS201を介して配線容量C2、C5がディスチャージされるまで続く。
Further, the potential of the gate of the first stage n-
次に、タイミングT1において、信号CK1がハイレベルとなり、同時に信号¬CK1がローレベルとなる。これにより、第1段のn−MOS204がオフすると共に、第1段のn−MOS205のドレインにハイレベルの信号CK1が供給される。ここで、第1段のn−MOS205がオン、第1段のn−MOS204がオフ、第1段のn−MOS206がオフとなっていることから、ハイレベルの出力信号OUT1が第1段の出力端子OT1から出力されると共に、第2段のn−MOS201のドレインに供給される。出力信号OUT1は、タイミングT2で信号¬CK1がハイレベルとなり、第1段のn−MOS204がオンするまで、ハイレベルに保たれる。ここで信号CK1のハイレベルの電圧をVHとすると、第1段のn−MOS205のゲート電圧は出力信号OUT1の昇圧とともに上昇され、第1段のn−MOS205に流れるドレイン電流は飽和され、ほとんど減衰されることなく出力信号OUT1は電圧VHとなる。
Next, at timing T1, the signal CK1 becomes high level, and at the same time, the signal ¬CK1 becomes low level. As a result, the first-stage n-
一方、タイミングT0からT1の間で、信号Φ1が立ち上がっても、奇数段でも第3段以降のn−MOS201のドレインにはハイレベルの信号が供給されていないため、第3段以降の奇数段の配線容量C2、C5がこのときチャージされることはない。従って、奇数段でも第3段以降では、出力信号OUT3,5,・・・は、ローレベルのままである。次に、タイミングT1からT2の間の一定の期間、信号Φ2が立ち上がり、偶数段のn−MOS201をオンする。これにより、第2段の配線容量C2、C5がチャージされ、その信号レベルがハイレベルとなる。
On the other hand, even if the signal Φ1 rises between the timings T0 and T1, a high-level signal is not supplied to the drains of the n-
このとき、第2段のn−MOS202のゲートの電位がハイレベルとなり、第2段のn−MOS202がオンする。第2段のn−MOS202がオフのとき、第2段のn−MOS203を介して供給されている基準電圧Vddによって配線容量C6の信号レベルはハイレベルとなっているが、第2段のn−MOS202がオンすることによって第2段のn−MOS203を介して供給されている基準電圧Vddがグラウンドに落とされ、第2段の配線容量C6がディスチャージされ、その信号レベルがローレベルとなり、第2段のn−MOS206がオフする。
At this time, the potential of the gate of the second-stage n-
また、同時に第2段のn−MOS205のゲートの電位がハイレベルとなり、第2段のn−MOS205もオンする。このように、第2段の配線容量C2、C5の信号レベルがハイレベル、配線容量C6の信号レベルがローレベルとなっている状態は、次にタイミングT3からT4の間で信号Φ2が立ち上がって、第2段のn−MOS201及び第1段のn−MOS206を介して第2段の配線容量C2、C5がディスチャージされるまで続く。
At the same time, the potential of the gate of the second-stage n-
次に、タイミングT2において、信号CK1がローレベルとなり、同時に信号¬CK1がハイレベルとなる。これにより、第2段のn−MOS204がオフすると共に、第2段のn−MOS205のドレインにハイレベルの信号¬CK1が供給される。ここで、第2段のn−MOS205がオン、第2段のn−MOS206がオフとなっていることから、ハイレベルの出力信号OUT2が第2段の出力端子OT2から出力されると共に、第3段のn−MOS201のドレインに供給される。出力信号OUT2は、タイミングT3で信号CK1がハイレベルとなり、第2段のn−MOS204がオンするまで、ハイレベルに保たれる。ここで信号¬CK1のハイレベルの電圧をVHとすると、第2段のn−MOS205のゲート電圧は出力信号OUT2の昇圧とともに上昇され、第2段のn−MOS205に流れるドレイン電流は飽和され、ほとんど減衰されることなく出力信号OUT2は電圧VHとなる。
Next, at timing T2, the signal CK1 becomes low level, and at the same time, the signal ¬CK1 becomes high level. As a result, the second-stage n-
一方、タイミングT1からT2の間で、信号Φ2が立ち上がっても、偶数段でも第4段以降のn−MOS201のドレインにはハイレベルの信号が供給されていないため、配線容量C2、C5がチャージされることはない。従って、偶数段でも第4段以降では、出力信号OUT4,6,・・・は、ローレベルのままである。
On the other hand, even if the signal Φ2 rises between the timings T1 and T2, since the high level signal is not supplied to the drains of the n-
以下、同様にして、タイミングT(n+1)まで第1段の出力端子OT1の出力信号OUT1から第n段の出力端子OTnの出力信号OUTnのいずれかが順次ハイレベルとなって出力される。出力信号OUT1〜OUTnのうちハイレベルとなっているものに対応して、ゲートラインGL1〜GLnが選択される。そして、次の垂直期間のタイミングT0で同様にして液晶コントローラ101からstart信号INが供給され、同様の処理が繰り返される。
Similarly, any one of the output signal OUT1 of the first-stage output terminal OT1 to the output signal OUTn of the n-th output terminal OTn is sequentially set to the high level until the timing T (n + 1). The gate lines GL1 to GLn are selected corresponding to the output signals OUT1 to OUTn that are at the high level. Then, at the timing T0 of the next vertical period, the start signal IN is similarly supplied from the
以上説明したように、この実施の形態では、表示部10が有するゲートドライバ103中の各段RS3(i)において、次段の直前のn−MOS204、205をEE構成としていない。このため、n−MOS205のオフ抵抗及びn−MOS204のオン抵抗をほぼ完全に達成することができる。
As described above, in this embodiment, in each stage RS3 (i) in the
また、配線容量C5は保持されているのでn−MOS205は、出力端子OTに出力することによりそのゲートとソースとの間の蓄積容量が増大し、この増大にしたがってn−MOS205のゲート電圧は、そのドレイン−ソース間を流れる電流が飽和電流になるまでチャージアップされる。そして、n−MOS205のゲート電圧の上昇に伴い出力信号OUTの電位が上昇され、n−MOS205が完全オン抵抗になり、信号CK1のハイレベルを、ほぼそのまま出力信号OUTとして出力することができる。このため、ゲートラインGL1〜GLnに出力されるゲート電圧が逓減することなくTFT102aに出力できるため、ゲート電圧の変位を起因とするTFT102aのドレイン電流の変位に基づく不良表示が発生することを防止できる。
Further, since the wiring capacitance C5 is held, the n-
また第5の実施の形態では、第2の実施の形態と同様に、図18の信号¬CK1の代わりに信号CK2を出力し、図7に示すような波形チャートで駆動することもできる。 Further, in the fifth embodiment, similarly to the second embodiment, the signal CK2 can be output instead of the signal ¬CK1 in FIG. 18 and driven by a waveform chart as shown in FIG.
[第6の実施の形態]
この実施の形態にかかるデジタルスチルカメラの外観及び回路構成は、第1の実施の形態のものと実質的に同一である。但し、この実施の形態のデジタルスチルカメラは、ゲートドライバ103の構成が第1の実施の形態のものと異なる。これに合わせて、液晶コントローラ101からゲートドライバ103に供給される信号群GCNTに、CK2と、¬CK2とが加わっている。
[Sixth Embodiment]
The appearance and circuit configuration of the digital still camera according to this embodiment are substantially the same as those of the first embodiment. However, the digital still camera of this embodiment is different from that of the first embodiment in the configuration of the
図19は、この実施の形態にかかるデジタルスチルカメラにおけるゲートドライバ103の回路図である。ゲートドライバ103の各段RS4(i)(i=1,2,・・・,n、ただしnは正の整数)は、6つのn−MOS201〜206を備える。この実施の形態において、ゲートドライバ103は、偶数段RS4(i)(i=2,4,・・・、n−1またはn)が第5の実施の形態のものと異なり、n−MOS204のゲートには信号CK1の代わりに信号¬CK2が供給され、n−MOS205のドレインには信号¬CK1の代わりに信号CK2が供給されている。
FIG. 19 is a circuit diagram of the
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。この実施の形態にかかるデジタルスチルカメラでは、図19に示すゲートドライバ103の動作のみが第1の実施の形態のものと異なる。この実施の形態にかかるゲートドライバ103の動作を、図20のタイミングチャートを参照して説明する。
The operation of the digital still camera according to this embodiment will be described below. In the digital still camera according to this embodiment, only the operation of the
この動作は、図6のタイミングチャートを参照して説明した第1の実施の形態のものとほぼ同様である。タイミングT’1からT’2の間において、信号CK1がハイレベルとなっている期間が1水平期間1Hに達しておらず、第1段の出力信号OUT1がハイレベルとなる期間も、信号CK1がハイレベルとなっている期間に限られる。第3段目以降の奇数段も同様である。
This operation is almost the same as that of the first embodiment described with reference to the timing chart of FIG. Between the timings T′1 and T′2, the period in which the signal CK1 is at the high level does not reach one
第2段においては、n−MOS205のドレインに信号CK2が、n−MOS204のゲートに信号¬CK2が供給される。信号CK1はハイレベルとなっている期間が1水平期間1Hに達してない。第2段では、タイミングT’2からT’3の間において、信号CK2がハイレベルとなっているときに、出力信号OUT2がハイレベルとなる。第4段目以降の偶数段RS4(i)も同様である。
In the second stage, the signal CK2 is supplied to the drain of the n-
以上説明したように、この実施の形態にかかるデジタルスチルカメラでは、信号CK1、CK2(及びその反転信号)を用いることによって、ゲートドライバ103の奇数段と偶数段とでn−MOS204のゲート及びn−MOS205のドレインに信号を供給する期間を1水平期間1Hよりも短くしている。従って、信号CK1、CK2をハイレベルとする期間を変えることによって、ゲートドライバ103によるゲートラインGL1〜GLnの選択期間を任意に選ぶことができる。
As described above, in the digital still camera according to this embodiment, by using the signals CK1 and CK2 (and their inverted signals), the gates of the n-
[第7の実施の形態]
この実施の形態にかかるデジタルスチルカメラの外観及び回路構成は、第3の実施の形態のものと実質的に同一である。但し、この実施の形態のデジタルスチルカメラでは、ゲートドライバ103の構成が、第3の実施の形態のものと異なる。
[Seventh embodiment]
The appearance and circuit configuration of the digital still camera according to this embodiment are substantially the same as those of the third embodiment. However, in the digital still camera of this embodiment, the configuration of the
図21は、この実施の形態にかかるデジタルスチルカメラにおけるゲートドライバ103の回路図である。このゲートドライバ103の各段には、第5の実施の形態で示したもの(図18)にn−MOS207が加えられており、また、ゲートドライバ103は、各段とは別に設けられた1つのn−MOS208を有する。
FIG. 21 is a circuit diagram of the
n−MOS208は、信号Φ3がハイレベルとなっているときにオンされ、液晶コントローラ101から供給されたstart信号INを最終段RS5(n)の配線容量C2、C5に供給する。そして、信号¬CK1がハイレベルになると信号¬CK1と実質的に同レベルの信号OUTnが最終段RS5(n)から出力される。信号OUTnの出力時に信号Φ4が出力され、段RS5(n−1)のn−MOS207がオンし、信号OUTnが前段のRS5(n−1)の配線容量C2、C5にチャージされる。液晶コントローラ101から出力される信号Φ3は、偶数段RS5(2k)(ただしkは1以上の整数)のn−MOS207をオンさせて、その後段である奇数段RS5(2k+1)の信号OUT(2k+1)を偶数段RS5(2k)の配線容量C2、C5にチャージする。そして、液晶コントローラ101から出力される信号Φ4は、n−MOS208のスイッチングと同時に奇数段RS(2k−1)(ただしkは1以上の整数)のn−MOS207をオンさせて、その後段である偶数段RS5(2k)の信号OUT(2k)を奇数段RS5(2k−1)の配線容量C2、C5にチャージする。
The n-
最終段RS5(n)が偶数段であれば、液晶コントローラ101は、start信号INに対して順方向の動作時の信号CK1及び逆方向の動作時の信号CK1を互いにそれぞれ反転させるかまたは位相をずらすように設定され、順方向の動作時の信号¬CK1及び逆方向の動作時の信号¬CK1を互いにそれぞれ反転させるかまたは位相をずらすように液晶コントローラ101が設定されている。最終段RS5(n)が奇数段であれば、start信号INに対して、順方向の動作時の信号CK1及び逆方向の動作時の信号CK1は互いにそれぞれ同位相になり、順方向の動作時の信号¬CK1及び逆方向の動作時の信号¬CK1は互いにそれぞれ同位相になるように液晶コントローラ101が設定されている。
If the final stage RS5 (n) is an even stage, the
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。この実施の形態では、ゲートドライバ103の動作が、順方向、逆方向共に、第3の実施の形態の説明中で「第1の実施の形態で説明したのと同様に動作して」の部分を「第5の実施の形態で説明したのと同様に動作して」と書き換えたものとなる。これ以外は、すべて第3の実施の形態で説明したものと同じになる。
The operation of the digital still camera according to this embodiment will be described below. In this embodiment, the operation of the
以上説明したように、この実施の形態にかかるデジタルスチルカメラでは、液晶コントローラ101がゲートドライバ103に供給する信号Φ1〜Φ4を制御することによって、ゲートラインGL1〜GLnの走査順序を正順、逆順のいずれにもすることができる。これだけで、液晶パネル102に画像を上下反転処理された鏡面表示することができる。従って、この実施の形態にかかるデジタルスチルカメラによれば、表示部10がレンズ2aに対し反対を向いていても、撮影者が被写体を視認するのと同じ画像が表示部10に表示でき、また例えば撮影者自身を表示部10に表示するために表示部10がレンズ2aと同じ側に向いている場合、画像の上下が反転することなく鏡面表示を行うことができ、その際に、画像データの読み出しのために複雑な制御を行わなくてもよく、画像を鏡面且つ上下反転表示させるためのマルチプレクサー104dの構成を簡単にすることができる。
As described above, in the digital still camera according to this embodiment, the
[第8の実施の形態]
この実施の形態にかかるデジタルスチルカメラの外観及び回路構成は、第4の実施の形態のものと実質的に同一である。但し、この実施の形態のデジタルスチルカメラでは、ゲートドライバ103の構成が第4の実施の形態のものと異なり、ドレインドライバ104’中のシフトレジスタ104a’の構成が第4の実施の形態のものと異なる。
[Eighth Embodiment]
The appearance and circuit configuration of the digital still camera according to this embodiment are substantially the same as those of the fourth embodiment. However, in the digital still camera of this embodiment, the configuration of the
この実施の形態において、ゲートドライバ103の回路構成は、第7の実施の形態に示したもの(図21)と同一である。また、シフトレジスタ104a’は、図22に示すようにm段構成となる。各段rs2(i)(i=1,2,・・・、m)の構成は、図21のゲートドライバ103の構成と実質的に同一である。
In this embodiment, the circuit configuration of the
以下、この実施の形態にかかるデジタルスチルカメラの動作について、説明する。この実施の形態では、信号Φ1、Φ2、CK1、¬CK1、start信号INをそれぞれドレインドライバ104’のφ1、φ2、ck1、¬ck1、start信号INDに、また、1垂直期間を1水平期間に、1水平期間を1垂直期間に置き換えれば、順方向、逆方向共に第7の実施の形態で示したゲートドライバ103の動作と実質的に同一である。
The operation of the digital still camera according to this embodiment will be described below. In this embodiment, the signals Φ1, Φ2, CK1, ¬CK1, and the start signal IN are changed to φ1, φ2, ck1, ¬ck1, and the start signal IND of the
以上説明したように、この実施の形態にかかるデジタルスチルカメラでは、液晶コントローラ101がゲートドライバ103に供給する信号Φ1〜Φ4を制御することによってゲートラインGL1〜GLnの走査順序を正順、逆順のいずれにもすることができる。また、ドレインドライバ104’に供給する信号φ1〜φ4を制御することによってドレインドライバ104’のシフトレジスタ104a’がアナログRGB信号SR2,SG2,SB2を取り込んでいく方向を順方向、逆順方向のいずれにもすることができる。これだけで、液晶パネル102に表示する画像の方向を任意に設定することができる。従って、この実施の形態にかかるデジタルスチルカメラによれば、フレームメモリからの画像データの読み出しのために複雑な制御を行わなくてもよく、画像を任意の方向で表示させるための液晶コントローラ101の構成を簡単にすることができる。
As described above, in the digital still camera according to this embodiment, the
[実施の形態の変形]
本発明は、上記の第1〜第8の実施の形態に限られず、様々な変形、応用が可能である。以下、上記の第1〜第8の実施の形態の変形態様について、説明する。
[Modification of Embodiment]
The present invention is not limited to the above first to eighth embodiments, and various modifications and applications are possible. Hereinafter, modifications of the first to eighth embodiments will be described.
上記の第1〜第8の実施の形態では、ゲートドライバ103またはドレインドライバ104、104’のシフトレジスタ104a、104a’の各段において、n−MOS203、303のゲートとドレインとに電圧源からの電圧を供給することによって負荷としていたが、これに変えて抵抗を用いてもよい。
In the first to eighth embodiments, the gates and drains of the n-
上記の第2、第6の実施の形態では、ゲートドライバ103のみを第1、第3の実施の形態のものと異なる構成とし、信号CK2(及び信号¬CK2)を液晶コントローラ101から供給していた。第1、第2、第5、第6の実施形態のドレインドライバ104のシフトレジスタ104aも、図14に示すような構成としてもよい。この場合、シフトレジスタ104aは1水平期間1Hで出力信号out1〜outmを出力する。また、上記の第3、第4、第7、第8の実施の形態で説明したような順方向と逆方向の双方に動作するゲートドライバ103及びドレインドライバ104のシフトレジスタにおいても、第2、第5の実施の形態のように偶数段と奇数段とでタイミングの異なる信号を供給してもよい。なお、本発明において、ゲートドライバ103及びドレインドライバ104のシフトレジスタ104aの組み合わせは、上記で説明したものを任意に選ぶことができる。
In the second and sixth embodiments, only the
上記の第1〜第8の実施の形態では、ゲートドライバ103或いはドレインドライバ104、104’のシフトレジスタ104a、104a’を構成する素子として、nチャネルMOS型電界効果トランジスタを用いたが、制御信号を反転すれば、pチャネルMOS型電界効果トランジスタを用いてもよい。また、MOS型以外の電界効果トランジスタを用いてもよい。
In the first to eighth embodiments, n-channel MOS field effect transistors are used as elements constituting the
上記の第1〜第8の実施の形態では、ゲートドライバ103(第3、第4の実施の形態では、逆方向を含む)は、ゲートラインGL1〜GLnを飛び越し操作することなく、1ラインずつ順次選択していた。これに対して、例えば、1フレームを偶数ゲートライン走査と奇数ゲートライン走査の2フィールドで構成し、1フィールド内で飛び越し操作を行う場合には、図5、図8、図18或いは図19に示す回路を2つのフィールドに対応して設け、フィールドに応じてそれぞれに回路にスタート信号を供給してインターレース走査をすればよい。 In the above first to eighth embodiments, the gate driver 103 (including the reverse direction in the third and fourth embodiments) does not skip the gate lines GL1 to GLn and operates one line at a time. We selected sequentially. On the other hand, for example, when one frame is composed of two fields of even-numbered gate line scanning and odd-numbered gate line scanning and a jumping operation is performed within one field, FIG. 5, FIG. 8, FIG. 18 or FIG. The circuits shown in the figure may be provided corresponding to two fields, and a start signal may be supplied to each of the circuits in accordance with the fields to perform interlace scanning.
上記の第1〜第8の実施の形態では、CCD21によって取り込まれた画像、或いは記録用メモリ30に記録された画像を表示するための表示部10に、液晶表示装置を用いていた。しかしながら、表示部10には、有機/無機エレクトロルミネッセンス表示装置、プラズマ表示装置或いはフィールドエミッションディスプレイなどの他のフラットパネルディスプレイを用いることもできる。これらいずれの場合も、上記の第1〜第8の実施の形態で示したゲートドライバ及びドレインドライバを駆動回路として使用することができる。また、図5、図8、図18或いは図19に示す回路は、シフトレジスタとして表示装置の駆動回路以外の用途でも使用することができる。
In the above first to eighth embodiments, the liquid crystal display device is used for the
上記の第1〜第8の実施の形態では、本発明をデジタルスチルカメラに適用した場合について説明した。しかしながら、本発明は、液晶表示装置などをファインダとして利用するビデオカメラにも、同様に適用することができる。この場合も、第3、第7の実施の形態で示したゲートドライバを使用する場合には、鏡面表示が可能となり、第4、第8の実施の形態で示したゲートドライバ及びドレインドライバ104を使用する場合には、画像の上下左右を任意に設定して表示させることが可能となる。また、他の装置(携帯端末など)の表示装置に、本発明を適用してもよい。
In the first to eighth embodiments, the case where the present invention is applied to a digital still camera has been described. However, the present invention can be similarly applied to a video camera using a liquid crystal display device or the like as a finder. Also in this case, when the gate drivers shown in the third and seventh embodiments are used, mirror display is possible, and the gate driver and
上記の第1〜第8の実施の形態では、本発明を表示部10が備えるゲートドライバ103またはドレインドライバ104のシフトレジスタ104a、104a’に適用した場合について説明した。しかしながら、本発明は、フォトセンサをマトリクス状に配列した撮像素子から画像データを読み出すためにも使用することができる。
In the above first to eighth embodiments, the case where the present invention is applied to the shift registers 104 a and 104 a ′ of the
図23は、このような撮像素子及びその駆動系を示す図である。フォトセンサアレイ500は、受光素子としてのフォトダイオード501と、これに接続されたn−MOS502とがマトリクス状に配置されてなり、n−MOS502のそれぞれのゲートは、行毎に設けられたゲートラインGLを介してゲートドライバに接続されており、n−MOS502のドレインは、列毎に設けられたドレインラインDLを介して呼び水転送部520に接続されている。呼び水転送部520は、選択された行のフォトダイオード501からn−MOS502及びドレインラインDLを介して供給された電荷を水平走査用CCD530に注入する。そして、水平走査用CCD530は、ドレインラインDLから注入された電荷を水平走査して、出力端子OTから撮像信号を出力する。
FIG. 23 is a diagram showing such an image sensor and its drive system. The
ここで、ゲートドライバ510には、上記の第1〜第8の実施の形態で説明した図5、図8、図18、図19或いは図21に記載のものを適用することができる。特に、ゲートドライバ510として図8或いは図21に記載のものを適用した場合には、ゲートドライバ510に供給する制御信号を変えるだけで、ゲートラインGLの選択順序が上下逆になる。このため、出力端子OTから出力される撮像信号に基づく画像として上下逆の鏡面画像を容易に得ることができ、例えば、撮影した画像と予めメモリに記憶されている画像とを比較するパターンマッチングなどに適用することができる。
Here, as the
1 カメラ本体部
2 レンズユニット部
2a レンズ
10 表示部
11 電源キー
12 キー入力部
12a モード設定キー
12b シャッターキー
12c 「+」キー
12d 「−」キー
21 CCD
22 サンプルホールド回路
23 A/D変換器
24 垂直ドライバ
25 タイミングジェネレータ
26 カラープロセス回路
27 DMAコントローラ
28 DRAM
29 シリアル入出力端子
30 記録用メモリ
31 CPU
32 画像圧縮伸長回路
33 VRAMコントローラ
34 VRAM
35 ビデオエンコーダ
101 液晶コントローラ
102 液晶パネル
102a 薄膜トランジスタ
102b 画素容量
102c 補償容量
103 ゲートドライバ
104 ドレインドライバ
104a、104a’ シフトレジスタ
104b レベルシフタ
104c サンプルホールドバッファー
201〜208 nチャネルMOS型電界効果トランジスタ
301〜308 nチャネルMOS型電界効果トランジスタ
500 フォトセンサアレイ
501 フォトダイオード
502 nチャネルMOS型電界効果トランジスタ
510 ゲートドライバ
520 呼び水転送部
530 水平走査用CCD
C2、C5、C6、c2、c5、c6 配線容量
GL,GL1〜GLn ゲートライン
DL,DL1〜DLm ドレインライン
OT,OT1〜OTn 出力端子
ot1〜otm 出力端子
DESCRIPTION OF
22 Sample hold circuit 23 A /
29 Serial I /
32 Image compression /
35
C2, C5, C6, c2, c5, c6 Wiring capacitance GL, GL1 to GLn Gate line DL, DL1 to DLm Drain line OT, OT1 to OTn Output terminal ot1 to otm Output terminal
Claims (13)
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備え、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とするシフトレジスタ。 A shift register having a plurality of stages, each stage of the shift register being
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor for draining a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during reverse operation, and is output from the other end of the current path of the third transistor in the subsequent stage. A fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A sixth transistor that supplies a control terminal of the even-numbered second transistor serving as a subsequent stage and a control terminal of the even-numbered third transistor ;
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, a signal from the outside is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor, Until the next transistor is turned on, the control terminal of the second transistor of the odd stage and the control terminal of the third transistor of the odd stage continue to be held,
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is generated by the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
A shift register characterized by that.
ことを特徴とする請求項1に記載のシフトレジスタ。 During the forward operation, the predetermined signal output from the other end of the current path of the first transistor is the other end of the current path of the first transistor, the control terminal of the second transistor, and the It is stored in a wiring formed between the control terminal of the third transistor and the control terminal of the second transistor and the third transistor from when the first transistor is turned off until when it is turned on next time. The shift register according to claim 1, wherein the shift register continues to be held at a control terminal of the transistor.
前記第1、第2の信号は、前記第3または第4の信号のレベル反転周期の半周期毎に、該半周期内での一部の期間だけ、いずれか一方の信号のレベルが反転する
ことを特徴とする請求項1または2に記載のシフトレジスタ。 The level of each of the third and fourth signals is inverted at a predetermined period,
In the first and second signals, the level of one of the signals is inverted every half period of the level inversion period of the third or fourth signal for a part of the half period. The shift register according to claim 1 or 2, wherein
ことを特徴とする請求項1乃至3のいずれかの項に記載のシフトレジスタ。 Each stage of the shift register is supplied with a signal obtained by inverting the third or fourth signal at the control terminal, and is turned on by a signal obtained by inverting the third or fourth signal supplied to the control terminal. And a signal output from the other end of the current path of the third transistor is input from one end of the current path, and output from the other end to be discharged to ground. Item 4. The shift register according to any one of Items 1 to 3 .
ことを特徴とする請求項1乃至3のいずれかの項に記載のシフトレジスタ。 The shift register according to any one of claims 1 to 3 , wherein the fourth signal is a signal obtained by inverting the level of the third signal.
ことを特徴とする請求項1乃至5のいずれかの項に記載のシフトレジスタ。 Wherein each stage of the shift register of any of claims 1 to 5, further comprising an output terminal for outputting a signal outputted from the other end of the current path of said third transistor to the outside The shift register described in the paragraph.
前記各トランジスタは、互いに同一のチャネル型電界効果トランジスタによってそれぞれ構成される
ことを特徴とする請求項1乃至6のいずれかの項に記載のシフトレジスタ。 Each of the signals is a voltage signal,
The shift register according to any one of claims 1 to 6 , wherein each of the transistors is configured by the same channel field effect transistor.
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備えるシフトレジスタ、並びに
前記シフトレジスタの前記第3のトランジスタの出力に応じて表示される表示部を、
有し、
前記シフトレジスタは、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とする表示装置。 A display device including a shift register having a plurality of stages, each stage of the shift register includes:
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor for draining a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during reverse operation, and is output from the other end of the current path of the third transistor in the subsequent stage. A fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A shift register comprising: a sixth transistor that supplies a control terminal of the even-numbered second transistor and a control terminal of the even-numbered third transistor ; A display unit that is displayed according to the output of the third transistor,
Have
The shift register is
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, a signal from the outside is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor, Until the next transistor is turned on, the control terminal of the second transistor of the odd stage and the control terminal of the third transistor of the odd stage continue to be held,
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is generated by the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
A display device characterized by that.
複数段からなるシフトレジスタによって構成され、外部から供給された選択信号をシフトさせて各段から順次出力させ、該各段から出力させた選択信号によって前記撮像素子の画素をマトリクスの1ライン毎に選択する選択駆動手段と、
前記選択駆動手段によって選択されているラインの画素から発生している画像信号を取り込む信号取込手段とを備え、
前記選択駆動手段は、外部から供給された選択信号を前記シフトレジスタの最前段と最後段とのいずれかに選択して供給する選択制御手段を備え、
前記シフトレジスタは、
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備え、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とする撮像素子駆動装置。 An image sensor in which pixels are arranged in a matrix and generates an image signal corresponding to light incident on each pixel;
A shift register having a plurality of stages shifts selection signals supplied from the outside and sequentially outputs the signals from each stage. The selection signals output from the respective stages cause the pixels of the image sensor to be arranged for each line of the matrix. Selection drive means to select;
Signal capturing means for capturing an image signal generated from a pixel of a line selected by the selection driving means;
The selection driving means includes selection control means for selecting and supplying a selection signal supplied from the outside to either the first stage or the last stage of the shift register,
The shift register is
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor for draining a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during reverse operation, and is output from the other end of the current path of the third transistor in the subsequent stage. A fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A sixth transistor that supplies a control terminal of the even-numbered second transistor serving as a subsequent stage and a control terminal of the even-numbered third transistor ;
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, a signal from the outside is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor, Until the next transistor is turned on, the control terminal of the second transistor of the odd stage and the control terminal of the third transistor of the odd stage continue to be held,
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is generated by the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
An image sensor driving apparatus characterized by the above.
前記表示装置は、
マトリクス状に画素が配置された表示素子と、
複数段からなる第1のシフトレジスタによって構成され、外部から供給された選択信号をシフトさせて各段から順次出力させ、該各段から出力させた選択信号によって前記表示素子の画素をマトリクスの1ライン毎に選択する選択駆動回路と、
外部から供給された画像信号を前記表示素子の1ライン分取り込み、取り込んだ画像信号に対応する信号を前記選択駆動回路によって選択されているラインの画素にそれぞれ供給する信号駆動回路と、
前記選択駆動回路及び前記信号駆動回路を制御する制御回路とを備え、
前記選択駆動回路は、外部から供給された選択信号を前記第1のシフトレジスタの最前段と最後段とのいずれかに選択して供給する第1の選択制御手段と、各段に取り込まれた選択信号を前段にシフトさせるか後段にシフトさせるかを選択する第2の選択制御手段とを備え、
前記シフトレジスタは、
順方向の動作時に、制御端子に第1または第2の信号が供給され、電流路の一端から所定の信号が供給され、前記制御端子に供給されている前記第1または第2の信号によってオンしているときに前記所定の信号を電流路の他端に出力する第1のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、電流路の一端が負荷を介して信号源に接続され、前記制御端子に供給されている所定の信号によってオンしているときに、信号源から供給された信号をグラウンドに排出させる第2のトランジスタと、
制御端子に前記第1のトランジスタの電流路の他端から出力された所定の信号が供給され、該制御端子に供給されている所定の信号によってオンしているときに第3または第4の信号を電流路の一端から入力し、他端に出力する第3のトランジスタと、
次段の前記第2のトランジスタまたは前記第3のトランジスタにチャージされた前記第1のトランジスタの電流路の他端から出力された所定の信号をグラウンドに排出させる第4のトランジスタと、
前記シフトレジスタの各段のうちの奇数段において、逆方向の動作時に、制御端子に第5の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された信号を制御端子に供給された第5の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記奇数段の前記第2のトランジスタの制御端子と該奇数段の前記第3のトランジスタの制御端子とに供給する第5のトランジスタと、
前記シフトレジスタの各段のうちの偶数段において、前記逆方向の動作時に、制御端子に第6の信号が供給され、後段の第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が電流路の一端に供給され、該供給された所定の信号を制御端子に供給された第6の信号によってオンしているときに電流路の他端から出力して、前記後段の前段となる前記偶数段の前記第2のトランジスタの制御端子と該偶数段の前記第3のトランジスタの制御端子とに供給する第6のトランジスタと、を備え、
奇数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第1の信号が、前記第3のトランジスタの電流路の一端には前記第3の信号がそれぞれ供給され、
偶数段において、前記順方向の動作時に、前記第1のトランジスタの制御端子には前記第2の信号が、前記第3のトランジスタの電流路の一端には前記第4の信号がそれぞれ供給され、
第1段において、前記順方向の動作時に、外部からの信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
第2段目以降において、前記順方向の動作時に、前段の前記第3のトランジスタの電流路の他端から出力された前記第3または第4の信号が前記所定の信号として前記第1のトランジスタの電流路の一端に供給され、
前記逆方向の動作において、前記第5の信号に基づき前記第5のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記奇数段の前記第1のトランジスタの電流路の他端と該奇数段の前記第2のトランジスタの制御端子及び該奇数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記奇数段の前記第5のトランジスタがオフされてから次にオンされるまでの間、前記奇数段の前記第2のトランジスタの制御端子及び前記奇数段の前記第3のトランジスタの制御端子に保持され続け、
前記逆方向の動作において、前記第6の信号に基づき前記第6のトランジスタの電流路の他端から出力された所定の信号は、前記後段の前段となる前記偶数段の前記第1のトランジスタの電流路の他端と該偶数段の前記第2のトランジスタの制御端子及び該偶数段の前記第3のトランジスタの制御端子との間に形成された配線に蓄積され、前記偶数段の前記第6のトランジスタがオフされてから次にオンされるまでの間、前記偶数段の前記第2のトランジスタの制御端子及び前記偶数段の前記第3のトランジスタの制御端子に保持され続ける、
ことを特徴とする撮像装置。 An image sensor in which pixels are arranged in a matrix and a display that displays an image corresponding to an image captured by the image sensor or an image corresponding to an image captured by the image sensor and recorded in an image memory With the device,
The display device
A display element in which pixels are arranged in a matrix;
The first shift register is composed of a plurality of stages. The selection signal supplied from the outside is shifted and sequentially output from each stage, and the pixels of the display element are arranged in the matrix by the selection signal output from each stage. A selection drive circuit to select for each line;
A signal drive circuit that captures an image signal supplied from the outside for one line of the display element, and supplies a signal corresponding to the captured image signal to the pixels of the line selected by the selection drive circuit;
A control circuit for controlling the selection drive circuit and the signal drive circuit,
The selection drive circuit includes a first selection control unit that selects and supplies an externally supplied selection signal to either the first stage or the last stage of the first shift register, and is fetched by each stage. Second selection control means for selecting whether to shift the selection signal to the preceding stage or to the subsequent stage,
The shift register is
During forward operation, a first or second signal is supplied to the control terminal, a predetermined signal is supplied from one end of the current path, and is turned on by the first or second signal supplied to the control terminal. A first transistor that outputs the predetermined signal to the other end of the current path when
A predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal, and one end of the current path is connected to a signal source via a load, and is supplied to the control terminal. A second transistor that drains a signal supplied from a signal source to ground when turned on by a signal;
When the predetermined signal output from the other end of the current path of the first transistor is supplied to the control terminal and turned on by the predetermined signal supplied to the control terminal, the third or fourth signal A third transistor that inputs from one end of the current path and outputs to the other end;
A fourth transistor for discharging a predetermined signal output from the other end of the current path of the first transistor charged in the second transistor or the third transistor of the next stage to the ground ;
In the odd-numbered stages of the shift registers, the fifth signal is supplied to the control terminal during operation in the reverse direction, and is output from the other end of the current path of the third transistor in the subsequent stage. The fourth signal is supplied to one end of the current path, and when the supplied signal is turned on by the fifth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A fifth transistor to be supplied to the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor;
In the even stage among the stages of the shift register, the sixth signal is supplied to the control terminal during the backward operation, and the third signal output from the other end of the current path of the third transistor in the subsequent stage. Alternatively, when the fourth signal is supplied to one end of the current path, and the supplied predetermined signal is turned on by the sixth signal supplied to the control terminal, the fourth signal is output from the other end of the current path, A sixth transistor that supplies a control terminal of the even-numbered second transistor serving as a subsequent stage and a control terminal of the even-numbered third transistor ;
In the odd stage, during the forward operation, the first signal is supplied to the control terminal of the first transistor, and the third signal is supplied to one end of the current path of the third transistor,
In the even stage, during the forward operation, the second signal is supplied to the control terminal of the first transistor, and the fourth signal is supplied to one end of the current path of the third transistor,
In the first stage, during the forward operation, an external signal is supplied as one end of the current path of the first transistor as the predetermined signal.
After the second stage, during the forward operation, the third transistor or the fourth signal output from the other end of the current path of the third transistor in the previous stage is the first transistor as the predetermined signal. is supplied to one end of the current path,
In the reverse operation, a predetermined signal output from the other end of the current path of the fifth transistor based on the fifth signal is generated from the first transistor of the odd-numbered stage that is the preceding stage of the subsequent stage. Accumulated in the wiring formed between the other end of the current path and the control terminal of the odd-numbered second transistor and the control terminal of the odd-numbered third transistor; Between the time when the first transistor is turned off and the time when the second transistor is turned on, the control terminal of the odd-numbered second transistor and the control signal of the odd-numbered third transistor continue to be held.
In the reverse operation, a predetermined signal output from the other end of the current path of the sixth transistor based on the sixth signal is a signal of the first transistor of the even-numbered stage that is the preceding stage of the subsequent stage. Accumulated in a wiring formed between the other end of the current path and the control terminal of the even-numbered second transistor and the control terminal of the even-numbered third transistor; Between the time when the first transistor is turned off and the second time when it is turned on, the control terminal of the second transistor of the even-numbered stage and the control terminal of the third transistor of the even-numbered stage continue to be held.
An imaging apparatus characterized by that.
前記第1の選択制御手段は、前記上下方向設定手段によって設定された画像の上下方向の向きに従って、外部から供給された選択信号を前記第1のシフトレジスタの最前段と最後段とのいずれかに選択して供給し、
前記第2の選択制御手段は、前記上下方向設定手段によって設定された画像の上下方向の向きに従って、各段に取り込まれた選択信号を前段にシフトさせるか後段にシフトさせるかを選択する
ことを特徴とする請求項10に記載の撮像装置。 Further comprising a vertical direction setting means for setting a vertical direction of an image to be displayed on the display element;
The first selection control means sends an externally supplied selection signal to the first stage or the last stage of the first shift register according to the vertical direction of the image set by the vertical direction setting means. Choose to supply,
The second selection control means selects whether to shift the selection signal fetched in each stage to the previous stage or the subsequent stage according to the vertical direction of the image set by the vertical direction setting means. The imaging apparatus according to claim 10 , wherein the imaging apparatus is characterized.
ことを特徴とする請求項10または11に記載の撮像装置。 The signal driving circuit is composed of a plurality of stages for capturing an image signal for one line supplied for each pixel from the outside while sequentially shifting to each stage within a selection period for one line by the selection driving circuit. A second shift register, third selection control means for selecting and supplying an externally supplied selection signal to either the foremost stage or the last stage of the second shift register, and the respective stages are fetched the image pickup apparatus according to claim 10 or 11, characterized in that it comprises a fourth selection control means a selection signal for selecting whether to shift to the subsequent stage or shifting in front.
前記第3の選択制御手段は、前記上下方向設定手段によって設定された画像の上下方向の向きに従って、外部から供給された選択信号を前記第1のシフトレジスタの最前段と最後段とのいずれかに選択して供給し、
前記第4の選択制御手段は、前記上下方向設定手段によって設定された画像の上下方向の向きに従って、各段に取り込まれた選択信号を前段にシフトさせるか後段にシフトさせるかを選択する
ことを特徴とする請求項12に記載の撮像装置。 A horizontal direction setting means for setting a horizontal direction of an image to be displayed on the display element;
The third selection control means sends an externally supplied selection signal to the first stage or the last stage of the first shift register according to the vertical direction of the image set by the vertical direction setting means. Choose to supply,
The fourth selection control means selects whether to shift the selection signal fetched in each stage to the previous stage or the subsequent stage according to the vertical direction of the image set by the vertical direction setting means. The imaging apparatus according to claim 12 , characterized in that:
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