JP4082553B2 - DRAM control apparatus and control method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、複数のDRAM(ダイナミックランダムアクセスメモリ)からインタリーブ方式により高速でランダムにデータの読出しを行うDRAM制御装置及び制御方法に係り、特にリアルタイムでデータを読み出すために必要なDRAMの数の低減を図ったDRAM制御装置及び制御方法に関する。
【0002】
【従来の技術】
情報処理装置の記憶装置に使用されるDRAMは、データの蓄積を微小コンデンサの電荷で行っているため、時間が経つと漏れ電流でデータが消えてしまう。そのため、一定時間毎にメモリ内容を書き直すリフレッシュを行う必要があり、リフレッシュを行っている間はDRAMにアクセスすることができない。一般の情報処理装置では、DRAMのリフレッシュとメモリアクセスが重なると、メモリアクセスはウエイトがかかるようになっていた。
【0003】
しかしながら、DRAMを使用する装置によっては、メモリアクセスのウエイトが許されない場合がある。例えば、半導体集積回路(ICデバイス)の電気的特性を検査する半導体試験装置は、被測定デバイスに所定の試験用パターンデータを与え、被測定デバイスの出力データから被測定デバイスの基本動作及び機能に問題がないかを検査する装置である。試験用パターンデータは、半導体試験装置内の複数のDRAMに格納され、必要なテストレートに応じて複数のDRAMからインタリーブ方式で読み出される。このような半導体試験装置では、被測定デバイスにリアルタイムで試験用パターンデータを供給する必要があり、メモリアクセスのウエイトは許されない。
【0004】
【発明が解決しようとする課題】
従来、リアルタイムでデータの読出しが必要な装置においてインタリーブを行う場合、DRAMのリフレッシュとメモリアクセスが重ならないよう、DRAMの読出し時間とリフレッシュ動作を行っている時間(以下、「リフレッシュ動作時間」と称す)との和をDRAMのサイクル時間として考慮しなければならなかった。そのため、DRAMのサイクル時間が長くなり、インタリーブに必要なDRAMの数が多くなるという問題があった。
【0005】
図3は従来の半導体試験装置のDRAM制御装置の構成図、図4はその動作の説明図である。図3において、アクセス制御回路61〜68は、それぞれDRAM71〜78の読出し(リード)制御を行う回路であり、共通のアドレス信号50を入力して、選択制御回路53から選択信号を受けたものが、アドレス信号50で指定されたDRAMのアドレス(番地)からデータの読出しを行うためのリード制御信号を対応するDARMへ出力する。選択回路54は、選択制御回路53からの選択信号に応じてDRAM71〜78から読み出されたデータを選択し、データ信号80を出力する。アクセス制御回路61〜68によって読出しが行われたDRAM71〜78は、読出しが終了する毎に、図示しないリフレッシュ制御回路によってリフレッシュが行われる。
【0006】
図4は、DRAMの読出し時間(Tread)が100ns(ナノ秒)、リフレッシュ動作時間(Tref)が100ns、インタリーブで希望する読取りサイクル時間(Tac)が25nsの場合の動作を示している。各DRAM71〜78のサイクル時間は、読出し時間(Tread)とリフレッシュ動作時間(Tref)の和(Tread+Tref)で200nsとなる。従って、インタリーブに必要なDRAMの数は、DRAMのサイクル時間(Tread+Tref)をインタリーブで希望する読取りサイクル時間(Tac)で割った商((Tread+Tref)/Tac)の8以上である。
【0007】
本発明は、複数のDRAMからインタリーブ方式によりデータの読出しを行う際に、少ないDARMの数でリアルタイムにデータを読み出すことのできるDRAM制御装置及び制御方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明に係るDRAM制御装置は、複数のDRAMからインタリーブ方式でデータの読出しを行うDRAM制御装置において、リフレッシュを全く行わない場合のインタリーブに必要なDRAMの数nと、一度にリフレッシュを行うDRAMの数mとを合わせた総数(n+m)個のDRAMと、(n+m)個のDRAMのうち、読出しを行うDRAM及びリフレッシュを行うDRAMを選択して制御する選択制御手段とを備え、(n+m)個のDRAMは、1つのDRAMの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数をnとし、1つのDRAMについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とDRAMの総数(n+m)との積がn以上となるように整数mを定め、選択制御手段は、一度にm個のDRAMを順次リフレッシュ状態として、その間残りのn個のDRAMを読出し可能な状態とするものである。
【0009】
また、本発明に係るDRAM制御方法は、複数のDRAMからインタリーブ方式でデータの読出しを行うDRAM制御方法において、リフレッシュを全く行わない場合のインタリーブに必要なDRAMの数nを、1つのDRAMの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数とし、一度にリフレッシュを行うDRAMの数mを、1つのDRAMについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とDRAMの総数(n+m)との積がn以上となる整数として、(n+m)個のDRAMを用意し、(n+m)個のDRAMのうち、一度にm個のDRAMを順次リフレッシュ状態として、その間残りのn個のDRAMを読出し可能な状態とするものである。
【0010】
1つのDRAMの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数nは、リフレッシュを全く行わない場合のインタリーブに必要なDRAMの数を示す。また、1つのDRAMについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とDRAMの数(n+m)との積は、読出し可能な状態にあるDRAMの平均数を示す。従って、本発明では、読出し可能な状態にあるDRAMの平均数が、リフレッシュを全く行わない場合インタリーブに必要なDRAMの数n以上になるようにmの値を定めている。
【0011】
この発明によれば、選択制御手段の働きによって常にn個以上のDRAMが読出し可能な状態となるので、メモリアクセスのウエイトをかけることなくリアルタイムにデータを読み出すことができる。そして、DRAMの数(n+m)を上記の通り定めることにより、総数(n+m)個の少ないDRAMの数でインタリーブを行うことができる。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に従って説明する。図1は本発明の一実施の形態による半導体試験装置のDRAM制御装置の構成図、図2はその動作の説明図である。図1において、リード制御回路11は、DRAM31〜35に共通して設けられた読出し(リード)制御を行う回路であり、アドレス信号10を入力して、アドレス信号10で指定されたDRAMのアドレス(番地)からデータの読出しを行うためのリード制御信号20を出力する。リフレッシュ制御回路12は、DRAM31〜35に共通して設けられたリフレッシュ制御を行う回路であり、後述する一定間隔毎にDRAM31〜35のリフレッシュを行うためのリフレッシュ制御信号30を出力する。
【0013】
選択制御回路13は、DRAM31〜35のうち、読出しを行うDRAM及びリフレッシュを行うDRAMを選択して制御する回路であり、選択回路21〜25及び選択回路14へ選択信号を出力する。選択制御回路13から選択信号を受けた選択回路21〜25は、対応するDRAM31〜35へリード制御回路11からのリード制御信号20またはリフレッシュ制御回路12からのリフレッシュ制御信号30を転送する。選択回路14は、選択制御回路13からの選択信号に応じてDRAM31〜35から読み出されたデータを選択し、データ信号40を出力する。
【0014】
図2は、DRAMの読出し時間(Tread)が100ns(ナノ秒)、リフレッシュ動作時間(Tref)が100ns、インタリーブで希望する読取りサイクル時間(Tac)が25ns、1つのDRAMについてのリフレッシュサイクル(Tcyc)が1500nsの場合の動作を示している。なお、DRAMのリフレッシュサイクル(Tref)は読出し時間(Tread)よりも非常に長いのが一般的であるが、本実施の形態では発明の理解を容易にするために上述の時間を例示している。
【0015】
まず、この場合に必要なDARMの数(n+m)について説明する。1つのDRAMの読出し時間(Tread)をインタリーブで希望する読取りサイクル時間(Tac)で割った商(Tread/Tac)は4である。この商以上の整数nは、リフレッシュを全く行わない場合のインタリーブに必要なDRAMの数を示す。本実施の形態では、nを最低必要な数の4としている。
【0016】
一方、1つのDRAMについて読出し可能な状態にある時間は、リフレッシュサイクル(Tcyc)からリフレッシュ動作時間(Tref)及び前後の読出しと重なる時間(2×Tread)を引いた差(Tcyc−(Tref+2×Tread))である。従って、1つのDRAMについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合((Tcyc−(Tref+2×Tread))/Tcyc)とDRAMの数(n+m)との積がn以上となるように整数mを定めると、mは1以上である。このとき、この積は、読出し可能な状態にあるDRAMの平均数を示す。
【0017】
従って、この場合にインタリーブに必要なDRAMの数(n+m)は5以上である。本実施の形態では、mを最低必要な数の1とし、DRAMの数(n+m)を5個としている。ちなみに、図3及び図4で示した従来の装置では、同じ条件でインタリーブに必要なDRAMの数は8以上であった。
【0018】
次に、DRAM制御装置の動作を説明する。図2において、アドレス信号10の引出線で示した3桁の数字は、読出しを指定するDRAMのアドレス(番地)を示している。また、データ信号40の引出線で示した3桁の数字は、読み出されたデータが格納されていたDRAMのアドレス(番地)を示している。
【0019】
本実施の形態では、まず、アドレス信号10の000番地の読出し指定に対して、DRAM32が選択制御回路13によって選択され、DRAM32の000番地からデータの読出しが行われる。続く001番地の読出し指定に対してはDRAM33が、002番地の読出し指定に対してはDRAM34が、003番地の読出し指定に対してはDRAM35がそれぞれ選択制御回路13によって選択され、それぞれのDRAMの001番地、002番地、003番地からデータの読出しが行われる。
【0020】
続いて、アドレス信号10の004番地の読出し指定に対して、000番地からのデータの読出しが終了したDRAM32が選択制御回路13によって選択され、DRAM32の004番地からデータの読出しが行われる。一方、この時、DRAM31は選択制御回路13によってリフレッシュを行うよう選択され、DRAM31のリフレッシュが開始される。DRAM31は、リフレッシュ動作時間(Tref)後にリフレッシュが終了して読出し可能な状態となる。その時、アドレス信号10の050番地の読出し指定に対して、DRAM31が選択制御回路13によって選択され、DRAM31の050番地からデータの読出しが行われる。以下、同様にして各DRAM31〜35からのデータの読出しとリフレッシュが行われる。
【0021】
本実施の形態では、mを1としたので、選択制御手段13は、一度に1個のDRAMをリフレッシュ状態として、その間残りの4個のDRAMを読出し可能な状態とする。図2の矢印で示した時間(Tcyc/(n+m))は、1つのDRAMのリフレッシュが開始されてから次のDRAMのリフレッシュが開始されるまでの時間間隔を示しており、リフレッシュ制御回路12はこの間隔毎にリフレッシュ制御信号30を出力する。
【0022】
本実施の形態では、DRAM31のリフレッシュが開始されてから時間(Tcyc/(n+m))後に次のDRAM32のリフレッシュが開始され、さらに時間(Tcyc/(n+m))後に次のDRAM33のリフレッシュが開始される。以下、同様にしてDRAM34〜35のリフレッシュが行われ、DRAM31は最初のリフレッシュが開始されてからリフレッシュサイクル(Tcyc)後に再びリフレッシュが開始される。
【0023】
以上説明した実施の形態では、n及びmの値を最低必要な数としたが、n及びmはDRAMの数の低減を図る範囲でそれ以上であってもかまわない。また、本発明のDRAM制御装置及び制御方法は、上述の実施の形態で例示した読出し時間、リフレッシュ動作時間、インタリーブで希望する読取りサイクル時間、リフレッシュサイクル等に限られるものでないことは、言うまでもない。
【0024】
【発明の効果】
本発明のDRAM制御装置及び制御方法によれば、複数のDRAMからインタリーブ方式によりデータの読出しを行う際に、少ないDARMの数でリアルタイムにデータを読み出すことができる。従って、リアルタイムでデータの読出しが必要な装置を小型で安価に構成でき、また大容量の装置を構成しやすくなる。
【図面の簡単な説明】
【図1】 本発明の一実施の形態による半導体試験装置のDRAM制御装置の構成図である。
【図2】 本発明の一実施の形態による半導体試験装置のDRAM制御装置の動作の説明図である。
【図3】 従来の半導体試験装置のDRAM制御装置の構成図である。
【図4】 従来の半導体試験装置のDRAM制御装置の動作の説明図である。
【符号の説明】
11…リード制御回路
12…リフレッシュ制御回路
13…選択制御回路
14…選択回路
21〜25…選択回路
31〜35…DRAM[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a DRAM control apparatus and control method for reading data randomly from a plurality of DRAMs (dynamic random access memories) at high speed by an interleaving method, and in particular, reducing the number of DRAMs required for reading data in real time. The present invention relates to a DRAM control device and a control method.
[0002]
[Prior art]
A DRAM used for a storage device of an information processing device accumulates data with a charge of a minute capacitor, so that data disappears due to leakage current over time. For this reason, it is necessary to refresh the memory contents at regular intervals, and the DRAM cannot be accessed during the refresh. In a general information processing apparatus, when DRAM refresh and memory access overlap, the memory access is weighted.
[0003]
However, depending on the device using the DRAM, the memory access wait may not be permitted. For example, a semiconductor test apparatus that inspects the electrical characteristics of a semiconductor integrated circuit (IC device) provides predetermined test pattern data to a device under test, and uses the output data of the device under test to perform basic operations and functions of the device under test. It is a device that inspects for problems. The test pattern data is stored in a plurality of DRAMs in the semiconductor test apparatus, and is read from the plurality of DRAMs in an interleaved manner according to a required test rate. In such a semiconductor test apparatus, it is necessary to supply test pattern data to a device under test in real time, and a memory access wait is not allowed.
[0004]
[Problems to be solved by the invention]
Conventionally, when interleaving is performed in a device that needs to read data in real time, the DRAM read time and the refresh operation time (hereinafter referred to as “refresh operation time”) so that the DRAM refresh and memory access do not overlap. ) To the DRAM cycle time. Therefore, there is a problem that the cycle time of the DRAM becomes long and the number of DRAMs necessary for interleaving increases.
[0005]
FIG. 3 is a configuration diagram of a DRAM control device of a conventional semiconductor test apparatus, and FIG. 4 is an explanatory diagram of its operation. In FIG. 3,
[0006]
FIG. 4 shows the operation when the DRAM read time (Tread) is 100 ns (nanoseconds), the refresh operation time (Tref) is 100 ns, and the read cycle time (Tac) desired for interleaving is 25 ns. The cycle time of each of the
[0007]
An object of the present invention is to provide a DRAM control device and a control method capable of reading data in real time with a small number of DARMs when reading data from a plurality of DRAMs by an interleave method.
[0008]
[Means for Solving the Problems]
The DRAM controller according to the present invention is a DRAM controller that reads data from a plurality of DRAMs in an interleaved manner. The number of DRAMs necessary for interleaving when no refresh is performed and the number of DRAMs that perform refresh at a time. A total of (n + m) DRAMs combined with the number m, and (n + m) DRAMs that select and control the DRAM to be read and the DRAM to be refreshed out of the (n + m) DRAMs. In the DRAM, n is a whole number equal to or greater than the quotient obtained by dividing the read time of one DRAM by the read cycle time desired by interleaving, and the percentage of time in which a DRAM can be read out of the refresh cycle and the total number of DRAMs An integer m is determined so that the product of (n + m) is n or more, and selection control means , Sequentially as the refresh state of m DRAM at a time, in which the rest of the n DRAM and readable state therebetween.
[0009]
Further, the DRAM control method according to the present invention is a DRAM control method for reading data from a plurality of DRAMs in an interleaved manner. The number n of DRAMs necessary for interleaving when no refresh is performed is calculated by reading one DRAM. Let the time be an integer greater than or equal to the quotient divided by the desired read cycle time in interleaving, and the number of DRAMs to be refreshed at a time, m, the percentage of time in the refresh cycle that can be read for one DRAM and the total number of DRAMs (N + m) DRAMs are prepared as integers whose product of (n + m) is n or more, and among the (n + m) DRAMs, m DRAMs are sequentially refreshed at a time, and the remaining n The DRAM is made readable.
[0010]
An integer n equal to or greater than the quotient obtained by dividing the read time of one DRAM by the read cycle time desired for interleaving indicates the number of DRAMs required for interleaving when no refresh is performed. Also, the product of the ratio of the time in which a DRAM can be read out of the refresh cycle and the number of DRAMs (n + m) indicates the average number of DRAMs in a readable state. Therefore, in the present invention, the value of m is determined so that the average number of DRAMs in a readable state is equal to or greater than the number n of DRAMs necessary for interleaving when no refresh is performed.
[0011]
According to the present invention, n or more DRAMs are always readable by the action of the selection control means, so that data can be read in real time without waiting for memory access. Then, by determining the number of DRAMs (n + m) as described above, interleaving can be performed with a small number of DRAMs in total (n + m).
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a configuration diagram of a DRAM control device of a semiconductor test apparatus according to an embodiment of the present invention, and FIG. 2 is an explanatory diagram of its operation. In FIG. 1, a
[0013]
The
[0014]
FIG. 2 shows a DRAM read time (Tread) of 100 ns (nanoseconds), a refresh operation time (Tref) of 100 ns, an interleaved desired read cycle time (Tac) of 25 ns, and a refresh cycle (Tcyc) for one DRAM. Shows the operation in the case of 1500 ns. Note that the refresh cycle (Tref) of the DRAM is generally much longer than the read time (Tread). However, in the present embodiment, the above-described time is illustrated for easy understanding of the invention. .
[0015]
First, the number of DARMs necessary in this case (n + m) will be described. The quotient (Tread / Tac) obtained by dividing the read time (Tread) of one DRAM by the desired read cycle time (Tac) by interleaving is 4. An integer n greater than or equal to the quotient indicates the number of DRAMs required for interleaving when no refresh is performed. In the present embodiment, n is set to 4, which is the minimum required number.
[0016]
On the other hand, the time in which one DRAM can be read is the difference (Tcyc− (Tref + 2 × Tread) obtained by subtracting the refresh operation time (Tref) and the time (2 × Tread) overlapping with previous and subsequent readings from the refresh cycle (Tcyc). )). Therefore, an integer such that the product of the ratio of the refresh cycle time ((Tcyc− (Tref + 2 × Tread)) / Tcyc) of one DRAM and the number of DRAMs (n + m) is n or more. When m is determined, m is 1 or more. At this time, this product indicates the average number of DRAMs in a readable state.
[0017]
Accordingly, in this case, the number of DRAMs (n + m) required for interleaving is 5 or more. In the present embodiment, m is the minimum required number of 1 and the number of DRAMs (n + m) is 5. Incidentally, in the conventional apparatus shown in FIGS. 3 and 4, the number of DRAMs required for interleaving under the same conditions is 8 or more.
[0018]
Next, the operation of the DRAM control device will be described. In FIG. 2, the three-digit number indicated by the lead line of the
[0019]
In the present embodiment, first, the
[0020]
Subsequently, the
[0021]
In the present embodiment, since m is set to 1, the selection control means 13 sets one DRAM at a time in the refresh state, and sets the remaining four DRAMs in a readable state during that time. A time (Tcyc / (n + m)) indicated by an arrow in FIG. 2 indicates a time interval from the start of refresh of one DRAM to the start of refresh of the next DRAM. The refresh control circuit 12 A
[0022]
In the present embodiment, the refresh of the
[0023]
In the embodiment described above, the values of n and m are the minimum required numbers, but n and m may be more than that within the range of reducing the number of DRAMs. Needless to say, the DRAM control apparatus and control method of the present invention are not limited to the read time, the refresh operation time, the read cycle time desired for interleaving, the refresh cycle, and the like exemplified in the above embodiment.
[0024]
【The invention's effect】
According to the DRAM control device and the control method of the present invention, when data is read from a plurality of DRAMs by an interleave method, data can be read in real time with a small number of DARMs. Therefore, a device that needs to read data in real time can be configured in a small size at low cost, and a large-capacity device can be easily configured.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a DRAM control device of a semiconductor test apparatus according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram of the operation of the DRAM control device of the semiconductor test apparatus according to the embodiment of the present invention.
FIG. 3 is a configuration diagram of a DRAM control device of a conventional semiconductor test apparatus.
FIG. 4 is an explanatory diagram of the operation of a DRAM control device of a conventional semiconductor test apparatus.
[Explanation of symbols]
DESCRIPTION OF
Claims (2)
リフレッシュを全く行わない場合のインタリーブに必要なDRAMの数nと、一度にリフレッシュを行うDRAMの数mとを合わせた総数(n+m)個のDRAMと、
前記(n+m)個のDRAMのうち、読出しを行うDRAM及びリフレッシュを行うDRAMを選択して制御する選択制御手段とを備え、
前記(n+m)個のDRAMは、1つのDRAMの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数をnとし、1つのDRAMについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とDRAMの総数(n+m)との積がn以上となるように整数mを定め、
前記選択制御手段は、一度にm個のDRAMを順次リフレッシュ状態として、その間残りのn個のDRAMを読出し可能な状態とすることを特徴とするDRAM制御装置。In a DRAM controller that reads data from a plurality of DRAMs in an interleaved manner,
A total number (n + m) of DRAMs including the number n of DRAMs necessary for interleaving when no refresh is performed and the number m of DRAMs that are refreshed at a time ;
Selection control means for selecting and controlling a DRAM for reading and a DRAM for refreshing among the (n + m) DRAMs,
In the (n + m) DRAMs, an integer equal to or greater than the quotient obtained by dividing the read time of one DRAM by the read cycle time desired by interleaving is n, and the time in which one DRAM is in a readable state in the refresh cycle. An integer m is determined so that the product of the ratio and the total number of DRAMs (n + m) is n or more,
The DRAM control apparatus according to claim 1, wherein the selection control means sequentially sets m DRAMs at a time in a refreshed state, and sets the remaining n DRAMs in a readable state.
リフレッシュを全く行わない場合のインタリーブに必要なDRAMの数nを、1つのDRAMの読出し時間をインタリーブで希望する読取りサイクル時間で割った商以上の整数とし、
一度にリフレッシュを行うDRAMの数mを、1つのDRAMについてリフレッシュサイクルのうち読出し可能な状態にある時間の割合とDRAMの総数(n+m)との積がn以上となる整数として、(n+m)個のDRAMを用意し、
前記(n+m)個のDRAMのうち、一度にm個のDRAMを順次リフレッシュ状態として、その間残りのn個のDRAMを読出し可能な状態とすることを特徴とするDRAM制御方法。In a DRAM control method for reading data from a plurality of DRAMs in an interleaved manner,
The number n of DRAMs required for interleaving when no refresh is performed is an integer greater than or equal to the quotient obtained by dividing the read time of one DRAM by the read cycle time desired for interleaving,
Assuming that the number m of DRAMs to be refreshed at a time is an integer in which the product of the percentage of time in which one DRAM can be read out of the refresh cycle and the total number of DRAMs (n + m) is n or more , (n + m) Prepared DRAM,
A DRAM control method characterized in that, among the (n + m) DRAMs, m DRAMs are sequentially refreshed at a time, and the remaining n DRAMs are in a readable state during that time.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000308574A JP4082553B2 (en) | 2000-10-10 | 2000-10-10 | DRAM control apparatus and control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000308574A JP4082553B2 (en) | 2000-10-10 | 2000-10-10 | DRAM control apparatus and control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002116953A JP2002116953A (en) | 2002-04-19 |
JP4082553B2 true JP4082553B2 (en) | 2008-04-30 |
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ID=18788859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000308574A Expired - Fee Related JP4082553B2 (en) | 2000-10-10 | 2000-10-10 | DRAM control apparatus and control method |
Country Status (1)
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---|---|
JP (1) | JP4082553B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9346371B2 (en) | 2009-01-23 | 2016-05-24 | Magnemotion, Inc. | Transport system powered by short block linear synchronous motors |
US9771000B2 (en) | 2009-01-23 | 2017-09-26 | Magnemotion, Inc. | Short block linear synchronous motors and switching mechanisms |
US9802507B2 (en) | 2013-09-21 | 2017-10-31 | Magnemotion, Inc. | Linear motor transport for packaging and other uses |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9514800B1 (en) * | 2016-03-26 | 2016-12-06 | Bo Liu | DRAM and self-refresh method |
-
2000
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Publication number | Publication date |
---|---|
JP2002116953A (en) | 2002-04-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050607 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20060516 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071211 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080104 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080205 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080207 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140222 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |