JP4080816B2

JP4080816B2 - Method for manufacturing field effect transistor

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Publication number: JP4080816B2
Application number: JP2002235529A
Authority: JP
Inventors: 川幸江西; 下大介松; 竹秀喜佐; 島伸福
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-08-13
Filing date: 2002-08-13
Publication date: 2008-04-23
Anticipated expiration: 2022-08-13
Also published as: JP2004079659A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（Metal-Insulator-Semiconductor）構造の電界効果トランジスタ（FET：Field-Effect-Transistor）及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高速化・高集積化はスケーリング則によるＭＯＳ（Metal-Oxide-Semiconductor）型ＦＥＴの微細化によって進められてきた。これはＳｉＯ_２からなるゲート絶縁膜の膜厚、ゲート長等のＭＯＳＦＥＴの各部分を長さ方向と横方向の寸法を同時に縮小することで微細化時に素子の特性を正常に保ち、性能を上げることを可能にしてきた。
【０００３】
しかしながら、従来から用いられているＳｉＯ_２からなるゲート絶縁膜では、２ｎｍ以下の膜厚領域になると直接トンネル電流が流れ始めるため、ゲートリーク電流の抑制ができず消費電力の増加等の問題を回避できない。このため、ＳｉＯ_２よりも誘電率が高い材料をゲート絶縁膜に用いて、ＳｉＯ_２換算膜厚(以下、ＥＯＴ(Equivalent Oxide Thickness)とも云う）を抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要となる。
【０００４】
次世代の微細ＬＳＩ用のゲート絶縁膜材料として、ＳｉＯ_２換算膜厚として１ｎｍ程度が実現できる、ＺｒやＨｆを含むアモルファス酸化物であるＺｒシリケート、Ｈｆシリケートなどが広く研究されている。さらに、２０１０年以降に登場が予想される次々世代極微細ＬＳＩでは、ゲート絶縁膜の厚さとしてＳｉＯ_２換算膜厚として１ｎｍよりも更に一層薄いものが要求される。この次々世代用高誘電体ゲート絶縁膜として、近年、Ｌａ_２Ｏ_３（非特許文献１参照）やＰｒ_２Ｏ_３（非特許文献２参照）などの希土類酸化物が研究され、これらの酸化物をゲート絶縁膜として用いることにより、ＳｉＯ_２換算膜厚が薄くかつ低いリーク電流密度が実現されている。これらの希土類酸化物単結晶をＳｉに直接接合させることができればさらなるＳｉＯ_２換算膜厚の低減が可能となり、極微細ＬＳＩにおけるゲート絶縁膜の有力な候補となり得る。
【０００５】
しかし、酸化物とＳｉとの間にはアモルファス界面層が形成されやすく、直接接合の実現は困難であることが知られている。このようなアモルファス界面層はシリコン酸化膜ＳｉＯ_ｘやシリケートなどの低誘電率層であるため、基板／ゲート間の容量を低下させ、ＳｉＯ_２換算膜厚が十分に薄いゲートを形成することが困難であるという大きな問題点がある。
【０００６】
Ｓｉに直接接合したゲート絶縁膜を実現した例としては、ＳｒＴｉＯ_３ゲート絶縁膜に関する報告がある（非特許文献３及び非特許文献４参照）。しかし、Ｓｉに直接接合したＳｒＴｉＯ_３ゲート絶縁膜を用いてもＳｉＯ_２換算膜厚を十分に低減できていない。
【０００７】
しかし、本発明者らは、希土類酸化物であるＣｅＯ_２をＳｉに直接接合させることに成功し、ＥＯＴ＝０．３８ｎｍという極薄ゲート絶縁膜を形成できることを報告している（非特許文献５参照）。
【０００８】
従来のＭＯＳＦＥＴの構成を図１０に示す。この従来のＭＯＳＦＥＴは、Ｓｉ基板２の表面領域にチャネル領域４が形成され、このチャネル領域４の両側に不純物が導入されたソース領域６ａおよびドレイン領域６ｂが形成されている。そして、チャネル領域４上には、ＳｉＯ_２からなるゲート絶縁膜９を介してポリシリコンからなるゲート電極１４が形成されている。ゲート絶縁膜９およびゲート電極１４の側部には、例えばＣＶＤ法によって形成されたシリコン窒化膜からなる絶縁膜１６が設けられた構成となっている。図１０に示した構成のＭＯＳＦＥＴにおいては、ゲート電極１４に覆われる領域は全体に渡ってＳｉＯ_２からなるゲート絶縁膜９によって一様に被膜されている。
【０００９】
図１０に示す構造を持つＦＥＴにおいて、ＳｉＯ_２換算膜厚を薄すくするためにゲート絶縁膜として高誘電体を用いた場合、ゲート電極１４端の近傍に高誘電体ゲート絶縁膜９と側壁に形成されたシリコン窒化膜１６という誘電率の大きく異なる絶縁膜が存在することになるため、ゲート絶縁膜９の端部において電界強度が増大する。そして、電界強度が耐圧を越えた場合には、ゲート絶縁膜９の端で絶縁破壊が起こるという深刻な問題がある。特に高い誘電率（ε≧２０）を持つゲート絶縁膜が必要とされる次々世代極微細トランジスタでは、この問題が顕著に現れる。
【００１０】
また、高い誘電率を持つＳｒＴｉＯ_３やＣｅＯ_２などの結晶性の金属酸化物をゲート絶縁膜として用いた場合には、これらの金属酸化物のバンドギャップエネルギー（Ｅｇ）が３〜４ｅＶと比較的小さく、電子や正孔に対する障壁高さは高々１ｅＶ程度しかない。このため、電界強度が高くなるとリーク電流の増加を抑制することは困難となる。
【００１１】
上記のように、ゲート絶縁膜端で電界強度が大きくなると、この部分でのリーク電流の増加は深刻である。さらに、ゲート絶縁膜として高誘電体を用いた場合、ゲート絶縁膜とソース・ドレイン領域との重なり部分の容量が増大し、素子の寄生容量が増大する。寄生容量の増大は素子の遅延時間を長くし、動作速度を低下させるという問題を引き起こす。
【００１２】
上記のような問題点を回避するために、ソース・ドレイン領域の少なくとも一方とゲート電極の重なる領域で、少なくともゲート電極端部側のゲート絶縁膜の誘電率が、チャネル領域上のゲート絶縁膜の誘電率より低くした電界効果トランジスタとその製造方法が提案されている（特許文献１参照）。例えば、チャネル上のゲート絶縁膜は誘電率の高いＴｉＯ_２やＴａ_２Ｏ_３などで形成され、ソース・ドレイン領域の少なくとも一方とゲート電極の重なる領域上のゲート絶縁膜は誘電率の低いＳｉＯ_２で形成されている。この電界効果トランジスタによれば、確かにゲート絶縁膜端での電界の集中は避けられるが、ゲート絶縁膜として全く異なる２種類の材料をチャネル上とソース・ドレイン領域上で作り分ける必要があり、ゲート絶縁膜の形成工程が煩雑化・複雑化するためにプロセスの歩留まりが低下しコスト上昇等の問題を引き起こすことが予想される。
【００１３】
また、チャネル上のゲート絶縁膜とソース・ドレイン領域上の絶縁膜との間では異なる材料が接する面が存在し、この接触面がリークパスとなってゲートリーク電流の増大を引き起こす懸念がある。ゲートリーク電流の増加は素子の信頼性の著しい低下の原因となる。
【００１４】
【非特許文献１】
Y. H. Wu, M. Y. Yang, A. Chin, W. J. Chen and C. M. Kwei, IEEE Electron Device Lett. 21, 341 (2000)
【非特許文献２】
H. J. Osten, J. P. Liu, P. Ggaworzewski, E. Bugiel and P. Zaumseil, IEDM 2000 Technical Digest, San Fransisco, p.653 (2000)
【非特許文献３】
R. A. Mckee, F. J. Walker and M. F. Chisholm, Phys. Rev. Lett. 81, 3014 (1998)
【非特許文献４】
R. A. Mckee, F. J. Walker and M. F. Chisholm, Science 293, 468 (2001)
【非特許文献５】
Y. Nishikawa, N. Fukushima and N. Yasuda, Ext. Abst. Inter. Conf. on Solid State Devices and Materials, Tokyo, p.174 (2001)
【特許文献１】
特開２００１−１０２５７３
【００１５】
【発明が解決しようとする課題】
上記のように、ＬＳＩの高集積化を目指し、性能を維持・向上させながら微細化を進めるには、高誘電体のゲート絶縁膜の導入が必須となる。しかし、高誘電体ゲート絶縁膜を用いた場合には、ゲート絶縁膜端で電界強度が増大し、絶縁破壊の発生やリーク電流の増大などの問題があった。高誘電体ゲート絶縁膜端での電界集中を抑制するための誘電率の異なる２種類の材料をゲート絶縁膜として用いる方法が提案されているが、ゲート絶縁膜形成工程が複雑で信頼性に欠けるという問題があった。
【００１６】
本発明は、上記事情を考慮してなされたものであって、ゲート絶縁膜端での電界集中を緩和するとともにリーク電流の増大を抑制することのできる電界効果トランジスタ及びその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
また、本発明の態様による電界効果トランジスタの製造方法は、シリコン半導体基板上に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記シリコン半導体基板のチャネル領域上に第１開口部を形成する工程と、前記第１開口部および前記第１の絶縁膜の一部分を覆うダミーゲートを形成し、このダミーゲートをマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、全面に層間絶縁膜を形成した後、前記ダミーゲートを除去することにより、前記層間絶縁膜に、前記第１の絶縁膜の一部分と前記チャネル領域が露出する第２開口部を形成する工程と、前記第２開口部の少なくとも底部に結晶性の金属酸化物を堆積し、前記チャネル領域上では前記シリコン半導体基板と直接接合した第２の絶縁膜を形成する工程と、を備えたことを特徴とする。
【００２３】
なお、前記第２の絶縁膜は分子線エピタキシー法を用いて形成しても良い。
【００２４】
また、本発明の第３の態様による電界効果トランジスタの製造方法は、シリコン半導体基板上に、前記シリコン半導体基板と直接接合した結晶性の金属酸化物からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にゲート電極材料膜を堆積し、前記ゲート電極材料膜および第１の絶縁膜をパターニングし、ゲート電極およびゲート絶縁膜を形成する工程と、前記ゲート電極をマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、前記ゲート絶縁膜と前記ソース・ドレイン領域との間に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第２の絶縁膜を形成する工程と、を備えたことを特徴とする。
【００２５】
なお、前記第２の絶縁膜は、前記ソース・ドレイン領域形成のための不純物のイオン注入後に行われる前記不純物を活性化させるための熱処理時に酸素または窒素を導入することにより形成しても良い。
【００２６】
なお、前記第２の絶縁膜は、前記ソース・ドレイン領域を形成後に層間絶縁膜をＣＶＤ法により形成する際に酸素または窒素を拡散させることにより形成しても良い。
【００２７】
なお、前記第１の絶縁膜は分子線エピタキシー法を用いて形成しても良い。
【００２８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２９】
（第１実施形態）
本発明の第１の実施形態によるＭＩＳＦＥＴの断面構成を図１に示す。この実施形態によるＭＩＳＦＥＴは、シリコンからなる半導体基板２の表面にチャネル領域４が形成され、このチャネル領域４の両側の半導体基板２に、チャネル領域４と導電型が異なるソース領域６ａおよびドレイン領域６ｂが形成された構成となっている。また、チャネル領域４上にはシリコン基板２に直接接合する結晶性の金属酸化物からなるゲート絶縁膜８が形成され、このゲート絶縁膜８の側部にはこのゲート絶縁膜８に接するとともにソース・ドレイン領域上においてシリコン基板２に接して形成されたシリコン酸化物、シリコン酸窒化物、金属酸化物、または、金属酸窒化物からなるアモルファス性の絶縁膜１０が設けられている。さらに、絶縁膜１０上には、チャネル領域上に形成した結晶性の金属酸化物からなるゲート絶縁膜８と実質的に同一の組成を有する結晶性の金属酸化物からなる絶縁膜１２が形成された構成となっている。絶縁膜８および絶縁膜１２上には、ポリシリコンからなるゲート電極１４が形成され、このゲート電極１４の側部には、例えばシリコン窒化膜からなる絶縁膜１６が形成された構成となっている。そして、本実施形態においては、ゲート絶縁膜１２の誘電率はゲート絶縁膜８の誘電率よりも低く、ゲート絶縁膜１０の誘電率よりも高くなるように構成されている。
【００３０】
次に、図１に示した構造を持つＭＩＳＦＥＴのゲート絶縁膜の特性について詳細に述べる。本発明者らは、分子線エピタキシー法（以下、ＭＢＥ（Molecular Beam Epitaxy）法とも云う）を用いて希土類酸化物であるＣｅＯ_２からなる層を、面方位が（１１１）のシリコン基板に直接接合させることに成功し、極薄ゲート絶縁膜を実現できることを従来技術の項で既に述べた（Y. Nishikawa, N. Fukushima and N. Yasuda, Ext. Abst. Inter. Conf. on Solid State Devices and Materials, Tokyo, p.174 (2001)）。
【００３１】
今回、さらに詳細な検討を行い、結晶性を制御することによりＣｅＯ_２の誘電率を大きく変化させることができることを初めて見出した。図２に、ＣｅＯ_２層とシリコン基板の界面の断面を示す。図２（ａ）は界面層無しに単結晶のＣｅＯ_２層がシリコン基板に直接接合した場合を示す。この場合は、シリコン基板とＣｅＯ_２層の格子像は界面においてきれいに連続しており、直接接合していることが透過型電子顕微鏡（以下、ＴＥＭ(Transparent Electron Microscope)とも云う）からわかった。また、このときのＣｅＯ_２層の誘電率εは容量−電圧（Ｃ−Ｖ）特性評価から、５２と高い値であることがわかった。一方、図２（ｂ）に示したように、単結晶のＣｅＯ_２層とシリコン基板との間にアモルファス性のＣｅシリケート界面層が存在する場合、Ｃ−Ｖ特性評価から、ＣｅＯ_２の誘電率は２６、Ｃｅシリケートの誘電率は９であることが求められた。Ｃｅシリケートのようなアモルファス性の材料上では、ＣｅＯ_２層の誘電率は２６程度であり、バルクの場合と同等の値をとることが確認された。一方、図２（ａ）に示したようにＳｉ基板に直接接合した場合には、ＣｅＯ_２層の誘電率はバルクの場合に比べて２倍高い値をとることが見出された。
【００３２】
このように、シリコン基板に直接接合した場合とアモルファス性の界面層上に形成した場合で、ＣｅＯ_２層の誘電率が大きく変化する要因についてさらに検討を行った。この検討に微小角入射Ｘ線回折法を用いた。微小角入射Ｘ線回折法では、Ｘ線を全反射臨界角(Ｓｉでは０．２３度)以下の低角で入射させて、試料の非常に浅い部分を試料表面に沿って平行に走るＸ線の回折成分を測定する方法である。試料への入射Ｘ線に対して、測定される回折Ｘ線の方向は直行する。試料表面に垂直な格子面からのブラッグ回折を観察することになるため、回折したＸ線は試料表面から回折角度：２θの位置で検出される。この方法により、薄膜においても試料表面に垂直方向の格子定数の測定が可能となる。
【００３３】
図２（ａ）、図２（ｂ）に示した界面層の有無が異なる２種類の試料の（２２０）面方位におけるＣｅＯ_２層のＸ線回折スペクトルを図３に示す。図３の横軸は回折角度２θを示し、縦軸はＸ線回折スペクトルの強度を示す。Ｘ線入射角（ω）はω＝０．０１度として測定を行った。図３からわかるように、直接接合の場合（図２（ａ）参照）にはＸ線回折スペクトルにおけるＣｅＯ_２層の半値幅は０．３度と小さいが、界面にＣｅシリケートがある場合（図２（ｂ）参照）には半値幅は０．５度に広がっている。シリコン基板に直接接合しているＣｅＯ_２層は界面層がある場合に比べて、半値幅が小さく格子定数の揺らぎが小さい、つまり、結晶性が高いことがわかった。また、シリコン基板の半値幅は０．４度であり、直接接合したＣｅＯ_２層ではシリコン基板よりさらに半値幅が狭いこともわかった。このように、シリコン基板に直接接合したＣｅＯ_２層の格子定数の揺らぎはシリコン基板に比べても小さく、結晶性が非常に高いために誘電率の向上が起こっていることが明らかとなった。一方、アモルファス性の界面層上に形成したＣｅＯ_２層では、アモルファス性の界面層における格子の乱れの影響を受けるために格子定数の揺らぎが大きくなり結晶性が低下し、誘電率の向上は起こらないことがわかった。
【００３４】
以上述べたように、ＣｅＯ_２層はシリコン基板に直接接合した場合には高い誘電率（ε＝５２）を示すが、シリコン基板との間にアモルファス性の界面層が存在する場合には誘電率がバルクと同等の値（ε＝２６）になる。Ｘ線回折評価より、このような誘電率の変化が結晶性の違いに起因していることがわかった。つまり、層構造を変化させて結晶性を制御することにより、誘電率を２倍程度変化させることができることが明らかとなった。
【００３５】
この性質を利用して、図１に示す本実施形態によるＭＩＳＦＥＴは構成されている。つまり、チャネル領域４上ではシリコン基板に直接接合した結晶性の金属酸化物からなるゲート絶縁膜８が形成されているために、ゲート絶縁膜８の誘電率は高くなりゲート容量を大きくすることができ、高い電流駆動力を得ることができる。一方、ソース・ドレイン領域６ａ、６ｂ上では、シリコン基板に接して形成されたアモルファス性の絶縁膜１０と結晶性の金属酸化物からなる絶縁膜１２との積層構造を有するゲート絶縁膜１０、１２を形成することにより、この領域でのゲート絶縁膜１０、１２の誘電率をチャネル領域４上のゲート絶縁膜８の半分以下に低減することが可能となり、ゲート絶縁膜端での電界集中の緩和が可能になる。
【００３６】
（比較例）
比較例として、チャネル領域上だけではなくソース・ドレイン領域上においても、シリコン基板に直接接合するようにした結晶性の金属酸化物をゲート絶縁膜として用いたＭＩＳＦＥＴの断面図を図４に示す。この比較例のＭＩＳＦＥＴは、シリコン基板２の表面にチャネル領域４が形成され、このチャネル領域４の両側のシリコン基板２にソース・ドレイン領域６ａ、６ｂが形成され、チャネル領域４上及びソース・ドレイン領域６ａ、６ｂ上にシリコン基板２に直接接合するようにした結晶性の金属酸化物からなるゲート絶縁膜８が形成され、このゲート絶縁膜８上にポリシリコンからなるゲート電極１４が形成され、ゲート電極１４の側部に例えばシリコン窒化からなる絶縁膜１６が形成された構成となっている。この比較例において、ゲート絶縁膜８としてＣｅＯ_２を用いた場合、誘電率は一様に５２と高い値となる。絶縁膜１６の誘電率（ε＝６）とゲート絶縁膜８との誘電率（ε＝５２）は大きく異なるため、ゲート絶縁膜８の端部に電界集中が起こることになる。
【００３７】
本実施形態と図４に示す比較例におけるゲート絶縁膜の特性を調べるために、ゲート電圧に対するリーク電流を評価した。図５に等価電界強度Ｅ_ｏｘ，_ｅｑとリーク電流密度の関係を示す。等価電界強度は、高誘電体膜を酸化膜に換算して求めた電界強度である。シリコン基板に直接接合したＣｅＯ_２層をゲート絶縁膜８として用いた、図４に示す比較例によるＭＩＳＦＥＴでは、Ｅ_ｏｘ，_ｅｑが４ＭＶ/ｃｍに達するとゲート絶縁膜端で絶縁破壊が起きリーク電流密度が急激に増大して素子が破壊された。一方、ＣｅＯ_２層をゲート絶縁膜８、１２として用いた、図１に示す本実施形態によるＭＩＳＦＥＴでは、Ｅ_{ｏｘ，ｅｑ}＞１０ＭＶ/ｃｍまで絶縁破壊が起きないことが確認された。これは、ソース・ドレイン領域６ａ、６ｂ上でゲート絶縁膜１０、１２の誘電率を下げることによりゲート絶縁膜端での電界集中を緩和することができたためである。
【００３８】
さらに、図１に示す本実施形態によるＭＩＳＦＥＴ構造では、図４に示す比較例のＭＩＳＦＥＴ構造より、ゲートリーク電流密度を２桁以上低減できることが確認された（図５参照）。これは次に述べるような理由による。ＣｅＯ_２やＳｒＴｉＯ_３などの結晶性酸化物のバンドギャップエネルギーＥｇは一般的に３〜４ｅＶ程度であり、ＳｉＯ_２（Ｅｇ＝８．９ｅＶ）と比較するとかなり小さい値である。このため、電子や正孔に対する障壁高さは高々１ｅＶ程度しかなく、電界強度が高くなるとリーク電流の増加を抑制することは困難となる。一方、アモルファス性の酸化物または窒化物では一般的にバンドギャップエネルギーＥｇが大きく、Ｃｅシリケート層などではバンドギャップエネルギーＥｇが６ｅＶ程度となる。バンドギャップエネルギーＥｇが大きくなれば電子や正孔に対する障壁高さは相対的に大きくなるため、リーク電流の低減が可能となる。特に、電界強度が高くなるゲート絶縁膜端にバンドギャップエネルギーＥｇの大きなシリケートなどのアモルファス層が存在することはリーク電流の低減に非常に有効であり、図５に示すようにリーク電流密度の低減が実現できる。
【００３９】
さらに、図４に示す比較例のＭＩＳＦＥＴでは、ゲート絶縁膜８全体の誘電率が高いため、ゲート電極１４とソース・ドレイン領域６ａ、６ｂとの重なり部分の容量が増大し、素子の寄生容量が増大してしまうという問題点がある。寄生容量の増大は素子の遅延時間を長くし、動作速度を低下させるという問題を引き起こしていた。しかし、図１に示す本実施形態によるＭＩＳＦＥＴでは、ゲート電極１４とソース・ドレイン領域６ａ、６ｂとの重なり部分の容量を半分以下に低減できるため、素子の寄生容量が増大を抑制することが出来る。そのため、動作速度の低下を抑制できるという効果がある。
【００４０】
以上説明したように、本実施形態によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００４１】
なお、本実施形態においては、シリコン基板２に直接接合した結晶性の金属酸化物からなるゲート絶縁膜８はチャネル領域４上にのみ形成されていたが、図６に示すように、チャネル領域４ばかりでなくソース・ドレイン領域６ａ、６ｂに延在するように構成しても、第１実施形態の場合と同様にゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００４２】
（第２実施形態）
次に、本発明の第２実施形態を図７および図８を参照して説明する。この第２実施形態は、電界トランジスタの製造方法であって、その製造工程を図７および図８に示す。
【００４３】
まず、図７（ａ）に示すように、（１１１）面方位を持つシリコン基板２１上に素子分離領域２３を形成後、例えば、厚さ０．５ｎｍのＳｉＯ_２膜２５を全面に被膜する。ＳｉＯ_２膜２５を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネルとして用いる領域２７に急峻な不純物プロファイルを形成する。続いて、ＳｉＯ_２膜２５には、フォトリソグラフィー技術を用いて、チャネル領域２７上に開口部を設ける（図７（ｂ）参照）。
【００４４】
次に、ＣＶＤ法によりポリシリコン膜を堆積した後、ＲＩＥ(Reactive Ion Etching)等を用いて上記ポリシリコン膜をパターニングしてダミーゲート２９を形成する（図７（ｃ）参照）。
【００４５】
次いで、ＳｉＯ_２膜２５を介してイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域３１ａ、３１ｂを形成する（図７（ｄ）参照）。さらに、ＣＶＤ(Chemical Vapor Deposition)法によりＳｉＯ_２膜３３を堆積する（図７（ｅ）参照）。
【００４６】
次に、ポリシリコンからなるダミーゲート２９を除去することにより、底部にチャネル領域２７が露出した開口部３４を形成する（図８（ａ）参照）。続いて、開口部３４の底に露出しているチャネル領域２７のＳｉ表面を希フッ酸を用いてウェット処理を行い、表面を水素で終端化する。その後、この基板をＭＢＥ(Molecular Beam Epitaxy)装置に導入する。基板温度を例えば６００℃とし、金属Ｃｅを蒸発源として用いてシリコン基板上にＣｅを０．６モノレイヤ蒸着した後、オゾンＯ_３または酸素ガスを供給して、ゲート絶縁膜となるＣｅＯ_２膜３５を５ｎｍの厚さに成膜する（図８（ｂ）参照）。このような成膜方法を用いることにより、チャネル領域２７上では、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板に直接接合した面方位が（１１１）の単結晶ＣｅＯ_２からなる絶縁膜３５をエピタキシャル成長させることができる。しかし、チャネル領域２７以外の領域、例えばＳｉＯ_２膜２５上では、シリコン基板との界面に形成されたシリコン酸化膜などのアモルファス層からなる絶縁膜２５とＣｅＯ_２からなる絶縁膜３５との積層構造が形成される。
【００４７】
次に、Ｐｔなどの金属または金属シリサイドからなるゲート電極材料膜３７を前面に形成した後（図８（ｃ）参照）、ＣＤＥ(Chemical Dry Etching)法などを用いて、ＳｉＯ_２膜３３上に形成されたゲート電極材料膜３７と絶縁膜３５を除去する（図８（ｄ）参照）。これにより、開口部３４内にゲート絶縁膜３５ａを介してゲート電極３７ａが形成される。そして、このゲート絶縁膜３５ａは、チャネル領域２７上では、シリコン基板に直接接合した単結晶ＣｅＯ_２からなり、ソース・ドレイン領域６ａ、６ｂ上では、ＳｉＯ_２からなる絶縁膜２５とＣｅＯ_２からなる絶縁膜３５との積層構造からなる絶縁膜となり、図１に示す第１実施形態で説明したゲート絶縁膜８，１０，１２と同じ構成となる。
【００４８】
この後、ソース・ドレイン領域上にコンタクトホールを開孔し、Ａｌ等の金属を蒸着しＲＩＥ等のエッチング加工を行うことにより配線を行い、ＭＩＳＦＥＴが完成する。
【００４９】
図７および図８に詳述したように、本実施形態によれば、誘電率を変化させるために２種類の材料をチャネル上とソース・ドレイン領域上で作り分ける必要はない。このため、ゲート絶縁膜の形成工程は簡略化することができ、プロセス歩留の向上とコストダウンが可能である。また、チャネル上のゲート絶縁膜とソース・ドレイン領域上の絶縁膜とで同じ材料を用いているので、リークパスが生じゲートリーク電流の増大を引き起こす懸念はない。従来、提案されていた２種類に材料を用いる方法（特開２００１−１０２５７３号公報参照）に比べ、本実施形態による製造方法が優れていることは明らかである。
【００５０】
次に、図７、図８に示す第２実施形態によって製造されるＭＩＳＦＥＴの特性について述べる。この第２実施形態の製造方法を用いることにより、チャネル領域２７上では、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板に直接接合した単結晶ＣｅＯ_２からなるゲート絶縁膜３５ａをエピタキシャル成長させることが可能となる。ここで、チャネル上に作製した物理的膜厚５ｎｍのＣｅＯ_２からなるエピタキシャル単結晶のゲート絶縁膜３５ａのＳｉＯ_２換算膜厚は０．３８ｎｍであり、誘電率が５２と高い値であることを確認した。このように、チャネル領域２７上では高いゲート容量が実現されているため、高い電流駆動力が得られることが確認された。一方、ソース・ドレイン領域６ａ、６ｂ上では、アモルファス性のＳｉＯ_２膜２５上にＣｅＯ_２からなる絶縁膜３５ａが形成されており、この部分におけるＣｅＯ_２の誘電率は２６であった。等価電界強度とリーク電流密度の関係を調べたところ、Ｅ_{ｏｘ，ｅｑ}＞１０ＭＶ/ｃｍまで絶縁破壊が起きないことが確認された。これは、ソース・ドレイン領域６ａ、６ｂ上ではゲート絶縁膜の誘電率を下げることによりゲート絶縁膜端での電界集中を緩和することができたためである。さらに、ゲートリーク電流密度は１０^−３Ａ／ｃｍ^２以下に抑制されていた。これは、電界強度が高くなるゲート絶縁膜端に存在するバンドギャップエネルギーＥｇの大きなＳｉＯ_２層２５がリーク電流の低減に非常に有効に働いためと考えられる。また、ソース・ドレイン領域６ａ、６ｂ上での寄生容量が低減でき、動作速度低下の抑制効果も確認された。
【００５１】
以上説明したように、本実施形態によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００５２】
（第３実施形態）
次に、本発明の第３実施形態を、図９を参照して説明する。この第３実施形態は、電界トランジスタの製造方法であって、その製造工程を図９に示す。
【００５３】
まず、図９（ａ）に示すように、（００１）面方位を持つシリコン基板４１上に素子分離領域４３を形成後、例えば、厚さ５０ｎｍのＳｉＯ_２膜４５を全面に被膜する。続いて、ＳｉＯ_２膜４５を介して、ボロンとインジウム両方の元素のイオン打ち込みを行うことにより、チャネルとして用いる領域４７に急峻な不純物プロファイルを形成する（図９（ａ）参照）。
【００５４】
次に、ＳｉＯ_２膜４５をフッ化アンモニア溶液でエッチング除去した後、シリコン基板４１の表面に希フッ酸処理を行い、基板４１の表面を水素で終端化する。次に、この基板４１をＭＢＥ装置に導入する。基板温度を例えば７００℃とし、金属デイスプロシウムＤｙを蒸発源として用いてシリコン基板４１上にデイスプロシウムＤｙを０．６モノレイヤ蒸着した後、オゾンＯ_３または酸素ガスを供給して、ゲート絶縁膜となるＤｙ_２Ｏ_３からなる絶縁膜４９を５ｎｍの厚さ成膜する（図９（ｂ））。このような成膜方法を用いることにより、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板４１に直接接合し（００１）方向に配向した多結晶のＤｙ_２Ｏ_３からなる絶縁膜４９をエピタキシャル成長させることができる。
【００５５】
次に、ＣＶＤ法を用いてゲート電極となるポリシリコン膜５１を全面に堆積する（図９（ｃ）参照）。続いて、図９（ｄ）に示すように、ポリシリコン膜５１および絶縁膜４９を、例えばＲＩＥ法などの異方性エッチング法を用いてパターニングし、チャネル領域４７上にゲート絶縁膜４９ａとゲート電極５１ａを形成する。その後、ゲート電極５１ａをマスクとしてイオン注入と熱工程を行うことにより、不純物を導入したソース・ドレイン領域５３ａ、５３ｂを形成する（図９（ｄ）参照）。
【００５６】
さらに、ＣＶＤ法によりＳｉＯ_２膜５５を全面に堆積（図９（ｅ）参照）する。このとき、ＣＶＤ法における酸素分圧を制御することにより、ゲート絶縁膜４９ａの端から酸素の拡散が起こり、図９（ｅ）に示すようにソース・ドレイン領域５３ａ、５３ｂ上のＳｉ基板４１とゲート絶縁膜４９ａの間にのみ自己整合的にＳｉＯ_２層５７を形成することができる。つまり、Ｄｙ_２Ｏ_３などの希土類酸化物は酸素を透過させやすい性質を持つため、ゲート絶縁膜４９ａの端から拡散した酸素はシリコン基板４１の表面に到達してシリコンを酸化し、Ｄｙ_２Ｏ_３とシリコン基板４１との界面に選択的にＳｉＯ_２層５７が形成される。そして、ＣＶＤ法による酸素分圧を制御することにより、ゲート絶縁膜４９ａの端からの酸素の拡散距離を変化させることができ、ＳｉＯ_２層５７をソース・ドレイン領域５３ａ、５３ｂ上にのみ形成することが可能である。ここでは、ＣＶＤ法により、酸素を拡散させているが、窒素を拡散させてもよい。窒素を拡散させた場合は、絶縁膜５７はシリコン窒化層となる。また、図９（ｄ）に示した工程で、イオン打ち込みと熱工程を用いて、酸素または窒素を導入しても同様の効果が得られる。
【００５７】
次に、図９（ｆ）に示すように、ソース・ドレイン領域５３ａ、５３ｂ上にコンタクトホールを開孔し、その後、ゲート電極５１ａ、ゲート絶縁膜４９ａ、ＳｉＯ_２層５７の側部に例えばＳｉＯ_２からなる絶縁膜５９を形成する。続いて、Ａｌ等の金属を蒸着して金属膜を全面に形成した後、この金属膜をＲＩＥ等の異方性エッチングを行うことによりソース・ドレイン電極６１ａ、６１ｂおよびゲート電極６１ｃが形成され、ＭＩＳＦＥＴが完成する（図９（ｆ）参照）。
【００５８】
以上説明したように、本実施形態の製造方法によれば、ゲート絶縁膜４９ａの誘電率を変化させるために２種類の材料をチャネル領域４７上とソース・ドレイン領域５３ａ、５３ｂ上で作り分ける必要はない。
【００５９】
また、本実施形態においては、ソース・ドレイン領域５３ａ、５３ｂ上のゲート絶縁膜の誘電率を変化させることは、ゲート絶縁膜を成膜した後の酸素拡散やイオン打ち込み等の後工程で可能であり、自己整合的に低誘電率領域を形成できることから、大幅なプロセス歩留の向上とコストダウンが可能である。
【００６０】
また、本実施形態においては、チャネル領域４７上のゲート絶縁膜とソース・ドレイン領域５３ａ、５３ｂ上の絶縁膜とで同じ材料を用いているので、リークパスが生じゲートリーク電流の増大を引き起こす懸念はない。
【００６１】
次に、本実施形態の製造方法によって製造されたＭＩＳＦＥＴの特性について述べる。本実施形態の製造方法を用いることにより、チャネル領域４７上では、界面にシリコン酸化膜などのアモルファス層が形成されること無く、シリコン基板に直接接合する（００１）に配向した多結晶Ｄｙ_２Ｏ_３からなるゲート絶縁膜をエピタキシャル成長させることが可能となる。ここで、チャネル領域４７上に作製した物理的膜厚３ｎｍのＤｙ_２Ｏ_３からなるエピタキシャルゲート絶縁膜のＳｉＯ_２換算膜厚は０．５ｎｍであり、誘電率が２４と高い値であることを確認した。このように、チャネル領域上では高いゲート容量が実現されているため、高い電流駆動力が得られることが確認された。一方、ソース・ドレイン領域５３ａ、５３ｂ上では、アモルファス性のＳｉＯ_２絶縁層５７上にＤｙ_２Ｏ_３からなる絶縁膜４９ａ形成されており、この部分におけるＤｙ_２Ｏ_３膜の誘電率は１２であった。このように、直接接合を形成した後に、アモルファス性の絶縁層５７を形成しても誘電率を変化させられることが確認された。等価電界強度とリーク電流密度の関係を調べたところ、Ｅ_{ｏｘ，ｅｑ}＞８ＭＶ/ｃｍまで絶縁破壊が起きないことが確認された。これは、ソース・ドレイン領域５３ａ、５３ｂ上ではゲート絶縁膜の誘電率を下げることによりゲート絶縁膜端での電界集中を緩和することができたためである。さらに、ゲートリーク電流密度は１０^−３Ａ／ｃｍ^２以下に抑制されていた。これは、電界強度が高くなるゲート絶縁膜端に存在する、バンドギャップエネルギーＥｇの大きなＳｉＯ_２層５７が、リーク電流の低減に非常に有効に働いたためと考えられる。また、ソース・ドレイン領域５３ａ、５３ｂ上での寄生容量が低減でき、動作速度低下の抑制効果も確認された。
【００６２】
以上説明したように、本実施形態によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【００６３】
以上、詳述したように、本発明のＭＩＳＦＥＴによれば、次々世代に極微細ＬＳＩで必要とされる高誘電体（ε≧２０）ゲート絶縁膜を用いた場合においても、ゲート絶縁膜端における電界強度の集中を緩和して耐圧を高めるとともに、リーク電流や寄生容量の抑制が可能となる。
【００６４】
なお、第２実施形態においては面方位が（１１１）のＳｉ基板上に、第３実施形態においては面方位が（００１）のシリコン基板上にＭＩＳＦＥＴを形成したが、ＭＩＳＦＥＴが形成されるシリコン基板は面方位が（１１０）であっても良いし、上記面方位から多少角度がずれていても良い。
【００６５】
なお、第１乃至第３実施形態においては、結晶性の酸化物としてＣｅＯ_２、または、Ｄｙ_２Ｏ_３を用いた場合について主に述べたが、結晶性の酸化物としては希土類元素（Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の中から選ばれた、少なくとも１種類以上の元素を含む希土類酸化物であれば同様の効果が得られる。ＣｅＯ_２やＤｙ_２Ｏ_３ともに、Ｙ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｐｒ_２Ｏ_３、Ｇｄ_２Ｏ_３を用いた場合には、結晶性の制御が比較的容易にできるため、特に高い効果が得られることを確認した。
【００６６】
また、結晶性の金属酸化物はＳｒＴｉＯ_３、ＳｒＺｒＯ_３、Ｓｒ（ＴｉＺｒ）Ｏ_３、ＳｒＣｅＯ_３などのペロブスカイト構造を持つ酸化物でも良い。なお、ＳｒＴｉＯ_３からなる金属酸化物は、バルクのときの誘電率は２００〜４００であり、結晶性が良い場合は４００〜８００であることを確認した。このＳｒＴｉＯ_３からなる金属酸化物をＳｉ基板に直接接合させる場合には、面方位が（００１）のシリコン基板が良い。そして、シリコン基板に直接接合したＳｒＴｉＯ_３からなる金属酸化物を形成する場合には、基板をＭＢＥ装置に導入して基板温度を例えば４００〜５００℃にし、金属Ｓｒを蒸発源として用いてシリコン基板上にＳｒを０．６モノレイヤ蒸着した後、Ｔｉと酸素を供給することにより形成する。
【００６７】
さらに、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯなどの岩塩構造を持つ酸化物、Ａｌ_２Ｏ_３やスピネル構造を持つＭｇＡｌ_２Ｏ_４でも同等の効果が得られる。
【００６８】
また、第１実施形態では、ＣｅＯ_２は単結晶の場合について述べたが、第３実施形態で述べたように、必ずしも結晶性の金属酸化物は単結晶である必要は無く、結晶方位が配向した多結晶の場合でも結晶性の制御は可能であり、同等の効果が得られる。
【００６９】
また、第１乃至第３実施形態では、結晶性の酸化物の成膜方法として、ＭＢＥ法を用いた場合を示したが、成膜方法はＣＶＤ法、スパッタ法など他の成膜方法を用いてもよい。
【００７０】
また、第１乃至第３実施形態では、Ｓｉ基板に接して形成されたアモルファス性の絶縁膜の例としてＣｅシリケート、またはＳｉＯ_２を用いた場合について述べたが、ＳｉＯＮ（Ｓｉ酸窒化物）、またはＡｌ_２Ｏ_３、ＴｉＯ_２などの金属酸化物、あるいはＨｆＯＮ、ＺｒＯＮ、ＣｅＯＮなど金属酸窒化物のなかから選ばれたアモルファス性の材料であれば良い。アモルファス性の金属酸化物や金属酸窒化物に含まれる金属元素は１種類に限定されることなく２種類以上の金属元素を含むものでも良く、Ｓｉと金属を含む酸化物であるシリケート（ＺｒＳｉＯ_４、ＨｆＳｉＯ_４）やＡｌをさらに含むＨｆＡｌＳｉＯ、または、ＨｆＺｒＯＮ、ＨｆＡｌＯＮなどの金属酸窒化物でもよい。
【００７１】
また、結晶性の金属酸化物からなるゲート絶縁膜は、図６に示す第１実施形態の変形例の場合のように、チャネル領域上からソース・ドレイン領域上に一部延在していても同等の効果が得られる。
【００７２】
【発明の効果】
以上述べたように本発明によれば、ゲート絶縁膜端での電界集中を緩和できるとともにリーク電流の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＭＩＳＦＥＴの構成を示す断面図。
【図２】ＣｅＯ_２/Ｓｉ界面の断面を示す模式図。
【図３】図２に示した界面層の有無が異なる２種類の試料のＣｅＯ_２層のＸ線回折スペクトルを示す図。
【図４】第１実施形態の比較例によるＭＩＳＦＥＴの構成を示す断面図。
【図５】第１実施形態および比較例のＭＩＳＦＥＴにおける等価電界強度とリーク電流密度の関係を示す特性図。
【図６】第１実施形態の変形例によるＭＩＳＦＥＴの構成を示す断面図。
【図７】本発明の第２実施形態による電界トランジスタの製造方法の製造工程断面図。
【図８】本発明の第２実施形態による電界トランジスタの製造方法の製造工程を示す断面図。
【図９】本発明の第３実施形態による電界トランジスタの製造方法の製造工程を示す断面図。
【図１０】従来のＭＯＳＦＥＴの構成を示す断面図。
【符号の説明】
２Ｓｉ基板
４チャネル領域
６ａソース領域
６ｂドレイン領域
８Ｓｉ基板と直接接合されたＣｅＯ_２からなるゲート絶縁膜
１０ＳｉＯ_２膜
１２ＣｅＯ_２からなる絶縁膜
１４ゲート電極
１６絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field-effect transistor (FET) having a metal-insulator-semiconductor (MIS) structure and a manufacturing method thereof.
[0002]
[Prior art]
High speed and high integration of LSI have been advanced by miniaturization of MOS (Metal-Oxide-Semiconductor) type FET by scaling law. This is SiO₂By simultaneously reducing the length and lateral dimensions of the MOSFET, such as the gate insulating film thickness and gate length, the device characteristics can be kept normal and the performance can be improved during miniaturization. I have done it.
[0003]
However, conventionally used SiO₂In the gate insulating film made of, since a tunnel current starts to flow directly when the film thickness is 2 nm or less, the gate leakage current cannot be suppressed, and problems such as an increase in power consumption cannot be avoided. For this reason, SiO₂Using a material having a higher dielectric constant than the gate insulating film, SiO₂While suppressing the equivalent film thickness (hereinafter also referred to as EOT (Equivalent Oxide Thickness)), it is necessary to increase the physical film thickness and suppress the leakage current.
[0004]
As a gate insulating film material for next generation micro LSI, SiO₂Zr silicate, Hf silicate, and the like, which are amorphous oxides containing Zr and Hf, which can realize a converted film thickness of about 1 nm, have been widely studied. Furthermore, in the next generation ultrafine LSI expected to appear after 2010, the thickness of the gate insulating film is SiO 2.₂The equivalent film thickness is required to be much thinner than 1 nm. As this next generation high dielectric gate insulating film, in recent years, La₂O₃(See Non-Patent Document 1) and Pr₂O₃(See Non-Patent Document 2) Rare earth oxides have been studied, and by using these oxides as gate insulating films, SiO₂The equivalent film thickness is thin and a low leakage current density is realized. If these rare earth oxide single crystals can be directly bonded to Si, further SiO₂The equivalent film thickness can be reduced, which can be a promising candidate for a gate insulating film in an ultrafine LSI.
[0005]
However, it is known that an amorphous interface layer is easily formed between oxide and Si, and it is difficult to realize direct bonding. Such an amorphous interface layer is a silicon oxide film SiO._xSince it is a low dielectric constant layer such as silicate or silicate, the capacitance between the substrate and the gate is reduced, and SiO₂There is a big problem that it is difficult to form a gate having a sufficiently thin equivalent film thickness.
[0006]
An example of realizing a gate insulating film directly bonded to Si is SrTiO.₃There is a report on a gate insulating film (see Non-Patent Document 3 and Non-Patent Document 4). However, SrTiO directly bonded to Si₃Even if a gate insulating film is used, SiO₂The equivalent film thickness cannot be reduced sufficiently.
[0007]
However, the inventors have reported that the rare earth oxide CeO.₂It has been reported that an ultrathin gate insulating film of EOT = 0.38 nm can be formed (see Non-Patent Document 5).
[0008]
The configuration of a conventional MOSFET is shown in FIG. In this conventional MOSFET, a channel region 4 is formed in the surface region of the Si substrate 2, and a source region 6 a and a drain region 6 b into which impurities are introduced are formed on both sides of the channel region 4. On the channel region 4, SiO₂A gate electrode 14 made of polysilicon is formed through a gate insulating film 9 made of. On the sides of the gate insulating film 9 and the gate electrode 14, an insulating film 16 made of, for example, a silicon nitride film formed by a CVD method is provided. In the MOSFET having the configuration shown in FIG. 10, the region covered with the gate electrode 14 is entirely SiO 2.₂The gate insulating film 9 is uniformly coated.
[0009]
In the FET having the structure shown in FIG.₂When a high dielectric is used as the gate insulating film in order to reduce the equivalent film thickness, the dielectric constant of the high dielectric gate insulating film 9 and the silicon nitride film 16 formed on the side wall in the vicinity of the end of the gate electrode 14 is large. Since different insulating films exist, the electric field strength increases at the end of the gate insulating film 9. When the electric field strength exceeds the breakdown voltage, there is a serious problem that dielectric breakdown occurs at the end of the gate insulating film 9. In particular, this problem appears remarkably in next-generation ultrafine transistors that require a gate insulating film having a high dielectric constant (ε ≧ 20).
[0010]
Also, SrTiO with high dielectric constant₃And CeO₂When crystalline metal oxides such as these are used as a gate insulating film, the band gap energy (Eg) of these metal oxides is relatively small at 3 to 4 eV, and the barrier height against electrons and holes is very high. There is only about 1eV. For this reason, it becomes difficult to suppress an increase in leakage current as the electric field strength increases.
[0011]
As described above, when the electric field strength increases at the edge of the gate insulating film, the increase in leakage current at this portion is serious. Further, when a high dielectric is used as the gate insulating film, the capacitance of the overlapping portion between the gate insulating film and the source / drain regions increases, and the parasitic capacitance of the element increases. An increase in parasitic capacitance causes a problem that the delay time of the element is lengthened and the operation speed is lowered.
[0012]
In order to avoid the above-described problems, the dielectric constant of the gate insulating film on at least the gate electrode end side in the region where at least one of the source / drain regions overlaps with the gate electrode is less than that of the gate insulating film on the channel region. A field effect transistor having a lower dielectric constant and a manufacturing method thereof have been proposed (see Patent Document 1). For example, the gate insulating film on the channel is made of TiO having a high dielectric constant.₂And Ta₂O₃The gate insulating film on the region where at least one of the source / drain regions overlaps with the gate electrode is made of SiO having a low dielectric constant.₂It is formed with. According to this field effect transistor, the concentration of the electric field at the edge of the gate insulating film can be avoided, but it is necessary to make two different materials as the gate insulating film on the channel and the source / drain region. Since the gate insulating film forming process is complicated and complicated, it is expected that the process yield will be reduced and the cost will be increased.
[0013]
Further, there is a surface where different materials are in contact between the gate insulating film on the channel and the insulating film on the source / drain regions, and there is a concern that this contact surface may become a leakage path and increase the gate leakage current. An increase in gate leakage current causes a significant decrease in device reliability.
[0014]
[Non-Patent Document 1]
Y. H. Wu, M. Y. Yang, A. Chin, W. J. Chen and C. M. Kwei, IEEE Electron Device Lett. 21, 341 (2000)
[Non-Patent Document 2]
H. J. Osten, J. P. Liu, P. Ggaworzewski, E. Bugiel and P. Zaumseil, IEDM 2000 Technical Digest, San Fransisco, p.653 (2000)
[Non-Patent Document 3]
R. A. Mckee, F. J. Walker and M. F. Chisholm, Phys. Rev. Lett. 81, 3014 (1998)
[Non-Patent Document 4]
R. A. Mckee, F. J. Walker and M. F. Chisholm, Science 293, 468 (2001)
[Non-Patent Document 5]
Y. Nishikawa, N. Fukushima and N. Yasuda, Ext. Abst. Inter. Conf. On Solid State Devices and Materials, Tokyo, p.174 (2001)
[Patent Document 1]
JP 2001-102573 A
[0015]
[Problems to be solved by the invention]
As described above, introduction of a high dielectric gate insulating film is indispensable in order to advance miniaturization while maintaining and improving performance with the aim of higher integration of LSI. However, when a high dielectric gate insulating film is used, the electric field strength increases at the edge of the gate insulating film, causing problems such as the occurrence of dielectric breakdown and an increase in leakage current. A method of using two types of materials having different dielectric constants for suppressing the electric field concentration at the edge of the high dielectric gate insulating film as the gate insulating film has been proposed, but the gate insulating film forming process is complicated and lacks reliability. There was a problem.
[0016]
The present invention has been made in view of the above circumstances, and provides a field effect transistor that can alleviate electric field concentration at the end of a gate insulating film and suppress increase in leakage current, and a method for manufacturing the same. With the goal.
[0022]
[Means for Solving the Problems]
Also,Aspects of the inventionAccording to the method for manufacturing a field effect transistor, a step of forming an amorphous first insulating film made of any of silicon oxide, silicon oxynitride, metal oxide, and metal oxynitride on a silicon semiconductor substrate When,
Forming a first opening on the channel region of the silicon semiconductor substrate in the first insulating film, and forming a dummy gate covering the first opening and a part of the first insulating film; A step of forming source / drain regions by ion implantation of impurities using a dummy gate as a mask, and forming an interlayer insulating film on the entire surface, and then removing the dummy gate to form the first insulating layer on the interlayer insulating film. Forming a portion of the insulating film and a second opening exposing the channel region; depositing a crystalline metal oxide on at least the bottom of the second opening; and over the channel region, the silicon semiconductor substrate And a step of forming a second insulating film directly bonded to the substrate.
[0023]
The second insulating film may be formed using a molecular beam epitaxy method.
[0024]
According to a third aspect of the present invention, there is provided a method of manufacturing a field effect transistor, comprising: forming a first insulating film made of a crystalline metal oxide directly bonded to the silicon semiconductor substrate on the silicon semiconductor substrate; ,
Depositing a gate electrode material film on the first insulating film, patterning the gate electrode material film and the first insulating film, and forming a gate electrode and a gate insulating film; and impurities using the gate electrode as a mask And forming a source / drain region by ion implantation of silicon oxide, silicon oxynitride, metal oxide, and metal oxynitride between the gate insulating film and the source / drain region. And a step of forming an amorphous second insulating film made of any one of the above.
[0025]
The second insulating film may be formed by introducing oxygen or nitrogen during heat treatment for activating the impurity performed after ion implantation of the impurity for forming the source / drain region.
[0026]
The second insulating film may be formed by diffusing oxygen or nitrogen when forming the interlayer insulating film by the CVD method after forming the source / drain regions.
[0027]
The first insulating film may be formed using a molecular beam epitaxy method.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0029]
(First embodiment)
FIG. 1 shows a cross-sectional configuration of the MISFET according to the first embodiment of the present invention. In the MISFET according to this embodiment, a channel region 4 is formed on the surface of a semiconductor substrate 2 made of silicon, and a source region 6 a and a drain region 6 b having a conductivity type different from that of the channel region 4 are formed on the semiconductor substrate 2 on both sides of the channel region 4. Is formed. Further, a gate insulating film 8 made of a crystalline metal oxide that is directly bonded to the silicon substrate 2 is formed on the channel region 4, and the side of the gate insulating film 8 is in contact with the gate insulating film 8 and the source. An amorphous insulating film 10 made of silicon oxide, silicon oxynitride, metal oxide, or metal oxynitride formed in contact with the silicon substrate 2 on the drain region is provided. Furthermore, an insulating film 12 made of a crystalline metal oxide having substantially the same composition as the gate insulating film 8 made of a crystalline metal oxide formed on the channel region is formed on the insulating film 10. It becomes the composition. A gate electrode 14 made of polysilicon is formed on the insulating film 8 and the insulating film 12, and an insulating film 16 made of, for example, a silicon nitride film is formed on the side of the gate electrode 14. . In this embodiment, the dielectric constant of the gate insulating film 12 is configured to be lower than the dielectric constant of the gate insulating film 8 and higher than the dielectric constant of the gate insulating film 10.
[0030]
Next, the characteristics of the gate insulating film of the MISFET having the structure shown in FIG. 1 will be described in detail. The present inventors have used a molecular beam epitaxy method (hereinafter, also referred to as MBE (Molecular Beam Epitaxy) method) to prepare CeO, which is a rare earth oxide.₂As described in the section of the prior art (Y. Nishikawa, N. Fukushima and N), it was possible to realize a very thin gate insulating film by successfully bonding a layer composed of Yasuda, Ext. Abst. Inter. Conf. On Solid State Devices and Materials, Tokyo, p.174 (2001)).
[0031]
In this study, CeO was further studied by controlling the crystallinity.₂It has been found for the first time that the dielectric constant of can be greatly changed. Figure 2 shows CeO₂2 shows a cross section of an interface between a layer and a silicon substrate. FIG. 2 (a) shows a single crystal CeO without an interface layer.₂The case where the layer is bonded directly to the silicon substrate is shown. In this case, the silicon substrate and CeO₂It was found from a transmission electron microscope (hereinafter also referred to as TEM (Transparent Electron Microscope)) that the lattice images of the layers were cleanly continuous at the interface and were directly bonded. Also, CeO at this time₂The dielectric constant ε of the layer was found to be as high as 52 from the capacitance-voltage (C-V) characteristic evaluation. On the other hand, as shown in FIG.₂In the case where an amorphous Ce silicate interface layer is present between the layer and the silicon substrate, from the CV characteristic evaluation, CeO₂The dielectric constant was 26, and the dielectric constant of Ce silicate was 9. On amorphous materials such as Ce silicate, CeO₂The dielectric constant of the layer was about 26, and it was confirmed to take the same value as in the case of the bulk. On the other hand, when it is directly bonded to the Si substrate as shown in FIG.₂It has been found that the dielectric constant of the layer is twice as high as in the bulk case.
[0032]
As described above, when directly bonded to a silicon substrate and when formed on an amorphous interface layer, CeO₂Further investigation was made on the factors that greatly change the dielectric constant of the layer. The fine-angle incident X-ray diffraction method was used for this examination. In the small-angle incident X-ray diffraction method, X-rays are incident at a low angle of less than the total reflection critical angle (0.23 degrees for Si), and X-rays that run in parallel along the sample surface through a very shallow portion of the sample. This is a method of measuring the diffraction component. The direction of the diffracted X-ray measured is perpendicular to the X-ray incident on the sample. Since Bragg diffraction from the lattice plane perpendicular to the sample surface is observed, the diffracted X-ray is detected at a diffraction angle: 2θ from the sample surface. By this method, the lattice constant in the direction perpendicular to the sample surface can be measured even in a thin film.
[0033]
CeO in the (220) plane orientation of two types of samples having different interface layers shown in FIGS. 2 (a) and 2 (b).₂The X-ray diffraction spectrum of the layer is shown in FIG. The horizontal axis in FIG. 3 represents the diffraction angle 2θ, and the vertical axis represents the intensity of the X-ray diffraction spectrum. The X-ray incident angle (ω) was measured at ω = 0.01 degree. As can be seen from FIG. 3, in the case of direct bonding (see FIG. 2 (a)), CeO in the X-ray diffraction spectrum.₂The full width at half maximum of the layer is as small as 0.3 degrees, but when there is Ce silicate at the interface (see FIG. 2B), the full width at half maximum is expanded to 0.5 degrees. CeO bonded directly to silicon substrate₂It was found that the layer had a smaller half-value width and a smaller lattice constant fluctuation, that is, higher crystallinity than when the interface layer was present. Moreover, the half width of the silicon substrate is 0.4 degrees, and directly bonded CeO.₂It was also found that the half-width of the layer was narrower than that of the silicon substrate. Thus, CeO directly bonded to the silicon substrate.₂The fluctuation of the lattice constant of the layer was smaller than that of the silicon substrate, and it became clear that the dielectric constant was improved because the crystallinity was very high. On the other hand, CeO formed on the amorphous interface layer₂It was found that the layer was affected by the disorder of the lattice in the amorphous interface layer, so that the fluctuation of the lattice constant increased, the crystallinity decreased, and the dielectric constant did not increase.
[0034]
As mentioned above, CeO₂The layer exhibits a high dielectric constant (ε = 52) when directly bonded to the silicon substrate, but when an amorphous interface layer exists between the layer and the silicon substrate, the dielectric constant is equal to that of the bulk (ε = 26). From the X-ray diffraction evaluation, it was found that such a change in dielectric constant was caused by the difference in crystallinity. That is, it has been clarified that the dielectric constant can be changed about twice by controlling the crystallinity by changing the layer structure.
[0035]
Using this property, the MISFET according to the present embodiment shown in FIG. 1 is configured. That is, since the gate insulating film 8 made of crystalline metal oxide directly bonded to the silicon substrate is formed on the channel region 4, the dielectric constant of the gate insulating film 8 is increased and the gate capacitance is increased. And high current driving force can be obtained. On the other hand, on the source / drain regions 6a and 6b, gate insulating films 10 and 12 having a laminated structure of an amorphous insulating film 10 formed in contact with a silicon substrate and an insulating film 12 made of a crystalline metal oxide. As a result, the dielectric constant of the gate insulating films 10 and 12 in this region can be reduced to half or less of that of the gate insulating film 8 on the channel region 4, and the electric field concentration at the edge of the gate insulating film can be reduced. Is possible.
[0036]
(Comparative example)
As a comparative example, FIG. 4 shows a cross-sectional view of a MISFET using a crystalline metal oxide that is directly bonded to a silicon substrate as a gate insulating film not only on a channel region but also on a source / drain region. In the MISFET of this comparative example, a channel region 4 is formed on the surface of the silicon substrate 2, and source / drain regions 6 a and 6 b are formed on the silicon substrate 2 on both sides of the channel region 4. A gate insulating film 8 made of crystalline metal oxide is formed on the regions 6a and 6b so as to be directly bonded to the silicon substrate 2, and a gate electrode 14 made of polysilicon is formed on the gate insulating film 8, An insulating film 16 made of, for example, silicon nitride is formed on the side portion of the gate electrode 14. In this comparative example, the gate insulating film 8 is CeO.₂When is used, the dielectric constant is uniformly as high as 52. Since the dielectric constant (ε = 6) of the insulating film 16 and the dielectric constant (ε = 52) of the gate insulating film 8 are greatly different, electric field concentration occurs at the end of the gate insulating film 8.
[0037]
In order to investigate the characteristics of the gate insulating film in this embodiment and the comparative example shown in FIG. 4, the leakage current with respect to the gate voltage was evaluated. FIG. 5 shows the equivalent electric field strength E._ox,_eqAnd the leakage current density. The equivalent electric field strength is an electric field strength obtained by converting a high dielectric film into an oxide film. CeO bonded directly to silicon substrate₂In the MISFET according to the comparative example shown in FIG. 4 using the layer as the gate insulating film 8, E_ox,_eqWhen the voltage reached 4 MV / cm, dielectric breakdown occurred at the end of the gate insulating film, the leakage current density increased rapidly, and the device was destroyed. On the other hand, CeO₂In the MISFET according to the present embodiment shown in FIG. 1 in which the layers are used as the gate insulating films 8 and 12, E_{ox, eq}It was confirmed that dielectric breakdown did not occur up to> 10 MV / cm. This is because the electric field concentration at the edge of the gate insulating film can be reduced by lowering the dielectric constant of the gate insulating films 10 and 12 on the source / drain regions 6a and 6b.
[0038]
Furthermore, in the MISFET structure according to the present embodiment shown in FIG. 1, it was confirmed that the gate leakage current density can be reduced by two orders of magnitude or more compared with the MISFET structure of the comparative example shown in FIG. 4 (see FIG. 5). This is for the following reason. CeO₂And SrTiO₃The band gap energy Eg of a crystalline oxide such as is generally about 3 to 4 eV, and SiO 2₂Compared with (Eg = 8.9 eV), it is a considerably small value. For this reason, the height of the barrier against electrons and holes is only about 1 eV, and it becomes difficult to suppress an increase in leakage current as the electric field strength increases. On the other hand, an amorphous oxide or nitride generally has a large band gap energy Eg, and a Ce silicate layer or the like has a band gap energy Eg of about 6 eV. If the band gap energy Eg is increased, the barrier height against electrons and holes is relatively increased, so that leakage current can be reduced. In particular, the presence of an amorphous layer such as a silicate having a large band gap energy Eg at the edge of the gate insulating film where the electric field strength is high is very effective in reducing the leakage current. As shown in FIG. 5, the leakage current density is reduced. Can be realized.
[0039]
Further, in the MISFET of the comparative example shown in FIG. 4, since the dielectric constant of the entire gate insulating film 8 is high, the capacitance of the overlapping portion between the gate electrode 14 and the source / drain regions 6a and 6b is increased, and the parasitic capacitance of the element is increased. There is a problem that it increases. The increase in parasitic capacitance causes a problem that the delay time of the element is lengthened and the operation speed is lowered. However, in the MISFET according to the present embodiment shown in FIG. 1, since the capacitance of the overlapping portion between the gate electrode 14 and the source / drain regions 6a and 6b can be reduced to less than half, the increase in the parasitic capacitance of the element can be suppressed. . Therefore, there is an effect that a decrease in operating speed can be suppressed.
[0040]
As described above, according to the present embodiment, the electric field concentration at the edge of the gate insulating film can be alleviated and an increase in leakage current can be suppressed.
[0041]
In this embodiment, the gate insulating film 8 made of a crystalline metal oxide that is directly bonded to the silicon substrate 2 is formed only on the channel region 4. However, as shown in FIG. In addition to the extension to the source / drain regions 6a and 6b, the electric field concentration at the edge of the gate insulating film can be mitigated and the increase in leakage current can be suppressed as in the case of the first embodiment. Can do.
[0042]
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS. The second embodiment is a method of manufacturing a field transistor, and the manufacturing process is shown in FIGS.
[0043]
First, as shown in FIG. 7A, after forming an element isolation region 23 on a silicon substrate 21 having a (111) plane orientation, for example, SiO nm having a thickness of 0.5 nm, for example.₂A film 25 is coated on the entire surface. SiO₂By performing ion implantation of both boron and indium elements through the film 25, a steep impurity profile is formed in the region 27 used as the channel. Subsequently, SiO₂The film 25 is provided with an opening on the channel region 27 by using a photolithography technique (see FIG. 7B).
[0044]
Next, after depositing a polysilicon film by CVD, the dummy film 29 is formed by patterning the polysilicon film using RIE (Reactive Ion Etching) or the like (see FIG. 7C).
[0045]
Then SiO₂By performing ion implantation and a thermal process through the film 25, source / drain regions 31a and 31b into which impurities are introduced are formed (see FIG. 7D). Further, SiO (Chemical Vapor Deposition) is used to make SiO₂A film 33 is deposited (see FIG. 7E).
[0046]
Next, the dummy gate 29 made of polysilicon is removed to form an opening 34 in which the channel region 27 is exposed at the bottom (see FIG. 8A). Subsequently, the Si surface of the channel region 27 exposed at the bottom of the opening 34 is wet-treated with dilute hydrofluoric acid, and the surface is terminated with hydrogen. Thereafter, this substrate is introduced into an MBE (Molecular Beam Epitaxy) apparatus. After the substrate temperature is set to 600 ° C., for example, 0.6 monolayer of Ce is deposited on the silicon substrate using metal Ce as an evaporation source, and then ozone O₃Alternatively, an oxygen gas is supplied, and CeO that becomes a gate insulating film₂A film 35 is formed to a thickness of 5 nm (see FIG. 8B). By using such a film forming method, an amorphous layer such as a silicon oxide film is not formed on the interface on the channel region 27, and a single crystal CeO having a (111) plane orientation directly bonded to the silicon substrate is formed.₂The insulating film 35 made of can be epitaxially grown. However, regions other than the channel region 27, such as SiO₂On the film 25, an insulating film 25 made of an amorphous layer such as a silicon oxide film formed at the interface with the silicon substrate and CeO.₂A laminated structure with the insulating film 35 is formed.
[0047]
Next, a gate electrode material film 37 made of a metal such as Pt or a metal silicide is formed on the front surface (see FIG. 8C), and then SiOD is used by using a CDE (Chemical Dry Etching) method or the like.₂The gate electrode material film 37 and the insulating film 35 formed on the film 33 are removed (see FIG. 8D). As a result, the gate electrode 37a is formed in the opening 34 via the gate insulating film 35a. The gate insulating film 35a is formed on the channel region 27 with a single crystal CeO directly bonded to the silicon substrate.₂SiO2 on the source / drain regions 6a and 6b₂Insulating film 25 and CeO₂An insulating film having a laminated structure with the insulating film 35 is formed, and has the same configuration as the gate insulating films 8, 10, and 12 described in the first embodiment shown in FIG.
[0048]
Thereafter, contact holes are formed on the source / drain regions, a metal such as Al is vapor-deposited, and wiring is performed by etching such as RIE, thereby completing the MISFET.
[0049]
As described in detail with reference to FIGS. 7 and 8, according to the present embodiment, it is not necessary to separately produce two kinds of materials on the channel and the source / drain region in order to change the dielectric constant. For this reason, the process of forming the gate insulating film can be simplified, and the process yield can be improved and the cost can be reduced. In addition, since the same material is used for the gate insulating film on the channel and the insulating film on the source / drain regions, there is no concern that a leak path will occur and the gate leakage current will increase. It is clear that the manufacturing method according to the present embodiment is superior to the conventionally proposed method using two types of materials (see Japanese Patent Application Laid-Open No. 2001-102573).
[0050]
Next, characteristics of the MISFET manufactured by the second embodiment shown in FIGS. 7 and 8 will be described. By using the manufacturing method of the second embodiment, the single crystal CeO bonded directly to the silicon substrate is formed on the channel region 27 without forming an amorphous layer such as a silicon oxide film at the interface.₂The gate insulating film 35a made of can be epitaxially grown. Here, a 5 nm physical thickness of CeO fabricated on the channel₂SiO of the epitaxial single crystal gate insulating film 35a made of₂It was confirmed that the converted film thickness was 0.38 nm and the dielectric constant was as high as 52. As described above, since a high gate capacitance is realized on the channel region 27, it was confirmed that a high current driving capability can be obtained. On the other hand, amorphous SiO2 is formed on the source / drain regions 6a and 6b.₂CeO on the film 25₂An insulating film 35a is formed, and CeO in this portion is formed.₂The dielectric constant of was 26. When the relationship between the equivalent electric field strength and the leakage current density was examined, E_{ox, eq}It was confirmed that dielectric breakdown did not occur up to> 10 MV / cm. This is because the electric field concentration at the edge of the gate insulating film can be reduced by lowering the dielectric constant of the gate insulating film on the source / drain regions 6a and 6b. Furthermore, the gate leakage current density is 10^-3A / cm²It was suppressed to the following. This is because SiO having a large band gap energy Eg existing at the edge of the gate insulating film where the electric field strength is high.₂This is considered because the layer 25 works very effectively in reducing the leakage current. Further, the parasitic capacitance on the source / drain regions 6a and 6b can be reduced, and the effect of suppressing the decrease in the operating speed was also confirmed.
[0051]
As described above, according to the present embodiment, the electric field concentration at the edge of the gate insulating film can be alleviated and an increase in leakage current can be suppressed.
[0052]
(Third embodiment)
Next, a third embodiment of the present invention will be described with reference to FIG. The third embodiment is a method of manufacturing a field transistor, and the manufacturing process is shown in FIG.
[0053]
First, as shown in FIG. 9A, after forming an element isolation region 43 on a silicon substrate 41 having a (001) plane orientation, for example, SiO 50 having a thickness of 50 nm.₂A film 45 is coated on the entire surface. Subsequently, SiO₂By performing ion implantation of both boron and indium elements through the film 45, a steep impurity profile is formed in the region 47 used as a channel (see FIG. 9A).
[0054]
Next, SiO₂After the film 45 is removed by etching with an ammonia fluoride solution, the surface of the silicon substrate 41 is treated with diluted hydrofluoric acid to terminate the surface of the substrate 41 with hydrogen. Next, the substrate 41 is introduced into the MBE apparatus. The substrate temperature is set to 700 ° C., for example, and 0.6 monolayer deposition of dysprosium Dy is performed on the silicon substrate 41 using the metal dysprosium Dy as an evaporation source.₃Alternatively, oxygen gas is supplied to form Dy that becomes a gate insulating film₂O₃An insulating film 49 made of 5 nm thick is formed (FIG. 9B). By using such a film formation method, a polycrystalline Dy directly bonded to the silicon substrate 41 and oriented in the (001) direction without forming an amorphous layer such as a silicon oxide film at the interface.₂O₃The insulating film 49 made of can be epitaxially grown.
[0055]
Next, a polysilicon film 51 to be a gate electrode is deposited on the entire surface by using the CVD method (see FIG. 9C). Subsequently, as shown in FIG. 9D, the polysilicon film 51 and the insulating film 49 are patterned by using, for example, an anisotropic etching method such as the RIE method, and the gate insulating film 49a and the gate are formed on the channel region 47. The electrode 51a is formed. Thereafter, ion implantation and a thermal process are performed using the gate electrode 51a as a mask, thereby forming source / drain regions 53a and 53b into which impurities are introduced (see FIG. 9D).
[0056]
Furthermore, SiO is formed by CVD.₂A film 55 is deposited on the entire surface (see FIG. 9E). At this time, oxygen is diffused from the end of the gate insulating film 49a by controlling the oxygen partial pressure in the CVD method. As shown in FIG. 9E, the Si substrate 41 on the source / drain regions 53a and 53b and SiO is self-aligned only between the gate insulating films 49a.₂Layer 57 can be formed. That is, Dy₂O₃Since rare earth oxides such as these have a property of allowing oxygen to easily permeate, oxygen diffused from the end of the gate insulating film 49a reaches the surface of the silicon substrate 41 and oxidizes silicon, and Dy₂O₃Selectively on the interface between the silicon substrate 41 and the silicon substrate 41₂Layer 57 is formed. By controlling the oxygen partial pressure by the CVD method, the diffusion distance of oxygen from the end of the gate insulating film 49a can be changed.₂It is possible to form the layer 57 only on the source / drain regions 53a and 53b. Here, oxygen is diffused by a CVD method, but nitrogen may be diffused. When nitrogen is diffused, the insulating film 57 becomes a silicon nitride layer. In addition, the same effect can be obtained even if oxygen or nitrogen is introduced in the step shown in FIG.
[0057]
Next, as shown in FIG. 9 (f), contact holes are formed on the source / drain regions 53a and 53b, and then a gate electrode 51a, a gate insulating film 49a, and SiO 2 are formed.₂On the side of the layer 57, for example SiO₂An insulating film 59 made of is formed. Subsequently, after depositing a metal such as Al to form a metal film on the entire surface, the metal film is subjected to anisotropic etching such as RIE to form source / drain electrodes 61a and 61b and a gate electrode 61c. A MISFET is completed (see FIG. 9F).
[0058]
As described above, according to the manufacturing method of this embodiment, it is necessary to make two kinds of materials on the channel region 47 and the source / drain regions 53a and 53b in order to change the dielectric constant of the gate insulating film 49a. There is no.
[0059]
In the present embodiment, the dielectric constant of the gate insulating film on the source / drain regions 53a and 53b can be changed in a subsequent process such as oxygen diffusion or ion implantation after the gate insulating film is formed. In addition, since the low dielectric constant region can be formed in a self-aligned manner, the process yield can be significantly improved and the cost can be reduced.
[0060]
Further, in this embodiment, since the same material is used for the gate insulating film on the channel region 47 and the insulating films on the source / drain regions 53a and 53b, there is a concern that a leakage path may occur and increase the gate leakage current. Absent.
[0061]
Next, the characteristics of the MISFET manufactured by the manufacturing method of this embodiment will be described. By using the manufacturing method according to the present embodiment, an amorphous layer such as a silicon oxide film is not formed at the interface on the channel region 47, and the polycrystalline Dy oriented to be directly bonded to the silicon substrate (001).₂O₃It becomes possible to epitaxially grow a gate insulating film made of Here, Dy having a physical film thickness of 3 nm fabricated on the channel region 47 is formed.₂O₃SiO of epitaxial gate insulating film made of₂It was confirmed that the equivalent film thickness was 0.5 nm and the dielectric constant was as high as 24. Thus, it was confirmed that a high current driving capability can be obtained because a high gate capacitance is realized on the channel region. On the other hand, on the source / drain regions 53a and 53b, amorphous SiO₂Dy on insulating layer 57₂O₃An insulating film 49a made of₂O₃The dielectric constant of the film was 12. Thus, it was confirmed that the dielectric constant can be changed even if the amorphous insulating layer 57 is formed after the direct bonding is formed. When the relationship between the equivalent electric field strength and the leakage current density was examined, E_{ox, eq}It was confirmed that dielectric breakdown did not occur up to> 8 MV / cm. This is because the electric field concentration at the edge of the gate insulating film can be relaxed by lowering the dielectric constant of the gate insulating film on the source / drain regions 53a and 53b. Furthermore, the gate leakage current density is 10^-3A / cm²It was suppressed to the following. This is because SiO having a large band gap energy Eg is present at the edge of the gate insulating film where the electric field strength increases.₂This is probably because the layer 57 worked very effectively in reducing the leakage current. In addition, parasitic capacitance on the source / drain regions 53a and 53b can be reduced, and an effect of suppressing a decrease in operating speed was also confirmed.
[0062]
As described above, according to the present embodiment, the electric field concentration at the edge of the gate insulating film can be alleviated and an increase in leakage current can be suppressed.
[0063]
As described above in detail, according to the MISFET of the present invention, even when a high dielectric (ε ≧ 20) gate insulating film that is required in the next generation is used in the ultra fine LSI, It is possible to alleviate the concentration of the electric field intensity to increase the breakdown voltage and to suppress the leakage current and the parasitic capacitance.
[0064]
In the second embodiment, a MISFET is formed on a Si substrate having a plane orientation of (111). In the third embodiment, a MISFET is formed on a silicon substrate having a plane orientation of (001). The plane orientation may be (110), or the angle may be slightly deviated from the plane orientation.
[0065]
In the first to third embodiments, CeO is used as the crystalline oxide.₂Or Dy₂O₃As the crystalline oxide, rare earth elements (Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm are used as crystalline oxides. , Yb, Lu), the same effect can be obtained if the rare earth oxide contains at least one kind of element. CeO₂And Dy₂O₃Both Y₂O₃, La₂O₃, Pr₂O₃, Gd₂O₃It has been confirmed that a particularly high effect can be obtained because the crystallinity can be controlled relatively easily when using.
[0066]
The crystalline metal oxide is SrTiO.₃, SrZrO₃, Sr (TiZr) O₃, SrCeO₃An oxide having a perovskite structure may be used. SrTiO₃It was confirmed that the metal oxide consisting of has a bulk dielectric constant of 200 to 400, and 400 to 800 when the crystallinity is good. This SrTiO₃When the metal oxide made of is directly bonded to the Si substrate, a silicon substrate having a plane orientation of (001) is preferable. And SrTiO directly bonded to the silicon substrate₃In the case of forming a metal oxide comprising, the substrate is introduced into an MBE apparatus, the substrate temperature is set to, for example, 400 to 500 ° C., and 0.6 monolayer deposition of Sr is performed on the silicon substrate using the metal Sr as an evaporation source. Then, it forms by supplying Ti and oxygen.
[0067]
Further, oxides having a rock salt structure such as MgO, CaO, SrO, BaO, Al₂O₃MgAl with spinel structure₂O₄But the same effect can be obtained.
[0068]
In the first embodiment, CeO₂Has described the case of a single crystal. However, as described in the third embodiment, the crystalline metal oxide does not necessarily need to be a single crystal. Is possible, and an equivalent effect can be obtained.
[0069]
In the first to third embodiments, the case where the MBE method is used as the method for forming a crystalline oxide is shown. However, the film forming method uses other film forming methods such as a CVD method and a sputtering method. May be.
[0070]
In the first to third embodiments, Ce silicate or SiO is used as an example of the amorphous insulating film formed in contact with the Si substrate.₂As described above, SiON (Si oxynitride) or Al₂O₃TiO₂Any amorphous material selected from metal oxides such as HfON, ZrON, and CeON may be used. The metal element contained in the amorphous metal oxide or metal oxynitride is not limited to one type, and may contain two or more types of metal elements, and silicate (ZrSiO) which is an oxide containing Si and metal.₄, HfSiO₄Or HfAlSiO further containing Al, or a metal oxynitride such as HfZrON or HfAlON.
[0071]
In addition, the gate insulating film made of crystalline metal oxide may partially extend from the channel region to the source / drain region as in the modification of the first embodiment shown in FIG. The same effect can be obtained.
[0072]
【The invention's effect】
As described above, according to the present invention, the electric field concentration at the edge of the gate insulating film can be alleviated and an increase in leakage current can be suppressed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a MISFET according to a first embodiment of the present invention.
FIG. 2 CeO₂The schematic diagram which shows the cross section of / Si interface.
FIG. 3 shows two types of CeO samples having different interface layers as shown in FIG.₂The figure which shows the X-ray-diffraction spectrum of a layer.
FIG. 4 is a cross-sectional view showing a configuration of a MISFET according to a comparative example of the first embodiment.
FIG. 5 is a characteristic diagram showing the relationship between the equivalent electric field strength and the leakage current density in the MISFETs of the first embodiment and the comparative example.
FIG. 6 is a cross-sectional view showing the configuration of a MISFET according to a modification of the first embodiment.
FIG. 7 is a cross-sectional view of a manufacturing process of a method for manufacturing a field transistor according to a second embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a manufacturing process of a method for manufacturing a field transistor according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional view showing a manufacturing process of a field transistor manufacturing method according to a third embodiment of the present invention.
FIG. 10 is a cross-sectional view showing a configuration of a conventional MOSFET.
[Explanation of symbols]
2 Si substrate
4 channel region
6a Source area
6b Drain region
8 CeO directly bonded to Si substrate₂Gate insulating film made of
10 SiO₂film
12 CeO₂Insulating film made of
14 Gate electrode
16 Insulating film

Claims

シリコン半導体基板上に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記シリコン半導体基板のチャネル領域上に第１開口部を形成する工程と、
前記第１開口部および前記第１の絶縁膜の一部分を覆うダミーゲートを形成し、このダミーゲートをマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、
全面に層間絶縁膜を形成した後、前記ダミーゲートを除去することにより、前記層間絶縁膜に、前記第１の絶縁膜の一部分と前記チャネル領域が露出する第２開口部を形成する工程と、
前記第２開口部の少なくとも底部に結晶性の金属酸化物を堆積し、前記チャネル領域上では前記シリコン半導体基板と直接接合した第２の絶縁膜を形成する工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。Forming an amorphous first insulating film made of any of silicon oxide, silicon oxynitride, metal oxide, and metal oxynitride on a silicon semiconductor substrate;
Forming a first opening on the channel region of the silicon semiconductor substrate in the first insulating film;
Forming a dummy gate covering the first opening and a part of the first insulating film, and forming a source / drain region by ion implantation of impurities using the dummy gate as a mask;
Forming a second opening exposing a portion of the first insulating film and the channel region in the interlayer insulating film by removing the dummy gate after forming an interlayer insulating film on the entire surface;
Depositing a crystalline metal oxide on at least the bottom of the second opening, and forming a second insulating film directly bonded to the silicon semiconductor substrate on the channel region;
A method of manufacturing a field effect transistor comprising:

前記第２の絶縁膜は分子線エピタキシー法を用いて形成することを特徴とする請求項１記載の電界効果トランジスタの製造方法。2. The method of manufacturing a field effect transistor according to claim 1, wherein the second insulating film is formed using a molecular beam epitaxy method.

シリコン半導体基板上に、前記シリコン半導体基板と直接接合した結晶性の金属酸化物からなる第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上にゲート電極材料膜を堆積し、前記ゲート電極材料膜および第１の絶縁膜をパターニングし、ゲート電極およびゲート絶縁膜を形成する工程と、
前記ゲート電極をマスクとして不純物をイオン注入することによりソース・ドレイン領域を形成する工程と、
前記ゲート絶縁膜と前記ソース・ドレイン領域との間に、シリコン酸化物、シリコン酸窒化物、金属酸化物、および金属酸窒化物のいずれかからなるアモルファス性の第２の絶縁膜を形成する工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。Forming a first insulating film made of a crystalline metal oxide directly bonded to the silicon semiconductor substrate on the silicon semiconductor substrate;
Depositing a gate electrode material film on the first insulating film, patterning the gate electrode material film and the first insulating film, and forming a gate electrode and a gate insulating film;
Forming source / drain regions by ion implantation of impurities using the gate electrode as a mask;
Forming an amorphous second insulating film made of any of silicon oxide, silicon oxynitride, metal oxide, and metal oxynitride between the gate insulating film and the source / drain regions; When,
A method of manufacturing a field effect transistor comprising:

前記第２の絶縁膜は、前記ソース・ドレイン領域形成のための不純物のイオン注入後に行われる前記不純物を活性化させるための熱処理時に酸素または窒素を導入することにより形成されることを特徴とする請求項３記載の電界効果トランジスタの製造方法。The second insulating film is formed by introducing oxygen or nitrogen during a heat treatment for activating the impurity performed after ion implantation of the impurity for forming the source / drain region. A method for manufacturing a field effect transistor according to claim 3 .

前記第２の絶縁膜は、前記ソース・ドレイン領域を形成後に層間絶縁膜をＣＶＤ法により形成する際に酸素または窒素を拡散させることにより形成されることを特徴とする請求項３記載の電界効果トランジスタの製造方法。4. The field effect according to claim 3, wherein the second insulating film is formed by diffusing oxygen or nitrogen when forming the interlayer insulating film by a CVD method after forming the source / drain regions. A method for manufacturing a transistor.

前記第１の絶縁膜は分子線エピタキシー法を用いて形成することを特徴とする請求項３乃至５のいずれかに記載の電界効果トランジスタの製造方法。6. The method of manufacturing a field effect transistor according to claim 3, wherein the first insulating film is formed using a molecular beam epitaxy method.