JP4079874B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4079874B2
JP4079874B2 JP2003430438A JP2003430438A JP4079874B2 JP 4079874 B2 JP4079874 B2 JP 4079874B2 JP 2003430438 A JP2003430438 A JP 2003430438A JP 2003430438 A JP2003430438 A JP 2003430438A JP 4079874 B2 JP4079874 B2 JP 4079874B2
Authority
JP
Japan
Prior art keywords
chip mounting
lead
semiconductor device
frame
sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003430438A
Other languages
English (en)
Other versions
JP2005191258A (ja
Inventor
悦夫 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003430438A priority Critical patent/JP4079874B2/ja
Priority to US10/942,799 priority patent/US7402502B2/en
Priority to CNB2004100803707A priority patent/CN100411120C/zh
Publication of JP2005191258A publication Critical patent/JP2005191258A/ja
Application granted granted Critical
Publication of JP4079874B2 publication Critical patent/JP4079874B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

この発明は、半導体装置の製造方法に関し、特に樹脂封止型半導体装置の製造方法に関する。
導体端子が形成されているリードフレーム上で、半導体チップの電極パッドと、導体端子とをボンディングワイヤにより電気的に接続して、これら半導体チップ、ボンディングワイヤ及び導体端子を絶縁体により封止した後、個片化を行う半導体装置の製造方法が知られている。
このような樹脂封止型半導体装置の製造において、複数のダイパッドと、このダイパッドを支持する吊りリードと、半導体チップの電極パッドと接続される金属細線を１組として、このような構造が複数個、マトリクス状に配置されるリードフレーム（以下、マトリクスリードフレームとも称する。）を使用して、これらの構造を一体のブロックとして樹脂封止する工程（以下、ブロックモールド工程とも称する。）が知られている（例えば、特許文献１参照。）。
また、上述した構造と同様のマトリクスリードフレーム上に、マトリクス状に複数個の半導体チップがボンディングされた構造体を封止樹脂により封止するにあたり、リードフレームのそりを防止する目的で、当該リードフレームの延在方向に直交する方向に並ぶ１列の複数個の半導体チップを１ユニットとし、複数のユニットを１ユニット毎にキャビティで区画する金型を用いて樹脂封止を行った後、各ユニット間を分断し、かつ各ユニットを横断するように、ダイシング装置により切り出して個片化を行う工程が知られている（例えば、特許文献２参照。）。
特開２０００−１２４２３９号公報 特開２００２−４３３４４号公報
従来の樹脂封止型半導体装置の製造工程において、ブロックモールド工程を適用する場合には、封止金型によりクランプされる領域は、ブロックの周囲のみである。従って、ブロックのより中心側に半導体チップが搭載されていて、封止金型によりクランプされないリードフレームの部分領域では、モールド樹脂を流し込む際にインナーリードの位置がずれてしまうという問題が生じる。
また、ブロックのより中心側に位置するリードの裏面側には、樹脂ばりが形成されてしまう。一旦、形成された樹脂ばりを除去することは大変困難であり、かつこれを除去するためには、製造工程に、さらなる樹脂ばり除去工程が必要となる。
さらに、封止工程が終了した封止ブロックを、ダイシング装置により個片化する場合には、封止樹脂に加えて、リードをも切断しなくてはならないため、ダイシング装置のブレードの回転速度を、より低速にする必要がある。従って、このような個片化工程には時間がかかり、スループットが低下していた。
さらに、このようなダイシング工程によれば、リードのカスやばりが発生して個片化された半導体装置に付着するため、製造される半導体装置の特性に悪影響を与える恐れがある。
加えて、一般に、上述したマトリクスリードフレームの下面側には、ポリイミド等を材料とする粘着テープが貼り付けられている。このような粘着テープは、熱の伝導性が良好とはいえず、この粘着テープは、ボンディング工程において荷重を吸収してしまう。従って、リードとワイヤとの結合強度を十分な強度とできない恐れがある。
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体装置の製造方法は、主として、下記のような工程を含んでいる。
すなわち、先ず、長尺のリードフレームを準備する。このリードフレームは、マトリクス状に設けられていて、長尺方向に直交する列方向に延在している第１の辺及びこの第１の辺と対向する第２の辺を有する複数のチップ搭載部を有している。
さらに長尺のリードフレームは、リードフレームの長尺方向に沿う行方向に設定されており、複数のチップ搭載部のうちの一部を含むダミー行領域と、複数のチップ搭載部を離間して囲むフレーム部と、列方向に延在しており、フレーム部及びチップ搭載部間を接続するとともに、隣接するチップ搭載部同士間を接続して、チップ搭載部を支持する支持リードと、第１及び第２の辺側で隣接する複数のチップ搭載部同士の間にチップ搭載部とは離間して設けられている連結部と、第１及び第２の辺に対向する連結部及びフレーム部から、第１及び第２の辺に向かって延在する複数のリードとを有している。
次いで、ダミー行領域の複数のチップ搭載部を除く、複数のチップ搭載部に、電極パッドを有する複数個の半導体チップを搭載し、電極パッド及びリードをボンディングワイヤにより電気的に接続する。
次に、マトリクス状に設けられている複数個の半導体チップのうち、列方向に並ぶ複数個の半導体チップを格納するキャビティを画成するモールド型を準備する。
キャビティ内に列を構成する複数個の半導体チップを格納して樹脂封止を行った後、モールド型を取り外して、複数の封止樹脂ブロックからなる封止樹脂ブロック列を形成する。
複数の封止樹脂ブロックの外周のうち、ダミー行領域を除き、リードが設けられている側の外周に沿ってパンチ加工して、リードをフレーム部及び連結部から切り離す。
封止樹脂ブロック中の支持リードをダイシングにより切断して、個片化する。
この発明の半導体装置の製造方法によれば、チップ搭載部同士の間のリードフレームの部分領域が、各ブロックの封止工程において、モールド金型により、クランプされて固定されるので、工程中にリードの位置がずれることなく、封止工程を行うことができる。従って、多数の均一な品質の半導体装置を、短時間で効率的に、製造することができる。
また、封止樹脂ブロック列を形成するので、金型により強固にリードフレームをクランプした状態で、粘着シートを使用することなく封止工程を行うことができる。また、リード裏面側に樹脂ばりが形成されない。従って、樹脂ばりを除去する工程は不要となるので、半導体装置の製造コストの削減に寄与する。さらに、粘着シートを使用しないので、ボンディング工程において、応力が分散せず、ワイヤボンディングを良好な接続として行うことができる。
リードは、パンチ加工により切断される。従って、リードのカスやばりが発生しないので、製造される半導体装置の信頼性が向上する。加えて、ダイシング装置を使用するリードの切断と比較して、非常に短時間でリードの切断を行うことができるので、スループットが向上する。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、これによりこの発明が特に限定されるものではない。また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、何らこれらに限定されない。
なお、この発明の半導体装置の製造工程は、従来公知の材料を用いて、従来公知の製造工程により形成できる。従って、各製造工程における材料、条件等の詳細な説明は省略する場合もある。
１．リードフレームの構造
先ず、図４を参照して、この発明の半導体装置の製造方法に適用して好適なマトリクスリードフレームの構造について説明する。
図４は、この発明の半導体装置の製造方法に適用して好適なマトリクスリードフレームの一部領域を示す模式的な部分平面図である。
リードフレーム２０は、従来公知のリードフレームを使用することができる。この発明の半導体装置の製造方法は、いわゆるＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−Ｌｅａｄ Ｐａｃｋａｇｅ）型のパッケージ形態を有する半導体装置に適用して好適である。従って、以下に説明するリードフレームの説明には、ＳＯＮ型のパッケージ形態を有する半導体装置の製造に適用して好適な形状を有するリードフレームを例にとって説明する。
リードフレーム２０は、好ましくは銅等の金属材料により形成される。すなわち、リードフレーム２０は、例えば、長尺の導体板から形成される。
リードフレーム２０は、半導体チップを搭載するための複数のダイパッド（以下、チップ搭載部とも称する。）２８を具えている。このチップ搭載部２８の表面がチップ搭載面である。複数のチップ搭載部２８は、マトリクス状（格子状）に、それぞれが互いに等間隔に配列されている。
チップ搭載部２８、すなわち、チップ搭載面は、この例では、矩形状としてある。チップ搭載部２８は、第１の辺２８ａ及び第１の辺２８ａと対向する第２の辺２８ｂ、及びこれらに直交する２つの対向辺（以下、直交辺とも称する。）２８ｃ及び２８ｄにより画成されている。
チップ搭載部２８の面積は、搭載される半導体チップの仕様、製造される半導体装置の仕様に応じて任意好適な面積とすることができる。
これら複数のチップ搭載部２８は、フレーム部２１に囲まれている。フレーム部２１は、リードフレーム２０の基部である。このフレーム部２１は、マトリクス状に設けられている複数のチップ搭載部２８とは離間して設けられている。
また、フレーム部２１の端縁には、リードフレーム２０の長尺方向に沿って等間隔に、複数のスプロケットホール２２が形成されている。このスプロケットホール２２は、リードフレーム２０を、位置的に移動させるために使用される貫通孔である。
フレーム部２１には、支持リード２９が接続されている。この例では、支持リード２９は、直線状のリード（ワイヤ）部材として形成されている。
フレーム部２１に接続されている支持リード２９は、複数のチップ搭載部２８のうち、最も外側に位置するチップ搭載部２８を支持している。
行方向、すなわち、リードフレーム２０の長尺方向に対し直交する方向に隣接する複数のチップ搭載部２８同士の間には、連結部２３が存在している。この連結部２３は、リードフレーム２０の長尺方向、従って、列方向に延在して、両側のフレーム部２１に接続されている。連結部２３は、帯状の形状を有していて、その長尺方向の両側からは、行方向に、リード２６が突出している（詳細は後述する。）。
また、列方向に互いに隣接する複数のチップ搭載部２８同士は、直線状の支持リード２９により接続されている。すなわち、支持リード２９は、マトリクス状に配置された全てのチップ搭載部２８をリードフレーム２０に支持している。
支持リード２９は、列方向に順次に配列するチップ搭載部２８同士を連結するように、設けられている。
すなわち、支持リード２９は、あるチップ搭載部２８の直交辺２８ｃ又は２８ｄと、フレーム部２１、又は列方向に隣接する別のチップ搭載部２８の直交辺２８ｃ又は２８ｄとを接続している。
換言すると、支持リード２９は、第１及び第２の辺２８ａ及び２８ｂに沿う方向、すなわち列方向に延在している。
第１及び第２の辺２８ａ及び２８ｂと対向する、フレーム部２１及び連結部２３には、これらフレーム部２１及び連結部２３から突出するように、複数のリード２６が設けられている。すなわち、リード２６は、第１及び第２の辺２８ａ及び２８ａに向かって直交する方向に延在している。
複数のリード２６の数、リード２６同士の間隔は、チップ搭載部２８上に搭載される半導体チップの仕様に従って、また製造される半導体装置の外部端子の間隔に等しく決定される。
上述のリードフレーム２０の説明において、各構成要素の位置関係を説明するにあたり、「接続」という用語を用いた。
一般に、リードフレームは、１枚の帯状体（ストリップ）である導体金属板を、パンチ加工により型抜きするか、或いはエッチングすることにより一体成形される。従って、リードフレーム２０は、チップ搭載部２８、並びにチップ搭載部２８に接続されている支持リード２９及び連結部２３が連続的なパターンとして、一体に形成されている。
上述したリードフレームの構成例は、好適例であり、この発明の目的を損なわない範囲で、これに限定されない。例えば、リード２６の形状は、複数本が互いに接触しない屈曲した形状のパターンであってもよい。また、支持リード２９の接続位置及び本数は、上述した例に限定されず、任意好適な接続位置及び本数とすることができる。
２．半導体装置の製造方法
この発明の半導体装置の製造方法について、図１及び図２を参照して説明する。
図１は、第１の実施の形態の半導体装置の製造工程の説明図（その１）であって、半導体チップが搭載されて、封止工程までが完了したリードフレーム２０の一部領域を拡大して示す概略的な平面図である。図２は、図１中、符号Ｌ１で示した一点鎖線に沿う方向に、リード２６上に重なる位置で切断した切り口に対応する部分を示す模式的な図であり、特に封止工程を説明するための図である。製造工程の説明のために、製造工程において用いられる金型も併せて示してある。
この発明の製造方法に使用されるリードフレーム２０は、上述したように、直線状の長尺の帯状体（ストリップ）形状を有している。
先ず、マトリクス状に設けられているチップ搭載部２８のうち、フレーム部２１とは隣接しない、ある一連のチップ搭載部２８を含む行領域をダミー行領域３４として設定しておく。
このダミー行領域３４は、好ましくは、この例では、ほぼ中央に位置する行領域を選択して設定してある。しかしながら、ダミー行領域３４の設定位置は任意好適な位置（行）とすることができる。また、複数の行領域をダミー行領域３４と設定してもよい。
次に、複数個の半導体チップ４２を、複数のチップ搭載部２８上に、搭載する。このとき、ダミー行領域３４のチップ搭載部２８には、半導体チップ４２を搭載しない。
半導体チップ４２は、通常は、実質的に直方体の形状を有している。この半導体チップ４２は、複数の電極パッド４４を具えている第１の主表面４２ａと、第１の主表面４２ａに対向する第２の主表面４２ｂとを具えている。半導体チップ４２の第１の主表面４２ａ及び第２の主表面４２ｂは、この例では同一形状の矩形状である。また、これら第１及び第２主表面４２ａ及び４２ｂの間には、互いに対向する２つの端面、並びにこれら端面に直交し、かつ互いに対向する２つの側面が存在している。
この例では、リードフレーム２０の長尺方向、すなわち行方向に沿って５行の行領域を設けてある。すなわち、リードフレーム２０の幅方向には、５個のチップ搭載部２８を、等間隔で配設してある。また、列方向には、４列のチップ搭載部２８を示してある。従って、図１には、５（行）×４（列）で２０個のチップ搭載部２８を含むリードフレーム２０の一部領域を示してある。
半導体チップ４２は、第１の主表面４２ａ及び第２の主表面４２ｂの矩形を構成する辺が、リードフレーム２０の延在方向に直交するように、チップ搭載部２８上にダイスボンディングされる。
この半導体チップ４２の搭載に際しては、半導体チップ４２の第２の主表面４２ｂは、絶縁性の接着材２７により、チップ搭載部２８に接着される（図２参照。）。
絶縁性の接着材２７としては、従来公知の任意好適なものを使用することができる。接着材２７はペースト状の接着材のみならず、例えば、絶縁性の接着テープとしてもよい。
電極パッド４４は、第１の主表面４２ａに露出させて設けられている。一般に、半導体チップ４２の第１の主表面４２ａには、複数個の電極パッド４４が、等間隔に配列されている。
次いで、電極パッド４４と、リード２６とをボンディングワイヤ４６により接続する（図２参照。）。このワイヤボンディング工程は、従来公知のボンディングワイヤ及びボンディング装置を用いて、熱圧着、超音波熱圧着等の任意好適な方法により行われる。
このとき、１本のボンディングワイヤ４６は、１個の電極パッド４４と、１本のリード２６とを１対１の対応関係で接続する。
次いで、半導体チップ４２及びボンディングワイヤ４６を封止する封止部３１を形成する（図２参照。）。
封止部３１は、図１に示すように、先ず、複数の封止樹脂ブロック３０ａを含む封止樹脂ブロック列３０として、形成される。封止樹脂ブロック３０ａの外観形状は実質的に直方体である。
封止ブロック３０ａは、従来公知のモールド樹脂、液状樹脂等の任意好適な材料を用いて、金型を用いた従来公知の封止工程により形成することができる。この例では、この封止工程に使用される金型は、複数のキャビティを具えている。これらのキャビティは、リードフレーム２０の長尺方向（行方向）に対して直交する方向に並ぶ、列を構成する複数個の半導体チップ４２を収納可能としてある。これらのキャビティそれぞれには、ゲート（樹脂注入口：図示せず。）が設けられている。このゲートを介して、キャビティ内に封止樹脂材料が供給される。
図２に示すように、モールド型、すなわち金型５０は、この例では、列方向の４つのチップ搭載部２８を収納可能な略直方体形状のキャビティ（凹部）５２を有している。キャビティ５２は、複数個が設けられていて、列方向の複数個のチップ搭載部２８（１ユニット）ごとに、１つのキャビティ５２が１ユニットを囲むように形成される。
金型５０は、リードフレーム２０に対して上面側から接する上部金型５０ａと下部金型５０ｂとからなる。上部金型５０ａには、上述したように、複数のキャビティ５２（凹部）が画成されている。また、これら複数のキャビティ５２同士の間には、キャビティ５２の壁面を形成する間隙部５４が存在している。
間隙部５４の幅ｗ１、すなわち、キャビティ５２同士の間隙ｗ１は、上述したリードフレーム２０の構成に合わせて任意好適なものとすることができる。
封止工程に際しては、間隙部５４の表面５４ａがリードフレーム２０のフレーム部２１及び連結部２３に当接してキャビティ５２を閉空間として形成する。このとき、表面５４ａは、フレーム部２１及び連結部２３から延在するリード２６の一部分にも当接させる。
また、下部金型５０ｂは、平坦面を具えていて、リードフレーム２０の下面側全面に当該平坦面を当接させる。
上部金型５０ａ及び下部金型５０ｂにより、リードフレーム２０を挟み込んでリードフレーム２０上に、複数の閉空間（キャビティ５２）を形成する。このとき、上部金型５０ａの間隙部５４が当接する連結部２３は、金型５０により強固にクランプされる。
このように、連結部２３は、金型５０により強固にクランプされて固定される。従って、リードフレーム２０に、従来設けられているテープは不要となる。
次いで、複数のキャビティ５２内にゲートを介して封止樹脂材料を充填し、これを硬化した後、金型５０を取り外すことにより封止樹脂ブロック列３０を形成する。
従って、複数の封止樹脂ブロック３０ａは、列方向に半導体チップ４２を４個１ユニットとして包摂するように一体として形成される。
この封止工程により、複数のリード２６同士の間隙及びリード２６とフレーム部２１又は連結部２３との間隙であって、間隙部５４の直下に位置する領域にも、封止樹脂材料が入り込んで、これを充填する。このとき、間隙部５４の表面５４ａ及び下部金型５０ｂが当接するリード２６の面は、封止樹脂材料により被覆されない。また、半導体チップ４２を搭載しなかったダミー行領域３４に位置するチップ搭載部２８上には、封止樹脂材料は充填される。このように形成される封止樹脂ブロック３０ａの領域のうち、半導体チップ４２が搭載されていないダミー行領域３４と重なる領域をダミー樹脂封止ブロック領域（ダミーチップ搭載領域）３２とも称する（図１参照。）。
次いで、金型５０を取り外した後に、個片化工程を行う。この発明の半導体装置の製造方法によれば、個片化工程は、以下の２ステップの工程を含んでいる。
先ず、第１ステップは、直線状のブレードを用いるパンチ加工工程である。第２ステップは、高速回転する回転ブレードを用いるいわゆるダイシング工程である。
図１に示すように、先ず、第１ステップにより、複数の封止樹脂ブロック３０ａそれぞれの外周のうち、リード２６が露出している側の外周に沿ってパンチ加工を行う。このパンチ加工工程は、金型を用いて行うことができる。すなわち、複数の直線状のブレードが配設された上部金型と、上述した下部金型５０ｂと同様に、平坦面を有する下部金型とを組み合わせて実施することができる。
図１において、パンチ加工を行う領域をパンチ領域２５として示してある。すなわち、使用されるブレードは、列方向に延在する直線状の形状を有している。図示しないブレードは、連結部２３を中心として、この連結部２３の両側から延伸するリード２６の一部分、及びフレーム部２１及びフレーム部２１から延伸するリード２６にも当接してパンチ加工することで、リード２６をフレーム部２１及び連結部２３から切り離す。従って、この例のパンチ加工は、リード２６の延在方向に対して直交する方向に、リード２６を分断するパンチ加工を行う工程である。
パンチ加工に使用されるブレードの幅は、現状の水準では、その最小値が３〜４ｍｍ程度である。
パンチ加工により、リード２６を切断するためには、図４に示す連結部２３の幅は、このブレードの幅より小さくする必要がある。
このパンチ加工に際しては、好ましくは、上述したように、半導体チップが搭載されないダミーチップ搭載領域３２を設けておき、パンチ領域２５を、ダミー行領域３４を挟んで、第１パンチ領域２５ａと第２パンチ領域２５ｂとに分割しておくのがよい。そして、これら第１及び第２パンチ領域２５ａ及び２５ｂをパンチ加工するのがよい。
このように、ダミー行領域３４を残してパンチ加工を行えば、ダミー行領域３４は、ブレードにより切断されずに残るので、ダミー行領域両側の封止樹脂ブロック３０ａの位置ずれを防止して、封止樹脂ブロック３０ａをより安定にリードフレーム２０に保持することができる。従って、引き続き行われる第２ステップのダイシング工程がより容易に行える。
分割された第１パンチ領域２５ａと第２パンチ領域２５ｂのパンチ加工は、好ましくは、使用されるブレードを、ダミー行領域３４の幅ｗ２に等しい空隙部を有する分割されたブレードとして一工程で行うのがよい。すなわち、この場合には、パンチ加工は、空隙部をダミー行領域３４に対応するように当接させて、当該ダミー行領域３４を除いて、単一工程で第１及び第２パンチ領域２５ａ及び２５ｂのみをパンチ加工する。
このように、空隙部により分割されたブレードを用いて、この例では２つの第１パンチ領域２５ａと第２パンチ領域２５ｂを単一工程によりパンチ加工する工程とすれば、後の工程において、封止樹脂ブロック３０ａの位置ずれを防止することができるので、個片化工程をより精度よく行うことができ、かつ全体の工程数を削減することができる。
引き続いて、第２ステップのダイシング工程を行って、リードフレーム２０から半導体装置を切り離して個片化する。
図１に示すように、このダイシング工程は、ダイシングラインＬ１に沿って行われる。このダイシングラインＬ１は、支持リード２９の面積を二分する中央部を通るように設定される。
このとき、ダミー行領域３４の幅ｗ２は、引き続き行われるダイシング工程を容易にするために、ダイシングラインＬ１同士の幅ｗ３に等しくするのがよい。
このようにｗ２＝ｗ３と設定すれば、従来のダイシング装置を用いてダイシング工程を等ピッチで連続的に行うことができる。
このように設定されたダイシングラインＬ１に沿って、高速回転する回転ブレードを用いて、ダイシングを行う。
すなわち、封止樹脂ブロック列３０を構成する複数の封止樹脂ブロック３０ａを、その側面に対して垂直方向（行方向）にダイシングする。このとき、回転ブレードは、封止樹脂ブロック３０ａを構成する封止樹脂及び支持リード２９を切断する。換言すると、回転ブレードは、封止樹脂ブロック中の複数のチップ搭載部同士の間隙と、フレーム部及びチップ搭載部の間隙とを切断する。すなわち、この工程では、リード２６は切断されない。
以上の２ステップの工程により、複数個の半導体装置１０が、リードフレーム２０より切り出される。
リードフレーム２０から切り離されたリード２６は、半導体装置１０の外部端子として機能する。以下、この切断され、半導体装置１０に残存するリード２６を単に外部端子２６とも称する。
このように２ステップの個片化工程を行えば、第１ステップのパンチ加工によりリード２６を切断し、第２ステップの回転ブレードを用いたダイシング工程では、リード２６を切断しないので、個片化工程をより短時間で、かつ効率的に実施することができる。結果として、製造される半導体装置のスループットが向上する。
また、リード２６の切断、すなわち、外部端子２６の形成は、パンチ加工により行われるので、リード２６の切断に起因するばりの発生及び製造される半導体装置へのばりの付着を効果的に抑制することができる。従って、半導体装置の動作の安定性及び信頼性が向上する。
３．半導体装置の構成
図３（Ａ）、（Ｂ）及び（Ｃ）を参照して、図１、図２及び図４を参照して説明した製造方法により製造される半導体装置の構成につき説明する。
図３（Ａ）は、半導体装置１０の構成例を説明するための概略的な図である。図３（Ｂ）は、図３（Ａ）のＩ−Ｉ’で示した一点鎖線に沿って、半導体装置１０を切断した切断面を示す模式的な図である。図３（Ｃ）は、半導体装置１０を底面側から見た平面図である。
なお、半導体装置１０の説明において、各構成要素の材料の選択等については、既に説明したので、その詳細な説明は省略する。
図３（Ｂ）に示すように、上述した製造方法により製造される半導体装置１０は、半導体チップ４２を含んでいる。半導体チップ４２は、上述したように略直方体状であって、第１の主表面４２ａ、この第１の主表面４２ａに対向する第２の主表面４２ｂ、これら第１の主表面４２ａと第２の主表面４２ｂとの間の端面及び側面を有している。複数の電極パッド４４は、第１の主表面４２ａから露出している。
半導体チップ４２は、チップ搭載部２８上に、その第２の主表面４２ｂが、絶縁性の接着材２７により接着されて設けられている。
半導体装置１０は、複数の外部端子２６を有している。これら外部端子２６は、この例では直線状の金属リードにより形成されている。外部端子２６それぞれの側面には、上述したように、外部端子間封止部３１ｄが設けられている。
複数の外部端子２６は、半導体装置１０の両側面３１ｂ、３１ｂのそれぞれの側で、図３（Ｃ）に示すように、互いに等間隔に離間して並設されている。これら外部端子２６は、半導体装置１０の両側面３１ｂ、３１ｂからそれぞれ垂直方向に延在して、これらから突出するように、配設されている。
電極パッド４４と外部端子２６とは、ボンディングワイヤ４６により互いに接続されている。この例では、電極パッド４４と外部端子２６とがそれぞれ１対１の対応関係で電気的に接続されている。
半導体装置１０は、半導体チップ４２及びボンディングワイヤ４６を封止する封止部３１と封止部３１外の外部端子間封止部３１ｄとを具えている。この例では、封止部３１は、全体として突出する外部端子２６上に略直方体の封止体が載った形状として設けられている。
外部電極間封止部３１ｄは、封止部３１から２つの側面３１ｂからそれぞれ露出している複数の外部端子２６同士の間隙を埋め込んで設けられている。しかし、外部端子間封止部３１ｄは、外部端子２６の表面の一部分、すなわち封止部３１から突出する外部端子２６の一部分及び裏面を露出させて設けられている。この外部端子２６の裏面には、実装基板への搭載を容易にするために、個片化工程前に、導電性材料を常法に従ってメッキ工程により予め被膜しておくのがよい。
封止部３１の端面３１ｃ、３１ｃからは、切断された支持リード２９の断面が露出している。
この発明の半導体装置の構成によれば、外部端子２６は、平面的に設けられているので、半導体装置１０の大きさをより小型化することができる。また、外部端子２６は、封止部３１から突出するように、設けられているので、実装基板への半導体装置の搭載時に、外部端子２６からフィレット（半田濡れ）がはみ出す。従って、実装確認のために行われているフィレット確認を容易に行うことができる。従って、半導体装置１０の実装基板への搭載確認工程をより簡易なものとすることができる。
図１は、この発明の半導体装置の製造工程の説明図である。 図２は、図１中、Ｌ１で示した一点鎖線に沿う方向であって、リード２６上に重なる位置で切断した切り口を示す模式的な図である。 図３（Ａ）、図３（Ｂ）及び図３（Ｃ）は、半導体装置１０の構成例を説明するための概略的な図である。 図４は、この発明の半導体装置の製造方法に適用して好適なマトリクスリードフレームの模式的な部分平面図である。
符号の説明
１０：半導体装置
２０：リードフレーム
２１：フレーム部
２２：スプロケットホール
２３：連結部（支持部）
２５：パンチ領域
２５ａ：第１パンチ領域
２５ｂ：第２パンチ領域
２６：リード（外部端子）
２７：接着材
２８：ダイパッド（チップ搭載部）
２８ａ：第１の辺
２８ｂ：第２の辺
２８ｃ、２８ｄ：対向辺（直交辺）
２９：支持リード
３０：封止樹脂ブロック列
３０ａ：封止樹脂ブロック
３１：封止部
３１ａ：上面
３１ｂ：側面
３１ｃ：端面
３１ｄ：外部端子間封止部
３１ｅ：底面
３２：ダミー樹脂封止ブロック領域（ダミーチップ搭載領域）
３４：ダミー行領域
４２：半導体チップ
４２ａ：第１の主表面
４２ｂ：第２の主表面
４４：電極パッド
４６：ボンディングワイヤ
５０：金型
５０ａ：上部金型
５０ｂ：下部金型
５２：凹部（キャビティ）
５４：間隙部
５４ａ：表面

Claims (3)

  1. （１）長尺のリードフレームであって、マトリクス状に設けられていて、前記長尺方向に直交する列方向に延在している第１の辺及び該第１の辺と対向する第２の辺を有している複数のチップ搭載部と、前記リードフレームの長尺方向に沿う行方向に設定されており、複数の前記チップ搭載部のうちの一部を含むダミー行領域と、複数の前記チップ搭載部を離間して囲むフレーム部と、前記列方向に延在しており、該フレーム部及び前記チップ搭載部間を接続するとともに、隣接する前記チップ搭載部同士間を接続して、前記チップ搭載部を支持する支持リードと、前記第１及び第２の辺側で隣接する複数の前記チップ搭載部同士の間に前記チップ搭載部とは離間して設けられている連結部と、前記第１及び第２の辺に対向する前記連結部及び前記フレーム部から、前記第１及び第２の辺に向かって延在する複数のリードとを有する前記リードフレームを準備する工程と、
    （２）前記ダミー行領域の複数の前記チップ搭載部を除く、複数の前記チップ搭載部に、電極パッドを有する複数個の半導体チップを搭載し、前記電極パッド及び前記リードをボンディングワイヤにより電気的に接続する工程と、
    （３）マトリクス状に設けられている複数個の前記半導体チップのうち、前記列方向に並ぶ複数個の前記半導体チップを格納するキャビティを画成するモールド型を準備する工程と、
    （４）前記キャビティ内に前記列を構成する複数個の半導体チップを格納して樹脂封止を行った後、前記モールド型を取り外して、複数の封止樹脂ブロックからなる封止樹脂ブロック列を形成する工程と、
    （５）複数の前記封止樹脂ブロックの外周のうち、前記ダミー行領域を除き、前記リードが設けられている側の外周に沿ってパンチ加工して、前記リードを前記フレーム部及び連結部から切り離す工程と、
    （６）前記封止樹脂ブロック中の前記支持リードをダイシングにより切断して、個片化する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記（５）工程は、前記フレーム部及び連結部に、前記リードフレームの延在方向に沿って複数が互いに平行に延在して設けられている前記リードに対して直交する方向にパンチ加工する工程であり、
    前記（６）工程は、前記リードの延在方向に沿ってダイシングして、個片化する工程である
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記（５）工程は、前記ダミー行領域の幅に等しい空隙部を有する分割されている直線状ブレードを使用し、前記空隙部を前記ダミー行領域に対応させて、当該ダミー行領域を除き、パンチ加工を行う工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
JP2003430438A 2003-12-25 2003-12-25 半導体装置の製造方法 Expired - Fee Related JP4079874B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003430438A JP4079874B2 (ja) 2003-12-25 2003-12-25 半導体装置の製造方法
US10/942,799 US7402502B2 (en) 2003-12-25 2004-09-17 Method of manufacturing a semiconductor device by using a matrix frame
CNB2004100803707A CN100411120C (zh) 2003-12-25 2004-09-29 通过使用一个矩阵框架来制造一个半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003430438A JP4079874B2 (ja) 2003-12-25 2003-12-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005191258A JP2005191258A (ja) 2005-07-14
JP4079874B2 true JP4079874B2 (ja) 2008-04-23

Family

ID=34697613

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003430438A Expired - Fee Related JP4079874B2 (ja) 2003-12-25 2003-12-25 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US7402502B2 (ja)
JP (1) JP4079874B2 (ja)
CN (1) CN100411120C (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1631137A4 (en) * 2004-03-30 2009-05-27 Panasonic Corp MODULAR COMPONENT AND METHOD FOR MANUFACTURING THE SAME
US20070132075A1 (en) * 2005-12-12 2007-06-14 Mutsumi Masumoto Structure and method for thin single or multichip semiconductor QFN packages
US7877284B2 (en) * 2006-06-05 2011-01-25 International Business Machines Corporation Method and system for developing an accurate skills inventory using data from delivery operations
JP2015177080A (ja) * 2014-03-15 2015-10-05 新日本無線株式会社 リード内蔵型回路パッケージ及びその製造方法
US20210043466A1 (en) * 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355017A (en) * 1990-04-06 1994-10-11 Sumitomo Special Metal Co. Ltd. Lead frame having a die pad with metal foil layers attached to the surfaces
US6465743B1 (en) * 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
JP3892139B2 (ja) * 1998-03-27 2007-03-14 株式会社ルネサステクノロジ 半導体装置
SG82620A1 (en) * 1998-07-17 2001-08-21 Towa Corp Method and apparatus for processing resin sealed lead frame
JP3425089B2 (ja) 1998-10-12 2003-07-07 松下電器産業株式会社 樹脂封止型半導体装置の製造方法
WO2000028589A1 (en) * 1998-11-06 2000-05-18 Festec Co., Ltd. A plastic package having an air cavity and manufacturing method thereof
JP2001203228A (ja) 2000-01-19 2001-07-27 Hitachi Ltd 半導体装置の製造方法
JP3444410B2 (ja) * 2000-03-23 2003-09-08 株式会社三井ハイテック リードフレームおよび半導体装置の製造方法
JP3660854B2 (ja) 2000-04-13 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2002043344A (ja) 2000-07-28 2002-02-08 Toshiba Corp 樹脂封止型半導体装置の製造方法
US6720207B2 (en) * 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP2003007741A (ja) * 2001-06-19 2003-01-10 Rohm Co Ltd 半導体装置の製造方法
JP2003133502A (ja) 2001-10-26 2003-05-09 Hitachi Ltd 半導体装置およびその製造方法ならびに電子装置
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
US6841414B1 (en) * 2002-06-19 2005-01-11 Amkor Technology, Inc. Saw and etch singulation method for a chip package
JP2005026466A (ja) * 2003-07-02 2005-01-27 Renesas Technology Corp 半導体装置およびリードフレーム

Also Published As

Publication number Publication date
US20050142814A1 (en) 2005-06-30
CN100411120C (zh) 2008-08-13
JP2005191258A (ja) 2005-07-14
CN1638069A (zh) 2005-07-13
US7402502B2 (en) 2008-07-22

Similar Documents

Publication Publication Date Title
US6927096B2 (en) Method of manufacturing a semiconductor device
US7019388B2 (en) Semiconductor device
US6650020B2 (en) Resin-sealed semiconductor device
JP5122835B2 (ja) 半導体装置、リードフレームおよび半導体装置の製造方法
US20050116321A1 (en) Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)
EP3440697B1 (en) Flat no-leads package with improved contact leads
JP2003031730A (ja) 半導体装置の製造方法
JP5232394B2 (ja) 半導体装置の製造方法
JP2001077274A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JP2005529493A (ja) 半導体デバイスを有するノンリードクワッドフラットパッケージ
CN111312682B (zh) 紧凑型引线框封装件
USRE43818E1 (en) Fabrication of an integrated circuit package
JP7144157B2 (ja) 半導体装置およびその製造方法
JPH11191561A (ja) 半導体装置の製造方法
JP4079874B2 (ja) 半導体装置の製造方法
US8829685B2 (en) Circuit device having funnel shaped lead and method for manufacturing the same
JP2008113021A (ja) 半導体装置の製造方法
JP2004247613A (ja) 半導体装置およびその製造方法
JP2005116687A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP5285289B2 (ja) 回路装置およびその製造方法
JP2000082759A (ja) Ｂｇａ型半導体装置の製造方法、ｂｇａ型半導体装置用ｔａｂテ―プおよびｂｇａ型半導体装置
JP2000183218A (ja) Ｉｃパッケージの製造方法
JP3805338B2 (ja) 半導体装置及びその製造方法
KR20020093250A (ko) 리드 노출형 리드 프레임 및 그를 이용한 리드 노출형반도체 패키지
JP7223347B2 (ja) リードフレームおよび半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060718

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080111

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080205

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110215

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120215

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees