JP4079856B2 - Pre-driver circuit - Google Patents
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Description
本発明はスピンドルモータドライバ、チャネルドライバ、ボイスコイルモータドライバ等に使用するプリドライバ回路に関するものである。更に詳細には出力ドライバの貫通電流防止と出力スルーレートの調整回路技術に関する。 The present invention relates to a pre-driver circuit used for a spindle motor driver, a channel driver, a voice coil motor driver, and the like. More specifically, the present invention relates to a technology for adjusting output slew rate and preventing output driver through current.
従来、この種のプリドライバ回路は(特許文献1)などに見られる。
例えば、図5に示すように構成されている。
図6に示す入力パルスVINに基づいて負荷55を駆動するプリドライバ回路は、入力パルスVINから上側ゲート充放電パルスVA ̄と下側ゲート充放電パルスVB ̄を発生させるタイミングパルス発生器1と、上側ゲート充放電パルスVA ̄によってスイッチングされるP型スイッチトランジスタ31とN型スイッチトランジスタ34と、下側ゲート充放電パルスVB ̄によってスイッチングされるP型スイッチトランジスタ37とN型スイッチトランジスタ40と、出力トランジスタ53,54を有している。
Conventionally, this type of pre-driver circuit is found in (Patent Document 1) and the like.
For example, it is configured as shown in FIG.
The pre-driver circuit that drives the
P型スイッチトランジスタ31とN型スイッチトランジスタ34の出力回路は直列接続され、一端が抵抗器11を介して第1の電源電圧Vpumpに接続され、他端は抵抗器14を介して接地されている。
The output circuits of the P-
P型スイッチトランジスタ37とN型スイッチトランジスタ40の出力回路は直列接続され、一端が抵抗器17を介して第2の電源電圧Vccに接続され、他端は抵抗器20を介して接地されている。
The output circuits of the P-
P型スイッチトランジスタ31とN型スイッチトランジスタ34の接続点から発生する信号でスイッチングが制御される前記出力トランジスタ53と、P型スイッチトランジスタ37とN型スイッチトランジスタ40の接続点から発生する信号でスイッチングが制御される前記出力トランジスタ54とは、それぞれの出力回路が直列に接続され、出力トランジスタ53の出力回路の一端は第2の電源電圧VCCに接続され、出力トランジスタ54の出力回路の一端は接地されている。
Switching is controlled by a signal generated from a connection point of the
前記負荷55は、出力トランジスタ53と出力トランジスタ54との接続点と、例えば接地との間に介装されている。
なお、抵抗器11,14,17,20はゲートを充放電する速度を決めるためのもので電流源であってもよい。61,62は出力トランジスタ53のゲート・ソース間逆電圧が出力トランジスタ53の耐圧を超えないように制限するダイオードである。
The
図6は図5のプリドライブ回路を駆動するタイミングチャートで、入力パルスVINから上側ゲート充放電パルスVA ̄と下側ゲート充放電パルスVB ̄のように、両者間にデッドタイムTを有する遅延パルスをタイミングパルス発生器1が作成し、上側出力トランジスタ53と下側出力トランジスタ54を制御している。
FIG. 6 is a timing chart for driving the pre-drive circuit of FIG. 5, and is a delayed pulse having a dead time T between the input pulse VIN, such as an upper gate charge / discharge pulse VA ̄ and a lower gate charge / discharge pulse VB ̄. Is generated by the
図6の第1グループG1に示す4つの波形は、負荷55の一端を接地した場合の出力電圧波形、上側出力トランジスタ53のゲート・ソース間電圧波形、下側出力トランジスタ54のゲート・ソース間電圧波形、上側出力トランジスタ53と下側出力トランジスタ54を流れる貫通電流波形である。
The four waveforms shown in the first group G1 in FIG. 6 are an output voltage waveform when one end of the
なお、負荷55の一端を接地せずに、第2の電源電圧VCCに接続する場合もある。図6の第2グループG2に示す4つの波形は、この場合を表している。
このように、負荷55の一端はグランド(GND)あるいは電源Vccに接続するが、デッドタイムがあるので、図6に示すように、他端子の電圧によって出力波形は異なる。機能としては入力パルスをそのまま出力端子へ出力するバッファあるいはレベルシフトであり、負荷55は抵抗器、コイル、容量等である。
As described above, one end of the
このようなプリドライバ回路では、出力電圧が変化する場合の貫通電流の防止、及び入力パルスから出力パルスまでの遅延時間の短縮、且つ所望の出力スルーレートを得るのが課題である。 In such a pre-driver circuit, it is a problem to prevent a through current when the output voltage changes, to shorten a delay time from an input pulse to an output pulse, and to obtain a desired output slew rate.
貫通電流が生じると、電源からグランドへ大電流が流れ、発熱を引き起こすため、非常に危険である。遅延時間については指令を司る入力信号に対して負荷を駆動するタイミングが遅れるので極力小さくしないと制御指令に対する実際の動作誤差が大きくなってしまう。また、出力スルーレートについては高すぎると不要輻射の問題を引き起こし、低すぎるとデッドタイムの間に出力波形の変化が終了せず、貫通電流を引き起こす。 When a through current is generated, a large current flows from the power supply to the ground, causing heat generation, which is very dangerous. As for the delay time, the timing of driving the load is delayed with respect to the input signal that controls the command. Therefore, if the delay time is not reduced as much as possible, an actual operation error with respect to the control command becomes large. On the other hand, if the output slew rate is too high, it causes a problem of unnecessary radiation, and if it is too low, the change of the output waveform does not end during the dead time, causing a through current.
本発明は上記従来の課題を解決するものであり、貫通電流のない、また入力パルスから出力パルスまでの遅延時間の短縮を実現する。また、所望の出力スルーレートを得られるプリドライバ回路を提供することを目的とする。 The present invention solves the above-described conventional problems, and realizes a reduction in delay time from an input pulse to an output pulse without a through current. It is another object of the present invention to provide a pre-driver circuit that can obtain a desired output slew rate.
この目的を達成するために本発明のプリドライバ回路は、負荷の一端が第1の出力トランジスタの出力部と第2の出力トランジスタの出力部とに接続され、前記第1の出力トランジスタを第1の経路に流れる信号で駆動すると共に前記第2の出力トランジスタを第2の経路に流れる信号で駆動するプリドライバ回路であって、前記第1の経路は、前記第1の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第1の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第1の放電回路と、前記第1の出力トランジスタの入力部と前記第1の放電回路との共通接続部にカソード部が接続された第1の整流手段と、
前記第1の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第1の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第1の充電回路と、前記第1の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノード部の電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第2の放電回路とを備え、前記第2の経路は、前記第2の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第2の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第3の放電回路と、前記第2の出力トランジスタの入力部と前記第3の放電回路との共通接続部にカソード部が接続された第2の整流手段と、前記第2の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第2の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第2の充電回路と、前記第2の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノードの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第4の放電回路とを備え、前記第1の放電回路、前記第1の充電回路、又は前記第3の放電回路、前記第2の充電回路の各電流制限手段の値を調整可能として、前記第1の出力トランジスタ又は前記第2の出力トランジスタのスルーレートを調整可能としたことを特徴とする。
In order to achieve this object, in the pre-driver circuit of the present invention, one end of a load is connected to the output part of the first output transistor and the output part of the second output transistor, and the first output transistor is connected to the first output transistor. And driving the second output transistor with a signal flowing through the second path , wherein the first path is connected to the input of the first output transistor. A first discharge circuit having an output unit connected thereto, comprising a switch transistor for discharging the charge of the gate of the first output transistor according to a command from an input pulse, and a current limiting means for determining the discharge speed; A first rectifier having a cathode connected to a common connection between the input of the output transistor and the first discharge circuit;
An output section is connected to the anode section of the first rectifying means, and a switch transistor for charging the gate of the first output transistor according to a command from an input pulse and a current limiting means for determining the charging speed are provided. An output part is connected to the anode part of the first charging circuit and the first rectifying means, a switch transistor for discharging the charge of the anode part according to a command from an input pulse, and a current limiting means for determining the discharge speed And the second path has an output connected to the input of the second output transistor, and the gate of the second output transistor is in response to a command from the input pulse. A third discharge circuit comprising a switch transistor for discharging electric charge and a current limiting means for determining the discharge speed; and the second output circuit. A second rectifier having a cathode connected to a common connection between the input of the transistor and the third discharge circuit; and an output connected to the anode of the second rectifier; A second charging circuit having a switch transistor for charging the gate of the second output transistor according to a command and a current limiting unit for determining the charging speed; and an output unit at the anode unit of the second rectifying unit. Is connected, and includes a switch transistor for discharging the charge of the anode according to a command from an input pulse, and a fourth discharge circuit having a current limiting means for determining a discharge speed thereof, the first discharge circuit, the first discharge circuit, 1 of the charging circuit, or the third discharge circuit, as can adjust the value of each current limiting means of said second charging circuit, the first output transistor or before Characterized in that the adjustable slew rate of the second output transistor.
また、第1の放電回路,前記第3の放電回路は、各々、入力パルスからの指令によって前記第1もしくは第2の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた放電回路を複数個並列接続したことを特徴とする。 The first discharge circuit and the third discharge circuit are respectively a switch transistor that discharges the charge of the gate of the first or second output transistor according to a command from an input pulse, and a current that determines the discharge speed. A plurality of discharge circuits having limiting means are connected in parallel.
また、前記出力トランジスタがパワーNチャネルDMOSトランジスタであり、前記第1の出力トランジスタのゲートを放電するスイッチトランジスタの放電スピードを決定する電流制限手段の他端をグランドへ接続し、前記第1の出力トランジスタのゲート・ソース間逆バイアスを1個あるいは複数個のダイオードでクランプしたことを特徴とする。 Further, the output transistor is a power N-channel DMOS transistor, to connect the other end of the current limiting means for determining a discharging speed of the switch transient scan data for discharging the gate of said first output transistor to ground, said first The reverse bias between the gate and source of the output transistor is clamped by one or a plurality of diodes.
また、前記第1の出力トランジスタと第2の出力トランジスタがパワーNチャネルDMOSトランジスタであり、前記第1の出力トランジスタのゲートを放電するスイッチトランジスタの放電スピードを決定する電流制限手段の他端を前記第1の出力トランジスタのソース側に接続したことを特徴とする。
Further, the first output transistor and the second output transistor is a power N-channel DMOS transistor, the other end of the current limiting means for determining a discharging speed of the switch transient scan data for discharging the gate of said first output transistor It is connected to the source side of the first output transistor.
また、前記整流手段が、ダイオードであることを特徴とする。 Further, the rectifying means is a diode .
また、上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器を備えたことを特徴とする。 Further, a timing pulse generator for generating a pulse for driving each circuit from an input pulse as a command signal is provided.
本発明によると、貫通電流を低減する必要のある上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタのそれぞれのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、前記上下出力トランジスタがオフする時に、それぞれの出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路とを、入力パルスに基づいてタイミングパルス発生器が発生する信号によって制御するので、貫通電流を大幅に低減して、遅延時間の短い、所望の出力スルーレートを実現できる優れたドライバ特性を実現できる。 According to the present invention, the combination circuit of the switch transistor that charges and discharges the gates of the upper and lower output transistors that need to reduce the through current and the current limiting means that determines the charge and discharge speed, and is turned on when the output voltage changes A combination circuit of a switch transistor for discharging the gates of the upper and lower output transistors and a current limiting means for determining the discharge speed thereof, and a combination circuit for charging the gates of the respective output transistors when the upper and lower output transistors are turned off are saturated. Since the combination circuit of the switch transistor and the current limiting means that flows the switching current generated by the transition to non-saturation is controlled by the signal generated by the timing pulse generator based on the input pulse, the through current is greatly reduced. , Short delay time It can achieve excellent driver characteristics capable of realizing a desired output slew rate.
以下、本発明の各実施の形態を図1〜図4に基づいて説明する。
(実施の形態1)
図1と図2は本発明の(実施の形態1)を示す。
Embodiments of the present invention will be described below with reference to FIGS.
(Embodiment 1)
1 and 2 show (Embodiment 1) of the present invention.
図1は(実施の形態1)におけるプリドライバ回路を示し、入力パルスVINに基づいて駆動パルス及び貫通防止パルスである、図2に示す下側ゲート放電パルスVD,下側ゲート放電パルスVDを反転した上側ゲート充電パルスVD ̄,上側ゲート放電パルスVE,上側ゲート放電パルスVF,上側ゲート放電パルスVFを反転した下側ゲート充電パルスVF ̄ ,下側ゲート放電パルスVGを生成するタイミングパルス発生器1と、上側ゲート充電パルスVD ̄によってスイッチングされるP型スイッチトランジスタ31と、上側ゲート放電パルスVEによってスイッチングされるN型スイッチトランジスタ33,34と、上側ゲート放電パルスVFによってスイッチングされるN型スイッチトランジスタ36と、下側ゲート充電パルスVF ̄によってスイッチングされるP型スイッチトランジスタ37と、下側ゲート放電パルスVGによってスイッチングされるN型スイッチトランジスタ39,40と、下側ゲート放電パルスVDによってスイッチングされるN型スイッチトランジスタ42と、出力トランジスタ53,54を有している。
FIG. 1 shows a pre-driver circuit in (Embodiment 1), which inverts a lower gate discharge pulse VD and a lower gate discharge pulse VD shown in FIG. 2 which are a drive pulse and a penetration prevention pulse based on an input pulse VIN.
P型スイッチトランジスタ31とN型スイッチトランジスタ33の出力回路は直列接続され、一端が電流制限手段としての抵抗器11を介して第1の電源電圧VPUMPに接続され、他端は電流制限手段としての抵抗器13を介して接地されている。
The output circuits of the P-
P型スイッチトランジスタ31とN型スイッチトランジスタ33の接続点と接地との間には、N型スイッチトランジスタ34と電流制限手段としての抵抗器14との直列回路がダイオード51を介して並列接続されている。また、N型スイッチトランジスタ34と抵抗器14との直列回路には、N型スイッチトランジスタ36と電流制限手段としての抵抗器16との直列回路が並列接続されている。
Between the connection point of the P-
P型スイッチトランジスタ37とN型スイッチトランジスタ39の出力回路は直列接続され、一端が電流制限手段としての抵抗器17を介して第2の電源電圧VCCに接続され、他端は電流制限手段としての抵抗器19を介して接地されている。
The output circuits of the P-
P型スイッチトランジスタ37とN型スイッチトランジスタ39の接続点と接地との間には、N型スイッチトランジスタ40と電流制限手段としての抵抗器20との直列回路がダイオード52を介して並列接続されている。また、N型スイッチトランジスタ40と抵抗器20との直列回路には、N型スイッチトランジスタ42と電流制限手段としての抵抗器22との直列回路が並列接続されている。
Between the connection point of the P-
ダイオード51とトランジスタ34,36との接続点から発生する信号でスイッチングが制御される前記出力トランジスタ53と、ダイオード52とトランジスタ40,42との接続点から発生する信号でスイッチングが制御される前記出力トランジスタ54とは、それぞれの出力回路が直列に接続され、出力トランジスタ53の出力回路の一端は第2の電源電圧VCCに接続され、出力トランジスタ54の出力回路の一端は接地されている。
The
前記負荷55は、出力トランジスタ53と出力トランジスタ54との接続点と、例えば接地との間に介装されている。61,62は出力トランジスタ53のゲート・ソース間逆電圧が出力トランジスタ53の耐圧を超えないように制限するダイオードである。
The
なお、抵抗器11,13,14,16,17,19,20,22はゲートを充放電する速度を決めるためのもので、電流源であってもよい。ダイオード51,52は、スイッチング電流をグランドへ流す回路が上下出力トランジスタ53,54のそれぞれのゲートを放電するスピードに影響を与えないように間に介装された整流手段で、具体的には、抵抗器あるいは電流源である13,19の電流が出力トランジスタ53,54のゲートを放電することに寄与することを防止する。
尚、Vccとしては例えば12V、Vpumpとしては例えば17Vが印加されている。負荷55としてはコイル、抵抗器、容量等が考えられ、その他端はグランドあるいはVccに接続される。
For example, 12 V is applied as Vcc, and 17 V is applied as Vpump. The
このように構成された(実施の形態1)のプリドライバ回路について以下、図2を用いてその動作を説明する。
図2において、VDの反転パルスは上側の出力トランジスタ53のゲートを充電する駆動パルスで、VEは上側の出力トランジスタ53のゲートを放電する駆動パルスで、VFの反転パルスは下側の出力トランジスタ54のゲートを充電する駆動パルスで、VGは下側の出力トランジスタ54のゲートを放電する駆動パルスで、これらのパルスは指令パルスである入力パルスから抵抗器と容量からなる遅延回路あるいはクロックとフリップフロップから構成される遅延回路と組み合わせロジックにより簡便に生成できる。
The operation of the thus configured pre-driver circuit of the first embodiment will be described below with reference to FIG.
In FIG. 2, VD inversion pulse is a drive pulse for charging the gate of the
負荷55の他端をグランドに接続した場合と電源Vccに接続した場合では、デッドタイムがあるので、図2に示すように出力波形は異なる。
一般に出力トランジスタ53,54はサイズが大きいので、ゲートを充放電するには時間がかかり、デッドタイムが短いと貫通電流を引き起こす。
Since there is a dead time when the other end of the
In general, since the
この(実施の形態1)では、上側ゲート放電パルスVEが切れるタイミングを、入力パルスVINが“H”になるタイミングとほぼ同期させており、上側ゲート放電パルスVEが“L”になってから、下側ゲート放電パルスVDが“H”になるまでのデッドタイムTを利用して、上側出力トランジスタ53のゲートの充放電を、プリドライバ部分の貫通を起こさずに切り替えている。
In this (Embodiment 1), the timing at which the upper gate discharge pulse VE is cut off is substantially synchronized with the timing at which the input pulse VIN becomes “H”, and after the upper gate discharge pulse VE becomes “L”, Using the dead time T until the lower gate discharge pulse VD becomes “H”, charging / discharging of the gate of the
これにより、下側ゲート放電パルスVDが立ち上がってから、出力トランジスタ53のゲートを充電するまでの時間を短くすることができ、結果として負荷55をグランドに接続した場合に入力パルスから出力パルスの立ち上がり遅延時間を低減することが可能になる。
As a result, the time from when the lower gate discharge pulse VD rises to when the gate of the
下側についても同様に、下側ゲート放電パルスVGが切れるタイミングを入力パルスが“L”になるタイミングとほぼ同期させており、VGが“L”になってから、VFが“H”になるまでのデッドタイムを利用して、下側の出力トランジスタ54のゲートの充放電をプリドライバ部分の貫通を起こさずに切り替えている。
Similarly for the lower side, the timing at which the lower gate discharge pulse VG is cut off is substantially synchronized with the timing at which the input pulse becomes “L”, and after VG becomes “L”, VF becomes “H”. The charge / discharge of the gate of the
これにより、VFが立ち上がってから、出力トランジスタ53のゲートを充電するまでの時間を短くすることができ、結果として負荷を電源Vccに接続した場合に入力パルスから出力パルスの立ち下がり遅延時間を低減することが可能になる。
As a result, the time from when VF rises to when the gate of the
更に、通常であれば上側出力トランジスタ53のゲートを放電する時には、VDの立下りとVEの立ち上がりがほぼ同期しているので、プリドライバ部分に貫通を引き起こし、上側の出力トランジスタ53のゲートを放電するのに時間がかかり、負荷をグランドに接続した場合の立下り遅延時間に悪影響を与える。図6の従来例にその遅延を示しており、駆動パルスVAの反転パルス、VBの反転パルスに対して出力の立ち上がり、立ち下がりの始まるタイミングは遅れる。
Furthermore, normally, when discharging the gate of the
本発明では、VDが“L”になった時に抵抗器11から流れるスイッチング電流をスイッチトランジスタ33を上側ゲート放電パルスVEのパルスでオンにすることにより吸収し、プリドライブ部分での貫通電流を防止している。
In the present invention, the switching current flowing from the
ダイオード51はこの時にスイッチトランジスタ33に流れる電流が上側の出力トランジスタ53のゲートを放電するのを防ぐ役割を果たし、通常のスイッチトランジスタを用いて、ダイオードと同じ機能を持たせても良い。
The
この作用により、負荷をグランドに接続した場合の立下り遅延時間を低減することができる。下側についても同様に、VFが“L”になった時に抵抗器17から流れるスイッチング電流を39のスイッチトランジスタをVGのパルスでオンにすることにより吸収し、プリドライブ部分での貫通電流を防止している。ダイオード52はこの時にスイッチトランジスタ39に流れる電流が下側の出力トランジスタ54のゲートを放電するのを防ぐ役割を果たし、通常のスイッチトランジスタを用いて、ダイオードと同じ機能を持たせても良い。この作用により、負荷55を電源に接続した場合の立ち上がり遅延時間を低減することができる。
By this action, the fall delay time when the load is connected to the ground can be reduced. Similarly, on the lower side, when VF becomes "L", the switching current flowing from the
出力電圧が変動する時に流れる貫通電流に対しては、スイッチトランジスタ42を上側出力トランジスタ53のゲートを充電するパルスの反転パルスのVDでオンさせて、負荷をグランドに接続した場合に、出力が“L”から“H”へ遷移する時の下側出力トランジスタ53のゲートの電圧の持ち上がりを抑えて、貫通電流を防止する。
With respect to the through current that flows when the output voltage fluctuates, when the
同様に、スイッチトランジスタ36を下側出力トランジスタ54のゲートを充電するパルスの反転パルスのVFでオンさせて、負荷55を電源に接続した場合に、出力が“H”から“L”へ遷移する時の上側出力トランジスタ54のゲート・ソース間の電圧の増大を抑えて、貫通電流を防止する。
Similarly, when the
本発明の回路方式によれば、負荷55をグランドに接続した場合の立ち上がりのスルーレートは抵抗器11の値を、立下りのスルーレートは抵抗器14の値を、負荷を電源に接続した場合の立ち上がりのスルーレートは抵抗器20の値を、立下りのスルーレートは抵抗器17の値を、それぞれ調整すれば所望のスルーレートが得られる。すなわち、出力トランジスタのゲートの充放電時間を調整することにより、出力のスルーレートを決定している。
According to the circuit system of the present invention, when the
(実施の形態2)
図3と図4は本発明の(実施の形態2)を示す。
図3は(実施の形態2)におけるプリドライバ回路を示し、(実施の形態1)とは次の点が異なっている。
(Embodiment 2)
3 and 4 show (Embodiment 2) of the present invention.
FIG. 3 shows a pre-driver circuit in (Embodiment 2), which is different from (Embodiment 1) in the following points.
図1でのP型スイッチトランジスタ31と抵抗器11との直列回路が、この(実施の形態2)では、P型スイッチトランジスタ311と電流制限手段としての抵抗器111の直列回路,・・・・・,P型スイッチトランジスタ31nと電流制限手段としての抵抗器11nの直列回路との、複数個nの並列回路で構成されている。
The series circuit of the P-
図1でのN型スイッチトランジスタ34と抵抗器14との直列回路が、この(実施の形態2)では、N型スイッチトランジスタ341と電流制限手段としての抵抗器141の直列回路,・・・・・,N型スイッチトランジスタ34nと電流制限手段としての抵抗器14nの直列回路との、複数個nの並列回路で構成されている。さらに、この抵抗器141〜14nの一端が出力トランジスタ53と出力トランジスタ54との接続点に接続されていて直接には接地されてはいない。電流制限手段としての抵抗器16の一端も出力トランジスタ53と出力トランジスタ54との接続点に接続されていて直接には接地されてはいない。
The series circuit of the N-
図1でのP型スイッチトランジスタ37と抵抗器17との直列回路が、この(実施の形態2)では、P型スイッチトランジスタ371と電流制限手段としての抵抗器171の直列回路,・・・・・,P型スイッチトランジスタ37nと電流制限手段としての抵抗器17nの直列回路との、複数個nの並列回路で構成されている。
The series circuit of the P-
さらに、上記の変更に伴って、タイミングパルス発生器1は、上側ゲート充電パルスVD,VD ̄に代わって、トランジスタ42の制御用のVD=VD1,トランジスタ311〜31nの制御用のVD1 ̄,・・・・,VDn ̄を発生し、上側ゲート放電パルスVEに代わって、トランジスタ341〜34nの制御用のVE1,・・・・,VEnを発生する。
Further, in accordance with the above change, the
さらに、タイミングパルス発生器1は、下側ゲート充電パルスVF,VF ̄に代わって、トランジスタ36の制御用のVF=VF1,トランジスタ371〜37nの制御用のVF1 ̄,・・・・,VFn ̄を発生し、下側ゲート放電パルスVGに代わって、トランジスタ401〜40nの制御用のVG1,・・・・,VGnを発生する。
Further, the
なお、この形式では上側の出力トランジスタ53のゲートを放電するパスが上側出力トランジスタ53のソース、すなわち出力へ接続されているため、上側出力トランジスタ54のゲート・ソース間に逆バイアスがかかることがなく、(実施の形態1)で用いていたクランプダイオード61,62は必要ない。
In this type, since the path for discharging the gate of the
このように構成された(実施の形態2)のプリドライバ回路について、図4を用いてその動作を説明する。(実施の形態1)と重複するところは説明を割愛する。
図3において、VD1〜VDnの反転パルスは上側出力トランジスタ53のゲートを充電する駆動パルスである。VE1〜VEnは上側出力トランジスタ53のゲートを放電する駆動パルスである。VF1〜VFnの反転パルスは下側出力トランジスタ54のゲートを充電する駆動パルスである。VG1〜VGnは下側出力トランジスタ54のゲートを放電する駆動パルスである。
The operation of the pre-driver circuit configured as described above (Embodiment 2) will be described with reference to FIG. The description overlapping with (Embodiment 1) is omitted.
In FIG. 3, inversion pulses of VD <b> 1 to VDn are drive pulses that charge the gate of the
従来例の図6に示した出力トランジスタのゲート・ソース間電圧から明らかなように、出力のトランジスタはそのデバイス特性から、同じ電流値でゲートを充電してもその電圧値は直線的には上昇せず、出力電圧波形も必ずしも直線的に変化しない。この(実施の形態2)ではその出力波形の補正を複数の出力トランジスタのゲート充放電パルスを用いることにより実現しようとするものであり、この図4ではn=2の場合について記載されており、図4に示すVD2の反転パルス、VE2、VF2の反転パルス、VG2、それぞれはその補正パルスである。 As is apparent from the gate-source voltage of the output transistor shown in FIG. 6 of the conventional example, the output transistor increases linearly even if the gate is charged with the same current value due to its device characteristics. The output voltage waveform does not always change linearly. In this (Embodiment 2), correction of the output waveform is to be realized by using gate charge / discharge pulses of a plurality of output transistors, and FIG. 4 describes the case of n = 2. The inversion pulse of VD2, the inversion pulse of VE2 and VF2, and VG2 shown in FIG. 4 are their correction pulses.
この補正パルスの数を増やせば、出力の波形補正をさらに正確に行うことができる。また、出力電圧を時系列にモニターし、その電圧値から波形の非直線性を読み取り、そのデータをデジタル信号としてタイミングパルス発生器1へフィードバックして波形の補正を行うことでより改善を期待できる。具体的には、出力電圧をサンプリングしてマイクロプロセッサに計算させ、デジタル信号をタイミングパルス発生器にフィードバックさせることによりオンするスイッチトランジスタを選択し、より正確な波形補正及びスルーレートコントロールを行うことができる。
If the number of correction pulses is increased, the output waveform can be corrected more accurately. Further, improvement can be expected by monitoring the output voltage in time series, reading the nonlinearity of the waveform from the voltage value, and feeding back the data as a digital signal to the
なお、上記の各実施の形態においては、出力トランジスタとしてパワーNチャネルDMOSトランジスタを使用しているが、Pチャネルトランジスタを用いても、本発明の充放電の構成を全く逆にすれば、本発明が有効なことは自明である。また、本発明のタイミングチャートは簡単化のために、全てのタイミングを同期させて記述しているが、実際には充放電のタイミングのずれを鑑みて、微小の時間のずれを設けても良い。 In each of the above embodiments, a power N-channel DMOS transistor is used as an output transistor. However, even if a P-channel transistor is used, the present invention can be realized by reversing the charge / discharge configuration of the present invention. It is obvious that is effective. Further, although the timing chart of the present invention is described by synchronizing all timings for simplification, in practice, a minute time lag may be provided in consideration of a timing lag of charging / discharging. .
また、上記の各実施の形態においては、上下出力トランジスタの両側のゲートを制御しているが、上側あるいは下側出力トランジスタ片側のみのゲートを制御しても、立ち上がり時あるいは立下り時のどちらかの場合に所望の効果を得られる。具体的には、直列接続された上下出力トランジスタの少なくとも一方のゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタの少なくとも一方のゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、前記上下出力トランジスタがオフする時に、少なくとも一方の出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路と、前記スイッチング電流を流す組み合わせ回路が上下出力トランジスタの少なくとも一方のゲートを放電するスピードに影響を与えないように間に介装された整流手段と、上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器とを備えることによって、立ち上がり時あるいは立下り時の少なくとも一方の場合に所望の効果を得ることができる。 Also, in each of the above embodiments, the gates on both sides of the upper and lower output transistors are controlled, but even when the gate on only one side of the upper or lower output transistor is controlled, either the rising or falling edge is controlled. In this case, a desired effect can be obtained. Specifically, a combination circuit of a switch transistor for charging / discharging at least one gate of the upper and lower output transistors connected in series and a current limiting means for determining the charge / discharge speed, and the upper and lower output transistors that are turned on when the output voltage changes A combination circuit of a switch transistor that discharges at least one of the gates and a current limiting unit that determines the discharge speed and a combination circuit that charges the gate of at least one of the output transistors when the upper and lower output transistors are turned off are not saturated. The combination circuit of the switch transistor and the current limiting means for flowing the switching current generated by transition to saturation and the combination circuit for flowing the switching current do not affect the speed at which at least one gate of the upper and lower output transistors is discharged. And a timing pulse generator that generates a pulse for driving each circuit from an input pulse that is a command signal, so that at least one of the rising edge and the falling edge is provided. In some cases, a desired effect can be obtained.
また、上記各実施の形態の上下出力トランジスタとしては二重拡散(Double-diffused)MOS(DMOS)を使用することができる。
上記の各実施の形態において、電流制限手段は抵抗器だけで構成されていたが、電流源だけの場合、電流源と抵抗器の両方を使った場合の何れを使用しても実現できる。
In addition, as the upper and lower output transistors in the above embodiments, a double-diffused MOS (DMOS) can be used.
In each of the embodiments described above, the current limiting means is composed of only a resistor. However, when only the current source is used, the current limiting means can be realized by using either of the current source and the resistor.
本発明は各種プリドライバ回路の貫通電流防止と出力スルーレートの改善に利用できる。 The present invention can be used for preventing a through current of various pre-driver circuits and improving an output slew rate.
1 タイミングパルス発生器
11〜22 抵抗器(電流制限手段)
31,37 P型スイッチトランジスタ
32〜36,38〜42 N型スイッチトランジスタ
51,52 ダイオード
53 上側出力トランジスタ
54 下側出力トランジスタ
55 負荷
61,62 クランプ用ダイオード
1 Timing pulse generator 11-22 Resistor (current limiting means)
31, 37 P-type switch transistor 32-36, 38-42 N-
53
Claims (6)
前記第1の経路は、
前記第1の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第1の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第1の放電回路と、
前記第1の出力トランジスタの入力部と前記第1の放電回路との共通接続部にカソード部が接続された第1の整流手段と、
前記第1の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第1の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第1の充電回路と、
前記第1の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノード部の電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第2の放電回路と
を備え、前記第2の経路は、
前記第2の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第2の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第3の放電回路と、
前記第2の出力トランジスタの入力部と前記第3の放電回路との共通接続部にカソード部が接続された第2の整流手段と、
前記第2の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第2の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第2の充電回路と、
前記第2の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノードの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第4の放電回路とを備え、
前記第1の放電回路、前記第1の充電回路、又は前記第3の放電回路、前記第2の充電回路の各電流制限手段の値を調整可能として、前記第1の出力トランジスタ又は前記第2の出力トランジスタのスルーレートを調整可能としたことを特徴とした
プリドライバ回路。 One end of the load is connected to the output section of the first output transistor and the output section of the second output transistor, and the first output transistor is driven by a signal flowing in the first path and the second output transistor Is a pre-driver circuit that drives the signal with a signal flowing in the second path ,
The first route is:
An output unit is connected to the input unit of the first output transistor, and includes a switch transistor that discharges the charge of the gate of the first output transistor according to a command from the input pulse, and a current limiting unit that determines a discharge speed thereof. A first discharge circuit;
A first rectifier having a cathode connected to a common connection between the input of the first output transistor and the first discharge circuit;
An output section is connected to the anode section of the first rectifying means, and a switch transistor for charging the gate of the first output transistor according to a command from an input pulse and a current limiting means for determining the charging speed are provided. A first charging circuit;
A second discharge unit comprising an output unit connected to the anode unit of the first rectifying unit, a switch transistor for discharging the charge of the anode unit according to a command from an input pulse, and a current limiting unit for determining the discharge speed. And the second path comprises:
An output unit is connected to the input unit of the second output transistor, and includes a switch transistor that discharges the charge of the gate of the second output transistor according to a command from the input pulse, and a current limiting unit that determines the discharge speed. A third discharge circuit;
A second rectifier having a cathode connected to a common connection between the input of the second output transistor and the third discharge circuit;
An output section is connected to the anode section of the second rectifying means, and a switch transistor for charging the gate of the second output transistor according to a command from an input pulse and a current limiting means for determining the charging speed are provided. A second charging circuit;
A fourth discharge circuit having an output section connected to the anode section of the second rectifying means, a switch transistor for discharging the charge of the anode according to a command from an input pulse, and a current limiting means for determining the discharge speed And
The value of each current limiting means of the first discharging circuit, the first charging circuit , the third discharging circuit , or the second charging circuit can be adjusted, and the first output transistor or the second A pre-driver circuit characterized in that the slew rate of the output transistor can be adjusted.
各々、入力パルスからの指令によって前記第1もしくは第2の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた放電回路を複数個並列接続した
請求項1記載のプリドライバ回路。 The first discharge circuit, the third discharge circuit,
2. A plurality of discharge circuits each having a switch transistor for discharging a charge of a gate of the first or second output transistor according to a command from an input pulse and a current limiting means for determining a discharge speed thereof are connected in parallel. The pre-driver circuit described.
請求項1または請求項2に記載のプリドライバ回路。 The output transistor is a power N-channel DMOS transistor, the other end of the current limiting means for determining the discharge speed of the switch transistor that discharges the gate of the first output transistor is connected to the ground, and the first output transistor 3. The pre-driver circuit according to claim 1, wherein the reverse bias between the gate and the source is clamped by one or a plurality of diodes.
請求項1または請求項2に記載のプリドライバ回路。 The first output transistor and the second output transistor are power N-channel DMOS transistors, and the other end of the current limiting means for determining the discharge speed of the switch transistor for discharging the gate of the first output transistor is connected to the first output transistor. The pre-driver circuit according to claim 1, wherein the pre-driver circuit is connected to a source side of the output transistor.
請求項1から請求項4の何れかに記載のプリドライバ回路。 The pre-driver circuit according to claim 1, wherein the rectifier is a diode.
請求項1から請求項4の何れかに記載のプリドライバ回路。 5. The pre-driver circuit according to claim 1, further comprising a timing pulse generator that generates a pulse for driving each circuit from an input pulse that is a command signal.
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