JP4079856B2

JP4079856B2 - Pre-driver circuit

Info

Publication number: JP4079856B2
Application number: JP2003314863A
Authority: JP
Inventors: 龍鎮岡本; ティエンユーカン
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-09-08
Filing date: 2003-09-08
Publication date: 2008-04-23
Anticipated expiration: 2023-09-08
Also published as: JP2005086380A

Description

本発明はスピンドルモータドライバ、チャネルドライバ、ボイスコイルモータドライバ等に使用するプリドライバ回路に関するものである。更に詳細には出力ドライバの貫通電流防止と出力スルーレートの調整回路技術に関する。 The present invention relates to a pre-driver circuit used for a spindle motor driver, a channel driver, a voice coil motor driver, and the like. More specifically, the present invention relates to a technology for adjusting output slew rate and preventing output driver through current.

従来、この種のプリドライバ回路は（特許文献１）などに見られる。
例えば、図５に示すように構成されている。
図６に示す入力パルスＶＩＮに基づいて負荷５５を駆動するプリドライバ回路は、入力パルスＶＩＮから上側ゲート充放電パルスＶＡ￣と下側ゲート充放電パルスＶＢ￣を発生させるタイミングパルス発生器１と、上側ゲート充放電パルスＶＡ￣によってスイッチングされるＰ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３４と、下側ゲート充放電パルスＶＢ￣によってスイッチングされるＰ型スイッチトランジスタ３７とＮ型スイッチトランジスタ４０と、出力トランジスタ５３，５４を有している。 Conventionally, this type of pre-driver circuit is found in (Patent Document 1) and the like.
For example, it is configured as shown in FIG.
The pre-driver circuit that drives the load 55 based on the input pulse VIN shown in FIG. 6 includes a timing pulse generator 1 that generates an upper gate charge / discharge pulse VA￣ and a lower gate charge / discharge pulse VB￣ from the input pulse VIN, P-type switch transistor 31 and N-type switch transistor 34 switched by upper gate charge / discharge pulse VA￣, P-type switch transistor 37 and N-type switch transistor 40 switched by lower gate charge / discharge pulse VB￣, and output Transistors 53 and 54 are provided.

Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３４の出力回路は直列接続され、一端が抵抗器１１を介して第１の電源電圧Ｖｐｕｍｐに接続され、他端は抵抗器１４を介して接地されている。 The output circuits of the P-type switch transistor 31 and the N-type switch transistor 34 are connected in series, one end is connected to the first power supply voltage Vpump via the resistor 11, and the other end is grounded via the resistor 14. .

Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ４０の出力回路は直列接続され、一端が抵抗器１７を介して第２の電源電圧Ｖｃｃに接続され、他端は抵抗器２０を介して接地されている。 The output circuits of the P-type switch transistor 37 and the N-type switch transistor 40 are connected in series, one end is connected to the second power supply voltage Vcc via the resistor 17, and the other end is grounded via the resistor 20. .

Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３４の接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５３と、Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ４０の接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５４とは、それぞれの出力回路が直列に接続され、出力トランジスタ５３の出力回路の一端は第２の電源電圧ＶＣＣに接続され、出力トランジスタ５４の出力回路の一端は接地されている。 Switching is controlled by a signal generated from a connection point of the output transistor 53, a P-type switch transistor 37, and an N-type switch transistor 40 whose switching is controlled by a signal generated from a connection point of the P-type switch transistor 31 and the N-type switch transistor 34. Each output circuit is connected in series to the output transistor 54 whose output is controlled, one end of the output circuit of the output transistor 53 is connected to the second power supply voltage VCC, and one end of the output circuit of the output transistor 54 is grounded Has been.

前記負荷５５は、出力トランジスタ５３と出力トランジスタ５４との接続点と、例えば接地との間に介装されている。
なお、抵抗器１１，１４，１７，２０はゲートを充放電する速度を決めるためのもので電流源であってもよい。６１，６２は出力トランジスタ５３のゲート・ソース間逆電圧が出力トランジスタ５３の耐圧を超えないように制限するダイオードである。 The load 55 is interposed between a connection point between the output transistor 53 and the output transistor 54 and, for example, a ground.
Resistors 11, 14, 17, and 20 are for determining the speed at which the gate is charged and discharged, and may be current sources. Reference numerals 61 and 62 denote diodes that limit the reverse voltage between the gate and the source of the output transistor 53 so as not to exceed the withstand voltage of the output transistor 53.

図６は図５のプリドライブ回路を駆動するタイミングチャートで、入力パルスＶＩＮから上側ゲート充放電パルスＶＡ￣と下側ゲート充放電パルスＶＢ￣のように、両者間にデッドタイムＴを有する遅延パルスをタイミングパルス発生器１が作成し、上側出力トランジスタ５３と下側出力トランジスタ５４を制御している。 FIG. 6 is a timing chart for driving the pre-drive circuit of FIG. 5, and is a delayed pulse having a dead time T between the input pulse VIN, such as an upper gate charge / discharge pulse VA￣ and a lower gate charge / discharge pulse VB￣. Is generated by the timing pulse generator 1 to control the upper output transistor 53 and the lower output transistor 54.

図６の第１グループＧ１に示す４つの波形は、負荷５５の一端を接地した場合の出力電圧波形、上側出力トランジスタ５３のゲート・ソース間電圧波形、下側出力トランジスタ５４のゲート・ソース間電圧波形、上側出力トランジスタ５３と下側出力トランジスタ５４を流れる貫通電流波形である。 The four waveforms shown in the first group G1 in FIG. 6 are an output voltage waveform when one end of the load 55 is grounded, a gate-source voltage waveform of the upper output transistor 53, and a gate-source voltage of the lower output transistor 54. The waveform is a through current waveform that flows through the upper output transistor 53 and the lower output transistor 54.

なお、負荷５５の一端を接地せずに、第２の電源電圧ＶＣＣに接続する場合もある。図６の第２グループＧ２に示す４つの波形は、この場合を表している。
このように、負荷５５の一端はグランド（ＧＮＤ）あるいは電源Ｖｃｃに接続するが、デッドタイムがあるので、図６に示すように、他端子の電圧によって出力波形は異なる。機能としては入力パルスをそのまま出力端子へ出力するバッファあるいはレベルシフトであり、負荷５５は抵抗器、コイル、容量等である。
特開平６−９０５８９号公報 In some cases, one end of the load 55 is connected to the second power supply voltage VCC without being grounded. The four waveforms shown in the second group G2 in FIG. 6 represent this case.
As described above, one end of the load 55 is connected to the ground (GND) or the power supply Vcc. However, since there is a dead time, the output waveform varies depending on the voltage of the other terminal as shown in FIG. The function is a buffer or level shift for outputting the input pulse to the output terminal as it is, and the load 55 is a resistor, a coil, a capacitor or the like.
Japanese Patent Laid-Open No. 6-90589

このようなプリドライバ回路では、出力電圧が変化する場合の貫通電流の防止、及び入力パルスから出力パルスまでの遅延時間の短縮、且つ所望の出力スルーレートを得るのが課題である。 In such a pre-driver circuit, it is a problem to prevent a through current when the output voltage changes, to shorten a delay time from an input pulse to an output pulse, and to obtain a desired output slew rate.

貫通電流が生じると、電源からグランドへ大電流が流れ、発熱を引き起こすため、非常に危険である。遅延時間については指令を司る入力信号に対して負荷を駆動するタイミングが遅れるので極力小さくしないと制御指令に対する実際の動作誤差が大きくなってしまう。また、出力スルーレートについては高すぎると不要輻射の問題を引き起こし、低すぎるとデッドタイムの間に出力波形の変化が終了せず、貫通電流を引き起こす。 When a through current is generated, a large current flows from the power supply to the ground, causing heat generation, which is very dangerous. As for the delay time, the timing of driving the load is delayed with respect to the input signal that controls the command. Therefore, if the delay time is not reduced as much as possible, an actual operation error with respect to the control command becomes large. On the other hand, if the output slew rate is too high, it causes a problem of unnecessary radiation, and if it is too low, the change of the output waveform does not end during the dead time, causing a through current.

本発明は上記従来の課題を解決するものであり、貫通電流のない、また入力パルスから出力パルスまでの遅延時間の短縮を実現する。また、所望の出力スルーレートを得られるプリドライバ回路を提供することを目的とする。 The present invention solves the above-described conventional problems, and realizes a reduction in delay time from an input pulse to an output pulse without a through current. It is another object of the present invention to provide a pre-driver circuit that can obtain a desired output slew rate.

この目的を達成するために本発明のプリドライバ回路は、負荷の一端が第１の出力トランジスタの出力部と第２の出力トランジスタの出力部とに接続され、前記第１の出力トランジスタを第１の経路に流れる信号で駆動すると共に前記第２の出力トランジスタを第２の経路に流れる信号で駆動するプリドライバ回路であって、前記第１の経路は、前記第１の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第１の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第１の放電回路と、前記第１の出力トランジスタの入力部と前記第１の放電回路との共通接続部にカソード部が接続された第１の整流手段と、
前記第１の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第１の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第１の充電回路と、前記第１の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノード部の電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第２の放電回路とを備え、前記第２の経路は、前記第２の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第２の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第３の放電回路と、前記第２の出力トランジスタの入力部と前記第３の放電回路との共通接続部にカソード部が接続された第２の整流手段と、前記第２の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第２の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第２の充電回路と、前記第２の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノードの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第４の放電回路とを備え、前記第１の放電回路、前記第１の充電回路、又は前記第３の放電回路、前記第２の充電回路の各電流制限手段の値を調整可能として、前記第１の出力トランジスタ又は前記第２の出力トランジスタのスルーレートを調整可能としたことを特徴とする。 In order to achieve this object, in the pre-driver circuit of the present invention, one end of a load is connected to the output part of the first output transistor and the output part of the second output transistor, and the first output transistor is connected to the first output transistor. And driving the second output transistor with a signal flowing through the second path , wherein the first path is connected to the input of the first output transistor. A first discharge circuit having an output unit connected thereto, comprising a switch transistor for discharging the charge of the gate of the first output transistor according to a command from an input pulse, and a current limiting means for determining the discharge speed; A first rectifier having a cathode connected to a common connection between the input of the output transistor and the first discharge circuit;
An output section is connected to the anode section of the first rectifying means, and a switch transistor for charging the gate of the first output transistor according to a command from an input pulse and a current limiting means for determining the charging speed are provided. An output part is connected to the anode part of the first charging circuit and the first rectifying means, a switch transistor for discharging the charge of the anode part according to a command from an input pulse, and a current limiting means for determining the discharge speed And the second path has an output connected to the input of the second output transistor, and the gate of the second output transistor is in response to a command from the input pulse. A third discharge circuit comprising a switch transistor for discharging electric charge and a current limiting means for determining the discharge speed; and the second output circuit. A second rectifier having a cathode connected to a common connection between the input of the transistor and the third discharge circuit; and an output connected to the anode of the second rectifier; A second charging circuit having a switch transistor for charging the gate of the second output transistor according to a command and a current limiting unit for determining the charging speed; and an output unit at the anode unit of the second rectifying unit. Is connected, and includes a switch transistor for discharging the charge of the anode according to a command from an input pulse, and a fourth discharge circuit having a current limiting means for determining a discharge speed thereof, the first discharge circuit, the first discharge circuit, 1 of the charging circuit, or the third discharge circuit, as can adjust the value of each current limiting means of said second charging circuit, the first output transistor or before Characterized in that the adjustable slew rate of the second output transistor.

また、第１の放電回路，前記第３の放電回路は、各々、入力パルスからの指令によって前記第１もしくは第２の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた放電回路を複数個並列接続したことを特徴とする。 The first discharge circuit and the third discharge circuit are respectively a switch transistor that discharges the charge of the gate of the first or second output transistor according to a command from an input pulse, and a current that determines the discharge speed. A plurality of discharge circuits having limiting means are connected in parallel.

また、前記出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、前記第１の出力トランジスタのゲートを放電するスイッチトランジスタの放電スピードを決定する電流制限手段の他端をグランドへ接続し、前記第１の出力トランジスタのゲート・ソース間逆バイアスを１個あるいは複数個のダイオードでクランプしたことを特徴とする。 Further, the output transistor is a power N-channel DMOS transistor, to connect the other end of the current limiting means for determining a discharging speed of the switch transient scan data for discharging the gate of said first output transistor to ground, said first The reverse bias between the gate and source of the output transistor is clamped by one or a plurality of diodes.

また、前記第１の出力トランジスタと第２の出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、前記第１の出力トランジスタのゲートを放電するスイッチトランジスタの放電スピードを決定する電流制限手段の他端を前記第１の出力トランジスタのソース側に接続したことを特徴とする。
Further, the first output transistor and the second output transistor is a power N-channel DMOS transistor, the other end of the current limiting means for determining a discharging speed of the switch transient scan data for discharging the gate of said first output transistor It is connected to the source side of the first output transistor.

また、前記整流手段が、ダイオードであることを特徴とする。 Further, the rectifying means is a diode .

また、上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器を備えたことを特徴とする。 Further, a timing pulse generator for generating a pulse for driving each circuit from an input pulse as a command signal is provided.

本発明によると、貫通電流を低減する必要のある上下出力トランジスタのそれぞれのゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタのそれぞれのゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、前記上下出力トランジスタがオフする時に、それぞれの出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路とを、入力パルスに基づいてタイミングパルス発生器が発生する信号によって制御するので、貫通電流を大幅に低減して、遅延時間の短い、所望の出力スルーレートを実現できる優れたドライバ特性を実現できる。 According to the present invention, the combination circuit of the switch transistor that charges and discharges the gates of the upper and lower output transistors that need to reduce the through current and the current limiting means that determines the charge and discharge speed, and is turned on when the output voltage changes A combination circuit of a switch transistor for discharging the gates of the upper and lower output transistors and a current limiting means for determining the discharge speed thereof, and a combination circuit for charging the gates of the respective output transistors when the upper and lower output transistors are turned off are saturated. Since the combination circuit of the switch transistor and the current limiting means that flows the switching current generated by the transition to non-saturation is controlled by the signal generated by the timing pulse generator based on the input pulse, the through current is greatly reduced. , Short delay time It can achieve excellent driver characteristics capable of realizing a desired output slew rate.

以下、本発明の各実施の形態を図１〜図４に基づいて説明する。
（実施の形態１）
図１と図２は本発明の（実施の形態１）を示す。 Embodiments of the present invention will be described below with reference to FIGS.
(Embodiment 1)
1 and 2 show (Embodiment 1) of the present invention.

図１は（実施の形態１）におけるプリドライバ回路を示し、入力パルスＶＩＮに基づいて駆動パルス及び貫通防止パルスである、図２に示す下側ゲート放電パルスＶＤ，下側ゲート放電パルスＶＤを反転した上側ゲート充電パルスＶＤ￣，上側ゲート放電パルスＶＥ，上側ゲート放電パルスＶＦ，上側ゲート放電パルスＶＦを反転した下側ゲート充電パルスＶＦ￣，下側ゲート放電パルスＶＧを生成するタイミングパルス発生器１と、上側ゲート充電パルスＶＤ￣によってスイッチングされるＰ型スイッチトランジスタ３１と、上側ゲート放電パルスＶＥによってスイッチングされるＮ型スイッチトランジスタ３３，３４と、上側ゲート放電パルスＶＦによってスイッチングされるＮ型スイッチトランジスタ３６と、下側ゲート充電パルスＶＦ￣によってスイッチングされるＰ型スイッチトランジスタ３７と、下側ゲート放電パルスＶＧによってスイッチングされるＮ型スイッチトランジスタ３９，４０と、下側ゲート放電パルスＶＤによってスイッチングされるＮ型スイッチトランジスタ４２と、出力トランジスタ５３，５４を有している。 FIG. 1 shows a pre-driver circuit in (Embodiment 1), which inverts a lower gate discharge pulse VD and a lower gate discharge pulse VD shown in FIG. 2 which are a drive pulse and a penetration prevention pulse based on an input pulse VIN. Timing pulse generator 1 for generating the upper gate charge pulse VD￣, the upper gate discharge pulse VE, the upper gate discharge pulse VF, the lower gate charge pulse VFＶ obtained by inverting the upper gate discharge pulse VF, and the lower gate discharge pulse VG P-type switch transistor 31 switched by upper gate charge pulse VD 充電, N-type switch transistors 33 and 34 switched by upper gate discharge pulse VE, and N-type switch transistor switched by upper gate discharge pulse VF 36 and the lower gate charge pulse V P-type switch transistor 37 switched by F スイッチング, N-type switch transistors 39 and 40 switched by lower gate discharge pulse VG, N-type switch transistor 42 switched by lower gate discharge pulse VD, and output Transistors 53 and 54 are provided.

Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３３の出力回路は直列接続され、一端が電流制限手段としての抵抗器１１を介して第１の電源電圧ＶＰＵＭＰに接続され、他端は電流制限手段としての抵抗器１３を介して接地されている。 The output circuits of the P-type switch transistor 31 and the N-type switch transistor 33 are connected in series, one end is connected to the first power supply voltage VPUMP via the resistor 11 as current limiting means, and the other end is used as current limiting means. The resistor 13 is grounded.

Ｐ型スイッチトランジスタ３１とＮ型スイッチトランジスタ３３の接続点と接地との間には、Ｎ型スイッチトランジスタ３４と電流制限手段としての抵抗器１４との直列回路がダイオード５１を介して並列接続されている。また、Ｎ型スイッチトランジスタ３４と抵抗器１４との直列回路には、Ｎ型スイッチトランジスタ３６と電流制限手段としての抵抗器１６との直列回路が並列接続されている。 Between the connection point of the P-type switch transistor 31 and the N-type switch transistor 33 and the ground, a series circuit of the N-type switch transistor 34 and the resistor 14 as current limiting means is connected in parallel via a diode 51. Yes. The series circuit of the N-type switch transistor 34 and the resistor 14 is connected in parallel with the series circuit of the N-type switch transistor 36 and the resistor 16 as current limiting means.

Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ３９の出力回路は直列接続され、一端が電流制限手段としての抵抗器１７を介して第２の電源電圧ＶＣＣに接続され、他端は電流制限手段としての抵抗器１９を介して接地されている。 The output circuits of the P-type switch transistor 37 and the N-type switch transistor 39 are connected in series, one end is connected to the second power supply voltage VCC via the resistor 17 as the current limiting means, and the other end is used as the current limiting means. The resistor 19 is grounded.

Ｐ型スイッチトランジスタ３７とＮ型スイッチトランジスタ３９の接続点と接地との間には、Ｎ型スイッチトランジスタ４０と電流制限手段としての抵抗器２０との直列回路がダイオード５２を介して並列接続されている。また、Ｎ型スイッチトランジスタ４０と抵抗器２０との直列回路には、Ｎ型スイッチトランジスタ４２と電流制限手段としての抵抗器２２との直列回路が並列接続されている。 Between the connection point of the P-type switch transistor 37 and the N-type switch transistor 39 and the ground, a series circuit of the N-type switch transistor 40 and the resistor 20 as current limiting means is connected in parallel via a diode 52. Yes. In addition, a series circuit of the N-type switch transistor 42 and the resistor 22 as a current limiting unit is connected in parallel to the series circuit of the N-type switch transistor 40 and the resistor 20.

ダイオード５１とトランジスタ３４，３６との接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５３と、ダイオード５２とトランジスタ４０，４２との接続点から発生する信号でスイッチングが制御される前記出力トランジスタ５４とは、それぞれの出力回路が直列に接続され、出力トランジスタ５３の出力回路の一端は第２の電源電圧ＶＣＣに接続され、出力トランジスタ５４の出力回路の一端は接地されている。 The output transistor 53 whose switching is controlled by a signal generated from a connection point between the diode 51 and the transistors 34 and 36, and the output whose switching is controlled by a signal generated from a connection point between the diode 52 and the transistors 40 and 42. Each output circuit of the transistor 54 is connected in series, one end of the output circuit of the output transistor 53 is connected to the second power supply voltage VCC, and one end of the output circuit of the output transistor 54 is grounded.

前記負荷５５は、出力トランジスタ５３と出力トランジスタ５４との接続点と、例えば接地との間に介装されている。６１，６２は出力トランジスタ５３のゲート・ソース間逆電圧が出力トランジスタ５３の耐圧を超えないように制限するダイオードである。 The load 55 is interposed between a connection point between the output transistor 53 and the output transistor 54 and, for example, a ground. Reference numerals 61 and 62 denote diodes that limit the reverse voltage between the gate and source of the output transistor 53 so as not to exceed the breakdown voltage of the output transistor 53.

なお、抵抗器１１，１３，１４，１６，１７，１９，２０，２２はゲートを充放電する速度を決めるためのもので、電流源であってもよい。ダイオード５１，５２は、スイッチング電流をグランドへ流す回路が上下出力トランジスタ５３，５４のそれぞれのゲートを放電するスピードに影響を与えないように間に介装された整流手段で、具体的には、抵抗器あるいは電流源である１３，１９の電流が出力トランジスタ５３，５４のゲートを放電することに寄与することを防止する。
尚、Ｖｃｃとしては例えば１２Ｖ、Ｖｐｕｍｐとしては例えば１７Ｖが印加されている。負荷５５としてはコイル、抵抗器、容量等が考えられ、その他端はグランドあるいはＶｃｃに接続される。 Resistors 11, 13, 14, 16, 17, 19, 20, and 22 are used to determine the speed at which the gate is charged and discharged, and may be current sources. The diodes 51 and 52 are rectifying means interposed so that a circuit for supplying a switching current to the ground does not affect the speed at which the gates of the upper and lower output transistors 53 and 54 are discharged. Specifically, This prevents the current of the resistors 19 and 19 that are resistors or current sources from contributing to discharging the gates of the output transistors 53 and 54.
For example, 12 V is applied as Vcc, and 17 V is applied as Vpump. The load 55 may be a coil, a resistor, a capacitor, or the like, and the other end is connected to the ground or Vcc.

このように構成された（実施の形態１）のプリドライバ回路について以下、図２を用いてその動作を説明する。
図２において、ＶＤの反転パルスは上側の出力トランジスタ５３のゲートを充電する駆動パルスで、ＶＥは上側の出力トランジスタ５３のゲートを放電する駆動パルスで、ＶＦの反転パルスは下側の出力トランジスタ５４のゲートを充電する駆動パルスで、ＶＧは下側の出力トランジスタ５４のゲートを放電する駆動パルスで、これらのパルスは指令パルスである入力パルスから抵抗器と容量からなる遅延回路あるいはクロックとフリップフロップから構成される遅延回路と組み合わせロジックにより簡便に生成できる。 The operation of the thus configured pre-driver circuit of the first embodiment will be described below with reference to FIG.
In FIG. 2, VD inversion pulse is a drive pulse for charging the gate of the upper output transistor 53, VE is a drive pulse for discharging the gate of the upper output transistor 53, and VF inversion pulse is a lower output transistor 54. VG is a drive pulse for discharging the gate of the lower output transistor 54, and these pulses are a delay circuit comprising a resistor and a capacitor or a clock and a flip-flop. It can be easily generated by a delay circuit composed of and combinational logic.

負荷５５の他端をグランドに接続した場合と電源Ｖｃｃに接続した場合では、デッドタイムがあるので、図２に示すように出力波形は異なる。
一般に出力トランジスタ５３，５４はサイズが大きいので、ゲートを充放電するには時間がかかり、デッドタイムが短いと貫通電流を引き起こす。 Since there is a dead time when the other end of the load 55 is connected to the ground and when connected to the power supply Vcc, the output waveform is different as shown in FIG.
In general, since the output transistors 53 and 54 are large in size, it takes time to charge and discharge the gate, and a short dead time causes a through current.

この（実施の形態１）では、上側ゲート放電パルスＶＥが切れるタイミングを、入力パルスＶＩＮが“Ｈ”になるタイミングとほぼ同期させており、上側ゲート放電パルスＶＥが“Ｌ”になってから、下側ゲート放電パルスＶＤが“Ｈ”になるまでのデッドタイムＴを利用して、上側出力トランジスタ５３のゲートの充放電を、プリドライバ部分の貫通を起こさずに切り替えている。 In this (Embodiment 1), the timing at which the upper gate discharge pulse VE is cut off is substantially synchronized with the timing at which the input pulse VIN becomes “H”, and after the upper gate discharge pulse VE becomes “L”, Using the dead time T until the lower gate discharge pulse VD becomes “H”, charging / discharging of the gate of the upper output transistor 53 is switched without causing penetration of the predriver portion.

これにより、下側ゲート放電パルスＶＤが立ち上がってから、出力トランジスタ５３のゲートを充電するまでの時間を短くすることができ、結果として負荷５５をグランドに接続した場合に入力パルスから出力パルスの立ち上がり遅延時間を低減することが可能になる。 As a result, the time from when the lower gate discharge pulse VD rises to when the gate of the output transistor 53 is charged can be shortened. As a result, when the load 55 is connected to the ground, the rise of the output pulse from the input pulse. It becomes possible to reduce the delay time.

下側についても同様に、下側ゲート放電パルスＶＧが切れるタイミングを入力パルスが“Ｌ”になるタイミングとほぼ同期させており、ＶＧが“Ｌ”になってから、ＶＦが“Ｈ”になるまでのデッドタイムを利用して、下側の出力トランジスタ５４のゲートの充放電をプリドライバ部分の貫通を起こさずに切り替えている。 Similarly for the lower side, the timing at which the lower gate discharge pulse VG is cut off is substantially synchronized with the timing at which the input pulse becomes “L”, and after VG becomes “L”, VF becomes “H”. The charge / discharge of the gate of the lower output transistor 54 is switched without causing the penetration of the pre-driver portion by using the dead time up to.

これにより、ＶＦが立ち上がってから、出力トランジスタ５３のゲートを充電するまでの時間を短くすることができ、結果として負荷を電源Ｖｃｃに接続した場合に入力パルスから出力パルスの立ち下がり遅延時間を低減することが可能になる。 As a result, the time from when VF rises to when the gate of the output transistor 53 is charged can be shortened. As a result, when the load is connected to the power supply Vcc, the fall delay time of the output pulse from the input pulse is reduced. It becomes possible to do.

更に、通常であれば上側出力トランジスタ５３のゲートを放電する時には、ＶＤの立下りとＶＥの立ち上がりがほぼ同期しているので、プリドライバ部分に貫通を引き起こし、上側の出力トランジスタ５３のゲートを放電するのに時間がかかり、負荷をグランドに接続した場合の立下り遅延時間に悪影響を与える。図６の従来例にその遅延を示しており、駆動パルスＶＡの反転パルス、ＶＢの反転パルスに対して出力の立ち上がり、立ち下がりの始まるタイミングは遅れる。 Furthermore, normally, when discharging the gate of the upper output transistor 53, the falling edge of VD and the rising edge of VE are almost synchronized with each other, so that the predriver part is penetrated and the gate of the upper output transistor 53 is discharged. This takes time and adversely affects the fall delay time when the load is connected to ground. The delay is shown in the conventional example of FIG. 6, and the timing when the output rise and fall start is delayed with respect to the inversion pulse of the drive pulse VA and the inversion pulse of VB.

本発明では、ＶＤが“Ｌ”になった時に抵抗器１１から流れるスイッチング電流をスイッチトランジスタ３３を上側ゲート放電パルスＶＥのパルスでオンにすることにより吸収し、プリドライブ部分での貫通電流を防止している。 In the present invention, the switching current flowing from the resistor 11 when VD becomes “L” is absorbed by turning on the switch transistor 33 with the pulse of the upper gate discharge pulse VE, thereby preventing the through current in the pre-drive portion. is doing.

ダイオード５１はこの時にスイッチトランジスタ３３に流れる電流が上側の出力トランジスタ５３のゲートを放電するのを防ぐ役割を果たし、通常のスイッチトランジスタを用いて、ダイオードと同じ機能を持たせても良い。 The diode 51 serves to prevent the current flowing through the switch transistor 33 from discharging the gate of the upper output transistor 53 at this time, and a normal switch transistor may be used to provide the same function as the diode.

この作用により、負荷をグランドに接続した場合の立下り遅延時間を低減することができる。下側についても同様に、ＶＦが“Ｌ”になった時に抵抗器１７から流れるスイッチング電流を３９のスイッチトランジスタをＶＧのパルスでオンにすることにより吸収し、プリドライブ部分での貫通電流を防止している。ダイオード５２はこの時にスイッチトランジスタ３９に流れる電流が下側の出力トランジスタ５４のゲートを放電するのを防ぐ役割を果たし、通常のスイッチトランジスタを用いて、ダイオードと同じ機能を持たせても良い。この作用により、負荷５５を電源に接続した場合の立ち上がり遅延時間を低減することができる。 By this action, the fall delay time when the load is connected to the ground can be reduced. Similarly, on the lower side, when VF becomes "L", the switching current flowing from the resistor 17 is absorbed by turning on the 39 switch transistors with a pulse of VG to prevent a through current in the pre-drive portion. is doing. The diode 52 serves to prevent the current flowing through the switch transistor 39 from discharging the gate of the lower output transistor 54 at this time, and a normal switch transistor may be used to provide the same function as the diode. This action can reduce the rise delay time when the load 55 is connected to the power source.

出力電圧が変動する時に流れる貫通電流に対しては、スイッチトランジスタ４２を上側出力トランジスタ５３のゲートを充電するパルスの反転パルスのＶＤでオンさせて、負荷をグランドに接続した場合に、出力が“Ｌ”から“Ｈ”へ遷移する時の下側出力トランジスタ５３のゲートの電圧の持ち上がりを抑えて、貫通電流を防止する。 With respect to the through current that flows when the output voltage fluctuates, when the switch transistor 42 is turned on with the reverse pulse VD of the pulse that charges the gate of the upper output transistor 53 and the load is connected to the ground, the output is “ The rise of the voltage of the gate of the lower output transistor 53 at the time of transition from L ”to“ H ”is suppressed, thereby preventing a through current.

同様に、スイッチトランジスタ３６を下側出力トランジスタ５４のゲートを充電するパルスの反転パルスのＶＦでオンさせて、負荷５５を電源に接続した場合に、出力が“Ｈ”から“Ｌ”へ遷移する時の上側出力トランジスタ５４のゲート・ソース間の電圧の増大を抑えて、貫通電流を防止する。 Similarly, when the switch transistor 36 is turned on with the reverse pulse VF of the pulse for charging the gate of the lower output transistor 54 and the load 55 is connected to the power supply, the output transitions from “H” to “L”. By preventing an increase in voltage between the gate and source of the upper output transistor 54 at the time, a through current is prevented.

本発明の回路方式によれば、負荷５５をグランドに接続した場合の立ち上がりのスルーレートは抵抗器１１の値を、立下りのスルーレートは抵抗器１４の値を、負荷を電源に接続した場合の立ち上がりのスルーレートは抵抗器２０の値を、立下りのスルーレートは抵抗器１７の値を、それぞれ調整すれば所望のスルーレートが得られる。すなわち、出力トランジスタのゲートの充放電時間を調整することにより、出力のスルーレートを決定している。 According to the circuit system of the present invention, when the load 55 is connected to the ground, the rising slew rate is the value of the resistor 11, the falling slew rate is the value of the resistor 14, and the load is connected to the power source. The desired slew rate can be obtained by adjusting the value of the resistor 20 for the rising slew rate and the value of the resistor 17 for the falling slew rate. That is, the output slew rate is determined by adjusting the charge / discharge time of the gate of the output transistor.

（実施の形態２）
図３と図４は本発明の（実施の形態２）を示す。
図３は（実施の形態２）におけるプリドライバ回路を示し、（実施の形態１）とは次の点が異なっている。 (Embodiment 2)
3 and 4 show (Embodiment 2) of the present invention.
FIG. 3 shows a pre-driver circuit in (Embodiment 2), which is different from (Embodiment 1) in the following points.

図１でのＰ型スイッチトランジスタ３１と抵抗器１１との直列回路が、この（実施の形態２）では、Ｐ型スイッチトランジスタ３１１と電流制限手段としての抵抗器１１１の直列回路，・・・・・，Ｐ型スイッチトランジスタ３１ｎと電流制限手段としての抵抗器１１ｎの直列回路との、複数個ｎの並列回路で構成されている。 The series circuit of the P-type switch transistor 31 and the resistor 11 in FIG. 1 is the series circuit of the P-type switch transistor 311 and the resistor 111 as current limiting means in this (Embodiment 2),... ... It is constituted by a plurality of n parallel circuits of a P-type switch transistor 31n and a series circuit of a resistor 11n as current limiting means.

図１でのＮ型スイッチトランジスタ３４と抵抗器１４との直列回路が、この（実施の形態２）では、Ｎ型スイッチトランジスタ３４１と電流制限手段としての抵抗器１４１の直列回路，・・・・・，Ｎ型スイッチトランジスタ３４ｎと電流制限手段としての抵抗器１４ｎの直列回路との、複数個ｎの並列回路で構成されている。さらに、この抵抗器１４１〜１４ｎの一端が出力トランジスタ５３と出力トランジスタ５４との接続点に接続されていて直接には接地されてはいない。電流制限手段としての抵抗器１６の一端も出力トランジスタ５３と出力トランジスタ５４との接続点に接続されていて直接には接地されてはいない。 The series circuit of the N-type switch transistor 34 and the resistor 14 in FIG. 1 is the series circuit of the N-type switch transistor 341 and the resistor 141 as current limiting means in this (second embodiment),... ... It is constituted by a plurality of n parallel circuits of an N-type switch transistor 34n and a series circuit of a resistor 14n as current limiting means. Further, one end of each of the resistors 141 to 14n is connected to a connection point between the output transistor 53 and the output transistor 54, and is not directly grounded. One end of the resistor 16 as current limiting means is also connected to the connection point between the output transistor 53 and the output transistor 54 and is not directly grounded.

図１でのＰ型スイッチトランジスタ３７と抵抗器１７との直列回路が、この（実施の形態２）では、Ｐ型スイッチトランジスタ３７１と電流制限手段としての抵抗器１７１の直列回路，・・・・・，Ｐ型スイッチトランジスタ３７ｎと電流制限手段としての抵抗器１７ｎの直列回路との、複数個ｎの並列回路で構成されている。 The series circuit of the P-type switch transistor 37 and the resistor 17 in FIG. 1 is the series circuit of the P-type switch transistor 371 and the resistor 171 as current limiting means in this (Embodiment 2),... ... It is constituted by a plurality of n parallel circuits of a P-type switch transistor 37n and a series circuit of a resistor 17n as a current limiting means.

さらに、上記の変更に伴って、タイミングパルス発生器１は、上側ゲート充電パルスＶＤ，ＶＤ￣に代わって、トランジスタ４２の制御用のＶＤ＝ＶＤ１，トランジスタ３１１〜３１ｎの制御用のＶＤ１￣，・・・・，ＶＤｎ￣を発生し、上側ゲート放電パルスＶＥに代わって、トランジスタ３４１〜３４ｎの制御用のＶＥ１，・・・・，ＶＥｎを発生する。 Further, in accordance with the above change, the timing pulse generator 1 replaces the upper gate charging pulses VD, VD￣ with VD = VD1 for controlling the transistor 42, VD1￣ for controlling the transistors 311 to 31n,. .., VDn are generated, and VE1,..., VEn for controlling the transistors 341 to 34n are generated in place of the upper gate discharge pulse VE.

さらに、タイミングパルス発生器１は、下側ゲート充電パルスＶＦ，ＶＦ￣に代わって、トランジスタ３６の制御用のＶＦ＝ＶＦ１，トランジスタ３７１〜３７ｎの制御用のＶＦ１￣，・・・・，ＶＦｎ￣を発生し、下側ゲート放電パルスＶＧに代わって、トランジスタ４０１〜４０ｎの制御用のＶＧ１，・・・・，ＶＧｎを発生する。 Further, the timing pulse generator 1 uses VF = VF1 for controlling the transistor 36 and VF1￣ for controlling the transistors 371 to 37n instead of the lower gate charging pulses VF and VF￣. And VGn for controlling the transistors 401 to 40n are generated in place of the lower gate discharge pulse VG.

なお、この形式では上側の出力トランジスタ５３のゲートを放電するパスが上側出力トランジスタ５３のソース、すなわち出力へ接続されているため、上側出力トランジスタ５４のゲート・ソース間に逆バイアスがかかることがなく、（実施の形態１）で用いていたクランプダイオード６１，６２は必要ない。 In this type, since the path for discharging the gate of the upper output transistor 53 is connected to the source of the upper output transistor 53, that is, the output, no reverse bias is applied between the gate and the source of the upper output transistor 54. The clamp diodes 61 and 62 used in (Embodiment 1) are not necessary.

このように構成された（実施の形態２）のプリドライバ回路について、図４を用いてその動作を説明する。（実施の形態１）と重複するところは説明を割愛する。
図３において、ＶＤ１〜ＶＤｎの反転パルスは上側出力トランジスタ５３のゲートを充電する駆動パルスである。ＶＥ１〜ＶＥｎは上側出力トランジスタ５３のゲートを放電する駆動パルスである。ＶＦ１〜ＶＦｎの反転パルスは下側出力トランジスタ５４のゲートを充電する駆動パルスである。ＶＧ１〜ＶＧｎは下側出力トランジスタ５４のゲートを放電する駆動パルスである。 The operation of the pre-driver circuit configured as described above (Embodiment 2) will be described with reference to FIG. The description overlapping with (Embodiment 1) is omitted.
In FIG. 3, inversion pulses of VD <b> 1 to VDn are drive pulses that charge the gate of the upper output transistor 53. VE1 to VEn are drive pulses for discharging the gate of the upper output transistor 53. The inversion pulses of VF1 to VFn are drive pulses for charging the gate of the lower output transistor 54. VG1 to VGn are drive pulses for discharging the gate of the lower output transistor 54.

従来例の図６に示した出力トランジスタのゲート・ソース間電圧から明らかなように、出力のトランジスタはそのデバイス特性から、同じ電流値でゲートを充電してもその電圧値は直線的には上昇せず、出力電圧波形も必ずしも直線的に変化しない。この（実施の形態２）ではその出力波形の補正を複数の出力トランジスタのゲート充放電パルスを用いることにより実現しようとするものであり、この図４ではｎ＝２の場合について記載されており、図４に示すＶＤ２の反転パルス、ＶＥ２、ＶＦ２の反転パルス、ＶＧ２、それぞれはその補正パルスである。 As is apparent from the gate-source voltage of the output transistor shown in FIG. 6 of the conventional example, the output transistor increases linearly even if the gate is charged with the same current value due to its device characteristics. The output voltage waveform does not always change linearly. In this (Embodiment 2), correction of the output waveform is to be realized by using gate charge / discharge pulses of a plurality of output transistors, and FIG. 4 describes the case of n = 2. The inversion pulse of VD2, the inversion pulse of VE2 and VF2, and VG2 shown in FIG. 4 are their correction pulses.

この補正パルスの数を増やせば、出力の波形補正をさらに正確に行うことができる。また、出力電圧を時系列にモニターし、その電圧値から波形の非直線性を読み取り、そのデータをデジタル信号としてタイミングパルス発生器１へフィードバックして波形の補正を行うことでより改善を期待できる。具体的には、出力電圧をサンプリングしてマイクロプロセッサに計算させ、デジタル信号をタイミングパルス発生器にフィードバックさせることによりオンするスイッチトランジスタを選択し、より正確な波形補正及びスルーレートコントロールを行うことができる。 If the number of correction pulses is increased, the output waveform can be corrected more accurately. Further, improvement can be expected by monitoring the output voltage in time series, reading the nonlinearity of the waveform from the voltage value, and feeding back the data as a digital signal to the timing pulse generator 1 to correct the waveform. . Specifically, the output voltage is sampled and calculated by the microprocessor, and the switch transistor to be turned on is selected by feeding back the digital signal to the timing pulse generator to perform more accurate waveform correction and slew rate control. it can.

なお、上記の各実施の形態においては、出力トランジスタとしてパワーＮチャネルＤＭＯＳトランジスタを使用しているが、Ｐチャネルトランジスタを用いても、本発明の充放電の構成を全く逆にすれば、本発明が有効なことは自明である。また、本発明のタイミングチャートは簡単化のために、全てのタイミングを同期させて記述しているが、実際には充放電のタイミングのずれを鑑みて、微小の時間のずれを設けても良い。 In each of the above embodiments, a power N-channel DMOS transistor is used as an output transistor. However, even if a P-channel transistor is used, the present invention can be realized by reversing the charge / discharge configuration of the present invention. It is obvious that is effective. Further, although the timing chart of the present invention is described by synchronizing all timings for simplification, in practice, a minute time lag may be provided in consideration of a timing lag of charging / discharging. .

また、上記の各実施の形態においては、上下出力トランジスタの両側のゲートを制御しているが、上側あるいは下側出力トランジスタ片側のみのゲートを制御しても、立ち上がり時あるいは立下り時のどちらかの場合に所望の効果を得られる。具体的には、直列接続された上下出力トランジスタの少なくとも一方のゲートを充放電するスイッチトランジスタとその充放電スピードを決定する電流制限手段の組み合わせ回路と、出力電圧変化時にオンして前記上下出力トランジスタの少なくとも一方のゲートを放電するスイッチトランジスタとその放電スピードを決定する電流制限手段の組み合わせ回路と、前記上下出力トランジスタがオフする時に、少なくとも一方の出力トランジスタのゲートを充電する組み合わせ回路が飽和から非飽和へ遷移することにより生じるスイッチング電流を流すスイッチトランジスタと電流制限手段の組み合わせ回路と、前記スイッチング電流を流す組み合わせ回路が上下出力トランジスタの少なくとも一方のゲートを放電するスピードに影響を与えないように間に介装された整流手段と、上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器とを備えることによって、立ち上がり時あるいは立下り時の少なくとも一方の場合に所望の効果を得ることができる。 Also, in each of the above embodiments, the gates on both sides of the upper and lower output transistors are controlled, but even when the gate on only one side of the upper or lower output transistor is controlled, either the rising or falling edge is controlled. In this case, a desired effect can be obtained. Specifically, a combination circuit of a switch transistor for charging / discharging at least one gate of the upper and lower output transistors connected in series and a current limiting means for determining the charge / discharge speed, and the upper and lower output transistors that are turned on when the output voltage changes A combination circuit of a switch transistor that discharges at least one of the gates and a current limiting unit that determines the discharge speed and a combination circuit that charges the gate of at least one of the output transistors when the upper and lower output transistors are turned off are not saturated. The combination circuit of the switch transistor and the current limiting means for flowing the switching current generated by transition to saturation and the combination circuit for flowing the switching current do not affect the speed at which at least one gate of the upper and lower output transistors is discharged. And a timing pulse generator that generates a pulse for driving each circuit from an input pulse that is a command signal, so that at least one of the rising edge and the falling edge is provided. In some cases, a desired effect can be obtained.

また、上記各実施の形態の上下出力トランジスタとしては二重拡散（Double-diffused）ＭＯＳ（ＤＭＯＳ）を使用することができる。
上記の各実施の形態において、電流制限手段は抵抗器だけで構成されていたが、電流源だけの場合、電流源と抵抗器の両方を使った場合の何れを使用しても実現できる。 In addition, as the upper and lower output transistors in the above embodiments, a double-diffused MOS (DMOS) can be used.
In each of the embodiments described above, the current limiting means is composed of only a resistor. However, when only the current source is used, the current limiting means can be realized by using either of the current source and the resistor.

本発明は各種プリドライバ回路の貫通電流防止と出力スルーレートの改善に利用できる。 The present invention can be used for preventing a through current of various pre-driver circuits and improving an output slew rate.

本発明の（実施の形態１）におけるプリドライバ部分の回路図Circuit diagram of pre-driver portion in (Embodiment 1) of the present invention 図１の動作を説明するタイミングチャート図Timing chart for explaining the operation of FIG. 本発明の（実施の形態１）におけるプリドライバ部分の回路図Circuit diagram of pre-driver portion in (Embodiment 1) of the present invention 図３の動作を説明するタイミングチャート図Timing chart for explaining the operation of FIG. 従来のプリドライバ部分の回路図Circuit diagram of conventional pre-driver part 図５の動作を説明するタイミングチャート図FIG. 5 is a timing chart illustrating the operation of FIG.

符号の説明Explanation of symbols

１タイミングパルス発生器
１１〜２２抵抗器（電流制限手段）
３１，３７Ｐ型スイッチトランジスタ
３２〜３６，３８〜４２Ｎ型スイッチトランジスタ
５１，５２ダイオード
５３上側出力トランジスタ
５４下側出力トランジスタ
５５負荷
６１，６２クランプ用ダイオード 1 Timing pulse generator 11-22 Resistor (current limiting means)
31, 37 P-type switch transistor 32-36, 38-42 N-type switch transistor 51, 52 Diode
53 Upper output transistor 54 Lower output transistor 55 Load 61, 62 Clamping diode

Claims

負荷の一端が第１の出力トランジスタの出力部と第２の出力トランジスタの出力部とに接続され、前記第１の出力トランジスタを第１の経路に流れる信号で駆動すると共に前記第２の出力トランジスタを第２の経路に流れる信号で駆動するプリドライバ回路であって、
前記第１の経路は、
前記第１の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第１の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第１の放電回路と、
前記第１の出力トランジスタの入力部と前記第１の放電回路との共通接続部にカソード部が接続された第１の整流手段と、
前記第１の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第１の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第１の充電回路と、
前記第１の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノード部の電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第２の放電回路と
を備え、前記第２の経路は、
前記第２の出力トランジスタの入力部に出力部が接続され、入力パルスからの指令によって前記第２の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第３の放電回路と、
前記第２の出力トランジスタの入力部と前記第３の放電回路との共通接続部にカソード部が接続された第２の整流手段と、
前記第２の整流手段のアノード部に出力部が接続され、入力パルスからの指令によって前記第２の出力トランジスタのゲートに電荷を充電するスイッチトランジスタとその充電スピードを決定する電流制限手段を備えた第２の充電回路と、
前記第２の整流手段の前記アノード部に出力部が接続され、入力パルスからの指令によって前記アノードの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた第４の放電回路とを備え、
前記第１の放電回路、前記第１の充電回路、又は前記第３の放電回路、前記第２の充電回路の各電流制限手段の値を調整可能として、前記第１の出力トランジスタ又は前記第２の出力トランジスタのスルーレートを調整可能としたことを特徴とした
プリドライバ回路。 One end of the load is connected to the output section of the first output transistor and the output section of the second output transistor, and the first output transistor is driven by a signal flowing in the first path and the second output transistor Is a pre-driver circuit that drives the signal with a signal flowing in the second path ,
The first route is:
An output unit is connected to the input unit of the first output transistor, and includes a switch transistor that discharges the charge of the gate of the first output transistor according to a command from the input pulse, and a current limiting unit that determines a discharge speed thereof. A first discharge circuit;
A first rectifier having a cathode connected to a common connection between the input of the first output transistor and the first discharge circuit;
An output section is connected to the anode section of the first rectifying means, and a switch transistor for charging the gate of the first output transistor according to a command from an input pulse and a current limiting means for determining the charging speed are provided. A first charging circuit;
A second discharge unit comprising an output unit connected to the anode unit of the first rectifying unit, a switch transistor for discharging the charge of the anode unit according to a command from an input pulse, and a current limiting unit for determining the discharge speed. And the second path comprises:
An output unit is connected to the input unit of the second output transistor, and includes a switch transistor that discharges the charge of the gate of the second output transistor according to a command from the input pulse, and a current limiting unit that determines the discharge speed. A third discharge circuit;
A second rectifier having a cathode connected to a common connection between the input of the second output transistor and the third discharge circuit;
An output section is connected to the anode section of the second rectifying means, and a switch transistor for charging the gate of the second output transistor according to a command from an input pulse and a current limiting means for determining the charging speed are provided. A second charging circuit;
A fourth discharge circuit having an output section connected to the anode section of the second rectifying means, a switch transistor for discharging the charge of the anode according to a command from an input pulse, and a current limiting means for determining the discharge speed And
The value of each current limiting means of the first discharging circuit, the first charging circuit , the third discharging circuit , or the second charging circuit can be adjusted, and the first output transistor or the second A pre-driver circuit characterized in that the slew rate of the output transistor can be adjusted.

前記第１の放電回路，前記第３の放電回路は、
各々、入力パルスからの指令によって前記第１もしくは第２の出力トランジスタのゲートの電荷を放電するスイッチトランジスタとその放電スピードを決定する電流制限手段を備えた放電回路を複数個並列接続した
請求項１記載のプリドライバ回路。 The first discharge circuit, the third discharge circuit,
2. A plurality of discharge circuits each having a switch transistor for discharging a charge of a gate of the first or second output transistor according to a command from an input pulse and a current limiting means for determining a discharge speed thereof are connected in parallel. The pre-driver circuit described.

前記出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、前記第１の出力トランジスタのゲートを放電するスイッチトランジスタの放電スピードを決定する電流制限手段の他端をグランドへ接続し、前記第１の出力トランジスタのゲート・ソース間逆バイアスを１個あるいは複数個のダイオードでクランプした
請求項１または請求項２に記載のプリドライバ回路。 The output transistor is a power N-channel DMOS transistor, the other end of the current limiting means for determining the discharge speed of the switch transistor that discharges the gate of the first output transistor is connected to the ground, and the first output transistor 3. The pre-driver circuit according to claim 1, wherein the reverse bias between the gate and the source is clamped by one or a plurality of diodes.

前記第１の出力トランジスタと第２の出力トランジスタがパワーＮチャネルＤＭＯＳトランジスタであり、前記第１の出力トランジスタのゲートを放電するスイッチトランジスタの放電スピードを決定する電流制限手段の他端を前記第１の出力トランジスタのソース側に接続した
請求項１または請求項２に記載のプリドライバ回路。 The first output transistor and the second output transistor are power N-channel DMOS transistors, and the other end of the current limiting means for determining the discharge speed of the switch transistor for discharging the gate of the first output transistor is connected to the first output transistor. The pre-driver circuit according to claim 1, wherein the pre-driver circuit is connected to a source side of the output transistor.

前記整流手段が、ダイオードであることを特徴とする
請求項１から請求項４の何れかに記載のプリドライバ回路。 The pre-driver circuit according to claim 1, wherein the rectifier is a diode.

上記の各回路を駆動するパルスを指令信号である入力パルスから生成するタイミングパルス発生器を備えたことを特徴とする
請求項１から請求項４の何れかに記載のプリドライバ回路。 5. The pre-driver circuit according to claim 1, further comprising a timing pulse generator that generates a pulse for driving each circuit from an input pulse that is a command signal.