JP4067063B2 - マイクロプロセッサ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の命令実行ユニットを有するマイクロプロセッサに関するものである。
【０００２】
【従来の技術】
特開平７−３８５０９号公報に開示された携帯電話向け通信プロセッサ（マイクロプロセッサ）は、単一の半導体チップに２個の命令実行ユニットを搭載したものである。第１の命令実行ユニットは、携帯電話の全体制御を司る中央処理装置（ＣＰＵ）である。第２の命令実行ユニットは、積和演算を含む所定のアルゴリズムに従って音声信号を処理するためのディジタル信号処理装置（ＤＳＰ）であって、複数の命令コードを記憶するためのＲＡＭ（random access memory）を内蔵している。
【０００３】
【発明が解決しようとする課題】
近年の携帯電話では、音声処理アルゴリズムの複雑化に伴ってＤＳＰのプログラムが肥大化してきている。したがって、マイクロプロセッサチップの大半がＤＳＰの内蔵ＲＡＭによって占められる事態が生じている。
【０００４】
本発明の目的は、ＣＰＵとＤＳＰとを備えたマイクロプロセッサチップにおいて、ＤＳＰが解読実行すべき命令コードを記憶するためのオンチップメモリを削減することにある。
【０００５】
【課題を解決するための手段】
本発明は、ある種のアプリケーション（携帯電話を含む。）ではＤＳＰに比べてＣＰＵの負担が軽い点に着目してなされたものであって、ＤＳＰプログラムの一部を構成する命令コードを一時記憶するための小容量の命令キャッシュをマイクロプロセッサチップに搭載し、かつ該命令キャッシュへの命令コードの補充をＣＰＵに担当させることとしたものである。
【０００６】
詳細に説明すると、本発明のマイクロプロセッサは、外付けかつ共通の命令メモリから読み出された命令コードをそれぞれ解読実行するための少なくとも２個の命令実行ユニットを有するものであって、命令メモリへアドレスを供給し該アドレスに応じて命令メモリから読み出された命令コードを解読実行するための第１の命令実行ユニット（ＣＰＵ）と、命令メモリから読み出された複数の命令コードを記憶するための命令キャッシュと、該命令キャッシュへアドレスを供給し該アドレスに応じて命令キャッシュから読み出された命令コードを解読実行するための第２の命令実行ユニット（ＤＳＰ）と、該第２の命令実行ユニットから命令キャッシュへ供給されたアドレスに対応する命令コードが命令キャッシュの中に存在するかどうかを判定し、存在しない場合には第２の命令実行ユニットに命令コードの解読実行を中断させかつ第１の命令実行ユニットに該当命令コードを含む命令ブロックを命令メモリから命令キャッシュへ補充させるためのキャッシュコントローラとを備えた構成を採用したものである。
【０００７】
この構成により、ＤＳＰプログラム用のオンチップメモリの削減と、ＣＰＵ資源の有効利用とが達成される。
【０００８】
【発明の実施の形態】
図１は、本発明に係る携帯電話向けマイクロプロセッサの構成例を示している。図１中のマイクロプロセッサ１０は、命令メモリ１１が外付けされた状態で使用されるものであって、携帯電話の全体制御を司るＣＰＵ１２と、命令キャッシュ１３と、所定のアルゴリズムに従ってディジタル音声信号を処理するためのＤＳＰ１４と、キャッシュコントローラ１５とを単一の半導体チップに搭載したものである。外付けの命令メモリ１１は、ＣＰＵ１２が実行すべきプログラムと、ＤＳＰ１４が実行すべきプログラムとを記憶している。ＣＰＵ１２は、命令メモリ１１へアドレスＡＤＲＳを供給し、該アドレスＡＤＲＳに応じて命令メモリ１１から読み出された命令コード（ただし、ＣＰＵプログラムを構成する命令コードに限る。）ＩＮＳＴを解読実行するための命令実行ユニットである。命令キャッシュ１３は、命令メモリ１１から読み出された複数の命令コード（ただし、ＤＳＰプログラムを構成する命令コードに限る。）ＩＮＳＴを一時記憶するための小容量のメモリである。命令キャッシュ１３への命令コードＩＮＳＴの書き込み位置は、ＣＰＵ１２から命令メモリ１１へ供給されたアドレスＡＤＲＳによって指定される。ＤＳＰ１４は、命令キャッシュ１３へアドレスＤＡＤＲＳを供給し、該アドレスＤＡＤＲＳに応じて命令キャッシュ１３から読み出された命令コードＤＩＮＳＴを解読実行するための命令実行ユニットである。キャッシュコントローラ１５は、ＤＳＰ１４から命令キャッシュ１３へ供給されたアドレスＤＡＤＲＳに対応する命令コードが命令キャッシュ１３の中に存在するかどうかを判定し、存在しない場合には、ＤＳＰ１４に命令コードの解読実行を中断させ、かつＣＰＵ１２に該当命令コードを含む命令ブロックを命令メモリ１１から命令キャッシュ１３へ補充させるものである。なお、アドレスＤＡＤＲＳで指定された命令コードを含む４個の命令コードが一度に、命令キャッシュ１３からＤＳＰ１４へ供給される。つまり、４ワードからなる命令ブロックを１単位として命令キャッシュ１３から命令コードの読み出しが実行されるようになっている。
【０００９】
図２は、図１中のキャッシュコントローラ１５の内部構成を示している。キャッシュコントローラ１５は、タグレジスタ２１と、比較器２２とで構成されている。タグレジスタ２１は、命令キャッシュ１３の中に存在する命令コードを指し示すアドレスのうちの上位部分で構成されたタグＴＡＧを記憶するためのレジスタである。このタグレジスタ２１は、命令メモリ１１から命令キャッシュ１３へ命令ブロックが補充されたときに、ＣＰＵ１２からタグレジスタ２１へ供給されるライト信号ＷＲにより、ＤＳＰ１４から命令キャッシュ１３へ供給されたアドレスＤＡＤＲＳを参照して更新される。比較器２２は、ＤＳＰ１４から命令キャッシュ１３へ供給されたアドレスＤＡＤＲＳのうちの上位部分と、タグレジスタ２１に記憶されたタグＴＡＧとが一致するかどうかを判定するものであって、一致する場合には論理“１”（ヒット）の、一致しない場合には論理“０”（ミス）のヒット信号ＨＩＴをそれぞれ供給する。
【００１０】
図１に示すように、ＨＩＴ＝０の場合には、ＤＳＰ１４にウェイトがかかり、かつＣＰＵ１２に割り込みが入るようになっている。この割り込みに応答して、ＣＰＵ１２は、ＤＳＰ１４から命令キャッシュ１３へ供給されたアドレスＤＡＤＲＳを参照しながら上記命令ブロックの補充動作を実行する。なお、ＣＰＵ１２から供給されたライト信号ＷＲは、同時に命令キャッシュ１３にも与えられるようになっている。命令キャッシュ１３への補充に係る命令ブロックの大きさは、タグＴＡＧのビット数に応じて決まる。
【００１１】
上記マイクロプロセッサ１０の構成によれば、ヒット信号ＨＩＴの論理値が“１”である限り、ＣＰＵ１２はアドレスＡＤＲＳに応じて命令メモリ１１から読み出された命令コードＩＮＳＴを、ＤＳＰ１４はアドレスＤＡＤＲＳに応じて命令キャッシュ１３から読み出された命令コードＤＩＮＳＴをそれぞれ解読実行する。アドレスＤＡＤＲＳに対応する命令コードが命令キャッシュ１３の中に存在しないことが判明した場合には、キャッシュコントローラ１５はヒット信号ＨＩＴの論理値を“０”に変える。このようにしてＨＩＴ＝０の状態になると、ＤＳＰ１４にウェイトがかかり、かつＣＰＵ１２に割り込みが入る。その結果、ＤＳＰ１４は、命令キャッシュ１３から読み出された無効な命令コードＤＩＮＳＴを無視し、かつ同一のアドレスＤＡＤＲＳを供給し続ける。一方、ＣＰＵ１２は、アドレスＤＡＤＲＳで指定された命令コードを含む命令ブロックを命令メモリ１１から命令キャッシュ１３へ補充するように、所定の割り込み処理ルーチンを実行する。この際、ＣＰＵ１２は、本来のＣＰＵプログラムへ復帰する前に、命令キャッシュ１３及びキャッシュコントローラ１５へライト信号ＷＲを供給する。したがって、命令キャッシュ１３への補充命令ブロックの書き込みが実行されるとともに、タグレジスタ２１が更新される。キャッシュコントローラ１５は、ヒット信号ＨＩＴの論理値を“１”に戻す。このとき、ＤＳＰ１４のウェイトが解除される。
【００１２】
以上のとおり、上記マイクロプロセッサ１０の構成によれば、ＣＰＵプログラムとＤＳＰプログラムとの双方を外付けの命令メモリ１１に格納し、該命令メモリ１１から一時記憶のための小容量の命令キャッシュ１３を介してＤＳＰ１４へ命令コードを供給することとしたので、ＤＳＰプログラム用のオンチップメモリが削減される。その結果、マイクロプロセッサチップの面積が縮小される。また、命令キャッシュ１３への命令コードの補充をＣＰＵ１２に担当させることとしたので、ＣＰＵ資源が有効利用される結果、ＣＰＵ負担とＤＳＰ負担との均衡を図ることができる。更に、ＣＰＵ１２とＤＳＰ１４との双方が直接かつ個別に命令メモリ１１をアクセスできるようにするのではなく、ＣＰＵ１２のみが命令メモリ１１を直接アクセスできるようにしたので、命令メモリ１１の端子数増加を抑制できる。なお、図１の例では命令キャッシュ１３からＤＳＰ１４への命令供給を４ワード同時に行うとしたが、ワード数は限定されない。該ワード数は、１、２、３又は５以上でもかまわない。
【００１３】
図３は、本発明に係る携帯電話向けマイクロプロセッサの他の構成例を示している。図３中のマイクロプロセッサ３０は、ＣＰＵ３２と、４バンク構成かつデュアルポート構成の命令キャッシュ３３と、ＤＳＰ１４と、キャッシュコントローラ３５とを単一の半導体チップに搭載したものである。外付けの命令メモリ１１は、ＣＰＵ３２が実行すべきプログラムと、ＤＳＰ１４が実行すべきプログラムとを記憶している。ＤＳＰ１４の機能は、図１の場合と同様である。ＣＰＵ３２は、図１中のＣＰＵ１２の機能に加えて、後述のプリフェッチ機能を更に備えたものである。命令キャッシュ３３は、命令コードの読み出しと書き込みとを並行して行えるように、互いに独立した２個のポートを備えている。キャッシュコントローラ３５は、図１中のキャッシュコントローラ１５の機能に加えて、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳのうちの下位部分が所定のしきい値ＴＨＲより小さくない場合には、ＣＰＵ３２に複数個の後続命令コードを含む次の命令ブロックを命令メモリ１１から命令キャッシュ３３へ前もって補充させる機能を更に備えたものである。なお、ＣＰＵ３２から命令メモリ１１へ供給されるアドレスＡＤＲＳは、命令キャッシュ３３だけでなくキャッシュコントローラ３５にも与えられる。
【００１４】
図４は、図３中のキャッシュコントローラ３５の内部構成を示している。キャッシュコントローラ３５は、タグレジスタ４１と、比較器４２と、バンクセレクタ４３と、論理和ゲート４４と、しきい値レジスタ４５と、比較器４６とで構成されている。タグレジスタ４１は、命令キャッシュ３３を構成する４個のバンクに１対１に対応付けられた４個のレジスタ＃０，＃１，＃２，＃３を有している。これら４個のレジスタの各々は、命令キャッシュ３３のうちの対応するバンクの中に存在する命令コードを指し示すアドレスのうちの上位部分で構成されたタグを記憶するためのレジスタであって、命令メモリ１１から命令キャッシュ３３へ命令ブロックが補充されたときに、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳ、又はＣＰＵ３２から命令メモリ１１へ供給されたアドレスＡＤＲＳを参照して更新される。両アドレスのうちのいずれを参照するかは、ＣＰＵ３２からキャッシュコントローラ３５へ供給されるアドレス選択信号ＡＤＳＥＬにより決定される。バンクセレクタ４３は、ＣＰＵ３２から第１のライト信号ＷＲ１が供給されたときに、タグレジスタ４１中の最も古い履歴のレジスタと命令キャッシュ３３中の該当バンクとを更新するように、バンクライト信号ＢＷＲを供給するものである。比較器４２は、タグレジスタ４１を構成する４個のレジスタに１対１に対応付けられた４個の比較器＃０，＃１，＃２，＃３を有している。これら４個の比較器の各々は、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳのうちの上位部分と、タグレジスタ４１を構成する４個のレジスタのうちの対応するレジスタに記憶されたタグとが一致するかどうかを判定するものであって、一致する場合には論理“１”（許可）の、一致しない場合には論理“０”（禁止）のバンクリード許可信号ＢＲＥをそれぞれ命令キャッシュ３３へ供給するものである。論理和ゲート４４は、いずれかのバンクのリード許可信号ＢＲＥの論理が“１”である場合には論理“１”（ヒット）の、いずれのバンクのリード許可信号ＢＲＥの論理もが“０”である場合には論理“０”（ミス）のヒット信号ＨＩＴをそれぞれ供給する。しきい値レジスタ４５は、ＣＰＵ３２から第２のライト信号ＷＲ２が供給されたときに同じくＣＰＵ３２から供給されたしきい値ＴＨＲを記憶するためのレジスタである。比較器４６は、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳのうちの所定の下位部分と、しきい値レジスタ４５に記憶されたしきい値ＴＨＲとの大小関係を判定するものであって、アドレスＤＡＤＲＳの下位部分がしきい値ＴＨＲより小さい場合には論理“１”（小）の、小さくない場合には論理“０”（大）のしきい判定信号ＬＴＨをそれぞれ供給する。
【００１５】
図３に示すように、ＨＩＴ＝０の場合には、ＤＳＰ１４にウェイトがかかり、かつＣＰＵ３２に第１の割り込みが入るようになっている。この第１の割り込みに応答して、ＣＰＵ３２は、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳ、すなわちキャッシュミスの原因となったアドレスを参照して、該当命令コードを含む命令ブロックを命令メモリ１１から命令キャッシュ３３へ補充するように、第１の割り込み処理ルーチンを実行する。この際、ＣＰＵ３２は、第１のライト信号ＷＲ１をバンクセレクタ４３へ供給するだけでなく、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳを参照してタグレジスタ４１が更新されるようにアドレス選択信号ＡＤＳＥＬをタグレジスタ４１へ供給する。命令キャッシュ３３の４個のバンクのうちのいずれのバンクに補充命令ブロックが書き込まれるかは、バンクセレクタ４３により決定される。なお、命令キャッシュ３３は、互いに独立した２個のポートを備えており、命令コードの読み出しと書き込みとを並行して行えるので、キャッシュミスが生じた場合でも、タグレジスタ４１の更新によりヒット信号ＨＩＴの論理を早期に“１”に戻しさえすれば、ＤＳＰ１４が要求しているアドレスＤＡＤＲＳの命令コードが命令キャッシュ３３内に１ワード用意された時点から該命令コードをＤＳＰ１４が解読実行できる。つまり、１個の命令ブロック内の全ての命令コードが命令キャッシュ３３に格納されるまで待つことなくＤＳＰ１４が動作を再開できることから、内蔵ＲＡＭの省略によるＤＳＰ１４の性能低下を最小限に抑制することができる。
【００１６】
図３に更に示すように、ＬＴＨ＝０の場合には、ＣＰＵ３２に第２の割り込みが入る。この第２の割り込みに応答して、ＣＰＵ３２は、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳを参照して、複数個の後続命令コードを含む次の命令ブロックを命令メモリ１１から命令キャッシュ３３へ前もって補充するように、プリフェッチ動作のための第２の割り込み処理ルーチンを実行する。
【００１７】
図５は、ＤＳＰ１４により実行されるプログラムの例を示している。図中のｘは後続の数値が１６進数表記であることを表しており、１０００から１００８までの命令アドレスＤＡＤＲＳで指定される９個の命令コードが図５に示されている。
【００１８】
次に、図５の例に沿って、上記プリフェッチ動作の具体例を説明する。ここでは、ＴＨＲ＝１０（２進数）の設定が既になされているものとし、アドレスＤＡＤＲＳのうちの最下位２ビットをＤＢＩＴと表すこととする。また、４ワードからなる命令ブロックを１単位として命令キャッシュ３３への命令コードの書き込みが実行されるようになっているものとする。このとき、ＤＡＤＲＳ＝１０００又は１００１（１６進数）ならば、つまりＤＢＩＴ＝００又は０１（２進数）ならば、ＤＢＩＴ＜ＴＨＲであるのでＬＴＨ＝１である。したがって、ＣＰＵ３２への第２の割り込みは発生しない。次のサイクルでＤＡＤＲＳ＝１００２（１６進数）になると、つまりＤＢＩＴ＝１０（２進数）になると、ＤＢＩＴ≧ＴＨＲであるのでＬＴＨ＝０となり、ＣＰＵ３２への第２の割り込みが発生する。このとき、ＣＰＵ３２は、アドレスＤＡＤＲＳ（＝１００２）で指定された命令コードが属する命令ブロックの次の命令ブロックを、つまり該アドレスＤＡＤＲＳに２を加えて得られるアドレス（＝１００４）から始まる４個の後続命令コードを、命令メモリ１１から命令キャッシュ３３へプリフェッチするように、第２の割り込み処理ルーチンを実行する。この際、ＣＰＵ３２は、本来のＣＰＵプログラムへ復帰する前に、第１のライト信号ＷＲ１をバンクセレクタ４３へ供給するだけでなく、アドレスＡＤＲＳを参照してタグレジスタ４１が更新されるようにアドレス選択信号ＡＤＳＥＬをタグレジスタ４１へ供給する。その後、アドレスＤＡＤＲＳが１００３（１６進数）に更新されてもしきい判定信号ＬＴＨは論理値“０”を保持するが、ＣＰＵ３２は割り込みを受け付けないようになっている。そして、更にアドレスＤＡＤＲＳが更新されて１００６（１６進数）になると、アドレス１００８（１６進数）から始まる次の命令ブロックが命令キャッシュ３３へプリフェッチされる。なお、命令キャッシュ３３は命令コードの読み出しと書き込みとを並行して行えるので、上記プリフェッチ動作中でもＤＳＰ１４への命令コードの読み出しが可能である。
【００１９】
以上のとおり、上記マイクロプロセッサ３０の構成によれば、命令コードの読み出しと書き込みとを並行して行えるように複数のポートを命令キャッシュ３３に設けたので、図１の場合に比べて命令キャッシュのパフォーマンスが向上する。また、図１の場合の効果に加えて次のような効果が得られる。すなわち、ＤＳＰ１４から命令キャッシュ３３へ供給されたアドレスＤＡＤＲＳのうちの下位部分が所定のしきい値ＴＨＲより小さくない場合には、複数の後続命令コードを含む次の命令ブロックを命令メモリ１１から命令キャッシュ３３へ前もって補充することとしたので、キャッシュミスの発生確率が低減され、ＤＳＰ１４の稼働率が向上する。ｎを任意の整数とするとき、命令キャッシュ３３への補充に係る命令ブロックの大きさを２ⁿワードとし、アドレスＤＡＤＲＳのうちの最下位ｎビットとｎビットのしきい値ＴＨＲとを比較器４６で比較すればよい。
【００２０】
なお、上記マイクロプロセッサ１０，３０が携帯電話以外の電子機器アプリケーションにも対応可能であることは言うまでもない。
【００２１】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＤＳＰプログラムの一部を構成する命令コードを一時記憶するための小容量の命令キャッシュをマイクロプロセッサチップに搭載し、かつ該命令キャッシュへの命令コードの補充をＣＰＵに担当させることとしたので、ＤＳＰプログラム用のオンチップメモリの削減と、ＣＰＵ資源の有効利用とが同時に達成される。
【図面の簡単な説明】
【図１】本発明に係るマイクロプロセッサの構成例を示すブロック図である。
【図２】図１中のキャッシュコントローラの内部構成を示すブロック図である。
【図３】本発明に係るマイクロプロセッサの他の構成例を示すブロック図である。
【図４】図３中のキャッシュコントローラの内部構成を示すブロック図である。
【図５】図３中のＤＳＰにより実行されるプログラムの例を示す図である。
【符号の説明】
１０，３０ マイクロプロセッサ
１１ 命令メモリ
１２，３２ ＣＰＵ（第１の命令実行ユニット）
１３，３３ 命令キャッシュ
１４ ＤＳＰ（第２の命令実行ユニット）
１５，３５ キャッシュコントローラ
２１，４１ タグレジスタ
２２，４２ 比較器
４３ バンクセレクタ
４４ 論理和ゲート
４５ しきい値レジスタ
４６ 比較器
ＡＤＲＳ ＣＰＵから供給された命令アドレス
ＡＤＳＥＬ アドレス選択信号
ＢＲＥ バンクリード許可信号
ＢＷＲ バンクライト信号
ＤＡＤＲＳ ＤＳＰから供給された命令アドレス
ＤＩＮＳＴ 命令キャッシュから読み出された命令コード
ＨＩＴ ヒット信号
ＩＮＳＴ 命令メモリから読み出された命令コード
ＬＴＨ しきい判定信号
ＴＡＧ タグ
ＴＨＲ しきい値
ＷＲ，ＷＲ１，ＷＲ２ ライト信号

Claims (6)

1. 外付けかつ共通の命令メモリから読み出された命令コードをそれぞれ解読実行するための少なくとも２個の命令実行ユニットを有するマイクロプロセッサであって、
   前記命令メモリへアドレスを供給し、該アドレスに応じて前記命令メモリから読み出された命令コードを解読実行するための第１の命令実行ユニットと、
   前記命令メモリから読み出された複数の命令コードを記憶するための命令キャッシュと、
   前記命令キャッシュへアドレスを供給し、該アドレスに応じて前記命令キャッシュから読み出された命令コードを解読実行するための第２の命令実行ユニットと、
   前記第２の命令実行ユニットから前記命令キャッシュへ供給されたアドレスに対応する命令コードが前記命令キャッシュの中に存在するかどうかを判定し、存在しない場合には、前記第２の命令実行ユニットに命令コードの解読実行を中断させ、かつ前記第１の命令実行ユニットに該当命令コードを含む命令ブロックを前記命令メモリから前記命令キャッシュへ補充させるためのキャッシュコントローラとを備えたことを特徴とするマイクロプロセッサ。
2. 請求項１記載のマイクロプロセッサにおいて、
   前記キャッシュコントローラは、
   前記命令キャッシュの中に存在する命令コードを指し示すアドレスのうちの上位部分で構成されたタグを記憶するためのタグレジスタと、
   前記第２の命令実行ユニットから前記命令キャッシュへ供給されたアドレスのうちの上位部分と、前記タグレジスタに記憶されたタグとが一致するかどうかを判定するための比較器とを備え、
   前記タグレジスタは、前記該当命令コードを含む命令ブロックが前記命令メモリから前記命令キャッシュへ補充されたときに、前記第１の命令実行ユニットにより更新されることを特徴とするマイクロプロセッサ。
3. 請求項１記載のマイクロプロセッサにおいて、
   前記命令キャッシュは、命令コードの読み出しと書き込みとを並行して行えるように複数のポートを備えたことを特徴とするマイクロプロセッサ。
4. 請求項１記載のマイクロプロセッサにおいて、
   前記命令キャッシュは複数のバンクを有し、
   前記キャッシュコントローラは、
   前記命令キャッシュのうちの対応するバンクの中に存在する命令コードを指し示すアドレスのうちの上位部分で構成されたタグをそれぞれ記憶するための複数のタグレジスタと、
   前記第２の命令実行ユニットから前記命令キャッシュへ供給されたアドレスのうちの上位部分と、前記複数のタグレジスタのうちの対応するタグレジスタに記憶されたタグとが一致するかどうかをそれぞれ判定するように、前記複数のタグレジスタに１対１に対応付けられた複数の比較器とを備え、
   前記該当命令コードを含む命令ブロックが前記命令メモリから前記命令キャッシュのうちのいずれかのバンクへ補充されたときに、前記複数のタグレジスタのうちの対応するタグレジスタが前記第１の命令実行ユニットにより更新されることを特徴とするマイクロプロセッサ。
5. 請求項１記載のマイクロプロセッサにおいて、
   前記キャッシュコントローラは、前記第２の命令実行ユニットから前記命令キャッシュへ供給されたアドレスのうちの下位部分が所定のしきい値より小さくない場合には、前記第１の命令実行ユニットに複数の後続命令コードを含む次の命令ブロックを前記命令メモリから前記命令キャッシュへ前もって補充させる機能を更に備えたことを特徴とするマイクロプロセッサ。
6. 請求項１記載のマイクロプロセッサにおいて、
   前記第１の命令実行ユニットは前記マイクロプロセッサを組み込んだ電子機器の全体制御を司る中央処理装置（ＣＰＵ）であり、かつ前記第２の命令実行ユニットは前記電子機器において特定の信号を処理するためのディジタル信号処理装置（ＤＳＰ）であることを特徴とするマイクロプロセッサ。

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