JP4063936B2

JP4063936B2 - Manufacturing method of semiconductor integrated circuit

Info

Publication number: JP4063936B2
Application number: JP35088897A
Authority: JP
Inventors: 卓也安井; 力藤井; 健哉藤野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1997-12-19
Filing date: 1997-12-19
Publication date: 2008-03-19
Anticipated expiration: 2017-12-19
Also published as: JPH11186394A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の製造方法に関するものであり、特に製造工程におけるチャージアップによるゲート酸化膜劣化防止に関するものである。
【０００２】
【従来の技術】
アンテナ効果とは、プラズマ（または、イオンビーム）プロセスの半導体製造工程において、ゲート電極に接続され拡散層につながらない配線に電荷が蓄積され、この電荷が一定量を超えると、電気的ストレスからゲート酸化膜が劣化しデバイスの特性が変動するものである。
【０００３】
図１２は、従来の半導体集積回路の製造工程におけるゲート酸化膜劣化現象を説明する模式断面図であり、図１２において、１は基板、２は基板１上に形成されたLOCOS酸化膜、３はLOCOS酸化膜間に形成されたゲート酸化膜、４はゲート酸化膜上に形成されたゲート電極、５はゲート電極４とLOCOS酸化膜２上に形成された層間酸化膜、６はゲート電極につながる配線、７は半導体製造工程で使用されるプラズマ発生装置により発生する電荷を模式的に表している。
【０００４】
図１２に示すように、半導体製造工程で発生する電荷７は配線６の面積に応じて配線６に蓄積される。この配線６は拡散層につながっていないため、電荷７は配線６につながるゲート電極４を通してゲート酸化膜３に電気的ストレスを与える。蓄積された電荷７が一定量を超えると電気的ストレスによりゲート酸化膜３を劣化させる。この現象がアンテナ効果である。
【０００５】
このアンテナ効果に対する対策はプロセスの段階において、及び設計の段階において多くの対策が検討されている。プロセスでの対策による改善は行われているが、ゲート電極４につながる配線６がゲート酸化膜３と膜圧に対して十分に大きいと、蓄積される電荷７が大きくなり、プロセス装置等の改善だけでは蓄積された電荷によるダメージを回避することが困難である。プロセスの微細化にともないゲート酸化膜３が薄くなるため、プロセス段階だけでなく設計段階からの改善が必要とされている。
【０００６】
そこで、設計段階からの対策では、ランダムロジック回路においてアンテナ効果が発生する箇所をあらかじめ検出することが困難なため、
(１) 図１３のゲート酸化膜の劣化対策を示す模式断面図に示すように、あらかじめセル内部のゲート電極４につながる配線６にダイオード９を挿入して拡散層８に接続する方法、
(２) ゲート電極４につながる配線６をセル内部で最上位配線層を経由するようなセル構造をとる方法、
これらの方法をとることでアンテナ効果を防止する方法が提案されている。
【０００７】
【発明が解決しようとする課題】
しかしながら前記(１)の方法では、ダイオードを挿入付加すると、その容量により回路動作のスピードの劣化やセルの面積の増加が発生する。また、微細化に伴うゲート酸化膜の薄膜化でダイオードによる十分な保護能力が不足する。
【０００８】
また、前記(２)の方法では、セル内部でゲート電極につながる配線が最上位層を経由する構造をとるためセルの面積増加を発生する。特に、スタンダードセルレイアウト方式では、スタンダードセル内部に最上位層の配線があるため、自動配置配線での配線効率が悪化し半導体チップの面積を増加させる。
【０００９】
本発明は、従来の設計方法を変更することなく、アンテナ効果対策で増加する面積を最小限度に抑えることを目的とする。
【００１０】
【課題を解決するための手段】
本発明は上記目的を達成するために、請求項１と請求項２の発明は、あらかじめセル内部で最上位配線を通過するアンテナ効果対策用のスタンダードセルを有し、チャージアップによりゲート酸化膜を劣化する箇所にのみ、前記スタンダードセルを挿入する代りに、セル内部にアンテナ対策用の１対の入出力ピンを作成し、ゲート電極に接続される配線長が所定の配線長を超える場合に、ゲートに接続する前にアンテナ対策用の入出力ピンを経由させ、かつ、前記アンテナ対策用のピンは、あらかじめセル内部の空き領域に配線のみで構成され、最上位層を経由することを特徴とする半導体集積回路の製造方法である。
【００１２】
請求項３の発明は、上記請求項１と請求項２の発明で配線長からゲート酸化膜の劣化を検出する代わりに、配線の寄生容量で検出することを特徴とする半導体集積回路の製造方法である。
【００１３】
本発明によれば、従来の設計方法を変更することなく、ゲート電極に接続する配線でアンテナ効果が発生する箇所のみ、スタンダードセル内部で最上位層を経由したアンテナ効果対策用入出力ピンを使用するため、アンテナ効果が発生する箇所のみ、スタンダードセル内部の空き領域に作成した最上位層を経由したアンテナ効果対策用ピンを使用するため、回路構成を変更することなく一部の接続を変更することで、アンテナ効果対策ができ、また、空き領域を使用するためスタンダードセルの面積増加もない。
【００１７】
【発明の実施の形態】
以下、本発明の各実施の形態について、図１から図１１を用いて説明する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１における参考例１の半導体集積回路の製造方法を示すフローチャートである。これは、配置処理後においてゲート電極に接続する配線がゲート酸化膜を劣化させる所定の長さを超えている場合、最上位配線セルをその配線経路途中に挿入、接続させることによって、アンテナ効果を抑制するものであって、最上位配線セルの挿入を、標準セルの配置が終了した段階で行うフロー図である。
【００１９】
ここで、上述した最上位配線セルは最上位層を必ず通過する配線層のみを保持する構造を有し、その模式断面図例を図２(A)に示す。なお、この最上位配線セルは配線層だけから構成されるので面積は通常のスタンダードセルより十分に小さい。
【００２０】
図２(A)において、２０１はシリコン基盤、２０２は酸化膜、２０３，２０４及び２０５は層間膜、２０６はセルポート、２０７は最上位配線膜、２０８は保護膜である。
【００２１】
次に図１の製造工程１０１〜１０６について説明すると、１０１工程は、従来の方法において、セルの配置処理は終了したものである。１０２工程から１０４工程において、配線がアンテナ効果の起こらない制限以内の長さとなる配置であるかを検証する。
【００２２】
まず、配置結果からゲート電極につながる配線で接続されるすべてのピンを検出して(１０２工程)、ピンのＸ，Ｙ座標を調べ、それぞれの最大値と最小値を調べる。そして、Ｘ座標の最大値と最小値の差とＹ座標の最大値と最小値の差の和を配線長として見積もり計算する(１０３工程)。以降、このようにして見積もった配線長のことをマンハッタン配線長と呼ぶ。１０４工程において、マンハッタン配線長がアンテナ効果を生じる所定の配線長を超えるかを検証し、１０５工程において、アンテナ効果が発生する可能性の判断を行い、可能性が存在する場合、アンテナ効果の抑制のための処理を行う１０６工程において、そのゲート電極を有するスタンダードセルをマンハッタン配線長がアンテナ効果を生じる所定の配線長の範囲内に最上位配線セルを配置する。そして、ゲート電極に接続されているピンと最上位セルの２ピン間に新たな接続を付ける。一方、最上位セルのもう一方のピンには、ゲート電極に接続されていた配線を接続する。
【００２３】
１０６工程後にすべてのレイアウトパターンが配線長の制限を満たす配置となれば、次工程１０７、配線工程へと移行する。ここで、配線処理は、特別な考慮はいらず、従来の方法と同じ処理で自動配線が実現できる。
【００２４】
以上の工程により、ゲート電極に接続される配線は所定の配線長以下になり、アンテナ効果は発生せず、しかも挿入される最上位配線セルが挿入される個数は最小限度に抑制されるため、セルの追加による面積増加を抑制できる。また、セル内部での最上位層の配線も少ないので配線効率を低下させることもない。
【００２５】
上記参考例１では、配線長の見積もりのため、セルの配置結果からマンハッタン配線長で配線長の見積もりを行ったが、アンテナ効果が発生するプラズマからの電荷の蓄積工程は、各配線層ごとに発生し、下位の配線層で蓄積された電荷は上位層配線形成の際に基板に流れるため、配線長の見積もりは各配線層の中で最大の配線長を見積もることでよい。
【００２６】
例えば、１０３工程において、自動配線する場合、Ｘ方向とＹ方向で配線は異なる配線層を使用するため、Ｘ方向の配線長とＹ方向の配線長で大きい方を配線長とする。基本的には、処理は同じであるが、１０３工程が異なる。具体的には、配置結果からゲート電極につながる配線で接続されるすべてのピンを検出し、ピンの座標を調べ、座標のそれぞれの最大値と最小値を調べる。そして、Ｘ座標の最大値と最小値の差とＹ座標の最大値と最小値の差を調べる。Ｘ座標の差とＹ座標の差で大きい方を配線長とし、１０４工程へ以降する。
【００２７】
また、１０３工程において、配線の混雑度を考慮して、見積もられた配線長に重みを考慮することも可能である。ピンの混雑度は、ピンの端子をすべて包含する輪郭線内に含まれる端子の数から求めることができる。また、配線トポロジーをマンハッタンと仮定した際、上記輪郭線内を通過するピンの数からも求めることができる。また、配線の混雑度から、経験的な統計データを基に、ピンの各セグメントの配線層の割り当てを見積もり、これを見積もり配線長に重み付けとして反映させることも可能である。
【００２８】
図３は本実施の形態１の参考例２における半導体集積回路の製造方法を示すフローチャートである。これは、配線処理後においてゲート電極に接続する配線がゲート酸化膜を劣化させる所定の長さを超えている場合、最上位配線セルをその配線経路途中に挿入、接続させることによって、アンテナ効果を抑制するものであって、最上位配線セルの挿入を、スタンダードセルの配線が終了した段階で行うフロー図である。
【００２９】
まず、標準セル配線処理３０１工程後、３０２工程において検証を行う配線層を設定する。検証は、最下位配線層から順次上位層を調べる。アンテナ効果の発生しない制限以内の長さであるかを検証するための処理(３０３工程)を、配線層をＭ層目として調査方法を述べる。Ｍ層目での各配線パターンのうち、その配線がＭ層以下の配線でゲート電極に接続し、拡散層に接続せず、Ｍ層目の配線パターンが規定の長さを超える配線をすべて検出する。検出されなかった場合は３０２工程においてＭ＋１層目に移り、検証を行う。検出された配線に対しては、３０４工程において、アンテナ効果を抑制するための処理を行う。
【００３０】
３０３工程において検出された配線に対しては３０４工程において、そのゲート端子を有するセルのマンハッタン配線長以内に最上位配線セルを配置する。そして、ゲート電極に接続されているピンと最上位セルの２ピン間に新たな接続を付ける。一方、最上位配線セルのもう一方のピンには、ゲート電極に接続されていた配線を接続する。３０３工程の後、もしくは３０４工程の後、アンテナ効果の生じる可能性を有する配線でなければ次工程３０５へ進む。上記処理を行うことは従来のレイアウト方法を大幅に変更する必要はない。
【００３１】
本実施の形態１の参考例３においては、最上位配線セルはセルの４辺のいずれか、もしくは２辺にポートを有し、向かい合う辺上のポート同士の配線に限らず、ポートを結ぶ配線は少なくとも１度は、最上位配線層を通過するものとする。また、本セルは前出の図２(Ａ)に示すように最上位層にセルのポートを有することも、図２(Ｂ)に示すように下位の層にセルポート２１６Ｂを有することも可能である。よって、あらかじめ、各層、各辺間を接続する最上位配線セルを準備することも可能である。
【００３２】
図２(Ｂ)において、２１１はシリコン基盤、２１２〜２１５は層間膜、２１６Ａは上位セルポート、２１６Ｂは下位セルポート、２１７は最上位配線膜、２１８は保護膜、２１９は配線膜である。
【００３３】
図４及び図５は本実施の形態１を説明するアンテナ効果発生のパターンを示す図及びアンテナ効果改善後を示す図である。
【００３４】
図４及び図５において、１は、回路接続情報にしたがって、複数のセルの接続からなるブロックレイアウトである。１０，１１，１２は、ブロック１の内部からブロック外部へ、ブロック１の外部からブロック内部へ接続するためのピンである。２０，２１，２２，２３はセルの出力からセルの入力をつなぐ配線である。
【００３５】
一般的に、回路接続情報にしたがってレイアウトされた結果に対し、半導体素子のゲート酸化膜を劣化するパターンがないか検証を行う。検証方法は前記参考例１及び２と同様の方法で行える。その検証結果から、半導体素子のゲート酸化膜を劣化するパターンが存在しないときはアンテナ効果が発生しないので、この検証は終了である。
【００３６】
しかし、半導体素子のゲート酸化膜を劣化するパターンが存在するときは、改善を行う必要がある。図４に示すブロック１の内部でゲートにつながるピン１０からブロック１の外部の配線２３につながる配線２０にかけて半導体素子のゲート酸化膜を劣化するパターンとして検出されたとし、図６，図７を用いて以下に説明を行う。
【００３７】
図６及び図７はアンテナ効果対策用のパターンを示す図である。まず、ブロック内部のレイアウトが完了した時点で、あらかじめブロック内部のブロック辺の空き領域に対し、図６，図７のようなピン１１とピン１２を配線２１でつないだパターンを生成し配置しておく。なお、ピン１１とピン１２を配線２１でつないだパターンの構造は２種類あり、図６のように２つのピン１１，１２中で少なくとも１つのピン１２が最上位層で形成されているか、あるいは、図７のように配線２１で最上位層を経由する構造になっている。２種類のパターンでは同様の効果が得られる。なお、本実施の形態では図６のように２つのピンのうちピン１２が最上位層で形成しているとして説明を行う。
【００３８】
さらに、ピン１１，１２を配線２１でつないだパターンを複数作成し、そのピンの配置位置はブロック１のすべてのピンから、上記検証項目のゲート酸化膜を劣化する配線長以下の位置に、少なくとも１組以上のパターンを配置しておく。
【００３９】
次に、半導体素子のゲート酸化膜を劣化するパターンとして検出されたピン１０の近傍にある、あらかじめブロック内に配置されたピン１１，１２を配線２１でつないだパターンを検索、特定する。次に、ピン１０からブロック１の外部の配線２３につながっていた配線２０を、上記で特定したピン１１につなぎ直す。
【００４０】
次に、ピン１２とブロック１の外部の配線２３間を配線２２でつなぎ、図５のようになる。
【００４１】
以上のような手順で、配線のつなぎ替えを行い、半導体素子のゲート酸化膜を劣化するパターンがなくなるまで検証を繰り返す。
【００４２】
このような手順で、あらかじめアンテナ効果対策用の入出力ピンパターンを作成することで、回路構成を変更することなく、さらに、ブロック内の空き領域を利用するので面積増加を招くことなく、半導体素子のゲート酸化膜を劣化するアンテナ効果を改善することができる。
【００４３】
（実施の形態２）
図８ないし図１１は本発明の実施の形態２を説明する図であり、図８はアンテナ効果発生のパターンを示す図、図９はアンテナ効果の改善後を示す図、図１０及び図１１はアンテナ効果対策用のパターンを示す図である。
【００４４】
アンテナ効果が発生しやすいパターンで、図８のようにピン１３を配線２４を介して配線幅の太い電源の配線２３につなぐ際に、半導体素子のゲート酸化膜を劣化するパターンとして検出されたとし、図８，図９，図１０，図１１を用いて以下に説明を行う。
【００４５】
ここで、前記実施の形態１の図４〜図７と同じ符号は同じ部材を示し説明を省略する。ここで、１３，１４は、ブロック内部からブロック外部へ、ブロック外部からブロック内部へ接続するためのピン、２３，２４，２５，２６はセルの出力からセルの入力をつなぐ配線である。
【００４６】
まず、ブロック１内部のレイアウトが完了した時点で、あらかじめブロック内部のブロック辺の空き領域に対し、図９のような、最上位のピン１４を作成し、さらに、ブロック１内部の電源の配線２６とピン１４を配線２５でつないでおく。なお、２種類のパターンがあり、図９のようにピン１４が最上位層で形成されているか、あるいは、図１０のように配線２５で最上位層を経由する構造になっている。２種類のパターンでは同様の効果が得られる。
【００４７】
なお、図９のようにピン１４が最上位層で形成しているとし説明を行う。さらに、ピン１４とブロック内部の電源の配線２６を配線２５でつないだパターンを複数作成し、そのピンの配置位置はブロック１から太い電源の配線２３につながるすべてのピンに対し、上記検証項目のゲート酸化膜を劣化する配線長以下の位置に、少なくとも１組以上のパターンを配置しておく。
【００４８】
次に、半導体素子のゲート酸化膜を劣化するパターンとして検出されたピン１３の近傍にある、あらかじめブロック内に配置されたピン１４とブロック内部の電源の配線２６を配線２５でつないだパターンを検索、特定する。次に、ピン１３からブロック１外部の太い電源の配線２３につながっていた配線２４を、上記で特定したピン１４につなぐと図１１のようになる。
【００４９】
以上のような手順で、配線のつなぎ替えを行い、半導体素子のゲート酸化膜を劣化するパターンがなくなるまで検証を繰り返す。
【００５０】
このような手順で、あらかじめアンテナ効果対策用のプルアップ，プルダウン用パターンを作成することで、回路構成を変更することなく、さらに、ブロック内の空き領域を利用するので面積増加を招くことなく、半導体素子のゲート酸化膜を劣化するアンテナ効果を改善することができ、さらに、回路動作スピードを劣化させる保護ダイオードを付加することなく信頼性の高い半導体集積回路装置を製造することができる。
【００５１】
（実施の形態３）
また、実施の形態１及び２においては、複数のスタンダードセルの接続からなるレイアウト結果に対して説明したが、ラム，ロム等のマクロセルについても、あらかじめアンテナ効果対策用のパターンを作成しておくことで、同様の効果が得られる。
【００５２】
（実施の形態４）
また、上記のすべての実施の形態に関わらず、アンテナ効果を生じる可能性のあるレイアウトパターンの検出には、配線長のみでなく、ゲートの面積に対する配線の面積、容量や配線長、配線に発生する寄生容量の比で判別してもよい。
【００５３】
【発明の効果】
以上説明したように本発明によれば、従来の設計方法を変更することなく、ゲート電極に接続する配線でアンテナ効果が発生する箇所のみ、スタンダードセル内部で最上位層を経由したアンテナ効果対策用入出力ピンを使用するため、アンテナ効果が発生する箇所のみ、スタンダードセル内部の空き領域に作成した最上位層を経由したアンテナ効果対策用ピンを使用するため、回路構成を変更することなく一部の接続を変更することで、アンテナ効果対策ができ、また、空き領域を使用するためスタンダードセルの面積増加もない。
【図面の簡単な説明】
【図１】本発明の実施の形態１における参考例１の半導体集積回路の製造方法を示すフローチャート
【図２】最上位配線セルの構造を示す模式断面図
【図３】本発明の実施の形態１の参考例２における半導体集積回路の製造方法を示すフローチャート
【図４】本発明の実施の形態１を説明するアンテナ効果発生のパターンを示す図
【図５】本発明の実施の形態１を説明するアンテナ効果の改善後を示す図
【図６】本発明の実施の形態１におけるアンテナ効果対策用のパターンを示す図
【図７】本発明の実施の形態１におけるアンテナ効果対策用のパターンを示す図
【図８】本発明の実施の形態２におけるアンテナ効果発生のパターンを示す図
【図９】本発明の実施の形態２におけるアンテナ効果の改善後を示す図
【図１０】本発明の実施の形態２におけるアンテナ効果対策用のパターンを示す図
【図１１】本発明の実施の形態２におけるアンテナ効果対策用のパターンを示す図
【図１２】従来の半導体集積回路の製造工程におけるゲート酸化膜劣化現象を説明する模式断面図
【図１３】従来のゲート酸化膜の劣化対策を示す模式断面図
【符号の説明】
１ブロック
１０〜１４ピン
２０〜２６配線
１０１標準セル配置処理工程
１０２ゲート電極に接続するピンの検出工程
１０３配線長見積もり工程
１０４アンテナ効果の発生する可能性のあるレイアウト検出工程
１０６アンテナ効果抑制処理工程
２０１，２１１シリコン基盤
２０２酸化膜
２０３〜２０５，２１２〜２１５層間膜
２０６，２１６セルポート
２０７，２１７最上位配線膜
２０８，２１８保護膜
２１９配線膜
３０１標準セル配線処理工程
３０２処理を行う際の設定工程
３０３アンテナ効果の発生する可能性のあるレイアウト検出工程
３０４アンテナ効果抑制処理[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor integrated circuit, and more particularly to prevention of gate oxide film deterioration due to charge-up in a manufacturing process.
[0002]
[Prior art]
The antenna effect means that in the semiconductor manufacturing process of plasma (or ion beam) process, charges are accumulated in the wiring connected to the gate electrode and not connected to the diffusion layer. The film deteriorates and the characteristics of the device fluctuate.
[0003]
FIG. 12 is a schematic cross-sectional view for explaining a gate oxide film deterioration phenomenon in a manufacturing process of a conventional semiconductor integrated circuit. In FIG. 12, 1 is a substrate, 2 is a LOCOS oxide film formed on the substrate 1, and 3 is A gate oxide film formed between the LOCOS oxide films, 4 is a gate electrode formed on the gate oxide film, 5 is an interlayer oxide film formed on the gate electrode 4 and the LOCOS oxide film 2, and 6 is connected to the gate electrode. The wiring 7 schematically represents charges generated by the plasma generator used in the semiconductor manufacturing process.
[0004]
As shown in FIG. 12, charges 7 generated in the semiconductor manufacturing process are accumulated in the wiring 6 in accordance with the area of the wiring 6. Since the wiring 6 is not connected to the diffusion layer, the electric charge 7 applies an electrical stress to the gate oxide film 3 through the gate electrode 4 connected to the wiring 6. When the accumulated charge 7 exceeds a certain amount, the gate oxide film 3 is deteriorated by electrical stress. This phenomenon is the antenna effect.
[0005]
Many countermeasures for the antenna effect have been studied at the process stage and at the design stage. Although improvements have been made by countermeasures in the process, if the wiring 6 connected to the gate electrode 4 is sufficiently large relative to the gate oxide film 3 and the film pressure, the accumulated charge 7 becomes large, which improves the process apparatus and the like. It is difficult to avoid damage due to the accumulated electric charge alone. As the gate oxide film 3 becomes thinner as the process becomes finer, improvements are required not only from the process stage but also from the design stage.
[0006]
Therefore, with the countermeasures from the design stage, it is difficult to detect in advance where the antenna effect occurs in the random logic circuit.
(1) A method of inserting a diode 9 into a wiring 6 connected in advance to the gate electrode 4 in the cell and connecting it to the diffusion layer 8 as shown in the schematic cross-sectional view showing the countermeasure against deterioration of the gate oxide film in FIG.
(2) A method of adopting a cell structure in which the wiring 6 connected to the gate electrode 4 passes through the uppermost wiring layer inside the cell,
A method for preventing the antenna effect by adopting these methods has been proposed.
[0007]
[Problems to be solved by the invention]
However, in the method (1), when a diode is inserted and added, the capacity of the circuit deteriorates and the cell area increases due to its capacitance. In addition, the sufficient protective capability of the diode is insufficient due to the thinning of the gate oxide film accompanying the miniaturization.
[0008]
In the method (2), since the wiring connected to the gate electrode inside the cell passes through the uppermost layer, the cell area increases. In particular, in the standard cell layout method, since the uppermost layer wiring is inside the standard cell, the wiring efficiency in the automatic placement and routing is deteriorated and the area of the semiconductor chip is increased.
[0009]
An object of the present invention is to minimize the area that is increased as a countermeasure against the antenna effect without changing the conventional design method.
[0010]
[Means for Solving the Problems]
For the present invention to achieve the above object, the invention of claim 1 and claim 2 have a standard cell for an antenna effect measures through the uppermost wiring internally beforehand cell, the gate oxide film by the charge-up only the portion to deteriorate, instead of inserting the standard cell, when creating the output pin of the pair of antenna measures the internal cell, the wiring length connected to the gate electrode exceeds a predetermined wiring length, Before connecting to the gate, the antenna countermeasure input / output pin is routed, and the antenna countermeasure pin is configured by wiring only in an empty area inside the cell in advance and passes through the top layer. A method for manufacturing a semiconductor integrated circuit.
[0012]
The invention according to claim 3, fabrication of a semiconductor integrated circuit and detecting parasitic capacitance of Instead, the wiring for detecting the deterioration of the gate oxide film from the wiring length in the invention described in claim 1 and claim 2 Is the method.
[0013]
According to the present invention, the antenna effect countermeasure input / output pin via the uppermost layer is used inside the standard cell only in the place where the antenna effect occurs in the wiring connected to the gate electrode without changing the conventional design method. Therefore, only the location where the antenna effect occurs uses the antenna effect countermeasure pin via the top layer created in the empty area inside the standard cell, so some connections are changed without changing the circuit configuration. Thus, the antenna effect can be taken, and the area of the standard cell is not increased because an empty area is used .
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, each embodiment of the present invention will be described with reference to FIGS.
[0018]
(Embodiment 1)
FIG. 1 is a flowchart showing a method for manufacturing a semiconductor integrated circuit of Reference Example 1 according to Embodiment 1 of the present invention. This is because, when the wiring connected to the gate electrode after the placement process exceeds a predetermined length that degrades the gate oxide film, the antenna effect is reduced by inserting and connecting the uppermost wiring cell in the middle of the wiring path. FIG. 10 is a flow diagram for suppressing the insertion of the uppermost wiring cell at the stage where the placement of the standard cell is completed.
[0019]
Here, the uppermost wiring cell described above has a structure that holds only the wiring layer that always passes through the uppermost layer, and an example of a schematic cross-sectional view thereof is shown in FIG. Since the uppermost wiring cell is composed only of the wiring layer, the area is sufficiently smaller than that of a normal standard cell.
[0020]
In FIG. 2A, 201 is a silicon substrate, 202 is an oxide film, 203, 204 and 205 are interlayer films, 206 is a cell port, 207 is a top wiring film, and 208 is a protective film.
[0021]
Next, manufacturing steps 101 to 106 in FIG. 1 will be described. In step 101, the cell arrangement process is completed in the conventional method. In step 102 to step 104, it is verified whether the wiring has a length within a limit that does not cause the antenna effect.
[0022]
First, all the pins connected by the wiring connected to the gate electrode are detected from the arrangement result (step 102), the X and Y coordinates of the pins are checked, and the maximum value and the minimum value are checked. Then, the sum of the difference between the maximum value and the minimum value of the X coordinate and the difference between the maximum value and the minimum value of the Y coordinate is estimated and calculated as the wiring length (step 103). Hereinafter, the wiring length estimated in this way is referred to as a Manhattan wiring length. In step 104, it is verified whether the Manhattan wiring length exceeds a predetermined wiring length that causes the antenna effect. In step 105, it is determined whether the antenna effect may occur. If there is a possibility, the antenna effect is suppressed. In step 106 for performing the processing for the above, the uppermost wiring cell is arranged within a predetermined wiring length range in which the Manhattan wiring length causes an antenna effect in the standard cell having the gate electrode. Then, a new connection is made between the pin connected to the gate electrode and the two pins of the uppermost cell. On the other hand, the wiring connected to the gate electrode is connected to the other pin of the uppermost cell.
[0023]
If all the layout patterns are arranged to satisfy the wiring length limitation after the process 106, the process proceeds to the next process 107, the wiring process. Here, the wiring processing does not require special consideration, and automatic wiring can be realized by the same processing as the conventional method.
[0024]
By the above process, the wiring connected to the gate electrode becomes a predetermined wiring length or less, the antenna effect does not occur, and the number of inserted uppermost wiring cells to be inserted is suppressed to the minimum. Area increase due to the addition of cells can be suppressed. Further, since the uppermost layer wiring in the cell is few, the wiring efficiency is not lowered.
[0025]
In Reference Example 1 above, the wiring length was estimated by the Manhattan wiring length from the cell arrangement result in order to estimate the wiring length. However, the charge accumulation process from the plasma in which the antenna effect occurs is performed for each wiring layer. Since the charges generated and accumulated in the lower wiring layer flow to the substrate when the upper layer wiring is formed, the wiring length can be estimated by estimating the maximum wiring length in each wiring layer.
[0026]
For example, when automatic wiring is performed in step 103, since wiring layers different in the X direction and the Y direction are used, the larger wiring length in the X direction and the wiring length in the Y direction is set as the wiring length. Basically, the process is the same, but the 103 steps are different. Specifically, all the pins connected by the wiring connected to the gate electrode are detected from the arrangement result, the coordinates of the pins are checked, and the maximum value and the minimum value of each coordinate are checked. Then, the difference between the maximum value and the minimum value of the X coordinate and the difference between the maximum value and the minimum value of the Y coordinate are examined. The larger one of the difference between the X coordinate and the difference between the Y coordinates is set as the wiring length, and the process goes to step 104.
[0027]
Further, in step 103, it is possible to consider the weight of the estimated wiring length in consideration of the degree of congestion of the wiring. The degree of pin congestion can be obtained from the number of terminals included in a contour line that includes all the terminals of the pin. Further, when the wiring topology is assumed to be Manhattan, it can also be obtained from the number of pins passing through the contour line. It is also possible to estimate the allocation of the wiring layer of each segment of the pin based on empirical statistical data from the degree of congestion of the wiring, and to reflect this as a weight on the estimated wiring length.
[0028]
Figure 3 is a flowchart showing a manufacturing method of the semiconductor integrated circuit in the reference example 2 of Embodiment 1 of the present implementation. This is because when the wiring connected to the gate electrode exceeds the predetermined length that degrades the gate oxide film after the wiring processing, the antenna effect is obtained by inserting and connecting the uppermost wiring cell in the middle of the wiring path. FIG. 10 is a flow diagram for suppressing the insertion of the uppermost wiring cell when the wiring of the standard cell is completed.
[0029]
First, after the standard cell wiring process 301 step, a wiring layer to be verified is set in step 302. In the verification, the upper layers are sequentially checked from the lowest wiring layer. An investigation method for a process (step 303) for verifying whether the length is within the limit where the antenna effect does not occur will be described with the wiring layer as the Mth layer. Among all wiring patterns in the Mth layer, the wiring is connected to the gate electrode by wiring below the Mth layer, not connected to the diffusion layer, and all wiring whose Mth layer wiring pattern exceeds the specified length is detected. To do. If not detected, the process proceeds to the (M + 1) th layer in step 302, and verification is performed. In step 304, the detected wiring is subjected to processing for suppressing the antenna effect.
[0030]
For the wiring detected in step 303, in step 304, the uppermost wiring cell is arranged within the Manhattan wiring length of the cell having the gate terminal. Then, a new connection is made between the pin connected to the gate electrode and the two pins of the uppermost cell. On the other hand, the wiring connected to the gate electrode is connected to the other pin of the uppermost wiring cell. After step 303 or after step 304, if the wiring does not have a possibility of causing an antenna effect, the process proceeds to next step 305. Performing the above process does not require a significant change in the conventional layout method.
[0031]
In the reference example 3 of the first embodiment, the uppermost wiring cell has a port on one of the four sides or two sides of the cell, and is not limited to the wiring between the ports on the opposite sides, but the wiring that connects the ports. Shall pass through the uppermost wiring layer at least once. Further, this cell can have a cell port in the uppermost layer as shown in FIG. 2 (A), or can have a cell port 216B in a lower layer as shown in FIG. 2 (B). is there. Therefore, it is possible to prepare the uppermost wiring cell that connects each layer and each side in advance.
[0032]
2B, 211 is a silicon substrate, 212 to 215 are interlayer films, 216A is an upper cell port, 216B is a lower cell port, 217 is an uppermost wiring film, 218 is a protective film, and 219 is a wiring film.
[0033]
4 and 5 are views showing a post figures and antenna effect improved showing a pattern of an antenna effect generating illustrating Embodiment 1 of the present implementation.
[0034]
4 and 5, reference numeral 1 denotes a block layout including a plurality of cell connections according to circuit connection information. Reference numerals 10, 11 and 12 are pins for connecting from the inside of the block 1 to the outside of the block and from the outside of the block 1 to the inside of the block. 20, 21, 22, and 23 are wirings that connect the cell output to the cell input.
[0035]
In general, the result of layout according to the circuit connection information is verified for a pattern that deteriorates the gate oxide film of the semiconductor element. The verification method can be performed in the same manner as in Reference Examples 1 and 2. From the verification result, when there is no pattern that deteriorates the gate oxide film of the semiconductor element, the antenna effect does not occur, so this verification is completed.
[0036]
However, when there is a pattern that degrades the gate oxide film of the semiconductor element, improvement is necessary. Assume that the pattern is detected as a pattern in which the gate oxide film of the semiconductor element deteriorates from the pin 10 connected to the gate inside the block 1 shown in FIG. 4 to the wiring 20 connected to the wiring 23 outside the block 1. Will be described below.
[0037]
6 and 7 are diagrams showing antenna effect countermeasure patterns. First, when the layout inside the block is completed, a pattern in which pins 11 and 12 are connected by wiring 21 as shown in FIG. 6 and FIG. deep. Note that there are two types of pattern structures in which the pins 11 and 12 are connected by the wiring 21, and at least one of the two pins 11 and 12 is formed in the uppermost layer as shown in FIG. As shown in FIG. 7, the wiring 21 passes through the uppermost layer. Similar effects can be obtained with the two types of patterns. In the present embodiment, description will be made assuming that the pin 12 is formed of the uppermost layer of the two pins as shown in FIG.
[0038]
Further, a plurality of patterns in which the pins 11 and 12 are connected by the wiring 21 are created, and the arrangement positions of the pins are at least from the pins of the block 1 at positions below the wiring length that deteriorates the gate oxide film of the verification item. One or more patterns are arranged.
[0039]
Next, a pattern in which the pins 11 and 12 previously arranged in the block are connected by the wiring 21 in the vicinity of the pin 10 detected as a pattern that deteriorates the gate oxide film of the semiconductor element is searched and specified. Next, the wiring 20 connected from the pin 10 to the wiring 23 outside the block 1 is reconnected to the pin 11 specified above.
[0040]
Next, the wires 12 are connected between the pins 12 and the wires 23 outside the block 1 as shown in FIG.
[0041]
The wiring is switched in the above procedure, and verification is repeated until there is no pattern that deteriorates the gate oxide film of the semiconductor element.
[0042]
By creating an input / output pin pattern for antenna effect countermeasures in advance by such a procedure, the semiconductor element can be used without changing the circuit configuration and using an empty area in the block without causing an increase in area. The antenna effect of degrading the gate oxide film can be improved.
[0043]
(Embodiment 2 )
8 to 11 are diagrams for explaining the second embodiment of the present invention. FIG. 8 is a diagram showing a pattern of occurrence of an antenna effect, FIG. 9 is a diagram showing an improved antenna effect, and FIG. 10 and FIG. It is a figure which shows the pattern for antenna effect countermeasures.
[0044]
It is assumed that the antenna effect is likely to occur, and when the pin 13 is connected to the power supply wiring 23 having a large wiring width via the wiring 24 as shown in FIG. 8, 9, 10 and 11 will be described below.
[0045]
Here, the same reference numerals as those in FIGS. 4 to 7 in the first embodiment denote the same members, and a description thereof will be omitted. Here, 13 and 14 are pins for connecting from the inside of the block to the outside of the block and from the outside of the block to the inside of the block, and 23, 24, 25 and 26 are wirings for connecting the cell output to the cell input.
[0046]
First, when the layout inside the block 1 is completed, the uppermost pin 14 as shown in FIG. 9 is created in advance for the empty area on the block side inside the block, and the power supply wiring 26 inside the block 1 is further created. And pins 14 are connected by wiring 25. There are two types of patterns, and the pins 14 are formed in the uppermost layer as shown in FIG. 9, or the wiring 25 passes through the uppermost layer as shown in FIG. Similar effects can be obtained with the two types of patterns.
[0047]
In the following description, it is assumed that the pin 14 is formed of the uppermost layer as shown in FIG. Further, a plurality of patterns in which the pins 14 and the power supply wirings 26 in the block are connected by the wirings 25 are created, and the arrangement positions of the pins for all the pins connected from the block 1 to the thick power supply wirings 23 are as described above. At least one or more sets of patterns are arranged at a position shorter than the wiring length that degrades the gate oxide film.
[0048]
Next, a pattern in which the pin 14 arranged in advance in the block and the power supply wiring 26 in the block are connected by the wiring 25 in the vicinity of the pin 13 detected as a pattern that deteriorates the gate oxide film of the semiconductor element is searched. ,Identify. Next, when the wiring 24 connected from the pin 13 to the wiring 23 of the thick power supply outside the block 1 is connected to the pin 14 specified above, it becomes as shown in FIG.
[0049]
The wiring is switched in the above procedure, and verification is repeated until there is no pattern that deteriorates the gate oxide film of the semiconductor element.
[0050]
By creating a pull-up / pull-down pattern for antenna effect countermeasures in advance in such a procedure, the circuit configuration is not changed, and furthermore, an empty area in the block is used, so that an increase in area is not incurred. An antenna effect that degrades the gate oxide film of the semiconductor element can be improved, and a highly reliable semiconductor integrated circuit device can be manufactured without adding a protective diode that degrades the circuit operation speed.
[0051]
(Embodiment 3 )
In the first and second embodiments, the layout results including the connection of a plurality of standard cells have been described. However, patterns for countermeasures against antenna effects should be created in advance for macro cells such as rams and roms. Thus, the same effect can be obtained.
[0052]
(Embodiment 4 )
Regardless of all the above embodiments, the detection of the layout pattern that may cause the antenna effect occurs not only in the wiring length but also in the wiring area relative to the gate area, the capacitance, the wiring length, and the wiring. You may discriminate | determine by the ratio of the parasitic capacitance to do.
[0053]
【The invention's effect】
As described above, according to the present invention, without changing the conventional design method, only the portion where the antenna effect occurs in the wiring connected to the gate electrode, for the antenna effect countermeasures via the top layer in the standard cell . Because I / O pins are used, only the part where the antenna effect occurs, the antenna effect countermeasure pin via the top layer created in the empty area inside the standard cell is used, so there are some changes without changing the circuit configuration By changing the connection, it is possible to take countermeasures against the antenna effect, and since an empty area is used, there is no increase in the area of the standard cell .
[Brief description of the drawings]
FIG. 1 is a flowchart showing a method of manufacturing a semiconductor integrated circuit of Reference Example 1 in Embodiment 1 of the present invention. FIG. 2 is a schematic cross-sectional view showing the structure of a top-level wiring cell. explaining the first embodiment of FIGS. 5A and 5B present invention showing the antenna effect generating a pattern explaining the first embodiment of the flow chart Figure 4] the invention showing a manufacturing method of a semiconductor integrated circuit in one of reference example 2 shows the pattern for the antenna effect measures in the first embodiment of FIG. 7 the invention showing a pattern for the antenna effect measures in the first embodiment of FIG. 6 present invention showing the after improvement of the antenna effect of FIG. 8 is a diagram showing a pattern of occurrence of an antenna effect according to Embodiment 2 of the present invention. FIG. 9 is a diagram showing after the antenna effect is improved according to Embodiment 2 of the present invention. The gate oxide in FIG. 11 is a diagram showing a pattern for the antenna effect measures according to the second embodiment of the present invention and FIG. 12 process of the manufacturing method of the semiconductor integrated circuit according to a pattern for the antenna effect measures for facilities in the form 2 Schematic cross-sectional view explaining film deterioration phenomenon [FIG. 13] Schematic cross-sectional view showing conventional gate oxide film deterioration countermeasures [Explanation of symbols]
1 block 10 to 14 pins 20 to 26 wiring 101 standard cell arrangement processing step 102 detection of pins connected to gate electrodes 103 wiring length estimation step 104 layout detection step 106 in which antenna effect may occur antenna effect suppression processing step 201, 211 Silicon substrate 202 Oxide films 203-205, 212-215 Interlayer films 206, 216 Cell ports 207, 217 Top wiring film 208, 218 Protective film 219 Wiring film 301 Standard cell wiring processing process 302 Setting process when performing processing 303 Layout detection step 304 in which antenna effect may occur Antenna effect suppression processing

Claims

メモリーなどのハードブロックをもつ自動配置配線方法において、ハードブロック内部に最上位の配線層を経由する入出力ポートを作成し、配置後ゲート電極に接続される配線長を見積もり、その配線長がゲート酸化膜を劣化させる所定の長さを超える場合、配線接続を変更し上記ポートを経由してゲート電極に接続させることを特徴とする半導体集積回路の製造方法。 In an automatic placement and routing method with a hard block such as a memory , create an input / output port that goes through the highest wiring layer inside the hard block, estimate the length of the wiring connected to the gate electrode after placement, and the wiring length is the gate A method of manufacturing a semiconductor integrated circuit, comprising: changing a wiring connection and connecting to a gate electrode via the port when exceeding a predetermined length for deteriorating an oxide film.

メモリーなどのハードブロックをもつ自動配置配線方法において、ハードブロック内部に最上位の配線層を経由する入出力ポートを作成し、配線後ゲート電極に接続される実配線長を計算し、その実配線長がゲート酸化膜を劣化させる所定の長さを超える場合、配線接続を変更し上記ポートを経由してゲート電極に接続させることを特徴とする半導体集積回路の製造方法。 In an automatic placement and routing method with a hard block such as a memory , create an input / output port that goes through the topmost wiring layer inside the hard block, calculate the actual wiring length connected to the gate electrode after wiring , and the actual wiring A method of manufacturing a semiconductor integrated circuit, characterized in that when the length exceeds a predetermined length for degrading the gate oxide film, the wiring connection is changed and connected to the gate electrode via the port .

前記配線長でゲート酸化膜の劣化の判別をする代わりに、配線に寄生する容量で判別することを特徴とする請求項１または２記載の半導体集積回路の製造方法。The method of manufacturing a semiconductor integrated circuit according to claim 1 or 2 wherein said, instead of the wiring length determination of deterioration of the gate oxide film, and discriminates in capacitance parasitic to the wiring.