JP4055700B2 - Semiconductor device - Google Patents

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Description

本発明は、主表面側および主裏面側に主電極を有する半導体素子の主裏面側に第１の金属体、主表面側に第２の金属体および第３の金属体を接合するとともに、半導体素子の接地側の主電極の基準電位をモニターするための基準端子を備え、これらを樹脂でモールドしてなる半導体装置に関する。   The present invention joins a first metal body to a main back surface side of a semiconductor element having a main electrode on a main surface side and a main back surface side, a second metal body and a third metal body to the main surface side, and a semiconductor. The present invention relates to a semiconductor device including a reference terminal for monitoring a reference potential of a main electrode on the ground side of an element, and molding them with a resin.

図６は、この種の半導体装置の一般的な概略断面構成を示す図である。この図６に示されるような半導体装置としては、たとえば、特許文献１に記載の半導体装置が提案されている。   FIG. 6 is a diagram showing a general schematic cross-sectional configuration of this type of semiconductor device. As a semiconductor device as shown in FIG. 6, for example, a semiconductor device described in Patent Document 1 has been proposed.

図６において、半導体素子１０は、たとえばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの縦型パワー素子であり、上面側が素子形成面である主表面、下面側が主裏面である。   In FIG. 6, a semiconductor element 10 is a vertical power element such as an IGBT (Insulated Gate Bipolar Transistor), for example, and an upper surface side is a main surface that is an element formation surface, and a lower surface side is a main back surface.

この半導体素子１０の主裏面側には、電極と放熱体とを兼ねる第１の金属体２０が、はんだなどの第１の導電性接合部材５１を介して電気的・熱的に接合されている。また、半導体素子１０の主表面側には、第２の金属体４０が、はんだなどの第２の導電性接合部材５２を介して電気的・熱的に接合されている。   On the main back surface side of the semiconductor element 10, a first metal body 20 that serves as both an electrode and a heat radiator is electrically and thermally bonded via a first conductive bonding member 51 such as solder. . In addition, the second metal body 40 is electrically and thermally bonded to the main surface side of the semiconductor element 10 via a second conductive bonding member 52 such as solder.

さらに、第２の金属体４０における半導体素子１０側の面とは反対側の面には、電極と放熱体とを兼ねる第３の金属体３０が、はんだなどの第３の導電性接合部材５３を介して電気的・熱的に接合されている。   Further, on the surface of the second metal body 40 opposite to the surface on the semiconductor element 10 side, a third metal body 30 serving as an electrode and a heat radiating body is provided with a third conductive bonding member 53 such as solder. It is joined electrically and thermally via

また、半導体素子１０の周囲には、基準端子Ｊ１が設けられており、半導体素子１０の主表面と基準端子Ｊ１とは、ボンディングワイヤ７０を介して電気的に接続されている。そして、装置のほぼ全体が樹脂８０によりモールドされ封止されている。   A reference terminal J 1 is provided around the semiconductor element 10, and the main surface of the semiconductor element 10 and the reference terminal J 1 are electrically connected via a bonding wire 70. Then, almost the entire apparatus is molded and sealed with a resin 80.

ここにおいて、図７は、図６中の半導体素子１０近傍部を模式的に示す拡大断面図であり、図８は、半導体素子１０をその主表面側から見たときの構成を模式的に示す平面図である。   7 is an enlarged cross-sectional view schematically showing the vicinity of the semiconductor element 10 in FIG. 6, and FIG. 8 schematically shows the configuration when the semiconductor element 10 is viewed from the main surface side. It is a top view.

図７、図８に示されるように、半導体素子１０の主表面には、複数個のセルブロックＴｒが配列された形となっている。個々のセルブロックＴｒは、たとえば複数個のトランジスタ等の素子の集合体として構成されている。   As shown in FIGS. 7 and 8, a plurality of cell blocks Tr are arranged on the main surface of the semiconductor element 10. Each cell block Tr is configured as an assembly of elements such as a plurality of transistors, for example.

そして、各セルブロックＴｒの上には、主表面側における主電極１１が形成されている。また、図示しないが、半導体素子１０の主裏面側にも主電極が形成されている。ここで、半導体素子１０の主電極としては、たとえば主表面側の主電極がエミッタ電極、主裏面側の主電極がコレクタ電極とすることができる。   A main electrode 11 on the main surface side is formed on each cell block Tr. Although not shown, a main electrode is also formed on the main back surface side of the semiconductor element 10. Here, as the main electrode of the semiconductor element 10, for example, the main electrode on the main surface side can be an emitter electrode, and the main electrode on the main back surface side can be a collector electrode.

つまり、半導体素子１０の主裏面側の主電極は、第１の金属体２０と第１の導電性接合部材５１を介して電気的に接続され、半導体素子１０の主表面側の主電極１１は、第２の導電性接合部材５２、第２の金属体４０および第３の導電性接合部材５３を介して第３の金属体３０と電気的に接続されている。   That is, the main electrode on the main back surface side of the semiconductor element 10 is electrically connected to the first metal body 20 via the first conductive bonding member 51, and the main electrode 11 on the main surface side of the semiconductor element 10 is The second conductive member 52, the second metal body 40, and the third conductive member 53 are electrically connected to the third metal body 30.

また、図８に示されるように、一般に、従来では半導体素子１０の最外周に位置するセルブロックＴｒは、当該セルブロックＴｒと導通するパッド１２を介して基準端子Ｊ１と電気的に接続されている。   In addition, as shown in FIG. 8, in general, the cell block Tr positioned on the outermost periphery of the semiconductor element 10 is conventionally electrically connected to the reference terminal J1 via the pad 12 electrically connected to the cell block Tr. Yes.

なお、図８中において、基準端子Ｊ１と電気的に接続されているパッド１２以外の他のパッド１２ａは、半導体素子１０におけるゲート電極等の信号電極用のパッドであり、当該他のパッド１２ａは、この半導体装置に備えられている図示しない信号端子にボンディングワイヤ等を介して電気的に接続されている。   In FIG. 8, the pads 12a other than the pads 12 electrically connected to the reference terminal J1 are pads for signal electrodes such as gate electrodes in the semiconductor element 10, and the other pads 12a are The semiconductor device is electrically connected to a signal terminal (not shown) via a bonding wire or the like.

そして、半導体素子１０においては両主電極間に大電流が流れるが、基準端子Ｊ１においては、両主電極のうちの接地側の主電極の基準電位をモニターするようになっている。たとえば、エミッタ電極など、半導体素子１０における主表面側の主電極における基準電位が、基準端子Ｊ１にてモニターされるようになっている。
特開２００３−１１００６４号公報 In the semiconductor element 10, a large current flows between the two main electrodes, but the reference terminal J1 monitors the reference potential of the main electrode on the ground side of the two main electrodes. For example, a reference potential at the main electrode on the main surface side of the semiconductor element 10 such as an emitter electrode is monitored at the reference terminal J1.
JP 2003-110064 A

しかしながら、この種の半導体装置においては、装置の小型化にともなって、半導体素子１０の実装密度が大きくなるなどにより、半導体素子１０の発熱密度も大きくなってくる。   However, in this type of semiconductor device, the heat generation density of the semiconductor element 10 increases as the mounting size of the semiconductor element 10 increases as the size of the device decreases.

このようなことから、上記図６において、半導体素子１０と第２の金属体４０との間を接合する第２の導電性接合部材５２にてクラックが発生すると、半導体素子１０における主電極間の導通が悪化し、その結果、基準電位が変動してしまう。   For this reason, in FIG. 6, when a crack occurs in the second conductive bonding member 52 that bonds the semiconductor element 10 and the second metal body 40, the gap between the main electrodes in the semiconductor element 10. As a result, the reference potential fluctuates.

具体的には、図７に示されるように、クラックＫは、第２の導電性接合部材５２の外周側から発生する。つまり、図８に示されるように、複数個のセルブロックＴｒのうち、半導体素子１０の最外周に位置するセルブロックＴｒの部分にて、第２の導電性接合部材５２が剥離する。   Specifically, as shown in FIG. 7, the crack K occurs from the outer peripheral side of the second conductive bonding member 52. That is, as shown in FIG. 8, the second conductive bonding member 52 is peeled off at the cell block Tr located on the outermost periphery of the semiconductor element 10 among the plurality of cell blocks Tr.

すると、この半導体素子１０の最外周に位置するセルブロックＴｒの部分では、主電極１１が用をなさなくなるため、この最外周に位置するセルブロックＴｒと導通している基準端子Ｊ１において、基準電位が変動してしまう。そして、基準電位が変動すると、半導体素子１０の動作特性に悪影響を及ぼす。   Then, in the portion of the cell block Tr located on the outermost periphery of the semiconductor element 10, the main electrode 11 is not used, so that the reference potential at the reference terminal J1 that is electrically connected to the cell block Tr located on the outermost periphery. Will fluctuate. If the reference potential varies, the operating characteristics of the semiconductor element 10 are adversely affected.

そこで、本発明は上記問題に鑑み、主表面側および主裏面側に主電極を有する半導体素子の主裏面側に第１の金属体、主表面側に第２の金属体および第３の金属体を接合するとともに、半導体素子の接地側の主電極の基準電位をモニターするための基準端子を備え、これらを樹脂でモールドしてなる半導体装置において、半導体素子の主表面側と第２の金属体とを接合する導電性接合部材にクラックが発生しても、基準電位が変動するのを極力防止することを目的とする。   Therefore, in view of the above problems, the present invention provides a first metal body on the main back surface side of the semiconductor element having main electrodes on the main surface side and the main back surface side, and a second metal body and a third metal body on the main surface side. And a reference terminal for monitoring the reference potential of the main electrode on the ground side of the semiconductor element, and in the semiconductor device formed by molding these with resin, the main surface side of the semiconductor element and the second metal body An object is to prevent the reference potential from fluctuating as much as possible even if a crack occurs in the conductive bonding member that bonds the two.

本発明は、従来では、基準電位を半導体素子における最外周に位置するセルブロックから取り込んでいたため、導電性接合部材の外周部に発生するクラックの影響を敏感に受けていたことに着目してなされたものである。   In the present invention, since the reference potential is conventionally taken from the cell block located at the outermost periphery of the semiconductor element, it is sensitive to the influence of the cracks generated at the outer periphery of the conductive bonding member. It was made.

すなわち、請求項１〜請求項７に記載の発明では、主表面および主裏面にそれぞれ主電極を有するとともに主表面側に複数個のセルブロック（Ｔｒ）を有する半導体素子（１０）と、半導体素子（１０）の主裏面の主電極に第１の導電性接合部材（５１）を介して接合され、電極と放熱体とを兼ねる第１の金属体（２０）と、半導体素子（１０）の主表面の主電極に第２の導電性接合部材（５２）を介して接合された第２の金属体（４０）と、第２の金属体（４０）における半導体素子（１０）側の面とは反対側の面に第３の導電性接合部材（５３）を介して接合され、電極と放熱体とを兼ねる第３の金属体（３０）と、半導体素子（１０）における接地側の主電極の基準電位をモニターするための基準端子（Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５）と、を備え、装置のほぼ全体が樹脂（８０）でモールドされてなる半導体装置において、次のような特徴点を有するものである。 That is, in the invention according to claims 1 to 7 , a semiconductor element (10) having a main electrode on the main surface and a main back surface and a plurality of cell blocks (Tr) on the main surface side, and a semiconductor element A first metal body (20) which is bonded to the main electrode on the main back surface of (10) via the first conductive bonding member (51) and serves as both an electrode and a heat dissipator; and a main element of the semiconductor element (10) The second metal body (40) bonded to the main electrode on the surface via the second conductive bonding member (52) and the surface of the second metal body (40) on the semiconductor element (10) side are A third metal body (30) which is joined to the opposite surface via a third conductive joining member (53) and serves as both an electrode and a heat radiator, and a ground-side main electrode of the semiconductor element (10) Reference terminals for monitoring the reference potential (T1, T2, T3, T4, T5 ), And a semiconductor device in which almost the entire device is molded with resin (80) has the following characteristics.

・半導体素子（１０）における複数個のセルブロック（Ｔｒ）のうち半導体素子（１０）の最外周に位置するセルブロック（Ｔｒ）以外のセルブロック（Ｔｒ）と基準端子（Ｔ１〜Ｔ５）とが導通しており、当該導通部から基準電位を取り込むようになっていること。本発明は、この点を特徴としている。   Among the plurality of cell blocks (Tr) in the semiconductor element (10), cell blocks (Tr) other than the cell block (Tr) located on the outermost periphery of the semiconductor element (10) and reference terminals (T1 to T5) Being conductive and taking in the reference potential from the conductive part. The present invention is characterized by this point.

それによれば、基準端子（Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５）は、半導体素子（１０）における最外周に位置するセルブロック（Ｔｒ）以外のセルブロック（Ｔｒ）から基準電位を取り込むようにしているため、第２の導電性接合部材（５２）の外周部に発生するクラックの影響を受けにくいものにすることができる。   According to this, the reference terminals (T1, T2, T3, T4, T5) are configured to take in the reference potential from cell blocks (Tr) other than the cell block (Tr) located at the outermost periphery in the semiconductor element (10). Therefore, the second conductive joint member (52) can be hardly affected by cracks generated in the outer peripheral portion.

つまり、第２の導電性接合部材（５２）の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロック（Ｔｒ）から、基準端子（Ｔ１〜Ｔ５）が基準電位を取り込むことができる。   That is, even if a crack is generated in the outer peripheral portion of the second conductive joining member (52), the reference terminal (T1 to T1) from the cell block (Tr) which is located in a portion other than the crack generating portion and operates normally. T5) can capture the reference potential.

よって、本発明によれば、半導体素子（１０）の主表面側と第２の金属体（４０）とを接合する第２の導電性接合部材（５２）にクラックが発生しても、基準電位が変動するのを極力防止することができる。   Therefore, according to the present invention, even if a crack occurs in the second conductive joining member (52) that joins the main surface side of the semiconductor element (10) and the second metal body (40), the reference potential is maintained. Can be prevented as much as possible.

ここで、請求項１に記載の発明のように、基準端子（Ｔ１）としては、第３の金属体（３０）に一体に設けられたものにすることができる。 Here, as in the first aspect of the invention , the reference terminal (T1) can be provided integrally with the third metal body (30).

また、請求項２に記載の発明のように、基準端子（Ｔ２）としては、第３の金属体（３０）の周囲に設けられるとともに、第３の金属体（３０）とボンディングワイヤ（７０）を介して電気的に接続されたものにすることができる。 As in the second aspect of the invention , the reference terminal (T2) is provided around the third metal body (30), and the third metal body (30) and the bonding wire (70). It can be made to be electrically connected via.

また、請求項３に記載の発明のように、基準端子（Ｔ３、Ｔ４）としては、第２の金属体（４０）の周囲に設けられるとともに、第２の金属体（４０）とボンディングワイヤ（７０）を介して電気的に接続されたものにすることができる。 Further, as in the invention described in claim 3 , the reference terminals (T3, T4) are provided around the second metal body (40), and the second metal body (40) and the bonding wire ( 70).

さらに、請求項４に記載の発明のように、請求項３に記載の半導体装置においては、第２の金属体（４０）における第３の金属体（３０）に対向する面には、第３の金属体（３０）に対して引っ込んだ面であって第３の導電性接合部材（５３）が設けられていない段差面（４１）が設けられており、この段差面（４１）にボンディングワイヤ（７０）が接続されているものにできる。 Further, as in the invention according to claim 4 , in the semiconductor device according to claim 3 , the surface of the second metal body (40) facing the third metal body (30) is provided with a third surface. A stepped surface (41) that is recessed with respect to the metal body (30) and not provided with the third conductive bonding member (53) is provided, and a bonding wire is provided on the stepped surface (41). (70) can be connected.

また、請求項５に記載の発明のように、請求項３に記載の半導体装置においては、ボンディングワイヤ（７０）は、第２の金属体（４０）における第３の導電性接合部材（５３）が配置されている面に接続されており、ボンディングワイヤ（７０）のうち第２の金属体（４０）への接続部は、第３の導電性接合部材（５３）に埋設されているものにすることができる。 Further, as in the invention according to claim 5 , in the semiconductor device according to claim 3 , the bonding wire (70) is the third conductive bonding member (53) in the second metal body (40). Is connected to the surface where the second metal body (40) of the bonding wire (70) is embedded in the third conductive bonding member (53). can do.

また、請求項６、７に記載の発明では、第１の導電性接合部材（５１）、第２の導電性接合部材（５２）および第３の導電性接合部材（５３）は、Ｓｎ系はんだであることを特徴としている。 In the inventions according to claims 6 and 7 , the first conductive bonding member (51), the second conductive bonding member (52), and the third conductive bonding member (53) are Sn-based solder. It is characterized by being.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置Ｓ１の概略断面構成を示す図である。 (First embodiment)
FIG. 1 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S1 according to the first embodiment of the present invention.

この図１に示されるように、本実施形態の半導体装置Ｓ１は、半導体素子としての半導体チップ１０と、第１の金属体としての下側ヒートシンク２０と、第３の金属体としての上側ヒートシンク３０と、第２の金属体としてのヒートシンクブロック４０と、これらの間に介在する各導電性接合部材５１、５２、５３と、基準端子Ｔ１と、モールド樹脂８０とを備えて構成されている。   As shown in FIG. 1, a semiconductor device S1 of this embodiment includes a semiconductor chip 10 as a semiconductor element, a lower heat sink 20 as a first metal body, and an upper heat sink 30 as a third metal body. And a heat sink block 40 as a second metal body, and conductive bonding members 51, 52, 53 interposed between them, a reference terminal T1, and a mold resin 80.

この構成の場合、半導体チップ１０の下面と下側ヒートシンク２０の上面との間は、第１の導電性接合部材によって接合されている。   In the case of this configuration, the lower surface of the semiconductor chip 10 and the upper surface of the lower heat sink 20 are bonded by the first conductive bonding member.

また、半導体チップ１０の上面とヒートシンクブロック４０の下面との間は、第２の導電性接合部材５２によって接合されている。   Further, the upper surface of the semiconductor chip 10 and the lower surface of the heat sink block 40 are bonded by a second conductive bonding member 52.

さらに、ヒートシンクブロック４０の上面と上側ヒートシンク３０の下面との間は、第３の導電性接合部材５３によって接合されている。   Further, the upper surface of the heat sink block 40 and the lower surface of the upper heat sink 30 are bonded by a third conductive bonding member 53.

ここで、これら第１、第２、第３の導電性接合部材５１、５２、５３としては、はんだや導電性接着剤等を採用することができる。本例の半導体装置においては、これら第１、第２、第３の導電性接合部材５１、５２、５３として、Ｓｎ（すず）系はんだを用いている。   Here, as the first, second, and third conductive bonding members 51, 52, and 53, solder, a conductive adhesive, or the like can be employed. In the semiconductor device of this example, Sn (tin) solder is used as the first, second, and third conductive bonding members 51, 52, and 53.

これにより、上記構成においては、半導体チップ１０の上面では、第２の導電性接合部材５２、ヒートシンクブロック４０、第３の導電性接合部材５３および上側ヒートシンク３０を介して放熱が行われ、半導体チップ１０の下面では、第１の導電性接合部材５１から下側ヒートシンク２０を介して放熱が行われる構成となっている。   Thus, in the above configuration, heat is radiated on the upper surface of the semiconductor chip 10 via the second conductive bonding member 52, the heat sink block 40, the third conductive bonding member 53, and the upper heat sink 30, and the semiconductor chip On the lower surface of 10, heat is radiated from the first conductive bonding member 51 through the lower heat sink 20.

ここで、半導体素子１０としては、特に限定されるものではないが、本実施形態において半導体素子として用いられている上記半導体チップ１０は、たとえばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やサイリスタ等のパワー半導体素子から構成することができる。   Here, the semiconductor element 10 is not particularly limited, but the semiconductor chip 10 used as the semiconductor element in the present embodiment is a power semiconductor such as an IGBT (insulated gate bipolar transistor) or a thyristor. It can be comprised from an element.

具体的には、上記半導体チップ１０の形状は、たとえば矩形状の薄板状とすることができる。そして、図１において、半導体チップ１０の上面側が素子形成面である主表面、下面側が主裏面である。   Specifically, the shape of the semiconductor chip 10 can be, for example, a rectangular thin plate. In FIG. 1, the upper surface side of the semiconductor chip 10 is a main surface that is an element forming surface, and the lower surface side is a main back surface.

また、本実施形態の半導体チップ１０の主表面には、上記図８に示されるものと同様に、たとえば複数個のトランジスタ等の素子の集合体としての複数個のセルブロックＴｒが配列された形となっている。   Also, on the main surface of the semiconductor chip 10 of the present embodiment, a plurality of cell blocks Tr as an assembly of elements such as a plurality of transistors are arranged in the same manner as shown in FIG. It has become.

また、上記図８に示されるものと同様に、本実施形態の半導体チップ１０においても、各セルブロックＴｒの上には、主表面側における主電極１１が形成されており、主裏面側にも主電極が形成されている。   Similarly to the one shown in FIG. 8, in the semiconductor chip 10 of this embodiment, the main electrode 11 on the main surface side is formed on each cell block Tr and also on the main back surface side. A main electrode is formed.

そして、本実施形態の半導体チップ１０の主電極としては、たとえば主表面側の主電極がエミッタ電極、主裏面側の主電極がコレクタ電極とできることも、上記図８に示されるものと同様である。   As the main electrode of the semiconductor chip 10 of the present embodiment, for example, the main electrode on the main surface side can be the emitter electrode and the main electrode on the main back surface side can be the collector electrode, as in the case shown in FIG. .

つまり、本実施形態においても、半導体チップ１０の主裏面側の主電極は、第１の金属体である下側ヒートシンク２０に対して第１の導電性接合部材５１を介して電気的に接続され、半導体チップ１０の主表面側の主電極は、第２の導電性接合部材５２を介して第２の金属体であるヒートシンクブロック４０に対して電気的に接続されている。   That is, also in the present embodiment, the main electrode on the main back surface side of the semiconductor chip 10 is electrically connected to the lower heat sink 20 that is the first metal body via the first conductive bonding member 51. The main electrode on the main surface side of the semiconductor chip 10 is electrically connected to the heat sink block 40 that is the second metal body via the second conductive bonding member 52.

さらに、ヒートシンクブロック４０における半導体チップ１０側の面とは反対側の面にて、第３の導電性接合部材５３を介して第３の金属体である上側ヒートシンク３０とヒートシンクブロック４０とが電気的に接続されている。   Further, the upper heat sink 30 as the third metal body and the heat sink block 40 are electrically connected to each other on the surface opposite to the surface on the semiconductor chip 10 side of the heat sink block 40 via the third conductive bonding member 53. It is connected to the.

ここで、下側ヒートシンク２０、上側ヒートシンク３０およびヒートシンクブロック４０は、たとえば、銅合金もしくはアルミ合金等の熱伝導性および電気伝導性の良い金属で構成されている。また、ヒートシンクブロック４０としては、一般的な鉄合金を用いてもよい。   Here, the lower heat sink 20, the upper heat sink 30, and the heat sink block 40 are made of, for example, a metal having good thermal conductivity and electrical conductivity, such as a copper alloy or an aluminum alloy. Further, as the heat sink block 40, a general iron alloy may be used.

また、下側ヒートシンク２０は、たとえば、全体としてほぼ長方形状の板材とすることができる。また、この下側ヒートシンク２０には、端子部２１が突設されているが、この端子部２１は、半導体チップ１０の主裏面側の主電極であるたとえばコレクタ電極の取り出し電極となっている。   Further, the lower heat sink 20 can be a substantially rectangular plate as a whole, for example. Further, the lower heat sink 20 is provided with a terminal portion 21, which is a main electrode on the main back surface side of the semiconductor chip 10, for example, as an extraction electrode for a collector electrode.

また、ヒートシンクブロック４０は、たとえば、半導体チップ１０よりも１回り小さい程度の大きさの矩形状の板材とすることができる。   The heat sink block 40 may be a rectangular plate having a size that is slightly smaller than the semiconductor chip 10, for example.

このヒートシンクブロック４０は、半導体チップ１０と上側ヒートシンク３０との間に介在し、半導体チップ１０と上側ヒートシンク３０とを熱的および電気的に接続するとともに、半導体チップ１０から後述するボンディングワイヤ７０を引き出す際の当該ワイヤの高さを確保する等のために、半導体チップ１０と上側ヒートシンク３０との間の高さを確保する役割を有している。   The heat sink block 40 is interposed between the semiconductor chip 10 and the upper heat sink 30 to thermally and electrically connect the semiconductor chip 10 and the upper heat sink 30 and to pull out a bonding wire 70 described later from the semiconductor chip 10. In order to ensure the height of the wire, the height between the semiconductor chip 10 and the upper heat sink 30 is ensured.

さらに、上側ヒートシンク３０も、たとえば、全体としてほぼ長方形状の板材で構成することができる。また、この上側ヒートシンク３０にも、端子部３１が突設されているが、この端子部３１は、半導体チップ１０の主表面側の主電極であるたとえばエミッタ電極の取り出し電極となっている。   Furthermore, the upper heat sink 30 can also be constituted of, for example, a substantially rectangular plate material as a whole. Further, the upper heat sink 30 is also provided with a terminal portion 31, and this terminal portion 31 serves as an extraction electrode for an emitter electrode, for example, which is a main electrode on the main surface side of the semiconductor chip 10.

ここで、下側ヒートシンク２０の端子部２１および上側ヒートシンク３０の端子部３１は、それぞれ上述したように、半導体チップ１０の主電極の取り出し電極であり、これら端子部２１、３１は、半導体装置Ｓ１において外部配線部材等との接続を行うために設けられているものである。   Here, the terminal portion 21 of the lower heat sink 20 and the terminal portion 31 of the upper heat sink 30 are the extraction electrodes of the main electrode of the semiconductor chip 10 as described above, and these terminal portions 21 and 31 are the semiconductor device S1. Are provided for connection to an external wiring member or the like.

このように、下側ヒートシンク２０および上側ヒートシンク３０は、それぞれ、電極と放熱体とを兼ねる第１の金属体および第３の金属体として構成されており、半導体装置Ｓ１において半導体チップ１０からの放熱を行う機能を有するとともに半導体チップ１０の電極としての機能も有する。   As described above, the lower heat sink 20 and the upper heat sink 30 are respectively configured as the first metal body and the third metal body that serve as the electrodes and the heat dissipator, and heat is dissipated from the semiconductor chip 10 in the semiconductor device S1. And a function as an electrode of the semiconductor chip 10.

また、半導体チップ１０の周囲には、リードフレーム等からなる信号端子６０が設けられている。この信号端子６０は、半導体チップ１０の主表面に設けられている信号電極（たとえばゲート電極）と導通するものである。   A signal terminal 60 made of a lead frame or the like is provided around the semiconductor chip 10. The signal terminal 60 is electrically connected to a signal electrode (for example, a gate electrode) provided on the main surface of the semiconductor chip 10.

本実施形態では、半導体チップ１０と信号端子６０とは、ワイヤ７０によって結線され、電気的に接続されている。このワイヤ７０はワイヤボンディング等により形成され、金やアルミ等からなるものである。   In the present embodiment, the semiconductor chip 10 and the signal terminal 60 are connected by a wire 70 and are electrically connected. The wire 70 is formed by wire bonding or the like and is made of gold, aluminum, or the like.

また、本実施形態においても、半導体チップ１０における接地側の主電極の基準電位をモニターするための基準端子Ｔ１が備えられている。本実施形態では、たとえばエミッタ電極など、半導体チップ１０における主表面側の主電極における基準電位が、基準端子Ｔ１にてモニターされるようになっている。   Also in this embodiment, a reference terminal T1 for monitoring the reference potential of the main electrode on the ground side in the semiconductor chip 10 is provided. In the present embodiment, for example, the reference potential of the main electrode on the main surface side of the semiconductor chip 10 such as an emitter electrode is monitored at the reference terminal T1.

ここで、本実施形態独自の構成として、半導体チップ１０における複数個のセルブロックＴｒ（上記図８参照）のうち半導体チップ１０の最外周に位置するセルブロックＴｒ以外のセルブロックＴｒと基準端子Ｔ１とが導通しており、当該導通部から基準電位を取り込むようになっている。   Here, as a configuration unique to the present embodiment, cell blocks Tr other than the cell block Tr located on the outermost periphery of the semiconductor chip 10 among the plurality of cell blocks Tr (see FIG. 8) in the semiconductor chip 10 and the reference terminal T1. And the reference potential is taken in from the conduction portion.

具体的に、本実施形態では、図１に示されるように、基準端子Ｔ１を、第３の金属体である上側ヒートシンク３０に一体に設けられたものとしている。この基準端子Ｔ１は、上側ヒートシンク３０と一体に成形されたり、上側ヒートシンク３０に溶接されるなどにより上側ヒートシンク３０に一体化することができる。   Specifically, in the present embodiment, as shown in FIG. 1, the reference terminal T <b> 1 is provided integrally with the upper heat sink 30 that is the third metal body. The reference terminal T1 can be integrated with the upper heat sink 30 by being molded integrally with the upper heat sink 30 or welded to the upper heat sink 30.

本例では、基準端子Ｔ１は、上側ヒートシンク３０の端面から突出するように、上側ヒートシンク３０に対して設けたものとしている。なお、可能ならば、基準端子Ｔ１は、上側ヒートシンク３０の上面から突出したものであってもよい。   In this example, the reference terminal T <b> 1 is provided with respect to the upper heat sink 30 so as to protrude from the end face of the upper heat sink 30. If possible, the reference terminal T <b> 1 may protrude from the upper surface of the upper heat sink 30.

これにより、基準端子Ｔ１は、第２の導電性接合部材５２、ヒートシンクブロック４０、第３の導電性接合部材５３および上側ヒートシンク３０を介して、半導体チップ１０における主表面の主電極と導通した形となる。   Thus, the reference terminal T1 is electrically connected to the main electrode on the main surface of the semiconductor chip 10 via the second conductive bonding member 52, the heat sink block 40, the third conductive bonding member 53, and the upper heat sink 30. It becomes.

つまり、基準端子Ｔ１は、半導体チップ１０における複数個のセルブロックＴｒ（上記図８参照）の全体と導通した形となり、その結果、半導体チップ１０における最外周に位置するセルブロックＴｒ以外のセルブロックＴｒとも導通することになる。そして、基準端子Ｔ１は、当該導通部から基準電位を取り込むことができるようになっている。   That is, the reference terminal T1 is electrically connected to the whole of the plurality of cell blocks Tr (see FIG. 8) in the semiconductor chip 10, and as a result, the cell blocks other than the cell block Tr located at the outermost periphery in the semiconductor chip 10 are formed. It also conducts with Tr. The reference terminal T1 can take in the reference potential from the conducting portion.

さらに、本実施形態の半導体装置Ｓ１においては、装置Ｓ１のほぼ全体が樹脂８０によりモールドされ封止されている。具体的には、図１に示されるように、一対のヒートシンク２０、３０の隙間、並びに、半導体チップ１０およびヒートシンクブロック４０の周囲部分には、樹脂８０が充填封止されている。   Furthermore, in the semiconductor device S1 of the present embodiment, almost the entire device S1 is molded and sealed with a resin 80. Specifically, as shown in FIG. 1, resin 80 is filled and sealed in the gap between the pair of heat sinks 20 and 30 and the peripheral portions of the semiconductor chip 10 and the heat sink block 40.

この樹脂８０は、たとえばエポキシ樹脂等の通常のモールド材料を採用することができる。また、ヒートシンク２０、３０等を樹脂８０でモールドするにあたっては、上下型からなる成形型（図示しない）を使用し、トランスファーモールド法によって容易に行うことができる。   For this resin 80, for example, an ordinary molding material such as an epoxy resin can be employed. In addition, when the heat sinks 20, 30 and the like are molded with the resin 80, a mold (not shown) composed of upper and lower molds is used and can be easily performed by a transfer molding method.

このように、本実施形態の半導体装置Ｓ１は、基本的には、縦型パワー素子である半導体チップ１０の表裏の主面に金属体２０、３０、４０を導電性接着剤５１〜５３を介して電気的・熱的に接続してなるとともに基準端子Ｔ１を備えた樹脂モールドタイプの半導体装置として構成されている。   As described above, in the semiconductor device S1 of the present embodiment, basically, the metal bodies 20, 30, and 40 are placed on the front and back main surfaces of the semiconductor chip 10 that is a vertical power element via the conductive adhesives 51 to 53. Thus, it is configured as a resin mold type semiconductor device that is electrically and thermally connected and has a reference terminal T1.

次に、上記した構成の半導体装置Ｓ１の製造方法について、図１を参照して、簡単に説明する。まず、下側ヒートシンク２０の上面に、半導体チップ１０とヒートシンクブロック４０をはんだ付けする工程を実行する。   Next, a method for manufacturing the semiconductor device S1 having the above-described configuration will be briefly described with reference to FIG. First, a process of soldering the semiconductor chip 10 and the heat sink block 40 to the upper surface of the lower heat sink 20 is executed.

この場合、下側ヒートシンク２０の上面に、たとえばＳｎ系はんだからなるはんだ箔を介して半導体チップ１０を積層するとともに、この半導体チップ１０の上に、同じはんだ箔を介してヒートシンクブロック４０を積層する。   In this case, the semiconductor chip 10 is laminated on the upper surface of the lower heat sink 20 via a solder foil made of, for example, Sn-based solder, and the heat sink block 40 is laminated on the semiconductor chip 10 via the same solder foil. .

この後、加熱装置（リフロー装置）によって、はんだの融点以上に昇温することにより、上記はんだ箔を溶融させてから、硬化させる。   Thereafter, the solder foil is melted and then cured by heating to a temperature equal to or higher than the melting point of the solder by a heating device (reflow device).

続いて、半導体チップ１０と信号端子６０とをワイヤボンディングする工程を実行する。これにより、ワイヤ７０によって半導体チップ１０と信号端子６０とが結線され電気的に接続される。   Subsequently, a step of wire bonding the semiconductor chip 10 and the signal terminal 60 is performed. As a result, the semiconductor chip 10 and the signal terminal 60 are connected and electrically connected by the wire 70.

次いで、ヒートシンクブロック４０の上に上側ヒートシンク３０をはんだ付けする工程を実行する。この場合、ヒートシンクブロック４０の上にはんだ箔を介して上側ヒートシンク３０を載せる。そして、加熱装置によって上記はんだ箔を溶融させてから、硬化させる。   Next, a process of soldering the upper heat sink 30 on the heat sink block 40 is performed. In this case, the upper heat sink 30 is placed on the heat sink block 40 via a solder foil. Then, the solder foil is melted by a heating device and then cured.

こうして、溶融した各々のはんだ箔が硬化すれば、硬化したはんだが、第１、第２、第３の導電性接合部材５１、５２、５３として構成されることになる。   Thus, if each molten solder foil hardens | cures, the hardened solder will be comprised as the 1st, 2nd, 3rd electroconductive joining member 51,52,53.

そして、これら導電性接合部材５１〜５３を介して、下側ヒートシンク２０、半導体チップ１０、ヒートシンクブロック４０、上側ヒートシンク３０間の接合および電気的・熱的接続を実現することができる。   Then, through these conductive bonding members 51 to 53, bonding and electrical / thermal connection among the lower heat sink 20, the semiconductor chip 10, the heat sink block 40, and the upper heat sink 30 can be realized.

なお、第１、第２および第３の導電性接合部材５１、５２、５３として導電性接着剤を用いた場合にも、上記工程において、はんだを導電性接着剤に置き換え、導電性接着剤の塗布や硬化を行うことにより、下側ヒートシンク２０、半導体チップ１０、ヒートシンクブロック４０、上側ヒートシンク３０間の接合および電気的・熱的接続を実現することができる。   Even when a conductive adhesive is used as the first, second, and third conductive bonding members 51, 52, 53, the solder is replaced with a conductive adhesive in the above process, and the conductive adhesive By applying and curing, bonding between the lower heat sink 20, the semiconductor chip 10, the heat sink block 40, and the upper heat sink 30 and electrical / thermal connection can be realized.

しかる後、図示しない成形型を使用して、ヒートシンク２０、３０の隙間及び外周部等に樹脂８０を充填する工程を実行する。これにより、図１に示されるように、ヒートシンク２０、３０の隙間及び外周部等に、樹脂８０が充填封止される。   Thereafter, using a mold (not shown), a step of filling the gap 80 and the outer peripheral portion of the heat sinks 20 and 30 with the resin 80 is performed. As a result, as shown in FIG. 1, the resin 80 is filled and sealed in the gaps, outer peripheral portions, and the like of the heat sinks 20 and 30.

そして、樹脂８０が硬化した後、成形型内から半導体装置Ｓ１を取り出せば、半導体装置Ｓ１が完成する。   Then, after the resin 80 is cured, the semiconductor device S1 is completed by removing the semiconductor device S1 from the mold.

なお、半導体装置Ｓ１においては、上記構成の場合、下側ヒートシンク２０の下面および上側ヒートシンク３０の上面が、それぞれ露出するように樹脂モールドされている。これにより、ヒートシンク２０、３０の放熱性が高められている。   In the case of the above configuration, the semiconductor device S1 is resin-molded so that the lower surface of the lower heat sink 20 and the upper surface of the upper heat sink 30 are exposed. Thereby, the heat dissipation of the heat sinks 20 and 30 is improved.

ところで、本実施形態によれば、主表面および主裏面にそれぞれ主電極を有するとともに主表面側に複数個のセルブロックＴｒを有する半導体チップ１０と、半導体チップ１０の主裏面の主電極に第１の導電性接合部材５１を介して接合された下側ヒートシンク２０と、半導体チップ１０の主表面の主電極に第２の導電性接合部材５２を介して接合されたヒートシンクブロック４０と、ヒートシンクブロック４０における半導体チップ１０側の面とは反対側の面に第３の導電性接合部材５３を介して接合された上側ヒートシンク３０と、半導体チップ１０における接地側の主電極の基準電位をモニターするための基準端子Ｔ１と、を備え、装置のほぼ全体が樹脂８０でモールドされてなる半導体装置Ｓ１が提供される。   By the way, according to the present embodiment, the semiconductor chip 10 having the main electrode on the main surface and the main back surface and having a plurality of cell blocks Tr on the main surface side, and the main electrode on the main back surface of the semiconductor chip 10 are first. The lower heat sink 20 joined via the conductive joining member 51, the heat sink block 40 joined via the second conductive joining member 52 to the main electrode on the main surface of the semiconductor chip 10, and the heat sink block 40 For monitoring the reference potential of the upper heat sink 30 bonded to the surface opposite to the surface on the semiconductor chip 10 side via the third conductive bonding member 53 and the ground-side main electrode in the semiconductor chip 10. And a reference terminal T1, and a semiconductor device S1 is provided in which almost the entire device is molded with a resin 80.

そして、本実施形態では、この半導体装置Ｓ１において、半導体チップ１０における複数個のセルブロックＴｒのうち半導体チップ１０の最外周に位置するセルブロックＴｒ以外のセルブロックＴｒと基準端子Ｔ１とが導通しており、当該導通部から基準電位を取り込むようになっていることを主たる特徴としている。   In this embodiment, in this semiconductor device S1, cell blocks Tr other than the cell block Tr located on the outermost periphery of the semiconductor chip 10 among the plurality of cell blocks Tr in the semiconductor chip 10 are electrically connected to the reference terminal T1. The main feature is that the reference potential is taken in from the conduction portion.

具体的に本実施形態では、この主特徴点たる構成を、基準端子Ｔ１を、上側ヒートシンク３０に一体に設けられたものとすることにより、実現している。   Specifically, in the present embodiment, the configuration as the main feature point is realized by providing the reference terminal T <b> 1 integrally with the upper heat sink 30.

それによれば、基準端子Ｔ１は、半導体チップ１０における最外周に位置するセルブロックＴｒ以外のセルブロックＴｒから基準電位を取り込むことができる。そのため、基準電位は、第２の導電性接合部材５２の外周部に発生するクラックの影響を受けにくいものにできる。   According to this, the reference terminal T1 can take in the reference potential from the cell block Tr other than the cell block Tr located on the outermost periphery in the semiconductor chip 10. Therefore, the reference potential can be made less susceptible to cracks generated on the outer peripheral portion of the second conductive bonding member 52.

つまり、第２の導電性接合部材５２の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックＴｒから、ヒートシンクブロック４０および上側ヒートシンク３０を介して、基準端子Ｔ１が基準電位を取り込むことができる。   That is, even if a crack is generated in the outer peripheral portion of the second conductive bonding member 52, the cell block Tr located in a portion other than the crack generating portion and operating normally is passed through the heat sink block 40 and the upper heat sink 30. Thus, the reference terminal T1 can take in the reference potential.

よって、本実施形態によれば、半導体チップ１０の主表面側と第２の金属体であるヒートシンクブロック４０とを接合する第２の導電性接合部材５２にクラックが発生しても、基準電位が変動するのを極力防止することができる。   Therefore, according to the present embodiment, even if a crack occurs in the second conductive bonding member 52 that bonds the main surface side of the semiconductor chip 10 and the heat sink block 40 that is the second metal body, the reference potential is maintained. Fluctuation can be prevented as much as possible.

（第２実施形態）
図２は、本発明の第２実施形態に係る半導体装置Ｓ２の概略断面構成を示す図である。上記第１実施形態との相違点を中心に述べる。 (Second Embodiment)
FIG. 2 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S2 according to the second embodiment of the present invention. The difference from the first embodiment will be mainly described.

上記第１実施形態では、基準端子Ｔ１を、上側ヒートシンク３０に一体に設けられたものとすることにより、半導体チップ１０における最外周に位置するセルブロックＴｒ以外のセルブロックＴｒと基準端子Ｔ１とを導通させた構成を実現している。   In the first embodiment, the reference terminal T1 is provided integrally with the upper heat sink 30, so that the cell blocks Tr other than the cell block Tr located on the outermost periphery of the semiconductor chip 10 and the reference terminal T1 are connected. A conductive configuration is realized.

それに対して、本実施形態では、図２に示されるように、基準端子Ｔ２は、第３の金属体である上側ヒートシンク３０の周囲に設けられるとともに、上側ヒートシンク３０とボンディングワイヤ７０を介して電気的に接続されたものである。   In contrast, in the present embodiment, as shown in FIG. 2, the reference terminal T <b> 2 is provided around the upper heat sink 30 that is the third metal body, and is electrically connected via the upper heat sink 30 and the bonding wire 70. Connected.

本実施形態の半導体装置Ｓ２は、たとえば、上記第１実施形態の半導体装置の製造方法において、第１、第２、第３の導電性接合部材５１、５２、５３を介して、下側ヒートシンク２０、半導体チップ１０、ヒートシンクブロック４０、上側ヒートシンク３０間の接合および電気的・熱的接続を実現した後、基準端子Ｔ２と上側ヒートシンク３０とのワイヤボンディングを行い、その後、上記と同様に、樹脂モールドを行うことにより、製造することができる。   For example, the semiconductor device S2 of the present embodiment includes the lower heat sink 20 via the first, second, and third conductive bonding members 51, 52, and 53 in the method of manufacturing the semiconductor device of the first embodiment. After the bonding between the semiconductor chip 10, the heat sink block 40, and the upper heat sink 30 and the electrical / thermal connection, the wire bonding between the reference terminal T2 and the upper heat sink 30 is performed. It can manufacture by performing.

そして、本実施形態においても、第２の導電性接合部材５２の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックＴｒから、ヒートシンクブロック４０、上側ヒートシンク３０およびボンディングワイヤ７０を介して、基準端子Ｔ２が基準電位を取り込むことができる。   Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second conductive bonding member 52, the heat sink block 40 is moved from the cell block Tr that is located in a portion other than the crack generation portion and operates normally. The reference terminal T2 can take in the reference potential via the upper heat sink 30 and the bonding wire 70.

よって、本実施形態によれば、半導体チップ１０の主表面側と第２の金属体であるヒートシンクブロック４０とを接合する第２の導電性接合部材５２にクラックが発生しても、基準電位が変動するのを極力防止することができる。   Therefore, according to the present embodiment, even if a crack occurs in the second conductive bonding member 52 that bonds the main surface side of the semiconductor chip 10 and the heat sink block 40 that is the second metal body, the reference potential is maintained. Fluctuation can be prevented as much as possible.

（第３実施形態）
図３は、本発明の第３実施形態に係る半導体装置Ｓ３の概略断面構成を示す図である。上記第１実施形態との相違点を中心に述べる。 (Third embodiment)
FIG. 3 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S3 according to the third embodiment of the present invention. The difference from the first embodiment will be mainly described.

本実施形態では、図３に示されるように、基準端子Ｔ３は、第２の金属体であるヒートシンクブロック４０の周囲に設けられるとともに、ヒートシンクブロック４０とボンディングワイヤ７０を介して電気的に接続されたものである。   In the present embodiment, as shown in FIG. 3, the reference terminal T <b> 3 is provided around the heat sink block 40 that is the second metal body, and is electrically connected to the heat sink block 40 via the bonding wire 70. It is a thing.

特に、本実施形態では、図３に示されるように、ヒートシンクブロック４０における上側ヒートシンク３０に対向する面には、上側ヒートシンク３０に対して引っ込んだ面であって第３の導電性接合部材５３が設けられていない段差面４１が設けられており、この段差面４１にボンディングワイヤ７０が接続されている。   In particular, in the present embodiment, as shown in FIG. 3, the surface of the heat sink block 40 that faces the upper heat sink 30 is a surface that is retracted with respect to the upper heat sink 30 and the third conductive bonding member 53 is provided. A step surface 41 that is not provided is provided, and a bonding wire 70 is connected to the step surface 41.

本実施形態の半導体装置Ｓ３は、たとえば、次のようにして製造することができる。   The semiconductor device S3 of this embodiment can be manufactured as follows, for example.

上記第１実施形態の半導体装置の製造方法において、硬化したはんだ箔を介して下側ヒートシンク２０、半導体チップ１０、ヒートシンクブロック４０間の接合および電気的・熱的接続を実現する。   In the method of manufacturing the semiconductor device according to the first embodiment, bonding and electrical / thermal connection among the lower heat sink 20, the semiconductor chip 10, and the heat sink block 40 are realized through a cured solder foil.

その後、半導体チップ１０と信号端子６０とをワイヤボンディングするとともに、基準端子Ｔ３とヒートシンクブロック４０の段差面４１とのワイヤボンディングを行う。次に、上記と同様に、上側ヒートシンク３０のはんだ接合、樹脂モールドを行う。これにより、本実施形態の半導体装置Ｓ３を製造することができる。   Thereafter, the semiconductor chip 10 and the signal terminal 60 are wire bonded, and the reference terminal T3 and the stepped surface 41 of the heat sink block 40 are wire bonded. Next, similarly to the above, the upper heat sink 30 is soldered and resin-molded. Thereby, the semiconductor device S3 of this embodiment can be manufactured.

そして、本実施形態においても、第２の導電性接合部材５２の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックＴｒから、ヒートシンクブロック４０およびボンディングワイヤ７０を介して、基準端子Ｔ３が基準電位を取り込むことができる。   Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second conductive bonding member 52, the heat sink block 40 is moved from the cell block Tr that is located in a portion other than the crack generation portion and operates normally. The reference terminal T3 can take in the reference potential via the bonding wire 70.

よって、本実施形態によれば、半導体チップ１０の主表面側と第２の金属体であるヒートシンクブロック４０とを接合する第２の導電性接合部材５２にクラックが発生しても、基準電位が変動するのを極力防止することができる。   Therefore, according to the present embodiment, even if a crack occurs in the second conductive bonding member 52 that bonds the main surface side of the semiconductor chip 10 and the heat sink block 40 that is the second metal body, the reference potential is maintained. Fluctuation can be prevented as much as possible.

（第４実施形態）
図４は、本発明の第４実施形態に係る半導体装置Ｓ４の概略断面構成を示す図である。本実施形態は、上記第３実施形態を変形したものであり、上記第３実施形態との相違点を中心に述べる。 (Fourth embodiment)
FIG. 4 is a diagram showing a schematic cross-sectional configuration of a semiconductor device S4 according to the fourth embodiment of the present invention. The present embodiment is a modification of the third embodiment, and the differences from the third embodiment will be mainly described.

本実施形態も、図４に示されるように、上記第３実施形態と同様に、基準端子Ｔ４は、第２の金属体であるヒートシンクブロック４０の周囲に設けられるとともに、ヒートシンクブロック４０とボンディングワイヤ７０を介して電気的に接続されたものである。   In the present embodiment, as shown in FIG. 4, the reference terminal T4 is provided around the heat sink block 40, which is the second metal body, and the heat sink block 40 and the bonding wire, as in the third embodiment. 70, and is electrically connected via 70.

ここで、本実施形態では、ヒートシンクブロック４０におけるボンディングワイヤ７０の接続形態が、上記第３実施形態とは相違している。   Here, in this embodiment, the connection form of the bonding wire 70 in the heat sink block 40 is different from the third embodiment.

すなわち、図４に示されるように、ボンディングワイヤ７０は、ヒートシンクブロック４０における第３の導電性接合部材５３が配置されている面に接続されている。そして、当該ボンディングワイヤ７０のうちヒートシンクブロック４０への接続部は、第３の導電性接合部材５３に埋設されている。   That is, as shown in FIG. 4, the bonding wire 70 is connected to the surface of the heat sink block 40 on which the third conductive bonding member 53 is disposed. A connecting portion of the bonding wire 70 to the heat sink block 40 is embedded in the third conductive bonding member 53.

この本実施形態の半導体装置Ｓ４も、上記第３実施形態における半導体装置の製造方法と同様の製造方法により、製造することができる。   The semiconductor device S4 of this embodiment can also be manufactured by the same manufacturing method as that of the semiconductor device in the third embodiment.

そして、本実施形態においても、第２の導電性接合部材５２の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックＴｒから、ヒートシンクブロック４０およびボンディングワイヤ７０を介して、基準端子Ｔ４が基準電位を取り込むことができる。   Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second conductive bonding member 52, the heat sink block 40 is moved from the cell block Tr that is located in a portion other than the crack generation portion and operates normally. The reference terminal T4 can take in the reference potential via the bonding wire 70.

よって、本実施形態によれば、半導体チップ１０の主表面側と第２の金属体であるヒートシンクブロック４０とを接合する第２の導電性接合部材５２にクラックが発生しても、基準電位が変動するのを極力防止することができる。   Therefore, according to the present embodiment, even if a crack occurs in the second conductive bonding member 52 that bonds the main surface side of the semiconductor chip 10 and the heat sink block 40 that is the second metal body, the reference potential is maintained. Fluctuation can be prevented as much as possible.

（第５実施形態）
図５は、本発明の第５実施形態に係る半導体装置の要部を示す概略平面図であり、半導体チップ１０を、当該半導体チップ１０の主表面側から見たときの平面構成を模式的に示す平面図である。 (Fifth embodiment)
FIG. 5 is a schematic plan view showing the main part of the semiconductor device according to the fifth embodiment of the present invention, and schematically shows a planar configuration when the semiconductor chip 10 is viewed from the main surface side of the semiconductor chip 10. FIG.

図５に示されるように、本実施形態では、基準端子Ｔ５は、従来の基準端子と同様に、半導体チップ１０の周囲に設けられている（上記図６、図８参照）。   As shown in FIG. 5, in this embodiment, the reference terminal T5 is provided around the semiconductor chip 10 as in the case of the conventional reference terminal (see FIGS. 6 and 8).

しかしながら、本実施形態では、上記図８とは異なり、半導体チップ１０における複数個のセルブロックＴｒのうち半導体チップ１０の最外周に位置するセルブロックＴｒ以外のセルブロックＴｒと基準端子Ｔ５とを、ボンディングワイヤ７０を介して電気的に接続することにより、導通させている。   However, in the present embodiment, unlike FIG. 8, the cell blocks Tr other than the cell block Tr located on the outermost periphery of the semiconductor chip 10 among the plurality of cell blocks Tr in the semiconductor chip 10 and the reference terminal T5 are Electrical connection is established by electrical connection through the bonding wire 70.

図５では、半導体チップ１０の最外周に位置するセルブロックＴｒの内側に位置するセルブロックＴｒ（図５中の右から２番目のセルブロックＴｒ）とパッド１２とが導通しており、このパッド１２と基準端子Ｔ５とがボンディングワイヤ７０を介して結線され、電気的に接続されている。   In FIG. 5, the cell block Tr (second cell block Tr from the right in FIG. 5) located inside the cell block Tr located on the outermost periphery of the semiconductor chip 10 and the pad 12 are electrically connected. 12 and the reference terminal T5 are connected via a bonding wire 70 and are electrically connected.

そして、本実施形態においても、第２の導電性接合部材５２の外周部にクラックが発生しても、そのクラックの発生部以外の部位に位置し正常に作動するセルブロックＴｒから、ボンディングワイヤ７０を介して、基準端子Ｔ５が基準電位を取り込むようにすることができる。   Even in the present embodiment, even if a crack occurs in the outer peripheral portion of the second conductive bonding member 52, the bonding wire 70 is removed from the cell block Tr that is located in a portion other than the crack generation portion and operates normally. The reference terminal T5 can take in the reference potential via.

よって、本実施形態によれば、半導体チップ１０の主表面側と第２の金属体であるヒートシンクブロック４０とを接合する第２の導電性接合部材５２にクラックが発生しても、基準電位が変動するのを極力防止することができる。   Therefore, according to the present embodiment, even if a crack occurs in the second conductive bonding member 52 that bonds the main surface side of the semiconductor chip 10 and the heat sink block 40 that is the second metal body, the reference potential is maintained. Fluctuation can be prevented as much as possible.

（他の実施形態）
なお、半導体素子としては、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やサイリスタ等のパワー半導体素子に限定されるものではなく、主表面側および主裏面側に主電極を有するものであればよい。 (Other embodiments)
The semiconductor element is not limited to a power semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) or a thyristor, and may be any element having a main electrode on the main surface side and the main back surface side.

要するに、本発明は、主表面側および主裏面側に主電極を有する半導体素子の主裏面側に第１の金属体、主表面側に第２の金属体および第３の金属体を接合するとともに、半導体素子の接地側の主電極の基準電位をモニターするための基準端子を備え、これらを樹脂でモールドしてなる半導体装置において、基準端子が、半導体素子における最外周に位置するセルブロック以外のセルブロックから基準電位を取り込むようにしたことを要部とするものである。そして、その他の細部については適宜設計変更が可能である。   In short, the present invention joins the first metal body to the main back surface side of the semiconductor element having the main electrode on the main surface side and the main back surface side, and the second metal body and the third metal body to the main surface side. In a semiconductor device comprising a reference terminal for monitoring the reference potential of the main electrode on the ground side of the semiconductor element, and molding these with resin, the reference terminal other than the cell block located on the outermost periphery of the semiconductor element The main part is that the reference potential is taken from the cell block. The other details can be changed as appropriate.

本発明の第１実施形態に係る半導体装置の概略断面構成を示す図である。1 is a diagram showing a schematic cross-sectional configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第２実施形態に係る半導体装置の概略断面構成を示す図である。It is a figure which shows schematic sectional structure of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の概略断面構成を示す図である。It is a figure which shows schematic sectional structure of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の概略断面構成を示す図である。It is a figure which shows schematic sectional structure of the semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体装置の要部を示す概略平面図である。It is a schematic plan view which shows the principal part of the semiconductor device which concerns on 5th Embodiment of this invention. 従来の半導体装置の一般的な概略断面構成を示す図である。It is a figure which shows the general schematic cross-sectional structure of the conventional semiconductor device. 図６中の半導体素子の近傍部を模式的に示す拡大断面図である。FIG. 7 is an enlarged cross-sectional view schematically showing the vicinity of the semiconductor element in FIG. 6. 半導体素子をその主表面側から見たときの構成を模式的に示す平面図である。It is a top view which shows typically a structure when a semiconductor element is seen from the main surface side.

符号の説明Explanation of symbols

１０…半導体素子としての半導体チップ、
２０…第１の金属体としての下側ヒートシンク、
３０…第２の金属体としてのヒートシンクブロック、
４０…第３の金属体としての上側ヒートシンク、４１…段差面、
５１…第１の導電性接着剤、５２…第２の導電性接着剤、
５３…第３の導電性接着剤、７０…ボンディングワイヤ、８０…樹脂、
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５…基準端子、Ｔｒ…セルブロック。 10: Semiconductor chip as a semiconductor element,
20 ... Lower heat sink as a first metal body,
30 ... a heat sink block as a second metal body,
40 ... Upper heat sink as a third metal body, 41 ... Stepped surface,
51 ... 1st conductive adhesive, 52 ... 2nd conductive adhesive,
53 ... Third conductive adhesive, 70 ... Bonding wire, 80 ... Resin,
T1, T2, T3, T4, T5 ... reference terminal, Tr ... cell block.

Claims (7)

主表面および主裏面にそれぞれ主電極を有するとともに前記主表面側に複数個のセルブロック（Ｔｒ）を有する半導体素子（１０）と、
前記半導体素子（１０）の主裏面の主電極に第１の導電性接合部材（５１）を介して接合され、電極と放熱体とを兼ねる第１の金属体（２０）と、
前記半導体素子（１０）の主表面の主電極に第２の導電性接合部材（５２）を介して接合された第２の金属体（４０）と、
前記第２の金属体（４０）における前記半導体素子（１０）側の面とは反対側の面に第３の導電性接合部材（５３）を介して接合され、電極と放熱体とを兼ねる第３の金属体（３０）と、
前記半導体素子（１０）における接地側の主電極の基準電位をモニターするための基準端子（Ｔ１）と、を備え、
装置のほぼ全体が樹脂（８０）でモールドされてなり、
前記半導体素子（１０）における前記複数個のセルブロック（Ｔｒ）のうち前記半導体素子（１０）の最外周に位置するセルブロック（Ｔｒ）以外のセルブロック（Ｔｒ）と前記基準端子（Ｔ１）とが導通しており、当該導通部から基準電位を取り込むようになっている半導体装置であって、
前記基準端子（Ｔ１）は、前記第３の金属体（３０）に一体に設けられたものであることを特徴とする半導体装置。 A semiconductor element (10) having a main electrode on each of the main surface and the main back surface and having a plurality of cell blocks (Tr) on the main surface side;
A first metal body (20) which is bonded to the main electrode on the main back surface of the semiconductor element (10) via a first conductive bonding member (51) and serves as both an electrode and a radiator;
A second metal body (40) bonded to the main electrode on the main surface of the semiconductor element (10) via a second conductive bonding member (52);
The second metal body (40) is joined to a surface opposite to the surface on the semiconductor element (10) side via a third conductive joining member (53), and serves as both an electrode and a radiator. 3 metal bodies (30);
A reference terminal ( T1 ) for monitoring a reference potential of the ground-side main electrode in the semiconductor element (10),
Ri Na substantially the entire apparatus is molded with a resin (80),
Of the plurality of cell blocks (Tr) in the semiconductor element (10), cell blocks (Tr) other than the cell block (Tr) located on the outermost periphery of the semiconductor element (10) and the reference terminal ( T1 ), Is a semiconductor device that is adapted to take in a reference potential from the conduction part ,
The semiconductor device according to claim 1, wherein the reference terminal (T1) is provided integrally with the third metal body (30) . 主表面および主裏面にそれぞれ主電極を有するとともに前記主表面側に複数個のセルブロック（Ｔｒ）を有する半導体素子（１０）と、
前記半導体素子（１０）の主裏面の主電極に第１の導電性接合部材（５１）を介して接合され、電極と放熱体とを兼ねる第１の金属体（２０）と、
前記半導体素子（１０）の主表面の主電極に第２の導電性接合部材（５２）を介して接合された第２の金属体（４０）と、
前記第２の金属体（４０）における前記半導体素子（１０）側の面とは反対側の面に第３の導電性接合部材（５３）を介して接合され、電極と放熱体とを兼ねる第３の金属体（３０）と、
前記半導体素子（１０）における接地側の主電極の基準電位をモニターするための基準端子（Ｔ２）と、を備え、
装置のほぼ全体が樹脂（８０）でモールドされてなり、
前記半導体素子（１０）における前記複数個のセルブロック（Ｔｒ）のうち前記半導体素子（１０）の最外周に位置するセルブロック（Ｔｒ）以外のセルブロック（Ｔｒ）と前記基準端子（Ｔ２）とが導通しており、当該導通部から基準電位を取り込むようになっている半導体装置であって、
前記基準端子（Ｔ２）は、前記第３の金属体（３０）の周囲に設けられるとともに、前記第３の金属体（３０）とボンディングワイヤ（７０）を介して電気的に接続されたものであることを特徴とする半導体装置。 A semiconductor element (10) having a main electrode on each of the main surface and the main back surface and having a plurality of cell blocks (Tr) on the main surface side;
A first metal body (20) which is bonded to the main electrode on the main back surface of the semiconductor element (10) via a first conductive bonding member (51) and serves as both an electrode and a radiator;
A second metal body (40) bonded to the main electrode on the main surface of the semiconductor element (10) via a second conductive bonding member (52);
The second metal body (40) is joined to a surface opposite to the surface on the semiconductor element (10) side via a third conductive joining member (53), and serves as both an electrode and a radiator. 3 metal bodies (30);
A reference terminal (T2) for monitoring the reference potential of the ground-side main electrode in the semiconductor element (10),
Almost the entire device is molded with resin (80),
Among the plurality of cell blocks (Tr) in the semiconductor element (10), cell blocks (Tr) other than the cell block (Tr) located on the outermost periphery of the semiconductor element (10) and the reference terminal (T2) Is a semiconductor device that is adapted to take in a reference potential from the conduction part,
The reference terminal (T2) is provided around the third metal body (30) and is electrically connected to the third metal body (30) via a bonding wire (70). the semiconductor device you wherein there. 主表面および主裏面にそれぞれ主電極を有するとともに前記主表面側に複数個のセルブロック（Ｔｒ）を有する半導体素子（１０）と、
前記半導体素子（１０）の主裏面の主電極に第１の導電性接合部材（５１）を介して接合され、電極と放熱体とを兼ねる第１の金属体（２０）と、
前記半導体素子（１０）の主表面の主電極に第２の導電性接合部材（５２）を介して接合された第２の金属体（４０）と、
前記第２の金属体（４０）における前記半導体素子（１０）側の面とは反対側の面に第３の導電性接合部材（５３）を介して接合され、電極と放熱体とを兼ねる第３の金属体（３０）と、
前記半導体素子（１０）における接地側の主電極の基準電位をモニターするための基準端子（Ｔ３、Ｔ４）と、を備え、
装置のほぼ全体が樹脂（８０）でモールドされてなり、
前記半導体素子（１０）における前記複数個のセルブロック（Ｔｒ）のうち前記半導体素子（１０）の最外周に位置するセルブロック（Ｔｒ）以外のセルブロック（Ｔｒ）と前記基準端子（Ｔ３、Ｔ４）とが導通しており、当該導通部から基準電位を取り込むようになっている半導体装置であって、
前記基準端子（Ｔ３、Ｔ４）は、前記第２の金属体（４０）の周囲に設けられるとともに、前記第２の金属体（４０）とボンディングワイヤ（７０）を介して電気的に接続されたものであることを特徴とする半導体装置。 A semiconductor element (10) having a main electrode on each of the main surface and the main back surface and having a plurality of cell blocks (Tr) on the main surface side;
A first metal body (20) which is bonded to the main electrode on the main back surface of the semiconductor element (10) via a first conductive bonding member (51) and serves as both an electrode and a radiator;
A second metal body (40) bonded to the main electrode on the main surface of the semiconductor element (10) via a second conductive bonding member (52);
The second metal body (40) is joined to a surface opposite to the surface on the semiconductor element (10) side via a third conductive joining member (53), and serves as both an electrode and a radiator. 3 metal bodies (30);
A reference terminal (T3, T4) for monitoring the reference potential of the main electrode on the ground side in the semiconductor element (10),
Almost the entire device is molded with resin (80),
Among the plurality of cell blocks (Tr) in the semiconductor element (10), the cell blocks (Tr) other than the cell block (Tr) located on the outermost periphery of the semiconductor element (10) and the reference terminals (T3, T4) ), And a semiconductor device adapted to take in a reference potential from the conduction part,
The reference terminals (T3, T4) are provided around the second metal body (40) and are electrically connected to the second metal body (40) via bonding wires (70). the semiconductor device characterized in that. 前記第２の金属体（４０）における前記第３の金属体（３０）に対向する面には、第３の金属体（３０）に対して引っ込んだ面であって前記第３の導電性接合部材（５３）が設けられていない段差面（４１）が設けられており、
この段差面（４１）に前記ボンディングワイヤ（７０）が接続されていることを特徴とする請求項３に記載の半導体装置。 The surface facing the third metal body (30) of the second metal body (40) is a surface recessed with respect to the third metal body (30), and the third conductive joint. A step surface (41) not provided with a member (53) is provided;
The semiconductor device according to claim 3 , wherein the bonding wire (70) is connected to the stepped surface (41). 前記ボンディングワイヤ（７０）は、前記第２の金属体（４０）における前記第３の導電性接合部材（５３）が配置されている面に接続されており、
前記ボンディングワイヤ（７０）のうち前記第２の金属体（４０）への接続部は、前記第３の導電性接合部材（５３）に埋設されていることを特徴とする請求項３に記載の半導体装置。 The bonding wire (70) is connected to a surface of the second metal body (40) where the third conductive bonding member (53) is disposed,
The connection part to the said 2nd metal body (40) among the said bonding wires (70) is embed | buried under the said 3rd electroconductive joining member (53), The Claim 3 characterized by the above-mentioned. Semiconductor device. 前記第１の導電性接合部材（５１）、前記第２の導電性接合部材（５２）および前記第３の導電性接合部材（５３）は、Ｓｎ系はんだであることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。 The first conductive bonding member (51), the second conductive bonding member (52), and the third conductive bonding member (53) are Sn-based solder. 6. The semiconductor device according to any one of 5 to 5 . 主表面および主裏面にそれぞれ主電極を有するとともに前記主表面側に複数個のセルブロック（Ｔｒ）を有する半導体素子（１０）と、
前記半導体素子（１０）の主裏面の主電極に第１の導電性接合部材（５１）を介して接合され、電極と放熱体とを兼ねる第１の金属体（２０）と、
前記半導体素子（１０）の主表面の主電極に第２の導電性接合部材（５２）を介して接合された第２の金属体（４０）と、
前記第２の金属体（４０）における前記半導体素子（１０）側の面とは反対側の面に第３の導電性接合部材（５３）を介して接合され、電極と放熱体とを兼ねる第３の金属体（３０）と、
前記半導体素子（１０）における接地側の主電極の基準電位をモニターするための基準端子（Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５）と、を備え、
装置のほぼ全体が樹脂（８０）でモールドされてなり、
前記半導体素子（１０）における前記複数個のセルブロック（Ｔｒ）のうち前記半導体素子（１０）の最外周に位置するセルブロック（Ｔｒ）以外のセルブロック（Ｔｒ）と前記基準端子（Ｔ１〜Ｔ５）とが導通しており、当該導通部から基準電位を取り込むようになっている半導体装置であって、
前記第１の導電性接合部材（５１）、前記第２の導電性接合部材（５２）および前記第３の導電性接合部材（５３）は、Ｓｎ系はんだであることを特徴とする半導体装置。 A semiconductor element (10) having a main electrode on each of the main surface and the main back surface and having a plurality of cell blocks (Tr) on the main surface side;
A first metal body (20) which is bonded to the main electrode on the main back surface of the semiconductor element (10) via a first conductive bonding member (51) and serves as both an electrode and a radiator;
A second metal body (40) bonded to the main electrode on the main surface of the semiconductor element (10) via a second conductive bonding member (52);
The second metal body (40) is bonded to the surface opposite to the surface on the semiconductor element (10) side via a third conductive bonding member (53), and serves as an electrode and a heat radiator. 3 metal bodies (30);
A reference terminal (T1, T2, T3, T4, T5) for monitoring the reference potential of the ground-side main electrode in the semiconductor element (10),
Almost the entire device is molded with resin (80),
Among the plurality of cell blocks (Tr) in the semiconductor element (10), cell blocks (Tr) other than the cell block (Tr) located on the outermost periphery of the semiconductor element (10) and the reference terminals (T1 to T5) ), And a semiconductor device adapted to take in a reference potential from the conduction part,
Said first conductive bonding member (51), said second conductive bonding member (52) and said third conductive bonding member (53) is a semiconductor device you being a Sn-based solder .
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