JP4048781B2

JP4048781B2 - Ｄ級増幅器

Info

Publication number: JP4048781B2
Application number: JP2002001276A
Authority: JP
Inventors: 久仁彦密岡; 正夫野呂
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-01-08
Filing date: 2002-01-08
Publication date: 2008-02-20
Anticipated expiration: 2022-01-08
Also published as: JP2003204590A

Description

【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をパルス信号に変換して電力増幅するＤ級増幅器（デジタルアンプ）に関し、特に電源の投入時または遮断時等に発生するいわゆるポップノイズを抑制するための技術に関する。
【０００２】
【従来の技術】
従来、音楽信号などのアナログ信号をパルス信号に変換して電力増幅するＤ級増幅器が知られている。このＤ級増幅器によれば、アナログ信号に応じたパルス幅を有するパルス信号が出力され、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ信号が得られる。Ｄ級増幅器は、シリコンチップ上に形成できるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００３】
図９に、Ｄ級増幅器を用いたオーディオ装置の構成例を示す。同図において、信号源ＳＩＧは、アナログ量の音楽信号の発生源であり、直流成分をカットするための入力コンデンサＣＩＮを介してＤ級増幅器ＤＡの入力端子ＴＩＮに接続される。Ｄ級増幅器ＤＡは、出力段側に現れる信号を入力段側に負帰還させることにより自走するように構成されたいわゆる自走式ＰＷＭ増幅器であり、自走により得られる発振信号成分をキャリア信号とし、このキャリア信号を音楽信号に基づきパルス幅変調してパルス信号を出力する。
【０００４】
Ｄ級増幅器ＤＡの出力段には、ＣＭＯＳ構成された一対のパワーＭＯＳトランジスタが設けられ、これらパワーＭＯＳトランジスタにより出力端子ＴＯＵＴを介してパルス信号を外部に出力する。出力端子ＴＯＵＴは、インダクタＬｏおよびコンデンサＣｏからなるローパスフィルタとリレーＲＬＹとを介してスピーカＳＰＫの一方の入力端子に接続され、このスピーカＳＰＫの他方の入力端子は接地される。
【０００５】
このように構成されたオーディオ装置によれば、Ｄ級増幅器ＤＡが信号源ＳＩＧからアナログ量の音楽信号を入力し、この音楽信号をパルス幅に反映させてデジタル量のパルス信号に変換される。Ｄ級増幅器ＤＡから出力されたパルス信号は、インダクタＬｏおよびコンデンサＣｏからなるローパスフィルタによりキャリア周波数成分が除去される。これによりパルス信号から音楽信号が抽出され、リレーＲＬＹを介してスピーカＳＰＫに供給される。
【０００６】
【発明が解決しようとする課題】
ところで、増幅器の電源投入時や電源遮断時等にいわゆるポップノイズが発生することが知られており、このポップノイズは、増幅器の入力部から出力部までの間に存在する各種の回路の動作状態が不安定となることに起因している。すなわち、Ｄ級増幅器の入力部から出力部に至る信号の伝達経路には遅延が存在するため、この伝達経路上の各回路の動作が安定するまでに時間を要する。この動作が不安定な状態では信号状態も不安定となり、この状態での信号がスピーカを駆動してポップノイズを発生させる。このポップノイズは、何の対策も講じられないと、大きなノイズとして現れ、スピーカを破壊することもある。
【０００７】
そこで、一般には、上述のポップノイズの発生を抑えるため、図９に示すように、Ｄ級増幅器ＤＡの出力端子ＴＯＵＴとスピーカＳＰＫの入力端子との間にリレーＲＬＹを設けている。このリレーＲＬＹをＤ級増幅器ＤＡの内部動作が安定するまで開放状態に制御し、スピーカＳＰＫに対する音楽信号の供給経路を遮断することにより、一時的にミュート状態に制御してポップノイズの発生を抑制している。
【０００８】
しかしながら、上述のポップノイズの発生を抑制するための従来技術によれば、リレーＲＬＹを用いてポップノイズの発生を確実に抑えるためには、Ｄ級増幅器ＤＡの内部動作が安定するまでリレーＲＬＹを長時間にわたって開放状態に維持し、ミュート状態を解除するまでに十分な待ち時間を要するという問題がある。特に、単一電源仕様の場合、周波数特性を改善するためには入力用のコンデンサＣＩＮの値を大きく設定する必要があり、このコンデンサＣＩＮの値を大きくすると、信号伝達経路上の遅延成分がますます増加し、ミュート状態を解除するまでの待ち時間をさらに延ばさなければならない。
また、Ｄ級増幅器自体は小型かつ安価に実現できるにもかかわらず、ミュート状態に制御するためのリレーＲＬＹが大型かつ高価であるため、Ｄ型増幅器のメリットが滅却され、オーディオ装置が大型化すると共に高価になるという問題もある。
【０００９】
この発明は、上記事情に鑑みてなされたもので、ミュート状態を解除するまでの待ち時間を有効に短縮することができ、リレーなどの大型で高価な部品を用いることなく、ポップノイズの発生を有効に抑えることができるＤ級増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明に係るＤ級増幅器は、電源投入の際に一時的にミュート状態となるように構成されたＤ級増幅器において、外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプ（例えばオペアンプＯＰＡに相当する構成要素）と、前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路（例えば変調回路ＭＯＤに相当する構成要素）と、前記変調回路により変調されたパルス信号を外部に出力する駆動回路（例えば駆動回路ＤＲＶに相当する構成要素）と、前記電源投入に応答して、前記基準電圧が現れるべきノードの電圧を該基準電圧とは異なる所定電圧に一時的に設定し、前記ノードの電圧を前記所定電圧から前記基準電圧に変化させる電圧設定回路（例えば電圧設定回路ＶＳＥＴに相当する構成要素）と、前記ノードの電圧が前記基準電圧に変化する過程において前記ノードの電圧と前記第２の信号の電圧とが略等しくなったときに前記ミュート状態を解除するミュート状態制御回路（例えばミュート状態制御回路ＭＣＴＬに相当する構成要素）と、を備えたことを特徴とする。
【００１１】
この発明の構成によれば、電圧設定回路により、基準電圧が現れるべきノードの電圧（即ち非反転入力端子の電圧）が所定電圧に設定される過程において、オペアンプの特性上、反転入力端子と非反転入力端子との間が仮想的に短絡された状態を維持するようにしてオペアンプが動作するため、非反転入力端子の電圧に追従してオペアンプの出力信号である第２の信号の電圧が変化する。
【００１２】
続いて、上記ノードの電圧が所定電圧に到達したあと、基準電圧に向けて変化を開始し、オペアンプの反転入力端子と非反転入力端子との間の電位差がゼロを維持するように第２の信号の電圧も変化を開始する。この第２の信号の電圧が変化する過程において、上記ノードの電圧と第２の信号の電圧とがクロスし、これらの電圧が略等しくなる場合が起こる。ミュート状態解除回路は、上記ノードの電圧と第２の信号の電圧とが略等しくなったときにミュート状態を解除する。
【００１３】
このとき、オペアンプの出力電圧である第２の信号の電圧は、その振幅の中心となる基準電圧が現れる上記ノードの電圧に略等しい状態となるから、見かけ上、無信号状態となる。このため、後段側に接続された変調回路および駆動回路も無信号状態となり、スピーカの一対の入力端子に供給される電圧が等しくなる結果、スピーカが駆動されない状態となる。従って、上記ノードの電圧と第２の信号の電圧とが略等しくなったときにミュート状態を解除しても、ポップノイズは発生しない。
【００１４】
また、上記ノードの電圧と第２の信号がクロスした後、第２の信号は、減衰振動しながら上記ノードの電圧と第１の信号の電圧と応じて決定される電圧に向けて安定するように変化する。この過程において第２の信号の振動周期は可聴範囲にはなく、従ってこの過程でもポップノイズは事実上発生しない。
よって、この発明の構成によれば、スピーカを駆動しない無信号状態に各部の回路動作を早期に安定させるので、ミュート状態を解除するまでの待ち時間を有効に短縮することが可能になる。
【００１５】
請求項２に記載された発明に係るＤ級増幅器は、請求項１に記載されたＤ級増幅器において、前記電圧設定回路が、前記電源と前記ノードとの間に電流経路が接続されたスイッチ回路（例えばスイッチ１０４および抵抗１０５からなるスイッチ回路に相当する構成要素）と、前記基準電圧が現れるべきノードの電圧と前記所定電圧とを比較し、前記ノードの電圧が前記所定電圧に到達したことを検出するためのノード電圧検出用のコンパレータ（例えばコンパレータ１０７に相当する構成要素）と、前記コンパレータの出力信号をセット端子に入力すると共に前記電源投入に応答して発生される所定の信号をリセット端子に入力し、リセット状態にあるときに前記スイッチ回路を閉状態に制御すると共にセット状態にあるときに前記スイッチ回路を開状態に制御するスイッチ制御用のセット・リセット型フリップフロップ（例えばセット・リセット型のフリップフロップ１０８に相当する構成要素）と、を備えたことを特徴とする。
【００１６】
この発明の構成によれば、スイッチ回路は電源の投入を受けて閉じる。スイッチ回路が閉じると、基準電圧が現れるべきノードが充電され、その電圧が所定の電圧に向けて変化する。そして、上記ノードの電圧が所定電圧を超えるとコンパレータの出力が反転し、上記ノードの電圧が所定電圧に到達したことが検出される。この検出結果を受けて、セット・リセット型のフリップフロップがセット状態に遷移してスイッチ回路を閉じる結果、上記所定のノードの電圧が基準電圧に向けて変化を開始する。従って、この構成によれば、電源投入に応答して、上記ノードの電圧を所定電圧に一時的に設定し、上記ノードの電圧を所定電圧から基準電圧に変化させることが可能になる。
【００１７】
請求項３に記載された発明に係るＤ級増幅器は、請求項２に記載されたＤ級増幅器において、前記ミュート状態制御回路が、前記基準電圧が現れるべきノードの電圧と前記第２の信号の電圧とを比較し、前記第２の信号の電圧が前記ノードの電圧に略等しくなったことを検出するための信号電圧検出用のコンパレータ（例えばコンパレータ２００に相当する構成要素）と、前記信号電圧検出用のコンパレータの出力信号をセット端子に入力すると共に前記スイッチ制御用のセット・リセット型フリップフロップの出力信号をリセット端子に入力し、リセット状態にあるときに前記駆動回路を非活性状態に制御すると共にセット状態にあるときに前記駆動回路を活性状態に制御する駆動回路制御用のセット・リセット型フリップフロップ（例えばセット・リセット型のフリップフロップ２０１に相当する構成要素）と、を備えたことを特徴とする。
【００１８】
この発明の構成によれば、第２の信号と上記ノードの電圧との大小関係に応じてコンパレータの出力信号が反転し、第２の信号の電圧が上記ノードの電圧に略等しくなったことが検出される。この検出結果を受けて、セット・リセット型のフリップフロップがセット状態となり駆動回路を活性状態に制御する。これによりミュート状態が解除される。従って、この構成によれば、上記ノードの電圧と第２の信号の電圧が略等しくなったときに、ミュート状態を解除することが可能になる。
【００１９】
請求項４に記載された発明に係るＤ級増幅器は、請求項３に記載されたＤ級増幅器において、前記駆動回路が、出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ４０５に相当する構成要素）と、前記出力端子をロウレベルに駆動するためのＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ４０６に相当する構成要素）と、駆動回路制御用のセット・リセット型フリップフロップがリセット状態にある場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記ＮＭＯＳトランジスタをオン状態とし、前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にある場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的にオン状態またはオフ状態とするゲート制御回路（例えば論理和ゲート回路４００，４０１からなるゲート回路に相当する構成要素）と、を備えたことを特徴とする。
【００２０】
この発明の構成によれば、駆動回路制御用のセット・リセット型フリップフロップがリセット状態の場合、ＮＭＯＳトランジスタがオン状態となり、一対の出力端子を共にロウレベルに駆動する。これにより、スピーカの一対の入力端子に同相の信号が供給され、一対の出力端子間にはスピーカを駆動するための電流が発生し得ない状態となる。従って、リレーを用いることなくミュート状態を実現することが可能になる。また、駆動回路制御用のセット・リセット型フリップフロップがセット状態に遷移し、ミュート状態が解除されると、変調回路の出力信号に応答してＰＭＯＳトランジスタとＮＭＯＳトランジスタとが相補的に導通し、パルス信号が出力される。
【００２１】
請求項５に記載された発明に係るＤ級増幅器は、請求項３に記載されたＤ級増幅器において、前記電源の電圧変動（例えば電圧低下）を検出する検出回路をさらに備え、前記駆動回路が、出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ４０５に相当する構成要素）と、前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ４０６に相当する構成要素）と、前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ４０７に相当する構成要素）と、前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にあり且つ前記検出回路が電圧の変動を検出していない場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的に導通状態を制御し、駆動回路制御用のセット・リセット型フリップフロップがリセット状態に変化した場合または前記検出回路により電圧の変動が検出された場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路（例えば論理和ゲート回路４００，４０１、論理積ゲート回路４０２、遅延回路４０３、インバータ４０４からなるゲート回路に相当する構成要素）と、を備えて構成されたことを特徴とする。
【００２２】
請求項６に記載された発明に係るＤ級増幅器は、請求項１ないし５の何れか１項に記載されたＤ級増幅器において、前記反転帰還型のオペアンプの反転入力端子と出力端子との間に、前記電圧設定回路の出力信号に基づき開閉するスイッチを設けたことを特徴とする。
請求項７に記載された発明に係るＤ級増幅器は、請求項５に記載されたＤ級増幅器において、前記検出回路の出力信号から高域成分を除去するローパスフィルタをさらに備えたことを特徴とする。
【００２３】
請求項８に記載された発明に係るＤ級増幅器は、外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプと、前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路と、前記変調回路により変調されたパルス信号を入力し、一対の出力端子を介して前記パルス信号の相補信号を外部に出力すると共に、ミュート時には強制的に前記一対の出力端子を共にロウレベルまたはハイレベルに駆動するＢＴＬ型の駆動回路と、を備えたことを特徴とする。
【００２４】
この発明の構成によれば、ミュート時には一対の出力端子を共にロウレベルまたはハイレベルに駆動し、スピーカの一対の入力端子に同相の信号を供給する。従って、一対の出力端子間にはスピーカを駆動するための電流が発生し得ず、リレーを用いることなくミュート状態を実現することが可能になる。しかも、例えば製品テストの一種であるショート試験の際に、一対の出力端子がショートされたとしても、これによるショート電流（大電流）が発生しない。
【００２５】
請求項９に記載された発明は、請求項８に記載されたＤ級増幅器において、前記駆動回路が、前記一対の出力端子のそれぞれに対し、前記出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタと、ミュート状態に設定するための所定の信号を受けて前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路と、を備えて構成されたことを特徴とする。
【００２６】
この発明の構成によれば、第１のＮＭＯＳトランジスタが一時的にオン状態となることにより、出力端子を早急にロウレベルに駆動する。そして、その後、第２のＮＭＯＳトランジスタがオン状態となって、ロウレベルを維持する。従って、ミュート状態において出力端子に外部から電圧が印加されたとしても、電流駆動能力が小さな第２のＮＭＯＳトランジスタのみがオン状態にあり、負荷を駆動するために電流駆動能力が確保されたＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタはオフ状態にあるから、これらのトランジスタを介して過大な電流が流れることはなく、この種の電流に起因したトラブルの発生を防止することが可能になる。
【００２７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
（実施の形態１）
図１に、この実施の形態１に係るＤ級増幅器ＤＡＭＰの構成および適用例を示す。同図において、信号源ＳＩＧは、接地電位（０Ｖ）を振幅の中心とする音楽信号（アナログ信号）の発生源である。この実施の形態１では、音楽信号をアナログ量の信号とするが、ディジタル量であってもよい。入力コンデンサＣＩＮは、信号源ＳＩＧが発生する音楽信号から直流成分を除去するためのものである。入力コンデンサＣＩＮにより直流成分が除去された信号は、音楽信号ＶＩＮ（第１の信号）としてＤ級増幅器ＤＡＭＰの入力端子ＴＩに与えられる。
【００２８】
Ｄ級増幅器ＤＡＭＰは、音楽信号ＶＩＮをパルスの幅に反映させてパルス信号に変換することにより音楽信号ＶＩＮを電力増幅するものであり、いわゆる自走式ＰＷＭ増幅器として構成されている。また、このＤ級増幅器ＤＡＭＰは、ＢＴＬ形式で負荷を駆動するように構成されており、一対の出力端子ＴＡ，ＴＢを備えている。さらに、このＤ級増幅器ＤＡＭＰには電源ＶＣＣと接地ＧＮＤが供給され、単一電源（ＶＣＣ）で動作するように構成されている。このＤ級増幅器ＤＡＭＰの詳細な構成については後述する。
【００２９】
Ｄ級増幅器ＤＡＭＰの一方の出力端子ＴＡは、インダクタＬＡおよびコンデンサＣＡからなるローパスフィルタを介してスピーカＳＰＫの一方の入力端子に接続され、他方の出力端子ＴＢは、インダクタＬＢおよびコンデンサＣＢからなるローパスフィルタを介してスピーカＳＰＫの他方の入力端子に接続される。これらローパスフィルタの定数は、出力端子ＴＡ，ＴＢを介してＤ級増幅器ＤＡＭＰから出力されるパルス信号からキャリア周波数成分を除去し、かつ音楽信号成分のみを通過させるように設定される。
【００３０】
ここで、上述のＤ級増幅器ＤＡＭＰの構成を説明する。
抵抗ＲＡ１，ＲＡ２およびオペアンプＯＰＡは、反転増幅器を構成し、Ｄ級増幅器ＤＡＭＰの入力段として機能する。抵抗ＲＡ１は、オペアンプＯＰＡの入力抵抗であり、その一端はオペアンプＯＰＡの反転入力部に接続され、その他端は入力端子ＴＩに接続される。抵抗ＲＡ２は、オペアンプＯＰＡの帰還抵抗であり、オペアンプＯＰＡの反転入力部と出力部との間に接続される。オペアンプＯＰＡの非反転入力部には、基準電圧ＶＲＥＦが与えられる。この基準電圧ＶＲＥＦは、後述する電圧設定回路ＶＳＥＴで発生され、外部端子ＴＲを介して外付けされたコンデンサＣＲＥＦで安定化されてオペアンプＯＰＡに供給される。
【００３１】
この実施の形態１では、抵抗ＲＡ１と抵抗ＲＡ２とをほぼ等しく設定し（即ち、ＲＡ１＝ＲＡ２）、オペアンプＯＰＡを主体として構成された反転増幅器の増幅度を「１」とする。従って、この反転増幅器は、接地電位を振幅の中心とする音楽信号ＶＩＮ（第１の信号）を、基準信号ＶＲＥＦを振幅の中心とする信号ＩＮＡ（第２の信号）に変換するレベルシフタとして機能する。ただし、信号ＶＩＮに対して信号ＩＮＡの位相は反転したものとなる。
【００３２】
上述のオペアンプＯＰＡの出力部には、抵抗ＲＢ１，ＲＢ２およびオペアンプＯＰＢからなる反転増幅器の入力部が接続される。抵抗ＲＢ１は、オペアンプＯＰＢの入力抵抗であり、上述のオペアンプＯＰＡの出力部とオペアンプＯＰＢの反転入力部の間に接続される。抵抗ＲＢ２は、オペアンプＯＰＢの帰還抵抗であり、オペアンプＯＰＢの反転入力部と出力部との間に接続される。オペアンプＯＰＢの非反転入力部には上述の基準電圧ＶＲＥＦが共通に与えられる。
【００３３】
ここでも抵抗ＲＢ１と抵抗ＲＢ２はほぼ等しいものとし（即ち、ＲＢ１＝ＲＢ２）、オペアンプＯＰＢを主体として構成された反転増幅器の増幅度を「１」とする。従って、音楽信号ＶＩＮは、基準電圧ＶＲＥＦを振幅の中心として互いに逆位相の関係にあるアナログ量の信号ＩＮＡおよび信号ＩＮＢに変換され、これら信号ＩＮＡ，ＩＮＢは変調回路ＭＯＤに与えられる。
【００３４】
変調回路ＭＯＤは、出力信号を負帰還させて自走（発振）することによりアナログ量の信号ＩＮＡ，ＩＮＢを１つのパルス信号に変換するものであり、このパルス信号の幅に信号ＩＮＡ，ＩＮＢの振幅成分を反映させる。駆動回路ＤＶＲは、変調回路ＭＯＤにより変調されたパルス信号をＢＴＬ形式で外部に出力するもので、互いに逆位相の関係にある一対のパルス信号を出力端子ＴＡ，ＴＢに出力する。これら変調回路ＭＯＤおよび駆動回路ＤＶＲの構成については後述する。
【００３５】
電圧設定回路ＶＳＥＴは、上述の基準電圧ＶＲＥＦを発生すると共に、この基準電圧ＶＲＥＦを一時的に所定電圧に設定するものである。ミュート状態制御回路ＭＣＴＬは、基準電圧ＶＲＥＦが現れるべきノードＱの電圧が、基準電圧ＶＲＥＦに変化する過程において信号ＩＮＡの電圧と略等しくなったときにミュート状態を解除するものである。
【００３６】
図２に電圧設定回路ＶＳＥＴの構成を示す。
同図において、抵抗１００，１０１，１０２，１０３は、電源ＶＣＣと接地ＧＮＤとの間にこの順に直列接続され、抵抗１０１と抵抗１０２との間のノードＰにＶＣＣ／２の電圧が現れるように各抵抗の値が設定されている。また、電源ＶＣＣと外部端子ＴＲとの間には、スイッチ１０４と抵抗１０５を直列接続してなるスイッチ回路（符号なし）が接続され、抵抗１０５と外部端子ＴＲとの間のノードＱと、上述のノードＰとの間には抵抗１０６が接続される。ここで、スイッチ１０４が閉じた状態では、抵抗１００と抵抗１０１との間のノードＲよりもノードＱの電圧が高くなり、スイッチ１０４が開いた状態では、これらのノードの電圧の大小関係が逆転するように、抵抗１０５および抵抗１０６の値が設定される。
【００３７】
上述のノードＱとノードＲとには、それぞれノード電圧検出用のコンパレータ１０７の非反転入力部と反転入力部とが接続される。このコンパレータ１０７の出力部は、セット・リセット型のフリップフロップ１０８のセット入力部に接続され、そのリセット入力部にはいわゆるパワーオンリセット信号ＰＯＲが与えられる。このパワーオンリセット信号ＰＯＲは、電源投入時にＤ級増幅器内部で発生されるパルス信号であって、回路の各部を初期化するために電源の立ち上がりを検出して生成されるものである。フリップフロップ１０８の出力信号は、制御信号ＳＥＱとしてスイッチ１０４の制御端子に与えられ、このスイッチ１０４を導通制御する。また、制御信号ＳＥＱは、後述するミュート状態制御回路ＭＣＴＬに供給され、その動作の制御に使用される。
【００３８】
図３に、ミュート状態制御回路ＭＣＴＬの構成を示す。
同図において、抵抗ＲＡ１，ＲＡ２、オペアンプＯＰＡ、コンデンサＣＲＥＦは、上述の図１に示すものである。ミュート状態制御回路ＭＣＴＬは、コンパレータ２００、セット・リセット型のフリップフロップ２０１、論理和ゲート回路２０２、およびスイッチ２０３から構成される。ここで、コンパレータ２００の非反転入力部は、基準電圧ＶＲＥＦが現れるノードＱ、即ちオペアンプＯＰＡの非反転入力部と、外部端子ＴＲとに接続され、反転入力部は、オペアンプＯＰＡの出力部に接続される。
【００３９】
フリップフロップ２０１のセット入力部にはコンパレータ２００の出力部が接続され、リセット入力部には上述の制御信号ＳＥＱが与えられる。このフリップフロップ２０１の出力部は負論理出力となっており、論理和ゲート回路２０２の入力部に接続される。この論理和ゲート回路２０２には、フリップフロップ２０１の出力信号の他、ミュート状態を制御するためのミュート制御信号ＭＵＴＥが外部より入力される。
【００４０】
図３では、論理和ゲート回路２０２に信号ＭＵＴ２も入力されているが、この信号は後述する実施の形態２で使用する信号であり、この実施の形態１では使用しない。従って、この実施の形態では、信号ＭＵＴ２はロウレベルに固定されているものとする。
論理和ゲート回路２０２の出力信号は、ミュート状態を制御するための制御信号ＭＵＴとして駆動回路ＤＲＶに与えられる。スイッチ２０３は、帰還用の抵抗ＲＡ２と並列に、オペアンプＯＰＡの出力部と反転入力部との間に接続され、上述の信号ＳＥＱに基づき導通制御される。
【００４１】
図４に、変調回路ＭＯＤおよび駆動回路ＤＲＶの構成を示す。
変調回路ＭＯＤは、差分積分回路３０と、コンパレータ３１と、抵抗ＲＩＮＡ，ＲＩＮＢ，ＲＮＦＡ，ＲＮＦＢから構成される。ここで、差動積分回路３０は、入力段をなすオペアンプＯＰＡ，ＯＰＢからのアナログ信号ＩＮＡ，ＩＮＢ及びＰＷＭ増幅器出力の帰還信号が入力される反転入力端子IN-および非反転入力端子IN+からなる一対の差動入力端子と、２つの積分信号を出力する非反転出力端子OUT+および反転出力端子OUT-からなる一対の差動出力端子とを備えた同相帰還型のオペアンプ３００と、オペアンプ３００の反転入力端子IN-と非反転出力端子OUT+との間に接続される積分用コンデンサ３０１と、オペアンプ３００の非反転入力端子IN+と反転出力端子OUT-との間に接続される積分用コンデンサ３０２とを有している。オペアンプ３００は、非反転出力端子OUT+および反転出力端子OUT-から、常に基準電圧ＶＲＥＦを基準とする差動出力信号のみを出力するように構成されている。
【００４２】
また、コンパレータ３１は、抵抗３１１，３１２，３１３，３１４と、オペアンプ３１０とからなり、オペアンプ３１０の非反転入力端子は抵抗３１２を介して差動積分回路３０におけるオペアンプ３００の非反転出力端子OUT+に接続され、オペアンプ３１０の反転入力端子は抵抗３１４を介して差動積分回路３０におけるオペアンプ３００の反転出力端子OUT-に接続されている。
さらに、オペアンプ３１０の非反転入力端子は抵抗３１１を介して後述する駆動回路ＤＲＶの一方の出力端に接続され、かつオペアンプ３１０の反転入力端子は抵抗３１３を介して駆動回路ＤＲＶの他方の出力端に接続され、２つの差動入力端子に正帰還がかけられ、ヒステリシス特性を有するコンパレータ３１を構成している。
【００４３】
駆動回路ＤＲＶは、インバータ３２，３３と、出力バッファ回路４０，４１とからなる。上述の変調回路ＭＯＤの出力信号はインバータ３２の入力部に与えられ、このインバータ３２の出力信号は出力バッファ回路４０に与えられると共にインバータ３３で反転されて出力バッファ回路４１に与えられる。即ち、変調回路ＭＯＤから出力されるパルス信号と逆位相のパルス信号が出力バッファ回路４０に与えられ、同位相のパルス信号が出力バッファ回路４１に与えられる。
【００４４】
出力バッファ回路４０は、論理和ゲート回路４００，４０１、論理積ゲート回路４０２、遅延回路４０３、インバータ４０４、ＰＭＯＳトランジスタ４０５、ＮＭＯＳトランジスタ４０６，４０７から構成される。ここで、ＰＭＯＳトランジスタ４０５およびＮＭＯＳトランジスタ４０６の各電流駆動能力は、出力端子に接続された負荷を十分に駆動し得るように設定され、ＮＭＯＳトランジスタ４０７の電流駆動能力は、出力端子ＴＡをロウレベルに維持し得る限度において小さく設定されている。ここで、ＮＭＯＳトランジスタ４０７のオン抵抗値は、例えば、ＮＭＯＳトランジスタ４０６のオン抵抗値よりも１桁ないし２桁ほど大きな値に設定され、望ましくはＮＭＯＳトランジスタ４０６のオン抵抗値の３０〜７０倍程度の値に設定される。
【００４５】
論理和ゲート回路４００，４０１の入力部にはインバータ３２の出力信号と上述の制御信号ＭＵＴが共通に与えられ、論理和ゲート回路４００の出力部はＰＭＯＳトランジスタ４０５のゲートに接続される。論理積ゲート回路４０２の一方の入力部には論理和ゲート回路４０１の出力部が接続され、他方の入力部には、上述の制御信号ＭＵＴが遅延回路４０３およびインバータ４０４を介して与えられる。
【００４６】
ＮＭＯＳトランジスタ４０６のゲートには論理積ゲート回路４０２の出力部が接続され、ＮＭＯＳトランジスタ４０７のゲートには遅延回路４０３の出力部が接続される。ＰＭＯＳトランジスタ４０５のソースは電源ＶＣＣに接続され、そのドレインはＮＭＯＳトランジスタ４０６，４０７のドレインに接続される。これらＮＭＯＳトランジスタ４０６，４０７のソースは共に接地される。ＭＯＳトランジスタ４０５のドレインとＮＭＯＳトランジスタ４０６，４０７のドレインとの接続点は出力端子ＴＡに接続される。
【００４７】
上述の論理和ゲート回路４００，４０１、論理積ゲート回路４０２、遅延回路４０３、インバータ４０４は、ＰＭＯＳトランジスタ４０５、ＮＭＯＳトランジスタ４０６，４０７を導通制御するためのゲート回路を構成する。
出力バッファ回路４１は、上述の出力バッファ回路４０と同様に構成される。ただし、入力部には変調回路ＭＯＤが出力するパルス信号と同位相のパルス信号がインバータ３３から入力され、出力部は出力端子ＴＢに接続される。
【００４８】
出力バッファ回路４０の出力端は、第１の帰還回路としての帰還用抵抗ＲＮＦＡを介して差動積分回路３０におけるオペアンプ３００の反転入力端子IN-に接続され、出力バッファ回路４１の出力端は第２の帰還回路としての帰還用抵抗ＲＮＦＢを介して差動積分回路３０におけるオペアンプ３００の非反転入力端子IN+に接続されている。また、オペアンプ３００の反転入力端子IN-は入力抵抗ＲＩＮＡを介して図１に示すオペアンプＯＰＡの出力部に接続され、オペアンプ３００の非反転入力端子IN+は入力抵抗ＲＩＮＢを介して同図に示すオペアンプＯＰＢの出力部に接続される。
【００４９】
(動作の説明）
以下、この実施の形態１の動作について、一般的な増幅動作を説明した後、本発明の特徴である電源の投入時におけるミュート制御動作を説明する。
Ａ．増幅動作
図１に示す構成において、信号源ＳＩＧより入力コンデンサＣＩＮを介して音楽信号ＶＩＮがＤ級増幅器ＤＡＭＰの入力端子ＴＩに与えられると、抵抗ＲＡ１，ＲＡ２およびオペアンプＯＰＡからなる反転増幅器は、接地電圧（０Ｖ）を振幅の中心とする音楽信号ＶＩＮを基準電圧ＶＲＥＦ分だけシフトさせ、基準電圧ＶＲＥＦを振幅の中心とする信号ＩＮＡを生成し、これを変調回路ＭＯＤに与える。この信号ＩＮＡは、抵抗ＲＢ１，ＲＢ２およびオペアンプＯＰＢからなる反転増幅器により反転され、信号ＩＮＢとして変調回路ＭＯＤに与えられる。
【００５０】
続いて、図４に示す構成において、信号ＩＮＡ，ＩＮＢが入力抵抗ＲＩＮＡ，ＲＩＮＢを介してオペアンプ３００の反転入力端子IN-、非反転入力端子IN+に入力されるとともに、オペアンプ３００の反転入力端子IN-、非反転入力端子IN+にはそれぞれ、帰還用抵抗ＲＮＦＡ，ＲＮＦＢを介して出力バッファ回路４０，４１の出力信号の一部が負帰還される。
【００５１】
差動積分回路３０では、信号ＩＮＡと帰還用抵抗ＲＮＦＡを介して負帰還される出力バッファ回路４０の出力信号（スイッチング信号）との差分と、信号ＩＮＢと帰還用抵抗ＲＮＦＢを介して負帰還される出力バッファ回路４１の出力信号（スイッチング信号）との差分との差を等価的に積分し、互いに極性の異なる２つの積分信号をコンパレータ３１０に出力する。コンパレータ３１０では、オペアンプ３００より入力された２つの積分信号を比較し、信号ＩＮＡ，ＩＮＢに応じたパルス幅を有する２値のＰＷＭ信号に変換する。
【００５２】
コンパレータ３１０から出力されるＰＷＭ信号は駆動回路ＤＲＶを構成するインバータ３２に入力される。インバータ３２は、ＰＷＭ信号を反転させて出力バッファ回路４０に与える。出力バッファ回路４０は、ＰＷＭ信号の反転信号に基づき動作してパルス信号Ｖ３ａを出力端子ＴＡに出力する。また、ＰＷＭ信号はインバータ３２，３３を介して出力バッファ回路４１に入力され、出力バッファ回路４１は、ＰＷＭ信号の同相信号に基づき動作してパルス信号Ｖ３ｂを出力端子ＴＢに出力する。これと同時に、出力バッファ回路４０、４１の出力信号Ｖ３ａ，Ｖ３ｂは、帰還用抵抗ＲＮＦＡ，ＲＮＦＢを介して差動積分回路３０を構成するオペアンプ３００の反転入力端子IN-、非反転入力端子IN+に、それぞれ負帰還され、これにより自走状態となる。
【００５３】
図５に、自走状態にある場合のオペアンプ３００の出力に現れる信号Ｖ１ａと、コンパレータ３１０の入力部に現れる信号Ｖ２ａと、駆動回路ＤＲＶの出力信号Ｖ３ａの各波形を示す。なお、信号Ｖ１ｂ、信号Ｖ２ｂ、信号Ｖ３ｂについては記載されていないが、信号Ｖ１ａ、信号Ｖ２ａ、信号Ｖ３ａに対して逆位相の信号波形になる。同図に示すように、オペアンプ３００の出力信号Ｖ１ａは三角波状の電圧波形となり、パルス信号Ｖ３ａのパルス幅は信号Ｖ１ａの位相に応じたものとなる。
【００５４】
ここで、信号ＶＩＮが入力されない状態、即ち信号ＶＩＮが０Ｖに固定された状態では、図５（ａ）に示すように、パルス信号Ｖ３ａのデューティは５０％となる。これに対し、信号ＶＩＮが入力された状態では、図５（ｂ）に示すように、信号ＶＩＮの振幅に応じて信号Ｖ１ａの位相が変化し、信号Ｖ３ａのデューティが変化する。即ちパルス信号Ｖ３ａのパルス幅が音楽信号ＶＩＮの振幅に応じて変調される。同様に、音楽信号ＶＩＮにより変調された信号Ｖ３ｂを得る。
【００５５】
出力バッファ回路４０の出力信号Ｖ３ａは、インダクタンスＬＡ、コンデンサＣＡからなるローパスフィルタを介して、スピーカＳＰＫの一方の入力端子に出力され、出力バッファ回路４１の出力信号Ｖ３ｂは、インダクタンスＬＢ、コンデンサＣＢからなるローパスフィルタを介して、スピーカＳＰＫの他方の入力端子に出力される。このとき、自走によるキャリア周波数成分がローパスフィルタにより除去されて音楽信号成分のみがＢＴＬ形式でスピーカＳＰＫに供給される。以上で、電力増幅動作を説明した。
【００５６】
Ｂ．ミュート制御動作（電源投入時）
図６に示す波形図を参照して、電源ＶＣＣの投入時におけるミュート制御動作を説明する。電源ＶＣＣが投入される前の初期状態では、図２において、電源ＶＣＣの電圧は接地電圧に概ね等しい状態にあり、スイッチ１０４は開いた状態にある。この初期状態から図６に示す時刻ｔ０において電源ＶＣＣが投入されると、増幅器内部の図示しない所定回路により電源ＶＣＣの投入が検出され、パワーオンリセット信号ＰＯＲが発生される。このパワーオンリセット信号ＰＯＲを受けて、図２に示すフリップフロップ１０８がリセット状態となり、信号ＳＥＱがロウレベルとなる。そして、ロウレベルの信号ＳＥＱを受けて、図３に示すフリップフロップ２０１がリセット状態となり、同図に示すミュート状態制御回路ＭＣＴＬから信号ＭＵＴとしてハイレベルが出力される。
【００５７】
ハイレベルとなった信号ＭＵＴを受けて、図４に示す出力バッファ回路４０では、論理和ゲート回路４００が出力信号Ｓ４００としてハイレベルをＰＭＯＳトランジスタ４０５のゲートに出力し、ＰＭＯＳトランジスタ４０５をオフ状態とする。また、同じく信号ＭＵＴを入力する論理和ゲート回路４０１はハイレベルを論理積ゲート回路４０２の一方の入力部に出力する。この論理積ゲート回路４０２の他方の入力部には、遅延回路４０３およびインバータ４０４を介して信号ＭＵＴの反転信号が与えられ、論理積ゲート回路４０２が出力信号Ｓ４０２としてロウレベルを出力する。
【００５８】
ここで、ＮＭＯＳトランジスタ４０６は、信号ＭＵＴがハイレベルになってから遅延回路４０３の遅延時間に相当する一定時間が経過するまでオン状態となり、その後にオフ状態に移行する。これにより、出力端子ＴＡをロウレベルに駆動する。また、ＮＭＯＳトランジスタ４０６がオフ状態になるタイミングに合わせて、遅延回路４０３の出力信号をゲートで受けるＮＭＯＳトランジスタ４０７がオン状態になり、出力端子ＴＡをロウレベルに維持する。出力バッファ回路４１も同様に動作し、ハイレベルの信号ＭＵＴを受けて出力端子ＴＢをロウレベルに駆動して維持する。このように、電源が投入された直後には、出力端子ＴＡ，ＴＢが共にロウレベルに駆動され、ミュート状態となる。
【００５９】
上述の動作と並行して、図２において、フリップフロップ１０８がリセット状態になると、スイッチ１０４が閉じられ、これによりスイッチ１０４および抵抗１０５を介してコンデンサＣＲＥＦが充電され、ノードＱの電圧が徐々に上昇する。このとき、電源ＶＣＣの上昇に伴ってノードＰの電圧も上昇するが、コンデンサＣＲＥＦが接続されたノードＱよりも、ノードＰの電圧の上昇速度が速いため、ノードＰの電圧がノードＱの電圧よりも高い状態に維持される。この状態では、コンパレータ１０７の出力はロウレベルとなり、フリップフロップ１０８はリセット状態となる。
【００６０】
このようにノードＱの電圧が上昇すると、図３において、オペアンプＯＰＡの反転入力部と非反転入力部とが略ゼロ（仮想短絡）となるように信号ＩＮＡの電圧が応答する結果、図６に示すようにノードＱの電圧と共に信号ＩＮＡが上昇する。即ち、いま制御信号ＳＥＱによりスイッチ２０３は閉じた状態にあるので、オペアンプＯＰＡの反転入力部と出力部とが同電位とされ、従ってオペアンプＯＰＡの出力信号である信号ＩＮＡは、反転入力部と仮想短絡された非反転入力部に与えられるノードＱの電圧と共に上昇する。これにより、電源投入時に、基準電圧ＶＲＥＦを与えるノードＱの電圧と、入力信号である音楽信号ＶＩＮとの関係を一定に保ち、これらの関係が不安定になることに起因するポップノイズの発生が抑制された信号状態となる。
【００６１】
そして、図２においてノードＱの電圧がノードＰの電圧（図６に示す所定電圧に相当する電圧）を越えると、コンパレータ１０７がハイレベルを出力し、これをセット入力部で受けるフリップフロップ１０８がセット状態になり、信号ＳＥＱとしてハイレベルを出力する。これを受けてスイッチ１０４が開き、コンデンサＣＲＥＦの充電が停止する。この結果、図６に示す時刻ｔ１において、ノードＰの電圧が、抵抗１００，１０１，１０２，１０３によって分圧して得られる基準電圧ＶＲＥＦに向かって安定するように降下を開始し、これによりノードＱの電圧も基準電圧ＶＲＥＦに向かって安定するように降下を開始する。
【００６２】
また、信号ＳＥＱがハイレベルになると、図３において、スイッチ２０３が開いた状態になり、帰還用の抵抗ＲＡ２が顕在化するため、オペアンプＯＰＡの非反転入力部と反転入力部とが等電位（仮想短絡状態）を維持するように信号ＩＮＡが応答する。この結果、信号ＩＮＡの電圧が瞬時的に上昇し、その後、降下を開始する。この降下の過程において、図６に示す時刻ｔ２においてノードＱの電圧と信号ＩＮＡとがクロスし、これらが略同電圧となる場合が起こる。この場合、見かけ上、信号ＩＮＡが、その振幅の中心となるべき基準電圧が現れるノードＱの電圧に等しくなるから、オペアンプＯＰＡはいわば無信号状態となる。従って、この信号ＩＮＡを入力する後段側の回路も無信号状態となり、この状態では、スピーカＳＰＫが駆動されることはない。
【００６３】
そして、信号ＩＮＡの電圧がノードＱの電圧をクロスして、信号ＩＮＡの電圧がノードＱの電圧よりも低くなると、コンパレータ２００がハイレベルを出力し、これをセット入力部で受けるフリップフロップ２０１がセット状態に移行する。これにより論理和ゲート回路２０２から出力される信号ＭＵＴがロウレベルになり、これを受けて図４に示す駆動回路ＤＲＶが活性状態になり、ミュート状態が解除される。この後、信号ＩＮＡは減衰振動しながら、ノードＱの電圧に漸近し、最終的には基準電圧ＶＲＥＦに安定する。ここで、信号ＩＮＡの振動周期は可聴範囲にないので、仮に信号ＩＮＡの減衰振動に伴ってスピーカＳＰＫを駆動する信号成分が発生したとしても、ポップノイズとしては顕在化しない。
以上説明したように、電源投入時には早期に回路状態を無信号状態に安定化させることが可能となり、ミュートを解除する時期を早めることが可能になる。
なお、この実施の形態１では、コンパレータ２００を用いてノードＱの電圧と信号ＩＮＡとを比較するものとしている都合上、信号ＩＮＡがノードＱの電圧よりも低くなった場合にミュート状態を解除するものとしているが、このことは、事実上、信号ＩＮＡとノードＱの電圧とが等しくなったことを検出してミュートを解除することを意味している。もちろん、コンパレータ２００に代えて、信号ＩＮＡとノードＱの電圧とが等しくなったことを直接的に検出する手段を用いてもよい。
【００６４】
（実施の形態２）
次に、この発明の実施の形態２を説明する。
上述の実施の形態１では、電源投入時に発生するポップノイズを抑制するものとしたが、この実施の形態２では、さらに電源遮断時や電源電圧が急激に変化した際に発生するポップノイズを抑制する。
この実施の形態２に係るＤ級増幅器は、上述の実施の形態１の構成において、図１および図２に示す電圧設定回路ＶＳＥＴに代え、図７に示す電圧設定回路ＶＳＥＴ２を備える。図７において、図２に示す要素と共通する要素には同一符号を付す。
【００６５】
ここで、電圧設定回路ＶＳＥＴ２は、上述の実施の形態１に係る電圧設定回路ＶＳＥＴの構成に加え、コンパレータ５００，５０１、論理和ゲート回路５０２、ローパスフィルタ５０３をさらに備える。コンパレータ５００の非反転入力部は抵抗１０２と抵抗１０３との接続点であるノードＳに接続され、その反転入力部はノードＱに接続される。コンパレータ５０１の非反転入力部には基準電圧ＶＲＥＦ２が印加され、その反転入力部はノードＰに接続される。基準電圧ＶＲＥＦ２は、電源電圧が低下したことを判定するための基準を与えるもので、例えばバンドギャップ型の基準電圧発生回路を用いて生成される。ここで、抵抗１００，１０１，１０２，１０３，１０６、キャパシタＣＲＥＦ、およびコンパレータ１０７，５００，５０１は、電源Ｖｃｃの電圧変動を検出するための検出回路を構成する。
【００６６】
コンパレータ１０７，５００，５０１の出力部は、論理和ゲート回路５０２の入力部に接続され、この論理和ゲート回路５０２の出力部はローパスフィルタ５０３の入力部に接続される。ローパスフィルタ５０３の出力部に現れる信号は、ミュート状態を制御するための信号ＭＵＴ２とされ、上述の実施の形態１に係る信号ＭＵＴに代えて図４に示す出力バッファ回路４０，４１に供給される。
【００６７】
以下、この実施の形態２の動作を説明する。
この実施の形態２では、コンパレータ１０７，５００，５０１により電源状態を検出し、電源ＶＣＣの電圧が急激に変化した場合や一定レベル以下に低下した場合に駆動回路ＤＲＶをミュート状態に制御する。即ち、コンパレータ１０７は、上述の実施の形態１において説明したように、電源投入時にノードＱの電圧が所定電圧に到達したことを検出するものであると共に、電源電圧の急激な降下を検出するものとして機能する。また、コンパレータ５００は、電源電圧の急激な上昇を検出するものとして機能する。さらに、コンパレータ５０１は、電源電圧が一定レベル（基準電圧ＶＲＥＦ２）以下にあることを検出するものとして機能する。以下、順に説明する。
【００６８】
まず、電源ＶＣＣが規定の電源電圧（５Ｖ）にある場合、ノードＱの電圧がノードＲの電圧よりも低くなり、コンパレータ１０７がロウレベルを出力する。また、ノードＱの電圧はノードＳの電圧よりも高くなり、コンパレータ５００がロウレベルを出力する。さらに、ノードＰの電圧が基準電圧ＶＲＥＦ２よりも高くなり、コンパレータ５０１がロウレベルを出力する。即ち、電源ＶＣＣが規定の電圧にある場合、コンパレータ１０７，５００，５０１の何れもロウレベルを出力する。
【００６９】
この状態から電源ＶＣＣの電圧が急激に低下した場合、電源ＶＣＣの低下に伴ってノードＰ，Ｒの電圧も低下するが、ノードＱにはコンデンサＣＲＥＦが接続されているため、ノードＲの電圧がノードＱの電圧よりも速く低下してノードＱの電圧よりも低くなる状態が発生する。このため、ノードＱおよびノードＲに非反転入力部および反転入力部がそれぞれ接続されたコンパレータ１０７の出力信号がハイレベルとなり、信号ＭＵＴ２がハイレベルとなる。
【００７０】
また、電源ＶＣＣが規定の電圧から急激に上昇した場合には、ノードＱの電圧とノードＳの電圧が上昇するが、ノードＱにはコンデンサＣＲＥＦが接続されているため、この時定数によりノードＱの電圧の上昇が緩慢になり、ノードＳの電圧がノードＱの電圧よりも速く上昇してノードＱの電圧よりも高くなる状態が発生する。このため、ノードＱおよびノードＳに反転入力部および非反転入力部がそれぞれ接続されたコンパレータ５００の出力信号がハイレベルとなり、信号ＭＵＴ２がハイレベルとなる。
【００７１】
さらに、電源ＶＣＣの電圧が緩やかに低下した場合、コンデンサＣＲＥＦによる時定数が顕在化しないため、ノードＱとノードＲ，Ｓとの電圧の大小関係が、電源ＶＣＣが規定電圧にあるときと同様の関係に維持される。従って、上述のコンパレータ１０７，５００によっては電源ＶＣＣの変化を検出できない。そこで、この場合には、コンパレータ５０１がノードＰと基準電圧ＶＲＥＦ２とを比較し、ノードＰの電圧が基準電圧ＶＲＥＦ２を下回った場合にハイレベルを出力する。従って、信号ＭＵＴ２がハイレベルとなり、駆動回路ＤＲＶがミュート状態に制御される。
【００７２】
このように、電源ＶＣＣが急激に変化した場合や一定レベル以下に低下した場合には、コンパレータ１０７，５００，５０１がハイレベルを出力する結果、信号ＭＵＴ２がハイレベルとなる。そして、ハイレベルの信号ＭＵＴ２を受けて図４に示す駆動回路ＤＲＶをなす出力バッファ回路４０，４１が出力端子ＴＡ，ＴＢにそれぞれロウレベルを出力し、ミュート状態となる。
【００７３】
ここで、電源ＶＣＣの電圧変化が一時的であり、コンパレータ１０７，５００，５０１の出力信号がハイレベルに変化しても短時間でロウレベルに回復する場合にはポップノイズはそもそも発生しない。そこでこのような場合には、図７においてローパスフィルタ５０３により論理和ゲート回路５０２の出力信号の通過が阻止され、信号ＭＵＴ２がロウレベルに維持される。従って、必要以上に駆動回路をミュート状態に制御することがなくなり、回路動作が安定化する。このように、ローパスフィルタ５０３を設けることにより、不要な制御動作が抑制され、電源ＶＣＣが一定時間以上にわたって変化している状態にある場合や、電源ＶＣＣが一定電圧（基準電圧ＶＲＥＦ２）以下に低下した状態が一定時間以上にわたって続いている場合にのみミュート状態の制御が行われる。
【００７４】
次に、図８を参照して、ハイレベルの信号ＭＵＴ２を受けた場合の出力バッファ回路４０，４１のミュート動作を説明する。なお、説明の便宜上、駆動回路ＤＲＶを構成するインバータ３２の出力信号はロウレベルに固定されているものとする。
先ず、信号ＭＵＴ２（信号ＭＵＴに相当する信号）がロウレベルにある場合、論理和ゲート回路４００の出力信号Ｓ４００がロウレベル、論理積ゲート回路４０２の出力信号Ｓ４０２がロウレベル、遅延回路４０３の出力信号Ｓ４０３がロウレベルにある。従って、この場合、ＰＭＯＳトランジスタ４０５がオン状態、ＮＭＯＳトランジスタ４０６がオフ状態、ＮＭＯＳトランジスタ４０７がオフ状態にあり、ＰＭＯＳトランジスタ４０５により出力端子ＴＡがハイレベルに駆動されている状態にある。
【００７５】
この状態から信号ＭＵＴ２がハイレベルに遷移すると、これを受けて論理和ゲート回路４００の出力信号Ｓ４００がハイレベルになり、ＰＭＯＳトランジスタ４０５がオフ状態となる。また、ハイレベルの信号ＭＵＴ２を受けて論理和ゲート回路４０１の出力信号がハイレベルになる。このとき、遅延回路４０３の出力信号Ｓ４０３はその遅延時間分だけロウレベルを維持するため、これを入力するインバータ４０４の出力信号は、遅延回路４０３の遅延時間分だけハイレベルを維持する。従って、論理積ゲート回路４０２の出力信号Ｓ４０２は、論理和ゲート回路４０１の出力信号がハイレベルになると、これに応答してハイレベルとなり、ＮＭＯＳトランジスタ４０６がオン状態となって信号Ｖａ３がロウレベルになる。
【００７６】
そして、遅延回路４０３の出力信号Ｓ４０３がハイレベルになると、これに応答してインバータ４０４の出力信号がロウレベルとなり、論理積ゲート回路４０２の出力信号Ｓ４０２はロウレベルとなってＮＭＯＳトランジスタ４０６がオフ状態となる。また、ＮＭＯＳトランジスタ４０６がオフ状態になるタイミングで、ハイレベルの信号Ｓ４０３を受けてＮＭＯＳトランジスタ４０７がオン状態となる。従って、信号ＭＵＴ２がロウレベルからハイレベルに遷移した場合、ＰＭＯＳトランジスタ４０５がオフ状態に固定されると共に、ＮＭＯＳトランジスタ４０６が一時的にオン状態となり、ロウレベルの信号Ｖ３ａが出力端子ＴＡに出力される。その後ＮＭＯＳトランジスタ４０７がオン状態となり、信号Ｖ３ａをロウレベルに維持する。出力バッファ回路４１も同様に動作して、ロウレベルの信号Ｖ３ｂが出力端子ＴＢに出力される。
【００７７】
このように、図４に示す駆動回路ＤＲＶをなす出力バッファ回路４０，４１は、ハイレベルの信号ＭＵＴ２を受けて出力端子ＴＡ，ＴＢにロウレベルを出力する。このため、図１において、出力端子ＴＡ，ＴＢに接続されるインダクタＬＡ，ＬＢの一端側が強制的に接地電圧（０Ｖ）に固定され、スピーカＳＰＫ側の一対の入力端子間の電位差が０Ｖに固定される。また、電源の遮断時に電源電圧が変化し、基準電圧ＶＲＥＦと入力信号のバランスがくずれた場合、ポップノイズが発生するよりも早く駆動回路ＤＲＶが非活性化され、ミュート状態となる。したがって、スピーカＳＰＫは、電源が遮断されると即座に駆動され得ない状態に制御され、ポップノイズなどの異音を発生させることなくミュート状態となる。
【００７８】
以上、この発明の一実施形態を説明したが、この発明は、上述の実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。例えば、上述の実施の形態では、単一電源（５Ｖ）で動作するものとし、基準電圧ＶＲＥＦを電源ＶＣＣの２分の１に設定したが、これに限定されることなく、接地電圧を中点電圧としする正電源と負電源との２系統の電源供給を受けて動作するように構成した場合にも本発明を適用することが可能である。この場合、基準電圧ＶＲＥＦを接地電圧（０Ｖ）に設定すればよい。
【００７９】
また、上述の実施の形態では、ノードＱの電圧と信号ＩＮＡとがクロスしたとき、即ちノードＱの電圧と信号ＩＮＡの電圧とが略等しくなったときにミュート状態を解除するものとしたが、必要に応じて、ノードＱの電圧と信号ＩＮＡとがクロスした後にミュート状態を解除するものとしてもよい。
さらに、ＮＭＯＳトランジスタ４０７を備え、ＮＭＯＳトランジスタ４０６を一時的にオン状態に駆動した後、ＮＭＯＳトランジスタ４０７により出力端子をロウレベルに維持するものとしたが、必要に応じてＮＭＯＳトランジスタ４０７を省き、単にＰＭＯＳトランジスタ４０５とＮＭＯＳトランジスタ４０６を相補的に導通制御するものとしてもよい。この場合、図４において、論理和ゲート回路４０１の出力部を直接的にＮＭＯＳトランジスタ４０６のゲートに接続すればよい。
【００８０】
【発明の効果】
以上説明したように、この発明によれば、第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力して第２の信号を出力する反転帰還型のオペアンプと、前記第２の信号をパルス信号に変調する変調回路と、前記変調されたパルス信号を外部に出力する駆動回路と、電源投入に応答して、前記基準電圧が現れるべきノードの電圧を所定電圧に一時的に設定する電圧設定回路と、前記ノードの電圧が前記第２の信号の電圧と略等しくなったときにミュート状態を解除するミュート状態制御回路とを備えたので、ミュート状態を解除するまでの待ち時間を有効に短縮することができ、リレーなどの大型で高価な部品を用いることなく、ポップノイズの発生を有効に抑えることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るＤ級増幅器の構成および適用例を説明するための構成図である。
【図２】この発明の実施の形態１に係る電圧設定回路の構成を示す回路図である。
【図３】この発明の実施の形態１に係るミュート状態制御回路の構成を示す回路図である。
【図４】この発明の実施の形態１に係る変調回路と駆動回路の構成を示す回路図である。
【図５】この発明の実施の形態１に係るＤ級増幅器の増幅動作を説明するための波形図である。
【図６】この発明の実施の形態１に係るＤ級増幅器のミュート制御動作（電源投入時）を説明するための波形図である。
【図７】この発明の実施の形態２に係る電圧設定回路の構成を示す回路図である。
【図８】この発明の実施の形態２に係るＤ級増幅器のミュート制御動作（電源遮断時）を説明するための波形図である。
【図９】従来技術に係るＤ級増幅器の構成を説明するための図である。
【符号の説明】
ＳＩＧ：信号源、ＣＩＮ：コンデンサ、ＤＡＭＰ：Ｄ級増幅器、ＲＡ１，ＲＡ２，ＲＢ１，ＲＢ２：抵抗、ＯＰＡ，ＯＰＢ：オペアンプ、ＭＯＤ：変調回路、ＤＲＶ：駆動回路、ＶＳＥＴ、ＶＳＥＴ２：電圧設定回路、ＭＣＴＬ：ミュート状態制御回路、ＣＲＥＦ：コンデンサ、ＴＩ：入力端子、ＴＡ，ＴＢ：出力端子、ＬＡ，ＬＢ：インダクタ、ＣＡ，ＣＢ：コンデンサ、ＳＰＫ：スピーカ、３０：差動積分回路、３１：コンパレータ、３２，３３：インバータ、１０４：スイッチ、１００〜１０５：抵抗、１０７：コンパレータ、１０８：セット・リセット型のフリップフロップ、２００：コンパレータ、２０１：セット・リセット型のフリップフロップ、２０２：論理積ゲート回路、２０３：スイッチ、４００，４０１：論理和ゲート回路、４０２：論理積ゲート回路、４０３：遅延回路、４０４：インバータ、４０５：ＰＭＯＳトランジスタ、４０６，４０７：ＮＭＯＳトランジスタ、５００，５０１：コンパレータ、５０２：セット・リセット型のフリップフロップ、５０３：ローパスフィルタ。

Claims

電源投入の際に一時的にミュート状態となるように構成されたＤ級増幅器において、
外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプと、
前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路と、
前記変調回路により変調されたパルス信号を外部に出力する駆動回路と、
前記電源投入に応答して、前記基準電圧が現れるべきノードの電圧を該基準電圧とは異なる所定電圧に一時的に設定し、前記ノードの電圧を前記所定電圧から前記基準電圧に変化させる電圧設定回路と、
前記ノードの電圧が前記基準電圧に変化する過程において前記ノードの電圧と前記第２の信号の電圧とが略等しくなったときに前記ミュート状態を解除するミュート状態制御回路と、
を備えたことを特徴とするＤ級増幅器。
前記電圧設定回路が、
前記電源と前記ノードとの間に電流経路が接続されたスイッチ回路と、
前記基準電圧が現れるべきノードの電圧と前記所定電圧とを比較し、前記ノードの電圧が前記所定電圧に到達したことを検出するためのノード電圧検出用のコンパレータと、
前記コンパレータの出力信号をセット端子に入力すると共に前記電源投入に応答して発生される所定の信号をリセット端子に入力し、リセット状態にあるときに前記スイッチ回路を閉状態に制御すると共にセット状態にあるときに前記スイッチ回路を開状態に制御するスイッチ制御用のセット・リセット型フリップフロップと、
を備えたことを特徴とする請求項１に記載されたＤ級増幅器。
前記ミュート状態制御回路が、
前記基準電圧が現れるべきノードの電圧と前記第２の信号の電圧とを比較し、前記第２の信号の電圧が前記ノードの電圧に略等しくなったことを検出するための信号電圧検出用のコンパレータと、
前記信号電圧検出用のコンパレータの出力信号をセット端子に入力すると共に前記スイッチ制御用のセット・リセット型フリップフロップの出力信号をリセット端子に入力し、リセット状態にあるときに前記駆動回路を非活性状態に制御すると共にセット状態にあるときに前記駆動回路を活性状態に制御する駆動回路制御用のセット・リセット型フリップフロップと、
を備えたことを特徴とする請求項２に記載されたＤ級増幅器。
前記駆動回路が、
出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、
前記出力端子をロウレベルに駆動するためのＮＭＯＳトランジスタと、
駆動回路制御用のセット・リセット型フリップフロップがリセット状態にある場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記ＮＭＯＳトランジスタをオン状態とし、前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にある場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的にオン状態またはオフ状態とするゲート制御回路と、
を備えたことを特徴とする請求項３に記載されたＤ級増幅器。
前記電源の電圧変動を検出する検出回路をさらに備え、
前記駆動回路が、
出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、
前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタと、
前記駆動回路制御用のセット・リセット型フリップフロップがセット状態にあり且つ前記検出回路が電圧の変動を検出していない場合に前記変調回路の出力信号に応答して前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタとを相補的に導通状態を制御し、駆動回路制御用のセット・リセット型フリップフロップがリセット状態に変化した場合または前記検出回路により電圧の変動が検出された場合に前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路と、
を備えて構成されたことを特徴とする請求項３に記載されたＤ級増幅器。
前記反転帰還型のオペアンプの反転入力端子と出力端子との間に、前記電圧設定回路の出力信号に基づき開閉するスイッチを設けたことを特徴とする請求項１ないし５の何れか１項に記載されたＤ級増幅器。
前記検出回路の出力信号から高域成分を除去するローパスフィルタをさらに備えたことを特徴とする請求項５に記載されたＤ級増幅器。
外部から第１の信号を反転入力端子に入力すると共に基準電圧を非反転入力端子に入力し、前記基準電圧を振幅の中心とする第２の信号を出力する反転帰還型のオペアンプと、
前記第２の信号をパルスの幅に反映させて前記第２の信号をパルス信号に変調する変調回路と、
前記変調回路により変調されたパルス信号を入力し、一対の出力端子を介して前記パルス信号の相補信号を外部に出力すると共に、ミュート時には強制的に前記一対の出力端子を共にロウレベルまたはハイレベルに駆動するＢＴＬ型の駆動回路と、
を備えたことを特徴とするＤ級増幅器。
前記駆動回路が、前記一対の出力端子のそれぞれに対し、
前記出力端子をハイレベルに駆動するためのＰＭＯＳトランジスタと、
前記出力端子をロウレベルに駆動するための第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと並列接続され、前記出力端子をロウレベルに維持し得る限度において前記第１のＮＭＯＳトランジスタよりも電流駆動能力が小さく設定された第２のＮＭＯＳトランジスタと、
ミュート状態に設定するための所定の信号を受けて前記ＰＭＯＳトランジスタを固定的にオフ状態とすると共に前記第１のＮＭＯＳトランジスタを一時的にオン状態とした後に前記第２のＮＭＯＳトランジスタを固定的にオン状態に制御するゲート制御回路と、
を備えて構成されたことを特徴とする請求項８に記載されたＤ級増幅器。