JP4048091B2

JP4048091B2 - LSI and image forming apparatus

Info

Publication number: JP4048091B2
Application number: JP2002270818A
Authority: JP
Inventors: 健太山口
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-09-17
Filing date: 2002-09-17
Publication date: 2008-02-13
Anticipated expiration: 2022-09-17
Also published as: JP2004112241A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ制御スキャナ、デジタルＰＰＣ、デジタルＦＡＸ等で用いられ制御用ＬＳＩ等のＬＳＩに関する。
【０００２】
【従来の技術】
ＬＳＩ内部に外部からデータを書き込む記録器（以後これをレジスタと呼ぶ）を持つ汎用ＬＳＩでは、初期設定時に前記レジスタにデータを書き込み、ＬＳＩを動作させることがある。これにより、通常は汎用ＬＳＩ内部で固定される設定値を、レジスタを設けることで外部から設定することが可能となる。
このような構造にしておけば、システムの変更により設定値が変更となっても、レジスタの設定値を外部から変更することで対応することができる。
【０００３】
レジスタへのデータの外部からの設定方法としては、前述の汎用ＬＳＩは、シリアル又はパラレルのインタフェイスを有し、外部からデータの書き込みを行うのが一般的である。この方式は、周辺デバイスの制御機能を持つＬＳＩ（以後これを制御用ＬＳＩと呼ぶ）を用い、ＣＰＵがこの制御用ＬＳＩ内のレジスタに汎用ＬＳＩの初期設定値を書き込んだ後、この初期設定値を汎用ＬＳＩのレジスタに書き込むようにした汎用ＬＳＩ制御システムで使用される場合がある。
【０００４】
図１４に汎用ＬＳＩ制御システムの構成を示す。
図において、ＣＰＵはシリアル又はパラレルのインタフェイスにより制御用ＬＳＩのレジスタに、汎用ＬＳＩのレジスタ１に書き込むための初期設定値を書き込む。制御用ＬＳＩはレジスタ１に書き込まれた初期設定値をパラレル／シリアル変換し、シリアルインタフェイスを介して、又はパラレルデータとしてパラレルインタフェイスを介して汎用ＬＳＩのレジスタに書き込む。
【０００５】
これらの動作は、ＣＰＵ、制御用ＬＳＩ及び汎用ＬＳＩの各電源を入れた後、ＣＰＵからのソフト制御により初期設定値が設定されることになるので、ＣＰＵが初期設定値を送信していない段階では、制御用ＬＳＩ、汎用ＬＳＩの各レジスタにはＬＳＩそのものが持つ固有の初期値が設定されており、各ＬＳＩは、その設定値に従った動作を行っている。
【０００６】
図１５に上記のようなシステムの一例を示す（例えば、特許文献１参照）。
図１５において、システムクロックを取り込むシフトレジスタ１６の偶数段の出力と奇数段の出力とが、オア回路２３、２４を介してフリップフロップ２１をセット又はリセットする。カウンタ２２はフリップフロップ２１の出力に対して逆位相の信号を入力する。外部から入力されたＷＲ信号とフリップフロップ２１の出力とが自動読み込み設定信号の状態に応じて選択的にＬＳＩ内のレジスタ２５に読み込まれる。
【０００７】
【特許文献１】
特開平５−１４３７５２号公報
【０００８】
【発明が解決しようとする課題】
しかし、前述のように汎用ＬＳＩの初期設定値の書き込みにＣＰＵを介したシリアル又はパラレルのインタフェイスを用いる場合、ＣＰＵの制御ソフトを介在する必要が生まれ、ＣＰＵの無いシステムでは汎用ＬＳＩに初期値を設定することができない。また、汎用ＬＳＩがアナログ機能を有するＬＳＩの場合には、アナログ出力が安定するまでの時間を確保する必要がある場合があるという問題があった。
また、ＣＰＵが初期値を設定する前に汎用ＬＳＩの電源が入るシステムの場合には、汎用ＬＳＩから狙いの値と異なるアナログ信号が出力されることでシステムに不具合を与える可能性があるという問題があった。
【０００９】
本発明は上記の問題を解決するためのもので、ＣＰＵを介さずとも、任意の汎用デバイスに対応した初期値を設定することができる制御用ＬＳＩを提供することを目的とするものである。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明による制御用ＬＳＩは、汎用ＬＳＩの１つ以上の初期設定値を保存する第１のレジスタと、前記第１のレジスタに保存された前記初期設定値の数をカウントするカウンタを用いてステートマシン制御を行うことにより、前記第１のレジスタから前記初期設定値を前記汎用ＬＳＩに出力させる制御を行う制御手段と、システムクロックから分周クロックを生成する分周手段と、外部から前記初期設定値を読み込む第２のレジスタと、を設け、前記第１のレジスタは前記生成された分周クロックに基づいて出力を行うことを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
図１は第１の実施の形態を示すもので、ＣＰＵを介さずとも、電源が投入されると汎用ＬＳＩに初期値を自動的に書きこむ制御用ＬＳＩにおける自動初期設定値出力部を示すブロック図である。尚、本実施の形態は請求項１、２に対応する。
図１において、本制御用ＬＳＩは、内部カウンタ２を有するパワーＯＮイニシャル検出回路１と自動初期値設定用レジスタ３を備えている。
【００１２】
自動初期値設定用レジスタ３は、制御用ＬＳＩのターゲットとなる汎用ＬＳＩ（図示せず）の初期設定値を保存している。パワーＯＮイニシャル検出回路１には、システムクロックＳＹＳＣＬＫ、リセット信号ＲＳＴが入力されると共に、図示の所定の各信号が出力される。
【００１３】
図２は自動初期値設定用レジスタ３の構成を示す図である。
汎用ＬＳＩに初期値として設定する必要のあるレジスタが３つあるとすると、図示のように（０００）から（０１０）にターゲットとなる汎用ＬＳＩの初期設定値（アドレス＋データ）が保存されている。
【００１４】
図３は制御用ＬＳＩ内で自動初期値設定用レジスタ３から、初期設定値の出力制御をするステートマシン制御手順を示すフローチャートである。
制御用ＬＳＩの電源がＯＮになると、内部カウンタの初期値が０となり、自動初期値設定用レジスタのアドレス（０００）に保存されているアドレスとデータがステート１として出力される。このデータが汎用ＬＳＩに書き込まれると、送信完了フラグ信号ＩＮＩ＿ＷＲ＿Ｆｌｇにより内部カウンタ２がカウントアップされ、ステート２に進む。ステート３まではステート１で出力したアドレスから１ずつインクリメントした初期値設定レジスタアドレスのデータを出力し、３回出力してステート４まで行くとＥＮＤとなり、汎用ＬＳＩへの初期値の設定が終了する。
【００１５】
図４は第２の実施の形態を示すもので、ＣＰＵを介さずとも、電源が投入されると汎用ＬＳＩに初期値を自動的に書きこむ制御用ＬＳＩにおける自動初期設定値出力部のブロック図であり、図１と対応する部分には同一符号を付して重複する説明は省略する。尚、本実施の形態は請求項３、４、５と対応する。
【００１６】
本実施の形態は図示のように、初期値選択用端子Ａ、Ｂと汎用ＬＳＩに初期値を設定するかしないかを選択するＯＮ／ＯＦＦ端子５を有するコンフィグレーションレジスタ４を設け、このコンフィグレーションレジスタ４をパワーＯＮイニシャル検出回路１に接続したものである。
【００１７】
上記構成によれば、複数の汎用ＬＳＩの初期値選択や、初期値の設定をしないことをも選択することができる。
自動初期値設定用レジスタ３は、制御用ＬＳＩのターゲットとなる複数の汎用ＬＳＩの初期設定値を保存している。どの汎用ＬＳＩの初期値を出力するのかの選択は、コンフィグレーションレジスタ４の初期値選択用端子Ａ、Ｂで行う。
【００１８】
ターゲットとなる汎用ＬＳＩがＬＳＩ1とＬＳＩ２の２種類、汎用ＬＳＩに初期値として設定する必要のあるレジスタが３つであるとする。図５はその場合の自動初期値設定用レジスタ３の構成を示す図である。
図示のように（０００）から（０１０）にＬＳＩ１の初期設定値（アドレス＋データ）、（０１１）から（１１０）にＬＳＩ２の初期設定値（アドレス＋データ）が保存されている。
【００１９】
図６は制御用ＬＳＩ内で自動初期値設定用レジスタ３から、ＬＳＩ２の初期設定値を出力するステートマシン制御手順を示すフローチャートである。
端子論理に対応する初期アドレスとして、コンフィグレーションレジスタ４の初期値設定用端子Ａ、Ｂが［端子Ａ：０、端子Ｂ：０］に選択されていると、ＬＳＩ１の初期値が選択されて出力され、自動初期値設定用レジスタ３のアドレス（０００）に保存されているアドレスとデータがステート１として出力される。また、上記Ａ、Ｂが［端子Ａ：０、端子Ｂ：１］に選択されていると、ＬＳＩ２の初期値が選択されて出力され、自動初期値設定用レジスタ３のアドレス（０１１）に保存されているアドレスとデータがステート１として出力される。
例えば、コンフィグレーションレジスタ４の初期値設定用端子Ａ、Ｂが［端子Ａ：０、端子Ｂ：１］に選択されていると、ＬＳＩ２の初期値が選択されて出力され、自動初期値設定用レジスタ３のアドレス（０１１）に保存されているアドレスとデータがステート１として出力される。このデータが汎用ＬＳＩ２に書き込まれると、送信完了フラグ信号ＩＮＩ＿ＷＲ＿Ｆｌｇにより内部カウンタ２がカウントアップされ、ステート２に進む。ステート３まではステート１で出力したアドレスから１つずつインクリメントしたアドレスのデータを出力し、３回出力してステート４まで行くとＥＮＤとなり、汎用ＬＳＩ２への初期値の設定が終了する。
【００２０】
上記の説明において、例として汎用ＬＳＩに書きこむＩ／Ｆ形式がシリアルＩ／Ｆの場合の各信号のタイミングを図７に示す。図において、ＳＤＣＬＫは汎用ＬＳＩへのデータ書きこみクロックであり、ＤＩＮは汎用ＬＳＩへの書きこみデータであり、ＸＳＥＮは汎用ＬＳＩのチップ選択信号である。
【００２１】
次に、汎用ＬＳＩの初期値を自動初期値設定用レジスタ３から出力する場合と、ＣＰＵから出力する場合の、汎用ＬＳＩへの初期設定値書き込み動作について説明する。
（１）汎用ＬＳＩの初期値を自動初期値設定用レジスタ３から出力する場合。
（１−１）初期値選択用端子Ａ、Ｂにより、ターゲットとなる汎用ＬＳＩの初期値が決まる。
【００２２】
図４の初期設定値出力部のブロック図において、ＲＳＴは制御ＬＳＩ外部のリセットＩＣからのリセット信号であり、ＳＹＳＣＬＫはシステムクロックであり、ＬＭ＿ＩＮＩ＿ＤＡＴ[１４：０]は自動初期値設定用レジスタ出力であり、ＩＮＩ＿ＷＲは自動初期値設定時のＷｒｉｔｅ信号であり、ＩＮＩ＿ＣＳは自動初期値設定時のチップセレクト信号であり、ＬＭ＿ＩＮＩは自動初期値設定期間信号（設定期間中Ｈｉｇｈ）であり、ＩＮＩ＿ＷＲ＿Ｆｌｇは初期値送信完了フラグ信号である。
【００２３】
（１−２）電源ＯＮで、パワーＯＮイニシャル検出回路１に信号ＲＳＴ、ＳＹＳＣＬＫが入力されると、パワーＯＮイニシャル検出回路１はステート１となり、（１−１）で決まる端子論理に対応して内部カウンタ２の初期値が決まる。内部カウンタ２の出力値は自動初期値設定用レジスタ３に接続されており、カウンタ出力によりデコードされたレジスタデータをＬＭ＿ＩＮＩ＿ＤＡＴ[１４：０]として出力する。
（１−３）パワーＯＮイニシャル検出回路１は、ＳＹＳＣＬＫからＩＮＩ＿ＷＲ、ＩＮＩ＿ＣＳ、ＬＭ＿ＩＮＩを生成する。
【００２４】
（１−４）ＩＮＩ＿ＷＲ、ＩＮＩ＿ＣＳはＳＹＳＣＬＫと共に図８のタイミング生成部６に入力される。タイミング生成部６では入力信号から、ＳＤＣＬＫ、ＸＳＥＮ、ＩＮＩ＿ＷＲ＿Ｆｌｇ、ＷＲ＿ＳＥＬを生成する。ここで、ＳＤＣＬＫは汎用ＬＳＩへのデータ書き込み及びシフトレジスタのシフトクロックであり、ＣＳは汎用ＬＳＩの初期値をＣＰＵから出力する場合のチップセレクト信号であり、ＷＲは汎用ＬＳＩの初期値をＣＰＵから出力する場合のＷｒｉｔｅ信号であり、ＩＮＩ＿ＷＲ＿Ｆｌｇは初期値送信完了フラグ信号であり、ＸＳＥＮは汎用ＬＳＩのチップセレクトである。
【００２５】
ＷＲ＿ＳＥＬは図９のＲｅａｄ／Ｗｒｉｔｅ判定部７において、セレクタＢはＬｏｗ期間でＲｅａｄ／Ｗｒｉｔｅをセレクトし、次のＬｏｗレベル入力までセレクトしたＲｅａｄ／Ｗｒｉｔｅ信号をＬＭ＿ＤＡＴ[１４]としてフリップフロップＦＦから出力するものである。
【００２６】
タイミング生成部６のタイミングチャートを図１０に示す。
図１０は汎用ＬＳＩの初期値設定にＣＰＵを使用していないため、ＣＳ、ＷＲは常にＬｏｗレベルである。ＬＤはＩＮＩ＿ＣＳが立下ってから、次のＳＹＳＣＬＫの↑で立ち上がり、図１１のパラレル／シリアル変換部８のシフトレジスタ９へ出力される。ＳＤＣＬＫはＸＳＥＮと、ＳＹＳＣＬＫをタイミング生成部６内で２分周したクロックから生成され、制御用ＬＳＩのパラレル／シリアル変換部８と、汎用ＬＳＩのシリアルデータ入力レジスタに出力される。本実施の形態ではＳＹＳＣＬＫの２分周としたが、それ以外の分周クロックとすることも可能である。
【００２７】
また、ＩＮＩ＿ＷＲ＿ＦｌｇはＸＳＥＮが立ち上がってから、次のＳＹＳＣＬＫの↑で立ち上がり、ＬＭ＿ＩＮＩとＡＮＤがとられて初期設定値出力部の内部カウンタ２に出力される。初期設定動作以外では、ＬＭ＿ＩＮＩが“Ｌ"となることから、内部カウンタ２はカウントアップしない。
【００２８】
（１−５）次に、出力された初期値を汎用ＬＳＩに書きこむシリアル／パラレル変換部８について図１０、図１１を参照して説明する。
図１０、図１１において、ＬＤはセレクタ出力をシフトレジスタ９の内部レジスタにロードする信号であり、ＳＤＯＵＴは汎用ＬＳＩ設定シリアルデータである。
【００２９】
（１−６）自動初期値設定用レジスタ３から出力されたデータＬＭ＿ＩＮＩ＿ＤＡＴ[１４：０]は、セレクタＡに入力される。
（１−７）セレクタＡの出力はシフトレジスタ９のデータ入力端子に接続されている。タイミング生成部６でＩＮＩ＿ＷＲとＩＮＩ＿ＣＳから生成されたＬＤ信号がシフトレジスタ９に入力されると、ＬＭ＿ＩＮＩが“Ｈ"となっていることから、ＬＭ＿ＩＮＩ＿ＤＡＴ[１４：０]が選択され、汎用ＬＳＩの初期値のデータがシフトレジスタ９にロードされる。
【００３０】
（１−８）シフトレジスタ９にタイミング生成部６でＸＳＥＮとＳＹＳＣＬＫから生成されたＳＤＣＬＫによって、シフトされた汎用ＬＳＩの初期値がシリアル信号ＳＤＯＵＴとして汎用ＬＳＩのレジスタに書き込まれる。
（１−９）図１０のタイミングで、送信完了フラグ信号ＩＮＩ＿ＷＲ＿Ｆｌｇがタイミング生成部６から出力される。
【００３１】
（１−１０）ＩＮＩ＿ＷＲ＿Ｆｌｇは図４のように、ＬＭ＿ＩＮＩとＡＮＤがとられている。ＬＭ＿ＩＮＩは自動初期設定期間にＨとなる信号で、Ｈ以外はＬとなるので自動初期設定以外は内部カウンタ２がカウントアップしない。よって、ここではＬＭ＿ＩＮＩが“Ｈ"であるのでＩＮＩ＿ＷＲ＿Ｆｌｇの立ち上がりで、パワーＯＮイニシャル検出回路１の内部カウンタ２が１進んで、パワーＯＮイニシャル検出回路１のステートが１進むため、自動初期値設定用レジスタ３からカウンタデコードで選択されたデータが出力される。
【００３２】
（１−１１）以下、（１−２）から（１−１０）の動作が汎用レジスタの初期値設定の必要な数分だけ繰り返され、全ての初期設定が終わると、次のステートでＥＮＤとなり初期値設定が完了する。
【００３３】
（２）汎用ＬＳＩの初期値をＣＰＵから出力する場合。
（２−１）初期値設定ＯＮ／ＯＦＦ用端子５をＬに固定しておくことにより、自動初期値設定を行わずに、汎用ＬＳＩの初期値をＣＰＵから出力することが可能となる。
【００３４】
（２−２）図１２は制御用ＬＳＩのＣＰＵインタフェイス３０を示す。ＣＰＵから、ＣＰＵインタフェイス３０を介して、ＬＭ＿ＤＡＴ[１３：０]、ＷＲ、ＣＳが制御用ＬＳＩに入力される。
図１２において、ＬＭ＿ＤＡＴ[１３：０]は初期設定値データであり、ＣＳは汎用ＬＳＩの初期値をＣＰＵから出力する場合のチップセレクト信号であり、ＷＲは汎用ＬＳＩの初期値をＣＰＵから出力する場合のＷｒｉｔｅ信号である。
【００３５】
（２−３）ＷＲ、ＣＳはＳＹＳＣＬＫと共に図８のタイミング生成部６に入力される。タイミング生成部６では入力されたクロックから、ＳＤＣＬＫ、ＸＳＥＮ、ＩＮＩ＿ＷＲ＿Ｆｌｇ、ＷＲ＿ＳＥＬを生成する。
【００３６】
タイミング生成部６のタイミングチャートを図１３に示す。
図１３は汎用ＬＳＩの自動初期値設定用レジスタを使用していない場合のタイミングであり、ＩＮＩ＿ＣＳ、ＩＮＩ＿ＷＲは常にＬｏｗレベルである。ＬＤはＣＳが立下ってから、次のＳＹＳＣＬＫの↑で立ち上がり、図１１のパラレル／シリアル変換部８へ出力される。ＳＤＣＬＫはＸＳＥＮと、ＳＹＳＣＬＫをタイミング生成部６内で２分周したクロックから生成され、制御用ＬＳＩのパラレル／シリアル変換部８と、汎用ＬＳＩのシリアルデータ入力レジスタに出力される。
【００３７】
本実施の形態ではＳＹＳＣＬＫの２分周としたが、それ以外の分周クロックとすることも可能である。また、ＩＮＩ＿ＷＲ＿ＦｌｇはＸＳＥＮが立ち上がってから、次のＳＹＳＣＬＫの↑で立ち上がり、ＬＭ＿ＩＮＩとＡＮＤがとられて初期設定値出力部の内部カウンタ２に出力される。初期設定動作以外では、ＬＭ＿ＩＮＩが“Ｌ"となることから、内部カウンタ２はカウントアップしない。
【００３８】
（２−４）図９はＲｅａｄ／Ｗｒｉｔｅ判定部７のブロック図とタイミングを示す。ＬＭ＿ＤＡＴ[１４]は図７のように１ならばＲｅａｄ、０ならばＷｒｉｔｅと汎用ＬＳＩの動作を制御するデータである。
まず、セレクタＢにおいてＷＲ＿ＳＥＬがＬ期間にはセレクタＢのＬの端子に入力されている信号ＷＲが選択され、ＷＲ信号が“Ｈ"であればＳＹＳＣＬＫによりＦＦからは“Ｈ"が出力される。するとＬＭ＿ＤＡＴ[１４]は１となる。ＷＲ＿ＳＥＬが“Ｈ”となると、セレクタＢはＦＦの出力を入力として選択し、ＦＦの出力をＦＦの入力にフィードバックする。上記によりＬＭ＿ＤＡＴ[１４]は１に固定されＬＭ＿ＤＡＴ[１４]がシリアル／パラレル変換部８に出力される。
【００３９】
（２−５）次に、出力された初期値を汎用ＬＳＩに書きこむシリアル／パラレル変換部８について図１１、図１３を参照して説明する。
（２−６）ＣＰＵから送信されたデータＬＭ＿ＤＡＴ[１３：０]およびＲｅａｄ／Ｗｒｉｔｅ判定部７の出力ＬＭ＿ＤＡＴ[１４]が、データＬＭ＿ＤＡＴ[１４：０]として、セレクタＡに入力される。
【００４０】
（２−７）セレクタＡの出力はシフトレジスタ９のデータ入力端子に接続されている。タイミング生成部でＷＲとＣＳから生成されたＬＤ信号がシフトレジスタに入力されると、ＬＭ＿ＩＮＩが“Ｈ"となっていることから、ＬＭ＿ＤＡＴ[１４：０]が選択され汎用ＬＳＩの初期値データがシフトレジスタ９にロードされる。
【００４１】
（２−８）シフトレジスタ９にタイミング生成部６でＸＳＥＮとＳＹＳＣＬＫから生成されたＳＤＣＬＫによって、シフトされた汎用ＬＳＩの初期値がシリアル信号ＳＤＯＵＴとして汎用ＬＳＩのレジスタに書きこまれ、汎用ＬＳＩの初期値設定が終了する。
【００４２】
以上、説明したように、本実施の形態による制御用ＬＳＩは、汎用ＬＳＩの初期値を選択するための端子と、汎用ＬＳＩに初期値を設定するかしないかのＯＮ／ＯＦＦ用端子と、複数の汎用ＬＳＩの初期値を記録している自動初期値設定用のレジスタと、前記自動初期値設定用のレジスタから初期値を汎用ＬＳＩに対応したシリアル又はパラレルのＩ／Ｆ形式で出力して汎用ＬＳＩに書きこむ機能を備え、電源が投入されると汎用ＬＳＩのレジスタに初期設定値を自動的に書きこむようにしたものである。これによって、内部のレジスタの書き込みにバス方式をとったＬＳＩを、ＣＰＵを有しないシステムでも使用可能とするための初期設定データ自動読み込み回路を実現することができる。
【００４３】
【発明の効果】
請求項１の発明によれば、ソフトを介在せずに、電源ＯＮ直後に自動的に任意の汎用ＬＳＩの初期値を設定できるので、汎用ＬＳＩから狙いの値と異なるアナログ信号が出力されることでシステムに不具合を与えることを防ぐことができる。また、ＣＰＵを持たないシステムでもＬＳＩを使用できるため、小型化を図ることができる。
【００４４】
請求項２、４の発明によれば、１つの制御ＬＳＩで複数のＬＳＩ用の初期設定値を選択できるので、本発明の制御用ＬＳＩ自体に汎用性を持たせることができる。
【００４５】
請求項３の発明によれば、本発明の制御用ＬＳＩがもつ汎用ＬＳＩの初期値を設定しないこともできるので、ＣＰＵを持ったシステムで、ソフトを介在させて初期値を設定したり、汎用ＬＳＩ固有の初期設定値を使用するなど様々な使用状況に対応することができる。また、請求項５の発明によれば、上記効果を有するＬＳＩを設けた画像形成装置を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による制御用ＬＳＩの初期設定値出力部を示すブロック図である。
【図２】自動初期値設定用レジスタを示す構成図である。
【図３】ステートマシン制御手順を示すフローチャートである。
【図４】本発明の第２の実施の形態による制御用ＬＳＩの初期設定値出力部を示すブロック図である。
【図５】自動初期値設定用レジスタを示す構成図である。
【図６】ステートマシン制御手順を示すフローチャートである。
【図７】汎用ＬＳＩの書き込み形式がシリアルＩ／Ｆの場合の各信号を示すタイミングチャートである。
【図８】タイミング生成部のブロック図である。
【図９】Ｒｅａｄ／Ｗｒｉｔｅ判定部のブロック図とタイミングを示す図である。
【図１０】タイミング生成部の動作を示すタイミングチャートである。
【図１１】パラレル／シリアル変換部のブロック図である。
【図１２】ＣＰＵインタフェースのブロック図である。
【図１３】タイミング生成部の動作を示すタイミングチャートである。
【図１４】従来の初期設定値出力部のブロック図である。
【図１５】従来の汎用ＬＳＩ制御システムの例を示すブロック図である。
【符号の説明】
１パワーＯＮイニシャル検出回路
２内部カウンタ
３自動初期値設定用レジスタ
４コンフィグレーションレジスタ
５初期値設定ＯＮ／ＯＦＦ用端子
６タイミング生成部
７Ｒｅａｄ／Ｗｒｉｔｅ判定部
８パラレル／シリアル変換部
９シフトレジスタ
３０ＣＰＵインターフェース
ＳＹＳＣＬＫシステムクロック
ＬＭ＿ＩＮＩ＿ＤＡＴ[１４：０] 自動初期値設定用レジスタ出力
ＬＭ＿ＤＡＴ[１３：０] 初期設定値データ
Ａ、Ｂ初期値設定用端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an LSI such as a control LSI used in an LSI control scanner, a digital PPC, a digital FAX, or the like.
[0002]
[Prior art]
In a general-purpose LSI having a recorder (hereinafter referred to as a register) for writing data from outside into the LSI, the LSI may be operated by writing data into the register at the time of initialization. As a result, a set value that is normally fixed inside the general-purpose LSI can be set from the outside by providing a register.
With such a structure, even if the set value is changed due to a change in the system, it can be dealt with by changing the set value of the register from the outside.
[0003]
As a method for setting data to the register from the outside, the above-mentioned general-purpose LSI generally has a serial or parallel interface and writes data from the outside. In this method, an LSI having a peripheral device control function (hereinafter referred to as a control LSI) is used, and after the CPU writes an initial set value of a general-purpose LSI into a register in the control LSI, the initial set value is set. May be used in a general-purpose LSI control system that writes data to a general-purpose LSI register.
[0004]
FIG. 14 shows the configuration of a general-purpose LSI control system.
In the figure, the CPU writes an initial setting value for writing to the register 1 of the general-purpose LSI into the register of the control LSI through a serial or parallel interface. The control LSI performs parallel / serial conversion of the initial setting value written in the register 1 and writes it into the register of the general-purpose LSI via the serial interface or as parallel data via the parallel interface.
[0005]
In these operations, after the CPU, the control LSI, and the general-purpose LSI are turned on, the initial setting values are set by software control from the CPU. Therefore, the CPU does not transmit the initial setting values. In the control LSI and the general-purpose LSI, initial values inherent to the LSI itself are set, and each LSI performs an operation according to the set value.
[0006]
FIG. 15 shows an example of the system as described above (for example, see Patent Document 1).
In FIG. 15, the even-numbered and odd-numbered outputs of the shift register 16 for taking in the system clock set or reset the flip-flop 21 via the OR circuits 23 and 24. The counter 22 inputs a signal having an opposite phase to the output of the flip-flop 21. The WR signal inputted from the outside and the output of the flip-flop 21 are selectively read into the register 25 in the LSI according to the state of the automatic reading setting signal.
[0007]
[Patent Document 1]
Japanese Patent Laid-Open No. 5-143752
[Problems to be solved by the invention]
However, as described above, when a serial or parallel interface via a CPU is used to write an initial setting value of a general-purpose LSI, it becomes necessary to intervene with CPU control software. In a system without a CPU, an initial value is stored in the general-purpose LSI. Cannot be set. In addition, when the general-purpose LSI is an LSI having an analog function, there is a problem that it may be necessary to secure time until the analog output is stabilized.
In addition, in the case of a system in which the power supply of the general-purpose LSI is turned on before the CPU sets the initial value, there is a possibility that a problem may be caused to the system by outputting an analog signal different from the target value from the general-purpose LSI. was there.
[0009]
An object of the present invention is to provide a control LSI capable of setting an initial value corresponding to an arbitrary general-purpose device without using a CPU.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a control LSI according to the present invention includes a first register that stores one or more initial setting values of a general-purpose LSI, and the number of the initial setting values stored in the first register. Control means for controlling the first LSI to output the initial set value to the general-purpose LSI by performing state machine control using a counter that counts the frequency, and frequency dividing that generates a divided clock from a system clock And a second register for reading the initial setting value from the outside, wherein the first register outputs based on the generated divided clock.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 shows a first embodiment, and is a block diagram showing an automatic initial set value output unit in a control LSI that automatically writes an initial value to a general purpose LSI when power is turned on without going through a CPU. FIG. The present embodiment corresponds to claims 1 and 2.
In FIG. 1, the control LSI includes a power ON initial detection circuit 1 having an internal counter 2 and an automatic initial value setting register 3.
[0012]
The automatic initial value setting register 3 stores an initial setting value of a general-purpose LSI (not shown) that is a target of the control LSI. The power ON initial detection circuit 1 receives the system clock SYSCLK and the reset signal RST, and outputs predetermined signals shown in the figure.
[0013]
FIG. 2 is a diagram showing the configuration of the automatic initial value setting register 3.
If there are three registers that need to be set as initial values in the general-purpose LSI, the initial setting values (address + data) of the target general-purpose LSI are stored from (000) to (010) as shown in the figure. .
[0014]
FIG. 3 is a flowchart showing a state machine control procedure for controlling the output of the initial set value from the automatic initial value setting register 3 in the control LSI.
When the power supply of the control LSI is turned on, the initial value of the internal counter becomes 0, and the address and data stored in the address (000) of the automatic initial value setting register are output as state 1. When this data is written to the general-purpose LSI, the internal counter 2 is incremented by the transmission completion flag signal INI_WR_Flg, and the state 2 is advanced. Until state 3, the data of the initial value setting register address incremented by 1 from the address output in state 1 is output. When the data is output three times and goes to state 4, END is set, and the setting of the initial value to the general-purpose LSI is completed. .
[0015]
FIG. 4 shows a second embodiment, and is a block diagram of an automatic initial set value output unit in a control LSI that automatically writes an initial value to a general-purpose LSI when power is turned on without using a CPU. Therefore, parts corresponding to those in FIG. This embodiment corresponds to claims 3, 4, and 5.
[0016]
In this embodiment, as shown in the figure, a configuration register 4 having an initial value selection terminals A and B and an ON / OFF terminal 5 for selecting whether or not to set an initial value in a general-purpose LSI is provided. The register 4 is connected to the power-on initial detection circuit 1.
[0017]
According to the above configuration, it is possible to select initial values for a plurality of general-purpose LSIs or not to set initial values.
The automatic initial value setting register 3 stores initial setting values of a plurality of general-purpose LSIs that are targets of the control LSI. Selection of which general-purpose LSI initial value is to be output is performed by the initial value selection terminals A and B of the configuration register 4.
[0018]
Assume that there are two types of target general-purpose LSIs, LSI1 and LSI2, and three registers that need to be set as initial values in the general-purpose LSI. FIG. 5 is a diagram showing the configuration of the automatic initial value setting register 3 in that case.
As shown in the figure, the initial setting value (address + data) of LSI1 is stored from (000) to (010), and the initial setting value (address + data) of LSI2 is stored from (011) to (110).
[0019]
FIG. 6 is a flowchart showing a state machine control procedure for outputting the initial setting value of the LSI 2 from the automatic initial value setting register 3 in the control LSI.
If the initial value setting terminals A and B of the configuration register 4 are selected as [terminal A: 0, terminal B: 0] as the initial address corresponding to the terminal logic, the initial value of the LSI 1 is selected and output. Then, the address and data stored in the address (000) of the automatic initial value setting register 3 are output as state 1. If A and B are selected as [terminal A: 0, terminal B: 1], the initial value of the LSI 2 is selected and output and stored in the address (011) of the automatic initial value setting register 3. The stored address and data are output as state 1.
For example, when the initial value setting terminals A and B of the configuration register 4 are selected as [terminal A: 0, terminal B: 1], the initial value of the LSI 2 is selected and output, and is used for automatic initial value setting. The address and data stored in the address (011) of the register 3 are output as state 1. When this data is written to the general-purpose LSI 2, the internal counter 2 is incremented by the transmission completion flag signal INI_WR_Flg, and the process proceeds to state 2. Up to state 3, the address data incremented one by one from the address output in state 1 is output. When the data is output three times and goes to state 4, END is set, and the setting of the initial value to general-purpose LSI 2 is completed.
[0020]
In the above description, FIG. 7 shows the timing of each signal when the I / F format written to the general-purpose LSI is a serial I / F as an example. In the figure, SDCLK is a data write clock to the general-purpose LSI, DIN is write data to the general-purpose LSI, and XSEN is a chip selection signal of the general-purpose LSI.
[0021]
Next, the initial setting value writing operation to the general purpose LSI when outputting the initial value of the general purpose LSI from the automatic initial value setting register 3 and when outputting from the CPU will be described.
(1) When outputting the initial value of the general-purpose LSI from the automatic initial value setting register 3.
(1-1) The initial value of the target general-purpose LSI is determined by the initial value selection terminals A and B.
[0022]
In the block diagram of the initial setting value output unit in FIG. 4, RST is a reset signal from a reset IC outside the control LSI, SYSCLK is a system clock, and LM_INI_DAT [14: 0] is an automatic initial value setting register output. Yes, INI_WR is a Write signal at the time of automatic initial value setting, INI_CS is a chip select signal at the time of automatic initial value setting, LM_INI is an automatic initial value setting period signal (High during the setting period), and INI_WR_Flg is an initial value This is a transmission completion flag signal.
[0023]
(1-2) When signals RST and SYSCLK are input to the power-on initial detection circuit 1 when the power is turned on, the power-on initial detection circuit 1 enters the state 1 and corresponds to the terminal logic determined by (1-1). The initial value of the internal counter 2 is determined. The output value of the internal counter 2 is connected to the automatic initial value setting register 3, and the register data decoded by the counter output is output as LM_INI_DAT [14: 0].
(1-3) The power ON initial detection circuit 1 generates INI_WR, INI_CS, and LM_INI from SYSCLK.
[0024]
(1-4) INI_WR and INI_CS are input to the timing generation unit 6 in FIG. 8 together with SYSCLK. The timing generator 6 generates SDCLK, XSEN, INI_WR_Flg, and WR_SEL from the input signal. Here, SDCLK is a data write to the general purpose LSI and a shift clock of the shift register, CS is a chip select signal when the initial value of the general purpose LSI is output from the CPU, and WR is the initial value of the general purpose LSI from the CPU. Write signal for output, INI_WR_Flg is an initial value transmission completion flag signal, and XSEN is a chip select of a general purpose LSI.
[0025]
WR_SEL is read / write determination unit 7 in FIG. 9, and selector B selects read / write in the low period, and outputs the read / write signal selected until the next low level input as LM_DAT [14] from flip-flop FF. Is.
[0026]
A timing chart of the timing generator 6 is shown in FIG.
In FIG. 10, since the CPU is not used for setting the initial value of the general-purpose LSI, CS and WR are always at the low level. LD rises at the next SYSCLK ↑ after INI_CS falls, and is output to the shift register 9 of the parallel / serial converter 8 in FIG. SDCLK is generated from XSEN and a clock obtained by dividing SYSCLK by 2 in the timing generator 6, and is output to the parallel / serial converter 8 of the control LSI and the serial data input register of the general-purpose LSI. In the present embodiment, SYSCLK is divided by 2, but other divided clocks may be used.
[0027]
INI_WR_Flg rises at the next SYSCLK ↑ after XSEN rises, is ANDed with LM_INI, and is output to the internal counter 2 of the initial set value output unit. In other than the initial setting operation, LM_INI becomes “L”, and therefore the internal counter 2 does not count up.
[0028]
(1-5) Next, the serial / parallel converter 8 for writing the output initial value to the general-purpose LSI will be described with reference to FIGS.
10 and 11, LD is a signal for loading the selector output into the internal register of the shift register 9, and SDOUT is general-purpose LSI setting serial data.
[0029]
(1-6) Data LM_INI_DAT [14: 0] output from the automatic initial value setting register 3 is input to the selector A.
(1-7) The output of the selector A is connected to the data input terminal of the shift register 9. When the LD signal generated from INI_WR and INI_CS in the timing generation unit 6 is input to the shift register 9, LM_INI is “H”, so LM_INI_DAT [14: 0] is selected, and the initial value of the general-purpose LSI Value data is loaded into the shift register 9.
[0030]
(1-8) In the shift register 9, the initial value of the general-purpose LSI shifted by SDCLK generated from XSEN and SYSCLK by the timing generation unit 6 is written into the general-purpose LSI register as the serial signal SDOUT.
(1-9) The transmission completion flag signal INI_WR_Flg is output from the timing generator 6 at the timing of FIG.
[0031]
(1-10) INI_WR_Flg is ANDed with LM_INI as shown in FIG. LM_INI is a signal that becomes H during the automatic initial setting period and becomes L except for H, so the internal counter 2 does not count up except for the automatic initial setting. Therefore, since LM_INI is “H” here, the internal counter 2 of the power ON initial detection circuit 1 advances by 1 at the rising edge of INI_WR_Flg, and the state of the power ON initial detection circuit 1 advances by 1. Data selected by the counter decoding is output from the register 3.
[0032]
(1-11) The operations from (1-2) to (1-10) are repeated as many times as necessary to set the initial values of the general-purpose registers. When all the initial settings are completed, END is set in the next state. Initial value setting is completed.
[0033]
(2) When outputting the initial value of the general-purpose LSI from the CPU.
(2-1) By fixing the initial value setting ON / OFF terminal 5 to L, the initial value of the general-purpose LSI can be output from the CPU without performing automatic initial value setting.
[0034]
(2-2) FIG. 12 shows the CPU interface 30 of the control LSI. LM_DAT [13: 0], WR, and CS are input from the CPU to the control LSI via the CPU interface 30.
In FIG. 12, LM_DAT [13: 0] is initial setting value data, CS is a chip select signal when the initial value of the general-purpose LSI is output from the CPU, and WR outputs the initial value of the general-purpose LSI from the CPU. Write signal for the case.
[0035]
(2-3) WR and CS are input to the timing generator 6 of FIG. 8 together with SYSCLK. The timing generator 6 generates SDCLK, XSEN, INI_WR_Flg, and WR_SEL from the input clock.
[0036]
A timing chart of the timing generator 6 is shown in FIG.
FIG. 13 shows timing when the automatic initial value setting register of the general-purpose LSI is not used, and INI_CS and INI_WR are always at the Low level. LD rises at the next SYSCLK ↑ after CS falls, and is output to the parallel / serial converter 8 in FIG. SDCLK is generated from XSEN and a clock obtained by dividing SYSCLK by 2 in the timing generator 6, and is output to the parallel / serial converter 8 of the control LSI and the serial data input register of the general-purpose LSI.
[0037]
In the present embodiment, SYSCLK is divided by 2, but other divided clocks may be used. INI_WR_Flg rises at the next SYSCLK ↑ after XSEN rises, is ANDed with LM_INI, and is output to the internal counter 2 of the initial set value output unit. In other than the initial setting operation, LM_INI becomes “L”, and therefore the internal counter 2 does not count up.
[0038]
(2-4) FIG. 9 shows a block diagram and timing of the Read / Write determination unit 7. As shown in FIG. 7, LM_DAT [14] is data for controlling operations of Read and 1 and Write and general-purpose LSIs, respectively.
First, in the selector B, when the WR_SEL is L, the signal WR input to the L terminal of the selector B is selected. If the WR signal is “H”, “H” is output from the FF by the SYSCLK. Then, LM_DAT [14] becomes 1. When WR_SEL becomes “H”, the selector B selects the output of the FF as an input, and feeds back the output of the FF to the input of the FF. Thus, LM_DAT [14] is fixed to 1 and LM_DAT [14] is output to the serial / parallel converter 8.
[0039]
(2-5) Next, the serial / parallel converter 8 for writing the output initial value to the general-purpose LSI will be described with reference to FIGS.
(2-6) The data LM_DAT [13: 0] transmitted from the CPU and the output LM_DAT [14] of the Read / Write determination unit 7 are input to the selector A as data LM_DAT [14: 0].
[0040]
(2-7) The output of the selector A is connected to the data input terminal of the shift register 9. When the LD signal generated from WR and CS by the timing generation unit is input to the shift register, LM_INI is “H”, so LM_DAT [14: 0] is selected and the initial value data of the general-purpose LSI is It is loaded into the shift register 9.
[0041]
(2-8) The initial value of the general-purpose LSI shifted by the SDCLK generated from XSEN and SYSCLK by the timing generator 6 is written in the shift register 9 as a serial signal SDOUT in the general-purpose LSI register. Value setting ends.
[0042]
As described above, the control LSI according to the present embodiment includes a terminal for selecting an initial value of the general-purpose LSI, an ON / OFF terminal for determining whether or not the initial value is set in the general-purpose LSI, and a plurality of terminals. A register for automatic initial value setting that records the initial value of the general-purpose LSI, and an initial value from the register for automatic initial value setting is output in a serial or parallel I / F format corresponding to the general-purpose LSI. A function for writing to an LSI is provided, and an initial setting value is automatically written to a register of a general-purpose LSI when power is turned on. As a result, it is possible to realize an initial setting data automatic reading circuit that makes it possible to use an LSI adopting a bus system for writing internal registers even in a system without a CPU.
[0043]
【The invention's effect】
According to the first aspect of the invention, the initial value of any general-purpose LSI can be automatically set immediately after the power is turned on without any software, so that an analog signal different from the target value is output from the general-purpose LSI. Can prevent the system from malfunctioning. Further, since the LSI can be used even in a system without a CPU, the size can be reduced.
[0044]
According to the second and fourth aspects of the invention, since the initial setting values for a plurality of LSIs can be selected by one control LSI, the control LSI of the present invention itself can have versatility.
[0045]
According to the invention of claim 3 , since it is possible not to set the initial value of the general-purpose LSI included in the control LSI of the present invention, it is possible to set the initial value via software in a system having a CPU, It is possible to cope with various usage situations such as using an initial setting value unique to the LSI. According to the invention of claim 5, it is possible to provide an image forming apparatus provided with an LSI having the above effects.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an initial set value output unit of a control LSI according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing an automatic initial value setting register.
FIG. 3 is a flowchart showing a state machine control procedure.
FIG. 4 is a block diagram showing an initial set value output unit of a control LSI according to a second embodiment of the present invention.
FIG. 5 is a block diagram showing an automatic initial value setting register.
FIG. 6 is a flowchart showing a state machine control procedure.
FIG. 7 is a timing chart showing respective signals when the writing format of the general-purpose LSI is a serial I / F.
FIG. 8 is a block diagram of a timing generation unit.
FIG. 9 is a block diagram and timing charts of a Read / Write determination unit.
FIG. 10 is a timing chart showing the operation of the timing generation unit.
FIG. 11 is a block diagram of a parallel / serial conversion unit.
FIG. 12 is a block diagram of a CPU interface.
FIG. 13 is a timing chart showing the operation of the timing generation unit.
FIG. 14 is a block diagram of a conventional initial setting value output unit.
FIG. 15 is a block diagram showing an example of a conventional general-purpose LSI control system.
[Explanation of symbols]
1 Power ON Initial Detection Circuit 2 Internal Counter 3 Automatic Initial Value Setting Register 4 Configuration Register 5 Initial Value Setting ON / OFF Terminal 6 Timing Generation Unit 7 Read / Write Determination Unit 8 Parallel / Serial Conversion Unit 9 Shift Register 30 CPU Interface SYSCLK System clock LM_INI_DAT [14: 0] Automatic initial value setting register output LM_DAT [13: 0] Initial setting value data A and B Initial value setting terminals

Claims

汎用ＬＳＩの１つ以上の初期設定値を保存する第１のレジスタと、
前記第１のレジスタに保存された前記初期設定値の数をカウントするカウンタを用いてステートマシン制御を行うことにより、前記第１のレジスタから前記初期設定値を前記汎用ＬＳＩに出力させる制御を行う制御手段と、
システムクロックから分周クロックを生成する分周手段と、
外部から前記初期設定値を読み込む第２のレジスタと、を設け、
前記第１のレジスタは前記生成された分周クロックに基づいて出力を行うことを特徴とするＬＳＩ。A first register for storing one or more initial setting values of the general-purpose LSI;
By performing state machine control using a counter that counts the number of the initial setting values stored in the first register, control is performed to output the initial setting values from the first register to the general-purpose LSI. Control means;
A frequency dividing means for generating a frequency-divided clock from the system clock;
A second register for reading the initial setting value from the outside;
The LSI according to claim 1, wherein the first register performs output based on the generated divided clock .

前記第１のレジスタは、複数の前記汎用ＬＳＩに対してそれぞれ１つ以上の前記初期設定値を保存すると共に、前記汎用ＬＳＩの１つを選択する選択手段を設けたことを特徴とする請求項１記載のＬＳＩ。The first register stores one or more initial setting values for each of the plurality of general-purpose LSIs, and further includes selection means for selecting one of the general-purpose LSIs. 1. The LSI according to 1.

前記汎用ＬＳＩに前記初期設定値を出力するかしないかを切り換える切り換え手段を設けたことを特徴とする請求項１又は２記載のＬＳＩ。3. The LSI according to claim 1, further comprising switching means for switching whether or not to output the initial setting value to the general-purpose LSI.

前記レジスタに保存された１つ以上の前記初期設定値の１つを選択するため、及びこの選択を行うか否かを切り換えるための複数の端子を設け、この複数の端子に選択的に入力された信号の論理により前記選択と切り換え行うことを特徴とする請求項１から３のいずれか１項に記載のＬＳＩ。A plurality of terminals are provided for selecting one of the one or more initial setting values stored in the register and switching whether or not to perform the selection, and are selectively input to the plurality of terminals. 4. The LSI according to claim 1, wherein the selection and switching are performed according to the logic of a signal.

請求項１から４のいずれか１項に記載のＬＳＩを設けることを特徴とする画像形成装置。An image forming apparatus comprising the LSI according to claim 1.