JP4047324B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4047324B2
JP4047324B2 JP2004304019A JP2004304019A JP4047324B2 JP 4047324 B2 JP4047324 B2 JP 4047324B2 JP 2004304019 A JP2004304019 A JP 2004304019A JP 2004304019 A JP2004304019 A JP 2004304019A JP 4047324 B2 JP4047324 B2 JP 4047324B2
Authority
JP
Japan
Prior art keywords
wiring
dummy
semiconductor device
film
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2004304019A
Other languages
English (en)
Other versions
JP2005191540A (ja
Inventor
剛史 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2004304019A priority Critical patent/JP4047324B2/ja
Publication of JP2005191540A publication Critical patent/JP2005191540A/ja
Application granted granted Critical
Publication of JP4047324B2 publication Critical patent/JP4047324B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、配線構造及びその製造方法に関するものである。
近年、半導体装置等の電子デバイスに対する高速化及び高集積化の要請に対応して、配線材料として低抵抗の銅（Ｃｕ）を用いる場合が増加している。
図１９（ｂ）は、Ｃｕを用いて形成した従来の多層配線構造の一例を示す断面図である。図１９（ｂ）に示すように、半導体基板（図示省略）上の絶縁膜１に第１配線２が埋め込まれていると共に、絶縁膜１の上及び第１配線２の上にＳｉＮ膜３、ＳｉＯ2 膜４及びＦＳＧ膜（フッ素添加シリコン酸化膜）５が順次形成されている。ＳｉＮ膜３及びＳｉＯ2 膜４には、第１配線２に達するビアホール６が形成されていると共に、ＦＳＧ膜５には、ビアホール６に達する配線溝７が形成されている。ビアホール６及び配線溝７にはバリア膜８及びＣｕ膜９が順次埋め込まれており、それによってビアホール６及び配線溝７にそれぞれビア１０及び第２配線１１が形成されている。ＦＳＧ膜５の上及び第２配線１１の上にＳｉＮ膜１２が形成されている。
尚、図１９（ｂ）に示すように、第１配線２と第２配線１１とは、ビア１０を介して電気的に接続されている。また、第１配線２及び第２配線１１のそれぞれは他の素子（図示省略）や外部電極（図示省略）と電気的に接続されている。これにより、第１配線２、ビア１０及び第２配線１１は、実使用時において、ある閉回路の一部分を構成する。
図１９（ｃ）は、図１９（ｂ）に示す多層配線構造を上から見た平面図である。図１９（ｃ）に示すように、第１配線２の幅は第２配線１１の幅よりも小さく、具体的には、第１配線２の幅は０．２μｍであり、ビア１０（ビアホール６）の直径は０．２０μｍであり、第２配線１１の幅は１０μｍである。
図１８（ａ）〜図１９（ａ）は、図１９（ｂ）に示す多層配線構造を形成するための従来の方法の各工程を示す断面図である（特許文献１参照）。
まず、図１８（ａ）に示すように、半導体基板（図示省略）の表面に絶縁膜１を成膜した後、絶縁膜１中に第１配線２を形成する。
次に、図１８（ｂ）に示すように、絶縁膜１の上及び第１配線２の上に、プラズマＣＶＤ（chemical vapor deposition ）法により、ＳｉＮ膜３、ＳｉＯ2 膜４及びＦＳＧ膜５を順次成膜する。その後、リソグラフィー及びドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜３及びＳｉＯ2 膜４に、第１配線２に達するビアホール６を形成すると共に、ＦＳＧ膜５に、ビアホール６に達する配線溝７を形成する。
次に、図１８（ｃ）に示すように、ビアホール６及び配線溝７が途中まで埋まるようにＰＶＤ（physical vapor deposition ）法によりバリア膜８を成膜した後、ビアホール６及び配線溝７が完全に埋まるように、バリア膜８の上にメッキ法によりＣｕ膜９を成膜する。
次に、図１９（ａ）に示すように、ＣＭＰ（chemical mechanical polishing ）法により、配線溝７の外側のバリア膜８及びＣｕ膜９を除去する。これにより、配線溝７に第２配線１１が形成されると共に、ビアホール６に、第１配線２と第２配線１１とを接続するビア１０が形成される。
最後に、ＦＳＧ膜５の上及び第２配線１１（Ｃｕ膜９）の上にＳｉＮ膜１２を堆積することにより、図１９（ｂ）に示す多層配線構造が完成する。
特開２０００−３３１９９１号公報 特開２００２−２９９４３７号公報
しかしながら、前述のような従来の多層配線構造には次のような問題点がある。すなわち、メッキにより堆積したＣｕ膜９の内部には多数の空孔が存在する。また、多層配線構造が高温で保持されると、これらの空孔は応力の勾配に従って移動する。具体的には、ビア１０の内部の圧縮応力が第２配線１１の内部の圧縮応力よりも大きい場合には、言い換えると、ビア１０の内部の引っ張り応力が第２配線１１の内部の引っ張り応力よりも小さい場合には、第２配線１１からビア１０に向かって空孔が流入することになる。特に、図１９（ｂ）及び（ｃ）に示すような多層配線構造では、ビア１０の体積と比べて第２配線１１の体積が著しく大きくなっているため、多量の空孔が第２配線１１からビア１０に向かって流入する。その結果、図２０（ａ）に示すように、ビア１０を構成するＣｕ膜９の塑性変形が起こって、ビアホール６の内部にボイド１３が発生する。このボイド１３によって、第１配線２と第２配線１１との電気的な接続が断たれた場合、デバイスの動作不良が引き起こされる。
本発明は、前記の課題を鑑みてなされたものであり、その目的は、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することにある。
前記の目的を達成するために、本発明に係る第１の配線構造は、下層配線と上層配線との間に第１の絶縁膜が設けられ且つ下層配線と上層配線とが第１の絶縁膜中に形成されたビアを介して接続されている配線構造であって、上層配線におけるビアの接続部分の近傍に少なくとも１つのダミービアが接続されており、下層配線は、第１の絶縁膜の下側の第２の絶縁膜中に形成されており、ダミービアの底部は第２の絶縁膜中に形成されている。
第１の配線構造によると、上層配線のビア接続部分の近傍にダミービアが設けられているため、上層配線を構成する導電膜内の空孔はビアとダミービアとに分散して流入する。すなわち、ダミービアによって、上層配線からビアまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、上層配線からビアに向かって空孔が流入する現象を抑制することができる。従って、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。
また、第１の配線構造によると、ダミービアの底部は、第１の絶縁膜の下側の第２の絶縁膜中に形成されているため、ビア用のホール（ビアホール）と比較してダミービア用のホールの方が深くなる。このため、上層配線とビアとの間における応力の勾配よりも、上層配線とダミービアとの間における応力の勾配の方が大きくなる。その結果、上層配線を構成する導電膜内の空孔はダミービアの方に優先的に流入するため、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生をより効果的に抑制することができる。従って、多層配線構造の信頼性をより向上させることができる。
尚、本願において、ダミービア及びダミー配線とは、それらを含む配線構造を持つデバイスの実使用時に閉回路を構成しない（つまり該デバイスの実使用時に電流が流れない）擬似ビア又は擬似配線を意味する。
第１の配線構造において、ダミービアは、その頂部が上層配線と接続されるように第１の絶縁膜中に形成されていてもよい。
第１の配線構造において、ダミービアの底部は、第２の絶縁膜中に形成されたダミー配線と接続されていることが好ましい。このようにすると、ダミー配線をエッチングストッパーとして前記第１の絶縁膜に対してエッチングを行なうことにより、ダミービア用のホールを簡単に形成することができる。
第１の配線構造において、上層配線の上に第３の絶縁膜が形成されており、ダミービアは、その底部が上層配線と接続されるように第３の絶縁膜中に形成されていてもよい。
第１の配線構造において、ダミービアの直径は、ビアの直径よりも小さいことが好ましい。
このようにすると、ビア用のホール（ビアホール）の直径と比較してダミービア用のホールの直径の方が小さくなるため、言い換えると、ビアの体積と比較してダミービアの体積の方が小さくなるため、上層配線とビアとの間における応力の勾配よりも、上層配線とダミービアとの間における応力の勾配の方が大きくなる。このため、上層配線を構成する導電膜内の空孔はダミービアの方に優先的に流入するため、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生をより効果的に抑制することができる。従って、多層配線構造の信頼性をより向上させることができる。
第１の配線構造において、ダミービアの平面形状は方形であり、ダミービアの平面形状における長辺方向が上層配線の短辺方向と同じであることが好ましい。
このようにすると、上層配線を構成する導電膜内の空孔のうち、ビアから見てダミービアの方向においてダミービアよりも遠くに存在する空孔を、ダミービアに流入させ、それによって該空孔がビアに到達することを防止できる。このため、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生をより効果的に抑制することができるので、多層配線構造の信頼性をより向上させることができる。
第１の配線構造において、ビアの平面形状は円形であり、ダミービアは、ビアとは異なる平面形状を有していてもよい。
第１の配線構造において、ダミービアは前記ビアよりも前記上層配線の中央に近い位置に設けられていることが好ましい。言い換えると、上層配線におけるビアから見てダミービアのある側の一端とビアとの間の距離は、上層配線におけるビアから見てダミービアのない側の他端とビアとの間の距離よりも長いことが好ましい。
このようにすると、上層配線における前記の一端とビアとの間の距離が、上層配線における前記の他端とビアとの間の距離よりも長くなる。すなわち、上層配線における前記の一端とビアとの間の一領域は、上層配線における前記の他端とビアとの間の他領域よりも大きくなるので、上層配線の一領域の方が上層配線の他領域よりも多くの空孔を含む。そして、より多くの空孔を含むこの上層配線の一領域にダミービアが設けられているため、ダミービアに空孔をより効率的に流入させることができる。このため、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生をより効果的に抑制することができるので、多層配線構造の信頼性をより向上させることができる。
第１の配線構造において、ビアとダミービアとの間隔は１μｍ以下であることが好ましい。
このようにすると、本来ビアに流入しようとする空孔を、ダミービアにも分散して流入させるという効果が確実に得られる。尚、本願において、ビア（ビアホール）とダミービア（ダミーホール）との間隔とは、ビアにおけるダミービア側のエッジと、ダミービアにおけるビア側のエッジとの間隔を意味する。また、この間隔の下限は、例えばデザインルールにおける配線間又はビア間の最小分離幅に合わせて設定される。
本発明に係る第２の配線構造は、下層配線と上層配線との間に第１の絶縁膜が設けられ且つ下層配線と上層配線とが第１の絶縁膜中に形成されたビアを介して接続されている配線構造であって、上層配線の内部におけるビアの接続部分の近傍に少なくとも１つの絶縁性スリットが形成されている。
第２の配線構造によると、上層配線のビア接続部分の近傍に絶縁性スリットが設けられているため、上層配線のビア接続部分の近傍における引っ張り応力を、上層配線の他の部分と比べて小さくすることができる。すなわち、絶縁性スリットによって、上層配線からビアまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、上層配線からビアに向かって空孔が流入する現象を抑制することができる。また、上層配線やビアを構成する導電膜とは異なる材料からなる絶縁性スリットは、該導電膜中の原子又は空孔が移動する際の障壁として機能する。このため、該原子が上層配線及びビアの内部で対流したり又は空孔がビアの底部に集積したりすることを防止することができる。従って、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。
尚、第２の配線構造において、絶縁性スリットは、例えば下層配線と上層配線との間に設けられる第１の絶縁膜の一部であってもよい。
また、第２の配線構造において、絶縁性スリットは、上層配線におけるビアの接続部分と接するように形成されていてもよい。この場合、絶縁性スリットの平面形状は方形であり、絶縁性スリットの平面形状における長辺は、ビアの直径の２倍以上で且つ４倍以下の長さを持ち、絶縁性スリットの平面形状における長辺側が、上層配線におけるビアの接続部分と接していると、前述の効果が得られる。
また、第２の配線構造において、絶縁性スリットの平面形状は方形であり、絶縁性スリットの平面形状における長辺は、ビアの直径の２倍以上で且つ１０倍以下の長さを持ち、絶縁性スリットの平面形状における長辺方向が上層配線の短辺方向と同じであり、絶縁性スリットは前記ビアよりも前記上層配線の中央に近い位置に設けられていることが好ましい。
このようにすると、絶縁性スリットと上層配線のビア接続部分とが離間している場合にも次のような効果が得られる。すなわち、上層配線を構成する導電膜内の空孔のうち、ビアから見て絶縁性スリットの方向において絶縁性スリットよりも遠くに存在する空孔が、絶縁性スリットにより妨げられてビアに到達することを防止できる。また、絶縁性スリットはビアよりも上層配線の中央に近い位置に設けられているため、言い換えると、上層配線におけるビアから見て絶縁性スリットのある側の一端とビアとの間の距離は、上層配線におけるビアから見て絶縁性スリットのない側の他端とビアとの間の距離よりも長いため、上層配線における前記の一端とビアとの間の一領域が、上層配線における前記の他端とビアとの間の他領域よりも大きくなる。このため、上層配線の一領域の方が上層配線の他領域よりも多くの空孔を含み、この上層配線の一領域に絶縁性スリットが設けられている結果、絶縁性スリットによって空孔の移動をより効果的に阻止することができる。従って、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生をより効果的に抑制できるので、多層配線構造の信頼性をより向上させることができる。
第２の配線構造において、ビアと絶縁性スリットとの間隔は１μｍ以下であることが好ましい。
このようにすると、本来ビアに流入しようとする空孔の動きを絶縁性スリットによって阻止するという効果が得られる。尚、本願において、ビア（ビアホール）と絶縁性スリットとの間隔とは、ビアにおける絶縁性スリット側のエッジと、絶縁性スリットにおけるビア側のエッジとの間隔を意味する。また、前述のように、絶縁性スリットは上層配線における前記ビアの接続部分と接するように形成されていてもよく、この場合、ビアと絶縁性スリットとの間隔は０である。
本発明に係る第３の配線構造は、下層配線と上層配線との間に第１の絶縁膜が設けられ且つ下層配線と上層配線とが第１の絶縁膜中に形成されたビアを介して接続されている配線構造であって、上層配線は、配線幅が相対的に太い第１の配線部分と、配線幅が相対的に細い第２の配線部分とに枝分かれしており、ビアは第２の配線部分に接続されており、第１の配線部分と第２の配線部分との分岐点近傍の第１の絶縁膜に、上層配線と接続する少なくとも１つのダミー部が配置されている。
第３の配線構造によると、第１の配線構造と同様の効果に加えて次のような効果が得られる。すなわち、第１の配線部分（太い配線部分）から第２の配線部分（細い配線部分）に侵入してビアに流入しようとする空孔を、ダミー部によって効果的に捕獲することができる。その結果、デバイスを高温で保持した際に発生する動作不良数をより一層低減することができる。
第３の配線構造において、ダミー部は分岐点近傍の第１の配線部分又は第２の配線部分に接続されていてもよい。また、ダミー部の平面形状はビアと同様の形状又は方形状であってもよい。
第３の配線構造において、第２の配線部分の配線幅が０．２０μｍ以下であると、従来の配線構造と比べて、前述の効果が顕著に得られる。
本発明に係る第１の配線構造の製造方法は、下層配線上に第１の絶縁膜を堆積する工程と、第１の絶縁膜に、下層配線に達するビアホールと、ビアホールの近傍に位置する少なくとも１つのダミーホールと、ビアホール及びダミーホールのそれぞれの開口部と接続する上層配線溝とを形成する工程と、上層配線溝、ビアホール及びダミーホールに導電材料を埋め込むことによって、上層配線と、下層配線と上層配線とを接続するビアと、上層配線と接続され且つ下層配線とは接続されないダミービアとを形成する工程とを備えている。また、下層配線は、第１の絶縁膜の下側の第２の絶縁膜中に形成されており、ダミーホールは、その底部が第２の絶縁膜中に位置するように形成されている。
第１の配線構造の製造方法によると、本発明に係る第１の配線構造を製造することができるので、本発明に係る第１の配線構造と同様の効果が得られる。尚、ビア及び上層配線の形成には、デュアルダマシン法等のダマシン法を用いてもよいし、それ以外の方法を用いてもよい。
本発明に係る第２の配線構造の製造方法は、下層配線上に第１の絶縁膜を堆積する工程と、第１の絶縁膜に、下層配線に達するビアホールと、ビアホールの開口部と接続する上層配線溝とを形成する工程と、上層配線溝及びビアホールに導電材料を埋め込むことによって、上層配線と、下層配線と上層配線とを接続するビアとを形成する工程と、上層配線上に第２の絶縁膜を堆積する工程と、第２の絶縁膜に、上層配線に達し且つビアの近傍に位置するダミーホールを形成する工程と、ダミーホールに他の導電材料を埋め込むことによって、少なくとも１つのダミービアを形成する工程とを備えている。
第２の配線構造の製造方法によると、本発明に係る第１の配線構造を製造することができるので、本発明に係る第１の配線構造と同様の効果が得られる。尚、ビア及び上層配線の形成には、デュアルダマシン法等のダマシン法を用いてもよいし、それ以外の方法を用いてもよい。
第１又は第２の配線構造の製造方法において、ビアホールとダミーホールとの間隔は１μｍ以下であることが好ましい。
このようにすると、本来ビアに流入しようとする空孔を、ダミービアにも分散して流入させるという効果が得られる。
本発明に係る第３の配線構造の製造方法は、下層配線上に第１の絶縁膜を堆積する工程と、第１の絶縁膜に、下層配線に達するビアホールと、ビアホールの開口部と接続する上層配線溝とを形成する工程と、上層配線溝及びビアホールに導電材料を埋め込むことによって、上層配線と、下層配線と上層配線とを接続するビアとを形成する工程とを備え、ビアホール及び上層配線溝を形成する工程は、上層配線溝におけるビアホールの接続部分の近傍に第１の絶縁膜の一部分を残存させ、それによって絶縁性スリットを設ける工程を含む。
第３の配線構造の製造方法によると、本発明に係る第２の配線構造を製造することができるので、本発明に係る第２の配線構造と同様の効果が得られる。尚、ビア及び上層配線の形成には、デュアルダマシン法等のダマシン法を用いてもよいし、それ以外の方法を用いてもよい。
第３の配線構造の製造方法において、絶縁性スリットは、上層配線におけるビアの接続部分と接するように設けられてもよい。この場合、絶縁性スリットの平面形状は方形であり、絶縁性スリットの平面形状における長辺は、ビアホールの直径の２倍以上で且つ４倍以下の長さを持ち、絶縁性スリットの平面形状における長辺側が上層配線におけるビアの接続部分と接していると、本発明に係る第２の配線構造と同様の効果が確実に得られる。
また、第３の配線構造の製造方法において、絶縁性スリットの平面形状は方形であり、絶縁性スリットの平面形状における長辺は、ビアホールの直径の２倍以上で且つ１０倍以下の長さを持ち、絶縁性スリットの平面形状における長辺方向が上層配線の短辺方向と同じであり、絶縁性スリットはビアよりも上層配線の中央に近い位置に設けられていることが好ましい。
このようにすると、絶縁性スリットと上層配線のビア接続部分とが離間している場合にも次のような効果が得られる。すなわち、上層配線を構成する導電膜内の空孔のうち、ビアから見て絶縁性スリットの方向において絶縁性スリットよりも遠くに存在する空孔がビアに到達することを防止できる。また、絶縁性スリットはビアよりも上層配線の中央に近い位置に設けられているため、言い換えると、上層配線におけるビアから見て絶縁性スリットのある側の一端とビアとの間の距離は、上層配線におけるビアから見て絶縁性スリットのない側の他端とビアとの間の距離よりも長いため、上層配線における前記の一端とビアとの間の一領域が、上層配線における前記の他端とビアとの間の他領域よりも大きくなる。このため、上層配線の一領域の方が上層配線の他領域よりも多くの空孔を含み、この上層配線の一領域に絶縁性スリットが設けられている結果、絶縁性スリットによって空孔の移動をより効果的に阻止することができる。従って、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生をより効果的に抑制することができるので、多層配線構造の信頼性をより向上させることができる。
本発明に係る第４の配線構造の製造方法は、下層配線上に第１の絶縁膜を堆積する工程と、第１の絶縁膜に、下層配線に達するビアホールと、ビアホールの開口部と接続し且つ幅が相対的に太い第１の溝と幅が相対的に細い第２の溝とに枝分かれした上層配線溝と、第１の溝と第２の溝との分岐点近傍に配置された凹部とを形成する工程と、上層配線溝、ビアホール及び凹部に導電材料を埋め込むことによって、上層配線と、下層配線と上層配線とを接続するビアと、上層配線と接続され且つ下層配線とは接続されないダミー部とを形成する工程とを備えている。
第４の配線構造の製造方法によると、本発明に係る第３の配線構造を製造することができるので、本発明に係る第３の配線構造と同様の効果が得られる。尚、ビア及び上層配線の形成には、デュアルダマシン法等のダマシン法を用いてもよいし、それ以外の方法を用いてもよい。
第４の配線構造の製造方法において、ダミー部は分岐点近傍の第１の配線部分又は第２の配線部分に接続されていてもよい。また、ダミー部の平面形状はビアと同様の形状又は方形状であってもよい。
第４の配線構造の製造方法において、第２の配線部分の配線幅が０．２０μｍ以下であると、従来の配線構造の製造方法と比べて、前述の効果が顕著に得られる。
本発明によると、上層配線におけるビア接続部分の近傍にダミービア又は絶縁性スリットを設けることによって、実使用時において上層配線と共に閉回路を構成するビアに向かって上層配線から空孔が流入する現象を防止することができる。このため、ビアを構成する導電膜の塑性変形、つまりビアホール内におけるボイドの発生を抑制することができるので、信頼性の高い多層配線構造を実現することができる。
（発明の原理）
まず、従来の多層配線構造におけるビアホールの内部にボイドが発生するという現象について、本願発明者が検討した結果（前記の現象のメカニズム）について説明する。
金属膜は、それが用いられる配線構造に応じて、周辺の膜から影響を受ける。例えば図２０（ｂ）に示すように、絶縁膜に設けられた配線溝のうち、配線幅が狭い箇所に成膜された金属膜（例えばＣｕ膜）は、周りの絶縁膜から弱く引っ張られる状態にある。すなわち、該Ｃｕ膜に対しては比較的小さい引っ張り応力が作用する。それに対して、絶縁膜に設けられた配線溝のうち、配線幅が広い箇所に成膜されたＣｕ膜は、周りの絶縁膜から強く引っ張られる状態にある。すなわち、該Ｃｕ膜に対しては比較的大きい引っ張り応力が作用する。この引っ張り応力は、主として、金属膜と絶縁膜との間の熱膨張率の違い、又は後工程での熱負荷に起因する金属膜の収縮によって発生する。また、引っ張り応力は、配線溝及びビアホールの形状及び配置密度等によって大きく変化する。
一般に、Ｃｕ等からなる金属膜は、成膜された時点では原子が比較的規則正しく配列された結晶構造を有している。配線材料として主に利用されているＣｕの成膜には、一般的に電解メッキ法が利用されている。また、電解メッキ法によって成膜した銅膜は、その内部に多数の空孔を含むという特徴を持つ。さらに、図２０（ｂ）に示す配線構造において、Ｃｕ膜に含まれる空孔は、引っ張り応力の大きいＣｕ膜領域よりも、引っ張り応力の小さいＣｕ膜領域に集まりやすい。それは、空孔が引っ張り応力の小さいＣｕ膜領域中に入ることによって、言い換えると、Ｃｕ原子が引っ張り応力の大きいＣｕ膜領域中に入ることによって、Ｃｕ膜の結晶構造に周りの絶縁膜から加えられる圧力が緩和されるためである。
従って、配線構造に熱が加わるなどしてＣｕ原子や空孔の自由度が高くなると、Ｃｕ膜における応力の勾配に沿って、つまり、大きい引っ張り応力を有するＣｕ膜領域から小さい引っ張り応力を有するＣｕ膜領域へ向けて空孔が移動する（Ｃｕ原子の移動の向きは空孔の移動の向きと逆になる）。その結果、配線構造における配線幅の狭い箇所、又は配線の底部若しくは角部には空孔が集まりやすくなるので、ボイドが発生しやすくなる。
以上の知見に基づき、以下に説明する本発明の各実施形態は、配線となる導電膜における応力の勾配を緩和することによって、導電膜内での空孔の移動を抑制し、それにより配線形成後に配線内にボイドが発生することを防止するという技術的思想を実現するものである。
（第１の実施形態：ビアとダミービアとを同じ層に設ける場合（基本形））
以下、本発明の第１の実施形態に係る配線構造及びその製造方法について図面を参照しながら説明する。
図２（ｂ）は、第１の実施形態に係る配線構造を示す断面図である。図２（ｂ）に示すように、半導体基板（図示省略）上の絶縁膜１０１に第１配線１０２Ａ及び擬似配線（ダミー配線）１０２Ｂが埋め込まれていると共に、絶縁膜１０１、第１配線１０２Ａ及びダミー配線１０２Ｂのそれぞれの上にＳｉＮ膜１０３、ＳｉＯ2 膜１０４及びＦＳＧ膜１０５が順次形成されている。ＳｉＮ膜１０３及びＳｉＯ2 膜１０４には、第１配線１０２Ａに達するビアホール１０６Ａと、ダミー配線１０２Ｂに達する擬似ビアホール（ダミーホール）１０６Ｂとが形成されている。ＦＳＧ膜１０５には、ビアホール１０６Ａ及びダミーホール１０６Ｂのそれぞれの開口部と接続する配線溝１０７が形成されている。ビアホール１０６Ａ、ダミーホール１０６Ｂ及び配線溝１０７にはバリア膜１０８及びＣｕ膜１０９が順次埋め込まれており、それによってビアホール１０６Ａ、ダミーホール１０６Ｂ及び配線溝１０７にそれぞれビア１１０Ａ、擬似ビア（ダミービア）１１０Ｂ及び第２配線１１１が形成されている。ダミービア１１０Ｂは、第２配線１１１におけるビア１１０Ａの接続部分の近傍に接続される。ＦＳＧ膜１０５の上及び第２配線１１１の上にはＳｉＮ膜１１２が形成されている。
尚、図２（ｂ）に示すように、第１配線１０２Ａと第２配線１１１とは、ビア１１０Ａを介して電気的に接続されている。また、第１配線１０２Ａ及び第２配線１１１のそれぞれは他の素子（図示省略）や外部電極（図示省略）と電気的に接続されている。これにより、第１配線１０２Ａ、ビア１１０Ａ及び第２配線１１１は、実使用時において、ある閉回路の一部分を構成する。一方、ダミー配線１０２Ｂ及びダミービア１１０Ｂのそれぞれは、実使用時において、いかなる閉回路の構成要素にもならない。言い換えると、図２（ｂ）に示す配線構造においてダミー配線１０２Ｂ及びダミービア１１０Ｂを省略したとしても、該配線構造を持つデバイスは、少なくとも製造直後においては動作可能である。
図２（ｃ）は、図２（ｂ）に示す多層配線構造を上から見た平面図である。図２（ｃ）に示すように、本実施形態では、第１配線１０２Ａ及びダミ−配線１０２Ｂのそれぞれの幅は第２配線１１１の幅よりも小さい。具体的には、第１配線１０２Ａ及びダミー配線１０２Ｂのそれぞれの幅は例えば０．２μｍであり、ビア１１０Ａ（ビアホール１０６Ａ）及びダミービア１１０Ｂ（ダミーホール１０６Ｂ）のそれぞれの直径は例えば０．２０μｍであり、第２配線１１１の幅は例えば１０μｍである。また、ビア１１０Ａとダミービア１１０Ｂとの間隔、正確には、ビア１１０Ａにおけるダミービア１１０Ｂ側のエッジと、ダミービア１１０Ｂにおけるビア１１０Ａ側のエッジとの間隔は例えば０．２μｍである。尚、本願において、ビア（ビアホール）の直径とは、ビア（ビアホール）の平面形状（つまり平面図における形状）が円形である場合には該円形の直径を意味し、ビア（ビアホール）の平面形状が正方形である場合には該正方形の一辺の長さを意味する。
図１（ａ）〜（ｃ）及び図２（ａ）は、図２（ｂ）に示す多層配線構造を形成するための、第１の実施形態に係る配線構造の製造方法の各工程を示す断面図である。
まず、図１（ａ）に示すように、半導体基板（図示省略）の表面に絶縁膜１０１を成膜した後、絶縁膜１０１中に第１配線１０２Ａ及びダミー配線１０２Ｂを形成する。
次に、図１（ｂ）に示すように、絶縁膜１０１、第１配線１０２Ａ及びダミー配線１０２Ｂのそれぞれの上に、例えばプラズマＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ2 膜１０４及びＦＳＧ膜１０５を順に成膜する。その後、リソグラフィー及びドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３及びＳｉＯ2 膜１０４に、第１配線１０２Ａに達するビアホール１０６Ａと、ダミー配線１０２Ｂに達するダミーホール１０６Ｂとを形成すると共に、ＦＳＧ膜１０５に、ビアホール１０６Ａ及びダミーホール１０６Ｂのそれぞれの開口部と接続する配線溝１０７を形成する。
次に、図１（ｃ）に示すように、ビアホール１０６Ａ、ダミーホール１０６Ｂ及び配線溝１０７が途中まで埋まるように、例えばＰＶＤ法によりバリア膜１０８を成膜した後、ビアホール１０６Ａ、ダミーホール１０６Ｂ及び配線溝１０７が完全に埋まるように、バリア膜１０８の上に例えばメッキ法によりＣｕ膜１０９を成膜する。
次に、図２（ａ）に示すように、例えばＣＭＰ法により、配線溝１０７の外側のバリア膜１０８及びＣｕ膜１０９を除去する。これにより、配線溝１０７に第２配線１１１が形成される。また、ビアホール１０６Ａに、第１配線１０２Ａと第２配線１１１とを接続するビア１１０Ａが形成されると共に、ダミーホール１０６Ｂに、ダミー配線１０２Ｂと第２配線１１１とを接続するダミービア１１０Ｂが形成される。尚、ダミービア１１０Ｂは第１配線１０２Ａとは接続されない。
最後に、ＦＳＧ膜１０５の上及び第２配線１１１（Ｃｕ膜１０９）の上にＳｉＮ膜１１２を堆積することにより、図２（ｂ）に示す多層配線構造が完成する。
以上に説明した第１の実施形態の配線構造及びその製造方法によると、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分の近傍にダミービア１１０Ｂが設けられているため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はビア１１０Ａとダミービア１１０Ｂとに分散して流入する。言い換えると、ダミービア１１０Ｂによって、ビア１個当たりに流入する空孔の数が減少するため、第２配線１１１からビア１１０Ａまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、第２配線１１１からビア１１０Ａに向かって空孔が流入する現象を抑制することができる。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。
また、第１の実施形態によると、ダミービア１１０Ｂ（ダミーホール１０６Ｂ）の下にダミー配線１０２Ｂが設けられているため、ダミー配線１０２ＢをエッチングストッパーとしてＳｉＮ膜１０３及びＳｉＯ2 膜１０４に対してエッチングを行なうことにより、ダミーホール１０６Ｂを簡単に形成することができる。
尚、第１の実施形態において、ビア１１０Ａとダミービア１１０Ｂとの間隔（ビアホール１０６Ａとダミーホール１０６Ｂとの間隔：以下、ビア・ダミービア間隔と称する）は小さければ小さいほど好ましいが、ビア１１０Ａに流入する空孔をダミービア１１０Ｂによって低減させる効果を得るためには、ビア・ダミービア間隔は少なくとも２５μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。また、ビア・ダミービア間隔の下限は、例えばデザインルールにおける配線間又はビア間の最小分離幅（例えば０．２μｍ）に合わせて設定することができる。また、配線間最小分離幅が最小配線幅と同程度に設定されている場合には、ビア・ダミービア間隔の下限を最小配線幅に合わせて設定してもよい。
図３は、本実施形態の効果（高温保持後における動作不良の抑制効果）のビア・ダミービア間隔に対する依存性を示している。図３において、縦軸に「デバイスの高温保持後における動作不良数（個）」を示すと共に、横軸に「ビア・ダミービア間隔（μｍ）」を示す。尚、横軸の「ダミービアなし」はビア・ダミービア間隔が無限大の場合に相当する。図３に示すように、ビア・ダミービア間隔が小さくなるに従って、動作不良の発生数が減少する。すなわち、本実施形態の効果が顕著になる。これは、ビア・ダミービア間隔が小さい程、ビアに集まろうとする空孔をダミービアによって吸収しやすくなるからである。
但し、図３に示すように、ビア・ダミービア間隔が３０μｍ以上になると、ビアに発生するボイドをダミービアによって効果的に抑制することが困難になる。その理由は次の通りである。すなわち、空孔が移動できる範囲には限りがあるため、ビア・ダミービア間隔が大きくなると、ビアに入り込もうとする空孔をダミービアに十分に吸収させることが困難になる。その結果、ビア・ダミービア間隔が大きい場合、特にビア・ダミービア間隔が３０μｍを大きく越える場合、ボイドの発生率が「ダミービアなし」の場合と同程度になってしまうため、デバイスの高温保持後における動作不良数を十分に低減することはできなくなる。
また、第１の実施形態において、１つのビア１１０Ａに対して設けられるダミービア１１０Ｂの数は形成可能な限り、多ければ多いほどよい。具体的には、第２配線１１１における回路動作に影響を及ぼさない領域に、できるだけ多くのダミービア１１０Ｂを設けることが好ましい。
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る配線構造及びその製造方法について図面を参照しながら説明する。
図４は、第１の実施形態の変形例に係る配線構造を示す平面図である。
図４に示すように、本変形例が第１の実施形態（図２（ｃ）参照）と異なっている点は次の通りである。すなわち、第１点は、第２配線１１１が、例えば幅１０μｍの太い配線部分１１１ａと、該太い配線部分１１１ａから分岐した、例えば幅０．２０μｍの細い配線部分１１１ｂとを有していることである。また、第２点は、ビア１１０Ａ（ビアホール１０６Ａ）が細い配線部分１１１ｂに接続されていることである。さらに、第３点は、複数のダミービア１１０Ｂ（複数のダミーホール１０６Ｂ）が、太い配線部分１１１ａと細い配線部分１１１ｂとの分岐点、及び太い配線部分１１１ａにおける前記分岐点の近傍に接続されていることである。
すなわち、本変形例の配線構造の製造方法が第１の実施形態と異なっている点は、図１（ｂ）に示す工程で、幅が相対的に太い第１の溝と幅が相対的に細い第２の溝とに枝分かれした配線溝１０７を形成すると共に、当該第１の溝と当該第２の溝との分岐点近傍にダミーホール１０６Ｂを形成することである。
本変形例によると、第１の実施形態の効果に加えて次のような効果が得られる。すなわち、太い配線部分１１１ａから細い配線部分１１１ｂに侵入してビア１１０Ａに流入しようとする空孔を、ダミービア１１０Ｂによって効果的に捕獲することができる。その結果、デバイスを高温で保持した際に発生する動作不良数をより一層低減することができる。
尚、本変形例において、１つ又は複数のダミービア１１０Ｂ（ダミーホール１０６Ｂ）が、太い配線部分１１１ａと細い配線部分１１１ｂとの分岐点に接続されていてもよいし又は太い配線部分１１１ａにおける前記分岐点の近傍に接続されていてもよい。ここで、ダミービア１１０Ｂの配置場所は前記分岐点又はその近傍のみに限られるものではない。例えば、細い配線部分１１１ｂにおける太い配線部分１１１ａに比較的近い部分にダミービア１１０Ｂが配置されていれば、ビア１１０Ａに侵入しようとする空孔の大多数はビア１１０Ａにたどり着く前に該ダミービア１１０Ｂによって捕獲されるため、ビア１１０Ａにボイドが発生することを防ぐことができる。
また、本変形例において、ビア１１０Ａと同様の平面形状を有するダミービア１１０Ｂを設けたが、これに代えて、ビア１１０Ａと異なる平面形状（例えば方形状）を有するダミー部を設けてもよい。
図５は、ダミービア１１０Ｂ（前記分岐点近傍の太い配線部分１１１ａ等に形成されたダミー部）による本変形例の効果（高温保持後における動作不良の抑制効果）のビア形成配線幅（ビア１１０Ａが形成されている細い配線部分１１１ｂの幅）に対する依存性を示している。図５において、縦軸に「デバイスの高温保持後における動作不良数（個）」を示すと共に、横軸に「ビア形成配線幅（μｍ）」を示す。尚、横軸の「ダミービアなし」は、分岐点近傍の太い配線部分１１１ａにダミービア１１０Ｂが形成されていない場合に相当する。図５に示すように、ビア１１０Ａが形成される配線部分１１１ｂの幅が１０μｍ程度である場合、つまり、配線部分１１１ｂの幅が、それが接続されている配線部分１１１ａの幅と同程度である場合、両配線部分の分岐点近傍にダミービア（ダミー部）を形成したとしても、動作不良の発生数について大きな変化は生じない。すなわち、ビア１１０Ａが形成される配線部分１１１ｂの幅が比較的広い場合には、当該配線部分１１１ｂに含まれる金属量が多くなるため、当該配線部分１１１ｂは金属に起因するボイド等の欠陥を多数含みやすくなり、その結果、動作不良発生数は、当該配線部分１１１ｂの金属量に応じて、比較的大きな値となる。
一方、ビア１１０Ａが形成される配線部分１１１ｂの幅が狭くなるに従って、当該配線部分１１１ｂに含まれる金属量は少なくなるため、金属に起因して配線部分１１１ｂに生じる欠陥の数は若干減少する。しかしながら、配線部分１１１ｂの幅が狭くなるのに応じて、配線部分１１１ｂに設けられるビア１１０Ａの径も小さくなるため、当該ビア１１０Ａにボイド等の欠陥が集中しやすくなる。ここで、図４に示すように、ビア１１０Ａが形成される細い配線部分１１１ｂと太い配線部分１１１ａとの分岐点の近傍にダミービア（ダミー部）１１０Ｂを形成することによって、図５に示すように、細い配線部分１１１ｂの配線幅が狭くなるのに伴い動作不良の発生率を低減させていくことができる。これは、金属膜中から発生する欠陥数が配線幅の縮小に伴って減少することに加えて、ビアに集中しようとする欠陥をダミービアが予め吸収してしまうことによる。すなわち、本変形例によると、ビア１１０Ａが形成される配線部分１１１ｂの幅が小さい程、つまりはビア１１０Ａの径が小さい程、ダミービア１１０Ｂによって大きな欠陥吸収効果が得られる。特に、図５に示すように、細い配線部分１１１ｂの幅が０．２０μｍ程度以下となる場合に前述の効果は非常に顕著になる。
（第２の実施形態：ビアとダミービアとを同じ層に設ける場合（ダミー配線なし））
以下、本発明の第２の実施形態に係る配線構造及びその製造方法について図面を参照しながら説明する。
図７（ｂ）は、第２の実施形態に係る配線構造を示す断面図であり、図７（ｃ）は、図７（ｂ）に示す多層配線構造を上から見た平面図である。尚、図７（ｂ）及び（ｃ）において、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、詳細な説明を省略する。
図７（ｂ）及び（ｃ）に示すように、本実施形態が第１の実施形態と異なっている点は次の通りである。すなわち、ダミー配線１０２Ｂが設けられていないこと、ダミーホール１０６Ｂに代えてダミーホール１０６Ｂよりも深いダミーホール１０６Ｃが設けられていること、及びダミーホール１０６Ｃにダミービア１１０Ｂに代えてダミービア１１０Ｃが設けられていることである。すなわち、ダミービア１１０Ｃ（ダミーホール１０６Ｃ）の底部は絶縁膜１０１中に形成されており、ダミーホール１０６Ｃの方がビアホール１０６Ａよりも深い。
尚、本実施形態でも、ダミービア１１０Ｃは、第２配線１１１におけるビア１１０Ａの接続部分の近傍に接続される。
また、図７（ｂ）に示すように、ダミービア１１０Ｃは、実使用時において、いかなる閉回路の構成要素にもならない。言い換えると、図７（ｂ）に示す配線構造においてダミービア１１０Ｃを省略したとしても、該配線構造を持つデバイスは、少なくとも製造直後においては動作可能である。
また、図７（ｃ）に示すように、本実施形態では、第１配線１０２Ａの幅は第２配線１１１の幅よりも小さい。具体的には、第１配線１０２Ａの幅は例えば０．２μｍであり、ビア１１０Ａ（ビアホール１０６Ａ）及びダミービア１１０Ｃ（ダミーホール１０６Ｃ）のそれぞれの直径は例えば０．２０μｍであり、第２配線１１１の幅は例えば１０μｍである。また、ビア１１０Ａとダミービア１１０Ｃとの間隔、正確には、ビア１１０Ａにおけるダミービア１１０Ｃ側のエッジと、ダミービア１１０Ｃにおけるビア１１０Ａ側のエッジとの間隔は例えば０．２μｍである。
図６（ａ）〜（ｃ）及び図７（ａ）は、図７（ｂ）に示す多層配線構造を形成するための、第２の実施形態に係る配線構造の製造方法の各工程を示す断面図である。
まず、図６（ａ）に示すように、半導体基板（図示省略）の表面に絶縁膜１０１を成膜した後、絶縁膜１０１中に第１配線１０２Ａを形成する。
次に、図６（ｂ）に示すように、絶縁膜１０１及び第１配線１０２Ａのそれぞれの上に、例えばプラズマＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ2 膜１０４及びＦＳＧ膜１０５を順に成膜する。その後、リソグラフィー及びドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３及びＳｉＯ2 膜１０４に、第１配線１０２Ａに達するビアホール１０６Ａを形成すると共に、絶縁膜１０１、ＳｉＮ膜１０３及びＳｉＯ2 膜１０４にダミーホール１０６Ｃを形成する。また、ＦＳＧ膜１０５に、ビアホール１０６Ａ及びダミーホール１０６Ｃのそれぞれの開口部と接続する配線溝１０７を形成する。
次に、図６（ｃ）に示すように、ビアホール１０６Ａ、ダミーホール１０６Ｃ及び配線溝１０７が途中まで埋まるように、例えばＰＶＤ法によりバリア膜１０８を成膜した後、ビアホール１０６Ａ、ダミーホール１０６Ｃ及び配線溝１０７が完全に埋まるように、バリア膜１０８の上に例えばメッキ法によりＣｕ膜１０９を成膜する。
次に、図７（ａ）に示すように、例えばＣＭＰ法により、配線溝１０７の外側のバリア膜１０８及びＣｕ膜１０９を除去する。これにより、配線溝１０７に第２配線１１１が形成される。また、ビアホール１０６Ａに、第１配線１０２Ａと第２配線１１１とを接続するビア１１０Ａが形成されると共に、ダミーホール１０６Ｃに、第２配線１１１のみと接続するダミービア１１０Ｃが形成される。すなわち、ダミービア１１０Ｃは第１配線１０２Ａとは接続されない。
最後に、ＦＳＧ膜１０５の上及び第２配線１１１（Ｃｕ膜１０９）の上にＳｉＮ膜１１２を堆積することにより、図７（ｂ）に示す多層配線構造が完成する。
以上に説明した第２の実施形態の配線構造及びその製造方法によると、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分の近傍にダミービア１１０Ｃが設けられているため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はビア１１０Ａとダミービア１１０Ｃとに分散して流入する。言い換えると、ダミービア１１０Ｃによって、ビア１個当たりに流入する空孔の数が減少するため、第２配線１１１からビア１１０Ａまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、第２配線１１１からビア１１０Ａに向かって空孔が流入する現象を抑制することができる。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。
また、第２の実施形態によると、第１の実施形態と比較して、より信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、本実施形態では、ダミーホール１０６Ｃが、ビアホール１０６Ａと比較して、より深く形成されている。このため、第２配線１１１とビア１１０Ａとの間における応力の勾配よりも、第２配線１１１とダミービア１１０Ｃとの間における応力の勾配の方が大きくなるので、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はダミービア１１０Ｃの方に優先的に流入する。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生をより効果的に抑制することができるので、第１の実施形態と比較して、多層配線構造の信頼性をより向上させることができる。
尚、第２の実施形態において、ビア１１０Ａとダミービア１１０Ｃとの間隔（ビアホール１０６Ａとダミーホール１０６Ｃとの間隔：以下、ビア・ダミービア間隔と称する）は小さければ小さいほど好ましいが、ビア１１０Ａに流入する空孔をダミービア１１０Ｃによって低減させる効果を得るためには、ビア・ダミービア間隔は少なくとも２５μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。このようにすると、本来ビア１１０Ａに流入しようとする空孔を、ダミービア１１０Ｃにも分散して流入させるという効果が確実に得られる。また、ビア・ダミービア間隔の下限は、例えばデザインルールにおける配線間又はビア間の最小分離幅（例えば０．２μｍ）に合わせて設定することができる。また、配線間最小分離幅が最小配線幅と同程度に設定されている場合には、ビア・ダミービア間隔の下限を最小配線幅に合わせて設定してもよい。
また、第２の実施形態において、１つのビア１１０Ａに対して設けられるダミービア１１０Ｃの数は形成可能な限り、多ければ多いほどよい。具体的には、第２配線１１１における回路動作に影響を及ぼさない領域に、できるだけ多くのダミービア１１０Ｃを設けることが好ましい。
また、第２の実施形態において、第２配線１１１が、例えば幅１０μｍ程度の太い配線部分と、該太い配線部分から分岐した、例えば幅０．２０μｍ程度以下の細い配線部分とを有しており、ビア１１０Ａ（ビアホール１０６Ａ）が細い配線部分に接続されている場合には、１つ又は複数のダミービア１１０Ｃ（複数のダミーホール１０６Ｃ）が、太い配線部分と細い配線部分との分岐点に接続されているか、又は太い配線部分における前記分岐点の近傍に接続されていることが好ましい。このようにすると、太い配線部分から細い配線部分に侵入してビア１１０Ａに流入しようとする空孔を、ダミービア１１０Ｃによって効果的に捕獲することができる。ここで、ダミービア１１０Ｃの配置場所は前記分岐点又はその近傍のみに限られるものではない。例えば、細い配線部分における太い配線部分に比較的近い部分にダミービア１１０Ｃが配置されていれば、ビア１１０Ａに侵入しようとする空孔の大多数はビア１１０Ａにたどり着く前に該ダミービア１１０Ｃによって捕獲されるため、ビア１１０Ａにボイドが発生することを防ぐことができる。その結果、デバイスを高温で保持した際に発生する動作不良数をより一層低減することができる。
（第３の実施形態：ビアとダミービアとを同じ層に設ける場合（ダミービア縮小））
以下、本発明の第３の実施形態に係る配線構造及びその製造方法について図面を参照しながら説明する。
図８（ａ）は、第３の実施形態に係る配線構造を示す断面図であり、図８（ｂ）は、図８（ａ）に示す多層配線構造を上から見た平面図である。尚、図８（ａ）及び（ｂ）において、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、詳細な説明を省略する。
図８（ａ）及び（ｂ）に示すように、本実施形態が第１の実施形態と異なっている点は次の通りである。すなわち、ダミーホール１０６Ｂに代えてダミーホール１０６Ｂよりも直径が小さいダミーホール１０６Ｄが設けられていること、及びダミーホール１０６Ｄにダミービア１１０Ｂに代えてダミービア１１０Ｄが設けられていることである。すなわち、本実施形態では、ダミーホール１０６Ｄ（ダミービア１１０Ｄ）の直径を、ビアホール１０６Ａ（ビア１１０Ａ）の直径と比較して小さく設定している。
尚、本実施形態においても、ダミービア１１０Ｄは、第２配線１１１におけるビア１１０Ａの接続部分の近傍に接続される。
また、図８（ａ）に示すように、ダミー配線１０２Ｂ及びダミービア１１０Ｄのそれぞれは、実使用時において、いかなる閉回路の構成要素にもならない。言い換えると、図８（ａ）に示す配線構造においてダミービア１１０Ｄを省略したとしても、該配線構造を持つデバイスは、少なくとも製造直後においては動作可能である。
また、図８（ｂ）に示すように、本実施形態では、第１配線１０２Ａ及びダミ−配線１０２Ｂのそれぞれの幅は第２配線１１１の幅よりも小さい。具体的には、第１配線１０２Ａ及びダミー配線１０２Ｂのそれぞれの幅は例えば０．２μｍであり、ビア１１０Ａ（ビアホール１０６Ａ）の直径は例えば０．２０μｍであり、ダミービア１１０Ｄ（ダミーホール１０６Ｄ）の直径は例えば０．１６μｍであり、第２配線１１１の幅は例えば１０μｍである。また、ビア１１０Ａとダミービア１１０Ｄとの間隔、正確には、ビア１１０Ａにおけるダミービア１１０Ｄ側のエッジと、ダミービア１１０Ｄにおけるビア１１０Ａ側のエッジとの間隔は例えば０．２４μｍである。
また、図８（ａ）に示す多層配線構造を形成するための、第３の実施形態に係る配線構造の製造方法が、第１の実施形態に係る配線構造の製造方法（図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）参照）と異なっている点は、図１（ｂ）に示す工程で、ダミーホール１０６Ｂに代えて、ダミー配線１０２Ｂに達し且つダミーホール１０６Ｂよりも直径が小さいダミーホール１０６Ｄを形成することだけである。すなわち、ダミーホール形成用のマスクパターンレイアウトを変更すればよい。
以上に説明した第３の実施形態の配線構造及びその製造方法によると、高温で保持されても動作不良を発生しにくい、信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分の近傍にダミービア１１０Ｄが設けられているため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はビア１１０Ａとダミービア１１０Ｄとに分散して流入する。言い換えると、ダミービア１１０Ｄによって、ビア１個当たりに流入する空孔の数が減少するため、第２配線１１１からビア１１０Ａまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、第２配線１１１からビア１１０Ａに向かって空孔が流入する現象を抑制することができる。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を発生しにくい、信頼性の高い多層配線構造を実現することができる。
また、第３の実施形態によると、第１の実施形態と比較して、より信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、本実施形態では、ビアホール１０６Ａ（ビア１１０Ａ）の直径と比較してダミーホール１０６Ｄ（ダミービア１１０Ｄ）の直径の方が小さくなるため、言い換えると、ビア１１０Ａの体積と比較してダミービア１１０Ｄの体積の方が小さくなるため、第２配線１１１とビア１１０Ａとの間における応力の勾配よりも、第２配線１１１とダミービア１１０Ｄとの間における応力の勾配の方が大きくなる。このため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はダミービア１１０Ｄの方に優先的に流入する。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生をより効果的に抑制することができるので、第１の実施形態と比較して、多層配線構造の信頼性をより向上させることができる。
また、第３の実施形態によると、ダミービア１１０Ｄ（ダミーホール１０６Ｄ）の下にダミー配線１０２Ｂが設けられているため、ダミー配線１０２ＢをエッチングストッパーとしてＳｉＮ膜１０３及びＳｉＯ2 膜１０４に対してエッチングを行なうことにより、ダミーホール１０６Ｄを簡単に形成することができる。
尚、第３の実施形態において、ビア１１０Ａとダミービア１１０Ｄとの間隔（ビアホール１０６Ａとダミーホール１０６Ｄとの間隔：以下、ビア・ダミービア間隔と称する）は小さければ小さいほど好ましいが、ビア１１０Ａに流入する空孔をダミービア１１０Ｄによって低減させる効果を得るためには、ビア・ダミービア間隔は少なくとも２５μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。このようにすると、本来ビア１１０Ａに流入しようとする空孔を、ダミービア１１０Ｄにも分散して流入させるという効果が得られる。また、ビア・ダミービア間隔の下限は、例えばデザインルールにおける配線間又はビア間の最小分離幅（例えば０．２μｍ）に合わせて設定することができる。また、配線間最小分離幅が最小配線幅と同程度に設定されている場合には、ビア・ダミービア間隔の下限を最小配線幅に合わせて設定してもよい。
また、第３の実施形態において、１つのビア１１０Ａに対して設けられるダミービア１１０Ｄの数は形成可能な限り、多ければ多いほどよい。具体的には、第２配線１１１における回路動作に影響を及ぼさない領域に、できるだけ多くのダミービア１１０Ｄを設けることが好ましい。
また、第３の実施形態において、第２配線１１１が、例えば幅１０μｍ程度の太い配線部分と、該太い配線部分から分岐した、例えば幅０．２０μｍ程度以下の細い配線部分とを有しており、ビア１１０Ａ（ビアホール１０６Ａ）が細い配線部分に接続されている場合には、１つ又は複数のダミービア１１０Ｄ（複数のダミーホール１０６Ｄ）が、太い配線部分と細い配線部分との分岐点に接続されているか、又は太い配線部分における前記分岐点の近傍に接続されていることが好ましい。このようにすると、太い配線部分から細い配線部分に侵入してビア１１０Ａに流入しようとする空孔を、ダミービア１１０Ｄによって効果的に捕獲することができる。ここで、ダミービア１１０Ｄの配置場所は前記分岐点又はその近傍のみに限られるものではない。例えば、細い配線部分における太い配線部分に比較的近い部分にダミービア１１０Ｄが配置されていれば、ビア１１０Ａに侵入しようとする空孔の大多数はビア１１０Ａにたどり着く前に該ダミービア１１０Ｄによって捕獲されるため、ビア１１０Ａにボイドが発生することを防ぐことができる。その結果、デバイスを高温で保持した際に発生する動作不良数をより一層低減することができる。
また、第３の実施形態において、ダミー配線１０２Ｂを設けずに、ダミービア１１０Ｄ（ダミーホール１０６Ｄ）の底部を絶縁膜１０１中に形成してもよい。このようにすると、ビアホール１０６Ａと比較してダミーホール１０６Ｄの方が深くなるため、第２配線１１１とビア１１０Ａとの間における応力の勾配よりも、第２配線１１１とダミービア１１０Ｄとの間における応力の勾配の方がより一層大きくなるので、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はダミービア１１０Ｄの方により一層優先的に流入する。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生をより一層効果的に抑制することができるので、多層配線構造の信頼性をより一層向上させることができる。
（第４の実施形態：ビアとダミービアとを同じ層に設ける場合（ダミービア変形））
以下、本発明の第４の実施形態に係る配線構造及びその製造方法について図面を参照しながら説明する。
図９（ａ）は、第４の実施形態に係る配線構造を示す断面図であり、図９（ｂ）は、図９（ａ）に示す多層配線構造を上から見た平面図である。尚、図９（ａ）及び（ｂ）において、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、詳細な説明を省略する。
図９（ａ）及び（ｂ）に示すように、本実施形態が第１の実施形態と異なっている点は次の通りである。すなわち、ダミーホール１０６Ｂに代えて、ダミーホール１０６Ｂ（つまりビアホール１０６Ａ）とは形状が異なるダミートレンチ１０６Ｅ、具体的にはビアホール１０６Ａよりも縦長の平面形状を有するダミートレンチ１０６Ｅが設けられていること、及びダミートレンチ１０６Ｅにダミービア１１０Ｂに代えてダミー部１１０Ｅが設けられていることである。ここで、ダミートレンチ１０６Ｅ（ダミー部１１０Ｅ）の平面形状は例えば方形であり、該ダミー部１１０Ｅの平面形状における長辺方向が第２配線１１１の短辺方向と一致している。また、ダミー部１１０Ｅは、第２配線１１１におけるビア１１０Ａ（ビアホール１０６Ａ）の接続部分の近傍に接続されると共に、ダミー部１１０Ｅは、ビア１１０Ａよりも第２配線１１１の中央に近い位置に設けられる。言い換えると、第２配線１１１におけるビア１１０Ａから見てダミー部１１０Ｅのある側の一端とビア１１０Ａとの間の距離は、第２配線１１１におけるビア１１０Ａから見てダミー部１１０Ｅのない側の他端とビア１１０Ａとの間の距離よりも長い。
尚、図９（ａ）に示すように、ダミー配線１０２Ｂ及びダミー部１１０Ｅのそれぞれは、実使用時において、いかなる閉回路の構成要素にもならない。言い換えると、図９（ａ）に示す配線構造においてダミー部１１０Ｅを省略したとしても、該配線構造を持つデバイスは、少なくとも製造直後においては動作可能である。
また、図９（ｂ）に示すように、本実施形態では、第１配線１０２Ａ及びダミ−配線１０２Ｂのそれぞれの幅は第２配線１１１の幅よりも小さい。具体的には、第１配線１０２Ａ及びダミー配線１０２Ｂのそれぞれの幅は例えば０．２μｍであり、ビア１１０Ａ（ビアホール１０６Ａ）の直径は例えば０．２０μｍであり、方形状のダミー部１１０Ｅ（ダミートレンチ１０６Ｅ）の長辺の長さ及び短辺の長さはそれぞれ例えば０．８μｍ及び０．２０μｍであり、第２配線１１１の幅は例えば１０μｍである。また、ビア１１０Ａとダミー部１１０Ｅとの間隔、正確には、ビア１１０Ａにおけるダミー部１１０Ｅ側のエッジと、ダミー部１１０Ｅにおけるビア１１０Ａ側のエッジとの間隔は例えば０．２μｍである。
また、図９（ａ）に示す多層配線構造を形成するための、第４の実施形態に係る配線構造の製造方法が、第１の実施形態に係る配線構造の製造方法（図１（ａ）〜（ｃ）及び図２（ａ）、（ｂ）参照）と異なっている点は、図１（ｂ）に示す工程で、ダミーホール１０６Ｂに代えて、ダミー配線１０２Ｂに達し且つ平面形状が方形のダミートレンチ１０６Ｅを形成することだけである。すなわち、ダミーホール形成用のマスクパターンレイアウトを変更すればよい。
以上に説明した第４の実施形態の配線構造及びその製造方法によると、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分の近傍にダミー部１１０Ｅが設けられているため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はビア１１０Ａとダミー部１１０Ｅとに分散して流入する。言い換えると、ダミー部１１０Ｅによって、ビア１個当たりに流入する空孔の数が減少するため、第２配線１１１からビア１１０Ａまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、第２配線１１１からビア１１０Ａに向かって空孔が流入する現象を抑制することができる。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を発生しにくい、信頼性の高い多層配線構造を実現することができる。
また、第４の実施形態によると、第１の実施形態と比較して、より信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、本実施形態では、ダミートレンチ１０６Ｅ（ダミー部１１０Ｅ）の平面形状は、ビアホール１０６Ａ（ビア１１０Ａ）の平面形状よりも縦長であり、ダミー部１１０Ｅの平面形状における長辺方向が第２配線１１１の短辺方向と一致している。このため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔のうち、ビア１１０Ａから見てダミー部１１０Ｅの方向においてダミー部１１０Ｅよりも遠くに存在する空孔を、ダミー部１１０Ｅに流入させ、それによって該空孔がビア１１０Ａに到達することを防止できる。このため、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生をより効果的に抑制することができるので、第１の実施形態と比較して、多層配線構造の信頼性をより向上させることができる。
また、第４の実施形態によると、ダミー部１１０Ｅがビア１１０Ａよりも第２配線１１１の中央に近い位置に設けられているため、言い換えると、第２配線１１１におけるビア１１０Ａから見てダミー部１１０Ｅのある側の一端とビア１１０Ａとの間の距離が、第２配線１１１におけるビア１１０Ａから見てダミー部１１０Ｅのない側の他端とビア１１０Ａとの間の距離よりも長いため、次のような効果が得られる。すなわち、第２配線１１１における前記の一端とビア１１０Ａとの間の一領域は、第２配線１１１における前記の他端とビア１１０Ａとの間の他領域よりも大きくなるので、第２配線１１１の一領域の方が第２配線１１１の他領域よりも多くの空孔を含む。そして、より多くの空孔を含むこの第２配線１１１の一領域にダミー部１１０Ｅが設けられているため、ダミー部１１０Ｅに空孔をより効率的に流入させることができる。このため、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生をより効果的に抑制することができるので、多層配線構造の信頼性をより向上させることができる。
また、第４の実施形態によると、ダミー部１１０Ｅ（ダミートレンチ１０６Ｅ）の下にダミー配線１０２Ｂが設けられているため、ダミー配線１０２ＢをエッチングストッパーとしてＳｉＮ膜１０３及びＳｉＯ2 膜１０４に対してエッチングを行なうことにより、ダミートレンチ１０６Ｅを簡単に形成することができる。
尚、第４の実施形態において、ビア１１０Ａとダミー部１１０Ｅとの間隔（ビアホール１０６Ａとダミートレンチ１０６Ｅとの間隔：以下、ビア・ダミービア間隔と称する）は小さければ小さいほど好ましいが、ビア１１０Ａに流入する空孔をダミー部１１０Ｅによって低減させる効果を得るためには、ビア・ダミービア間隔は少なくとも２５μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。このようにすると、本来ビア１１０Ａに流入しようとする空孔を、ダミー部１１０Ｅにも分散して流入させるという効果が確実に得られる。また、ビア・ダミービア間隔の下限は、例えばデザインルールにおける配線間又はビア間の最小分離幅（例えば０．２μｍ）に合わせて設定することができる。また、配線間最小分離幅が最小配線幅と同程度に設定されている場合には、ビア・ダミービア間隔の下限を最小配線幅に合わせて設定してもよい。
また、第４の実施形態において、１つのビア１１０Ａに対して設けられるダミー部１１０Ｅの数は形成可能な限り、多ければ多いほどよい。具体的には、第２配線１１１における回路動作に影響を及ぼさない領域に、できるだけ多くのダミー部１１０Ｅを設けることが好ましい。
また、第４の実施形態において、ダミー配線１０２Ｂを設けずに、ダミー部１１０Ｅ（ダミートレンチ１０６Ｅ）の底部を絶縁膜１０１中に形成してもよい。
また、第４の実施形態において、ダミートレンチ１０６Ｅ（ダミー部１１０Ｅ）と異なる平面形状を持つビアホール１０６Ａ（ビア１１０Ａ）の該平面形状は、特に限定されるものではないが、例えば円形や正方形であってもよい。
（第４の実施形態の変形例）
以下、本発明の第４の実施形態の変形例に係る配線構造及びその製造方法について図面を参照しながら説明する。
図１０は、第４の実施形態の変形例に係る配線構造を示す平面図である。
図１０に示すように、本変形例が第１の実施形態（図２（ｃ）参照）と異なっている点は次の通りである。すなわち、第１点は、第２配線１１１が、例えば幅１０μｍの太い配線部分１１１ａと、該太い配線部分１１１ａから分岐した、例えば幅０．２０μｍの細い配線部分１１１ｂとを有していることである。また、第２点は、ビア１１０Ａ（ビアホール１０６Ａ）が細い配線部分１１１ｂに接続されていることである。さらに、第３点は、ダミー部１１０Ｅ（ダミートレンチ１０６Ｅ）が、太い配線部分１１１ａにおける細い配線部分１１１ｂとの分岐点の近傍に接続されていることである。ここで、本変形例のように、細い配線部分１１１ｂが太い配線部分１１１ａの長辺側から分岐している場合、図１０に示すように、ダミー部１１０Ｅの平面形状における長辺方向を太い配線部分１１１ａの長辺方向と一致させる。
すなわち、本変形例の配線構造の製造方法が第４の実施形態と異なっている点は、図１（ｂ）に示す工程で、幅が相対的に太い第１の溝と幅が相対的に細い第２の溝とに枝分かれした配線溝１０７を形成すると共に、当該第１の溝と当該第２の溝との分岐点近傍にダミートレンチ１０６Ｅを形成することである。
本変形例によると、第４の実施形態の効果に加えて次のような効果が得られる。すなわち、太い配線部分１１１ａから細い配線部分１１１ｂに侵入してビア１１０Ａに流入しようとする空孔を、ダミー部１１０Ｅによって効果的に捕獲することができる。その結果、デバイスを高温で保持した際に発生する動作不良数をより一層低減することができる。
また、第１の実施形態の変形例と同様に、ダミー部１１０Ｅによる本変形例の効果（高温保持後における動作不良の抑制効果）は、細い配線部分１１１ｂの幅が０．２０μｍ程度以下となる場合に非常に顕著になる。
（第５の実施形態：ビアとダミービアとを異なる層に設ける場合）
以下、本発明の第５の実施形態に係る配線構造及びその製造方法について図面を参照しながら説明する。
図１３（ｂ）は、第５の実施形態に係る配線構造を示す断面図であり、図１３（ｃ）は、図１３（ｂ）に示す多層配線構造を上から見た平面図である。尚、図１３（ｂ）及び（ｃ）において、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に示す第１の実施形態又は図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）に示す第２の実施形態等と同一の構成要素には同一の符号を付すことにより、詳細な説明を省略する。
図１３（ｂ）及び（ｃ）に示すように、半導体基板（図示省略）上の絶縁膜１０１に第１配線１０２Ａが埋め込まれていると共に、絶縁膜１０１及び第１配線１０２Ａのそれぞれの上にＳｉＮ膜１０３、ＳｉＯ2 膜１０４及びＦＳＧ膜１０５が順次形成されている。ＳｉＮ膜１０３及びＳｉＯ2 膜１０４には、第１配線１０２Ａに達するビアホール１０６Ａが形成されている。ＦＳＧ膜１０５には、ビアホール１０６Ａの開口部と接続する配線溝１０７が形成されている。ビアホール１０６Ａ及び配線溝１０７にはバリア膜１０８及びＣｕ膜１０９が順次埋め込まれており、それによってビアホール１０６Ａ及び配線溝１０７にそれぞれビア１１０Ａ及び第２配線１１１が形成されている。
また、ＦＳＧ膜１０５の上及び第２配線１１１の上にはＳｉＮ膜１１２、ＳｉＯ2 膜１１３及びＦＳＧ膜１１４が形成されている。ＳｉＮ膜１１２、ＳｉＯ2 膜１１３及びＦＳＧ膜１１４には、第２配線１１１に達する擬似ビアホール（ダミーホール）１１５が形成されている。ダミーホール１１５にはバリア膜１１６及びＣｕ膜１１７が順次埋め込まれており、それによってダミーホール１１５にダミービア１１８が形成されている。ダミービア１１８は、第２配線１１１におけるビア１１０Ａの接続部分の近傍に接続される。ＦＳＧ膜１１４の上及びダミービア１１８の上にはＳｉＮ膜１１９が形成されている。
以上に説明したように、本実施形態が第１〜第４の実施形態と大きく異なっている点は、ダミーホール１１５（ダミービア１１８）が、第２配線１１１の下側ではなく第２配線１１１の上側に設けられていることである。
尚、図１３（ｂ）に示すように、ダミービア１１８は、実使用時において、いかなる閉回路の構成要素にもならない。言い換えると、図１３（ｂ）に示す配線構造においてダミービア１１８を省略したとしても、該配線構造を持つデバイスは、少なくとも製造直後においては動作可能である。
また、図１３（ｃ）に示すように、本実施形態では、第１配線１０２Ａの幅は第２配線１１１の幅よりも小さい。具体的には、第１配線１０２Ａの幅は例えば０．２μｍであり、ビア１１０Ａ（ビアホール１０６Ａ）及びダミービア１１８（ダミーホール１１５）のそれぞれの直径は例えば０．２０μｍであり、第２配線１１１の幅は例えば１０μｍである。また、ビア１１０Ａとダミービア１１８との間隔、正確には、ビア１１０Ａにおけるダミービア１１８側のエッジと、ダミービア１１８におけるビア１１０Ａ側のエッジとの間隔は例えば０．２μｍである。
図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）及び図１３（ａ）は、図１３（ｂ）に示す多層配線構造を形成するための、第５の実施形態に係る配線構造の製造方法の各工程を示す断面図である。
まず、図１１（ａ）に示すように、半導体基板（図示省略）の表面に絶縁膜１０１を成膜した後、絶縁膜１０１中に第１配線１０２Ａを形成する。
次に、図１１（ｂ）に示すように、絶縁膜１０１及び第１配線１０２Ａのそれぞれの上に、例えばプラズマＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ2 膜１０４及びＦＳＧ膜１０５を順に成膜する。その後、リソグラフィー及びドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３及びＳｉＯ2 膜１０４に、第１配線１０２Ａに達するビアホール１０６Ａを形成すると共に、ＦＳＧ膜１０５に、ビアホール１０６Ａの開口部と接続する配線溝１０７を形成する。
次に、図１１（ｃ）に示すように、ビアホール１０６Ａ及び配線溝１０７が途中まで埋まるように、例えばＰＶＤ法によりバリア膜１０８を成膜した後、ビアホール１０６Ａ及び配線溝１０７が完全に埋まるように、バリア膜１０８の上に例えばメッキ法によりＣｕ膜１０９を成膜する。
次に、図１２（ａ）に示すように、例えばＣＭＰ法により、配線溝１０７の外側のバリア膜１０８及びＣｕ膜１０９を除去する。これにより、配線溝１０７に第２配線１１１が形成される。また、ビアホール１０６Ａに、第１配線１０２Ａと第２配線１１１とを接続するビア１１０Ａが形成される。
次に、図１２（ｂ）に示すように、ＦＳＧ膜１０５及び第２配線１１１のそれぞれの上に、例えばプラズマＣＶＤ法によりＳｉＮ膜１１２、ＳｉＯ2 膜１１３及びＦＳＧ膜１１４を順に成膜する。その後、リソグラフィー及びドライエッチングを適用することによって、ＳｉＮ膜１１２、ＳｉＯ2 膜１１３及びＦＳＧ膜１１４に、第２配線１１１に達するダミーホール１１５を形成する。
次に、図１２（ｃ）に示すように、ダミーホール１１５が途中まで埋まるように、例えばＰＶＤ法によりバリア膜１１６を成膜した後、ダミーホール１１５が完全に埋まるように、バリア膜１１６の上に例えばメッキ法によりＣｕ膜１１７を成膜する。
次に、図１３（ａ）に示すように、例えばＣＭＰ法により、ダミーホール１１５の外側のバリア膜１１６及びＣｕ膜１１７を除去する。これにより、ダミーホール１１５に、第２配線１１１と接続されたダミービア１１８が形成される。
最後に、ＦＳＧ膜１１４の上及びダミービア１１８（Ｃｕ膜１１７）の上にＳｉＮ膜１１９を堆積することにより、図１３（ｂ）に示す多層配線構造が完成する。
以上に説明した第５の実施形態の配線構造及びその製造方法によると、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分の近傍にダミービア１１８が設けられているため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔はビア１１０Ａとダミービア１１８とに分散して引き寄せられる。具体的には、第２配線１１１におけるダミービア１１８が接続されている部分では、その周辺と比較して、第２配線１１１を構成するＣｕ膜１０９に作用する引っ張り応力が小さくなる。このため、該Ｃｕ膜１０９の内部の空孔はダミービア１１８に引き寄せられるので、配線構造が高温で保持される場合にも、第２配線１１１からビア１１０Ａに向かって空孔が流入する現象を抑制することができる。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。
尚、第５の実施形態において、ビア１１０Ａとダミービア１１８との間隔（ビアホール１０６Ａとダミーホール１１５との間隔：以下、ビア・ダミービア間隔と称する）は小さければ小さいほど好ましいが、ビア１１０Ａに流入する空孔をダミービア１１８によって低減させる効果を得るためには、ビア・ダミービア間隔は少なくとも２５μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。また、ビア・ダミービア間隔の下限は、例えばデザインルールにおける配線間又はビア間の最小分離幅（例えば０．２μｍ）に合わせて設定することができる。また、配線間最小分離幅が最小配線幅と同程度に設定されている場合には、ビア・ダミービア間隔の下限を最小配線幅に合わせて設定してもよい。
また、第５の実施形態において、１つのビア１１０Ａに対して設けられるダミービア１１８の数は形成可能な限り、多ければ多いほどよい。具体的には、第２配線１１１における回路動作に影響を及ぼさない領域に、できるだけ多くのダミービア１１８を設けることが好ましい。
また、第５の実施形態において、ダミービア１１８の頂部を絶縁膜中で終端させたが、これに代えて、ダミービア１１８の頂部がダミー配線と接続されていてもよい。このようにすると、ダミービア１１８を形成するためのホールをエッチングにより一旦形成した後に、ダミー配線溝を形成するためのエッチングによって、該ホール底部の絶縁膜残りを確実に除去することができる。従って、ダミービア１１８を第２配線１１１に確実に接続させることができるので、本実施形態の効果が得られる。
また、第５の実施形態において、ダミービア１１８（ダミーホール１１５）の直径をビア１１０Ａ（ビアホール１０６）の直径よりも小さくすると、第３の実施形態と同様の効果が得られる。
また、第５の実施形態において、ダミービア１１８の平面形状を方形に設定すると共に、該ダミービア１１８の平面形状における長辺方向を第２配線１１１の短辺方向に一致させると、第４の実施形態と同様の効果が得られる。この場合、ダミービア１１８は、ビア１１０Ａよりも第２配線１１１の中央に近い位置に設けられることが好ましい。言い換えると、第２配線１１１におけるビア１１０Ａから見てダミービア１１８のある側の一端とビア１１０Ａとの間の距離が、第２配線１１１におけるビア１１０Ａから見てダミービア１１８のない側の他端とビア１１０Ａとの間の距離よりも長いと、前記の効果がより顕著に得られる。また、この場合、ビアホール１０６Ａ（ビア１１０Ａ）の平面形状は、特に限定されるものではないが、例えば円形や正方形であってもよい。
（第６の実施形態：絶縁性スリット１）
以下、本発明の第６の実施形態に係る配線構造及びその製造方法について図面を参照しながら説明する。
図１５（ｂ）は、第６の実施形態に係る配線構造を示す断面図であり、図１５（ｃ）は、図１５（ｂ）に示す多層配線構造を上から見た平面図である。尚、図１５（ｂ）及び（ｃ）において、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に示す第１の実施形態又は図図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）に示す第２の実施形態等と同一の構成要素には同一の符号を付すことにより、詳細な説明を省略する。
図１５（ｂ）及び（ｃ）に示すように、半導体基板（図示省略）上の絶縁膜１０１に第１配線１０２Ａが埋め込まれていると共に、絶縁膜１０１及び第１配線１０２Ａのそれぞれの上にＳｉＮ膜１０３、ＳｉＯ2 膜１０４及びＦＳＧ膜１０５が順次形成されている。ＳｉＮ膜１０３及びＳｉＯ2 膜１０４には、第１配線１０２Ａに達するビアホール１０６Ａが形成されている。ＦＳＧ膜１０５には、ビアホール１０６Ａの開口部と接続する配線溝１０７が形成されている。ビアホール１０６Ａ及び配線溝１０７にはバリア膜１０８及びＣｕ膜１０９が順次埋め込まれており、それによってビアホール１０６Ａ及び配線溝１０７にそれぞれビア１１０Ａ及び第２配線１１１が形成されている。
本実施形態の特徴は、第２配線１１１におけるビア１１０Ａの接続部分（上側部分）を挟むように、一対の絶縁性スリット１２０が第２配線１１１の内部に設けられていることである。尚、本実施形態では、絶縁性スリット１２０は、層間絶縁膜であるＦＳＧ膜１０５の一部分よりなる。また、絶縁性スリット１２０を含むＦＳＧ膜１０５の上及び第２配線１１１の上にはＳｉＮ膜１１２が形成されている。
また、図１５（ｃ）に示すように、本実施形態では、第１配線１０２Ａの幅は第２配線１１１の幅よりも小さい。具体的には、第１配線１０２Ａの幅は例えば０．２μｍであり、ビア１１０Ａ（ビアホール１０６Ａ）の直径は例えば０．２０μｍであり、第２配線１１１の幅は例えば１０μｍである。また、各絶縁性スリット１２０の平面形状は方形であり、該絶縁性スリット１２０の平面形状における長辺は、ビア１１０Ａの直径の２倍以上で且つ４倍以下の長さを持つ。例示するならば、絶縁性スリット１２０の平面形状における長辺の長さ及び短辺の長さはそれぞれ０．４μｍ及び０．２μｍである。尚、本実施形態では、絶縁性スリット１２０の平面形状における長辺側が、第２配線１１１におけるビア１１０Ａの接続部分と接している。
図１４（ａ）〜（ｃ）及び図１５（ａ）は、図１５（ｂ）に示す多層配線構造を形成するための、第６の実施形態に係る配線構造の製造方法の各工程を示す断面図である。
まず、図１４（ａ）に示すように、半導体基板（図示省略）の表面に絶縁膜１０１を成膜した後、絶縁膜１０１中に第１配線１０２Ａを形成する。
次に、図１４（ｂ）に示すように、絶縁膜１０１及び第１配線１０２Ａのそれぞれの上に、例えばプラズマＣＶＤ法によりＳｉＮ膜１０３、ＳｉＯ2 膜１０４及びＦＳＧ膜１０５を順に成膜する。その後、リソグラフィー及びドライエッチングを２回ずつ交互に適用することによって、ＳｉＮ膜１０３及びＳｉＯ2 膜１０４に、第１配線１０２Ａに達するビアホール１０６Ａを形成すると共に、ＦＳＧ膜１０５に、ビアホール１０６Ａの開口部と接続する配線溝１０７を形成する。尚、本実施形態では、配線溝１０７を形成する際に、配線溝１０７におけるビアホール１０６Ａの接続部分の周辺にＦＳＧ膜１０５の一部分を残存させ、それによって絶縁性スリット１２０を設ける。具体的には、配線溝１０７を形成するためのリソグラフィ工程で、配線溝１０７の形成領域以外の他の領域に加えてＦＳＧ膜１０５における絶縁性スリット１２０となる領域を覆うレジストパターンを形成した後、該レジストパターンをマスクとしてＦＳＧ膜１０５に対してエッチングを行なう。
次に、図１４（ｃ）に示すように、ビアホール１０６Ａ及び配線溝１０７が途中まで埋まるように、例えばＰＶＤ法によりバリア膜１０８を成膜した後、ビアホール１０６Ａ及び配線溝１０７が完全に埋まるように、バリア膜１０８の上に例えばメッキ法によりＣｕ膜１０９を成膜する。
次に、図１５（ａ）に示すように、例えばＣＭＰ法により、配線溝１０７の外側のバリア膜１０８及びＣｕ膜１０９を除去する。これにより、配線溝１０７に第２配線１１１が形成される。また、ビアホール１０６Ａに、第１配線１０２Ａと第２配線１１１とを接続するビア１１０Ａが形成される。
最後に、絶縁性スリット１２０を含むＦＳＧ膜１０５の上及び第２配線１１１（Ｃｕ膜１０９）の上にＳｉＮ膜１１２を堆積することにより、図１５（ｂ）に示す多層配線構造が完成する。
以上に説明した第６の実施形態の配線構造及びその製造方法によると、高温で保持されても動作不良を発生しにくい、信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分の近傍に絶縁性スリット１２０が設けられているため、具体的には、第２配線１１１のビア接続部分と接するように、第２配線１１１の内部に絶縁性スリット１２０が設けられているため、第２配線１１１のビア接続部分の近傍における引っ張り応力を、第２配線１１１の他の部分と比べて小さくすることができる。このため、絶縁性スリット１２０によって、ビア１個当たりに流入する空孔の数が減少するため、第２配線１１１からビア１１０Ａまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、第２配線１１１からビア１１０Ａに向かって空孔が流入する現象を抑制することができる。また、第２配線１１１やビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）とは異なる材料からなる絶縁性スリット１２０は、該導電膜中の原子又は空孔が移動する際の障壁として機能する。このため、該原子が第２配線１１１及びビア１１０Ａの内部で対流したり又は空孔がビア１１０Ａの底部に集積したりすることを防止することができる。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を発生しにくい、信頼性の高い多層配線構造を実現することができる。
図１６は、本実施形態の効果を説明するための図である。尚、図１６において、縦軸に「デバイスの高温保持後における動作不良数（個）」を示すと共に、横軸に「絶縁性スリットの有無」を示す。すなわち、「スリットあり」が本実施形態に相当し、「スリットなし」が従来例に相当する。図１６に示すように、本実施形態の「絶縁性スリット」により、「スリットなし」の場合と比べて、「デバイスの高温保持後における動作不良数」を８分の１程度まで低減することができる。これは、絶縁膜からなるスリットが存在することによって、配線用導電膜中の原子が移動し且つ該導電膜中の空孔がビアに集まる現象を防止できるためである。すなわち、配線材料とは異なる絶縁性材料からなるスリットが配線用導電膜中に存在すると、該スリットは、配線用導電膜中の原子の移動に対する障壁となると共に、配線用導電膜中の空孔がビアに集まることに起因するボイド形成を抑制する。従って、本実施形態の「絶縁性スリット」により、デバイスを高温で保持した際に発生する動作不良数を低減することができる。
また、第６の実施形態によると、絶縁性スリット１２０の平面形状は方形であり、該絶縁性スリット１２０の平面形状における長辺は、ビア１１０Ａの直径の２倍以上で且つ４倍以下の長さを持ち、絶縁性スリット１２０の平面形状における長辺側が、第２配線１１１におけるビア１１０Ａの接続部分と接しているため、前述の効果が確実に得られる。
尚、第６の実施形態において、絶縁性スリット１２０の形状や数（１つのビア１１０Ａに対して設けられる数）は特に限定されるものではない。
また、第６の実施形態において、絶縁性スリット１２０として、ＦＳＧ膜１０５の一部分を用いたが、これに代えて、他の絶縁材料を用いてもよい。また、絶縁性スリット１２０に代えて、第２配線１１１やビア１１０Ａを構成する導電材料と異なる他の導電材料からなるスリットを用いてもよい。
また、第６の実施形態において、絶縁性スリット１２０は、第２配線１１１におけるビア１１０Ａの接続部分と必ずしも接している必要はない。しかし、絶縁性スリット１２０と第２配線１１１のビア接続部分とが離間している場合、前述の効果を確実に得るためには、絶縁性スリット１２０と第２配線１１１のビア接続部分との間隔、つまり絶縁性スリット１２０とビア１１０Ａとの間隔は１μｍ以下であることが好ましい。
また、第６の実施形態において、第２配線１１１が、例えば幅１０μｍ程度の太い配線部分と、該太い配線部分から分岐した、例えば幅０．２０μｍ程度以下の細い配線部分とを有しており、ビア１１０Ａ（ビアホール１０６Ａ）が細い配線部分に接続されている場合には、１つ又は複数の絶縁性スリット１２０が、太い配線部分と細い配線部分との分岐点に接続されているか、又は太い配線部分における前記分岐点の近傍に接続されていることが好ましい。このようにすると、太い配線部分から細い配線部分に侵入してビア１１０Ａに流入しようとする空孔を、絶縁性スリット１２０によって効果的に捕獲できる。その結果、デバイスを高温で保持した際に発生する動作不良数をより一層低減することができる。
（第７の実施形態：絶縁性スリット２）
以下、本発明の第７の実施形態に係る配線構造及びその製造方法について図面を参照しながら説明する。
図１７（ａ）は、第７の実施形態に係る配線構造を示す断面図であり、図１７（ｂ）は、図１７（ａ）に示す多層配線構造を上から見た平面図である。尚、図１７（ａ）及び（ｂ）において、図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）に示す第１の実施形態又は図１４（ａ）〜（ｃ）及び図１５（ａ）〜（ｃ）に示す第６の実施形態等と同一の構成要素には同一の符号を付すことにより、詳細な説明を省略する。
図１７（ａ）及び（ｂ）に示すように、本実施形態が第６の実施形態と異なっている点は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分と接していた絶縁性スリット１２０に代えて、絶縁性スリット１２０よりもさらに縦長の絶縁性スリット１２１が、第２配線１１１のビア接続部分の近傍に設けられていることである。言い換えると、本実施形態の絶縁性スリット１２１は、第２配線１１１のビア接続部分と直接には接していない。具体的には、絶縁性スリット１２１の平面形状は例えば方形であり、該絶縁性スリット１２１の平面形状における長辺方向が第２配線１１１の短辺方向と一致している。また、絶縁性スリット１２１は、第２配線１１１におけるビア１１０Ａ（ビアホール１０６Ａ）の接続部分の近傍であってビア１１０Ａよりも第２配線１１１の中央に近い位置に設けられる。言い換えると、第２配線１１１におけるビア１１０Ａから見て絶縁性スリット１２１のある側の一端とビア１１０Ａとの間の距離は、第２配線１１１におけるビア１１０Ａから見て絶縁性スリット１２１のない側の他端とビア１１０Ａとの間の距離よりも長い。
また、図１７（ｂ）に示すように、本実施形態では、第１配線１０２Ａの幅は第２配線１１１の幅よりも小さい。具体的には、第１配線１０２Ａの幅は例えば０．２μｍであり、ビア１１０Ａ（ビアホール１０６Ａ）の直径は例えば０．２０μｍであり、第２配線１１１の幅は例えば１０μｍである。また、絶縁性スリット１２１の平面形状における長辺は、ビア１１０Ａの直径の２倍以上で且つ１０倍以下の長さを持つ。例示するならば、絶縁性スリット１２１の平面形状における長辺の長さ及び短辺の長さはそれぞれ０．８μｍ及び０．２μｍである。また、ビア１１０Ａと絶縁性スリット１２１との間隔、正確には、ビア１１０Ａにおける絶縁性スリット１２１側のエッジと、絶縁性スリット１２１におけるビア１１０Ａ側のエッジとの間隔は例えば０．２μｍである。
また、図１７（ａ）に示す多層配線構造を形成するための、第７の実施形態に係る配線構造の製造方法が、第６の実施形態に係る配線構造の製造方法（図１４（ａ）〜（ｃ）及び図１５（ａ）、（ｂ）参照）と異なっている点は次の通りである。すなわち、図１４（ｂ）に示す工程で、具体的には、配線溝１０７を形成する際に、配線溝１０７におけるビアホール１０６Ａの接続部分から少し離れた位置にＦＳＧ膜１０５の一部分を残存させ、それによって絶縁性スリット１２０に代えて、より縦長の絶縁性スリット１２１を形成することである。具体的には、配線溝１０７を形成するためのリソグラフィ工程で、絶縁性スリット形成用のマスクパターンレイアウトを変更すればよい。
以上に説明した第７の実施形態の配線構造及びその製造方法によると、高温で保持されても動作不良を起こさない、信頼性の高い多層配線構造を実現することができる。その理由は次の通りである。すなわち、第２配線１１１におけるビア１１０Ａの接続部分の近傍に絶縁性スリット１２１が設けられているため、第２配線１１１のビア接続部分の近傍における引っ張り応力を、第２配線１１１の他の部分と比べて小さくすることができる。このため、絶縁性スリット１２１によって、ビア１個当たりに流入する空孔の数が減少するため、第２配線１１１からビア１１０Ａまでの応力の勾配を緩和することができるので、配線構造が高温で保持される場合にも、第２配線１１１からビア１１０Ａに向かって空孔が流入する現象を抑制することができる。また、第２配線１１１やビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）とは異なる材料からなる絶縁性スリット１２１は、該導電膜中の原子又は空孔が移動する際の障壁として機能する。このため、該原子が第２配線１１１及びビア１１０Ａの内部で対流したり又は空孔がビア１１０Ａの底部に集積したりすることを防止することができる。従って、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生を抑制することができるため、高温で保持されても動作不良を発生しにくい、信頼性の高い多層配線構造を実現することができる。
また、第７の実施形態によると、以下に説明するような理由によって、多層配線構造の信頼性をより一層向上させることができる。すなわち、本実施形態では、絶縁性スリット１２１の平面形状は長方形であり、絶縁性スリット１２１の平面形状における長辺方向が第２配線１１１の短辺方向と一致しており、このような絶縁性スリット１２１が、第２配線１１１におけるビア１１０Ａの接続部分の近傍に設けられている。このため、第２配線１１１を構成する導電膜（Ｃｕ膜１０９）内の空孔のうち、ビア１１０Ａから見て絶縁性スリット１２１の方向において絶縁性スリット１２１よりも遠くに存在する空孔が、絶縁性スリット１２１により妨げられてビア１１０Ａに到達することができない。また、本実施形態においては、絶縁性スリット１２１は、ビア１１０Ａよりも第２配線１１１の中央に近い位置に設けられている。すなわち、第２配線１１１におけるビア１１０Ａから見て絶縁性スリット１２１のある側の一端とビア１１０Ａとの間の一領域が、第２配線１１１におけるビア１１０Ａから見て絶縁性スリット１２１のない側の他端とビア１１０Ａとの間の他領域よりも大きくなるため、第２配線１１１の一領域の方が他領域よりも多くの空孔を含み、この一領域に絶縁性スリット１２１が設けられている結果、空孔の移動をより効果的に阻止できる。このため、ビア１１０Ａを構成する導電膜（Ｃｕ膜１０９）の塑性変形、つまりビアホール１０６Ａ内におけるボイドの発生をより効果的に抑制することができるので、多層配線構造の信頼性をより向上させることができる。
尚、第７の実施形態において、ビア１１０Ａ（ビアホール１０６Ａ）と絶縁性スリット１２１との間隔は小さければ小さいほど好ましいが、ビア１１０Ａに流入する空孔を絶縁性スリット１２１によって低減させる効果を得るためには、前記の間隔は１μｍ以下であることが好ましい。また、絶縁性スリット１２１が、第２配線１１１におけるビア１１０Ａの接続部分と接するように設けられていてもよい。
また、第７の実施形態において、絶縁性スリット１２１の形状や数（１つのビア１１０Ａに対して設けられる数）は特に限定されるものではない。
また、第７の実施形態において、絶縁性スリット１２１として、ＦＳＧ膜１０５の一部分を用いたが、これに代えて、他の絶縁材料を用いてもよい。また、絶縁性スリット１２１に代えて、第２配線１１１やビア１１０Ａを構成する導電材料と異なる他の導電材料からなるスリットを用いてもよい。
また、第７の実施形態において、第２配線１１１が、例えば幅１０μｍ程度の太い配線部分と、該太い配線部分から分岐した、例えば幅０．２０μｍ程度以下の細い配線部分とを有しており、ビア１１０Ａ（ビアホール１０６Ａ）が細い配線部分に接続されている場合には、絶縁性スリット１２１が、太い配線部分における細い配線部分との分岐点の近傍に接続されていることが好ましい。ここで、細い配線部分が太い配線部分の長辺側から分岐している場合、絶縁性スリット１２１の平面形状における長辺方向を太い配線部分の長辺方向と一致させる。このようにすると、太い配線部分から細い配線部分に侵入してビア１１０Ａに流入しようとする空孔を、絶縁性スリット１２１によって効果的に捕獲できる。その結果、デバイスを高温で保持した際に発生する動作不良数をより一層低減することができる。
また、第１〜第７の実施形態において、配線間の層間絶縁膜として、ＳｉＯ2 膜（ＳｉＯ2 膜１０４等）及びＦＳＧ膜（ＦＳＧ膜１０５等）を用いたが、層間絶縁膜の種類は特に限定されるものではない。
また、第１〜第７の実施形態において、配線材料として、Ｃｕ膜（Ｃｕ膜１０９等）を用いたが、配線材料の種類は特に限定されるものではない。バリア膜（バリア膜１０８等）の材料についても同様である。
また、第１〜第７の実施形態において、ダマシン配線（第１配線１０２Ａ又は第２配線１１１等）の上に、保護膜としてＳｉＮ膜（ＳｉＮ膜１１２等）を形成したが、該ＳｉＮ膜を形成しなくてもよい。
また、「配線用導電膜内での空孔の移動を抑制し、それにより配線形成後に配線内にボイドが発生することを防止する」という本発明の技術的思想を実現するために、第１〜第７の実施形態のダミービア及び絶縁性スリットを色々組み合わせてもよいことは言うまでもない。
本発明は、配線構造及びその製造方法に関し、半導体装置等の電子デバイスに適用した場合に特に有用である。
（ａ）〜（ｃ）は本発明の第１の実施形態に係る配線構造の製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る配線構造の製造方法の各工程を示す断面図であり、（ｃ）は本発明の第１の実施形態に係る配線構造を示す平面図である。 本発明の第１の実施形態の効果（高温保持後における動作不良の抑制効果）のビア・ダミービア間隔に対する依存性を示す図である。 本発明の第１の実施形態の変形例に係る配線構造を示す平面図である。 本発明の第１の実施形態の変形例の効果（高温保持後における動作不良の抑制効果）の配線幅（ビアが形成されている細い配線の幅）に対する依存性を示す図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る配線構造の製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る配線構造の製造方法の各工程を示す断面図であり、（ｃ）は本発明の第２の実施形態に係る配線構造を示す平面図である。 （ａ）は本発明の第３の実施形態に係る配線構造を示す断面図であり、（ｂ）は本発明の第３の実施形態に係る配線構造を示す平面図である。 （ａ）は本発明の第４の実施形態に係る配線構造を示す断面図であり、（ｂ）は本発明の第４の実施形態に係る配線構造を示す平面図である。 本発明の第４の実施形態の変形例に係る配線構造を示す平面図である。 （ａ）〜（ｃ）は本発明の第５の実施形態に係る配線構造の製造方法の各工程を示す断面図である。 （ａ）〜（ｃ）は本発明の第５の実施形態に係る配線構造の製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第５の実施形態に係る配線構造の製造方法の各工程を示す断面図であり、（ｃ）は本発明の第５の実施形態に係る配線構造を示す平面図である。 （ａ）〜（ｃ）は本発明の第６の実施形態に係る配線構造の製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第６の実施形態に係る配線構造の製造方法の一工程を示す断面図であり、（ｃ）は本発明の第６の実施形態に係る配線構造を示す平面図である。 本発明の第６の実施形態の効果（高温保持後における動作不良の抑制効果）を説明するための図である。 （ａ）は本発明の第７の実施形態に係る配線構造を示す断面図であり、（ｂ）は本発明の第７の実施形態に係る配線構造を示す平面図である。 （ａ）〜（ｃ）は従来の配線構造の製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は従来の配線構造の製造方法の各工程を示す断面図であり、（ｃ）は従来の配線構造を示す平面図である。 （ａ）は従来の配線構造における問題点を説明するための図であり、（ｂ）は従来の配線構造における問題点を本願発明者が検討した結果を説明するための図である。
符号の説明
１０１ 絶縁膜
１０２Ａ 第１配線
１０２Ｂ ダミー配線
１０３ ＳｉＮ膜
１０４ ＳｉＯ2 膜
１０５ ＦＳＧ膜
１０６Ａ ビアホール
１０６Ｂ ダミーホール
１０６Ｃ ダミーホール
１０６Ｄ ダミーホール
１０６Ｅ ダミートレンチ
１０７ 配線溝
１０８ バリア膜
１０９ Ｃｕ膜
１１０Ａ ビア
１１０Ｂ ダミービア
１１０Ｃ ダミービア
１１０Ｄ ダミービア
１１０Ｅ ダミー部
１１１ 第２配線
１１１ａ 太い配線部分
１１１ｂ 細い配線部分
１１２ ＳｉＮ膜
１１３ ＳｉＯ2 膜
１１４ ＦＳＧ膜
１１５ ダミーホール
１１６ バリア膜
１１７ Ｃｕ膜
１１８ ダミービア
１１９ ＳｉＮ膜
１２０ 絶縁性スリット
１２１ 絶縁性スリット

Claims (42)

  1. 半導体基板と、
    前記半導体基板上に形成された第１の配線と、
    前記第１の配線上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成された第２の配線と、
    前記第１の絶縁膜を貫通し、前記第１の配線と前記第２の配線とを接続するビアと、
    前記第２の配線に接続されたダミービアとを備えていることを特徴とする半導体装置。
  2. 前記半導体基板上に形成された第２の絶縁膜をさらに備え、
    前記第１の配線は、前記第２の絶縁膜上に形成されており、
    前記ダミービアは、前記第２の絶縁膜上に形成された第１のダミー配線と接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のダミー配線の幅は前記第２の配線の幅よりも小さいことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１のダミー配線の幅と前記第１の配線の幅とは実質的に等しいことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記ダミービアの底面は前記ビアの底面よりも下側に位置することを特徴とする請求項１に記載の半導体装置。
  6. 前記半導体基板上に形成された第２の絶縁膜をさらに備え、
    前記第１の配線は、前記第２の絶縁膜上に形成されており、
    前記ダミービアの底部は前記第２の絶縁膜中に位置することを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の配線と前記ビアとはデュアルダマシン構造を構成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記第２の配線と前記ダミービアとはデュアルダマシン構造を構成することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記ダミービアは第２の配線の上面に接続されていることを特徴とする請求項１に記載の半導体装置。
  10. 前記ダミービアは、前記第２の配線上に形成された第３の絶縁膜中に形成されていることを特徴とする請求項９に記載の半導体装置。
  11. 前記第３の絶縁膜は、ＳｉＮ膜とＳｉＯ 2 膜とを含む積層構造を有することを特徴とする請求項１０に記載の半導体装置。
  12. 前記ダミービアは第２のバリア膜と第２の導電膜とからなることを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置。
  13. 前記第２の導電膜は銅を含むことを特徴とする請求項１２に記載の半導体装置。
  14. 前記ダミービア上に、前記ダミービアの頂部と接するように第２のダミー配線が設けられていることを特徴とする請求項９〜１３のいずれか１項に記載の半導体装置。
  15. 前記第１の絶縁膜は、ＳｉＮ膜とＳｉＯ 2 膜とを含む積層構造を有することを特徴とする請求項１〜１４のいずれか１項に記載の半導体装置。
  16. 前記第１の配線は、第１のバリア膜と第１の導電膜とからなることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
  17. 前記第１の導電膜は銅を含むことを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１の配線及び前記第２の配線はそれぞれ、他の素子又は外部電極に接続されていることを特徴とする請求項１〜１７のいずれか１項に記載の半導体装置。
  19. 前記第１の配線、前記第２の配線及び前記ビアはそれぞれ閉回路の一部を構成し、
    前記ダミービアは閉回路を構成しないことを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
  20. 前記第１の配線の幅は前記第２の配線の幅よりも小さいことを特徴とする請求項１〜１９のいずれか１項に記載の半導体装置。
  21. 前記ビア及び前記ダミービアの平面形状は実質的に円形であることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置。
  22. 前記ビアの直径と前記ダミービアの直径とは実質的に等しいことを特徴とする請求項２１に記載の半導体装置。
  23. 前記ダミービアの直径は前記ビアの直径よりも小さいことを特徴とする請求項２１に記載の半導体装置。
  24. 前記ビア及び前記ダミービアの平面形状は実質的に正方形であることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置。
  25. 前記ビアの一辺の長さと前記ダミービアの一辺の長さとは実質的に等しいことを特徴とする請求項２４に記載の半導体装置。
  26. 前記ダミービアの一辺の長さは、前記ビアの一辺の長さよりも小さいことを特徴とする請求項２４に記載の半導体装置。
  27. 前記ダミービアの平面形状は実質的に長方形であることを特徴とする請求項１〜２０のいずれか１項に記載の半導体装置。
  28. 前記ダミービアの平面形状における長辺方向は前記第２の配線の短辺方向と同じであることを特徴とする請求項２７に記載の半導体装置。
  29. 前記ビアと前記ダミービアとの間隔は２５μｍ以下であることを特徴とする請求項１〜２８のいずれか１項に記載の半導体装置。
  30. 前記ビアと前記ダミービアとの間隔は１μｍ以下であることを特徴とする請求項２９に記載の半導体装置。
  31. 前記ビアと前記ダミービアとの間隔は最小配線幅と実質的に等しいことを特徴とする請求項１〜２８のいずれか１項に記載の半導体装置。
  32. 前記ダミービアは複数設けられていることを特徴とする請求項１〜３１のいずれか１項に記載の半導体装置。
  33. 前記ビアと前記第２の配線の一端との距離は、前記ダミービアと当該一端との距離よりも短く、且つ前記ビアと前記第２の配線の他端との距離よりも短いことを特徴とする請求項１〜３２のいずれか１項に記載の半導体装置。
  34. 前記第２の配線は、第１の配線部分と、前記第１の配線部分よりも配線幅が狭く且つ前記第１の配線部分から分岐した第２の配線部分とからなり、
    前記ビアは前記第２の配線部分に接続されていることを特徴とする請求項１〜３３のいずれか１項に記載の半導体装置。
  35. 前記ダミービアは、前記第１の配線部分と前記第２の配線部分との分岐点又は当該分岐点の近傍に形成されていることを特徴とする請求項３４に記載の半導体装置。
  36. 前記第２の配線部分の幅は０．２μｍ以下であることを特徴とする請求項３４又は３５に記載の半導体装置。
  37. 前記ダミービアの平面形状は実質的に方形であり、
    前記ダミービアの長辺方向と前記第１の配線部分の長辺方向とが同じであることを特徴とする請求項３４〜３６のいずれか１項に記載の半導体装置。
  38. 半導体基板上に第１の配線を形成する工程（ａ）と、
    前記第１の配線上に第１の絶縁膜を形成する工程（ｂ）と、
    前記第１の絶縁膜に、前記第１の配線と接続するビアホールと、前記第１の配線とは接続しないダミーホールと、前記ビアホール及び前記ダミーホールと接続する配線溝とを形成する工程（ｃ）と、
    前記ビアホールと前記ダミーホールと前記配線溝とに導電材料を埋め込み、それによってビアとダミービアと第２の配線とを形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
  39. 前記工程（ａ）において、前記半導体基板上に第１のダミー配線を同時に形成し、
    前記工程（ｃ）において、前記ダミーホールを前記第１のダミー配線と接続させることを特徴とする請求項３８に記載の半導体装置の製造方法。
  40. 半導体基板上に第１の配線を形成する工程（ａ）と、
    前記第１の配線上に第１の絶縁膜を形成する工程（ｂ）と、
    前記第１の絶縁膜に、前記第１の配線と接続するビアホールと、前記ビアホールと接続する配線溝とを形成する工程（ｃ）と、
    前記ビアホールと前記配線溝とに導電材料を埋め込み、それによってビアと第２の配線とを形成する工程（ｄ）と、
    前記第２の配線上に第２の絶縁膜を形成する工程（ｅ）と、
    前記第２の絶縁膜に、前記第２の配線と接続するダミーホールを形成する工程（ｆ）と、
    前記ダミーホールに導電材料を埋め込み、それによってダミービアを形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
  41. 前記工程（ｃ）において、前記配線溝は、第１の配線溝部分と、前記第１の配線溝部分よりも幅が狭く且つ前記第１の配線溝部分から分岐した第２の配線溝部分とからなると共に、前記ビアホールと前記第２の配線溝部分とが接続していることを特徴とする請求項３８〜４０のいずれか１項に記載の半導体装置の製造方法。
  42. 前記工程（ｃ）において、前記ダミーホールは、前記第１の配線溝部分と前記第２の配線溝部分との分岐点又は当該分岐点の近傍に位置する前記配線溝と接続していることを特徴とする請求項４１に記載の半導体装置の製造方法。
JP2004304019A 2003-12-03 2004-10-19 半導体装置及びその製造方法 Active JP4047324B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004304019A JP4047324B2 (ja) 2003-12-03 2004-10-19 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003404437 2003-12-03
JP2004304019A JP4047324B2 (ja) 2003-12-03 2004-10-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005191540A JP2005191540A (ja) 2005-07-14
JP4047324B2 true JP4047324B2 (ja) 2008-02-13

Family

ID=34631679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004304019A Active JP4047324B2 (ja) 2003-12-03 2004-10-19 半導体装置及びその製造方法

Country Status (3)

Country Link
US (4) US7439623B2 (ja)
JP (1) JP4047324B2 (ja)
CN (1) CN100433293C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777599B2 (en) 2018-09-18 2020-09-15 Kabushiki Kaisha Toshiba Solid state imaging device

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8429077B2 (en) * 2001-10-05 2013-04-23 Jpmorgan Chase Bank, N.A. Web enabled bank teller machine
JP3790469B2 (ja) * 2001-12-21 2006-06-28 富士通株式会社 半導体装置
JP4047324B2 (ja) * 2003-12-03 2008-02-13 松下電器産業株式会社 半導体装置及びその製造方法
KR100591185B1 (ko) * 2004-12-23 2006-06-19 동부일렉트로닉스 주식회사 반도체 소자에서 금속배선의 형성방법 및 그 반도체 소자
US7301236B2 (en) * 2005-10-18 2007-11-27 International Business Machines Corporation Increasing electromigration lifetime and current density in IC using vertically upwardly extending dummy via
US7767570B2 (en) * 2006-03-22 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vias for damascene process
US8912657B2 (en) * 2006-11-08 2014-12-16 Rohm Co., Ltd. Semiconductor device
JP4731456B2 (ja) 2006-12-19 2011-07-27 富士通セミコンダクター株式会社 半導体装置
US20080174022A1 (en) * 2007-01-22 2008-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
JP2009105148A (ja) * 2007-10-22 2009-05-14 Rohm Co Ltd 半導体装置
US7948094B2 (en) 2007-10-22 2011-05-24 Rohm Co., Ltd. Semiconductor device
JP5251153B2 (ja) * 2008-02-07 2013-07-31 富士通セミコンダクター株式会社 半導体装置
CN101533827B (zh) * 2008-03-11 2012-06-27 松下电器产业株式会社 半导体集成电路装置
JP4642908B2 (ja) * 2008-03-11 2011-03-02 パナソニック株式会社 半導体集積回路装置
US8772156B2 (en) * 2008-05-09 2014-07-08 International Business Machines Corporation Methods of fabricating interconnect structures containing various capping materials for electrical fuse and other related applications
US7956466B2 (en) 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
DE102008059503A1 (de) * 2008-11-28 2010-07-01 Advanced Micro Devices, Inc., Sunnyvale Leistungsverbesserung in Metallisierungssystemen von Mikrostrukturbauelementen durch Einbau von Metallstrukturen mit größeren Korngrenzen
JP5644057B2 (ja) * 2009-03-12 2014-12-24 ソニー株式会社 固体撮像装置とその製造方法および撮像装置
US8101962B2 (en) * 2009-10-06 2012-01-24 Kuang Hong Precision Co., Ltd. Carrying structure of semiconductor
JP5530804B2 (ja) * 2010-05-17 2014-06-25 パナソニック株式会社 半導体装置、半導体装置製造用マスク及び光近接効果補正方法
JP5365649B2 (ja) * 2011-02-18 2013-12-11 富士通セミコンダクター株式会社 半導体装置
US8847393B2 (en) 2011-02-28 2014-09-30 Freescale Semiconductor, Inc. Vias between conductive layers to improve reliability
US8941242B2 (en) * 2011-12-07 2015-01-27 Freescale Semiconductor, Inc. Method of protecting against via failure and structure therefor
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias
US8883638B2 (en) * 2012-01-18 2014-11-11 United Microelectronics Corp. Method for manufacturing damascene structure involving dummy via holes
CN103247601B (zh) * 2012-02-03 2015-11-25 中芯国际集成电路制造(上海)有限公司 铜互连结构及其制造方法
KR102324826B1 (ko) * 2015-04-02 2021-11-11 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US20170040257A1 (en) 2015-08-04 2017-02-09 International Business Machines Corporation Hybrid subtractive etch/metal fill process for fabricating interconnects
JP2018026451A (ja) * 2016-08-10 2018-02-15 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6806252B2 (ja) * 2017-07-13 2021-01-06 富士電機株式会社 半導体装置
CN111668228B (zh) * 2020-06-03 2021-05-18 长江存储科技有限责任公司 3d nand存储器及其形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187349A (ja) * 1997-07-16 1999-03-30 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2000012688A (ja) 1998-06-24 2000-01-14 Sharp Corp 半導体装置及びその製造方法
JP2000331991A (ja) 1999-03-15 2000-11-30 Sony Corp 半導体装置の製造方法
JP2001196372A (ja) 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2002033384A (ja) 2000-07-13 2002-01-31 Hitachi Ltd 配線構造およびそれを有する半導体装置
JP2002299437A (ja) 2001-03-29 2002-10-11 Toshiba Corp 半導体装置の製造方法
US20020145201A1 (en) * 2001-04-04 2002-10-10 Armbrust Douglas Scott Method and apparatus for making air gap insulation for semiconductor devices
US6919637B2 (en) * 2002-09-30 2005-07-19 Intel Corporation Interconnect structure for an integrated circuit and method of fabrication
JP4047324B2 (ja) * 2003-12-03 2008-02-13 松下電器産業株式会社 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777599B2 (en) 2018-09-18 2020-09-15 Kabushiki Kaisha Toshiba Solid state imaging device

Also Published As

Publication number Publication date
US7439623B2 (en) 2008-10-21
US7632751B2 (en) 2009-12-15
US7964969B2 (en) 2011-06-21
CN100433293C (zh) 2008-11-12
US20110210445A1 (en) 2011-09-01
US8334597B2 (en) 2012-12-18
US20050121792A1 (en) 2005-06-09
US20100044866A1 (en) 2010-02-25
JP2005191540A (ja) 2005-07-14
US20090045522A1 (en) 2009-02-19
CN1624896A (zh) 2005-06-08

Similar Documents

Publication Publication Date Title
JP4047324B2 (ja) 半導体装置及びその製造方法
JP4334589B2 (ja) 半導体装置、およびその製造方法
KR101536333B1 (ko) 배선 구조물 및 이의 형성 방법
US11676895B2 (en) Semiconductor device comprising air gaps having different configurations
JP4731456B2 (ja) 半導体装置
CN103000612B (zh) 半导体器件以及制造半导体器件的方法
JP2007142421A (ja) 半導体素子及びこの製造方法
KR102539779B1 (ko) 반도체 장치, 촬상 장치, 및 반도체 장치의 제조 방법
KR20080102983A (ko) 반도체 장치
JP2009277729A (ja) 半導体装置および半導体装置の製造方法
US20080179750A1 (en) Interconnections of an integrated electronic circuit
JP2004273523A (ja) 配線接続構造
JP2007142333A (ja) 半導体装置
KR20080106066A (ko) 반도체 장치 및 그 제조 방법
JP5251153B2 (ja) 半導体装置
US7755202B2 (en) Semiconductor device and method of fabricating the same
JP5334434B2 (ja) 半導体装置の製造方法
JP2004363376A (ja) 配線及びビアプラグ間の接続構造、及び配線及びビアプラグ間の接続構造を有する半導体装置の製造方法
JP2009016619A (ja) 半導体装置及びその製造方法
JP5424551B2 (ja) 半導体装置
KR100835423B1 (ko) 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법
JP2009071283A (ja) 半導体装置
JP2009049178A (ja) 半導体装置
WO2005024935A1 (ja) 半導体装置
US20080211099A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071030

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071121

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101130

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4047324

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111130

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121130

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121130

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131130

Year of fee payment: 6

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250