JP4037803B2 - Method for manufacturing SGOI substrate - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、高い電流駆動力を示すひずみSi−MOSFETなどの製造に用いられるひずみSOI基板の製造方法に関する。
【0002】
【従来の技術】
従来、CMOS回路素子の高性能化・高機能化のためには、個々のトランジスタのゲート長を短縮すると同時にゲート絶縁膜を薄膜化することにより、単位ゲート長あたりの駆動電流を増加させる手法が採られてきた。こうすることにより、必要な駆動電流を得るためのトランジスタのサイズを小さくし、高集積化を可能にすると同時に、駆動電圧の低電圧化により単位素子あたりの消費電力の低減を可能にする。しかし、近年においては、要求される性能向上を達成するためにゲート長を短縮することに対して技術的な障壁が急激に高くなっている。
【0003】
この状況を緩和するためには、高移動度のチャネル材料を用いるのが有効であると考えられる。こうした高移動度チャネル材料の有力な候補として、ひずみSiが挙げられる。ひずみSiは、基板面内方向に伸張ひずみを有し、この伸張ひずみの影響によってバンド構造が変化するため、無ひずみのSiに比べて、電子および正孔の移動度がいずれも増大する。また、ひずみが増大するほど、電子・正孔移動度は高くなる。
【0004】
通常、ひずみSiは、より格子定数の大きな格子緩和SiGe上にエピタキシャル成長させることにより形成される。また、下地のSiGeのGe組成が大きくなるほど、ひずみSiのひずみ量が大きくなり、その結果として移動度はより高くなる。このひずみSiチャネルを有するMOSFETでCMOSを構成すれば、同じサイズのSi−CMOSよりも高速動作が期待できる。
【0005】
本発明者らを含む研究グループは、このひずみSiとSOI(Si-on-insulator)構造とを組み合わせたMOSFET(ひずみSOI−MOSFET)を提案し、さらにその動作の実証試験を行ってきた(T. Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T. Hatakeyama, A. Kurobe, and A. Toriumi, IEDM Technical Digests p.934 (1999); T. Tezuka, N. Sugiyama, T. Mizuno and S. Takagi, Symp. on VLSI Technology, p.96 (2002))。
【0006】
ひずみSOI−MOSFETの概略的な構造は、Si基板上に埋め込み酸化膜、格子緩和SiGe層、ひずみSiチャネル、ゲート酸化膜、ゲート電極を順次積層し、ひずみSiチャネルの両側にソース・ドレイン領域を形成されたものである。この構造は、ひずみSiチャネルのキャリア移動度が高いことによるメリットに加えて、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、などのSOI構造に起因するメリットを併せ持つ。したがって、この構造でCMOS論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。特に、完全空乏型の超薄膜SOI構造は、チャネルの不純物濃度を著しく高めることなく短チャネル効果を抑制できるので、ハイエンドの高速ロジックCMOS回路に有効である。
【0007】
従来、このような超薄膜ひずみSOI構造を得るためには、Si基板上にエピタキシャル成長したSiGe膜に対してSIMOX法(Separation by implanted oxygen)や、貼り合せ技術が用いられてきた(たとえば、特許文献1および2参照)。
【0008】
しかし、前者の方法では、Ge組成増大によってSiGeの融点が低下するため、十分なGe組成(30%程度)のSGOI(SiGe-on-insulator)層を形成することができないという問題点があった。
【0009】
後者の方法については、酸化膜上に格子緩和SiGe層を貼り合わせた後にひずみSiを形成する方法と、格子緩和SiGe上にあらかじめひずみSi層を形成し、これを酸化膜上に貼り付ける方法の2種類の方法が報告されている。しかし、いずれの場合でも、貼り合わせの対象となるドナー基板は、Si基板上に厚く(1−3μm)成長した格子緩和SiGe層、または更にその上にひずみSi層を形成したエピウェハーである。この種のエピウェハーに共通の問題点として、表面ラフネスが大きく、貼り合わせ前にCMP(chemical mechanical polishing)処理が必要になること、および貫通転位密度が高いこと、の2点を挙げることができる。特に、貫通転位密度については105cm-2台まで下げるのが限界であり、かつGe組成増大にともない更に転位密度が増大するという本質的な問題がある。この原因は、Si基板上に格子緩和SiGeを形成するためには必然的に大量の格子欠陥を導入する必要があることにある。よって、Si基板上に直接格子緩和SiGeを形成したエピウェハーを用いる限り、貫通転位を減少させることは今後も困難であると考えられる。
【0010】
【特許文献1】
特許第2908787号明細書
【0011】
【特許文献2】
特許第3037934号明細書
【0012】
【発明が解決しようとする課題】
本発明の目的は、十分に高いGe組成を有するSiGe層を含み、転位密度の低いSGOI基板およびひずみSOI基板、またはSiGe層を有しないひずみSOI基板を製造できる方法を提供することにある。
【0013】
【課題を解決するための手段】
本発明の一態様に係るSGOI基板の製造方法は、基板上に、絶縁膜、Si結晶層、ひずみSiGe結晶層が積層された積層構造基板を酸化雰囲気中で熱処理し、表面に酸化膜を形成するとともに前記ひずみSiGe結晶層およびSi結晶層の組成を均一化して最初のSiGe結晶層よりもGe組成を増大させた格子緩和SiGe結晶層を形成する工程と;表面に形成された酸化膜を除去して前記格子緩和SiGe結晶層を露出させる工程と;露出した前記格子緩和SiGe結晶層に水素燃焼酸化を行ってSiGe酸化膜を形成し該SiGe酸化膜をフッ化アンモニウム溶液または希フッ酸で除去するか、またはCMP( chemical mechanical polishing )、CF 4 を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、もしくは過酸化水素を含むウェットエッチングを行うことにより、前記格子緩和SiGe結晶層を薄膜化する工程とを含むことを特徴とする。
【0014】
本発明の他の態様に係るSGOI基板の製造方法は、基板上に、絶縁膜、Si結晶層、ひずみSiGe結晶層が積層された積層構造基板を酸化雰囲気中で熱処理し、表面に酸化膜を形成するとともに前記ひずみSiGe結晶層およびSi結晶層の組成を均一化して最初のSiGe結晶層よりもGe組成を増大させた格子緩和SiGe結晶層を形成する工程と;表面に形成された酸化膜を除去して前記格子緩和SiGe結晶層を露出させる工程と;露出した前記格子緩和SiGe結晶層に水素燃焼酸化を行ってSiGe酸化膜を形成し該SiGe酸化膜をフッ化アンモニウム溶液または希フッ酸で除去するか、またはCMP( chemical mechanical polishing )、CF 4 を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、もしくは過酸化水素を含むウェットエッチングを行うことにより、前記格子緩和SiGe結晶層を薄膜化する工程とを含むことを特徴とする。
【0017】
【発明の実施の形態】
本発明の実施形態においては、基板上に、絶縁膜、Si結晶層、ひずみSiGe結晶層が積層された積層構造基板を酸化雰囲気中において900℃以上の温度で熱処理し、表面に酸化膜を形成するとともにひずみSiGe結晶層およびSi結晶層の組成を均一化して最初のSiGe結晶層よりもGe組成を増大させた格子緩和SiGe結晶層を形成する方法を用いる。以下、この方法を酸化濃縮法と呼ぶ。この方法を用いれば、十分に高いGe組成を有する格子緩和SiGe結晶層を形成することができる。なお、最初に、前記基板上に絶縁膜およびSi結晶層を介して積層されたひずみSiGe結晶層について、Ge組成をx(0<x<1)と膜厚をt(nm)としたとき、組成xと膜厚tとの積xtを10以上にするのがよい。このような条件を満たしていれば、SiGe結晶層の格子緩和の度合い(緩和率)を十分大きくすることができる。
【0018】
本発明の第1の実施形態においては、酸化濃縮法により形成された格子緩和SiGe結晶層を薄膜化してSGOI基板を製造する。このように薄膜化した格子緩和SiGe結晶層を有するSGOI基板は、微細な完全空乏型のMOSFET基板として用いることができる。
【0019】
本発明の第2の実施形態においては、酸化濃縮法により形成された格子緩和SiGe結晶層を薄膜化し、薄膜化した格子緩和SiGe結晶層上にひずみSi結晶層をエピタキシャル成長してひずみSOI基板を製造する。このような方法によって製造されたSOI基板のひずみSi結晶層は転位密度が極めて低いものである。
【0022】
【実施例】
以下に、図面を用いて本発明の実施形態について説明する。
【0023】
実施例1
図1(a)〜(d)を参照して本実施例におけるひずみSOI基板の製造方法を説明する。
図1(a)に示すように、Si基板1上に厚さ100nmの酸化膜2、厚さ30nmのSOI層3が順次形成されたSOIウェハーを用意し、その上に厚さ150nmのひずみSiGe層4および厚さ10nmのSiキャップ層5を順次エピタキシャル成長させる。
【0024】
本実施例で成長させたひずみSiGe層4はGe組成x=0.15のもの(Si0.85Ge0.15)である。ひずみSiGe層4のエピタキシャル成長はUHV−CVD法により行い、原料ガスとしてジシラン、ゲルマンを用い、成長温度を550〜600℃に設定した。
【0025】
次に、前節で述べた酸化濃縮法という手法により、Ge組成を増大させた格子緩和SiGe結晶層を形成する(図1(b)参照)。本実施例では、図1(a)のウェハーを、酸素50%/Ar50%の酸化雰囲気中、1150℃で熱酸化し、表面に厚さ280nmの酸化膜6を形成するとともに、その下にGe組成の増大した厚さ64nmの第1の格子緩和SiGe層7を形成する。
【0026】
この酸化処理中に、酸化膜からGe原子が押し出されてSiGe層に入り込む。一方、SiO2中でのGeの拡散係数はSiGe中に比べて極めて小さいので、Ge原子はSiGe層中に閉じ込められる。また、GeとSiとの相互拡散が起こり、酸化前に存在していたSOI層とSiGe層との界面が消失し、ほぼ均一なGe組成を有するSiGe層7のみが形成される。このようなメカニズムでSiGe層7が形成されるので、SiGe膜厚とGe組成とは反比例の関係にあり、SiGe膜厚が薄くなるほどGe組成が増大する。上記のように、酸化膜からGeを押し出し、かつ押し出されたGe原子をSiGe層中で十分に拡散させるためには、900℃以上の高温が必要となる。このように高温で酸化を行うため酸化膜が流動性を示すようになり、SiGe層7は酸化膜の塑性変形を伴って横に広がるため格子緩和が可能になる。
【0027】
酸化後に形成される第1の格子緩和SiGe層7は、Ge組成x=0.35、緩和率R=0.85を示す。緩和率Rは格子緩和の度合いを表すパラメータであり、R=1−ε/(ε0x)で定義される(ここで、εは対象とするSiGe層の基板面に平行方向の格子ひずみ、ε0はSi基板上に格子整合して成長したGe結晶薄膜の基板面に平行方向の格子ひずみである)。緩和率Rは、酸化前のひずみSiGe層4の膜厚ti(nm)とGe組成xiに応じて、0から1までの範囲の値をとり得る。R=1は完全に格子緩和した状態を意味する。すなわち、R=1の状態ではSiGeの格子中にひずみは存在しない。具体的には、xiti<10のときRはほぼ0となり、xitiの値が増大するにつれてRも増大し、R=1で飽和する。十分大きな緩和率を得るためにはxiti>10、さらにxiti>12とするのがよい。本実施例の場合、xi=0.15であるので、例えばti=300nmに設定すればR>0.9とすることができる。ただし、tiを厚くしすぎると、表面ラフネスや転位が増大するという問題が生じる。従って、高い緩和率と結晶性、平坦性とのバランスを考慮して、tiの値は80nmから200nmの範囲に設定することが望ましい。なお、この上限値は、本実施例で用いたSiGeの成長条件(UHV−CVD、原料ガス:ジシラン、ゲルマン、成長温度:550〜600℃)に依存している。例えば、より低い成長温度または高い水素分圧を用いる場合には、tiをさらに厚くすることも可能である。
【0028】
次いで、格子緩和SiGe結晶層を薄膜化する(図1(c)参照)。まず、図1(b)で形成された酸化膜6をフッ化アンモニウム溶液または希フッ酸で除去する。この段階で露出したSiGe層7は、表面が平坦でCMPを行う必要がなく、しかも貫通転位密度が従来のSi基板上に直接エピタキシャル成長させた格子緩和SiGe層に比べ2桁以上低い1000cm-2以下の値となる。このため、この段階でそのままMOSFET用のSGOI基板として用いることは可能である。
【0029】
ただし、SiGe層7は膜厚が厚いため、このSGOI基板を微細な完全空乏型のMOSFET基板として用いるには不適である。このため、本実施例ではSiGe層を薄膜化するために、700℃における水素燃焼酸化(水蒸気酸化)を行い、SiGe層7の表面にSiGe酸化膜8を形成する。このように低温で酸化処理を行うと、Geを取り込んだ酸化膜が生成するため、SiGe層7はGe組成があまり変化せずに薄膜化される。本実施例ではSiGe層7を10nmまで薄膜化する。このように薄膜化したSiGe層7を有するSGOI基板は、微細な完全空乏型のMOSFET基板として用いることができる。
【0030】
次いで、図1(d)に示すように、図1(c)で形成されたSiGe酸化膜8をフッ化アンモニウム溶液または希フッ酸で除去した後、露出したSiGe層7上にひずみSi層9をエピタキシャル成長させてひずみSOI基板10を製造する。
【0031】
なお、図1(c)では酸化によりSiGe層7を薄膜化したが、その代わりにCMPまたは選択エッチング(CF4を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、もしくは過酸化水素を含むウェットエッチング)によりSiGe層7を薄膜化してもよい。
【0032】
実施例2
図2〜図4を参照して本実施例におけるひずみSOI基板の製造方法を説明する。本実施例は、ドナー基板と支持基板との貼り合わせ法を用い、支持基板上の絶縁膜上に直接ひずみSi層を形成する方法である。
【0033】
図2(a)〜(c)を参照してドナー基板の作製方法を説明する。
実施例1と同様にして、Si基板1上に厚さ100nmの酸化膜2、厚さ30nmのSOI層3が順次形成されたSOIウェハーを用意し、その上に厚さ150nmのひずみSiGe層4(Ge組成x=0.15)および厚さ10nmのSiキャップ層5を順次エピタキシャル成長させる(図2(a)参照)。
【0034】
次に、実施例1と同様の酸化濃縮法に従い、図2(a)で得られたウェハーを、酸素50%/Ar50%の酸化雰囲気中、1150℃で熱酸化し、表面に厚さ280nmの酸化膜6を形成するとともに、その下にGe組成の増大した厚さ64nmの第1の格子緩和SiGe層7(Ge組成x=0.35、緩和率R=0.85)を形成する(図2(b)参照)。
【0035】
次に、図2(c)に示すように、図2(b)で形成された酸化膜6をフッ化アンモニウム溶液または希フッ酸で除去した後、露出した第1の格子緩和SiGe層7上に、厚さ500nmの第2の格子緩和SiGe層11および厚さ20nmのひずみSi層12を順次エピタキシャル成長する。このひずみSOI基板をドナー基板15とする。
【0036】
このとき、第2の格子緩和SiGe層11のGe組成を、第1の格子緩和SiGe層7の組成xに緩和率Rを掛けた値である0.3にする。これにより、第2の格子緩和SiGe層11中の格子ひずみは完全にゼロとなり、表面荒れや転位の発生を抑制することができる。
【0037】
図3(a)〜(f)を参照して、ドナー基板と支持基板とを貼り合わせて、支持基板表面の酸化膜上にひずみSi層のみが形成された超薄膜ひずみSOI基板を作製する方法を説明する。
【0038】
図3(a)にドナー基板15を示す。この図において、I1は第1の格子緩和SiGe層7上に第2の格子緩和SiGe層11を再成長させたときの再成長界面を示している。
【0039】
図3(b)に示すように、ドナー基板15に水素イオンを加速電圧50keV、ドーズ量3×1016cm-2の条件で打ち込んで、表面から300nmの深さを中心とした厚さ70nm程度の領域にダメージ層16を形成する。
【0040】
このダメージ層16は、第1の格子緩和SiGe層7と第2の格子緩和SiGe層8との間の再成長界面I1よりも表面側に形成する。これは、ダメージ層16が第1の緩和SiGe層7に達すると、第1の緩和SiGe層7にはひずみが残存しているため貫通転位を誘発する場合があるためである。ただし、第1の緩和SiGe層7が完全に格子緩和している場合には、ダメージ層16の形成位置は制限されない。
【0041】
図3(c)に示すように、支持基板21の表面に厚さ100nmの酸化膜22を形成したものを用意し、図3(b)でダメージ層16が形成されたドナー基板15表面のひずみSi層12を当接して常温で貼り合わせる。
【0042】
図3(d)に示すように、貼り合わせ基板を窒素雰囲気中において550℃でアニールすると、ダメージ層16中に水素ガスの気泡と微小亀裂が生じるので、ダメージ層16を境界として支持基板21からドナー基板15を剥離させることができる。
【0043】
支持基板21表面に酸化膜22を介してひずみSi層12および第2の格子緩和SiGe層11が貼り付いたものをレセプター基板23という。このレセプター基板23を窒素雰囲気中において850℃でアニールすることにより、ひずみSi層12と酸化膜22との結合を増強する。
【0044】
次に、レセプター基板23上のダメージ層16の残りと第2の格子緩和SiGe層11の一部をCMPにより除去して平坦化する。その後、700℃で水素燃焼酸化(水蒸気酸化)を行い、第2の格子緩和SiGe層11の残りとひずみSi層12の一部を酸化して除去し、厚さ15nmのひずみSi層12のみを残す(図3(e)参照)。なお、水素燃焼酸化の代わりにCMPまたは選択エッチング(CF4を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、もしくは過酸化水素を含むウェットエッチング)により第2の格子緩和SiGe層11の残りとひずみSi層12の一部を除去してもよい。
【0045】
最後に、支持基板21周辺部の酸化膜22を除去して、ひずみSOI基板30を製造する(図3(f)参照)。なお、以降のトランジスタ製造プロセスに応じて最後の酸化膜剥離工程は省略してもよい。
【0046】
一方、図4(a)および(b)を参照して、ドナー基板を再使用する方法を説明する。図4(a)に、図3(d)の工程においてレセプター基板23から剥離されたドナー基板15を示す。このドナー基板15の表面には、第1の格子緩和SiGe層7、第2の格子緩和SiGe層11の一部およびダメージ層16の一部が残存している。図4(b)に示すように、このドナー基板15の表面をCMPによりダメージ層16を除去して平坦化する。なお、CMPの代わりに、水素燃焼酸化または選択エッチング(CF4を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、もしくは過酸化水素を含むウェットエッチング)によりドナー基板15の表面を平坦化してもよい。このドナー基板15は、露出したSiGe層上に、再び第2の緩和SiGe層11およびひずみSi層12をエピタキシャル成長させて、図3(a)に示したドナー基板15として再使用できる。このようにして、ドナー基板15は何度も再使用できるので、最初のサイクルにおいて高価なSOI基板を用いることによるコスト増は無視できる。
【0047】
このとき、平坦化による膜厚の減少を最小限にとどめて、2回目以降の再成長界面I2が最初の再成長界面I1よりも表面側に位置するようにする。これは、過剰な薄膜化によって、最初の再成長界面I1を超えてひずみが残存している第1の格子緩和SiGe層7が露出すると、ひずみの急激な変動に追従できずに表面あれが生じるためである。ただし、第1の格子緩和SiGe層7が完全に格子緩和している場合にはこの限りではない。
【0048】
なお、本実施例においては、図3(b)の工程において、水素イオン注入による剥離技術を用いたが、イオン種は水素に限定されるものではなく、例えばHeイオンを用いてもよい。その他の既存の剥離方法を用いることも当然可能である。例えば、第2の格子緩和SiGe層11における剥離位置に、厚さ20nm程度の高Ge濃度(30%以上)のSiGe層を挿入した後に、水素イオン注入してもよい。このような方法を用いると、剥離界面の平坦性を向上することができる。また、剥離位置に多孔質Si層または多孔質SiGe層を挿入し、ジェット水流で剥離する方法を用いてもよい。
【0049】
実施例3
図5(a)〜(f)を参照して本実施例におけるひずみSOI基板の製造方法を説明する。本実施例は、ドナー基板と支持基板との貼り合わせ法を用い、支持基板上の絶縁膜上に緩和SiGe層およびひずみSi層を形成する方法である。
【0050】
本実施例では、図5(a)に示すように、Si基板1上に酸化膜2、第1の格子緩和SiGe層7および第2の格子緩和SiGe層11を積層したドナー基板15’を用いる。このドナー基板15’は、図2に示したのと同様の方法で作製するが、第2の格子緩和SiGe層11の表面にはひずみSi層を形成しない。
【0051】
図5(b)に示すように、ドナー基板15’に水素イオンを加速電圧50keV、ドーズ量3×1016cm-2の条件で打ち込んで、表面から300nmの深さを中心とした厚さ70nm程度の領域にダメージ層16を形成する。このような条件を採用する理由は、実施例2の場合と同様である。
【0052】
図5(c)に示すように、支持基板21の表面に厚さ100nmの酸化膜22を形成したものを用意し、図5(b)でダメージ層16が形成されたドナー基板15’表面の第2の格子緩和SiGe層11を当接して常温で貼り合わせる。
【0053】
図5(d)に示すように、貼り合わせ基板を窒素雰囲気中において550℃でアニールすると、ダメージ層16中に水素ガスの気泡と微小亀裂が生じるので、ダメージ層16を境界として支持基板21からドナー基板15’を剥離させることができる。支持基板21表面に酸化膜22を介してひずみSi層12および第2の格子緩和SiGe層11が貼り付いたレセプター基板23’を窒素雰囲気中において850℃でアニールすることにより、ひずみSi層12と酸化膜22との結合を増強する。
【0054】
次に、レセプター基板23’上のダメージ層16の残りと第2の格子緩和SiGe層11の一部をCMPにより除去して平坦化する。その後、700℃で水素燃焼酸化(水蒸気酸化)を行い、第2の格子緩和SiGe層11の残りとひずみSi層12の一部を酸化して、レセプター基板23’の酸化膜22上に10nmまで薄膜化された第2の格子緩和SiGe層11’を形成した後、酸化膜を除去する。なお、上記の酸化による薄膜化工程を省略して、CMPのみにより第2の格子緩和SiGe層を薄膜化してもよい。また、CMPの代わりに、CF4を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、または過酸化水素を含む酸溶液によるウェットエッチングを用いてもよい。次に、第2の格子緩和SiGe層11’上にひずみSi層24をエピタキシャル成長させる(図5(e)参照)。
【0055】
最後に、支持基板21周辺部の酸化膜22を除去して、ひずみSOI基板40を製造する(図5(f)参照)。なお、以降のトランジスタ製造プロセスに応じて最後の酸化膜剥離工程は省略してもよい。
【0056】
本実施例でも、図5(d)の工程においてレセプター基板23から剥離されたドナー基板15の表面を平坦化した後、再び第2の緩和SiGe層11をエピタキシャル成長させて再使用できることは実施例2と同様である。また、本実施例においても、実施例2において説明した剥離技術を採用できる。
【0057】
実施例4
図6(a)〜(f)を参照して本実施例におけるひずみSOI基板の製造方法を説明する。本実施例は、実施例2の方法を修正して、支持基板上の絶縁膜上に緩和SiGe層およびひずみSi層を形成する方法である。
【0058】
本実施例では、実施例2と全く同様にして、ドナー基板を作製し、ドナー基板と支持基板とを貼り合わせた後、支持基板21からドナー基板15を剥離させる。さらに、支持基板21表面に酸化膜22を介してひずみSi層12および第2の格子緩和SiGe層11が貼り付いたレセプター基板23を窒素雰囲気中において850℃でアニールすることにより、ひずみSi層12と酸化膜22との結合を増強する。(図6(a)参照)。
【0059】
次に、レセプター基板23上のダメージ層16の残りと第2の格子緩和SiGe層11の一部をCMPにより除去して平坦化する。また、CMPの代わりに、CF4を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、または過酸化水素を含む酸溶液によるウェットエッチングを用いてもよい。その後、酸素雰囲気中、1050℃で熱酸化を行い(酸化濃縮法)、表面に酸化膜25を形成するとともに、その下に10nmまで薄膜化してGe組成の増大した格子緩和SiGe層26を形成する(図6(b)参照)。すなわち、この酸化処理中に、GeとSiとの相互拡散が起こり、酸化前に存在していたひずみSi層12と第2の格子緩和SiGe層11との界面が消失し、ほぼ均一なGe組成を有する格子緩和SiGe層26のみが形成される。また、この1050℃での熱酸化によって、格子緩和SiGe層26と酸化膜22との結合をさらに増強するとともに、界面準位密度を低減させる。
【0060】
次に、表面に酸化膜25を除去する(図6(c)参照)。次いで、格子緩和SiGe層26上にひずみSi層27をエピタキシャル成長し、支持基板21周辺部の酸化膜22を除去し、ひずみSOI基板50を製造する(図6(c)参照)。なお、以降のトランジスタ製造プロセスに応じて最後の酸化膜剥離工程は省略してもよい。
【0061】
本実施例でも、図6(a)の工程においてレセプター基板23から剥離されたドナー基板15の表面を平坦化した後、再び第2の緩和SiGe層11およびひずみSi層12をエピタキシャル成長させて再使用できることは実施例2と同様である。また、本実施例においても、実施例2において説明した剥離技術を採用できる。
【0062】
【発明の効果】
以上詳述したように本発明によれば、十分に高いGe組成を有するSiGe層を含み、転位密度の低いSGOI基板およびひずみSOI基板、またはSiGe層を有しないひずみSOI基板を製造することができる。
【図面の簡単な説明】
【図1】 実施例1におけるひずみSOI基板の製造方法を示す断面図。
【図2】 実施例2におけるひずみSOI基板の製造に用いられるドナー基板の製造方法を示す断面図。
【図3】 実施例2におけるひずみSOI基板の製造方法を示す断面図。
【図4】 実施例2におけるひずみSOI基板の製造に用いられるドナー基板の再生方法を示す断面図。
【図5】 実施例3におけるひずみSOI基板の製造方法を示す断面図。
【図6】 実施例4におけるひずみSOI基板の製造方法を示す断面図。
【符号の説明】
1…Si基板、2…酸化膜、3…SOI層、4…ひずみSiGe層、5…Siキャップ層、6…酸化膜、7…第1の格子緩和SiGe層、8…SiGe酸化膜、9…ひずみSi層、10…ひずみSOI基板10、11…第2の格子緩和SiGe層、12…ひずみSi層、15…ドナー基板、16…ダメージ層、21…支持基板、22…酸化膜、23…レセプター基板、24…ひずみSi層、25…酸化膜、26…格子緩和SiGe層、27…ひずみSi層27、30、40、50…ひずみSOI基板。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a strained SOI substrate used for manufacturing a strained Si-MOSFET or the like exhibiting a high current driving force.
[0002]
[Prior art]
Conventionally, in order to improve the performance and functionality of CMOS circuit elements, there has been a method of increasing the drive current per unit gate length by shortening the gate length of each transistor and simultaneously reducing the thickness of the gate insulating film. Have been taken. In this way, the size of a transistor for obtaining a necessary drive current can be reduced to enable high integration, and at the same time, the power consumption per unit element can be reduced by lowering the drive voltage. In recent years, however, technical barriers have rapidly increased against shortening the gate length to achieve the required performance improvements.
[0003]
In order to alleviate this situation, it is considered effective to use a channel material with high mobility. A potential candidate for such a high mobility channel material is strained Si. Strained Si has an extensional strain in the in-plane direction of the substrate, and the band structure changes due to the effect of the extensional strain. Therefore, both the mobility of electrons and holes increases compared to unstrained Si. Further, as the strain increases, the electron / hole mobility increases.
[0004]
Usually, strained Si is formed by epitaxial growth on lattice-relaxed SiGe having a larger lattice constant. Moreover, the larger the Ge composition of the underlying SiGe, the greater the strain amount of strained Si, resulting in higher mobility. If a CMOS is formed of MOSFETs having strained Si channels, higher speed operation can be expected than Si-CMOS of the same size.
[0005]
The research group including the present inventors has proposed a MOSFET (strained SOI-MOSFET) in which this strained Si and an SOI (Si-on-insulator) structure are combined, and has further performed an operation verification test (T Mizuno, S. Takagi, N. Sugiyama, J. Koga, T. Tezuka, K. Usuda, T. Hatakeyama, A. Kurobe, and A. Toriumi, IEDM Technical Digests p.934 (1999); T. Tezuka, N. Sugiyama, T. Mizuno and S. Takagi, Symp. On VLSI Technology, p.96 (2002)).
[0006]
The schematic structure of a strained SOI-MOSFET is as follows: a buried oxide film, a lattice relaxed SiGe layer, a strained Si channel, a gate oxide film, and a gate electrode are sequentially stacked on a Si substrate, and source / drain regions are formed on both sides of the strained Si channel. It is formed. In addition to the advantage of the high carrier mobility of the strained Si channel, this structure also has the advantages due to the SOI structure, such as the ability to reduce the junction capacitance and miniaturization while keeping the impurity concentration low. Therefore, if a CMOS logic circuit is configured with this structure, an operation with higher speed and lower power consumption is expected. In particular, the fully-depleted ultra-thin SOI structure is effective for high-end high-speed logic CMOS circuits because the short channel effect can be suppressed without significantly increasing the channel impurity concentration.
[0007]
Conventionally, in order to obtain such an ultra-thin strained SOI structure, a SIMOX method (Separation by implanted oxygen) or a bonding technique has been used for a SiGe film epitaxially grown on a Si substrate (for example, Patent Documents). 1 and 2).
[0008]
However, the former method has a problem in that an SGOI (SiGe-on-insulator) layer having a sufficient Ge composition (about 30%) cannot be formed because the melting point of SiGe decreases due to an increase in Ge composition. .
[0009]
For the latter method, there are a method of forming a strained Si after bonding a lattice-relaxed SiGe layer on the oxide film, and a method of forming a strained Si layer on the lattice-relaxed SiGe in advance and affixing this on the oxide film. Two methods have been reported. However, in any case, the donor substrate to be bonded is an epitaxial wafer having a lattice-relaxed SiGe layer grown thickly (1-3 μm) on the Si substrate or a strained Si layer formed thereon. Problems common to this type of epi-wafer include two points: a large surface roughness, a need for CMP (chemical mechanical polishing) treatment before bonding, and a high threading dislocation density. In particular, the threading dislocation density is 10Fivecm-2There is an essential problem that it is the limit to lower it to the level, and that the dislocation density further increases as the Ge composition increases. This is because it is necessary to introduce a large number of lattice defects in order to form lattice-relaxed SiGe on the Si substrate. Therefore, as long as an epitaxial wafer in which lattice-relaxed SiGe is directly formed on a Si substrate is used, it is considered that it is still difficult to reduce threading dislocations.
[0010]
[Patent Document 1]
Japanese Patent No. 2908787
[0011]
[Patent Document 2]
Japanese Patent No. 3037934
[0012]
[Problems to be solved by the invention]
An object of the present invention is to provide a method capable of manufacturing an SGOI substrate and a strained SOI substrate having a SiGe layer having a sufficiently high Ge composition and having a low dislocation density, or a strained SOI substrate having no SiGe layer.
[0013]
[Means for Solving the Problems]
According to one embodiment of the present invention, a method for manufacturing an SGOI substrate includes heat-treating a stacked structure substrate in which an insulating film, a Si crystal layer, and a strained SiGe crystal layer are stacked over an oxide atmosphere to form an oxide film on the surface. And forming a lattice-relaxed SiGe crystal layer in which the composition of the strained SiGe crystal layer and the Si crystal layer is made uniform to increase the Ge composition over the first SiGe crystal layer; and removing the oxide film formed on the surface Exposing the lattice relaxed SiGe crystal layer;The exposed lattice-relaxed SiGe crystal layer is subjected to hydrogen combustion oxidation to form a SiGe oxide film, and the SiGe oxide film is removed with an ammonium fluoride solution or dilute hydrofluoric acid, or CMP ( chemical mechanical polishing ), CF Four Thinning the lattice-relaxed SiGe crystal layer by performing reactive ion etching (RIE), chemical dry etching (CDE) using hydrogen containing gas, or wet etching containing hydrogen peroxide;It is characterized by including.
[0014]
According to another aspect of the inventionSGOI boardIn the manufacturing method, a multilayer structure substrate in which an insulating film, a Si crystal layer, and a strained SiGe crystal layer are stacked on a substrate is heat-treated in an oxidizing atmosphere to form an oxide film on the surface, and the strained SiGe crystal layer and Si Forming a lattice-relaxed SiGe crystal layer having a uniform composition of the crystal layer and increasing the Ge composition over the first SiGe crystal layer; and removing the oxide film formed on the surface to form the lattice-relaxed SiGe crystal layer Exposing, andThe exposed lattice-relaxed SiGe crystal layer is subjected to hydrogen combustion oxidation to form a SiGe oxide film, and the SiGe oxide film is removed with an ammonium fluoride solution or dilute hydrofluoric acid, or CMP ( chemical mechanical polishing ), CF Four Thinning the lattice-relaxed SiGe crystal layer by performing reactive ion etching (RIE), chemical dry etching (CDE) using hydrogen containing gas, or wet etching containing hydrogen peroxide;It is characterized by including.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
In an embodiment of the present invention, a laminated substrate in which an insulating film, a Si crystal layer, and a strained SiGe crystal layer are laminated on a substrate is heat-treated in an oxidizing atmosphere at a temperature of 900 ° C. or more to form an oxide film on the surface. At the same time, a method of forming a lattice-relaxed SiGe crystal layer in which the composition of the strained SiGe crystal layer and the Si crystal layer is made uniform to increase the Ge composition as compared with the first SiGe crystal layer is used. Hereinafter, this method is referred to as an oxidation concentration method. If this method is used, a lattice-relaxed SiGe crystal layer having a sufficiently high Ge composition can be formed. First, for a strained SiGe crystal layer laminated on the substrate via an insulating film and a Si crystal layer, when the Ge composition is x (0 <x <1) and the film thickness is t (nm), The product xt of the composition x and the film thickness t is preferably 10 or more. If these conditions are satisfied, the degree of lattice relaxation (relaxation rate) of the SiGe crystal layer can be sufficiently increased.
[0018]
In the first embodiment of the present invention, an SGOI substrate is manufactured by thinning a lattice-relaxed SiGe crystal layer formed by an oxidation concentration method. The SGOI substrate having the lattice-relaxed SiGe crystal layer thus thinned can be used as a fine fully depleted MOSFET substrate.
[0019]
In the second embodiment of the present invention, a strain relaxed SiGe crystal layer formed by an oxidation concentration method is thinned, and a strained Si crystal layer is epitaxially grown on the thinned lattice relaxed SiGe crystal layer to manufacture a strained SOI substrate. To do. The strained Si crystal layer of the SOI substrate manufactured by such a method has a very low dislocation density.
[0022]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
[0023]
Example 1
A method for manufacturing a strained SOI substrate in this embodiment will be described with reference to FIGS.
As shown in FIG. 1A, an SOI wafer in which an
[0024]
The
[0025]
Next, a lattice-relaxed SiGe crystal layer having an increased Ge composition is formed by a technique called the oxidation concentration method described in the previous section (see FIG. 1B). In this embodiment, the wafer of FIG. 1A is thermally oxidized at 1150 ° C. in an oxidizing atmosphere of 50% oxygen / 50% Ar to form an
[0026]
During this oxidation process, Ge atoms are pushed out of the oxide film and enter the SiGe layer. On the other hand, SiO2Since the diffusion coefficient of Ge in the inside is extremely smaller than that in SiGe, Ge atoms are confined in the SiGe layer. Further, interdiffusion between Ge and Si occurs, the interface between the SOI layer and the SiGe layer that existed before oxidation disappears, and only the
[0027]
The first lattice relaxed
[0028]
Next, the lattice-relaxed SiGe crystal layer is thinned (see FIG. 1C). First, the
[0029]
However, since the
[0030]
Next, as shown in FIG. 1D, after removing the
[0031]
In FIG. 1C, the
[0032]
Example 2
A method for manufacturing a strained SOI substrate in this embodiment will be described with reference to FIGS. In this example, a strained Si layer is directly formed on an insulating film on a support substrate by using a bonding method of a donor substrate and a support substrate.
[0033]
A method for manufacturing a donor substrate will be described with reference to FIGS.
In the same manner as in Example 1, an SOI wafer in which an
[0034]
Next, according to the same oxidation concentration method as in Example 1, the wafer obtained in FIG. 2 (a) was thermally oxidized at 1150 ° C. in an oxidizing atmosphere of 50% oxygen / 50% Ar, and the surface had a thickness of 280 nm. An
[0035]
Next, as shown in FIG. 2C, the
[0036]
At this time, the Ge composition of the second lattice
[0037]
Referring to FIGS. 3A to 3F, a method for producing an ultra-thin strained SOI substrate in which only a strained Si layer is formed on an oxide film on the surface of a support substrate by bonding a donor substrate and a support substrate together. Will be explained.
[0038]
FIG. 3A shows the
[0039]
As shown in FIG. 3B, hydrogen ions are applied to the
[0040]
The damaged
[0041]
As shown in FIG. 3C, a substrate having an
[0042]
As shown in FIG. 3D, when the bonded substrate is annealed at 550 ° C. in a nitrogen atmosphere, hydrogen gas bubbles and microcracks are generated in the damaged
[0043]
A substrate in which the
[0044]
Next, the remaining
[0045]
Finally, the
[0046]
On the other hand, a method for reusing a donor substrate will be described with reference to FIGS. FIG. 4A shows the
[0047]
At this time, the decrease in film thickness due to planarization is minimized, and the second and subsequent regrowth interface I2Is the first regrowth interface I1It should be located on the front side. This is because the first regrowth interface I is caused by excessive thinning.1This is because if the first lattice-relaxed
[0048]
In this embodiment, the separation technique by hydrogen ion implantation is used in the step of FIG. 3B, but the ion species is not limited to hydrogen, and for example, He ions may be used. It is naturally possible to use other existing peeling methods. For example, hydrogen ions may be implanted after a high Ge concentration (30% or more) SiGe layer having a thickness of about 20 nm is inserted into the peeling position in the second lattice relaxed
[0049]
Example 3
With reference to FIGS. 5A to 5F, a method for manufacturing a strained SOI substrate in this embodiment will be described. In this embodiment, a relaxed SiGe layer and a strained Si layer are formed on an insulating film on a support substrate by using a bonding method of a donor substrate and a support substrate.
[0050]
In this embodiment, as shown in FIG. 5A, a
[0051]
As shown in FIG. 5B, hydrogen ions are applied to the
[0052]
As shown in FIG. 5C, a
[0053]
As shown in FIG. 5D, when the bonded substrate is annealed at 550 ° C. in a nitrogen atmosphere, hydrogen gas bubbles and microcracks are generated in the damaged
[0054]
Next, the rest of the damaged
[0055]
Finally, the
[0056]
Also in this embodiment, the second
[0057]
Example 4
With reference to FIGS. 6A to 6F, a method for manufacturing a strained SOI substrate in this embodiment will be described. In this embodiment, the method of
[0058]
In this example, a donor substrate is prepared in the same manner as in Example 2, and after the donor substrate and the support substrate are bonded together, the
[0059]
Next, the remaining
[0060]
Next, the
[0061]
Also in this embodiment, after planarizing the surface of the
[0062]
【The invention's effect】
As described above in detail, according to the present invention, an SGOI substrate and a strained SOI substrate having a sufficiently low Ge composition and a low dislocation density, or a strained SOI substrate having no SiGe layer can be manufactured. .
[Brief description of the drawings]
1 is a cross-sectional view showing a method for manufacturing a strained SOI substrate in Example 1. FIG.
2 is a cross-sectional view showing a method for manufacturing a donor substrate used in manufacturing a strained SOI substrate in Example 2. FIG.
3 is a cross-sectional view showing a method for producing a strained SOI substrate in Example 2. FIG.
4 is a cross-sectional view showing a method for regenerating a donor substrate used for manufacturing a strained SOI substrate in Example 2. FIG.
5 is a cross-sectional view showing a method for producing a strained SOI substrate in Example 3. FIG.
6 is a cross-sectional view showing a method for producing a strained SOI substrate in Example 4. FIG.
[Explanation of symbols]
DESCRIPTION OF
Claims (3)
表面に形成された酸化膜を除去して前記格子緩和SiGe結晶層を露出させる工程と、
露出した前記格子緩和SiGe結晶層に水素燃焼酸化を行ってSiGe酸化膜を形成し該SiGe酸化膜をフッ化アンモニウム溶液または希フッ酸で除去するか、またはCMP( chemical mechanical polishing )、CF 4 を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、もしくは過酸化水素を含むウェットエッチングを行うことにより、前記格子緩和SiGe結晶層を薄膜化する工程と
を含むことを特徴とするSGOI基板の製造方法。A laminated structure substrate in which an insulating film, a Si crystal layer, and a strained SiGe crystal layer are laminated on a substrate is heat-treated in an oxidizing atmosphere to form an oxide film on the surface, and the composition of the strained SiGe crystal layer and the Si crystal layer is changed. Forming a lattice-relaxed SiGe crystal layer that is homogenized and has a higher Ge composition than the first SiGe crystal layer;
Removing the oxide film formed on the surface to expose the lattice relaxed SiGe crystal layer;
The exposed lattice-relaxed SiGe crystal layer is subjected to hydrogen combustion oxidation to form a SiGe oxide film, and the SiGe oxide film is removed with an ammonium fluoride solution or dilute hydrofluoric acid, or CMP ( chemical mechanical polishing ), CF 4 is removed. A step of thinning the lattice-relaxed SiGe crystal layer by performing reactive ion etching (RIE), gas dry etching (CDE), or wet etching containing hydrogen peroxide using a gas containing A method for manufacturing an SGOI substrate, comprising:
表面に形成された酸化膜を除去して前記格子緩和SiGe結晶層を露出させる工程と、
露出した前記格子緩和SiGe結晶層に水素燃焼酸化を行ってSiGe酸化膜を形成し該SiGe酸化膜をフッ化アンモニウム溶液または希フッ酸で除去するか、またはCMP( chemical mechanical polishing )、CF 4 を含むガスを用いた反応性イオンエッチング(RIE)、ケミカルドライエッチング(CDE)、もしくは過酸化水素を含むウェットエッチングを行うことにより、前記格子緩和SiGe結晶層を薄膜化する工程と、
前記薄膜化した格子緩和SiGe結晶層上にひずみSi結晶層をエピタキシャル成長する工程と
を含むことを特徴とするSGOI基板の製造方法。A laminated structure substrate in which an insulating film, a Si crystal layer, and a strained SiGe crystal layer are laminated on a substrate is heat-treated in an oxidizing atmosphere to form an oxide film on the surface, and the composition of the strained SiGe crystal layer and the Si crystal layer is changed. Forming a lattice-relaxed SiGe crystal layer that is homogenized and has a higher Ge composition than the first SiGe crystal layer;
Removing the oxide film formed on the surface to expose the lattice relaxed SiGe crystal layer;
The exposed lattice-relaxed SiGe crystal layer is subjected to hydrogen combustion oxidation to form a SiGe oxide film, and the SiGe oxide film is removed with an ammonium fluoride solution or dilute hydrofluoric acid, or CMP ( chemical mechanical polishing ), CF 4 is removed. A step of thinning the lattice-relaxed SiGe crystal layer by performing reactive ion etching (RIE) using a gas containing, chemical dry etching (CDE), or wet etching containing hydrogen peroxide;
And a step of epitaxially growing a strained Si crystal layer on the thinned lattice-relaxed SiGe crystal layer.
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