JP4035138B2

JP4035138B2 - フリップチップ実装方法

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Publication number: JP4035138B2
Application number: JP2005187237A
Authority: JP
Inventors: 佳治佐名川; 充彦植田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2004-07-20
Filing date: 2005-06-27
Publication date: 2008-01-16
Anticipated expiration: 2025-06-27
Also published as: JP2006060194A

Description

本発明は、常温でのフリップチップ実装方法に関するものある。

Ａｕバンプと、電極の直接接合によりフリップチップ接合を行う方法として、高温加熱する方法があったが、半導体チップと実装基板との熱膨張係数の違いにより、剪断応力が生じ接合部の破壊に繋がる等問題があった。

そこで、常温でフリップチップ接合を行う方法が提供されるようになっている（例えば非特許文献１、特許文献１）。

この常温でのフリップチップ接合は、半導体チップにＡｕメッキバンプを形成し、このＡｕメッキバンプに対してＡｕ薄膜の電極を実装基板側に形成し、これらの半導体チップ及び実装基板をプラズマ照射によって活性化した実装基板のＡｕメッキバンプと、半導体チップの電極側とを常温下で圧接接合するもので、表面の活性化により十分な接合強度を得ることで常温での接合を可能としている。
冨田誠、他３名「表面活性化による低温フリップチップ接合」，第１２回マイクロエレクトロニクスシンポジウム論文集、社団法人エレクトロニクス実装学会、２００２年１０月特開２００１−３５１８９２号公報（段落番号００２２−００２３）

ところで、従来の常温におけるフリップチップ接合では、金メッキバンプを介して行うため、実装基板側の平面度のばらつきやバンプ高さのばらつきがあった場合、接合不良が発生するという問題があった。

この問題を解決するためにバンプ変形量の大きいＡｕスタッドバンプを用いれば接合不良を解決することが可能であるが、Ａｕスタッドバンプの先部の洗浄不良や先部の硬度増加のために接合強度が低いという問題があった。

本発明は、上記の問題に鑑みて為されたもので、その目的とするところは接合不良の発生がなく、且つ接合強度も高い常温下におけるフリップチップ実装方法を提供することにある。

上記の目的を達成するために、請求項１のフリップチップ実装方法の発明では、半導体チップの電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第２の工程と、該第２の工程の後でＡｕスタッドバンプ及び半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第３の工程と、第３の工程の後で常温下において半導体チップのＡｕスタッドバンプと実装基板の電極とを圧接して接合する第４の工程とを有することを特徴とする。

請求項１のフリップチップ実装方法の発明によれば、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより半導体チップのＡｕスタッドバンプと実装基板の電極との接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板側電極と半導体チップ側のＡｕスタッドバンプの接合面との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。

請求項２のフリップチップ実装方法の発明では、実装基板側の電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第２の工程と、該第２の工程の後でＡｕスタッドバンプ及び半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第３の工程と、第３の工程の後で常温下において半導体チップの電極と実装基板のＡｕスタッドバンプとを圧接して接合する第４の工程とを有することを特徴とする。

請求項２のフリップチップ実装方法の発明によれば、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより実装基板のＡｕスタッドバンプと半導体チップの電極との接合面積を増加できる。しかも、半導体チップの電極は、一般に実装基板の電極に比べて平坦度が良好で表面粗さが小さいので、Ａｕスタッドバンプの圧接接合の対象としては実装基板の電極よりも半導体チップの電極を用いた方が接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板側のＡｕスタッドバンプと半導体チップ側電極の接合面との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。

請求項３のフリップチップ実装方法の発明では、半導体チップの電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第３の工程と、該第３の工程の後でＡｕスタッドバンプの前記接合面及び半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第４の工程と、該第４の工程の後で常温下において半導体チップのＡｕスタッドバンプの前記接合面と実装基板の電極とを圧接して接合する第５の工程とを有することを特徴とする。

請求項３のフリップチップ実装方法の発明によれば、請求項１と同様に、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより半導体チップのＡｕスタッドバンプと実装基板の電極との接合面積を増加できる。これに加えてＡｕスタッドバンプの先端部を押潰して平坦な接合面を形成しているので、エネルギー波照射による表面清浄化を確実なものとすることができ、これにより請求項１よりも高い接合強度を確保しつつ常温下での実装基板側電極と半導体チップ側のＡｕスタッドバンプの接合面との圧接接合ができ、その結果さらに電気的接続の信頼性が高い所望のフリップチップ実装が行える。

請求項４のフリップチップ実装方法の発明では、実装基板側の電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第３の工程と、該第３の工程の後で実装基板のＡｕスタッドバンプの前記接合面及び半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第４の工程と、該第４の工程の後で常温下において半導体チップの電極と実装基板のＡｕスタッドバンプの前記接合面とを圧接して接合する第５の工程とを有することを特徴とする。

請求項４のフリップチップ実装方法の発明によれば、請求項２と同様に、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより実装基板のＡｕスタッドバンプと半導体チップの電極との接合面積を増加できる。これに加えてＡｕスタッドバンプの先端部を押潰して平坦な接合面を形成しているので、エネルギー波照射による表面清浄化を確実なものとすることができ、これにより請求項２よりも高い接合強度を確保しつつ常温下での実装基板側のＡｕスタッドバンプの接合面と半導体チップ側電極との圧接接合ができ、その結果さらに電気的接続の信頼性が高い所望のフリップチップ実装が行え、更に平坦化により実装時の半導体チップへの衝撃を低減できる。

請求項５のフリップチップ実装方法の発明では、請求項１又は２の構成に加えて、前記第１の工程から前記第２工程との間に、前記第４工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする。

請求項５のフリップチップ実装方法の発明によれば、Ａｕスタッドバンプの最表面のＡｕ純度を高くでき、実装基板の電極との接合強度を向上させることができる。

請求項６のフリップチップ実装方法の発明では、請求項３の構成に加えて、前記実装基板の電極は電極材表面に、先部が押潰されて形成され、且つ清浄化された接合面を有するＡｕスタッドバンプを設けたものであって、該実装基板側のＡｕスタッドバンプの前記接合面に対して前記半導体チップ側のＡｕスタッドバンプの前記接合面を圧接して接合することを特徴とする。

請求項６のフリップチップ実装方法の発明によれば、実装基板側のＡｕスタッドバンプによって、実装基板の板厚のばらつきを吸収する能力の吸収量を更に増加させることができ、その結果接合が確実に行え電気的接続の信頼性も向上する。

請求項７のフリップチップ実装方法の発明では、請求項３又は４又は６の構成に加えて、前記第２の工程から前記第３工程との間に、前記第５工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする。

請求項７のフリップチップ実装方法の発明によれば、Ａｕスタッドバンプの最表面のＡｕ純度を高くでき、実装基板の電極との接合強度を向上させることができる。

請求項８のフリップチップ実装方法の発明では、請求項３又は４又は６又は７の構成に加えて、前記第２の工程において前記押圧材によってＡｕスタッドバンプの先端部を押潰する際に超音波振動を前記押圧材に印加することを特徴とする。

請求項８のフリップチップ実装方法の発明によれば、Ａｕスタッドバンプの接合面を押圧形成する際に同時に接合面の粗さを減少させることができ、そのため接合面積を増加させ、実装基板の電極との接合強度を向上させることができる。

請求項９のフリップチップ実装方法の発明では、請求項３又は４又は６〜８のいずれか１項の構成に加えて、前記押圧材として前記実装基板を用いるとともに押圧部位を前記第５の工程での接合位置に対応させることを特徴とする。

請求項９のフリップチップ実装方法の発明によれば、板厚のばらつきに対応した高さとなっている実装基板の電極に対応した高さを持つＡｕスタッドバンプの接合面を形成することができるので、半導体チップのＡｕスタッドバンプの接合面と実装基板の電極とを圧接する際に半導体チップにかかる荷重が均一となり、そのため半導体チップへの残留応力分布が減少し、半導体チップの素子特性の変動を無くすことができる。

請求項１０のフリップチップ実装方法の発明では、請求項１〜４のいずれか１項の構成に加えて、Ａｕの拡散を抑制する金属材料を、前記Ａｕスタッドバンプが形成される電極の材料として、若しくは前記Ａｕスタッドバンプが形成される電極と該電極が形成される部位との間に介在させる材料として用いていることを特徴とする。

請求項１０のフリップチップ実装方法の発明によれば、アニール時においてＡｕスタッドバンプのＡｕが、Ａｕスタッドバンプを形成した電極側に拡散して金属間化合物が成長するのを防いで、前記電極と該電極が形成される部位との間の密着強度の低下を防止できる。

本発明は、変形量の大きなＡｕスタッドバンプを用いることで、実装基板の板厚のばらつきを吸収してその影響を無くすことができ、加えて、ＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの先部の硬度を低下させているので、圧接時にＡｕスタッドバンプが容易に変形するようになり、これにより半導体チップのＡｕスタッドバンプと実装基板の電極との接合面積を増加できるから、高い接合強度を確保しつつ常温下での実装基板側電極と半導体チップ側のＡｕスタッドバンプの接合面との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行えるという効果がある。

以下本発明を実施形態により説明する。

（実施形態１）
本実施形態のフリップチップ実装方法は、図１に示すように第１工程（Ｉ）から第４工程（IV）までの４つの工程からなり、第１工程（Ｉ）はＳｉチップからなる半導体チップ１の表面に形成した薄膜の電極２の表面にＡｕスタッドバンプ３を形成するスタッドバンプ形成工程である。

ここでＡｕスタッドバンプ３は切断性を保つために若干の不純物を含むが、９９％以上、望ましくは９９．９９％以上のＡｕを含むワイヤを用いて形成する。ここで本実施形態では、例えば図２に示すように直径がφ２５μｍのワイヤを用い、基部の高さ（厚さ）が２０〜３０μｍ、その直径が９０±１０μｍ、全高が７０〜１２０μｍとなるＡｕスタッドバンプ３を形成している。

次の第２工程(II)では、Ａｕスタッドバンプ３を形成した半導体チップ１を窒素ガス（Ｎ２）等不活性ガス８が満たされているチャンバー９内に入れ、３００℃に３０分間加熱してアニール処理を行い、その後徐々に冷却し、Ａｕの硬度の軟化、特にＡｕスタッドバンプ３の先端部（先部）３ａの軟化を図る。

この第２工程(II)では３００℃にＡｕスタッドバンプ３が加熱されるため、Ａｕが電極２へ拡散して電極２と半導体チップ１との密着強度が低下する恐れがある場合には、電極２の材料をＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料から形成するか、或いは電極２と半導体チップ１との間にＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料を介在させる。

次の第３工程（III)では、上述のようにアニール処理が施された半導体チップ１及び実装基板６を減圧雰囲気に配置してＡｒプラズマ若しくは高速原子ビームの様なエネルギー波を矢印で示すように照射する。この場合（ａ）に示す半導体チップ１ではＡｕスタッドバンプ３に向けて照射し、Ａｕスタッドバンプ３の表面の活性化（清浄化）を図る。また（ｂ）に示す実装基板６の場合には表面にＡｕメッキ層７ａを形成した薄膜の電極７側に向けて照射し、Ａｕメッキ層７ａの表面の活性化（清浄化）を図る。

第４工程（IV）では上述のように活性化処理された半導体チップ１のＡｕスタッドバンプ３を活性化処理された実装基板６の電極７表面のＡｕメッキ層７ａに当接して矢印の方向に加圧（例えば１バンプ当りの荷重１００〜３００ｇｆ／ｂｕｍｐ）すると、Ａｕメッキ層７ａに対しＡｕスタッドバンプ３が圧接して接合されることになる。つまり半導体チップ１がフリップチップ接合により実装基板６に実装されることになる。

このようにして本実施形態では、変形量の大きなＡｕスタッドバンプ３を用いることで、実装基板６の板厚のばらつきを吸収してその影響（接合不良等）を無くし、しかもＡｕスタッドバンプ３をアニールすることによりＡｕスタッドバンプ３の先端部３ａの硬度を低下させているので、圧接時にＡｕスタッドバンプ３が容易に変形するようになり、これにより半導体チップ１のＡｕスタッドバンプ３と実装基板６の電極７のＡｕメッキ層７ａとの接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板６の電極７のＡｕメッキ層７ａと半導体チップ１のＡｕスタッドバンプ３との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。

尚第１工程（Ｉ）の終了後、各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、実装基板６の電極７のＡｕメッキ層７ａとの接合強度を更に増加させることができる。この場合、少なくとも第４工程（IV）で実装基板６の電極７と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。

（実施形態２）
実施形態１は半導体チップ１側にＡｕスタッドバンプ３を形成していたが、本実施形態では、実装基板６側のみにＡｕスタッドバンプ３を形成して半導体チップ１側はＡｕの薄膜の電極２のみとした点に特徴がある。

すなわち、本実施形態の方法は、図３に示すように第１工程（Ｉ）から第４工程（IV）までの４つの工程からなり、第１工程（Ｉ）は実装基板６の電極７表面のＡｕメッキ層７ａの表面にＡｕスタッドバンプ３を形成するスタッドバンプ形成工程である。ここで、Ａｕスタッドバンプ３は、実施形態１と同様に形成している。

次に第２工程（II）では、Ａｕスタッドバンプ３を形成した実装基板６を窒素ガス（Ｎ_２）等不活性ガス８が満たされているチャンバー９内に入れ、３００℃に３０分間加熱してアニール処理を行い、その後徐々に冷却し、Ａｕの硬度の軟化、特にＡｕスタッドバンプ３の先端部（先部）３ａの軟化を図る。

この第２工程(II)では３００℃にＡｕスタッドバンプ３が加熱されるため、Ａｕが電極７側へ拡散して電極７と実装基板６との密着強度が低下する恐れがある場合には、電極７の材料をＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料から形成するか、或いは電極７と実装基板６との間にＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料を介在させる。

次の第３工程（III）では、上述のようにアニール処理が施された実装基板６及び表面に薄膜の電極２が形成されたＳｉチップからなる半導体チップ１を減圧雰囲気に配置してＡｒプラズマ若しくは高速原子ビームの様なエネルギー波を矢印で示すように照射する。この場合（ａ）に示す実装基板６ではＡｕスタッドバンプ３に向けて照射し、Ａｕスタッドバンプ３の表面の活性化（清浄化）を図る。また（ｂ）に示す半導体チップ１の場合には薄膜の電極２側に向けて照射し、電極２の表面の活性化（清浄化）を図る。

第４工程（IV）では上述のように活性化処理された実装基板６のＡｕスタッドバンプ３を活性化処理された半導体チップ１の電極２に当接して矢印の方向に加圧（例えば１バンプ当りの荷重１００〜３００ｇｆ／ｂｕｍｐ）すると、電極２に対しＡｕスタッドバンプ３が圧接して接合されることになる。つまり半導体チップ１がフリップチップ接合により実装基板６に実装されることになる。

このようにして本実施形態では、実施形態１と同様に、変形量の大きなＡｕスタッドバンプ３を用いることで、実装基板６の板厚のばらつきを吸収してその影響（接合不良等）を無くし、しかもＡｕスタッドバンプ３をアニールすることによりＡｕスタッドバンプ３の先端部３ａの硬度を低下させているので、圧接時にＡｕスタッドバンプ３が容易に変形するようになり、これにより実装基板６のＡｕスタッドバンプ３と半導体チップ１の電極２との接合面積を増加できる。しかも、半導体チップ１の電極２は、一般に実装基板６の電極７やＡｕメッキ層７ａに比べて平坦度が良好で表面粗さが小さいので、Ａｕスタッドバンプ３の圧接接合の対象としては実装基板６の電極７よりも半導体チップ１の電極２を用いた方がＡｕスタッドバンプ３との接合面積を増加できる。そのため、高い接合強度を確保しつつ常温下での実装基板６のＡｕスタッドバンプ３と半導体チップ１の電極２との圧接接合ができ、その結果電気的接続の信頼性が高い所望のフリップチップ実装が行える。

尚第１工程（Ｉ）の終了後、各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、半導体チップ１の電極２との接合強度を更に増加させることができる。この場合、少なくとも第４工程（IV）で半導体チップ１の電極２と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。

（実施形態３）
本実施形態の方法は、図４に示すように第１工程（Ｉ）から第５工程（Ｖ）までの５つの工程からなり、第1工程（Ｉ）はＳｉチップからなる半導体チップ１の表面に形成した薄膜の電極２の表面にＡｕスタッドバンプ３を形成するスタッドバンプ形成工程である。ここで、Ａｕスタッドバンプ３は、実施形態１と同様に形成している。

次の第２工程（II）は第１工程で形成した各Ａｕスタッドバンプ３の先端部３ａを押圧材たるレベリング材４によって押圧することで押潰し、高さが揃い且つ面積が増加した平坦な接合面５を形成する。このレベリング材４でＡｕスタッドバンプ３の先端部３ａを押圧するバンプ１個当りの荷重は上記図２の例の場合には２０ｇｆ／ｂｕｍｐ〜８０ｇｆ／ｂｕｍｐ程度とする。図５の（ａ）は２０ｇｆ／ｂｕｍｐ、（ｂ）は４０ｇｆ／ｂｕｍｐ、（ｃ）は８０ｇｆ／ｂｕｍｐの荷重をかけた場合の接合面５の高さ位置を示す。表面粗さを所定以下とするために荷重を大きくした場合にはバンプ全体が潰れてしまうため、上記範囲が適正な範囲である。勿論Ａｕスタッドバンプの大きさなどによって、荷重の適正範囲は変わる。

ここでレベリング材４のＡｕスタッドバンプ３の先端部３ａを押圧する押圧面の表面粗さ（Ｒａ）を数１０ｎｍ以下とすることで、該押圧面の表面粗さが転写される接合面５の表面粗さを減少させることができ、そのため接合面積を増加させることで、後述する実装基板６の電極７との接合強度を増加させることができる。

またレベリング材４でＡｕスタッドバンプ３の先端部３ａを押圧する際に超音波発振器のホーンをレベリング材４に当てて超音波を印加すれば超音波振動によるＡｕスタッドバンプ３の接合面５の表面粗さを減少させることができ、上述のレベリング材４の押圧面の表面粗さ（Ｒａ）を数１０ｎｍ以下とすることと併せることで、実装基板６の電極７との接合強度を更に増加させることができる。

さて、次の第３工程(III)では、Ａｕスタッドバンプ３に上述のように接合面５を形成した半導体チップ１を窒素ガス（Ｎ２）等不活性ガス８が満たされているチャンバー９内に入れ、３００℃に３０分間加熱してアニール処理を行い、その後徐々に冷却し、Ａｕの高度の軟化を図る。

この第３工程(III)では３００℃にＡｕスタッドバンプ３が加熱されるため、Ａｕが電極２へ拡散して電極２と半導体チップ１との密着強度が低下する恐れがある場合には、電極２の材料をＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料から形成するか、或いは電極２と半導体チップ１との間にＣｒ、Ｔｉ、Ｎｉ、Ｗ等Ａｕの拡散を抑制する金属材料を介在させる。

次の第４工程（IV)では、上述のようにアニール処理が施された半導体チップ１及び実装基板６を減圧雰囲気に配置してＡｒプラズマ若しくは高速原子ビームの様なエネルギー波を矢印で示すように照射する。この場合（ａ）に示す半導体チップ１ではＡｕスタッドバンプ３の接合面５に向けて照射し、接合面５の活性化（清浄化）を図る。また（ｂ）に示す実装基板６の場合には表面にＡｕメッキ層７ａを形成した薄膜の電極７側に向けて照射し、Ａｕメッキ層７ａの表面の活性化（清浄化）を図る。

第５工程（Ｖ）では上述のように活性化処理された半導体チップ１のＡｕスタッドバンプ３の接合面５を活性化処理された実装基板６の電極７表面のＡｕメッキ層７ａに（ａ）のように当接して矢印の方向に加圧（例えば１バンプ当りの荷重１００〜３００ｇｆ／ｂｕｍｐ）すると、（ｂ）のようにＡｕメッキ層７ａに対しＡｕスタッドバンプ３の接合面が圧接して接合されることになる。つまり半導体チップ１がフリップチップ接合により実装基板６に実装されることになる。

このように本実施形態は、実施形態１の工程に、新たにＡｕスタッドバンプ３に接合面５を形成する工程を加えたものである。したがって、本実施形態では、実施形態１の利点の他、第２工程（II）においてＡｕスタッドバンプ３の先端部３ａを押潰して平坦な接合面５を形成しているので、エネルギー波での清浄を良好なものとし、また接合面５の表面粗さを所定以下とすることで大きな接合面積を確保し、その結果Ａｕスタッドバンプ３の接合面５と実装基板６の電極７のＡｕメッキ層７ａとの接合強度の増加を図れ、電気的接続の信頼性をさらに高めることができるという利点がある。

尚第２工程（II）の終了後、図６に示すように各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層１０を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、実装基板６の電極７のＡｕメッキ層７ａとの接合強度を更に増加させることができる。この場合、少なくとも第５工程（Ｖ）で実装基板６の電極７と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。

（実施形態４）
実施形態３ではＡｕスタッドバンプ３の接合面５の表面粗さを減少させるために、レベリング材４の押圧面の表面粗さを数１０ｎｍ以下としたり、接合面５を形成する際に超音波振動を加えたりしているが、本実施形態では更に第２工程（II）と第３工程（III）との間に、例えばＣＭＰ（Chemical Mechanical Polishing）装置やエキシマレーザ照射などを用いてＡｕスタッドバンプ３の接合面５の表面粗さを減少させる工程を付加した点に特徴がある。

これにより、接合面５の表面粗さ減少による接合面積増加が図れ接合強度を向上させることができる。

（実施形態５）
実施形態３では第２工程(II）でレベリング材４を用いて同じ高さに揃えたＡｕスタッドバンプ３の接合面５を形成していたが、本実施形態では、図７（ａ）、（ｂ）に示すように半導体チップ１の接合対象となる実装基板６を用いてＡｕスタッドバンプ３の接合面５を形成する点で実施形態３と相違する。

つまり第２工程(II)では図７（ａ）に示すように接合対象となる実装基板６の表面に対して各Ａｕスタッドバンプ３の先端部３ａを当接して半導体チップ１に荷重を加えることで、各Ａｕスタッドバンプ３の先端部３ａを押潰して揃った平坦な接合面５を形成する。この際Ａｕスタッドバンプ３の先端部３ａを押し付ける位置は第５工程（Ｖ）での接合位置と同じ位置つまり実装基板６の電極７のＡｕメッキ層７ａに押し付けることで、このＡｕメッキ層７ａの高さ位置に対応して夫々の接合面５の高さが決まる。つまり実装基板６の表面のばらつきによって生じる各電極表面の高さのばらつきを接合面５の高さ位置に反映することができる。

従って図７（ｂ）に示す第５工程（Ｖ）において各Ａｕスタッドバンプ３の接合面５を実装基板６の電極７のＡｕメッキ層７ａ表面に当接して加圧する際に各Ａｕスタッドバンプ３の接合面５と対応する実装基板６側の各電極７のＡｕメッキ層７ａとの高さ位置が一致することになり、従って加圧時に半導体チップ１に均一な荷重を加えることができ、そのため残留応力分布が減少し、半導体チップ１の素子特性の変動を無くすことができる。

尚第２工程(II)でＡｕスタッドバンプ３の接合面形成時の荷重の大きさは接合時の荷重（１００〜３００ｇｆ／ｂｕｍｐ）より小さい(２０〜８０ｇｆ／ｂｕｍｐ）のでＡｕメッキ層７ａとＡｕスタッドバンプ３とが接合されることはない。

また第２工程(II)以外の工程は実施形態３と同じであるので、これら工程の説明は省略する。勿論本実施形態においても実施形態４の工程を追加しても良い。

（実施形態６）
実施形態３で用いる実装基板６の電極７はＡｕメッキ層７ａを表面に施したものであるが、本実施形態では、Ａｕメッキ層７ａ上に半導体チップ１と同様にＡｕスタッドバンプ３を形成して半導体チップ１と同様にレベリング材４を用いた接合面５の形成、更に接合面５に対するエネルギー波照射による表面活性化を行った実装基板６を用いた点に特徴があり、図８に示すように第５工程（Ｖ）において、半導体チップ１側のＡｕスタッドバンプ３の接合面５と対応する実装基板６側のＡｕスタッドバンプ３の接合面５とを圧接して接合するのである。

しかして本実施形態によれば、実装基板６のＡｕスタッドバンプ３による接合面高さの増加によって圧接時の基板厚さのばらつき吸収量も増加し、接続信頼性の向上が図れる。

尚半導体チップ１側に対する工程は実施形態３と同じであるので、これら工程の説明は省略する。勿論実装基板６におけるＡｕスタッドバンプ３の形成、接合面５の形成、エネルギー波の照射等は半導体チップ１の工程と同じであるので説明は省略する。また実装基板６にセラミック基板を用いる場合にはアニール処理を行う。勿論、半導体チップ１及び実装基板６のＡｕスタッドバンプ３の接合面５の粗さ減少のために実施形態４の工程を追加しても良い。

（実施形態７）
実施形態３〜６の何れもが半導体チップ１側にＡｕスタッドバンプ３を形成していたが、本実施形態では、実装基板６側のみにＡｕスタッドバンプ３を形成して半導体チップ１側はＡｕの薄膜の電極２のみとした点に特徴がある。

以下の本実施形態の工程を説明する。まず第１工程（図示せず）で実装基板６の各電極７（或いはＡｕメッキ層７ａ）表面にＡｕスタッドバンプ３を形成する。そして図９（ａ）、（ｂ）に示すように次の第２工程（II）では各Ａｕスタッドバンプ３の先端部３ａをレベリング材４で押潰して同じ高さに揃った接合面５を形成する。つまり基板厚のばらつきがあっても接合面５を同じ高さに揃えることができるので、接合不良等の影響を無くすことができるのである。次にエネルギー波照射による接合面５の表面活性化を図る工程へ進む。この表面活性化は勿論半導体チップ１の電極２の表面に対しても行う。尚実装基板１にセラミックを用いている場合にはアニール処理を経て表面活性化の工程へ進む。

この表面活性化が終了した後は図９（ｃ）に示すように第５工程（Ｖ）＜アニール処理が無ければ第４の工程となる＞において、半導体チップ１の電極２と実装基板６の接合面５との圧接を行う。この際接合面５の高さが揃っているため、均一に荷重を加えることができ、半導体チップ１への残留応力分布が減少して半導体チップ１の素子特性の変動を無くすことができる。

尚本実施形態でも接合面５の粗さ減少を図るために、実施形態３のようなレベリング材４の押圧面の粗さ設定や、超音波振動の利用、更に実施形態４の手法を用いてもよい。

また尚、第２工程（II）の終了後、各Ａｕスタッドバンプ３の表面全体にＡｕメッキ層を形成してもよい。これによりＡｕスタッドバンプ３の最表面のＡｕ純度が高くなって、半導体チップ１の電極２との接合強度を更に増加させることができる。この場合、少なくとも第５工程（Ｖ）で半導体チップ１の電極２と接合するＡｕスタッドバンプ３の部分にＡｕメッキ層を形成しておけば同様の効果を得ることができる。

実施形態１の工程説明図である。実施形態１の第１工程で形成するＡｕスタッドバンプの形状説明図である。実施形態２の工程説明図である。実施形態３の工程説明図である。実施形態３の第２工程でのレベリング荷重とＡｕスタッドバンプの接合面の高さとの関係を示す説明図である。実施形態３の第２工程後にＡｕスタッドバンプ表面にＡｕメッキ層を形成した状態を示す半導体チップの断面図である。実施形態５の第２工程の説明図である。実施形態６の第５工程での接合状態を示す断面図である。実施形態７の主要な工程の説明図である。

符号の説明

１半導体チップ
２電極
３Ａｕスタッドバンプ
６実装基板
７電極
７ａＡｕメッキ層
（Ｉ）〜（IV）第１工程〜第４工程

Claims

半導体チップの電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第２の工程と、該第２の工程の後でＡｕスタッドバンプ及び半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第３の工程と、第３の工程の後で常温下において半導体チップのＡｕスタッドバンプと実装基板の電極とを圧接して接合する第４の工程とを有することを特徴とするフリップチップ実装方法。
実装基板側の電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第２の工程と、該第２の工程の後でＡｕスタッドバンプ及び半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第３の工程と、第３の工程の後で常温下において半導体チップの電極と実装基板のＡｕスタッドバンプとを圧接して接合する第４の工程とを有することを特徴とするフリップチップ実装方法。
半導体チップの電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第３の工程と、該第３の工程の後でＡｕスタッドバンプの前記接合面及び半導体チップを実装する実装基板に形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第４の工程と、該第４の工程の後で常温下において半導体チップのＡｕスタッドバンプの前記接合面と実装基板の電極とを圧接して接合する第５の工程とを有することを特徴とするフリップチップ実装方法。
実装基板側の電極表面にＡｕスタッドバンプを形成する第１の工程と、該第１の工程で形成されたＡｕスタッドバンプの先端部を押圧材によって押潰して平坦な接合面を形成する第２の工程と、該第２の工程の後でＡｕスタッドバンプをアニールすることによりＡｕスタッドバンプの硬度を低下させる第３の工程と、該第３の工程の後で実装基板のＡｕスタッドバンプの前記接合面及び半導体チップに形成された表面層がＡｕからなる電極をエネルギー波の照射によって清浄化する第４の工程と、該第４の工程の後で常温下において半導体チップの電極と実装基板のＡｕスタッドバンプの前記接合面とを圧接して接合する第５の工程とを有することを特徴とするフリップチップ実装方法。
前記第１の工程から前記第２工程との間に、前記第４工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする請求項１又は２に記載のフリップチップ実装方法。
前記実装基板の電極は電極材表面に、先部が押潰されて形成され、且つ清浄化された接合面を有するＡｕスタッドバンプを設けたものであって、該実装基板側のＡｕスタッドバンプの前記接合面に対して前記半導体チップ側のＡｕスタッドバンプの前記接合面を圧接して接合することを特徴とする請求項３に記載のフリップチップ実装方法。
前記第２の工程から前記第３工程との間に、前記第５工程で電極と接合するＡｕスタッドバンプの部分にＡｕメッキ層を形成する工程を設けていることを特徴とする請求項３又は４又は６に記載のフリップチップ実装方法。
前記第２の工程において前記押圧材によってＡｕスタッドバンプの先端部を押潰する際に超音波振動を前記押圧材に印加することを特徴とする請求項３又は４又は６又は７に記載のフリップチップ実装方法。
前記押圧材として前記実装基板を用いるとともに押圧部位を前記第５の工程での接合位置に対応させることを特徴とする請求項３又は４又は６〜８のいずれか１項に記載のフリップチップ実装方法。
Ａｕの拡散を抑制する金属材料を、前記Ａｕスタッドバンプが形成される電極の材料として、若しくは前記Ａｕスタッドバンプが形成される電極と該電極が形成される部位との間に介在させる材料として用いていることを特徴とする請求項１〜４のいずれか１項に記載のフリップチップ実装方法。