JP4030591B2 - メモリ管理システムのためのイメージ要素プロセッサ - Google Patents

Description

本発明は、デジタルビデオプロセッサに関する。具体的に言うと、本発明は、ブロックベースのイメージプロセッサ内でイメージを表すピクチャ要素（画素）を符号化し、復号するためのシステムに関する。
メモリ管理とメモリ削減は、イメージプロセッサの設計とオペレーションの重要な態様である。例えば、テレビジョンシステムなどの消費者向け製品は、ＭＰＥＧ−２信号処理を含むイメージプロセッサを使用する可能性がある。ＭＰＥＧ（Motion Picture Experts Group）信号圧縮規格（ＩＳＯ／ＩＥＣ １３１８１−２、１９９４年５月１０日）は、特に、さまざまな形態のイメージ処理の中でも高精細度テレビジョン（ＨＤＴＶ）処理を使用する衛星放送、ケーブル放送および地上波放送のシステムと共に使用するために魅力的な、広範囲で受け入れられているイメージ処理規格である。高精細度表示を使用する製品は、表示する前に、復号されたＭＰＥＧフレームを一時的にストアするために、９６Ｍビット以上のメモリを必要とする。ＭＰＥＧプロセッサは、表示用の正確なイメージを再構成するための動き推定および動き補償のためにこれらのフレームを必要とする。
復号されたＭＰＥＧ情報からイメージを再構成するシステムでは、差分パルス符号変調（ＤＰＣＭ）が使用されるのが典型的である。ＭＰＥＧデコーダで典型的に使用されるＤＰＣＭ処理では、プロセッサは次の画素値予想を行なう予測を生成する。合計ネットワーク（summation network）は実際の画素値から予測を減算し差分を得る。この差分は、予測誤差（prediction error）と称し、一般に、元の画素値または予測値より小さいので、元の画素値ではなく差分を量子化しストアすれば、メモリが節約される。Ang et al.,"Video Compressiong Makes Big Gains"、IEEE Spectrum, Oct. 1991には、ＭＰＥＧエンコーダおよびデコーダが記載されている。
復号中に、逆量子化器は、前に復号された画素から、実質的に同一の予測を再生成する。現画素の復号と再構成には、差分値と予測だけが必要である。予測は、部分的または完全に前の画素に基づくことが繁々であり、前の画素自体は、それに先行する画素から復号され再構成される。このようなプレディクタ（predictor）と、そのオペレーションの詳細については、Jain, A., Fundamentals of Digital Image Processing, Prentice-Hall, Inc., p.484（1989）と、Gonzalez et al., Digital Image Processing, Addison-Wesley Publishing Company, Inc., pp.358-368（1992）とを参照されたい。
イメージブロック圧縮中に、ブロック内の第１画素を正確に表現すると、画素のブロック全体に予測誤差が伝播しなくなる。滑らかな区域（例えば、色や物体などがかすかに変化する表示区域）では、第１画素のノイズ汚染により、視聴者が許容できないアーチファクトが生じる可能性がある。したがって、処理された最初の画素は、メモリにストアされる時に、正確なイメージ再構成を保証できるだけのビット数によって表現されなければならない。
ハードウェアおよびソフトウェア要件を削減することにより、再構成されたデータにエラーがなく、メモリが節約されることになるが、本発明者は、このようなハードウェア要件およびソフトウェア要件をデータ削減システムに提供し得ることを確認している。
本発明の原理によれば、「第１画素」プロセッサにより、画素ブロックの予め定めた画素が画素ブロックパラメータの関数として再圧織される。
本発明の開示される実施の形態では、テレビジョン受信機にＭＰＥＧデコーダが含まれている。データ削減ネットワークはメモリにストアする前にデータを量子化するものであるが、このデータ削減ネットワークに、ＭＰＥＧ復号された信号が供給される。このデータ削減ネットワークはいわゆる第１画素プロセッサを使用しているが、この第１画素プロセッサにより、画素ブロックの基準画素が画素ブロック最小値の関数として圧縮（量子化）される。圧縮解除された後は、再構成された基準画素の値が第１画素プロセッサによる符号化前の値と実質的に等しい。したがって、イメージデータブロック内の量子化された他の画素を再構成しても、再構成された画素ブロック全体に重大な誤差が伝播される懸念はないので、この基準画素をプレディクタネットワークで使用することができる。
【図面の簡単な説明】
図１は本発明による装置を含む画素ブロックプロセッサのブロック図である。
図２は図１のシステムのエンコーダ部分のメモリストア前を詳細に示す図である。
図３は基準画素符号化処理の流れ図である。
図４は図１のシステムのデコーダ部分のメモリストア後を示す図である。
図５は基準画素復号処理の流れ図である。
図６は本発明を採用したＭＰＥＧ互換のテレビジョンシステムのブロック図である。
図１では、ＭＰＥＧデコーダがＭＰＥＧ復号された画素データのブロックを圧縮ユニット１２に供給している。圧縮ユニット１２には、プレディクタ１８と、量子化器２０と、コンバイナ２２が含まれている。プレディクタ１８は、例えば、Jain, A., Fundamentals of Digital Image Processing, Prentice-Hall, Inc.,p.484（1989）に記載されているタイプのものでもよい。
量子化器２０は画素ブロック値を量子化し、データを減らされた画素ブロックをメモリ１４に供給する。表示プロセッサ（図示せず）が、イメージ表示のためにメモリ１４内の減らされたデータブロックにアクセスする時には、圧縮解除ユニット１６が、元の画素ブロックを再構成する。圧縮解除ユニット１６には、メモリ１４から減らされたデータを取り出し、減らされたデータブロックを再構成するために、プレディクタ２４と逆量子化器２６が含まれている。量子化器２０と逆量子化器２６は、これから説明する本発明の原理に従って配置されている。プレディクタ２４はプレディクタ１８と同一のタイプである。
ＭＰＥＧデコーダからの画素ブロックは、圧縮ユニット１２により入力端子１０を介して受け取られる。このＭＰＥＧデコーダは図６に関連して後程説明する。この画素ブロックは空間領域内にあり、例えばイメージ画素の８×８ブロックが含まれている。入力端子１０から、画素ブロックデータがコンバイナ２２の非反転入力端子に供給され量子化器２０に供給される。プレディクタ１８の出力端子から、画素予測データがコンバイナ２２の反転入力端子に供給され量子化器２０に供給されている。コンバイナ２２では、その反転入力端子と非反転入力端子からの信号が合成され、得られた差分が量子化器２０に供給される。量子化器２０は量子化された画素値をプレディクタ１８に出力する。量子化器２０は、メモリ１４にストアするため、量子化された画素差分値も出力する。
図２は量子化器２０を詳細に示す。図２において、図１と図２に共通する要素は同一符号を付してある。具体的に言うと、量子化器２０には、第１画素エンコーダ３０と、マルチプレクサ３２と、量子化器プロセッサ２８が含まれている。入力端子１０から、ブロック画素データが第１画素エンコーダ３０に供給される。第１画素エンコーダ３０は画素ブロックの予め定めた基準画素に対してオペレートする。用語「第１画素」は特定の好ましい画素位置を具体的に指すものではない。「第１画素」は、画素ブロックの中の、画素ブロックを再構成するためにプレディクタで最初に使用されることになる画素を指す。したがって、この画素は、プレディクタを採用して圧縮ネットワークによりその後に再構成される全画素に対して、基準画素になる。
第１画素エンコーダ３０は２つの主要な機能を有する。最も重要な機能は、基準画素を量子化する機能である。第２の機能は、基準画素の量子化された値を表現するのに必要なビット数を減らして、メモリ１４のストア要件を減らすことである。これらの機能については後で説明する。基準画素の量子化が可逆（lossless）または可逆に近い場合には、その基準画素は、メモリ１４から取り出し、わずかに誤差を有するか、誤差なしで再構成して、量子化されたブロックの残りの画素のための予測値として使用することができる。正確な予測値を、最初に、予測処理において使用することによって、予測バイアス誤差が、再構成される画素ブロック全体に伝播しなくなる。
量子化された基準画素をストアするのに必要なビット数を減らせば、メモリ１４のサイズとコストが減る。この例では、量子化された基準画素の表現に必要なビット数が、第１画素エンコーダ３０により１ビットから５ビットだけ減らされる。この減らされたビット数は、３２，６００個を超える８×８画素ブロックを含むことができる高精細度テレビジョンイメージフレームのコンテキストで考えると、多くないように思えるが、この減らされたビットのおかげで、メモリが大幅に節約された。このようにメモリが大幅に節約されたことは、製造業者によって製造されたテレビジョン受信機の台数を考えてみても、さらに大きな意味がある。
基準画素値を正確に表現することと、基準画素を含む全画素をできる限り少ないビット数で表現することとは、潜在的に衝突がある。メモリが５０％削減されれば、メモリが節約されたことは明らかに分かることである。これは、８ビット画素語が４ビットに圧縮されることを意味する。基準画素を４ビットで表現すると、予測処理中にかなりの誤差が生じる可能性がある。基準画素を正確に表現することは、予測処理の先頭では重要なことであるから、残りの画素を表現するのに、必要ならば、使用される平均ビット数より多いビットを使用することは、意味がある。したがって、基準画素に関連する精度に比べれば、メモリを削減することは二次的なことである。
あるブロック内の残りの画素に対しては、メモリを削減することが１画素の精度よりも重要である。第１画素エンコーダ３０は、処理される各画素を、３ビットないし７ビットまでを含む語として表現することができる。所与の放送信号のイメージフレームをストアするのに実際に使用されるフレームメモリの量を決定しようとすることは、ランダムさが伴うので、実行不可能なことである。そこで、第１画素エンコーダ３０が全画素を処理するのであれば、メモリは、第１画素エンコーダ３０によって処理される各画素の最大語長（７ビット）を格納する必要がある。
第１画素エンコーダ３０は量子化器プロセッサ２８から最小ブロック画素値を受け取る。量子化器プロセッサ２８はコンバイナ２２とプレディクタ１８から画素差分データを受け取って、量子化されたデータをプレディクタ１８に送る。量子化器プロセッサ２８と第１画素エンコーダ３０の両方が、量子化されたデータをマルチプレクサ３２に送る。マルチプレクサ３２は順序付けされ（sequenced）量子化されたデータをメモリ１４（図１）に送る。このことは後程説明する。
図３は第１画素エンコーダ３０によって実行される第１画素符号化処理の流れ図である。ステップ３１で、第１画素エンコーダ３０は入力端子１０からの元の第１画素値（Ｘ₀）を処理し、量子化器プロセッサ２８からの量子化された最小画素ブロック値（Ｑ_min）を処理して、量子化された第１画素値（ＱＸ₀）を生成する。ステップ３１は次式に従ってオペレートする。
ＱＸ₀＝（Ｘ₀−Ｑ_min）／２ （１）
ＭＰＥＧデコーダから入力端子１０（図１）を介して受け取った画素値は、整数である。そこで、量子化器２０と第１画素エンコーダ３０は、整数を表すデータであってＱＸ₀を含むデータを受け取り出力する。整数を使用すると、要素間でデータを高速転送することができ、プロセッサ内の処理を高速化することができ、ハードウェアおよびソフトウェアの複雑さを低減させることができるという利点がある。Ｘ₀は、ＭＰＥＧ復号された信号から第１画素エンコーダ３０によって受け取られた時は、整数であるので、データはＸ₀−Ｑ_minが奇数の場合にのみ失われる。奇数を２で割って得られる剰余は、必ず０．５である。当該システムが整数部のみをストアすれば、剰余は失われるので、その剰余を使用してイメージの再構成ができなくなる。
第１画素エンコーダ３０が２による除算を行う理由は、２という除数が、除算して得られた整数部を表現するのに必要なピクセル数を直ちに１つ減らすからである。大きい除数を使用すればする程、節約されるビット数が増えるが、誤差も大きくなる。２で除算したときに観察されたことであるが、表示イメージは上述した圧縮技法によって実質的に影響を受けなかった。
ステップ３３では、第１画素を符号化することにより、元の８ビット画素が１ビットないし５ビットだけ減らされる。符号化された第１画素を表現するのに何ビット使用するかは、量子化された範囲ＱＲの値に依存して決定される。量子化器プロセッサ２８（図２）は次式を使用してＱＲを計算する。
ＱＲ＝Ｑ_max−Ｑ_min＋１ （２）
ここで、Ｑ_maxは量子化された画素ブロック内の最大値を表す。量子化範囲ＱＲが選択されるのは、符号化された第１画素の値を表現するために割り当てられたビット数を設定するための標識としてである。というのは、符号化された第１画素の値を表現するのに必要なビット数が量子化範囲の値を表現するのに必要なビット数より少ないからである。このことをこれから説明する。
量子化器プロセッサ２８により、元の画素ブロック最小値未満の量子化された最小値と、元の画素ブロック最大値を超える量子化された最大値が生成される。そこで、次の関係が成立する。
Ｑ_min≦Ｘ₀≦Ｑ_max （３）
ここで、Ｘ₀は現在処理されている画素ブロック内の任意の画素の値を表す。式（３）は、式（２）を用いると次式のようになる。
Ｑ_min≦Ｘ₀≦Ｑ_min＋ＱＲ−１ （４）
式（４）の３つの辺からそれぞれＱ_minを引くと、次式が得られる。
０≦Ｘ₀−Ｑ_min≦ＱＲ−１ （５）
符号化された第１画素ＱＸ₀はＸ₀−Ｑ_minの１／２に等しい（式（１）参照）から、ＱＸ₀をメモリ１４に（２進数で）ストアするのに必要なビット数は、量子化された範囲ＱＲの必要とするビット数より１ビット少ない。そこで、量子化器プロセッサ２８は、符号化された第１画素値を表現しストアするのに必要な語サイズを決定する時は、ＱＲを表現するのに必要なビット数より１ビット少ない数を割り当てる。
図３の説明に戻る。第１画素エンコーダ３０は、まず、ステップ３１で、ＱＸ₀を８ビット語として生成する。ステップ３３で、第１画素エンコーダ３０はＱＸ₀を現在の範囲に適当なビット数によってマスクし、所望のビットをマルチプレクサ３２に転送する。ステップ３３でＱＸ₀をマスクして得られたビットは、マルチプレクサ３２に送られ、マルチプレクサ３２には、ＱＸ₀がメモリ１４に転送されるまで保持される。このオペレーションの制御とタイミングは図６を参照して説明する。
図４は第１画素デコーダ３８と、デマルチプレクサ３４と、逆量子化プロセッサ３６の逆量子化器２６での配置を示す。デマルチプレクサ３４はメモリ１４からのデータを第１画素デコーダ３８と逆量子化プロセッサ３６に送る。第１画素デコーダ３８は符号化された第１画素値をデマルチプレクサ３４から受け取り、最小ブロック画素値を逆量子化プロセッサ３６から受け取る。第１画素デコーダ３８は第１画素を復号して量子化された値にする。この量子化された値は、ＭＰＥＧ復号された信号から入力端子１０（図１）に供給される。この再構成された第１画素はデータバスを介して利用回路に送られるが、逆量子化プロセッサ３６からの画素ブロックが有する他の再構成された画素も、データバスを介して利用回路に送られる。
逆量子化プロセッサ３６はプレディクタ２４（図１）から予測データを受け取り、デマルチプレクサ３４から他の量子化された画素値を受け取る。逆量子化プロセッサ３６は入力端子１０（図１）に供給された元のビット毎画素サイズと一致するように残りの画素ブロック値を再構成し、再構成された値を出力する。ローカルマイクロコントローラによるタイミング制御によって、第１画素デコーダ３８からの復号された基準画素と逆量子化プロセッサ３６からの再構成された画素データが、表示プロセッサが必要とする適当な時刻に、バス上に現れる。これを図６に示す。
ＤＰＣＭ予測ネットワーク内では、プレディクタ２４のようなプレディクタによって使用される最初のデータ点の精度は、このＤＰＣＭ予測ネットワークによって、データブロックのために、その後に生成される全てのデータの精度にとって、非常に重要である。
このデータブロック内の各データ点は前のデータ点に基づいて予測ネットワークによって生成される。逆量子化されたデータは前のデータ点と現在のデータ点の差分を表す。この差分が、再構成中、再構成された前のデータ点に加算され、現在のデータ点が得られる。そこで、最初のデータ点に存在する誤差は、同一ブロック内の後続データ点にとって、予測誤差として伝播することになる。
図５は第１画素の復号処理の流れ図である。ステップ３５で、第１画素デコーダ３８は、次式に従って復号オペレーションを行なう。
ＲＸ₀＝２ＱＸ₀＋Ｑ_min （６）
ここで、ＲＸ₀は復号される第１画素値を表す。ＱＸ₀およびＱ_minは、式（１）と同一のものである。
式（６）の表すオペレーションは、式（１）の表すオペレーションの逆になる。式（１）のオペレーションは２の割算であり、式（６）のオペレーションは２の乗算である。第１画素デコーダ３８は、復号中に、符号化された第１画素に２をかけるので、再構成された第１画素値の最大誤差は、数値的には元の第１画素の値より１つ小さい。このことはＸ₀−Ｑ_minが奇数の場合だけに生じる。というのは、第１画素エンコーダ３０による符号化処理では、第１画素エンコーダ３０により画素値の整数部だけが保持されるからである。Ｘ₀−Ｑ_minが偶数の場合には、復号された第１画素値は元の第１画素値と等しい。
ステップ３５で、復号された第１画素値ＲＸ₀が第１画素デコーダ３８により計算され、その後、表示プロセッサが必要とする画素語サイズにするため、ステップ３７で、ＲＸ₀の先頭に０をパディングする。一般に、この画素語サイズは８ビットである。ステップ３７で、第１画素デコーダ３８は、ＲＸ₀が８ビット語になるまで、ＲＸ₀の最上位ビットの左側に、０を追加する。値に誤差が生じないようにするため、このオペレーションで追加されるビットは、全て、０である。再構成された第１画素値ＲＸ₀は表示プロセッサに出力される。
圧縮ユニット１２と圧縮解除ユニット１６のオペレーションは、互いに逆であるので、システムのアーキテクチャと構成が簡略化される。また、ステップ３１の第１画素エンコーダ３０と、ステップ３５の第１画素デコーダ３８も、互いに逆のオペレーションを採用している。このオペレーションは、簡単なビットシフトを、周知のビットシフト技法を使用してインプリメントすることができるものである。
図１を再び説明する。メモリ１４は、符号化された第１画素値を、画素の再構成と表示のために必要でなくなるまで、ストアしておく。符号化された第１画素がメモリ１４に駐在する間、この符号化された第１画素は、後段の表示プロセッサにより圧縮解除ユニット１６を介してアクセスし復号することができる。圧縮ユニット１２と圧縮解除ユニット１６は共通のＩＣ（integrated circuit）になっている。メモリ１４は、有利なことに、このＩＣの外部にあるため、メモリ１４のサイズは、特定のシステムの信号処理要件に応じて、選択することができる。そうすると、製造コストが節約される。例えば、低コストの民生用テレビジョン受信機で、ＭＰＥＧデコーダ用のフレームメモリがより少ない低解像度表示を使用することにより、製造コストが節約される。
図６はテレビジョン受信器の実用的なデジタル信号処理システムの一部であって、既に説明した本発明による装置を含むものを示す。図６のデジタルテレビジョンシステムは敢えて詳細に図示せず簡略化してある。図示しなかったのは、例えば、種々の要素に関連するＦＩＦＯ入出力バッファと、リード／ライト制御と、クロックジェネレータネットワークと、ＥＤＯ（extended data out）タイプまたはＳＤＲＡＭ（synchronous dynamic RAM）タイプが可能な外部メモリへのインターフェース用の制御信号である。
図１と図６に共通する要素には、同一の符号が付してある。信号プロセッサ７２の要素は、動き補償ユニット７０を除いて、SGS-Thomson Microelectronics社製の市販品であるSTi 3500A MPEG-2/CCIR 600 Video Decoder ＩＣ内の要素に相当するものである。動き補償ユニット７０としては、SGS-Thomson Microelectronics社製のSTi 3220 Motion Estimator ProcessorＩＣを使用することができる。
ようするに、図６のシステムには、マイクロプロセッサ４０が含まれ、内部制御バス４６に結合されたバスインタフェースユニット４２およびコントローラ４４が含まれている。この例では、マイクロプロセッサ４０は、ＭＰＥＧデコーダである信号プロセッサ７２を含むＩＣの外部に配置してある。１９２ビット幅の内部メモリバス４８は、圧縮ユニット１２と、類似した圧縮解除ユニット１６および５０と、外部フレームメモリであるメモリ１４との間のデータの通路である。圧縮ユニット１２と、圧縮解除ユニット１６および５０は、イネーブル制御信号と共に、コントローラ４４を介してマイクロプロセッサ４０から圧縮係数制御信号と圧縮解除係数制御信号を受け取る。マイクロプロセッサ４０は、ＭＰＥＧ復号処理および表示処理のために、メモリ１４は、フレームストアセクションと、バッファセクションと、オンスクリーン表示ビットマップセクションとに区分してある。図６には、ローカル制御ユニット５２も含まれている。ローカル制御ユニット５２はRequest入力を受け取り、Acknowledge出力およびメモリのAddress出力と、Read Enable出力およびWrite Enable出力とを供給している。ローカルメモリ制御ユニット５２はメモリ１４を制御するためのアドレス信号および制御信号をリアルタイムで生成する。ローカルメモリ制御ユニット５２は、図示しないローカルクロックジェネレータからの入力クロック信号Clock Inに応答して、出力クロック信号Clock InおよびClock Outも供給する。マイクロプロセッサ４０は、ＭＰＥＧ復号と、表示処理と、オンスクリーン表示マップのために、メモリ１４を、ビットバッファと、ビデオフレームストアセクションと、フレームストアバッファとに区分している。
イメージ再現表示装置５６により表示するため、圧縮解除されたイメージのフォーマットを所定の共通フォーマットに変換する必要があれば、表示プロセッサ５４には、水平再サンプリングフィルタおよび垂直再サンプリングフィルタが含まれる。例えば、このシステムは、フォーマット、例えば、５２５ラインインタレースか、１１２５ラインインタレースか、７２０ラインプログレッシブスキャンに対応するイメージシーケンスを受け取り、復号することができる。テレビジョン受信機は、おそらく、全ての受信機フォーマットに対する共通の表示フォーマットを使用することになる。
外部インタフェースネットワーク５８は、ＭＰＥＧデコーダによって処理される入力圧縮ビデオデータを運ぶ上に、ＭＰＥＧデコーダとマイクロプロセッサ４０の間で制御情報と設定情報を運ぶ。ＭＰＥＧデコーダシステムはコプロセッサ、すなわち、マイクロプロセッサ４０用のプロセッサに類似している。例えば、マイクロプロセッサ４０は復号されるフレームごとに復号コマンドをＭＰＥＧデコーダに発行する。ＭＰＥＧデコーダは関連するヘッダ情報を突き止める。突き止められたヘッダ情報をマイクロプロセッサ４０により読み取られる。マイクロプロセッサ４０は、この読み取った情報を用いて、ＭＰＥＧデコーダを構成するためのデータ、例えば、フレームの種類、量子化マトリックスなどに関するデータを発行する。その後、ＭＰＥＧデコーダは適当な復号コマンドを発行する。上述したSGS-Thomson STi 3500A and 3220ＩＣデバイスの技術仕様資料には、このようなＭＰＥＧデコーダのオペレーションに関する追加情報が用意されている。
マルチプレクサ３２（図２）およびデマルチプレクサ３４（図４）のオペレーションを制御し、必要に応じて、圧縮ユニット１２と、圧縮解除ユニット１６，５０の圧縮係数／圧縮解除係数を確立するために、受信機の製造業者によってプログラムされたマイクロプロセッサ４０により、モード制御データがローカルメモリ制御ユニット５２に渡される。この開示されたシステムでは、種々のデジタルデータ処理方式、例えば、地上波放送システムと、ケーブル伝送システムと、衛星伝送システムとに関連させることができるようなデジタルデータ処理方式のコンテキストで、ＭＰＥＧ仕様の全てのProfile（プロファイル）および全てのLevel（レベル）と共に、使用することができる。
図６はテレビジョン受信機に見られるデジタルビデオ信号プロセッサであって、高精細度ビデオ入力信号を処理するための信号プロセッサ７２の一部も示す。信号プロセッサ７２には、慣用のＭＰＥＧデコーダが含まれている。このＭＰＥＧデコーダはバッファ６０と、可変長デコーダ（ＶＬＤ）６２と、逆量子化器６４と、離散コサイン変換ユニット（ＤＣＴ）６６と、加算器６８と、動き補償ユニット７０と、メモリ１４とによって構成されている。Ang et al.“Video Compresson Makes Big Gains,”IEEE Spectrum, October 1991には、ＭＰＥＧエンコーダおよびデコーダのオペレーションの例が記載されている。
信号プロセッサ７２は前段の入力プロセッサ（図示しない）、例えば、入力信号復調の後にデータパケットを分離するトランスポートデコーダから、ＭＰＥＧ符号化され制御されたデータストリームを受け取る。この例では、受け取られる入力データストリームは、米国の高精細度地上波テレビジョン放送システム用のGrand Alliance仕様で指定された高精細度イメージ素材（１９２０×１０８８画素）を表している。この入力データストリームは８×８画素を表すデータブロックの形式になっている。このデータブロックは、圧縮され符号化されたイントラフレーム情報とインタフレーム情報を表す。イントラフレーム情報には、Ｉフレームアンカフレームが含まれている。一般に、インタフレーム情報には、隣接するピクチャフレーム間のイメージ差分を表す予測動き符号化されたレシデュアル（redidual）情報が含まれている。インタフレーム動き符号化では、処理中の現ブロックと前に再構成されたフレーム内のブロックとの間のオフセットを表す動きベクトルが生成される。現ブロックと前のブロックの間の最適一致を表す動きベクトルが、符号化され、送出される。また、動き補償された８×８ブロックのそれぞれと前に再構成されたブロックの間の差（レシデュアル）は、送出の前に離散コサイン変換（ＤＣＴ）され、量子化され、可変長符号化（ＶＬＣ）される。上記のAng et alを含む種々の刊行物には、動き補償符号化処理がより詳細に記載されている。
バッファ６０は、ＶＬＤ６２による可変長復号の前に、入力圧縮画素データブロックを受け入れる。バッファ６０は、メインレベル、メインプロファイルＭＰＥＧデータストリームの場合に、１．７５Ｍビットの記憶容量を示す。逆量子化器６４とＤＣＴ６６は、ＶＬＤ６２からの復号された圧縮データを圧縮解除する。ＤＣＴ６６からの出力データは、加算器６８の入力の１つに結合される。
円滑なデータの流れを保証するため、バッファ６０からの信号によって、逆量子化器６４の量子化ステップサイズが制御される。ＶＬＤ６２は復号された動きベクトルを動き補償ユニット７０に供給する。このことは後程説明する。ＶＬＤ６２は周知のインターフレーム／イントラフレームモード選択制御信号も生成する（図を簡単にするために図示せず）。ＶＬＤ６２と、逆量子化器６４と、ＤＣＴ６６によって実行されるオペレーションは、送信器の側に配置されるエンコーダの対応するオペレーションとは逆のオペレーションである。
ＤＣＴ６６からのレシデュアルイメージデータを、動き補償ユニット７０の出力から供給される予測イメージデータと合計することによって、加算器６８は、フレームメモリ１４の内容に基づいて、再構成された画素を提供する。信号プロセッサ７２が画素ブロックのフレーム全体を処理し終えると、フレームメモリ１４には、再構成して得られたイメージがストアされる。インタフレームモードでは、ＶＬＤ６２から得られた動きベクトルにより、動き補償ユニット７０からの予測されたブロックの位置が提供される。
加算器６８と、メモリ１４と、動き補償ユニット７０とを使用するイメージ再構成処理では、有利なことに、メモリ１４にデータがストアされる前に圧縮ユニット１２が使用されることから、メモリ要件はかなり緩やかなものになる。メモリ１４のサイズは、例えば、５０％圧縮係数を使用する時には、５０％まで削減することができる。圧縮解除ユニット５０は圧縮ユニット１２と逆の機能を実行するものであって、既に説明した圧縮解除ユニット１６に類似するものである。圧縮ユニット１２と、圧縮解除ユニット１６および５０との構成は、図１と、図２と、図４と、図５に図示してあって、それらの構成は既に説明した本発明の原理に従って行われる。

Claims (18)

1. 圧縮された、イメージを表す画素ブロック群からなるデータストリームを、処理するシステムにおいて、
   前記画素ブロック群を圧縮解除して、圧縮解除されたデータを生成する第１圧縮解除ユニット（６２〜６６）と、
   その後に再構成される画素ブロックの諸画素に対しその基準となる基準画素を含む前記圧縮解除されたデータを、予め定めた画素ブロックパラメータの関数としての再圧縮データへと再圧縮する圧縮ユニット（１２）と、
   前記再圧縮データをストアするためのメモリ（１４）とを備え、
   前記圧縮ユニット（１２）は、次式
   ＱＸ ₀ ＝（Ｘ ₀ −Ｑ _min ）／２
   （ただし、ＱＸ ₀ は量子化された基準画素値、Ｘ ₀ は基準画素値、Ｑ _min は量子化された最小画素値である）に従って前記基準画素を量子化する
   ことを特徴とするシステム。
2. 請求項１において、
   本システムは、再圧縮中に、最初に使用される前記基準画素に応じて前記画素ブロックのその他の画素の予測処理を行う第１画素予測ネットワーク（１８）をさらに含む
   ことを特徴とするシステム。
3. 請求項１において、前記画素ブロックパラメータは、最小画素値か、最大画素値か、基準画素値か、画素値の範囲か、平均ブロック画素値および中央ブロック画素値を含むパラメータのうちの少なくとも１つから選択されることを特徴とするシステム。
4. 請求項２において、前記画素ブロックパラメータは最小画素値であることを特徴とするシステム。
5. 請求項１において、
   前記メモリからの再圧縮されたデータであって前記画素ブロックパラメータの関数としてのデータを圧縮解除する第２圧縮解除ユニット（１６）と、
   前記第２圧縮解除ユニット（１６）によって圧縮解除されたデータを処理するための表示プロセッサ（５４）を含む出力ネットワーク（５４、５６）と
   をさらに備えたことを特徴とするシステム。
6. 請求項５において、前記圧縮ユニット（１２）および前記第２圧縮解除ユニット（１６）は、相互に逆のオペレーション特性を示すことを特徴とするシステム。
7. 請求項５において、
   前記再圧縮されたデータを圧縮解除する第３圧縮解除ユニット（５０）と、
   前記第３圧縮解除ユニットからの圧縮解除されたデータに応答して動き補償されたデータを供給する動き補償システム（７０）と
   をさらに備えたことを特徴とするシステム。
8. イメージフレームを構成するＭＰＥＧ圧縮された画素ブロック群を含むイメージ情報のデータストリームを処理するシステムであって、前記画素ブロックの各々が画素ブロックパラメータを有する、そのような請求項１のシステムにおいて、
   前記第１圧縮解除ユニット（６２〜６６）は、前記ＭＰＥＧ圧縮された画素ブロック群を含むイメージ情報のデータストリームを圧縮解除して圧縮解除された画素ブロックデータにするものであり、
   前記メモリは、フレームメモリである
   ことを特徴とするシステム。
9. 請求項８において、
   本システムは、再圧縮中に、最初に使用される前記基準画素に応じて前記画素ブロックのその他の画素の予測処理を行う第１画素予測ネットワーク（１８）をさらに含む
   ことを特徴とするシステム。
10. 請求項９において、前記圧縮ユニット（１２）は、
    前記基準画素を処理する第１データ削減ネットワーク（３０）と、
    前記画素ブロックの他の画素を処理する第２データ削減ネットワーク（２８）と
    をさらに備えたことを特徴とするシステム。
11. 請求項１０において、前記第１データ削減ネットワーク（３０）および前記第２データ削減ネットワーク（２８）は、量子化器であることを特徴とするシステム。
12. 請求項９において、
    前記フレームメモリ（１４）からの再圧縮されたデータであって前記画素ブロックパラメータの関数としてのデータを圧縮解除する第２圧縮解除ユニット（１６）と、
    前記第２圧縮解除ユニット（１６）によって圧縮解除されたデータを処理するための表示プロセッサ（５４）を含む出力ネットワーク（５４、５６）と
    をさらに備えたことを特徴とするシステム。
13. 請求項１２において、
    本システムは、圧縮解除中に、最初に使用される前記基準画素に応じて前記画素ブロックのその他の画素の予測処理を行う第２画素予測ネットワーク（２４）をさらに含む
    ことを特徴とするシステム。
14. 請求項１３において、前記第２圧縮解除ユニット（１６）は、
    前記基準画素を処理する第１データ再構成ネットワーク（３８）と、
    前記画素ブロックの他の画素を処理する第２データ再構成ネットワーク（３６）と
    をさらに備えたことを特徴とするシステム。
15. 請求項１２において、前記圧縮ユニット（１２）および前記第２圧縮解除ユニット（１６）は、相互に逆のオペレーション特性を示すことを特徴とするシステム。
16. 請求項９において、前記画素ブロックパラメータが最小画素値であることを特徴とするシステム。
17. 請求項８において、前記画素ブロックパラメータは、最小画素値か、最大画素値か、基準画素値か、画素値の範囲か、平均ブロック画素値および中央ブロック画素値を含むパラメータのうちの少なくとも１つから選択されることを特徴とするシステム。
18. 請求項１２において、
    前記再圧縮されたデータを圧縮解除する第３圧縮解除ユニット（５０）と、
    前記第３圧縮解除ユニットからの圧縮解除されたデータに応答して、動き補償されたデータを供給する動き補償システム（７０）と
    をさらに備えたことを特徴とするシステム。

Images