JP4028753B2 - Electrostatic chuck - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体製造工程において、半導体ウエハ（以下、ウエハと称す）に微細加工を施すエッチング工程や薄膜を形成するための成膜工程、主にフォトレジスト膜に露光するための露光処理工程等において、ウエハを保持する静電チャックに関するものである。
【０００２】
【従来の技術】
静電チャックは、吸着面にウエハを載置して静電電極とウエハとの間に電圧を印可しクーロン力やジョンソン・ラーベック力等の静電気力を発現させてウエハを吸着保持するものである。この種の静電チャックとしては、吸着用の静電電極の上にアルミナ、サファイヤ、窒化アルミニウムなどからなる誘電体を形成したものが提案されている。例えば、特開平１１−５４６０３号公報には窒化アルミニウムからなる静電チャックが開示されている。
【０００３】
また、近年、半導体集積回路の配線は、微細化し集積度が向上している。そして、この様な半導体集積回路を製造するウエハを吸着し固定する静電チャックには、工程中の温度変化に対して寸法変動の小さいことが望まれるようになってきた。
【０００４】
特に、露光工程では１℃の温度変化によって発生する静電チャックの僅かな寸法変化が、半導体集積回路の製造歩留まりを低下させる。そこで、吸着面を備えた静電チャックは低熱膨張材料であることが望まれている。
【０００５】
更に、露光工程では配線パターンの露光を複数回に分けて施すことから、ウエハの位置精度をナノミクロンレベルで制御することが必要とされてきた。そのため、ウエハ温度を出来る限り一定としているが、ウエハの熱膨張による寸法変化をより小さくする必要が出てきた。中でも、ウエハと静電電極間に生じる微小な漏れ電流によって発生するジュール熱によりウエハの温度が変化し、この漏れ電流がウエハ面内で不均一であると、ウエハ面内で温度差が生じ、ウエハの面内で部分的な寸法変化が生じて、ウエハ上の集積回路の精度を上げられないことから、静電電極からウエハへの漏れ電流がウエハの面内で均一であることが重要とされてきた。
【０００６】
コージライトは代表的な低熱膨張材料であり、特公平６−９７６７５号公報には、静電チャックの基体にコージライトを使用する事が開示されている。すなわち、図３に示すように、コージライトなどのセラミックスからなる基体２１の上に電極２２を形成し、その上にアルミナを主体とする誘電体層２３を設け、積層体２４からなる静電チャックを形成している。
【０００７】
更に、特開２００１−３１３３３２公報では、図４（ａ）に示すように、誘電体層２３の裏面に静電電極２２を形成し、基体２１に接着固定した静電チャックが開示されている。この基体２１は１０〜４０℃の熱膨張係数が１．０×１０^-6／℃以下と小さいコージライトからなる。
【０００８】
また、図４（ｂ）は、コージライトからなる誘電体層２３と窒化アルミニウム、炭化珪素やムライトからなる基体２１からなる静電チャックや、誘電体層２３と基体２１とを同材質として静電電極２２を埋設した静電チャックが開示されている。
【０００９】
また、特開平７−１３５２４６号公報では、図４（ｃ）に示すように室温〜８００℃における熱膨張係数が４．０×１０^-6／℃〜６．０×１０^-6／℃である導電性の基体２１の表面に窒化アルミからなる薄膜誘電体層２３を形成した静電チャックが提案されている。
【００１０】
【発明が解決しようとする課題】
これまでの静電チャックでは、静電電極とウエハの間の漏れ電流がウエハ面内で不均一であることから、漏れ電流によるウエハ面内の部分的な加熱によりウエハの一部が発熱しウエハの温度分布が悪くなる虞があった。
【００１１】
また、静電チャックの熱膨張係数が大きいと微妙な温度変化によりウエハの位置がずれるとの問題があった。
【００１２】
更に、温度サイクルにより誘電体層が基体から剥離する虞があった。
【００１３】
つまり、図３に示す静電チャックでは誘電体層２３がアルミナを主体とするセラミックスであり、その熱膨張係数は基体２１をなすコージライトの熱膨張係数の数１０倍以上にも達するため、積層体２４を高温で焼結したのち冷却した際に、誘電体層２３に剥がれが生じる問題があった。また、同時焼結後に常温まで冷却するとウエハ吸着面が歪んで平坦度が低下したり、誘電体層２３と基体２１との間、または、電極２２と誘電体層２３との間に大きな応力が発生したりしており、室内の温度変化で寸法変化が発生すると言う問題があった。
【００１４】
また、図４（ａ）の静電チャックでは、接着剤の熱膨張が誘電体層２３、基体２１と著しく異なるため、接着・加工後に加わる温度変化により１μｍオーダーの寸法変化が生じる問題があった。
【００１５】
更に、図４（ｂ）の静電チャックでは、１３００〜１５００℃の温度の高温で焼成する必要があるため、焼成の際に熱変形して焼結体に０．０５〜１ｍｍの反りが生じ温度分布が悪いとの問題があった。
【００１６】
【課題を解決するための手段】
本発明は上記課題に鑑み、基体と、該基体の表面に設けられた導電体よりなる静電電極と、該静電電極を覆う誘電体層とを備えた静電チャックであって、前記基体は１０〜４０℃における熱膨張係数が１．０×１０^-6／℃以下で、その厚みが３〜５０ｍｍであり、前記誘電体層は触媒ＣＶＤ法により形成された、Ｓｉを主成分とするアモルファス薄膜からなり、その厚みが０．００１〜０．３ｍｍであることを特徴とする。
【００１７】
更に、前記誘電体層の内部応力が１０⁸Ｐａ以下であることを特徴とする。
【００１８】
また、前記基体は希土類酸化物を１〜２０質量％含むコージライトからなることを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００２０】
図１は本発明の静電チャックの一例を示す斜視図であり、図２は、図１の断面図である。静電チャック４は、基体１の上面に導電体よりなる静電電極２を備え、該静電電極２を覆う誘電体層３を有しており、誘電体層３の上面をウエハＷを載せる載置面５としている。そして、載置面５に載せられたウエハＷと、静電電極２との間に概ね１００〜１０００Ｖの電圧を印可してウエハＷと静電電極２の間に静電気力を発現させ載置面５にウエハＷを吸着させている。
【００２１】
本発明の基体１は、１０〜４０℃における熱膨張係数が１．０×１０^-6／℃以下である。基体１の熱膨張係数が１．０×１０^-6／℃以下であれば、１℃の温度変化により基体１が膨張あるいは収縮してもウエハＷの位置ズレをナノミクロン以下に抑えることができる。
【００２２】
例えば、基体１として、石英、Ｍｇ−Ａｌ−Ｓｉを含むコージライト系、Ｌｉ−Ａｌ−Ｓｉを含むＬＡＳ系材料、Ｋ−Ｚｒ−Ｐ−Ｏを含むＫＺＰ系材料、Ａｌ₂ＴｉＯ₅で表されるチタン酸アルミ等が好ましい。特に、コージライトを主成分とする材料からなる基体１は熱膨張係数が小さく、しかも、ヤング率が大きいことから好適である。すなわち、静電チャックを成膜装置などにネジ等により固定する際に、変形しにくく、微小な温度変化に対し、基体１の膨張や収縮が小さく、載置面５が高精度な平面度を備えた静電チャックを構成することが可能である。
【００２３】
また、基体１の厚みは３〜５０ｍｍとする。特に、厚みを３ｍｍ以上とするのは、静電チャックの載置面の平面度の加工する際に変形しない剛性が必要であり。また、誘電体層３は薄く内部応力が小さいものの、基体１の厚みが３ｍｍを下回ると成膜後の基体１の反りが大きくなる虞があり、誘電体層３の加工時と静電チャック４の使用時の温度差により熱膨張差から変形し、載置面４の平面度を０．００１ｍｍ以下に保ち得ないからである。
【００２４】
基体１の厚みは、軽量・コンパクトを必要とする露光装置のステージとしては５０ｍｍ以下が望ましく、さらに望ましくは３０ｍｍ以下である。
【００２５】
そして、誘電体層３はＳｉを主成分とするアモルファス薄膜とする。半導体デバイスの製造工程において、デバイスの微小な配線に露光したり、成膜する際に誘電体層３がパーティクルとなり飛散し難いからである。すなわち、誘電体層３がＳｉを主成分とする膜であれば、載置面５を洗浄する際に使用されるフッ素や塩素系のガスによって容易に誘電体層３の脱落紛をガス化できるため、ウエハＷ上にパーティクルとして飛散して残留しないからである。
【００２６】
また、Ｓｉを主成分とするアモルファス薄膜とする理由は、結晶質膜は結晶格子間が強固に結合し格子間距離が外部応力で変化し難く、結晶膜に加えられた応力を緩和する機能に乏しいが、Ｓｉを主成分とするアモルファス薄膜は、結晶質膜と異なり格子間距離が一定でなく外部応力に対し格子間距離が変化する機能があり、アモルファス薄膜の内部応力をＳｉの結晶質膜よりも小さくできる。そこで、基体１の熱膨張係数を１．０×１０^-6／℃以下としても基体１や静電電極２から誘電体層３が剥がれる虞が小さい。
【００２７】
更に、誘電体層３の厚みは、０．００１〜０．３ｍｍの厚みとする。０．００１ｍｍより小さいとウエハＷと静電電極２に電圧印加の際に誘電体層５が絶縁破壊してしまう虞がある。また、誘電体層３を洗浄した際に、容易に誘電体層３が脱落・消耗し好ましくない。
【００２８】
他方、誘電体層３の厚みが０．３ｍｍより厚いと、基体１と誘電体層３の熱膨張差から成膜後に図６（ａ）に示すような大きな反りが発生し、その後、静電チャックの載置面５を平坦に加工すると図６（ｂ）に示すように、反りに起因する誘電体層３の厚みのバラツキが大きくなる。すると、誘電体層３の厚みの薄い部分は抵抗値が小さくなり静電電極２とウエハＷの間に流れる漏れ電流が局部的に大きくなる。そのため、ウエハＷ面内の漏れ電流のバラツキが大きく、漏れ電流による発熱でウエハＷの温度ムラが発生し、ウエハＷ面内の温度差に起因する熱膨張差からウエハＷの面内の位置がズレて精密な露光ができない虞があるからである。
【００２９】
更に、誘電体層３の内部応力は１０⁸Ｐａ以下とすることが好ましい。内部応力が１０⁸Ｐａを超える薄膜では、図６（ａ）に示すように、基体１や静電電極２に成膜した後の反りが大きく、しかも誘電体層３の応力も大きくなり、成膜後に誘電体層３に割れが生じたり、剥離が生じたりする虞がある。特に、露光装置用静電チャックでは、載置面５の平坦度を１μｍ以下とするために誘電体層３を成膜後に平坦化する加工が必要であり、その際に加わる加工応力により誘電体層３が剥がれ易いからである。
【００３０】
また、前記と同様に図６（ｂ）に示すように誘電体層３の内部応力が１０⁸Ｐａを超える薄膜では、誘電体層３を成膜した後の反りが大きく、誘電体層３を平坦に加工すると、誘電体層３の厚みが不均一となる。誘電体層３の厚みが不均一となると、静電電極２とウエハＷとの間の抵抗がウエハＷの面内で不均一となり、静電チャックとして使用する際に、誘電体層３の抵抗の小さな領域で大きな漏れ電流が流れ、この漏れ電流により発熱しウエハＷの温度不均一を生じる。
【００３１】
尚、この誘電体層３の膜内部の応力は、図５の方法にて測定することが出来る。すなわち、測定試料として長さ４０ｍｍ×幅１０ｍｍ×厚み０．１ｍｍのＡＦ４５製のガラス基板の上に誘電体層３となる膜を１０μｍ程度成膜し、ＡＦ４５ガラスのそり量δから内部応力σを式１によって求めることができる。
σ＝（Ｅ×δ×Ｔｓ²）／（３×（１−ν）×Ｌ²×Ｔｆ）・・・（式１）
Ｅは基体１のヤング率、Ｔｓは基体１の厚み、νは基体１のポアソン比、Ｔｆは誘電体層３の厚みである。
【００３２】
基体１を構成する材料は、コージライトに希土類元素を酸化物換算で１〜２０重量％の割合で含有することが好ましい。希土類元素の含有により、焼結時の緻密化が促進し、相対密度９５％以上の緻密体を容易に得ることが可能となる。これにより、気孔率２％以下となり、基体１から発生するアウトガスが少なく、ＥＵＶ露光やＥＢ露光、およびスパッターなど高真空中で行うプロセスでの使用に好適となる。
【００３３】
次に、前記静電チャック４の製造方法や構成について述べる。
【００３４】
誘電体層３として、内部応力の小さいアモルファス薄膜を製造するためには、触媒ＣＶＤ法等がある。例えば、Ｓｉを主成分とするアモルファス膜（以後はａ−と略す）は、原料ガスであるＨ₂／ＳｉＨ₄の比や、Ｂ₂Ｈ₆／ＳｉＨ₄の比を小さくすることによって誘電体層３を成膜できる。誘電体層３を形成する膜としては、ａ−Ｓｉ系もしくはａ−Ｓｉ合金系の材料やａ−Ｓｉ・ａ−ＳｉＣ・ａ−ＳｉＮ・ａ−ＳｉＯ・ａ−ＳｉＧｅ・ａ−ＳｉＣＮ・ａ−ＳｉＮＯ・ａ−ＳｉＣＯ・ａ−ＳｉＣＮＯ・ａ−ＡｌＯなどが挙げられる。誘電体層３は、周期表第３ｂ族元素（以下、３ｂ族元素と略す）や第５ｂ族元素（以下、５ｂ族元素と略す）を含有させたり、炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）等の元素を含有させたりして電気的特性を調節することが出来る。３ｂ族元素および５ｂ族元素としてはそれぞれホウ素（Ｂ）・リン（Ｐ）が共有結合性に優れ半導体特性を敏感に変えることができる。Ｃ、Ｎ、Ｏ等の元素とともにＢ、Ｐを含有させるには、誘電体層３に３ｂ族元素で０．１〜２００００質量ｐｐｍ含ませることが好ましく、５ｂ族元素であれば０．１〜１００００質量ｐｐｍ含ませることがよい。また、誘電体層３の厚み方向にＣ、Ｎ、Ｏ等の元素含有量を変化させ勾配を設けても良く、その場合には誘電体層３全体の平均含有量が上記範囲内であればよい。
【００３５】
また、膜の内部応力を小さくする方法は、ａ-Ｓｉの成膜の際に、原料ガスの成分量比を変更することによって可能である。すなわち、原料ガスのＨ₂/ＳｉＨ₄、Ｂ₂Ｈ₆/ＳｉＨ₄比を小さくすることで、内部応力が１０⁸Ｐａ以下のシリコンを主成分とするアモルファス薄膜を作ることができる。
【００３６】
一方、薄膜製法において、成膜スピードは１０μm／時間程であり、０．３ｍｍ以上の膜を成膜することは、経済的でない。
【００３７】
次に、基体１をコージライトを主体としたセラミックスで作製する製造方法を述べる。１０μｍ以下のコージライト粉末に、平均粒径が１０μｍ以下の希土類元素酸化物粉末を１〜２０質量％、好適には５〜１５質量％、さらに好適には８〜１２質量％の割合で添加することが良い。添加剤を加えないコージライト１００質量％でも、緻密化が可能であるが、焼成温度が高く、焼成可能温度領域が±５℃と非常に狭いために緻密化した材料を安定に作製することが難しい。これに対して、希土類元素を１質量％以上含有すると、焼成時にコージライトの成分と反応して液相を生成することから、焼結性を高める効果があり、低温で焼成可能とすることができる共に、焼成可能温度領域を±２５℃程度まで広げることが出来ることから、量産性を高めることができる。コージライト中に含有させる希土類元素としては、Ｙ、Ｙｂ、Ｌｕ、Ｅｒ、Ｃｅ、Ｎｄ、Ｓｍ等が挙げられる。これらの中でも安価に入手出来る点でＹ、Ｙｂが好適である。
【００３８】
なお、この希土類元素はコージライト結晶の粒界に存在するが、この希土類元素はＲＥ₂Ｏ₃・ＳｉＯ₂またはＲＥ₂Ｏ₃・２ＳｉＯ₂などのシリケート化合物結晶相として存在することが望ましい、これは、粒界相の結晶化により基体１の熱膨張係数を小さくするためである。
【００３９】
電極２を成す導電性の静電電極２は、金属などの導電性材料を用いれば良く、特に製造方法は限定される事は無く、例えばグロー放電分解法・各種スパッタリング法・各種蒸着法・ＥＣＲ法・光ＣＶＤ法・触媒ＣＶＤ法・反応性蒸着法などにより成膜し形成する事が出来る。静電電極２の厚みは、０．０００１〜０．１ｍｍであれば良い。０．０００１ｍｍ以下では静電電極２の平面的な導通が得られない。０．１ｍｍ以上では基体１との熱膨張差のために、基体１との界面に剥がれが生じやすい。特に、基体１の表面である界面はＲａ０．３以上、好ましくは０．７以上とすることで、剥がれが生じにくい静電電極２を形成することができる。
【００４０】
本発明のアモルファス薄膜によって誘電体層３を形成すれば、誘電体層３の内部応力は小さい。そして、誘電体層３を成膜後の基体１の反りは５０μｍ以下となり、誘電体層３の厚みが均一となり、誘電体層３の面内での抵抗バラツキを小さくできる。その結果、ウエハＷの面内温度を均一とすることが可能である。すなわち、誘電体層３を成膜する時の基体１の反りを小さく、誘電体層３の剥離や割れが生じない位置精度の高い静電チャックを製造することができる。
【００４１】
【実施例】
（実施例１）
平均粒径が３μｍのコージライト粉末に、焼結助剤として、Ｙ₂Ｏ₃、Ｙｂ₂Ｏ₃、Ｅｒ₂Ｏ₃、ＣｅＯ₂粉末を表１のように調合し、バインダーおよび溶媒を添加して２４時間混合し乾燥し造粒粉体を得た。その後、造粒粉体を金型に充填し９８ＭＰａの圧力にて加圧成形し成形体を作製した。そして、成形体は、還元雰囲気下で炭化珪素質の匣鉢に入れて表１の焼成温度で電気炉にて焼成した。
【００４２】
得られた焼結体を研磨して３×４×１５ｍｍの大きさに研磨加工し、このセラミックスの１０〜４０℃までの平均熱膨張係数をＪＩＳ Ｒ３２５１―１９９５に規定される方法により測定した、相対密度はＪＩＳ Ｃ２１４１−１９９２に規定された方法を用いて気孔率、嵩密度を測定し求めた。さらにＪＩＳ Ｒ１６２０に規定された方法にて測定した粉砕試料の粉体密度を測定し、上記の嵩密度を粉体密度で除して相対密度を算出した。
【００４３】
また、同様の方法で作製した焼結体を外径３２０ｍｍ、厚み１０ｍｍの円板状に研磨加工し、上下面の平面度を１μｍ以下として、上面のほぼ全面にわたって、厚さ１μｍのアルミ膜をスパッタ法にて成膜して静電電極２とした。
【００４４】
次に、基体１を触媒ＣＶＤ装置にセットして、基体温度２６０℃、装置内圧１３．３Ｐａの条件にて、静電電極３の上面にａ−Ｓｉ膜を形成した。Ｓｉ源にはＨ₂／ＳｉＨ₄混合ガスを用い、Ｈ₂、ＳｉＨ₄ガスの流量は１００ｓｃｃｍとし、膜の特性をコントロールするために必要に応じてＢ₂Ｈ₆を０．５％含んだＨ ₂ ガスを供給した。成膜速度は１１．５μｍ／時間であった。
【００４５】
同時に、ＡＦ４５よりなる基板に成膜した誘電体層の内部応力を前述の方法にて測定したところ、２ｘ１０⁷Ｐａであった。また、成膜部分とステンレス製マスクでマスキングした部分との段差をダイヤルゲージにて測定し成膜した膜の厚みとした。
【００４６】
その後、静電電極を形成した面の平面度を測定した。さらに、誘電体層を錫製ラップ盤上にて１０μｍのダイヤモンドスラリーを用いて、ラップ加工し載置面とした。載置面は、ラップ加工により平面度約１μｍ、表面粗さＲａ０．１に加工した。
【００４７】
吸着力は真空中で２５ｍｍ角のＳｉ板を使い、Ｓｉ板と静電電極間に５００Ｖの直流電圧を印加して、Ｓｉ板を吸着させ、その後Ｓｉ板をロードセルを介して引き剥がした際に加わる力（Ｆ）をロードセルを用いて測定し、ＦをＳｉ板の面積で除して、単位面積あたりの吸着力を算出した。
【００４８】
さらに、２５ｍｍ角のＳｉ板を載置面の全面に移動させて、Ｓｉ板と静電電極の間の電流を漏れ電流として測定し、漏れ電流の最大値と最小値から、その差を漏れ電流差として算出した。
【００４９】
また、静電チャックの位置精度の評価法として、静電チャックを２０℃と３０℃の雰囲気温度内に置き、この温度差でのウエハ変形量を位置ズレとして測定した。
【００５０】
先ず、３００ｍｍのウエハの表面に２００ｍｍ離れた２点の距離を２０℃でレーザーマーキングを行い、２０℃で２点間の距離を測定した。次に、静電チャック上に３００ｍｍウエハを搭載して吸着し、２００ｍｍ離れた２点に３０℃でレーザーマーキングを行い、２０℃で２点間の距離を測定し、その位置ずれを変形量とした。また、直径３００ｍｍのシリコンウエハを３０℃で３０分吸着した後のシリコンウエハ面内の温度分布を赤外線温度測定器で測定しシリコンウエハ内の温度差を測定した。結果を表１に示した。
【００５１】
【表１】

【００５２】
本発明の試料Ｎｏ．３〜５、７の熱膨張係数は１．０×１０^-6／℃より小さく、基体の厚みは３〜５０ｍｍで、誘電体層はＳｉを主成分としたアモルファス薄膜からなり、膜厚が０．００１〜０．３ｍｍであり、マーキングの位置ずれは１．０μｍ以下で且つ温度差は５℃以下と小さく好ましい静電チャックであった。また、吸着力は１×１０⁴Ｐａ以上の大きな吸着力を示し、良好な結果であった。
【００５３】
一方、熱膨張係数が１．０×１０^-6／℃より大きい試料Ｎｏ．６は、マーキングの位置ずれが２．５μｍと大きく良くなかった。
【００５４】
試料Ｎｏ.１は基体の厚みが１ｍｍと小さく位置ずれが１．１μｍと大きく好ましくなかった。また、試料Ｎｏ.９は基体の厚みが６０ｍｍと大きいことから、ウエハの温度差が１．２℃と大きく、また位置ずれも１．２μｍと大きかった。従って、基体の厚みは３〜５０ｍｍが好ましい事が分った。
【００５５】
試料Ｎｏ.２は誘電体層の厚みが０．０００５ｍｍと小さく、評価中に誘電体層が絶縁破壊した。また、試料Ｎｏ．８は誘電体層の厚みが０．４ｍｍと大きく誘電体層の厚みバラツキが生じ、ウエハの温度バラツキが１．１℃大きく位置ずれも１．１μｍと大きかった。
【００５６】
従って、誘電体層の厚みは０．００１〜０．３ｍｍが好ましいことが分った。
（実施例２）
次に、実施例１の試料Ｎｏ.４と同じ組成で厚み１０ｍｍの基体を用いて、原料ガス流量を変化させて異なる物性の誘電体層を形成し、−１０〜１００℃の熱サイクルを施し、サイクルごとの膜の剥がれを観察した。
【００５７】
加熱、冷却は試料を温冷風試験機にて、３０℃／時間の速度で昇降温し、最高・最低温度で３０分保持した。結果を、表２に示した。
【００５８】
【表２】

【００５９】
内部応力が１０⁸Ｐａ以下の試料Ｎｏ．３１〜３３、３５、３７、３８は、熱サイクル１００回でも剥がれが発生せず良好な結果であった。
【００６０】
しかし、内部応力が１０⁸Ｐａ以上であった試料Ｎｏ．３４，３６では、１００サイクルで剥がれ生じ、良くなかった。
【００６１】
【発明の効果】
本発明によれば、基体と、該基体の表面に設けられた導電体よりなる静電電極と、該静電電極を覆う誘電体層とを備えた静電チャックであって、前記基体は１０〜４０℃における熱膨張係数が１．０×１０^-6／℃以下で、前記基体の厚みが３〜５０ｍｍであり、前記誘電体層は触媒ＣＶＤ法により形成された、Ｓｉを主成分とするアモルファス薄膜からなり、その厚みを０．００１〜０．３ｍｍとしたことによって、静電電極とウエハの間の漏れ電流を小さくし、ウエハの温度分布が小さくなる。
【００６２】
また、静電チャックの熱膨張係数が小さくウエハの位置がずれることを防止できる。
【００６３】
更に、温度サイクルにより誘電体層が基体から剥離することがなく信頼性の高い静電チャックを提供できる。
【図面の簡単な説明】
【図１】本発明の静電チャックを示す斜視図である。
【図２】本発明の静電チャックを示す断面図である。
【図３】従来の静電チャックを示す断面図である。
【図４】（ａ）〜（ｃ）は従来の他の静電チャックを示す断面図である。
【図５】内部応力の測定法を示す図である。
【図６】（ａ）（ｂ）は従来の静電チャックを示す断面図である。
【符号の説明】
１：基体 ２：電極 ３：誘電体層
Ｗ：ウエハ
４：静電チャック ５：載置面
２１：基体 ２２：電極 ２３：誘電体層
２４：積層体 ２５：載置面 ２６：接着剤[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an etching process for performing fine processing on a semiconductor wafer (hereinafter referred to as a wafer), a film forming process for forming a thin film, an exposure processing process for mainly exposing a photoresist film, and the like in a semiconductor manufacturing process. The present invention relates to an electrostatic chuck for holding a wafer.
[0002]
[Prior art]
The electrostatic chuck is configured to place a wafer on an adsorption surface, apply a voltage between the electrostatic electrode and the wafer, and develop an electrostatic force such as a Coulomb force or a Johnson-Rahbek force to attract and hold the wafer. . As this type of electrostatic chuck, an electrostatic chuck in which a dielectric made of alumina, sapphire, aluminum nitride or the like is formed on an electrostatic electrode for adsorption has been proposed. For example, JP-A-11-54603 discloses an electrostatic chuck made of aluminum nitride.
[0003]
In recent years, the wiring of semiconductor integrated circuits has been miniaturized and the degree of integration has been improved. An electrostatic chuck for attracting and fixing a wafer for manufacturing such a semiconductor integrated circuit is desired to have a small dimensional variation with respect to a temperature change during the process.
[0004]
In particular, a slight dimensional change of the electrostatic chuck caused by a temperature change of 1 ° C. in the exposure process reduces the manufacturing yield of the semiconductor integrated circuit. Accordingly, it is desired that the electrostatic chuck having the attracting surface is a low thermal expansion material.
[0005]
Furthermore, since the exposure of the wiring pattern is performed in a plurality of times in the exposure process, it has been necessary to control the positional accuracy of the wafer at the nanomicron level. Therefore, although the wafer temperature is kept as constant as possible, it has become necessary to reduce the dimensional change due to the thermal expansion of the wafer. Of these, the temperature of the wafer is changed by Joule heat generated by small leakage current generated between the wafer and the electrostatic electrode, when the leakage current is not uniform in c d c plane, the temperature in c d c plane the difference occurs, partial dimensional changes in the plane of the wafer is caused, since not improve the accuracy of the integrated circuit on the c d c, the plane of the leakage current c d c from the electrostatic electrode to the wafer It has been important to be uniform.
[0006]
Cordierite is a typical low thermal expansion material, and Japanese Patent Publication No. 6-97675 discloses the use of cordierite for the substrate of an electrostatic chuck. That is, as shown in FIG. 3, an electrode 22 is formed on a base 21 made of a ceramic such as cordierite, a dielectric layer 23 mainly composed of alumina is provided thereon, and an electrostatic chuck comprising a laminate 24 Is forming.
[0007]
Furthermore, Japanese Patent Application Laid-Open No. 2001-313332 discloses an electrostatic chuck in which an electrostatic electrode 22 is formed on the back surface of a dielectric layer 23 and bonded and fixed to a base 21 as shown in FIG. The substrate 21 is made of cordierite having a thermal expansion coefficient of 10 to 40 ° C. and a small value of 1.0 × 10 ⁻⁶ / ° C. or less.
[0008]
FIG. 4B shows an electrostatic chuck composed of a dielectric layer 23 made of cordierite and a base 21 made of aluminum nitride, silicon carbide, or mullite, or an electrostatic chuck made of the dielectric layer 23 and the base 21 made of the same material. An electrostatic chuck having an electrode 22 embedded therein is disclosed.
[0009]
Further, in JP-A 7-135246 discloses a thermal expansion coefficient at room temperature to 800 ° C. As shown in FIG. 4 (c) is 4.0 × 10 ^-6 /℃~6.0×10 ^-6 / ℃ There has been proposed an electrostatic chuck in which a thin film dielectric layer 23 made of aluminum nitride is formed on the surface of a conductive substrate 21.
[0010]
[Problems to be solved by the invention]
In previous electrostatic chuck, since the electrostatic electrode and c d c leakage current between is uneven in c d c plane, of the wafer by partial heating of the c d c plane due to leakage current some temperature distribution of the heating and c d c there was a fear that poor.
[0011]
Further, there is a problem with the position of the c d c deviates by subtle changes in temperature and thermal expansion coefficient of the electrostatic chuck is greater.
[0012]
Further, the dielectric layer may be peeled off from the substrate due to the temperature cycle.
[0013]
That is, a ceramic dielectrics layer 23 in the electrostatic chuck shown in FIG. 3 is mainly composed of alumina, because its thermal expansion coefficient is also reach more than several tens of times the thermal expansion coefficient of the cordierite forming the base body 21 When the laminated body 24 is sintered at a high temperature and then cooled, there is a problem that the dielectric layer 23 is peeled off. Further, when the wafer is cooled to room temperature after simultaneous sintering, the wafer adsorption surface is distorted and the flatness is lowered, or a large stress is applied between the dielectric layer 23 and the base 21 or between the electrode 22 and the dielectric layer 23. It is or occur, there has been a problem that the dimensional change in a room at a temperature change occurs.
[0014]
Further, in the electrostatic chuck of FIG. 4 (a), the thermal expansion dielectric layer 23 of adhesive, differ significantly from the base body 21, there is a problem that dimensional change of 1 [mu] m order is caused by the temperature change applied after bonding and processing It was.
[0015]
Further, in the electrostatic chuck shown in FIG. 4B, since it is necessary to fire at a high temperature of 1300 to 1500 ° C., the sintered body is deformed by heat during the firing, and the sintered body is warped by 0.05 to 1 mm. There was a problem that the temperature distribution was bad.
[0016]
[Means for Solving the Problems]
In view of the above problems, the present invention is an electrostatic chuck comprising a base, an electrostatic electrode made of a conductor provided on the surface of the base, and a dielectric layer covering the electrostatic electrode, the base Has a coefficient of thermal expansion at 10 to 40 ° C. of 1.0 × 10 ⁻⁶ / ° C. or less and a thickness of 3 to 50 mm, and the dielectric layer is formed by catalytic CVD, and has Si as a main component. It consists of an amorphous thin film, The thickness is 0.001-0.3 mm, It is characterized by the above-mentioned.
[0017]
Furthermore, the internal stress of the dielectric layer is 10 ⁸ Pa or less.
[0018]
The substrate is characterized by comprising cordierite containing 1 to 20% by mass of a rare earth oxide.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described.
[0020]
FIG. 1 is a perspective view showing an example of the electrostatic chuck of the present invention, and FIG. 2 is a cross-sectional view of FIG. The electrostatic chuck 4 is provided with an electrostatic electrode 2 of electrically conductive material on the upper surface of the base body 1 has a dielectric layer 3 which covers the electrostatic electrode 2, the upper surface of the c d c W of the dielectric layer 3 It is set as the mounting surface 5 which mounts. Then, a voltage of approximately 100 to 1000 V is applied between the wafer W placed on the placement surface 5 and the electrostatic electrode 2 to develop an electrostatic force between the wafer W and the electrostatic electrode 2. It is adsorbed c d c W to 5.
[0021]
The substrate 1 of the present invention has a thermal expansion coefficient at 10 to 40 ° C. of 1.0 × 10 ⁻⁶ / ° C. or less. If the thermal expansion coefficient of the base body 1 is 1.0 × 10 ^-6 / ℃ less, the substrate 1 by a temperature change of 1 ℃ be suppressed positional deviation of c d wafer W be expanded or contracted to less nano microns Can do.
[0022]
For example, the substrate 1 is represented by quartz, cordierite-based material including Mg—Al—Si, LAS-based material including Li—Al—Si, KZP-based material including K—Zr—P—O, and Al ₂ TiO _5. Aluminum titanate is preferable. In particular, the substrate 1 made of a material mainly composed of cordierite is suitable because it has a small coefficient of thermal expansion and a large Young's modulus. That is, when the electrostatic chuck is fixed to the film forming apparatus or the like with a screw or the like, it is difficult to be deformed, the substrate 1 is small in expansion and contraction with respect to a minute temperature change, and the mounting surface 5 has a highly accurate flatness. It is possible to constitute the electrostatic chuck provided.
[0023]
The thickness of the substrate 1 is 3 to 50 mm. In particular, the thickness of 3 mm or more requires rigidity that does not deform when processing the flatness of the mounting surface of the electrostatic chuck. In addition, although the dielectric layer 3 is thin and has low internal stress, if the thickness of the substrate 1 is less than 3 mm, the warp of the substrate 1 after film formation may increase. This is because the flatness of the mounting surface 4 cannot be kept at 0.001 mm or less due to deformation from a thermal expansion difference due to a temperature difference during use.
[0024]
The thickness of the substrate 1 is desirably 50 mm or less, and more desirably 30 mm or less, for a stage of an exposure apparatus that requires light weight and compactness.
[0025]
The dielectric layer 3 is an amorphous thin film containing Si as a main component. This is because in the manufacturing process of a semiconductor device, the dielectric layer 3 is difficult to be scattered as particles when the fine wiring of the device is exposed or formed. That is, if the dielectric layer 3 is a film containing Si as a main component, the falling off powder of the dielectric layer 3 can be easily gasified by fluorine or chlorine-based gas used for cleaning the mounting surface 5. For this reason, it is scattered as particles on the wafer W and does not remain.
[0026]
The reason for making the amorphous thin film mainly composed of Si is that the crystalline film has a function of relieving the stress applied to the crystal film because the crystal lattice is firmly bonded and the interstitial distance is hardly changed by an external stress. Although it is poor, the amorphous thin film mainly composed of Si is different from the crystalline film in that the interstitial distance is not constant and the interstitial distance varies with external stress. Can be smaller. Therefore, even if the coefficient of thermal expansion of the substrate 1 is set to 1.0 × 10 ⁻⁶ / ° C. or less, the possibility that the dielectric layer 3 is peeled off from the substrate 1 or the electrostatic electrode 2 is small.
[0027]
Further, the dielectric layer 3 has a thickness of 0.001 to 0.3 mm. 0.001mm smaller than c d c W and the dielectric layer 5 in the voltage applied to the electrostatic electrode 2 is feared that dielectric breakdown. Further, when the dielectric layer 3 is washed, the dielectric layer 3 is easily dropped and consumed, which is not preferable.
[0028]
On the other hand, if the thickness of the dielectric layer 3 is greater than 0.3 mm, a large warp as shown in FIG. 6A occurs after film formation due to the difference in thermal expansion between the substrate 1 and the dielectric layer 3, and thereafter When the mounting surface 5 of the chuck is processed to be flat, as shown in FIG. 6B, the variation in the thickness of the dielectric layer 3 due to warping increases. Then, a thin portion of the thickness of the dielectric layer 3 is the leakage current flowing between the resistance value is small becomes electrostatic electrode 2 and c d wafer W is locally large. Therefore, large variations in leakage current c d wafer W plane, the temperature unevenness of the wafer W is generated by the heating due to the leakage current, the surface of the wafer W from the thermal expansion difference due to the temperature difference U d wafer W plane This is because there is a possibility that the position inside the lens is shifted and precise exposure cannot be performed.
[0029]
Furthermore, the internal stress of the dielectric layer 3 is preferably 10 ⁸ Pa or less. In a thin film having an internal stress exceeding 10 ⁸ Pa, as shown in FIG. 6 (a), warping after film formation on the substrate 1 and the electrostatic electrode 2 is large, and the stress of the dielectric layer 3 is also increased. or cracked in the dielectric layer 3 after film, peeling is likely you or occur. In particular, in the exposure apparatus for the electrostatic chuck, it is necessary machining to flattening the dielectric layer 3 after the deposition to the flatness of the mounting surface 5 less 1 [mu] m, working stress applied when the This is because the dielectric layer 3 is easily peeled off.
[0030]
Similarly to the above, as shown in FIG. 6B, in the thin film in which the internal stress of the dielectric layer 3 exceeds 10 ⁸ Pa, the warp after the dielectric layer 3 is formed is large. When processed flat, the thickness of the dielectric layer 3 becomes non-uniform. If the thickness of the dielectric layer 3 is not uniform, the resistance between the electrostatic electrode 2 and the wafer W becomes uneven in the plane of the c d wafer W, when used as an electrostatic chuck, the dielectric layer 3 A large leakage current flows in a region having a small resistance, and heat is generated by the leakage current, resulting in non-uniform temperature of the wafer W.
[0031]
The stress inside the dielectric layer 3 can be measured by the method shown in FIG. That is, a film to serve as the dielectric layer 3 on the AF45 made of a glass substrate length 40 mm × width 10 mm × thickness 0.1mm as a measurement sample was formed about 10 [mu] m, the internal stress σ from warpage δ of AF45 glass Can be determined by Equation 1.
σ = (E × δ × Ts ² ) / (3 × (1−ν) × L ² × Tf) (Formula 1)
E is the Young's modulus of the substrate 1 , Ts is the thickness of the substrate 1 , ν is the Poisson's ratio of the substrate 1 , and Tf is the thickness of the dielectric layer 3 .
[0032]
The material constituting the substrate 1 preferably contains a rare earth element in cordierite at a ratio of 1 to 20% by weight in terms of oxide. The inclusion of the rare earth element promotes densification during sintering and makes it possible to easily obtain a dense body having a relative density of 95% or more. Thereby, the porosity becomes 2% or less, and the outgas generated from the substrate 1 is small, which makes it suitable for use in processes performed in a high vacuum such as EUV exposure, EB exposure, and sputtering.
[0033]
Next, a manufacturing method and configuration of the electrostatic chuck 4 will be described.
[0034]
In order to manufacture an amorphous thin film having a small internal stress as the dielectric layer 3, there is a catalytic CVD method or the like. For example, an amorphous film containing Si as a main component (hereinafter abbreviated as a − ) is obtained by reducing the ratio of H ₂ / SiH ₄ that is a source gas or the ratio of B ₂ H ₆ / SiH _4. 3 can be formed. Examples of the film forming the dielectric layer 3 include a-Si or a-Si alloy-based materials, a-Si.a-SiC.a-SiN.a-SiO.a-SiGe.a-SiCN.a-. such as SiNO · a-SiCO · a- SiCNO · a-AlO can be mentioned up. The dielectric layer 3 is periodic Table, 3 b group element (hereinafter, 3 abbreviated as b group element) and a 5 b group element may be contained (hereinafter referred to as 5 b group elements), carbon (C), Electrical characteristics can be adjusted by adding elements such as nitrogen (N) and oxygen (O). 3 b group elements and 5 b group respectively as the element boron (B) · phosphorus (P) can be varied sensitively excellent semiconductor characteristics covalent. C, N, B with element O, etc., in order to free have a P is preferably to include from 0.1 to 20,000 ppm by mass 3 b group element in the dielectric layer 3, Ah at 5 b group element lever It is good to contain 0.1-10000 mass ppm. In addition, a gradient may be provided by changing the content of elements such as C, N, and O in the thickness direction of the dielectric layer 3, and in that case, if the average content of the entire dielectric layer 3 is within the above range, Good.
[0035]
Further, a method for reducing the internal stress of the film is possible by changing the component amount ratio of the source gas during the film formation of a-Si. That is, by reducing the H ₂ / SiH ₄ and B ₂ H ₆ / SiH ₄ ratio of the source gas, an amorphous thin film mainly composed of silicon having an internal stress of 10 ⁸ Pa or less can be produced.
[0036]
On the other hand, in the thin film manufacturing method, the film forming speed is about 10 μm / hour, and it is not economical to form a film of 0.3 mm or more.
[0037]
Next, a manufacturing method in which the substrate 1 is made of ceramics mainly composed of cordierite will be described. The following cordierite powder 10 [mu] m, an average particle diameter of 10 [mu] m or less of a rare earth element oxide powder 1-20% by weight, preferably 5 to 15 wt%, more preferably at a ratio of 8-12 wt% It is good to add. Densification is possible even with 100% by mass of cordierite without the addition of additives, but because the firing temperature is high and the calcinable temperature range is as narrow as ± 5 ° C, it is possible to stably produce a dense material. difficult. In contrast, when containing a rare earth element 1 mass% or more, since it generates a liquid phase to react with components of the cordierite upon firing, has the effect of enhancing the sinterability, it enables calcination at a low temperature In addition, the firing temperature range can be expanded to about ± 25 ° C., so that mass productivity can be improved. Examples of rare earth elements to be included in cordierite include Y, Yb, Lu, Er, Ce, Nd, and Sm. Among these, Y and Yb are preferable because they can be obtained at low cost.
[0038]
Although the rare earth element is present in grain boundaries of cordierite crystal, the rare earth element is preferably present as a silicate compound crystal phases such as RE ₂ O ₃ · SiO ₂ or RE ₂ O ₃ · 2SiO _2, which This is because the thermal expansion coefficient of the substrate 1 is reduced by crystallization of the grain boundary phase.
[0039]
The conductive electrostatic electrode 2 forming the electrode 2 may be made of a conductive material such as metal, and the manufacturing method is not particularly limited. For example, the glow discharge decomposition method, various sputtering methods, various vapor deposition methods, ECR, etc. The film can be formed by a method, a photo CVD method, a catalytic CVD method, a reactive vapor deposition method, or the like. The thickness of the electrostatic electrode 2 may be 0.0001 to 0.1 mm. If it is 0.0001 mm or less, planar conduction of the electrostatic electrode 2 cannot be obtained. If the thickness is 0.1 mm or more, the interface with the substrate 1 is likely to peel off due to the difference in thermal expansion from the substrate 1. In particular, when the interface which is the surface of the substrate 1 is set to Ra 0.3 or more, preferably 0.7 or more, the electrostatic electrode 2 which hardly peels off can be formed.
[0040]
If the dielectric layer 3 is formed by the amorphous thin film of the present invention, the internal stress of the dielectric layer 3 is small. Then, the warp of the substrate 1 after forming the dielectric layer 3 becomes less 50.mu. m, the thickness of the dielectric layer 3 is uniform, it is possible to reduce the resistance variation in the plane of the dielectric layer 3. As a result, the in-plane temperature of the wafer W can be made uniform. That is, it is possible to manufacture an electrostatic chuck with a high positional accuracy in which the warp of the substrate 1 when forming the dielectric layer 3 is small and the dielectric layer 3 is not peeled off or cracked.
[0041]
【Example】
Example 1
A cordierite powder having an average particle size 3.mu. m, as a sintering _{aid, Y 2 O 3, Yb 2} O 3, Er 2 O 3, a CeO ₂ powder were blended as shown in Table 1, adding a binder and a solvent Then, it was mixed for 24 hours and dried to obtain a granulated powder. Thereafter, to prepare a pressure molding compacts granulated powder at a pressure of Filling Shi 98MPa to mold. The molded body was placed in a silicon carbide mortar under a reducing atmosphere and fired in an electric furnace at the firing temperature shown in Table 1.
[0042]
The obtained sintered body was polished and polished to a size of 3 × 4 × 15 mm, and the average thermal expansion coefficient of this ceramic up to 10 to 40 ° C. was measured by the method defined in JIS R3251-1995. The relative density was determined by measuring the porosity and bulk density using the method defined in JIS C2141-1992. Furthermore, the powder density of the pulverized sample measured by the method specified in JIS R1620 was measured, and the relative density was calculated by dividing the above bulk density by the powder density.
[0043]
The same outer diameter sintered body prepared by the method 320 mm, polished into a disk shape having a thickness of 10 mm, the flatness of the upper and lower surfaces as below 1 [mu] m, over substantially the entire top surface, a thickness of 1 [mu] m Aluminum A film was formed by sputtering to form an electrostatic electrode 2.
[0044]
Next, the substrate 1 was set in a catalytic CVD apparatus, and an a-Si film was formed on the upper surface of the electrostatic electrode 3 under the conditions of a substrate temperature of 260 ° C. and an apparatus internal pressure of 13.3 Pa. A H ₂ / SiH ₄ mixed gas is used as the Si source, the flow rate of H ₂ and SiH ₄ gas is set to 100 sccm, and H containing 0.5% of B ₂ H ₆ is necessary to control the film characteristics. _Two gases were supplied. The deposition rate was 11.5μ m / time.
[0045]
At the same time, the internal stress of the dielectric layer formed on the substrate made of AF45 was measured by the method described above and found to be 2 × 10 ⁷ Pa. Further, the difference in level between the film-formed part and the part masked with a stainless steel mask was measured with a dial gauge to obtain the thickness of the film formed.
[0046]
Thereafter, the flatness of the surface on which the electrostatic electrode was formed was measured. Further, by using a diamond slurry of 10 [mu] m of the dielectric layer at a tin steel lap surface plate was lapped to the mounting surface. Mounting surface, and processed by lapping flatness about 1 [mu] m, the surface roughness Ra0.1.
[0047]
Adsorption force is when a 25 mm square Si plate is used in a vacuum, a DC voltage of 500 V is applied between the Si plate and the electrostatic electrode, the Si plate is adsorbed, and then the Si plate is peeled off via the load cell. The applied force (F) was measured using a load cell, and F was divided by the area of the Si plate to calculate the adsorption force per unit area.
[0048]
Further, a 25 mm square Si plate is moved to the entire surface of the mounting surface, the current between the Si plate and the electrostatic electrode is measured as a leakage current, and the difference between the maximum value and the minimum value of the leakage current is determined as the leakage current. Calculated as the difference.
[0049]
Further, as an evaluation method of the positional accuracy of the electrostatic chuck, the electrostatic chuck was placed in an ambient temperature of 20 ° C. and 30 ° C., and the amount of wafer deformation at this temperature difference was measured as a positional deviation.
[0050]
First, laser marking was performed at 20 ° C. at two points separated by 200 mm on the surface of a 300 mm wafer, and the distance between the two points was measured at 20 ° C. Then, adsorbed equipped with a 300mm wafer on an electrostatic chuck performs Rezama over King at 30 ° C. in two points spaced 200 mm, measure the distance between two points at 20 ° C., deforming the positional deviation amount It was. Was also measured temperature difference in the measured Shirikon'u et Ha infrared temperature measuring device and the temperature distribution of Shirikon'u et Ha plane after adsorption for 30 minutes at 30 ° C. The Shirikon'u d Ha of diameter 300 mm. The results are shown in Table 1.
[0051]
[Table 1]

[0052]
Sample No. of the present invention. The thermal expansion coefficients of 3 to 5 and 7 are smaller than 1.0 × 10 ⁻⁶ / ° C., the thickness of the substrate is 3 to 50 mm, the dielectric layer is made of an amorphous thin film mainly composed of Si, and the film thickness is 0 a .001～0.3Mm, positional deviation of the markings and the temperature difference below 1.0 micron m was preferably small electrostatic chuck and 5 ° C. or less. Further, the adsorptive power showed a large adsorptive power of 1 × 10 ⁴ Pa or more, which was a good result.
[0053]
On the other hand, Sample No. whose thermal expansion coefficient is larger than 1.0 × 10 ⁻⁶ / ° C. 6, positional deviation of the marking was not good as large as 2.5 [mu] m.
[0054]
Sample No. 1 was not preferable because the substrate thickness was as small as 1 mm and the positional deviation was as large as 1.1 μm. In Sample No.9 from the thickness of the substrate is as large as 60 mm, larger temperature difference between c d c is a 1.2 ° C., and the position shift was also large as 1.2 [mu] m. Accordingly, it has been found that the thickness of the substrate is preferably 3 to 50 mm.
[0055]
In sample No. 2, the dielectric layer had a small thickness of 0.0005 mm, and the dielectric layer was dielectrically broken during the evaluation. Sample No. 8 the thickness variation of the large dielectric layer and 0.4mm thickness of the dielectric layer is produced, the temperature variation of c d c is greater and 1.1 ° C. greater positional shift even 1.1 .mu.m.
[0056]
Therefore, it was found that the thickness of the dielectric layer is preferably 0.001 to 0.3 mm.
(Example 2)
Next, using a substrate having the same composition as sample No. 4 in Example 1 and a thickness of 10 mm, a dielectric layer having different physical properties is formed by changing the raw material gas flow rate, and a thermal cycle of −10 to 100 ° C. is performed. The film peeling was observed every cycle.
[0057]
For heating and cooling, the temperature of the sample was raised and lowered at a rate of 30 ° C./hour using a hot and cold air tester, and held at the maximum and minimum temperatures for 30 minutes. The results are shown in Table 2.
[0058]
[Table 2]

[0059]
Sample No. with an internal stress of 10 ⁸ Pa or less. Nos. 31 to 33, 35, 37, and 38 were good results with no peeling even after 100 heat cycles.
[0060]
However, Sample No. whose internal stress was 10 ⁸ Pa or more. In 34 and 36, peeling occurred in 100 cycles, which was not good.
[0061]
【The invention's effect】
According to the present invention, there is provided an electrostatic chuck comprising a base, an electrostatic electrode made of a conductor provided on the surface of the base, and a dielectric layer covering the electrostatic electrode. The coefficient of thermal expansion at ˜40 ° C. is 1.0 × 10 ⁻⁶ / ° C. or less, the thickness of the substrate is 3 to 50 mm, and the dielectric layer is formed by catalytic CVD, and is mainly composed of Si. consists amorphous thin, by which the thickness thereof 0.001～0.3Mm, the leakage current between the electrostatic electrode and c d c is reduced, the temperature distribution of the wafer is reduced.
[0062]
Further, it is possible to prevent the thermal expansion coefficient of the electrostatic chuck is shifted the position of the small c d c.
[0063]
Furthermore, a highly reliable electrostatic chuck can be provided without the dielectric layer peeling off from the substrate due to temperature cycling.
[Brief description of the drawings]
FIG. 1 is a perspective view showing an electrostatic chuck of the present invention.
FIG. 2 is a cross-sectional view showing an electrostatic chuck of the present invention.
FIG. 3 is a cross-sectional view showing a conventional electrostatic chuck.
4A to 4C are cross-sectional views showing other conventional electrostatic chucks.
FIG. 5 is a diagram showing a method for measuring internal stress.
6A and 6B are cross-sectional views showing a conventional electrostatic chuck.
[Explanation of symbols]
1: Substrate 2: Electrode 3: Dielectric layer W: Wafer 4: Electrostatic chuck 5: Mounting surface 21: Substrate 22: Electrode 23: Dielectric layer 24: Laminate 25: Mounting surface 26: Adhesive

Claims (3)

基体と、該基体の表面に設けられた導電体よりなる静電電極と、該静電電極を覆う誘電体層とを備えた静電チャックであって、前記基体は１０〜４０℃における熱膨張係数が１．０×１０^-6／℃以下で、その厚みが３〜５０ｍｍであり、前記誘電体層は触媒ＣＶＤ法により形成された、Ｓｉを主成分とするアモルファス薄膜からなり、その厚みが０．００１〜０．３ｍｍであることを特徴とする静電チャック。An electrostatic chuck comprising a base, an electrostatic electrode made of a conductor provided on the surface of the base, and a dielectric layer covering the electrostatic electrode, wherein the base is thermally expanded at 10 to 40 ° C. The coefficient is 1.0 × 10 ⁻⁶ / ° C. or less, the thickness is 3 to 50 mm, and the dielectric layer is made of an amorphous thin film mainly composed of Si formed by catalytic CVD , and the thickness is An electrostatic chuck having a thickness of 0.001 to 0.3 mm. 前記誘電体層の内部応力が１０⁸Ｐａ以下である請求項１記載の静電チャック。The electrostatic chuck according to claim 1, wherein an internal stress of the dielectric layer is 10 ⁸ Pa or less. 前記基体は希土類酸化物を１〜２０質量％含むコージライトからなることを特徴とする請求項１または２に記載の静電チャック。  The electrostatic chuck according to claim 1, wherein the substrate is made of cordierite containing 1 to 20% by mass of a rare earth oxide.

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