JP4024603B2

JP4024603B2 - Programmable controller

Info

Publication number: JP4024603B2
Application number: JP2002194665A
Authority: JP
Inventors: 宏之日下部; 斉大畑
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-07-03
Filing date: 2002-07-03
Publication date: 2007-12-19
Anticipated expiration: 2022-07-03
Also published as: JP2004038555A

Description

【０００１】
【発明の属する技術分野】
本発明は鉄鋼、製紙プラントや上下水道などの公共システム、自動車産業など産業用システムの制御に広く使用されているプログラマブルコントローラに関する。
【０００２】
【従来の技術】
図１６は管理プロセッサ及び制御用専用プロセッサ（以下、専用プロセッサと呼ぶ）を有する従来のプログラマブルコントローラの１スキャンの動作を示している図である。ここで、１スキャンとは、シーケンスプログラムの実行及びシーケンスプログラム実行に関連した一連の処理行程を意味し、具体的には、プログラマブルコントローラに接続されている入出力モジュールと入出力データのやりとりを行うＩ／Ｏ入出力、シーケンスプログラム中のタイマ演算において使われるタイマ値を更新するタイマ更新、及びシーケンスプログラム実行で構成されている。
【０００３】
この図においては、管理プロセッサは、Ｉ／Ｏ入出力およびタイマ更新を行い、これらの処理が完了した後にシーケンスプログラム実行用の専用プロセッサへ起動要求を行い、起動要求を受け付けた専用プロセッサは、シーケンスプログラムを実行し、実行が完了すると管理プロセッサへ完了通知を発行する。一方、専用プロセッサがシーケンスプログラムを実行している間は、管理プロセッサは並列処理として、上位監視装置との伝送処理を行っている。そして、専用プロセッサからの完了通知を受け付けた管理プロセッサは、再びＩ／Ｏ入出力から始まる１スキャンの動作を繰り返す。
【０００４】
【発明が解決しようとする課題】
ところで、このような管理プロセッサの動作においては、管理プロセッサがスキャン全体の管理を行っているため、Ｉ／Ｏ入出力、タイマ更新及び専用プロセッサのための起動によるオーバーヘッド時間が発生する。また、現在の制御システムにおいては、上位監視装置とプログラムコントローラとの接続は必須となってきているため、管理プロセッサの伝送処理による負荷は増大する傾向がある。
【０００５】
このため、これらの要因から、より高速なスキャン周期の制御を必要とする分野においては、プログラマブルコントローラを適用できないという課題がある。即ち、低速なスキャン周期の場合には、上述した管理用プロセッサがＩ／Ｏ入出力およびタイマ更新を行い、これらの処理が完了した後にシーケンスプログラム実行用の制御用専用プロセッサがシーケンスプログラム実行を実施するという方式で問題はないが、より高速なスキャン周期の場合においては、管理プロセッサへの負荷が大きいため、現状方式のプログラマブルコントローラを適用することができないという課題がある。
【０００６】
本発明は、上記の課題を解決するためになされたものであり、高速なスキャン周期を実現可能とするプログラマブルコントローラを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の本発明は、全体の制御を行う管理プロセッサと、シーケンスプログラムを格納するためのプログラムメモリと、シーケンスプログラム演算結果と実行回数と実行完了回数および制御周期を格納するためのデータメモリと、シーケンスプログラム実行用の制御処理専用プロセッサと、を備えて、入出力処理とタイマ更新処理とシーケンスプログラム実行処理からなるスキャン処理を一定周期で行うプログラマブルコントローラにおいて、前記シーケンスプログラムの実行回数を記憶する実行回数記憶手段と、前記シーケンスプログラムの実行完了回数を記憶する実行完了回数記憶手段と、前記一定周期を制御周期として記憶する制御周期記憶手段と、前記制御処理専用プロセッサが前記実行回数記憶手段、実行完了回数記憶手段及び制御周期記憶手段に記憶された値に基づいてスキャン制御動作するために必要なデータである前記制御周期を設定した後に、スキャンの開始を表すための前記実行回数を更新し、前記制御処理専用プロセッサは前記実行回数と前記実行完了回数の差異を監視することで前記スキャン処理を一定周期で実行するように制御するスキャン制御手段と、を有することを要旨とする。
【０００８】
請求項１記載の本発明にあっては、管理プロセッサと制御処理専用プロセッサを備えたプログラマブルコントローラにおいて、実行回数記憶手段、実行完了回数記憶手段、及び制御周期記憶手段を設けることにより、制御処理専用プロセッサが、入出力処理、タイマ更新処理、及びシーケンスプログラム実行処理からなる一定周期のスキャン処理を実行する。これにより、一定周期のスキャン処理において、従来、管理プロセッサが実行していた入出力処理及びタイマ更新処理を、制御処理専用プロセッサが実行するので、管理プロセッサの負荷が軽減され、高速なスキャン周期の制御が可能となる。
【０００９】
請求項２記載の本発明は、請求項１記載の本発明において、前記実行回数記憶手段は、前記管理プロセッサによって前記一定周期ごとに実行回数値が更新され、前記実行完了回数記憶手段は、前記制御処理専用プロセッサによってシーケンスプログラム実行完了後に実行完了回数値が更新され、前記スキャン制御手段は、前記実行回数値と前記実行完了回数値との間に差異が生じた場合に前記制御処理専用プロセッサが前記入出力処理を開始し、前記制御周期記憶手段に記憶している制御周期を差分タイマ値として用いてタイマ更新処理を行う前記タイマ更新処理を実行するように制御することを要旨とする。
【００１０】
請求項２記載の本発明にあっては、管理プロセッサが一定周期で実行回数値を更新し、制御処理専用プロセッサがシーケンスプログラム実行完了後に実行完了回数値を更新する。そして、制御処理専用プロセッサが実行回数値と実行完了回数値との差に基づき入出力処理を開始し、制御周期を用いてタイマ更新処理を実行する。これにより、専用制御プロセッサは、実行回数値と実行完了回数値を監視していれば、制御周期を把握できるので、入出力処理から始まる一連のスキャン処理を開始することができる。また、制御周期記憶手段に記憶している制御周期を差分タイマ値としてタイマ更新処理をすることができる。
【００１１】
請求項３記載の本発明は、請求項２記載の発明において、前記スキャン制御手段は、前記実行回数値と前記実行完了回数値との間に差異が生じた場合に、前記制御処理専用プロセッサが前記管理プロセッサに異常状態の旨を通知するように制御することを要旨とする。
【００１２】
請求項３記載の本発明にあっては、実行回数値と実行完了回数値に基づいて、制御処理専用プロセッサが、スキャン動作の異常状態を検知し、その旨を管理プロセッサに通知する。これにより、管理プロセッサは、制御処理専用プロセッサのスキャン動作の異常状態を把握できるので、異常状態の場合はユーザに通知することができる。
【００１３】
請求項４記載の本発明は、請求項１記載の発明において、前記実行回数記憶手段、実行完了回数記憶手段及び制御周期記憶手段は、制御周期を計測するカウンタ回路に設けられていることを要旨とする。
【００１４】
請求項４記載の本発明にあっては、実行回数記憶手段、実行完了回数記憶手段、制御周期記憶手段を有するカウンタ回路を付加することにより、制御処理専用プロセッサが、カウンタ入出力処理、タイマ更新処理、及びシーケンスプログラム実行処理からなるスキャン処理を実行する。これにより、従来、管理プロセッサが実行していた入出力処理及びタイマ更新処理を、ハードウェアとしてのカウンタ回路を利用することで、制御処理専用プロセッサが実行するので、管理プロセッサの負荷が軽減され、高速なスキャン周期の制御が可能となる。
【００１５】
請求項５記載の本発明は、請求項４記載の発明において、前記実行回数記憶手段は、前記カウンタ回路によって前記一定周期ごとに実行回数値が更新され、前記実行完了回数記憶手段は、前記制御処理専用プロセッサによってシーケンスプログラム実行完了後に実行完了回数値が更新され、前記スキャン制御手段は、前記実行回数値と前記実行完了回数値との間に差異が生じた場合に前記制御処理専用プロセッサが前記入出力処理を開始し、前記制御周期記憶手段に記憶している制御周期を差分タイマ値として用いて前記タイマ更新処理を実行するように制御することを要旨とする。
【００１６】
請求項５記載の本発明にあっては、カウンタ回路が一定周期で実行回数値を更新し、制御処理専用プロセッサがシーケンスプログラム実行完了後に実行完了回数値を更新する。そして、制御処理専用プロセッサが実行回数値と実行完了回数値との差に基づき入出力処理を開始し、制御周期を用いてタイマ更新処理を実行する。これにより、専用制御プロセッサは、実行回数値と実行完了回数値を監視していれば、制御周期を把握できるので、入出力処理から始まる一連のスキャン処理を開始することができる。また、制御周期記憶手段に記憶している制御周期を差分タイマ値としてタイマ更新処理をすることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
【００２５】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るプログラマブルコントローラ１の構成を示している。このプログラマブルコントローラ１は、管理プロセッサ１１、プログラムメモリ（第１のメモリ）１２、データメモリ（第２のメモリ）１３、Ｉ／Ｏ装置１４、専用プロセッサ１５、ワークメモリ１８、通信インタフェース１９、バス１６及び１７、及びモニタ装置１０を備えている。
【００２６】
管理プロセッサ１１は、プログラマブルコントローラの中枢部分であり、プログラマブルコントローラ全体の管理を行うＣＰＵである。専用プロセッサ１５は、シーケンスプログラム実行用のプロセッサであるが、本発明においては、Ｉ／Ｏ入出力、タイマ更新およびシーケンスプログラム実行を行うＣＰＵとなっている。
【００２７】
プログラムメモリ（第１メモリ）１２はユーザが作成したシーケンスプログラムを格納するメモリであり、データメモリ（第２メモリ）１３はユーザが使用する変数や専用プロセッサが動作するためのデータを格納するメモリである。図２に示すように、データメモリ１３には、実行カウンタ１３１、完了カウンタ１３２及び制御周期１３３が設けられており、これにより、後述するように管理プロセッサ１１と専用プロセッサ１５の動作に同期がとられるようになっている。
【００２８】
実行カウンタ１３１は、シーケンスプログラムの実行回数を記憶する記憶域であり、管理プロセッサ１１が、一定周期で実行カウンタ１３１をインクリメントするようになっている。完了カウンタ１３２は、シーケンスプログラムの実行完了回数を記憶する記憶域であり、専用プロセッサ１５がシーケンスプログラム実行終了後に完了カウンタ１３２をインクリメントするようになっている。制御周期１３３は、１スキャンの周期を記憶する記憶域であり、一定周期を制御周期として記憶している。
【００２９】
Ｉ／Ｏ装置１４はプログラマブルコントローラ１と外部の制御対象機器を接続するための入出力装置であり、これを介して制御対象機器と入出力データのやりとりを行うようになっている装置である。バス１６は管理プロセッサ１１および専用プロセッサ１５とがプログラマブルコントローラ１内の各要素を接続するバスであり、このバス１６により、アドレス信号、データ信号、制御信号をやりとりする。バス１７は管理プロセッサ１１と管理プロセッサ１１だけが管理する各要素を接続するバスであり、アドレス信号、データ信号、制御信号をやりとりする。
【００３０】
ワークメモリ１８は管理プロセッサ１１の作業領域用のメモリである。モニタ装置１０は、シーケンスプログラムの動作をモニタしたり、ユーザからプログラマブルコントローラ１へ制御指令を行う装置であり、通信インターフェース１９はプログラマブルコントローラ１とモニタ装置１０などを通信媒体を介して接続するためのインターフェース回路である。
【００３１】
次に、本実施の形態のプログラマブルコントローラ１の動作を、図３及び図４を用いて説明する。図３は、実行カウンタ値、完了カウンタ値と専用プロセッサ１５のスキャン動作を対比させたものであり、図４は、管理プロセッサ１１及び専用プロセッサ１５の動作をフローチャートとして表したものである。
【００３２】
まず、プログラマブルコントローラ１の起動により、管理プロセッサ１１は専用プロセッサ１５を起動させる（ステップＳ１１、Ｓ２１）。
【００３３】
管理プロセッサ１１は、一定周期（制御周期）ごとに実行カウンタ１３１をインクリメントする（ステップＳ１２、Ｓ１３、図３（１））。
【００３４】
一方、専用プロセッサ１５は実行カウンタ１３１及び専用カウンタ１３２のカウンタ値を参照し、両値を比較して、実行カウンタ１３１が更新されていれば（実行カウンタ値＝完了カウンタ値＋１）、スキャン処理を開始してよいものと判断して、Ｉ／Ｏ入出力処理を行う（ステップＳ２２〜Ｓ２４）。次に、データメモリ１３に記憶された制御周期１３３の値を差分タイマ値としてタイマ更新処理を行う（ステップＳ２５）。そして、シーケンスプログラムを実行し、シーケンスプログラムの実行が終了すると、完了カウンタ１３２の値をインクリメントする（ステップＳ２６、Ｓ２７）。
【００３５】
これにより、１スキャンの処理が終了するが、再び制御周期が経過すれば、管理プロセッサ１１は、次スキャンを開始し、上述したスキャン処理を繰り返す（図３（２））。
【００３６】
また、管理プロセッサ１１は、Ｉ／Ｏ入出力からシーケンスプログラム実行までの一連のスキャン処理が正常に動作しているかどうかを判断するため、完了カウンタレジスタ１３２を監視している。これは、予め決められた時間、完了カウンタ１３２が更新されなければ、専用プロセッサ１５の動作を異常と判断して、この事象をユーザに通知するものである。
【００３７】
尚、異常事態の検知に関しては、専用プロセッサ１５がスキャン開始時において、実行カウンタレジスタ１３１及び完了カウンタレジスタ１３２の値を比較して、実行カウンタと完了カウンタの値の差が１より大きい場合には、スキャン渋滞が発生したものと判断して、管理プロセッサ１１に通知するようにしても良い（図３（３））。
【００３８】
従って、本実施の形態のプログラマブルコントローラ１によれば、実行カウンタ１３１、完了カウンタ１３２及び制御周期１３３をデータメモリ１３上を設けることにより、管理プロセッサ１１は実行カウンタ１３１の更新という最小限の処理をするだけで、専用プロセッサ１５が一定周期におけるＩ／Ｏ入出力、タイマ更新、シーケンスプログラムの実行を行うことが可能となるので、プログラマブルコントローラ１は高速なスキャン周期を実現することができる。
【００３９】
また、スキャン動作の渋滞などの異常事態も検知して、この事態をユーザに通知することができる。
【００４０】
＜第２の実施の形態＞
図５は、本発明の第２の実施の形態に係るプログラマブルコントローラ２の構成を示している。本実施の形態のプログラマブルコントローラ２は、第１の実施の形態で有していた実行カウンタ１３１、完了カウンタ１３２及び制御周期１３３をデータメモリ１３上から独立させて、これらの機能をカウンタ回路２６として加えたものである。従って、このプログラマブルコントローラ２は、管理プロセッサ２１、プログラムメモリ（第１のメモリ）２２、データメモリ（第２のメモリ）２３、Ｉ／Ｏ装置１４、専用プロセッサ２５、カウンタ回路２６、ワークメモリ１８、通信インタフェース１９、バス１６及び１７、モニタ装置１０を備えている。尚、第１の実施の形態のプログラマブルコントローラ１の構成と同一部分には同一符号を付して説明を省略する。
【００４１】
第１の実施の形態と同様に、管理プロセッサ２１は、プログラマブルコントローラ２の中枢部分であり、プログラマブルコントローラ２全体の管理を行うＣＰＵとなっている。専用プロセッサ２５は、シーケンスプログラム実行用のプロセッサであるが、本発明においては、Ｉ／Ｏ入出力、タイマ更新およびシーケンスプログラム実行を行うＣＰＵとなっている。また、プログラムメモリ（第１メモリ）２２はユーザが作成したシーケンスプログラムを格納するメモリであり、データメモリ（第２メモリ）２３はユーザが使用する変数や専用プロセッサが動作するためのデータを格納するメモリである。
【００４２】
カウンタ回路２６は、図６に示すような構成となっている。制御周期設定レジスタ２６１、基準パルス発生部２６２、基準パルス計数カウンタ２６３及び比較部２６４は、一定周期で実行カウンタレジスタ２６５をインクリメントするためのものである。制御周期設定レジスタ２６１は、第１の実施の形態における制御周期１３３に相当するものであり、管理プロセッサ２１が起動時に一定周期である制御周期値（基準パルス数に換算）を設定する。そして、基準パルス発生部２６２は、基準パルスを発生させるものであり、基準パルス計数カウンタ２６３は、この基準パルスの数を計測するものである。そして、比較部２６４は、制御周期設定レジスタ２６１の値と基準パルス計数カウンタ２６３の値を比較するものであり、一致する場合には、制御周期が経過したものと判断して実行カウンタレジスタ２６５をインクリメントするようになっている。
【００４３】
実行カウンタレジスタ２６５は、第１の実施の形態における実行カウンタ１３１に相当し、シーケンスプログラムの実行回数を記憶する記憶域であり、上述したように制御周期ごとにインクリメントされるようになっている。完了カウンタレジスタ２６６は、第１の実施の形態における完了カウンタ１３２に相当し、シーケンスプログラムの実行完了回数を記憶する記憶域であり、専用プロセッサ２５がシーケンスプログラム実行終了後に完了カウンタレジスタ２６６をインクリメントするようになっている。また、監視部２６７は、実行カウンタレジスタ２６５及び完了カウンタレジスタ２６６のカウンタ値に基づき、専用プロセッサ２５の異常事態を管理プロセッサ２１に通知するものである。
【００４４】
次に、本実施の形態のプログラマブルコントローラ２の動作を、図７及び図８を用いて説明する。図７は、専用プロセッサ２５のスキャン動作を各カウンタ値及び各種信号と対比させたものであり、図８は、管理プロセッサ２１、専用プロセッサ２５及びカウンタ回路２６の動作をフローチャートとして表したものである。
【００４５】
まず、プログラマブルコントローラ２の起動により、まず管理プロセッサ２１は専用プロセッサ２５を起動させる（ステップＳ３１、ステップＳ４１）。
【００４６】
次に、管理プロセッサ２１は、カウンタ回路２６の制御周期設定レジスタ２６１に制御周期（一定周期）を書き込む（ステップＳ３２）。
【００４７】
一方、制御周期が書き込まれたカウンタ回路２６は、基準パルス計数カウンタ２６３により、基準パルス発生部２６２から発生された基準パルスの数を計測する（ステップＳ５１）。そして、比較部２６４が、制御周期設定レジスタ２６１に設定された制御周期設定値と基準パルス計数カウンタ２６３のカウンタ値を比較し、等しい場合には、実行カウンタレジスタ２６５をインクリメントする（ステップＳ５２〜Ｓ５４、図７（１））。これにより、カウンタ回路２６は、基準パルスを利用して制御周期を正確に把握することができる。尚、実行カウンタレジスタ２６５をインクリメントした後は、基準パルス計数カウンタ２６３の値はクリアーされる（ステップＳ５５）。
【００４８】
専用プロセッサ２５は、実行カウンタレジスタ２６５及び専用カウンタレジスタ２６６の値を参照し、両値を比較して、実行カウンタレジスタ２６５が更新されていれば（実行カウンタ値＝完了カウンタ値＋１）、スキャン処理を開始してよいものと判断して、Ｉ／Ｏ入出力処理を行う（ステップＳ４２〜Ｓ４４）。次に、制御周期設定レジスタ２６１に記憶された制御周期の値を差分タイマ値としてタイマ更新処理を行う（ステップＳ４５）。そして、シーケンスプログラムを実行し、シーケンスプログラムの実行が終了すると、完了カウンタレジスタ２６６のカウンタ値をインクリメントする（ステップＳ４６、Ｓ４７）。
【００４９】
そして、専用プロセッサ２６は、上述したスキャン処理を一定周期で繰り返す（図７（２））。
【００５０】
また、監視部２６７は、実行カウンタレジスタ２６５及び完了カウンタレジスタ２６６を監視している。具体的には、実行カウンタレジスタ２６５の値が更新されてから、完了カウンタレジスタ２６６の値が更新されるまでの間に、再度実行カウンタレジスタ２６５の更新が発生したか否かを監視する。これは、完了カウンタ２６６の更新前に実行カウンタ２６５が再度更新されたならば、スキャン渋滞が発生していると判断して、スキャン渋滞が発生していることを割り込み信号として管理プロセッサ２１に通知し、管理プロセッサ２１は、この事象をユーザに通知するものである（図７（３））。
【００５１】
従って、本実施の形態のプログラマブルコントローラ２によれば、カウンタ回路２６を設けることにより、管理プロセッサ２１はカウンタ回路２６内の制御周期を設定するだけで、専用プロセッサ２５が一定周期でのＩ／Ｏ入出力、タイマ更新、シーケンスプログラムの実行を行うことが可能となるので、プログラマブルコントローラ２は高速なスキャン周期を実現することができる。
【００５２】
また、スキャン動作の渋滞などの異常事態も検知し、この事態をユーザに通知することができる。
【００５３】
＜第３の実施の形態＞
図９は、本発明の第３の実施の形態に係るプログラマブルコントローラ３の構成を示している。本実施の形態のプログラマブルコントローラ３は、タイマ回路３６を設けることにより、フローティング周期のスキャン処理を行うものである。従って、このプログラマブルコントローラ３は、管理プロセッサ３１、プログラムメモリ（第１のメモリ）３２、データメモリ（第２のメモリ）３３、Ｉ／Ｏ装置１４、専用プロセッサ３５、タイマ回路３６、ワークメモリ１８、通信インタフェース１９、バス１７及び１８、及びモニタ装置１０を備えている。尚、第１の実施の形態のプログラマブルコントローラ１の構成と同一部分には同一符号を付して説明を省略する。
【００５４】
第１の実施の形態と同様に、管理プロセッサ３１は、プログラマブルコントローラ３の中枢部分であり、プログラマブルコントローラ全体の管理を行うＣＰＵとなっている。専用プロセッサ３５は、シーケンスプログラム実行用のプロセッサであるが、本発明においては、Ｉ／Ｏ入出力、タイマ更新およびシーケンスプログラム実行を行うＣＰＵとなっている。また、プログラムメモリ（第１メモリ）３２はユーザが作成したシーケンスプログラムを格納するメモリであり、データメモリ（第２メモリ）３３はユーザが使用する変数や専用プロセッサが動作するためのデータを格納するメモリである。ここで、データメモリ（第２メモリ）３３は図１０に示すように、完了カウンタ３３１及び差分基準パルス計数カウンタ３３２が設けられており、これにより、フローティング周期でのスキャン処理及び異常時の検出が可能となっている。
【００５５】
完了カウンタ３３１は、シーケンスプログラムの実行完了回数を記憶する記憶域であり、専用プロセッサ３５がシーケンスプログラム実行終了後に完了カウンタ３３１をインクリメントするようになっている。差分基準パルス計数カウンタ３３２は、スキャン処理のＩ／Ｏ入出力後の基準パルス計数カウンタ３６１のカウンタ値を記憶する記憶域である。
【００５６】
タイマ回路３６は、基準パルスを発生させる基準パルス発生部３６１と、この基準パルスの数を計測する基準パルス計数カウンタ３６３で構成されており、このタイマ回路３６により、後述するように専用プロセッサ３５はフローティング周期を把握できるようになっている。
【００５７】
次に、本実施の形態のプログラマブルコントローラ３の動作を、図１２及び図１３を用いて説明する。図１２は、専用プロセッサ３５のスキャン動作を各カウンタ値及び各種信号と対比させたものであり、図１３は、管理プロセッサ３１、専用プロセッサ３５及びタイマ回路３６の動作をフローチャートとして表したものである。
【００５８】
まず、プログラマブルコントローラ３の起動により、まず管理プロセッサ３１は専用プロセッサ３５を起動させる（ステップＳ６１、ステップＳ７１）。また、プログラマブルコントローラ３の起動により、タイマ回路３６の基準パルス計数カウンタ３６２は、基準パルスの数を計測する（ステップＳ８１）。
【００５９】
これにより、専用プロセッサ３５は、Ｉ／Ｏ入出力から始まる一連のスキャン処理を開始する（ステップＳ７２）。Ｉ／Ｏ入出力後、基準パルス計数カウンタ３６２のカウンタ値を参照して、このときのカウンタ値を差分基準パルス計数カウンタ３３２に書き込む（ステップＳ７３、Ｓ７４）。そして、更新前と更新後の差分基準パルス計数カウンタ３３２のカウンタ値の差を差分タイマ値として、タイマ更新処理を行う（ステップＳ７５）。これにより、フローティング周期における制御周期が、シーケンスプログラムの実行に取り込むことができる。次に、シーケンスプログラムを実行し、シーケンスプログラムの実行が終了すると、完了カウンタ３３１の値をインクリメントする（ステップＳ７６、Ｓ７７）。
【００６０】
以上で１スキャンの処理が終了するが、フローティング周期でのスキャン処理においては、スキャン処理の終了すると次スキャンが即座に開始される（図１２（１）、（２））。
【００６１】
また、管理プロセッサ３１は、Ｉ／Ｏ入出力からシーケンスプログラム実行までの一連のスキャン処理が正常に動作しているかどうかを判断するため、完了カウンタ３３１を監視している。これは、予め定められた時間、完了カウンタ３３１が更新されなければ、専用プロセッサ３５の動作を異常と判断して、この事象をユーザに通知するものである。
【００６２】
従って、本実施の形態のプログラマブルコントローラ３によれば、タイマ回路３６を設けることにより、管理プロセッサ３１は専用プロセッサ３５の起動をするのみで、専用プロセッサ３５がフローティング周期でのＩ／Ｏ入出力、タイマ更新、シーケンスプログラムの実行を行うことが可能となるので、プログラマブルコントローラ３は高速なスキャン周期を実現することができる。
【００６３】
また、スキャン動作の渋滞などの異常事態も検知し、この事態をユーザに通知することができる。
【００６４】
＜第４の実施の形態＞
図１４は、本発明の第４の実施の形態に係るプログラマブルコントローラ４の構成を示している。本実施の形態のプログラマブルコントローラ４は、カウンタ回路４６とタイマ回路４７を設けることにより、一定周期の場合もフローティング周期の場合もスキャン処理が可能なプログラマブルコントローラである。従って、このプログラマブルコントローラ４は、管理プロセッサ４１、プログラムメモリ（第１のメモリ）４２、データメモリ（第２のメモリ）４３、Ｉ／Ｏ装置１４、専用プロセッサ４５、カウンタ回路４６、タイマ回路４７、ワークメモリ１８、通信インタフェース１９、バス１７及び１８、及びモニタ装置１０を備えている。尚、第１の実施の形態のプログラマブルコントローラ１の構成と同一部分には同一符号を付して説明を省略する。また、カウンタ回路４６、タイマ回路４７についても、前述したカウンタ回路２６、タイマ回路３６と同様であるため、説明を省略する。
【００６５】
第１の実施の形態と同様に、管理プロセッサ４１は、プログラマブルコントローラ４の中枢部分であり、プログラマブルコントローラ４全体の管理を行うＣＰＵとなっている。専用プロセッサ４５は、シーケンスプログラム実行用のプロセッサであるが、本発明においては、Ｉ／Ｏ入出力、タイマ更新およびシーケンスプログラム実行を行うＣＰＵとなっている。また、プログラムメモリ（第１メモリ）４２はユーザが作成したシーケンスプログラムを格納するメモリであり、データメモリ（第２メモリ）４３はユーザが使用する変数や専用プロセッサが動作するためのデータを格納するメモリである。ここで、データメモリ（第２メモリ）４３は、完了カウンタ４３１及び差分基準パルス計数カウンタ４３２が設けられているが（図示せず）、これについては、第３の実施の形態の完了カウンタ３３１及び差分基準パルス計数カウンタ３３２と同様であるため、説明を省略する。
【００６６】
次に、本実施の形態のプログラマブルコントローラ４の動作を、カウンタ回路４６及びタイマ回路４７と、管理プロセッサ４１及び専用プロセッサ４５との信号のやりとりを表す図１５を用いて説明する。
【００６７】
まず、プログラマブルコントローラ４の起動により、管理プロセッサ４１は専用プロセッサ４５を起動させるが、このときに管理プロセッサ４１は制御条件（一定周期でスキャンを行うか、フローティング周期でスキャンを行うかを指定する）を専用プロセッサ４５に与える。専用プロセッサ４５は、この制御条件により、制御する動作モードを判定し、判定された動作モードにおけるスキャン処理を行う。ここで、本実施の形態における一定周期のスキャン処理は、第２の実施の形態におけるスキャン処理と同様であり、カウンタ回路４６から制御周期設定値、実行カウンタを参照して、スキャン処理を行い、スキャン処理終了後、完了カウンタを更新する。また、フローティング周期のスキャン処理は、第３の実施の形態におけるスキャン処理と同様であり、タイマ回路４７から基準パルス計数カウンタを参照して、スキャン処理を行う。
【００６８】
また、異常動作の検知についても、第２の実施の形態（一定周期の場合）、及び第３の実施の形態（フローティング周期の場合）の検知方法と同じであるため、説明は省略する。但し、ゲート４８は一定周期の動作を指定した場合にのみ有効となるので、この場合にのみ異常動作検知の割り込み信号は管理プロセッサ４１に通知される。
【００６９】
従って、本実施の形態のプログラマブルコントローラ４によれば、カウンタ回路４６及びタイマ回路４７を設け、制御条件を与えると、専用プロセッサ４５が一定周期もしくはフローティング周期でのＩ／Ｏ入出力、タイマ更新、シーケンスプログラムの実行を行うことが可能となるので、プログラマブルコントローラ４は高速なスキャン周期を実現することができる。
【００７０】
また、一定周期においてもフローティング周期においても、スキャン動作の渋滞などの異常事態も検知し、この事態をユーザに通知することができる。
【００７１】
【発明の効果】
以上説明したように、本発明のプログラマブルコントローラによれば、一定周期の場合において、専用プロセッサがＩ／Ｏ入出力、タイマ更新及びシーケンスプログラム実行からなるスキャン処理を実行し、管理プロセッサの負荷を軽減できるので、高速なスキャン周期を実現とすることができる。
【００７２】
また、フローティング周期の場合においても、専用プロセッサがＩ／Ｏ入出力、タイマ更新及びシーケンスプログラム実行からなるスキャン処理を実行し、管理プロセッサの負荷を軽減できるので、高速なスキャン周期を実現とすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るプログラマブルコントローラの概略構成図である。
【図２】本発明の第１の実施の形態に係るプログラマブルコントローラのデータメモリの概略構成図である。
【図３】本発明の第１の実施の形態に係るプログラマブルコントローラの動作を説明する図である。
【図４】本発明の第１の実施の形態に係るプログラマブルコントローラの管理プロセッサ及び専用プロセッサの動作を説明するフローチャートである。
【図５】本発明の第２の実施の形態に係るプログラマブルコントローラの概略構成図である。
【図６】本発明の第２の実施の形態に係るプログラマブルコントローラのカウンタ回路の概略構成図である。
【図７】本発明の第２の実施の形態に係るプログラマブルコントローラの動作を説明する図である。
【図８】本発明の第２の実施の形態に係るプログラマブルコントローラの管理プロセッサ、専用プロセッサ、及びカウンタ回路の動作を説明するフローチャートである。
【図９】本発明の第３の実施の形態に係るプログラマブルコントローラの概略構成図である。
【図１０】本発明の第３の実施の形態に係るプログラマブルコントローラのデータメモリの概略構成図である。
【図１１】本発明の第３の実施の形態に係るプログラマブルコントローラのタイマ回路の概略構成図である。
【図１２】本発明の第３の実施の形態に係るプログラマブルコントローラの動作を説明する図である。
【図１３】本発明の第３の実施の形態に係るプログラマブルコントローラの管理プロセッサ、専用プロセッサ、及びタイマ回路の動作を説明するフローチャートである。
【図１４】本発明の第４の実施の形態に係るプログラマブルコントローラの概略構成図である。
【図１５】本発明の第４の実施の形態に係るプログラマブルコントローラのカウンタ回路、タイマ回路を説明する図である。
【図１６】従来のプログラマブルコントローラの１スキャンを説明する図である。
【符号の説明】
１，２，３，４プログラマブルコントローラ
１０モニタ装置
１１，２１，３１，４１管理プロセッサ
１２，２２，３２，４２プログラムメモリ（第１メモリ）
１３，２３，３３，４３データメモリ（第２メモリ）
１４Ｉ／Ｏ装置
１５，２５，３５，４５専用プロセッサ
１６，１７バス
１８ワークメモリ
１９通信インターフェース
２６，４６カウンタ回路
３６，４７タイマ回路
１３１実行カウンタ
１３２，３３１完了カウンタ
１３３制御周期
２６１制御周期設定レジスタ
２６２，３６１基準パルス発生部
２６３，３６２基準パルス計数カウンタ
２６４比較部
２６５実行カウンタレジスタ
２６６完了カウンタレジスタ
２６７監視部
３３２差分基準パルス計数カウンタ
３６１差分基準パルス計数カウンタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a programmable controller widely used for controlling industrial systems such as steel, paper manufacturing plants, public systems such as water and sewage systems, and the automobile industry.
[0002]
[Prior art]
FIG. 16 is a diagram showing a one-scan operation of a conventional programmable controller having a management processor and a dedicated processor for control (hereinafter referred to as a dedicated processor). Here, one scan means execution of a sequence program and a series of processing steps related to execution of the sequence program. Specifically, the input / output data is exchanged with an input / output module connected to the programmable controller. It consists of I / O input / output, timer update for updating timer values used in timer operations in sequence programs, and sequence program execution.
[0003]
In this figure, the management processor performs I / O input / output and timer update, and after these processes are completed, makes a startup request to the dedicated processor for executing the sequence program. The program is executed, and when the execution is completed, a completion notification is issued to the management processor. On the other hand, while the dedicated processor is executing the sequence program, the management processor performs transmission processing with the host monitoring apparatus as parallel processing. Then, the management processor that has received the completion notification from the dedicated processor repeats the operation of one scan starting from I / O input / output again.
[0004]
[Problems to be solved by the invention]
By the way, in such operation of the management processor, since the management processor manages the entire scan, overhead time is generated due to I / O input / output, timer update, and activation for the dedicated processor. In the current control system, since the connection between the host monitoring device and the program controller is indispensable, the load due to the transmission processing of the management processor tends to increase.
[0005]
Therefore, due to these factors, there is a problem that the programmable controller cannot be applied in a field that requires higher-speed scan cycle control. That is, in the case of a low-speed scan cycle, the above-described management processor performs I / O input / output and timer update, and after these processes are completed, the dedicated processor for control for sequence program execution executes the sequence program. Although there is no problem with the method of doing, there is a problem that in the case of a faster scan cycle, the load on the management processor is large, so that the programmable controller of the current method cannot be applied.
[0006]
The present invention has been made to solve the above-described problems, and an object thereof is to provide a programmable controller that can realize a high-speed scan cycle.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, the present invention described in claim 1 includes a management processor that performs overall control, A program memory for storing a sequence program, a data memory for storing a sequence program calculation result, the number of executions, the number of execution completions, and a control cycle; A dedicated processor for control processing for sequence program execution , In a programmable controller that performs scanning processing consisting of input / output processing, timer update processing, and sequence program execution processing at a constant cycle, execution number storage means for storing the number of executions of the sequence program, and completion of execution of the sequence program Execution completion count storage means for storing the number of times, control cycle storage means for storing the fixed period as a control period, and the processor dedicated to the control process store in the execution count storage means, execution completion count storage means, and control cycle storage means Based on the value After setting the control cycle, which is data necessary for the scan control operation, the execution count for indicating the start of the scan is updated, and the processor dedicated to the control process calculates the difference between the execution count and the execution completion count. By monitoring the scan process at regular intervals The gist of the invention is to have a scan control means for controlling to execute.
[0008]
In the present invention described in claim 1, in a programmable controller having a management processor and a processor dedicated to control processing, dedicated control processing is provided by providing execution count storage means, execution completion count storage means, and control cycle storage means. The processor executes a scan process with a fixed period including an input / output process, a timer update process, and a sequence program execution process. As a result, in the scan processing of a fixed cycle, the input / output processing and timer update processing that have been conventionally executed by the management processor are executed by the processor dedicated to the control processing, so the load on the management processor is reduced, and the high-speed scan cycle Control becomes possible.
[0009]
According to a second aspect of the present invention, in the first aspect of the present invention, in the execution number storage unit, the management processor updates an execution number value for each fixed period, and the execution completion number storage unit The execution completion number value is updated after completion of the sequence program execution by the control processing dedicated processor, and the scan control means calculates the execution number value and the execution completion number value. If there is a difference between The control processing dedicated processor starts the input / output processing, and stores the control cycle stored in the control cycle storage means. As differential timer value The gist of the present invention is to perform control so that the timer update process for performing the timer update process is executed.
[0010]
In the present invention described in claim 2, the management processor updates the execution count value at a constant period, and the control processing processor updates the execution completion count value after completion of the sequence program execution. Then, the dedicated processor for control processing starts input / output processing based on the difference between the execution count value and the execution completion count value, and executes timer update processing using the control cycle. As a result, the dedicated control processor can grasp the control cycle as long as the execution count value and the execution completion count value are monitored, and thus can start a series of scan processing starting from input / output processing. In addition, the timer update process can be performed using the control cycle stored in the control cycle storage means as the difference timer value.
[0011]
The present invention described in claim 3 provides 2 In the described invention, the scan control means includes the execution count value and the execution completion count value. If there is a difference between The gist is that the control-dedicated processor performs control so as to notify the management processor of an abnormal state.
[0012]
In the present invention described in claim 3, based on the execution count value and the execution completion count value, the processor dedicated to control processing detects an abnormal state of the scan operation and notifies the management processor to that effect. As a result, the management processor can grasp the abnormal state of the scan operation of the processor dedicated to control processing, and can notify the user of the abnormal state.
[0013]
According to a fourth aspect of the present invention, in the first aspect of the invention, the execution number storage unit, the execution completion number storage unit, and the control cycle storage unit are provided in a counter circuit that measures a control cycle. And
[0014]
In the present invention described in claim 4, by adding a counter circuit having an execution count storage means, an execution completion count storage means, and a control cycle storage means, the control processing dedicated processor can perform counter input / output processing, timer update A scan process including a process and a sequence program execution process is executed. As a result, by using a counter circuit as hardware, the input / output processing and timer update processing that were conventionally executed by the management processor are executed by the processor dedicated to control processing, so the load on the management processor is reduced, A high-speed scan cycle can be controlled.
[0015]
According to a fifth aspect of the present invention, in the invention according to the fourth aspect, the execution count storage means updates the execution count value for each fixed period by the counter circuit, and the execution completion count storage means The execution completion number value is updated after execution of the sequence program by the processing-dedicated processor, and the scan control means calculates the execution number value and the execution completion number value. If there is a difference between The control processing dedicated processor starts the input / output processing, and stores the control cycle stored in the control cycle storage means. As differential timer value The gist is to perform control so as to execute the timer update process.
[0016]
In the present invention described in claim 5, the counter circuit updates the execution count value at a constant period, and the control processing dedicated processor updates the execution completion count value after completion of the sequence program execution. Then, the dedicated processor for control processing starts input / output processing based on the difference between the execution count value and the execution completion count value, and executes timer update processing using the control cycle. As a result, the dedicated control processor can grasp the control cycle as long as the execution count value and the execution completion count value are monitored, and thus can start a series of scan processing starting from input / output processing. In addition, the timer update process can be performed using the control cycle stored in the control cycle storage means as the difference timer value.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0025]
<First Embodiment>
FIG. 1 shows the configuration of a programmable controller 1 according to the first embodiment of the present invention. The programmable controller 1 includes a management processor 11, a program memory (first memory) 12, a data memory (second memory) 13, an I / O device 14, a dedicated processor 15, a work memory 18, a communication interface 19, and a bus 16. 17 and the monitor device 10.
[0026]
The management processor 11 is a central part of the programmable controller and is a CPU that manages the entire programmable controller. The dedicated processor 15 is a processor for executing a sequence program. In the present invention, the dedicated processor 15 is a CPU that performs I / O input / output, timer update, and sequence program execution.
[0027]
A program memory (first memory) 12 is a memory for storing a sequence program created by a user, and a data memory (second memory) 13 is a memory for storing variables used by the user and data for operating a dedicated processor. is there. As shown in FIG. 2, the data memory 13 is provided with an execution counter 131, a completion counter 132, and a control cycle 133, which synchronizes the operations of the management processor 11 and the dedicated processor 15 as will be described later. It is supposed to be.
[0028]
The execution counter 131 is a storage area for storing the number of executions of the sequence program, and the management processor 11 increments the execution counter 131 at a constant period. The completion counter 132 is a storage area for storing the number of times the sequence program has been executed, and the dedicated processor 15 increments the completion counter 132 after the sequence program has been executed. The control cycle 133 is a storage area for storing a cycle of one scan, and stores a fixed cycle as a control cycle.
[0029]
The I / O device 14 is an input / output device for connecting the programmable controller 1 and an external control target device, and is a device that exchanges input / output data with the control target device via the input / output device. The bus 16 is a bus for connecting each element in the programmable controller 1 to the management processor 11 and the dedicated processor 15. The bus 16 exchanges address signals, data signals, and control signals. The bus 17 connects the management processor 11 and each element managed only by the management processor 11, and exchanges address signals, data signals, and control signals.
[0030]
The work memory 18 is a memory for a work area of the management processor 11. The monitor device 10 is a device for monitoring the operation of the sequence program and for giving a control command from the user to the programmable controller 1. The communication interface 19 is used for connecting the programmable controller 1 and the monitor device 10 through a communication medium. It is an interface circuit.
[0031]
Next, the operation of the programmable controller 1 according to the present embodiment will be described with reference to FIGS. 3 compares the execution counter value and the completion counter value with the scan operation of the dedicated processor 15, and FIG. 4 shows the operations of the management processor 11 and the dedicated processor 15 as a flowchart.
[0032]
First, the management processor 11 starts the dedicated processor 15 by starting the programmable controller 1 (steps S11 and S21).
[0033]
The management processor 11 increments the execution counter 131 every fixed period (control period) (steps S12 and S13, FIG. 3 (1)).
[0034]
On the other hand, the dedicated processor 15 refers to the counter values of the execution counter 131 and the dedicated counter 132, compares both values, and if the execution counter 131 has been updated (execution counter value = completion counter value + 1), scan processing is performed. It is determined that the process can be started, and I / O input / output processing is performed (steps S22 to S24). Next, timer update processing is performed using the value of the control period 133 stored in the data memory 13 as a difference timer value (step S25). Then, the sequence program is executed, and when the execution of the sequence program ends, the value of the completion counter 132 is incremented (steps S26 and S27).
[0035]
As a result, the process of one scan is completed, but when the control cycle elapses again, the management processor 11 starts the next scan and repeats the above-described scan process (FIG. 3 (2)).
[0036]
In addition, the management processor 11 monitors the completion counter register 132 in order to determine whether a series of scan processing from I / O input / output to sequence program execution is operating normally. If the completion counter 132 is not updated for a predetermined time, the operation of the dedicated processor 15 is determined to be abnormal, and this event is notified to the user.
[0037]
Regarding the detection of an abnormal situation, when the dedicated processor 15 compares the values of the execution counter register 131 and the completion counter register 132 at the start of scanning, and the difference between the values of the execution counter and the completion counter is greater than 1, Alternatively, it may be determined that a scan congestion has occurred, and the management processor 11 may be notified (FIG. 3 (3)).
[0038]
Therefore, according to the programmable controller 1 of the present embodiment, by providing the execution counter 131, the completion counter 132, and the control cycle 133 on the data memory 13, the management processor 11 performs a minimum process of updating the execution counter 131. The dedicated processor 15 can perform I / O input / output, timer update, and execution of a sequence program in a fixed cycle, so that the programmable controller 1 can realize a high-speed scan cycle.
[0039]
Further, it is possible to detect an abnormal situation such as a traffic jam in the scanning operation and notify the user of this situation.
[0040]
<Second Embodiment>
FIG. 5 shows a configuration of the programmable controller 2 according to the second embodiment of the present invention. The programmable controller 2 according to the present embodiment makes the execution counter 131, the completion counter 132, and the control cycle 133 that were included in the first embodiment independent from the data memory 13, and these functions are used as the counter circuit 26. It is added. Accordingly, the programmable controller 2 includes a management processor 21, a program memory (first memory) 22, a data memory (second memory) 23, an I / O device 14, a dedicated processor 25, a counter circuit 26, a work memory 18, A communication interface 19, buses 16 and 17, and a monitor device 10 are provided. In addition, the same code | symbol is attached | subjected to the part same as the structure of the programmable controller 1 of 1st Embodiment, and description is abbreviate | omitted.
[0041]
As in the first embodiment, the management processor 21 is a central part of the programmable controller 2 and is a CPU that manages the entire programmable controller 2. The dedicated processor 25 is a processor for executing a sequence program. In the present invention, the dedicated processor 25 is a CPU that performs I / O input / output, timer update, and sequence program execution. A program memory (first memory) 22 is a memory for storing a sequence program created by a user, and a data memory (second memory) 23 is for storing variables used by the user and data for operating a dedicated processor. It is memory.
[0042]
The counter circuit 26 has a configuration as shown in FIG. The control cycle setting register 261, the reference pulse generation unit 262, the reference pulse count counter 263, and the comparison unit 264 are for incrementing the execution counter register 265 at a constant cycle. The control cycle setting register 261 corresponds to the control cycle 133 in the first embodiment, and the management processor 21 sets a control cycle value (converted to the reference pulse number) that is a fixed cycle at the time of activation. The reference pulse generator 262 generates a reference pulse, and the reference pulse count counter 263 measures the number of reference pulses. The comparison unit 264 compares the value of the control cycle setting register 261 with the value of the reference pulse count counter 263. If they match, the comparison unit 264 determines that the control cycle has elapsed and sets the execution counter register 265. It is designed to increment.
[0043]
The execution counter register 265 corresponds to the execution counter 131 in the first embodiment, and is a storage area for storing the number of executions of the sequence program, and is incremented for each control cycle as described above. The completion counter register 266 corresponds to the completion counter 132 in the first embodiment, and is a storage area for storing the number of execution completions of the sequence program. The dedicated processor 25 increments the completion counter register 266 after completion of the sequence program execution. It is like that. The monitoring unit 267 notifies the management processor 21 of an abnormal situation of the dedicated processor 25 based on the counter values of the execution counter register 265 and the completion counter register 266.
[0044]
Next, the operation of the programmable controller 2 of the present embodiment will be described with reference to FIGS. FIG. 7 compares the scanning operation of the dedicated processor 25 with each counter value and various signals, and FIG. 8 shows the operations of the management processor 21, the dedicated processor 25, and the counter circuit 26 as a flowchart. .
[0045]
First, when the programmable controller 2 is activated, the management processor 21 first activates the dedicated processor 25 (step S31, step S41).
[0046]
Next, the management processor 21 writes a control cycle (constant cycle) in the control cycle setting register 261 of the counter circuit 26 (step S32).
[0047]
On the other hand, the counter circuit 26 in which the control period is written measures the number of reference pulses generated from the reference pulse generator 262 by the reference pulse count counter 263 (step S51). Then, the comparison unit 264 compares the control cycle setting value set in the control cycle setting register 261 with the counter value of the reference pulse count counter 263, and if they are equal, the execution counter register 265 is incremented (steps S52 to S54). FIG. 7 (1)). Thus, the counter circuit 26 can accurately grasp the control cycle by using the reference pulse. Note that after the execution counter register 265 is incremented, the value of the reference pulse count counter 263 is cleared (step S55).
[0048]
The dedicated processor 25 refers to the values of the execution counter register 265 and the dedicated counter register 266, compares both values, and if the execution counter register 265 has been updated (execution counter value = completion counter value + 1), scan processing is performed. I / O input / output processing is performed (steps S42 to S44). Next, timer update processing is performed using the value of the control cycle stored in the control cycle setting register 261 as the difference timer value (step S45). Then, the sequence program is executed, and when the execution of the sequence program ends, the counter value of the completion counter register 266 is incremented (steps S46 and S47).
[0049]
Then, the dedicated processor 26 repeats the above-described scanning process at a constant cycle (FIG. 7 (2)).
[0050]
In addition, the monitoring unit 267 monitors the execution counter register 265 and the completion counter register 266. Specifically, it is monitored whether or not the execution counter register 265 is updated again after the value of the execution counter register 265 is updated until the value of the completion counter register 266 is updated. This is because if the execution counter 265 is updated again before the completion counter 266 is updated, it is determined that a scan congestion has occurred, and the management processor 21 is notified as an interrupt signal that the scan congestion has occurred. The management processor 21 notifies the user of this event ((3) in FIG. 7).
[0051]
Therefore, according to the programmable controller 2 of the present embodiment, by providing the counter circuit 26, the management processor 21 only sets the control cycle in the counter circuit 26, and the dedicated processor 25 allows the I / O at a constant cycle. Since the input / output, timer update, and execution of the sequence program can be performed, the programmable controller 2 can realize a high-speed scan cycle.
[0052]
Further, it is possible to detect an abnormal situation such as a congestion of the scanning operation and notify the user of this situation.
[0053]
<Third Embodiment>
FIG. 9 shows the configuration of the programmable controller 3 according to the third embodiment of the present invention. The programmable controller 3 of the present embodiment performs a floating period scan process by providing a timer circuit 36. Accordingly, the programmable controller 3 includes a management processor 31, a program memory (first memory) 32, a data memory (second memory) 33, an I / O device 14, a dedicated processor 35, a timer circuit 36, a work memory 18, A communication interface 19, buses 17 and 18, and a monitor device 10 are provided. In addition, the same code | symbol is attached | subjected to the part same as the structure of the programmable controller 1 of 1st Embodiment, and description is abbreviate | omitted.
[0054]
As in the first embodiment, the management processor 31 is a central part of the programmable controller 3 and is a CPU that manages the entire programmable controller. The dedicated processor 35 is a processor for executing a sequence program. In the present invention, the dedicated processor 35 is a CPU that performs I / O input / output, timer update, and sequence program execution. A program memory (first memory) 32 is a memory for storing a sequence program created by a user, and a data memory (second memory) 33 is for storing variables used by the user and data for operating a dedicated processor. It is memory. Here, as shown in FIG. 10, the data memory (second memory) 33 is provided with a completion counter 331 and a difference reference pulse count counter 332, thereby enabling scan processing in a floating period and detection of an abnormality. It is possible.
[0055]
The completion counter 331 is a storage area for storing the number of completions of execution of the sequence program, and the dedicated processor 35 increments the completion counter 331 after completion of the sequence program execution. The differential reference pulse count counter 332 is a storage area for storing the counter value of the reference pulse count counter 361 after the I / O input / output of the scan process.
[0056]
The timer circuit 36 includes a reference pulse generator 361 that generates a reference pulse, and a reference pulse count counter 363 that measures the number of the reference pulses. The floating cycle can be grasped.
[0057]
Next, the operation of the programmable controller 3 of the present embodiment will be described with reference to FIGS. FIG. 12 compares the scan operation of the dedicated processor 35 with each counter value and various signals, and FIG. 13 shows the operations of the management processor 31, the dedicated processor 35, and the timer circuit 36 as a flowchart. .
[0058]
First, when the programmable controller 3 is activated, the management processor 31 first activates the dedicated processor 35 (steps S61 and S71). In addition, when the programmable controller 3 is activated, the reference pulse count counter 362 of the timer circuit 36 measures the number of reference pulses (step S81).
[0059]
Thereby, the dedicated processor 35 starts a series of scan processes starting from I / O input / output (step S72). After the I / O input / output, the counter value of the reference pulse count counter 362 is referred to, and the counter value at this time is written to the difference reference pulse count counter 332 (steps S73 and S74). Then, a timer update process is performed using the difference between the counter values of the difference reference pulse count counter 332 before and after the update as a difference timer value (step S75). Thereby, the control period in the floating period can be taken into execution of the sequence program. Next, the sequence program is executed, and when the execution of the sequence program ends, the value of the completion counter 331 is incremented (steps S76 and S77).
[0060]
Thus, one scan process is completed, but in the scan process in the floating period, the next scan is immediately started when the scan process is completed (FIGS. 12A and 12B).
[0061]
In addition, the management processor 31 monitors the completion counter 331 in order to determine whether a series of scan processing from I / O input / output to sequence program execution is operating normally. In this case, if the completion counter 331 is not updated for a predetermined time, the operation of the dedicated processor 35 is determined to be abnormal, and this event is notified to the user.
[0062]
Therefore, according to the programmable controller 3 of the present embodiment, by providing the timer circuit 36, the management processor 31 only activates the dedicated processor 35, and the dedicated processor 35 can perform I / O input / output in the floating cycle, Since the timer update and the execution of the sequence program can be performed, the programmable controller 3 can realize a high-speed scan cycle.
[0063]
Further, it is possible to detect an abnormal situation such as a congestion of the scanning operation and notify the user of this situation.
[0064]
<Fourth embodiment>
FIG. 14 shows the configuration of the programmable controller 4 according to the fourth embodiment of the present invention. The programmable controller 4 of the present embodiment is a programmable controller that can perform a scanning process in both a constant cycle and a floating cycle by providing a counter circuit 46 and a timer circuit 47. Accordingly, the programmable controller 4 includes a management processor 41, a program memory (first memory) 42, a data memory (second memory) 43, an I / O device 14, a dedicated processor 45, a counter circuit 46, a timer circuit 47, A work memory 18, a communication interface 19, buses 17 and 18, and a monitor device 10 are provided. In addition, the same code | symbol is attached | subjected to the part same as the structure of the programmable controller 1 of 1st Embodiment, and description is abbreviate | omitted. Further, the counter circuit 46 and the timer circuit 47 are the same as the counter circuit 26 and the timer circuit 36 described above, and thus description thereof is omitted.
[0065]
As in the first embodiment, the management processor 41 is a central part of the programmable controller 4 and is a CPU that manages the entire programmable controller 4. The dedicated processor 45 is a processor for executing a sequence program. In the present invention, the dedicated processor 45 is a CPU that performs I / O input / output, timer update, and sequence program execution. A program memory (first memory) 42 is a memory for storing a sequence program created by a user, and a data memory (second memory) 43 is for storing variables used by the user and data for operating a dedicated processor. It is memory. Here, the data memory (second memory) 43 is provided with a completion counter 431 and a difference reference pulse count counter 432 (not shown). These are the completion counter 331 and the third embodiment. Since it is the same as that of the difference reference pulse count counter 332, description is abbreviate | omitted.
[0066]
Next, the operation of the programmable controller 4 according to the present embodiment will be described with reference to FIG. 15 showing the exchange of signals between the counter circuit 46 and the timer circuit 47, the management processor 41 and the dedicated processor 45.
[0067]
First, when the programmable controller 4 is activated, the management processor 41 activates the dedicated processor 45. At this time, the management processor 41 specifies a control condition (whether scanning is performed at a constant cycle or scanning is performed at a floating cycle). Is given to the dedicated processor 45. The dedicated processor 45 determines an operation mode to be controlled based on the control condition, and performs a scan process in the determined operation mode. Here, the scan process with a fixed period in the present embodiment is the same as the scan process in the second embodiment, and the scan process is performed by referring to the control cycle set value and the execution counter from the counter circuit 46. After completion of the scanning process, the completion counter is updated. The floating period scan process is the same as the scan process in the third embodiment, and the scan process is performed by referring to the reference pulse count counter from the timer circuit 47.
[0068]
Also, the detection of abnormal operation is the same as the detection method of the second embodiment (in the case of a constant cycle) and the third embodiment (in the case of a floating cycle), and thus the description thereof is omitted. However, since the gate 48 is effective only when an operation of a certain period is designated, an interrupt signal for detecting an abnormal operation is notified to the management processor 41 only in this case.
[0069]
Therefore, according to the programmable controller 4 of the present embodiment, when the counter circuit 46 and the timer circuit 47 are provided and a control condition is given, the dedicated processor 45 performs I / O input / output, timer update, Since the sequence program can be executed, the programmable controller 4 can realize a high-speed scan cycle.
[0070]
In addition, it is possible to detect an abnormal situation such as a congestion of the scanning operation in both the fixed period and the floating period, and notify the user of this situation.
[0071]
【The invention's effect】
As described above, according to the programmable controller of the present invention, the dedicated processor executes scan processing including I / O input / output, timer update, and sequence program execution in the case of a fixed period, thereby reducing the load on the management processor. Therefore, a high-speed scan cycle can be realized.
[0072]
Even in the case of a floating cycle, the dedicated processor can execute scan processing consisting of I / O input / output, timer update, and sequence program execution, and the load on the management processor can be reduced. Can do.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a programmable controller according to a first embodiment of the present invention.
FIG. 2 is a schematic configuration diagram of a data memory of the programmable controller according to the first embodiment of the present invention.
FIG. 3 is a diagram for explaining the operation of the programmable controller according to the first embodiment of the present invention.
FIG. 4 is a flowchart for explaining operations of a management processor and a dedicated processor of the programmable controller according to the first embodiment of the present invention.
FIG. 5 is a schematic configuration diagram of a programmable controller according to a second embodiment of the present invention.
FIG. 6 is a schematic configuration diagram of a counter circuit of a programmable controller according to a second embodiment of the present invention.
FIG. 7 is a diagram for explaining the operation of a programmable controller according to a second embodiment of the present invention.
FIG. 8 is a flowchart illustrating operations of a management processor, a dedicated processor, and a counter circuit of a programmable controller according to a second embodiment of the present invention.
FIG. 9 is a schematic configuration diagram of a programmable controller according to a third embodiment of the present invention.
FIG. 10 is a schematic configuration diagram of a data memory of a programmable controller according to a third embodiment of the present invention.
FIG. 11 is a schematic configuration diagram of a timer circuit of a programmable controller according to a third embodiment of the present invention.
FIG. 12 is a diagram for explaining the operation of a programmable controller according to a third embodiment of the present invention.
FIG. 13 is a flowchart for explaining operations of a management processor, a dedicated processor, and a timer circuit of a programmable controller according to a third embodiment of the present invention.
FIG. 14 is a schematic configuration diagram of a programmable controller according to a fourth embodiment of the present invention.
FIG. 15 is a diagram illustrating a counter circuit and a timer circuit of a programmable controller according to a fourth embodiment of the present invention.
FIG. 16 is a diagram illustrating one scan of a conventional programmable controller.
[Explanation of symbols]
1,2,3,4 Programmable controller
10 Monitor device
11, 21, 31, 41 Management processor
12, 22, 32, 42 Program memory (first memory)
13, 23, 33, 43 Data memory (second memory)
14 I / O devices
15, 25, 35, 45 Dedicated processor
16, 17 bus
18 Work memory
19 Communication interface
26, 46 counter circuit
36, 47 Timer circuit
131 execution counter
132,331 completion counter
133 Control cycle
261 Control cycle setting register
262,361 Reference pulse generator
263,362 Reference pulse counter
H.264 comparison unit
265 execution counter register
266 Completion Counter Register
267 monitoring unit
332 Differential reference pulse counter
361 Differential reference pulse counter

Claims

全体の制御を行う管理プロセッサと、シーケンスプログラムを格納するためのプログラムメモリと、シーケンスプログラム演算結果と実行回数と実行完了回数および制御周期を格納するためのデータメモリと、シーケンスプログラム実行用の制御処理専用プロセッサと、を備えて、入出力処理とタイマ更新処理とシーケンスプログラム実行処理からなるスキャン処理を一定周期で行うプログラマブルコントローラにおいて、
前記シーケンスプログラムの実行回数を記憶する実行回数記憶手段と、
前記シーケンスプログラムの実行完了回数を記憶する実行完了回数記憶手段と、
前記一定周期を制御周期として記憶する制御周期記憶手段と、
前記制御処理専用プロセッサが前記実行回数記憶手段、実行完了回数記憶手段及び制御周期記憶手段に記憶された値に基づいてスキャン制御動作するために必要なデータである前記制御周期を設定した後に、スキャンの開始を表すための前記実行回数を更新し、前記制御処理専用プロセッサは前記実行回数と前記実行完了回数の差異を監視することで前記スキャン処理を一定周期で実行するように制御するスキャン制御手段と、
を有することを特徴とするプログラマブルコントローラ。A management processor that performs overall control, a program memory for storing a sequence program, a data memory for storing a sequence program operation result, the number of executions, the number of execution completions, and a control cycle, and a control process for executing the sequence program In a programmable controller comprising a dedicated processor, and performing scan processing consisting of input / output processing, timer update processing, and sequence program execution processing at a constant cycle,
Execution number storage means for storing the number of executions of the sequence program;
Execution completion count storage means for storing the execution completion count of the sequence program;
Control cycle storage means for storing the fixed cycle as a control cycle;
After the control processing dedicated processor sets the control cycle, which is data necessary for the scan control operation based on the values stored in the execution count storage means, the execution completion count storage means, and the control cycle storage means, the scan is performed. Scan control means for updating the number of executions to indicate the start of the control, and the processor dedicated to the control process monitors the difference between the number of executions and the number of execution completions to control the scan process to be executed at a constant cycle When,
A programmable controller comprising:

前記実行回数記憶手段は、
前記管理プロセッサによって前記一定周期ごとに実行回数値が更新され、
前記実行完了回数記憶手段は、
前記制御処理専用プロセッサによってシーケンスプログラム実行完了後に実行完了回数値が更新され、
前記スキャン制御手段は、
前記実行回数値と前記実行完了回数値との間に差異が生じた場合に前記制御処理専用プロセッサが前記入出力処理を開始し、前記制御周期記憶手段に記憶している制御周期を差分タイマ値として用いてタイマ更新処理を行う前記タイマ更新処理を実行するように制御することを特徴とする請求項１記載のプログラマブルコントローラ。The execution frequency storage means includes
The management processor updates the execution count value for each fixed period,
The execution completion number storage means includes
The execution completion count value is updated after completion of the sequence program execution by the control processing dedicated processor,
The scan control means includes
When there is a difference between the execution count value and the execution completion count value, the processor dedicated to control processing starts the input / output processing, and the control cycle stored in the control cycle storage means is set as a difference timer value. 2. The programmable controller according to claim 1, wherein the timer update process is performed to perform the timer update process.

前記スキャン制御手段は、
前記実行回数値と前記実行完了回数値との間に差異が生じた場合に、前記制御処理専用プロセッサが前記管理プロセッサに異常状態の旨を通知するように制御することを特徴とする請求項２記載のプログラマブルコントローラ。The scan control means includes
3. The control-dedicated processor performs control so as to notify the management processor of an abnormal state when a difference occurs between the execution count value and the execution completion count value. The programmable controller described.

前記実行回数記憶手段、実行完了回数記憶手段及び制御周期記憶手段は、制御周期を計測するカウンタ回路に設けられていることを特徴とする請求項１記載のプログラマブルコントローラ。 The programmable controller according to claim 1, wherein the execution number storage unit, the execution completion number storage unit, and the control cycle storage unit are provided in a counter circuit that measures a control cycle.

前記実行回数記憶手段は、
前記カウンタ回路によって前記一定周期ごとに実行回数値が更新され、
前記実行完了回数記憶手段は、
前記制御処理専用プロセッサによってシーケンスプログラム実行完了後に実行完了回数値が更新され、
前記スキャン制御手段は、
前記実行回数値と前記実行完了回数値との間に差異が生じた場合に前記制御処理専用プロセッサが前記入出力処理を開始し、前記制御周期記憶手段に記憶している制御周期を差分タイマ値として用いて前記タイマ更新処理を実行するように制御することを特徴とする請求項４記載のプログラマブルコントローラ。The execution frequency storage means includes
The counter circuit updates the number of executions for each fixed period,
The execution completion number storage means includes
The execution completion count value is updated after completion of the sequence program execution by the control processing dedicated processor,
The scan control means includes
When there is a difference between the execution count value and the execution completion count value, the processor dedicated to control processing starts the input / output processing, and the control cycle stored in the control cycle storage means is set as a difference timer value. 5. The programmable controller according to claim 4, wherein the control is performed so that the timer update process is executed.