JP4018827B2

JP4018827B2 - Data multiplexing circuit and data separation circuit

Info

Publication number: JP4018827B2
Application number: JP35517498A
Authority: JP
Inventors: 篤規石井
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1998-12-14
Filing date: 1998-12-14
Publication date: 2007-12-05
Anticipated expiration: 2018-12-14
Also published as: JP2000183840A

Description

【０００１】
【発明の属する技術分野】
本発明はデータ多重化回路及びデータ分離回路に関し、特にディジタル通信装置に用いられるデータ多重化回路及びデータ分離回路におけるタイミング生成に関する。
【０００２】
【従来の技術】
一定の規則をもって整数バイトずつデータ長が変化する可変長データを所定のフレームに多重して伝送する場合には、その可変長データのデータ長を定義しておく必要がある。この場合、データ長を示すデータ長パラメータを、パラメータレジスタ内に予め設定しておく。そして、この設定したパラメータによってデータ長が決定された可変長データが多重化されて出力されることになる。
【０００３】
いま、ある特定の周期を持つフレーム内に、フレームパルスを基準に整数バイト長の固定長データＡ，Ｂと、一定の規則をもって整数バイトずつデータ長が変化する可変長データＣ，Ｄとを多重する場合を考える。この従来の回路について図４を参照して説明する。
【０００４】
同図において、可変長データＤを除くデータは、Ａ0 〜Ａn+2 のアドレスを持つパラメータレジスタ５５内に格納されている。そして、パラメータレジスタ５５のアドレスＡ0 （１バイト）には固定長データＡ、アドレスＡ1 〜Ａn （ｎバイト）には可変長データＣ、アドレスＡn+1 〜Ａn+2 （２バイト）には固定長データＢの格納領域が夫々存在するものとする。なお、同図中のアルファベットＣ，Ｄは、夫々データＣ，Ｄを多重処理するための機能の一部であることを示すものとする。
【０００５】
パラメータレジスタ５５からは、対応するバス２０５、１０６−１〜１０６−ｎ、２０７に固定長データＡ、可変長データＣ、固定長データＢが出力されているものとする。バス１０６−２〜１０６−ｎは、対応するＯＲ回路１４−２〜１４−ｎに入力されることによって論理和がとられ、この論理和出力１１３−２〜１１３−ｎが対応するＡＮＤ回路１５−２〜１５−ｎに入力されている。ＡＮＤ回路１５−２〜１５−ｎの出力１１７−２〜１１７−ｎによって、対応するセットリセット回路１２−２〜１２−ｎがセット状態になる。セットリセット回路１２−１〜１２−ｎの各出力１１８−１〜１１８−ｎは、後述するように多重タイミングゲート信号２１４−１〜２１４−ｎとして出力される。
【０００６】
また、バス２０５、１０６−１〜１０６−ｎの各内容は、対応するロード値変換回路６２、１０−１〜１０−ｎに入力されて対応するデータ長カウンタ５３、４−１〜４−ｎへのロード値２１１，１１２−１〜１１２−ｎに変換される。なお、バス２０７の内容によってセレクタ５９が制御され、アドレスカウンタ５２の出力２０４が選択されてセレクトデータバス２０８に出力される。セットリセット回路６１の出力であるイネーブル信号２１３はデータ長カウンタ５３に与えられる。
【０００７】
また、パラメータレジスタ５５は、１／８クロックでカウントアップするアドレスカウンタ５２によってアドレスＡ0 から順次アドレスを指示されるものとする。この指示されたアドレスに格納されている固定長データＡ，Ｂと可変長データＣとは順次読出され、クロック２０１が入力されるパラレルシリアルレジスタ５６によってシリアルデータ化されてパラメータ多重データ２２２となる。なお、同図中のタイミング発生器５１は、クロック２０１及びフレームパルス２０２を基に、クロック２０１を８分周した１／８クロック２０３を発生させるものである。
【０００８】
このとき、可変長データＣの格納されている最終アドレスは、固定長データＡの設定値からＡk と予めわかっている。このため、バス２０５に出力される固定長データＡとアドレスカウンタ５２からの出力２０４を比較器５８で比較する。この比較の結果、一致信号２０９を得ると、ＯＲ回路６４からロードイネーブル信号２１０が出力され、ロード値変換回路６８から出力されるアドレスＡn+1 がロード値２２３としてアドレスカウンタ５２にロードされる。これにより、アドレスカウンタ５２の指示するアドレスは固定長データＢの格納されているアドレスＡn+1 にジャンプする。
【０００９】
アドレスＡn+2 のデータを多重した後、データ長カウンタ５３のキャリ２１２をセットリセット回路１２−１のセット側に入力し、データ長カウンタ４−１のキャリ１１６−１をリセット側に入力することで可変長データＤ1 用の多重タイミングゲート信号２１４−１を生成する。一方で、データ長カウンタ４−１のキャリ１１６−１は次段のセットリセット回路１２−２のセット側に入力されて、可変長データＤ2 用の多重タイミングゲート信号２１４−２を生成する。
【００１０】
ただし、可変長データＣ以降の設定は行われない場合がある。この場合、設定値は「１」以上であるため、各可変長データＣの設定値の有無はＯＲ回路１４−２〜１４−ｎで判断できる。この判断の結果、設定値が存在しない場合にはＡＮＤ回路１５−２〜１５−ｎによって前段のデータ長カウンタＤk-1 （ｋ＝１〜ｎ）からのキャリ１１６−（ｋ−１）のセットリセット回路１２−ｋへの入力を禁止して、データ長カウンタＤk 以降をディセーブル状態にする。
【００１１】
次に、データ多重化回路を含むデータ多重化システムの構成例を示す図５を参照すると、図４の回路１００によって生成されるパラメータ多重データ２２２は、マルチプレクサ（ＭＵＸ）５００に入力される。一方、回路１００から出力される多重タイミングゲート信号２１４−１〜２１４−ｎは、対応するＡＮＤ回路５０１−１〜５０１−ｎに入力され、ｎビットのシリアルデータとの論理積がとられる。そして、この論理積出力がＡＮＤ回路５０１を介してデータＤとしてマルチプレクサ５００に入力され、多重データとして出力される。なお、ＡＮＤ回路５０１及び５０１−１〜５０１−ｎによってマルチプレクサ回路が形成されることになる。
【００１２】
【発明が解決しようとする課題】
上述したように従来の回路では、可変長データＤ1 〜Ｄk に対応するｋ個の多重タイミングゲート信号２１４−１〜２１４−ｋは、主にデータ長カウンタＤk とセット−リセット回路Ｄk とロード値変換回路Ｄk で構成される回路によって個別に生成されている。このため、同様の構成で同様の機能をする回路が複数組必要となっていた。また、パラメータレジスタ内に格納されている可変長データＣを格納領域のビット数分のバス信号で引き出しているため、このデータ格納領域の大きさに比例したバス信号線が必要であった。
【００１３】
このような従来の回路構成では、多重データ（ここでは可変長データＣ1 〜Ｃk ）の情報量に伴って多重タイミング生成回路の構成要素を増減させる必要があり、柔軟性を持ち合わせていないという欠点がある。
【００１４】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その目的は多重データの情報量に対して柔軟な回路構成を実現できるデータ多重化回路及びデータ分離回路を提供することである。
【００１５】
【課題を解決するための手段】
本発明によるデータ多重化回路は、予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データを多重して伝送するデータ多重化回路であって、指定された前記データ長を示すデータ長パラメータを保持するパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタと、このシフト動作に応答して前記被伝送データに含まれている可変長データを順次出力するマルチプレクサとを含み、このマルチプレクサから順次出力される可変長データを多重して伝送するようにしたことを特徴とする。また、前記パラメータレジスタには複数のデータ長パラメータが保持されており、これら複数のデータ長パラメータを前記シフトレジスタの出力に応じて順次出力するセレクタを更に含むことを特徴とする。前記シフトレジスタは、前記データ長カウンタのキャリ出力を入力クロックとして動作することを特徴とする。前記データ長カウンタは、そのキャリ出力に応答してカウント値がロードされることを特徴とする。
【００１６】
また、本発明によるデータ分離回路は、予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であって、前記多重データのヘッダの内容に応じて前記データ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、前記シフトレジスタのシフト動作に応答して前記多重データを分離することを特徴とする。
【００１７】
要するに本回路は、従来複数組設けなければならなかった回路を、シフトレジスタのシフト動作を利用することで単数設けるだけで済み、多重データの情報量に対して柔軟な回路構成を実現できるのである。
【００１８】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１９】
図１は本発明によるデータ多重化回路の実施の一形態を示すブロック図である。同図において、図４と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。本回路においては、情報量が一定の固定長データＡ，Ｂと、情報量が固定長データＡによって変化する可変長データＣと、情報量が可変長データＣによって変化する可変長データＤを、ある特定の周期を持つフレーム内に多重する場合に用いる回路である。この場合、本回路は、フレーム先頭を示すフレームパルスを基準に固定長データＡ、可変長データＣ、固定長データＢ、可変長データＤの順に多重する場合に、各々のデータの多重タイミング信号を生成するのである。なお、このように固定長データと可変長データとが混在している場合に限らず、少なくとも可変長データを多重する場合に本回路を用いることができる。
【００２０】
ここで、固定長データＡで設定した値は、可変長データＣの情報量、また、可変長データＣで設定した値は可変長データＤの情報量をそれぞれ決定しているデータである。いま仮に固定長データＡでｋ（１≦ｋ≦ｎ）を設定した場合には、可変長データＣのデータ長はｋバイトとなる。更に可変長データＣのアドレスＡ1 〜Ａk にそれぞれｍ1 〜ｍk を設定した場合には、可変長データＤのデータ長は（ｍ1 ＋ｍ2 ＋…＋ｍk ）バイトとなる。
【００２１】
図１に示されているように、本発明回路は以下に述べるブロック１００Ａとブロック１００Ｂの２回路で構成されている。
【００２２】
まず、ブロック１００Ａは、パラメータデータ多重化回路としての機能を有している。すなわちブロック１００Ａは、フレームパルス２０２を基準にクロック２０１から１／８クロック２０３を発生させるタイミング発生器５１と、１／８クロック２０３によりパラメータレジスタの指示アドレスである出力２０４を出力するアドレスカウンタ５２と、パラメータレジスタの指示アドレスを固定長データＢの格納アドレスにジャンプさせるための比較器５８と、指示されたアドレスに格納されている固定長データＡ，Ｂ，可変長データＣを１／８クロック２０３でパラレルロードしてクロック２０１によってシリアルデータ化するパラレルシリアルレジスタ５６とを含んで構成されている。このブロック１００Ａは、図４の場合と同様な構成である。
【００２３】
次に、ブロック１００Ｂは、多重タイミングゲート生成回路としての機能を有している。すなわちブロック１００Ｂは、固定長データＡの設定値から可変長データＤの先頭多重タイミングを発生させるデータ長カウンタ５３と、データ長カウンタ５３のイネーブル信号２１３をつくり出すセットリセット回路６１と、可変長データＤの先頭多重タイミングから各多重タイミングゲートを生成するシフトレジスタ５７と、シフトレジスタ５７が指示したアドレスの可変長データＣ（可変長データＤの情報量を決定しているデータ）を読出すセレクタ６０とを含んで構成されている。このブロック１００Ｂは、図４の場合と異なり、シフトレジスタ５７を設け、そのシフト動作に応答して被伝送データに含まれている可変長データを順次出力する構成なので、ロード値変換回路６３及びデータ長カウンタ５４を１組だけ設ければ足り、回路構成が簡単になる。これにより、ハードウェア量を図４の場合よりも削減できる。さらに、パラメータレジスタ５５内に設定するパラメータを変更することによって、多重データの情報量に対して柔軟な回路構成を実現できるのである。
【００２４】
図１に示されているように、可変長データＤ1 〜Ｄk の多重タイミング信号２１４−１〜２１４−ｎは連続している。このため、各多重タイミング信号の生成を同時に行う必要がない。よって、次のような方式で各多重タイミングを生成することができる。
【００２５】
すなわち、データ長カウンタ５４から出力されるキャリ２１８によって可変長データＤ1 の多重先頭タイミングが与えられると、パラメータレジスタ５５のアドレスＡ1 に格納されている可変長データＣ1 が読出され、データ長カウンタ５４によって可変長データＤ1 の多重タイミング信号の最後尾が出力される。このタイミングは、次の可変長データＤ2 の多重先頭タイミングでもある。このとき、パラメータレジスタ５５では可変長データＣ2 が読出される。以下同様に、順次多重タイミングの先頭と最後尾とを出力し、シフトレジスタ５７でゲート信号を生成する。
【００２６】
本回路の動作について詳細に説明する。なお、同図中のアルファベットＣ，Ｄは、夫々データＣ，Ｄを多重処理するための構成要素の一部であることを示している。
【００２７】
まず、多重される被伝送データは全てバイト単位で扱うため、フレームパルス２０２を基準にタイミング発生器５１によって１／８クロック２０３を発生させる。
【００２８】
アドレスカウンタ５２は、１／８クロック２０３でカウントアップするカウンタである。このアドレスカウンタ５２には、フレームパルス２０２の入力、又はアドレスカウンタ出力バスへの出力２０４と固定長データＡ出力バスへの出力２０５とが一致した時に比較器５８から出力される一致信号２０９の入力に応答してロード値変換回路６８から出力されるロード値２２３がロードされる。このとき、ロード値変換回路６８は、ロード信号がフレームパルス２０２のときにはＡ0 を、また一致信号２０９のときにはＡn+1 をアドレスカウンタ５２にロードする。
【００２９】
固定長データＡで設定されたｋは、可変長データＣのデータ長ｋ（バイト）に相当するので、一致信号２０９の出力タイミングでＡn+1 のロードを行うのは、アドレスカウンタ５２がアドレスＡk を出力した後、Ａn+1 にアドレスをジャンプさせるためである。このパラメータが保持されていない部分のアドレス（アドレスＡk+1 〜Ａn ）をジャンプさせることによって、パラメータレジスタ５５のアドレスＡk+1 〜Ａn によるデータ長の指定を抑止する。これにより、データの空白部分が多重されるのを防止し、データ伝送効率を低下させることはないのである。
【００３０】
セレクタ５９は、アドレスカウンタ出力バスへの出力２０４によって、アドレスＡ0 から指示されたアドレスのパラメータを１バイト毎に読出す。読出されたパラメータは、セレクトデータバス２０８に送出され、パラレルシリアルレジスタ５６によって１／８クロック２０３のタイミングでパラレルロードされる。そして、パラレルシリアルレジスタ５６は、クロック２０１のタイミングでパラメータ多重データ２２２としてシリアルデータに変換する。
【００３１】
データ長カウンタ５３は、フレームパルス２０２から固定長データＢまでのデータ長をカウントするものである。そして、そのキャリ２１２は、シフトレジスタ５７には可変長データＤの先頭多重タイミングとして、さらにＯＲ回路６６を介して初回のクロックとして入力される。またキャリ２１２は、データ長カウンタ５４にはＯＲ回路６６を介してロード信号として入力される。
【００３２】
シフトレジスタ出力バスに出力される多重タイミング信号２１４−１〜２１４−ｎは可変長データＣのセレクト信号となっており、アドレスＡk に格納されているパラメータ２０６はセレクタ６０によって読出される。ここで、読出された可変長データ出力バスへの出力２１５は、ロード値変換回路６３でロード値２１６に変換されてデータ長カウンタ５４に入力される。
【００３３】
データ長カウンタ５４では、可変長データＣk に設定された値から可変長データＤk のデータ長ｍk をカウントし、自身にロード信号を与えると同時にシフトレジスタ５７にクロックを与える。各多重タイミングゲート信号は、こうして与えられた多重タイミングの先頭のタイミング及び最後尾のタイミングから順次生成される。
【００３４】
ただし、先述したように、可変長データＣ2 以降の設定は行われない場合があり、設定値は１以上であるため、セレクタ６０で読出された可変長データＣの設定値の有無はＯＲ回路６５の出力であるキャリ許可信号２１７で判断できる。この判断の結果、設定値が存在しない場合には、ＡＮＤ回路６７によってキャリ２１８の出力を抑止する。これにより、シフトレジスタ５７へのクロックの入力とデータ長カウンタ５４へのロード信号の入力を抑止する。
【００３５】
ここで、図２のタイムチャートを参照して図１の回路の動作について説明する。同図には、多重後のフレーム構成に対応して、クロック２０１、１／８クロック２０３、フレームパルス２０２、アドレスカウンタ５２の出力２０４、各多重タイミング信号２１２、２１４−１〜２１４−ｋが示されている。なお、図２においては、図１中の信号と同一の信号には同じ符号が付されている。
【００３６】
同図において、固定長データＡで設定した値は、可変長データＣの情報量、また、可変長データＣで設定した値は可変長データＤの情報量を夫々決定している。仮に固定長データＡでｋを設定した場合には、可変長データＣのデータ長はｋバイトとなる。更に可変長データＣのアドレスＡ1 〜Ａk に夫々ｍ1 〜ｍk を設定した場合には、可変長データＤのデータ長はｔ＝１〜ｋによるΣｍt ＝ｍ1 ＋ｍ2 ＋…＋ｍk バイトとなる。
【００３７】
クロック２０１とフレームパルス２０２とを基に生成した１／８クロック２０３の遷移タイミングでアドレスカウンタの出力２０４が順に変化する。そして、この出力２０４の送出後、先頭多重タイミング信号２１２が送出され、この送出と同時に多重タイミング信号２１４−１が送出される。そして、この多重タイミング信号２１４−１はデータ長に対応する期間送出される。この多重タイミング信号２１４−１の送出が終了すると、次の多重タイミング信号２１４−２が送出される。同様に、多重タイミング信号２１４−３、…、２１４−ｋが順に送出される。この間、キャリ許可信号２１７はデータ長カウンタ５４のキャリ２１８の出力を許可し続けるが、多重タイミング信号２１４−ｋを送出した直後、ＯＲ回路６５はパラメータレジスタ５５内のアドレスＡk+1 に設定値が無い旨の判断を下す。それと同時に、データ長カウンタ５４のキャリ２１８はＡＮＤ回路６７によってインヒビットされる。その結果として、多重タイミング信号２１４−（ｋ＋１）〜２１４−ｎは送出されなくなり、データの空白部分が多重されなくなる。これら多重タイミング信号２１４−１〜２１４−ｋが送出されると、従来と同様に、マルチプレクサによってデータの多重が行われて送出される。つまり、先述した図５中の回路１００の代わりに、図１の回路１００を用いれば、データを多重することができるのである。しかも、この場合、上述したようにデータ長カウンタ等が単数で済み、ハードウェア量が小さくなるのである。
【００３８】
ところで本回路は、データ多重回路のみならず、データ分離回路にも適用することができる。つまり、主局及び従局からなるデータ伝送システムにおいて、主局側にデータ多重回路を設けた場合に、従局側に設けられるデータ分離回路に本回路を適用することができる。このことについて図３をも参照して説明する。図３においては、他の図と同等部分は同一符号により示されており、その部分の詳細な説明は省略する。
【００３９】
まず、フレーム内に多重されるデータＡ，Ｂ，Ｃを、そのフレーム内のデータＤの多重情報を持つヘッダと考える。図１の回路を通信装置の主局側に、図３の回路を従局側に設け、主局側のパラメータレジスタにヘッダの設定をしておけば、従局側は受信データ中からヘッダの内容を分離できる。そして、セレクタ８５を制御してその出力３０７をパラメータレジスタ５５内に設定することができる。このパラメータレジスタ５５に格納されたヘッダ情報とシリアルデータ３０３とを対応するＡＮＤ回路８８−１〜８８−ｋに入力し、これらＡＮＤ回路から多重タイミングゲート信号３１１−１〜３１１−ｋを再生すれば、フレーム内の目的のタイムスロットに多重されているデータＤ1 〜Ｄk を抽出することができるのである。
【００４０】
以下、図３を参照してデータ分離回路としての動作について説明する。入力されたシリアルデータ３０３は、１／８クロック２０３のタイミングで、シリアルパラレルレジスタ５６においてシリアル−パラレル変換され、アドレスカウンタ５２によって指示されたパラメータレジスタ５５のアドレスに書込まれる。
【００４１】
パラメータレジスタ５５内にデータＡ，Ｂ，Ｃが設定されると、図１中のブロック１００Ｂに相当するブロック１００Ｂによって、多重時と同様にデータＤk のタイミングゲート信号が順次生成される。
【００４２】
このように、ある特定のタイムスロットのデータＤk を取出すときに、そのタイムスロットに相当するタイミングゲート信号を使って分離する回路にも本回路を適用できるのである。
【００４３】
要するに、本データ分離回路は、予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であり、多重データのヘッダの内容に応じてデータ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、シフトレジスタのシフト動作に応答して多重データを分離しているのである。この場合、ブロック１００Ｂの内部構成は、図１の場合と同様であるので、多重データの情報量に対して柔軟な回路構成を実現できるのである。
【００４４】
以上のように、データ長カウンタ回路と、シフトレジスタと、セレクタとを主な構成要素に持つ１組の多重タイミング生成回路によって複数の多重タイミングゲートを生成するので、パラメータレジスタ内のデータの格納領域の大きさに関わらず回路構成を変更する必要はないのである。また、不必要な多重タイミングゲートを生成する回路を持たないので、回路の小規模化や簡略化が図れるのである。
【００４５】
本回路によって多重化されたデータは、そのフレーム内のデータの多重情報なので、この情報を元に多重あるいは分離したいデータのタイムスロットに多重タイミングゲート信号を再生すれば、フレーム内の目的のデータを容易に多重分離することができるのである。このように、通信装置の主局及び従局に本回路を用いた場合、従局側のパラメータ設定がなされていなくても、主局側で設定したパラメータを元にデータを引込むことができるのである。
【００４６】
【発明の効果】
以上説明したように本発明は、データ長カウンタ回路やシフトレジスタ等を主な構成要素に持つ１組の多重タイミング生成回路によって複数の多重タイミングゲート信号を生成することにより、パラメータレジスタ内のデータの格納領域の大きさに関わらず回路構成を変更する必要はなく、多重データの情報量に対して柔軟な回路構成を実現できるという効果がある。また、不必要な多重タイミングゲートを生成する回路を持たないので、回路の小規模化や簡略化が図れるという効果がある。
【００４７】
という効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態によるデータ多重化回路の構成を示すブロック図である。
【図２】図１の各部の動作を示すタイムチャートである。
【図３】図１の回路を主局としたデータ伝送システムの従局側のデータ分離回路の構成例を示すブロック図である。
【図４】従来のデータ多重化回路の構成を示すブロック図である。
【図５】データ多重化回路を含むデータ多重化システムの構成例を示すブロック図である。
【符号の説明】
５１タイミング発生器
５２アドレスカウンタ
５３，５４データ長カウンタ
５５パラメータレジスタ
５６パラレルシリアルレジスタ
５７シフトレジスタ
５８比較器
５９，６０セレクタ
６１セットリセット回路
６２，６３ロード値変換回路
６４〜６６ＯＲ回路
６７ＡＮＤ回路
６８ロード値変換回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data multiplexing circuit and a data separation circuit, and more particularly to timing generation in a data multiplexing circuit and a data separation circuit used in a digital communication apparatus.
[0002]
[Prior art]
When variable-length data whose data length changes by an integer number of bytes according to a certain rule is multiplexed and transmitted in a predetermined frame, it is necessary to define the data length of the variable-length data. In this case, a data length parameter indicating the data length is set in advance in the parameter register. The variable length data whose data length is determined by the set parameter is multiplexed and output.
[0003]
Now, in a frame having a specific period, fixed-length data A and B having an integer byte length based on a frame pulse and variable-length data C and D whose data length changes by an integer byte according to a certain rule are multiplexed. Consider the case. This conventional circuit will be described with reference to FIG.
[0004]
In the figure, data excluding variable length data D is stored in a parameter register 55 having addresses A0 to An + 2. The address A0 (1 byte) of the parameter register 55 is fixed length data A, the addresses A1 to An (n bytes) are variable length data C, and the addresses An + 1 to An + 2 (2 bytes) are fixed length. Assume that storage areas for data B exist. Note that alphabets C and D in the figure indicate a part of the function for multi-processing data C and D, respectively.
[0005]
It is assumed that fixed length data A, variable length data C, and fixed length data B are output from the parameter register 55 to the corresponding buses 205, 106-1 to 106-n, 207. The buses 106-2 to 106-n are logically ORed by being input to the corresponding OR circuits 14-2 to 14-n, and the AND circuits 15 to which the logical sum outputs 113-2 to 113-n correspond. -2 to 15-n. The corresponding set reset circuits 12-2 to 12-n are set by the outputs 117-2 to 117-n of the AND circuits 15-2 to 15-n. The outputs 118-1 to 118-n of the set / reset circuits 12-1 to 12-n are output as multiple timing gate signals 214-1 to 214-n as described later.
[0006]
The contents of the buses 205, 106-1 to 106-n are input to the corresponding load value conversion circuits 62, 10-1 to 10-n, and the corresponding data length counters 53, 4-1 to 4-n. To load values 211, 112-1 to 112-n. The selector 59 is controlled by the contents of the bus 207, and the output 204 of the address counter 52 is selected and output to the select data bus 208. An enable signal 213 which is an output of the set / reset circuit 61 is supplied to the data length counter 53.
[0007]
The parameter register 55 is sequentially instructed from the address A0 by the address counter 52 that counts up by 1/8 clock. The fixed-length data A and B and variable-length data C stored at the designated address are sequentially read out, converted into serial data by the parallel serial register 56 to which the clock 201 is input, and become parameter multiplexed data 222. Note that the timing generator 51 in the figure generates a 1/8 clock 203 obtained by dividing the clock 201 by 8 based on the clock 201 and the frame pulse 202.
[0008]
At this time, the final address where the variable length data C is stored is known in advance from the set value of the fixed length data A as Ak. Therefore, the comparator 58 compares the fixed length data A output to the bus 205 with the output 204 from the address counter 52. As a result of the comparison, when the coincidence signal 209 is obtained, the load enable signal 210 is output from the OR circuit 64, and the address An + 1 output from the load value conversion circuit 68 is loaded into the address counter 52 as the load value 223. As a result, the address indicated by the address counter 52 jumps to the address An + 1 where the fixed length data B is stored.
[0009]
After the data of address An + 2 is multiplexed, the carry 212 of the data length counter 53 is input to the set side of the set reset circuit 12-1, and the carry 116-1 of the data length counter 4-1 is input to the reset side. To generate the multiple timing gate signal 214-1 for the variable length data D1. On the other hand, the carry 116-1 of the data length counter 4-1 is input to the set side of the next set / reset circuit 12-2 to generate a multiple timing gate signal 214-2 for the variable length data D2.
[0010]
However, setting after the variable length data C may not be performed. In this case, since the set value is “1” or more, the presence or absence of the set value for each variable length data C can be determined by the OR circuits 14-2 to 14-n. As a result of this determination, if there is no set value, the AND circuits 15-2 to 15-n set the carry 116- (k-1) from the preceding data length counter Dk-1 (k = 1 to n). The input to the reset circuit 12-k is prohibited, and the data length counter Dk and later are disabled.
[0011]
Next, referring to FIG. 5 showing a configuration example of a data multiplexing system including a data multiplexing circuit, parameter multiplexed data 222 generated by the circuit 100 of FIG. 4 is input to a multiplexer (MUX) 500. On the other hand, the multiple timing gate signals 214-1 to 214-n output from the circuit 100 are input to the corresponding AND circuits 501-1 to 501-n and ANDed with n-bit serial data. The logical product output is input as data D to the multiplexer 500 via the AND circuit 501 and output as multiplexed data. Note that a multiplexer circuit is formed by the AND circuits 501 and 501-1 to 501-n.
[0012]
[Problems to be solved by the invention]
As described above, in the conventional circuit, the k multiple timing gate signals 214-1 to 214-k corresponding to the variable length data D1 to Dk are mainly composed of the data length counter Dk, the set-reset circuit Dk, and the load value conversion. It is generated individually by the circuit constituted by the circuit Dk. For this reason, a plurality of sets of circuits having the same configuration and the same function are required. Further, since the variable length data C stored in the parameter register is drawn out by the bus signal for the number of bits in the storage area, a bus signal line proportional to the size of the data storage area is required.
[0013]
In such a conventional circuit configuration, it is necessary to increase or decrease the components of the multiple timing generation circuit in accordance with the amount of information of the multiplexed data (here, variable length data C1 to Ck). is there.
[0014]
The present invention has been made to solve the above-described drawbacks of the prior art, and an object thereof is to provide a data multiplexing circuit and a data separation circuit capable of realizing a flexible circuit configuration with respect to the information amount of multiplexed data. It is.
[0015]
[Means for Solving the Problems]
A data multiplexing circuit according to the present invention is a data multiplexing circuit that multiplexes and transmits transmitted data including a plurality of variable length data whose data length can be changed by being specified in advance. A parameter register that holds the indicated data length parameter, a single data length counter that counts up to the count value corresponding to the data length specified by the held data length parameter, and the count operation of this data length counter A shift register that performs a shift operation and a multiplexer that sequentially outputs the variable length data included in the transmitted data in response to the shift operation, and multiplexes the variable length data sequentially output from the multiplexer. It is characterized by being transmitted. The parameter register holds a plurality of data length parameters, and further includes a selector that sequentially outputs the plurality of data length parameters according to the output of the shift register. The shift register operates using the carry output of the data length counter as an input clock. The data length counter is loaded with a count value in response to the carry output.
[0016]
The data separation circuit according to the present invention is a data separation circuit for separating multiplexed data transmitted by multiplexing variable-length data whose data length can be changed by being specified in advance, and the contents of the header of the multiplexed data A data register that holds a data length parameter indicating the data length according to the data length, a single data length counter that counts up to a count value corresponding to the data length specified by the held data length parameter, and And a shift register that performs a shift operation in accordance with the count operation of the data length counter, wherein the multiplexed data is separated in response to the shift operation of the shift register.
[0017]
In short, this circuit only requires a single circuit that had to be provided in the past by using the shift operation of the shift register, and can realize a flexible circuit configuration with respect to the information amount of multiplexed data. .
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Next, an embodiment of the present invention will be described with reference to the drawings. In the drawings referred to in the following description, the same reference numerals are given to the same parts as in the other drawings.
[0019]
FIG. 1 is a block diagram showing an embodiment of a data multiplexing circuit according to the present invention. In this figure, parts equivalent to those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof is omitted. In this circuit, fixed length data A and B having a constant information amount, variable length data C in which the information amount changes according to the fixed length data A, and variable length data D in which the information amount changes depending on the variable length data C, This circuit is used for multiplexing in a frame having a specific period. In this case, when the circuit multiplexes the fixed length data A, the variable length data C, the fixed length data B, and the variable length data D in this order based on the frame pulse indicating the head of the frame, the multiplexing timing signal of each data is used. It generates. Note that this circuit can be used not only when fixed-length data and variable-length data are mixed, but also when at least variable-length data is multiplexed.
[0020]
Here, the value set for the fixed length data A is the information amount for the variable length data C, and the value set for the variable length data C is the data for determining the information amount for the variable length data D. If k (1 ≦ k ≦ n) is set for the fixed length data A, the data length of the variable length data C is k bytes. Further, when m1 to mk are set in the addresses A1 to Ak of the variable length data C, the data length of the variable length data D is (m1 + m2 +... + Mk) bytes.
[0021]
As shown in FIG. 1, the circuit of the present invention is composed of two circuits, block 100A and block 100B described below.
[0022]
First, the block 100A has a function as a parameter data multiplexing circuit. That is, the block 100A includes a timing generator 51 that generates a 1/8 clock 203 from a clock 201 based on a frame pulse 202, and an address counter 52 that outputs an output 204 that is an instruction address of a parameter register by the 1/8 clock 203. The comparator 58 for jumping the designated address of the parameter register to the storage address of the fixed-length data B, and the fixed-length data A and B and the variable-length data C stored at the designated address are 1/8 clock 203 And a parallel serial register 56 for parallel loading and converting to serial data by the clock 201. This block 100A has the same configuration as in FIG.
[0023]
Next, the block 100B functions as a multiple timing gate generation circuit. That is, the block 100B includes a data length counter 53 that generates the head multiplexing timing of the variable length data D from the set value of the fixed length data A, a set reset circuit 61 that generates the enable signal 213 of the data length counter 53, and the variable length data D. A shift register 57 for generating each multiplex timing gate from the head multiplex timing, and a selector 60 for reading the variable length data C at the address designated by the shift register 57 (data for determining the information amount of the variable length data D); It is comprised including. Unlike the case of FIG. 4, this block 100B is provided with a shift register 57 and outputs the variable length data included in the transmitted data in response to the shift operation, so the load value conversion circuit 63 and the data Only one set of the long counters 54 is sufficient, and the circuit configuration is simplified. Thereby, the amount of hardware can be reduced as compared with the case of FIG. Furthermore, by changing the parameters set in the parameter register 55, a flexible circuit configuration can be realized with respect to the information amount of the multiplexed data.
[0024]
As shown in FIG. 1, the multiplexed timing signals 214-1 to 214-n of the variable length data D1 to Dk are continuous. For this reason, it is not necessary to simultaneously generate the multiple timing signals. Therefore, each multiplexing timing can be generated by the following method.
[0025]
That is, when the multiplex head timing of the variable length data D1 is given by the carry 218 output from the data length counter 54, the variable length data C1 stored in the address A1 of the parameter register 55 is read out, and the data length counter 54 The tail of the multiple timing signal of the variable length data D1 is output. This timing is also the multiplex head timing of the next variable length data D2. At this time, the parameter register 55 reads the variable length data C2. Similarly, the head and tail of the multiplexing timing are sequentially output, and the shift register 57 generates a gate signal.
[0026]
The operation of this circuit will be described in detail. In addition, the alphabets C and D in the same figure indicate that they are part of the components for multi-processing the data C and D, respectively.
[0027]
First, since all the transmitted data to be multiplexed are handled in units of bytes, the timing generator 51 generates a 1/8 clock 203 based on the frame pulse 202.
[0028]
The address counter 52 is a counter that counts up with a 1/8 clock 203. The address counter 52 is supplied with a frame pulse 202 or a match signal 209 output from the comparator 58 when the output 204 to the address counter output bus matches the output 205 to the fixed length data A output bus. In response to this, the load value 223 output from the load value conversion circuit 68 is loaded. At this time, the load value conversion circuit 68 loads A0 to the address counter 52 when the load signal is the frame pulse 202, and An + 1 when the load signal is the coincidence signal 209.
[0029]
Since k set in the fixed length data A corresponds to the data length k (bytes) of the variable length data C, the load of An + 1 at the output timing of the match signal 209 is performed by the address counter 52 with the address Ak. This is because the address jumps to An + 1 after the output of. By jumping the address (addresses Ak + 1 to An) where the parameter is not held, the specification of the data length by the addresses Ak + 1 to An of the parameter register 55 is suppressed. As a result, the blank portion of the data is prevented from being multiplexed, and the data transmission efficiency is not lowered.
[0030]
The selector 59 reads out the parameter of the address instructed from the address A0 for each byte by the output 204 to the address counter output bus. The read parameter is sent to the select data bus 208 and is parallel loaded by the parallel serial register 56 at the timing of 1/8 clock 203. The parallel serial register 56 converts the parameter multiplexed data 222 into serial data at the timing of the clock 201.
[0031]
The data length counter 53 counts the data length from the frame pulse 202 to the fixed length data B. Then, the carry 212 is input to the shift register 57 as the first multiplexing timing of the variable length data D and further as the first clock through the OR circuit 66. The carry 212 is input to the data length counter 54 through the OR circuit 66 as a load signal.
[0032]
Multiplex timing signals 214-1 to 214-n output to the shift register output bus are select signals for variable length data C, and parameter 206 stored at address Ak is read by selector 60. Here, the read output 215 to the variable length data output bus is converted into the load value 216 by the load value conversion circuit 63 and input to the data length counter 54.
[0033]
The data length counter 54 counts the data length mk of the variable length data Dk from the value set in the variable length data Ck, and gives a load signal to itself and simultaneously gives a clock to the shift register 57. Each multiplex timing gate signal is sequentially generated from the leading timing and the ending timing of the multiplex timing thus given.
[0034]
However, as described above, the setting after the variable length data C2 may not be performed, and the setting value is 1 or more. Therefore, whether or not the setting value of the variable length data C read by the selector 60 is present is determined by the OR circuit 65. The carry permission signal 217 that is the output of As a result of this determination, if there is no set value, the AND circuit 67 suppresses the output of the carry 218. As a result, the clock input to the shift register 57 and the load signal input to the data length counter 54 are suppressed.
[0035]
Here, the operation of the circuit of FIG. 1 will be described with reference to the time chart of FIG. The figure shows a clock 201, a 1/8 clock 203, a frame pulse 202, an output 204 of the address counter 52, and multiplexed timing signals 212, 214-1 to 214-k corresponding to the frame configuration after multiplexing. Has been. In FIG. 2, the same reference numerals are assigned to the same signals as those in FIG.
[0036]
In the figure, the value set for the fixed length data A determines the information amount of the variable length data C, and the value set for the variable length data C determines the information amount of the variable length data D. If k is set in the fixed length data A, the data length of the variable length data C is k bytes. Further, when m1 to mk are set to the addresses A1 to Ak of the variable length data C, the data length of the variable length data D is Σmt = m1 + m2 +.
[0037]
The output 204 of the address counter sequentially changes at the transition timing of the 1/8 clock 203 generated based on the clock 201 and the frame pulse 202. Then, after the output 204 is transmitted, the head multiplex timing signal 212 is transmitted, and simultaneously with this transmission, the multiplex timing signal 214-1 is transmitted. The multiplex timing signal 214-1 is transmitted for a period corresponding to the data length. When the transmission of the multiple timing signal 214-1 is completed, the next multiple timing signal 214-2 is transmitted. Similarly, multiple timing signals 214-3,..., 214-k are sent in order. During this time, the carry permission signal 217 continues to permit the output of the carry 218 of the data length counter 54. Immediately after sending the multiplex timing signal 214-k, the OR circuit 65 sets the set value at the address Ak + 1 in the parameter register 55. Judge that there is no. At the same time, the carry 218 of the data length counter 54 is inhibited by the AND circuit 67. As a result, the multiplexed timing signals 214- (k + 1) to 214-n are not transmitted and the blank portion of the data is not multiplexed. When these multiplex timing signals 214-1 to 214-k are transmitted, data is multiplexed by a multiplexer and transmitted as in the conventional case. That is, if the circuit 100 in FIG. 1 is used instead of the circuit 100 in FIG. 5 described above, data can be multiplexed. In addition, in this case, a single data length counter or the like is sufficient as described above, and the amount of hardware is reduced.
[0038]
By the way, this circuit can be applied not only to a data multiplexing circuit but also to a data separation circuit. That is, in a data transmission system composed of a master station and a slave station, when a data multiplexing circuit is provided on the master station side, this circuit can be applied to a data separation circuit provided on the slave station side. This will be described with reference to FIG. In FIG. 3, the same parts as those in the other figures are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0039]
First, data A, B, and C multiplexed in a frame are considered as headers having multiplexed information of data D in the frame. If the circuit of FIG. 1 is provided on the master station side of the communication apparatus and the circuit of FIG. 3 is provided on the slave station side, and the header is set in the parameter register on the master station side, the slave station side will change the contents of the header from the received data. Can be separated. The selector 85 can be controlled to set the output 307 in the parameter register 55. If the header information stored in the parameter register 55 and the serial data 303 are input to the corresponding AND circuits 88-1 to 88-k, and the multiple timing gate signals 311-1 to 311-k are reproduced from these AND circuits. The data D1 to Dk multiplexed in the target time slot in the frame can be extracted.
[0040]
The operation as the data separation circuit will be described below with reference to FIG. The input serial data 303 is serial-parallel converted in the serial parallel register 56 at the timing of 1/8 clock 203 and written to the address of the parameter register 55 designated by the address counter 52.
[0041]
When data A, B, and C are set in the parameter register 55, a timing gate signal of data Dk is sequentially generated by the block 100B corresponding to the block 100B in FIG.
[0042]
Thus, this circuit can also be applied to a circuit that separates data Dk of a specific time slot using a timing gate signal corresponding to that time slot.
[0043]
In short, this data separation circuit is a data separation circuit that separates multiplexed data that is transmitted by multiplexing variable-length data whose data length can be changed by specifying it in advance, and data according to the contents of the header of the multiplexed data. A parameter register that holds a data length parameter indicating the length, a single data length counter that counts up to a count value corresponding to the data length specified by the held data length parameter, and a count of the data length counter It includes a shift register that performs a shift operation according to the operation, and separates multiple data in response to the shift operation of the shift register. In this case, since the internal configuration of the block 100B is the same as that in the case of FIG. 1, a flexible circuit configuration can be realized with respect to the information amount of the multiplexed data.
[0044]
As described above, since a plurality of multiple timing gates are generated by a set of multiple timing generation circuits having a data length counter circuit, a shift register, and a selector as main components, a data storage area in the parameter register It is not necessary to change the circuit configuration regardless of the size of the circuit. Further, since there is no circuit for generating unnecessary multiple timing gates, the circuit can be reduced in size and simplified.
[0045]
Since the data multiplexed by this circuit is multiplexed information of the data in the frame, if the multiplexed timing gate signal is reproduced in the time slot of the data to be multiplexed or separated based on this information, the target data in the frame is converted. It can be easily demultiplexed. Thus, when this circuit is used for the master station and the slave station of the communication apparatus, data can be drawn based on the parameters set on the master station side even if the parameter settings on the slave station side are not made.
[0046]
【The invention's effect】
As described above, according to the present invention, a plurality of multiple timing gate signals are generated by a set of multiple timing generation circuits having a data length counter circuit, a shift register, and the like as main components. There is no need to change the circuit configuration regardless of the size of the storage area, and there is an effect that a flexible circuit configuration can be realized with respect to the information amount of multiplexed data. Further, since there is no circuit for generating unnecessary multiple timing gates, there is an effect that the circuit can be reduced in size and simplified.
[0047]
There is an effect.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a data multiplexing circuit according to an embodiment of the present invention.
FIG. 2 is a time chart showing the operation of each unit in FIG. 1;
3 is a block diagram showing a configuration example of a data separation circuit on a slave station side of a data transmission system having the circuit of FIG. 1 as a main station.
FIG. 4 is a block diagram showing a configuration of a conventional data multiplexing circuit.
FIG. 5 is a block diagram illustrating a configuration example of a data multiplexing system including a data multiplexing circuit.
[Explanation of symbols]
51 Timing generator 52 Address counter 53, 54 Data length counter 55 Parameter register 56 Parallel serial register 57 Shift register 58 Comparator 59, 60 Selector 61 Set reset circuit 62, 63 Load value conversion circuit 64-66 OR circuit 67 AND circuit 68 Load value conversion circuit

Claims

予め指定することによってデータ長が変化自在な可変長データを複数含む被伝送データを多重して伝送するデータ多重化回路であって、指定された前記データ長を示すデータ長パラメータを保持するパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタと、このシフト動作に応答して前記被伝送データに含まれている可変長データを順次出力するマルチプレクサとを含み、このマルチプレクサから順次出力される可変長データを多重して伝送するようにしたことを特徴とするデータ多重化回路。A data multiplexing circuit for multiplexing and transmitting transmitted data including a plurality of variable-length data whose data length can be changed by specifying in advance, and a parameter register for holding a data length parameter indicating the specified data length A single data length counter that counts up to a count value corresponding to the data length specified by the held data length parameter, a shift register that performs a shift operation according to the count operation of the data length counter, And a multiplexer that sequentially outputs the variable length data included in the transmitted data in response to the shift operation, and the variable length data sequentially output from the multiplexer is multiplexed and transmitted. A data multiplexing circuit.

前記パラメータレジスタには複数のデータ長パラメータが保持されており、これら複数のデータ長パラメータを前記シフトレジスタの出力に応じて順次出力するセレクタを更に含むことを特徴とする請求項１記載のデータ多重化回路。2. The data multiplexing according to claim 1, further comprising a selector that sequentially stores a plurality of data length parameters in accordance with an output of the shift register. Circuit.

前記シフトレジスタは、前記データ長カウンタのキャリ出力を入力クロックとして動作することを特徴とする請求項１又は２記載のデータ多重化回路。3. The data multiplexing circuit according to claim 1, wherein the shift register operates using a carry output of the data length counter as an input clock.

前記データ長カウンタは、そのキャリ出力に応答してカウント値がロードされることを特徴とする請求項１〜３のいずれかに記載のデータ多重化回路。4. The data multiplexing circuit according to claim 1, wherein the data length counter is loaded with a count value in response to a carry output.

前記被伝送データは、前記可変長データの他に、データ長が固定されている固定長データをも含むことを特徴とする請求項１〜４のいずれかに記載のデータ多重化回路。5. The data multiplexing circuit according to claim 1, wherein the transmitted data includes, in addition to the variable length data, fixed length data having a fixed data length.

前記固定長データは、前記可変長データ夫々の情報量を示していることを特徴とする請求項５記載のデータ多重化回路。6. The data multiplexing circuit according to claim 5, wherein the fixed-length data indicates an information amount of each of the variable-length data.

前記パラメータレジスタに保持されるデータ長パラメータの情報量が該パラメータレジスタのデータ保持容量よりも小であるとき該データ長パラメータが保持されていない前記パラメータレジスタの部分によるデータ長の指定を抑止する手段を更に含むことを特徴とする請求項１〜６のいずれかに記載のデータ多重化回路。Means for suppressing designation of data length by a portion of the parameter register that does not hold the data length parameter when the information amount of the data length parameter held in the parameter register is smaller than the data holding capacity of the parameter register The data multiplexing circuit according to claim 1, further comprising:

予め指定することによってデータ長が変化自在な可変長データが多重されて伝送された多重データを分離するデータ分離回路であって、前記多重データのヘッダの内容に応じて前記データ長を示すデータ長パラメータが保持されるパラメータレジスタと、この保持されたデータ長パラメータによって指定されるデータ長に対応するカウント値までカウントを行う単一のデータ長カウンタと、このデータ長カウンタのカウント動作に応じてシフト動作を行うシフトレジスタとを含み、前記シフトレジスタのシフト動作に応答して前記多重データを分離することを特徴とするデータ分離回路。A data separation circuit for separating multiplexed data transmitted by multiplexing variable-length data whose data length can be changed by being specified in advance, the data length indicating the data length according to the content of the header of the multiplexed data A parameter register that holds parameters, a single data length counter that counts to the count value corresponding to the data length specified by the held data length parameter, and a shift according to the count operation of this data length counter And a shift register for performing an operation, wherein the multiplexed data is separated in response to a shift operation of the shift register.