JP4017822B2 - データの伝送を制御する装置 - Google Patents
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Description
発明の属する技術分野
本発明はディジタル・データバス・システムに関する。
【0002】
発明の背景
消費者向け電子システムのようなシステムは、装置相互間で情報を通信するためのデータバスを使用して互に結合される集積回路のような各種の装置を含んでいる。このような形式のシステムの例に、制御用マイクロプロセッサからの同調データをチューナに通信してチューナを特定のチャンネルに同調させるI2Cシリアルバスを含むテレビジョン受像機がある。I2Cデータバスは周知のシリアルバスで、バスに接続された装置(デバイス)相互間で情報を伝送する、2つのバスラインと、SCLと称されるクロックラインと、SDAと称されるシリアル・データラインとを含んでいる。各装置には、特定の装置に導かれるべきバス上で通信を可能にするための固有の(ユニークな)アドレスが割当てられている。各装置は、装置の機能による要求に応じて、データを送信し、データを受信し、または送受信の両方を行うことができる。データの送信および受信に加えて、各装置はデータの転送を行うときにマスター(master)またはスレーブ(slave)として機能することもできる。マスターは、バス上のデータの転送を開始し、その転送を行わせるためのクロック信号を発生する装置である。そのとき、アドレスされたすべての装置はスレーブと考えられる。
【0003】
I2Cバスは、1つ以上の装置がそのバスを制御できることを意味するマルチ・マスター・バスである。マスターは、通常は、マイクロプロセッサ、マイクロコンピュータ、またはマイクロコントローラのような制御装置である(ここでは“コントローラ”(制御装置)とも称される)。バスに1つ以上のマイクロコントローラを接続できることは、1つのマスターがバス上で同時にデータの転送を開始することを試みることができることを意味する。アービトレーション(arbitration:調停)として知られている処理は、このようなイベント(event:事象)をうまく解決するものである。アービトレーションは、バスに対するすべてのI2Cインタフェースのワイヤード・アンド(wired−AND)接続に依存している。もし、2つまたはそれ以上のマスターがバス上に情報を配置しようとすると、他のマスターが論理0(ゼロ)を発生しているときに論理1を発生する第1のマスターはアービトレーションを失う。アービトレーション期間中のクロック信号は、SCLラインへのワイヤード・アンド(wired−AND)接続を使用して各マスターによって発生された各クロックの同期された組合せである。I2Cバス・プロトコル用の仕様は、バスに接続された装置の出力段が、ワイヤード・アンド機能を実行するためにオープン・ドレインまたはオープン・コレクタを持っていることを規定している。その結果、バスラインのプルアップは、通常、バスラインと電圧源の間に接続されたプルアップ抵抗によって行なわれる。
【0004】
I2Cバス上でのクロック信号の発生は、常にマスター装置が分担している。各マスターは、バス上のデータを送信するときはそれ自身のクロック信号を発生する。クロックの論理高レベル(H)期間中のみデータは有効である。1つのマスターからのバスクロックは、アービトレーションが生じたとき、またはクロック信号がクロックラインをホールドダウン(holding down)する低速スレーブ装置によって引き伸ばされるときに、別のマスターによって変えられるだけである。例えば、SDAライン上に置かれた情報のすべてのバイト(すなわち、8ビットの情報)の後に、応答(肯定応答)ビットが続かなければならない。肯定応答に関連するクロックパルスはマスターによって発生される。応答(肯定応答)クロックパルスの期間中は、送信機はSDAラインを解放し、受信機はSDAラインをプルダウンしなければならない。受信装置は、例えば、送信装置を強制的に待機状態にするSCLラインを低レベル(L)に保持することによって、割り込み動作を行わせるような何らかの他の機能を実行するまで、別のデータ・バイトの受信を遅らせることができる。I2Cバスの動作およびプロトコルについては、アドリアヌス P.M.M.モエランズ(Adrianus P.M.M.Moelands)およびハーマン シュッテ(Herman Schutte)氏に対して発行された米国特許第4,689,740号明細書中で詳細に説明されている。
【0005】
発明の概要
本発明は、一つには、多くのコンパチブルな(互換性のある)装置の単純性と有用性はI2Cのようなバス・プロトコルを望ましいものにするが、そのバス・プロトコルに関連するバス・ドライバの形式はある応用例では充分ではない可能性があるということを認識したことにある。例えば、I2Cバスシステムと共に使用されるバス・ドライバは、典型的にはオープン・コレクタ(またはドレイン)装置を使用しており、そのバスラインと基準電圧源とに結合されたプルアップ抵抗を具備している。プルアップ抵抗の抵抗と組み合わされたバスラインの容量性負荷は、このバスラインがプルアップされる速度を著しく低下させることがある。さらに、この容量性負荷はバスに結合される装置の数と共に増大する。これは、バス・ドライバの機能を含む装置(ここで使用されている“装置”という用語には集積回路およびテレビジョン受像機のような装置が含まれることに留意されたい)の生産試験(本番試験)期間中のような高速性と高い容量性負荷とを必要とする適用例で問題を生じさせる可能性がある。さらに、マスターは、スレーブ装置との通信の他に、実行すべき多くの他のタスク(task:仕事)をもっている。従って、マスター装置とスレーブ装置の間で可及的に速い通信を実行するために、大きな負荷を有するI2Cバスのようなバスを駆動(ドライブ)するのに適したバスドライバに対するニーズ(必要性)が存在する。
【0006】
さらに、本願の発明者は、高速で大きな負荷を駆動することができるバス・ドライバの変形された形式を使用することは、既存のバス・コンパチブル装置とのコンパチブル性(互換性)がなくなる可能性があることを認識した。特に、既存のI2Cコンパチブル装置は、プルアップ抵抗で高レベル(H)に維持されたバスラインを(例えば、応答(肯定応答)期間中または待機状態にするために)プルダウンするためだけの充分な電流シンキング(sinking:吸い込み)機能をもつように設計されている。このような電流シンキング機能は高速ドライバ回路によって駆動されるバスラインをプルダウンするのに不充分である。
【0007】
また、発明者は、重負荷されたバスを通して高いデータレート(rate:速度、率)でデータを通信することは望ましいが、そうすると不所望なノイズ効果が生ずることを認識した。高データレートでデータバスを通してデータを駆動することは、高い周波数の高調波成分をもった高速信号エッジ(端縁)の使用を含む。例えば、テレビジョン・システムでは、これらの高い周波数の高調波は、ビデオ信号処理チャンネルにノイズを導入し、表示されたビデオイメージ(画像)中に好ましくないノイズ効果を生じさせる可能性がある。
【0008】
本発明は、また一つには上述の問題を解決するデータバスにデータを結合する装置を提供することにある。さらに詳しくいえば、本発明の特徴に従って構成された装置は、データバスと、第1の動作モード期間中に上記データバス上で第1のレート(速度、率)で第1の状態と第2の状態の間で信号を変化させる受動装置と、第2の動作モード期間中に上記第1のレートとは異なる第2のレートで上記第1の状態と上記第2の状態の間で信号を変化させるためにイネーブルされる能動装置とを含んでいる。第2の動作モードは、応答(肯定応答)状態またはデータ読取り状態のようなバスの特定の状態に相当する。
【0009】
本発明の他の特徴によれば、装置によって発生された情報はプッシュプル装置を介してI2Cデータバスに結合される。本発明の他の特徴は、第1と第2の動作モードを有するプッシュプル装置を含んでいる。プッシュプル装置は、第1の動作期間中は情報を第1のレートでI2Cバスに結合する。プッシュプル装置は、第2の動作モード期間中は情報を第2のレートでI2Cバスに結合する。
【0010】
本発明の他の特徴によれば、装置は、データをデータバスに結合する装置と、テレビジョン信号の第1の部分と第2の部分とを示すタイミング信号を発生するタイミング信号発生器とを含んでいる。結合装置は、この結合装置が、テレビジョン信号の第1の部分の期間中は第1のレートでデータをデータバスに結合し、上記テレビジョン信号の第2の部分の期間中は第2のレートでデータをデータバスに結合するように、上記タイミング信号に応答して制御装置によって制御される。テレビジョン信号の第1の部分は有効(アクティブ)ビデオ期間を含み、テレビジョン信号の第2の部分は帰線消去(ブランキング)期間を含む。データがデータバスに結合される第1のレートはデータがデータバスに結合される第2のレート以下である。結合装置に含まれたプッシュプル装置はテレビジョン信号の第1の部分の期間中はディセーブルされ、テレビジョン信号の第2の部分の期間中は第2のレートでデータをデータバス上に駆動する(運ぶ)ためにイネーブルされる。
【0011】
発明の実施の形態
本発明は、図面を参照することによってより良く理解することができる。
図1に示されたI2Cバス・システムのような通常のデータバス・システムにおいて、I2C6によってマスター装置(デバイス、機器)2がスレーブ装置4(スレーブ#1で示されている)に接続されている。I2Cバスの協定(convention:コンベンション)によれば、それぞれ符号SDAおよびSCLを用いて、この明細書で説明するおよび図面に示したI2Cバスの実施形態におけるシリアル・データラインおよびクロック・ラインを識別する。マスター装置2は各バスラインを駆動するドライバ(駆動器)を具えている。より具体的には、図1におけるバスラインSCLおよびSDAは、それに結合されたNPNバイポーラ・トランジスタ8および10をそれぞれ用いて駆動される。
【0012】
各トランジスタ8および10のベースはそれぞれの1つのインバータ11、12の出力に接続されている。それぞれの駆動信号SCL DRIVEおよびSDA DRIVEは、対応するインバータ11、12の入力に結合される。SCL ドライブ(DRIVE)信号またはSDAドライブ(DRIVE)信号が論理高レベル(H)にあるとき、それぞれのNPNトランジスタ8または9は、ターンオンせず(付勢されず)、それぞれプルアップ(pull−up)抵抗RCおよびRDを介して、バスラインSCLおよびSDAを図1における高レベル(H)、例えば5Vにプルアップするようにする。SCLドライブ信号またはSDAドライブ信号が論理低レベル(L)にあるとき、それぞれのNPNトランジスタ8または9がターンオンして(付勢されて)、それぞれのバスラインを図1における低レベル(L)に、例えば回路接地レベルにプルダウン(pull−down)する。
【0013】
スレーブ装置4に含まれているプルダウン装置は、図1において、インバータ14の出力に接続されたベース端子を有するNPNバイポーラ・トランジスタ13として実装構成(implement:インプレメント)されている。トランジスタ13は、そのベースにおいて論理高レベル(H)信号を受信したとき、SDAラインをプルダウンする。インバータ14の入力は信号“リード・データ(データ読取り)”を受信するように結合される。トランジスタ13によるSDAラインのプルダウンは、データがスレーブ装置4から読出されているときに生じ、例えば“リード・データ”入力が高レベル(H)と低レベル(L)の間で切換えられる(スイッチングされる)ときに生じる。スレーブ装置4によってSCLおよびSDAバスラインから受信したデータは、データを処理する受信機論理(ロジック)に結合される。
【0014】
SCLライン・プルアップ抵抗はRCで示されており、SDAライン・プルアップ抵抗はRDで示されている。各プルアップ抵抗は、一端が典型例の5V電源電圧に、また一端がそれぞれのバスラインのまとめられた(lumped)同等の容量(キャパシタンス)を表すそれぞれのキャパシタCCまたはCDに接続されている。SDAおよびSCLバスラインは図1に示した他のスレーブ装置にも接続されている。SCLラインが、クロック信号を発生するマスター装置からだけの出力、例えば図1における装置2からだけの出力である間は、SDAラインは双方向性である。
【0015】
図2のA〜Dは、それぞれSCLドライブ(DRIVE)信号、SCLライン上に存在する信号、SDAドライブ(DRIVE)信号およびSDAライン上に存在する信号である。SCLドライブ信号およびSDAドライブ信号は、図1におけるバス・ドライバ装置8、11および10、12のような装置を結合することによって、SCLおよびSDAバスラインにそれぞれ結合される駆動信号である。図2のA〜Dには、応答または肯定応答(ACKNOWLEDGE:ACK)ビットを含む9ビット伝送が、信号SCLドライブ、SCL、SDAドライブおよびSDAの波形によって示されている。符号“低CC”(ローCC、LCC)で示された信号SCLの波形の実線部分は、SCLライン上に負荷として加えられる(ロードする)小さい容量(キャパシタンス)から生じるSCLライン上の信号波形を示している。符号“高CC”(ハイCC、HCC)で示された信号SCLの波形の破線部分は、SCLライン上の大きい容量負荷から生じるSCLライン上の信号波形を示している。同様に、小さい容量を負荷として加えたSDAライン(SDA波形の実線部分は符号“低CD”(ローCD、LCD)で示されている)、および大きい容量を負荷として加えたSDAライン(SDA波形の破線部分は符号“高CD”(ハイCD、HCD)で示されている)が示されている。応答または肯定応答(ACK)期間におけるデータ状態(論理0および1)(応答または肯定応答(ACK)期間において、マスターによる肯定応答(ACK)クロック・パルスの発生によって、送信機による受信機によるSDAラインの解放によって、およびSDAラインのプルダウンによって生じるデータ状態)も、図2のA〜Dに示されている。
【0016】
図3は、本発明の原理によるデータバスを駆動する装置を示している。高い負荷が加わったバスライン上で、より高いデータレート(周波数)を形成するために、例えば速い生産試験(本番試験)を可能にするために、図3はバスラインに負荷として加えられる大きい容量に関係付けられる遅い立上り時間を減少させるためのシステムを示している。特に、マスター装置2内のバス・ドライバは、バスラインの能動プルアップおよびプルダウンを形成するバッファ装置15および16を含んでいる。より具体的には、トライステート(3状態)バッファ15および16はプッシュプル・モードといわれる高速モードでバスラインSCLおよびSDAを駆動する。通常の形態(受動プルアップ抵抗を介した低速モードで)のバスの動作も可能である。しかし、通常のモードと比較して、プッシュプル・モードにおいては、トライステート・バッファ15および16は常に活動状態になっており、バスラインは、トライステート・バッファによって形成される相対的に大きいソース電流を介してはるかにより速く論理高レベル(H)になるように駆動される。
【0017】
図3におけるバッファ15および16のようなトライステート・バッファ(tri−state buffer)は図4に示されているような形式で実装構成することができる。図4は電界効果トランジスタ(FET)を用いた実施形態を示しているが、バイポーラおよび電解効果トランジスタを含めた種々の技術を用いてそのドライバを実装構成することができる。図4において、PMOSトランジスタ17およびNMOSトランジスタ18の両ドレイン端子は互いに結合されている。トランジスタ17のソース端子は電源電圧、例えば5Vに結合されており、トランジスタ18のソース端子は基準電位、例えば接地点に結合されている。トランジスタ17のゲート端子はNANDゲート34の出力に結合されており、そのNANDゲートは、入力として、バス上へと駆動されるデータ入力信号INPUTと、イネーブル信号ENABLEと有する。トランジスタ18のゲート端子はNORゲート32の出力に結合されており、そのNORゲートは、入力として、入力信号INPUTと、イネーブル信号ENABLEを反転した信号(インバータ30を介して反転した信号)とを有する。信号ENABLEが高レベル(論理1)のとき、そのバッファは、データを送信するようにイネーブルされる。具体的には、イネーブルされたとき、入力信号INPUT上の論理0(ゼロ)値はNORゲート32とトランジスタ18とを介してバス(信号OUTPUT)にパス(pass)され、一方、入力信号INPUT上の論理1値はNANDゲート34とトランジスタ17とを介してバスにパスされる。
【0018】
図3を参照すると、PPモード信号PP MODE(Push−Pull MODE:プッシュプル・モード)がマイクロプロセッサ27によって発生される。マイクロプロセッサ27は、マスター2がプッシュプル・モードで動作しているかまたは通常モードで動作しているかを決定する高論理レベル(H)のPPモード信号または低論理レベル(L)のPPモード信号のいずれを発生するかを決定する。PPモード信号PP MODEは、インバータ20を介してNANDゲート22の1つの入力に結合される。SCLドライブ信号SCL DRIVEも、マイクロプロセッサ27によって発生されて、NANDゲート22の他の入力に結合される。NANDゲート22の出力は、PPモード信号PP MODEが論理高レベル(H)であるときにバッファ15が常にイネーブルされるような、トライステート・バッファ15に対するイネーブル信号ENABLEを供給する。トライステート・バッファ15が第1の状態でイネーブルされている間は、論理高(H)SCLドライブ信号との関係でトライステート・バッファ15における活動状態の装置(デバイス)によってSCLバスラインが論理高レベル(H)にプルアップされる。トライステート・バッファ15が第2の状態でイネーブルされている間は、論理低(L)SCLドライブ信号との関係でトライステート・バッファ15によってSCLバスラインが論理低レベル(L)にプルダウンされる。PPモード信号PP MODEが論理高レベル(H)であるとき、トライステート・バッファ15は常にイネーブルされて、SCLバスラインを駆動し、第1と第2の信号状態(高論理レベル(H)と低論理レベル(L))の間でラインSCLを変化させる。
【0019】
プッシュプル・モードを用いてバスラインSDA上で論理高レベル(H)を形成するために、マスター2は、アドレスされたスレーブからデータを読み出しても、またスレーブによって発生された肯定応答(ACK)ビット用のSCLクロック・パルスを発生してもいけない。PPモード信号PP MODEは、インバータ21を介してNANDゲート23の1つの入力にも結合される。SDAドライブ信号SDA DRIVEも、マイクロプロセッサ27によって発生され、NANDゲート23の他の入力に結合される。NANDゲート23の出力は、信号PP MODEが論理高レベル(H)であるときにバッファ16が常にイネーブルされるような、トライステート・バッファ16に対するイネーブル信号を供給する。トライステート・バッファ16がイネーブルされている間は、論理高(H)SDAドライブ信号との関係でトライステート・バッファ16に含まれている活動状態の装置(デバイス)によってSDAバスラインが論理高レベル(H)にプルアップされ、一方、論理低(L)SDAドライブ信号との関係でトライステート・バッファ16によってSDAバスラインが論理低レベル(L)にプルダウンされる。
【0020】
マスター2がリード(読出し)サイクルまたは応答若しくは肯定応答期間にあるとき、マイクロプロセッサ27は論理低(L)PPモード信号を発生し、SCLおよびSDAドライブ信号がそれぞれ論理高レベル(H)にあるときでもバッファ15および16がディセーブルされる。この瞬間(場合)において、SCLおよびSDAバスは、通常モードで、それぞれ外部抵抗RCおよびRDによって高レベル(H)にプルアップされるように動作している。これらの時間の期間において、マイクロプロセッサ27は論理低レベル(L)PPモード信号を発生する。従って、通常動作モードでは、PPモード信号PP MODEは論理低(L)の制御ビットであり、SCLドライブおよびSDAドライブ信号が論理高レベル(H)であるときに、I2Cバスを駆動しているトライステート・バッファは高出力インピーダンス状態にある。換言すると、SCLドライブおよびSDAドライブ信号が論理“1”であるとき、プッシュプル・モードはターンオフされる。PPモード信号PP MODEが論理“0”であるとき、プッシュプル抵抗RCおよびRDを介してバスライン上に論理高レベル(H)が形成(確立)される。即ち、受動プルアップ抵抗は、バスライン上の信号を、プルアップ抵抗値およびバスライン上に加えられた容量性負荷によって決定されたレートで第1と第2の状態(論理低レベル(L)および高レベル(H))の間で変化させる。
【0021】
図5のA〜Dは図3に示されたバス上の選択された信号の相対的タイミング図を示している。ここで、プッシュプル・モードに関係する波形は全て、実線で示された小さい容量性負荷の形態をたどるものである。マスター2がスレーブ・セル4によって供給されたデータを読み出している間、マスター・セル装置2のプッシュプル・モードは中断されなければならないことに留意されたい。その中断が必要な理由は、一般的に、バス上のスレーブがプッシュプル・バス・ドライブ機能を有することは期待できないからである。事実、図2のA〜Dに示された応答または肯定応答期間は、スレーブ装置4がSDAバスラインを解放したまたは低レベル(L)に保持した結果である。スレーブ装置がデータを返した(リターンした)とき、スレーブによってSDAバスラインを低レベル(L)にプルダウンできるように、マスターがそのSDAバスラインを解放したことになる。さらに、読み出し期間においてSCLバス・クロックはスローダウン(減速)して、SDAバス上での返された(return:リターン)データ信号の立上り時間を遅くすることを可能に(許容)しなければならない。
【0022】
図5のA〜Dに示したように、アドレスされたスレーブ装置が1ビットのデータをマスターに返す(return:リターンする)第9のSCLクロック・サイクルに対応する応答または肯定応答期間において、マスターはプッシュプルから通常ドライブに切換えられる。応答または肯定応答期間において、クロック周期(期間)は任意に2のファクタ(factor:係数)だけ増大されるように示されている。クロック周期の制御はマイクロプロセッサ27によって実行されるソフトウェアによって実行される。スレーブがリード・データまたは応答若しくは肯定応答ビットのいずれか(第9のクロックパルスの期間における論理高(H)または論理低(L)のいずれか)を返している(リターンしている)とき、スレーブは、SDAバスラインをプルダウンすることによって、またはプルアップ抵抗によってSDAバスラインをプルアップさせることによって、バスにデータを供給(配置)する。スレーブがデータを返している(リターンしている)ときにSCLバスライン上のパルスのクロック周期を増大させる目的は、スレーブがプッシュプル・モードで動作できないことに対処(対応)することである。純粋なスレーブ装置は、(マスターとして動作する手段を持たないスレーブとして規定されており)、プッシュプル・モードによってバスをプルアップすることは決してしない。しかし、本発明の別の実施形態として、スレーブとして動作するマスターを用いてプッシュプル・モードによって(を通して)バス制御を実行することは可能である。
【0023】
ここでは好ましい実施形態を参照して本発明を詳しく説明したが、その説明は例として述べたに過ぎず限定的意味で解釈すべきでないことは明らかである。さらに、この説明を参照することによって、本発明の実施形態の詳細の多数の変形および本発明の別の実施形態も、この分野の専門家にとって明らかであり、つくることができることは明らかである。例えば、I2Cプロトコルに従うデータバスを組み込んだ実施形態について説明したが、本発明はシリアルまたはパラレル・データ通信のいずれかを組み込んだ他のデータバスにも適用できる。本発明が役立つ別のデータバス・プロトコルの例は、ITTによってサポート(support:支援)されたIMデータバス・プロトコルである。
【0024】
また、通常のスレーブ装置はプッシュプル動作モードを含まないが、ここに開示した本発明を考慮して、純粋なスレーブ装置を装置メーカによって製造できる。その装置は上述のようなマスター装置に含まれているのと同様のトライステート・バッファを組み込んでもよい。さらに、特定の論理制御信号極性および回路実装構成(インプレメンテーション)を説明したが、この分野の専門家であれば、本発明の精神および範囲を逸脱することなく本発明の構成および機能に変形を施せること、および請求の範囲の真の範囲および精神の範囲内にはそのような変形および別の実施形態が含まれることが分かるであろう。
【図面の簡単な説明】
【図1】 図1は、データバスを介して通信するマスターおよびスレーブ装置の構成を概略図の形式で示している。
【図2】 図2のA〜Dは、図1に示されたシステムの動作を示すタイミング図を示している。
【図3】 図3は、本発明による、マスターとスレーブ装置の間でデータ通信するためのデータ通信システムの実施形態を示している。
【図4】 図4は、図3に示されたシステムの一部の実施形態を、一部概略図形式で示している。
【図5】 図5のA〜Dは、図3に示されたシステムの動作を示すタイミング図を示している。
Claims (5)
- データバス上におけるデータの伝送を制御する装置であって、
前記データバスに結合されていて、データ信号が第1のレートで前記データバス上で伝送される第1の動作モードを確立する受動装置と、
前記データバスに結合されていて、イネーブルモードおよびディセーブルモードのいずれかにて動作可能であり、前記イネーブルモードにて信号が前記第1のレートとは異なる第2のレートで前記データバス上で伝送される第2の動作モードを確立する能動装置と、
を含む、データの伝送を制御する装置。 - 前記受動装置は、前記データバスを電圧源に結合するプルアップ抵抗を含み、前記能動装置は、前記データバスと前記電圧源の間に結合されたプッシュプル装置を含むものである、請求項1に記載のデータの伝送を制御する装置。
- 前記データは、マスタ装置とスレーブ装置の間で伝送され、前記能動装置は、前記マスタ装置を前記データバスに結合するものであって、前記マスタ装置およびスレーブ装置は前記バスに結合され、それらの間でデータの伝送がなされる、請求項2に記載のデータの伝送を制御する装置。
- 前記能動装置は、前記第1の動作モードの間はディセーブルモードにされて、前記能動装置が、前記第1のレートに影響を与えるのを防止するものである、請求項1に記載のデータの伝送を制御する装置。
- 前記受動装置は、前記第1および第2の動作モード期間の間動作状態にあって、前記データバス上の信号を高論理状態と低論理状態の間で切換えるものである、請求項4に記載のデータの伝送を制御する装置。
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