JP4012553B2 - インダクタンス素子及び信号伝送回路 - Google Patents

Description

本発明は、インダクタンス素子及び信号伝送回路に関する。

電子機器間でデジタル信号を伝送する方式の一つとして、差動伝送方式がある。差動伝送方式とは、１対の線路に互いに逆方向のデジタル信号を入力する方式で、信号線から発生する放射ノイズや、外来ノイズを差動伝送により相殺することができる。外来ノイズが相殺されることによりノイズが減少するため、信号を小振幅で送信することができ、更に、信号が小振幅となるため、信号の立ち上がり、降下時間が短縮され、信号伝送の高速化が実現されるという利点がある。

この差動伝送方式を用いるインターフェイス規格として、ＵＳＢ（Universal Serial Bus）、ＩＥＥＥ１３９４、ＬＶＤＳ（Low Voltage Differential Signaling）、ＤＶＩ（Digital Visual Interface）、ＨＤＭＩ（High-Definition Multimedia Interface）等がある。これらの中でもＨＤＭＩは、より多くのデジタル信号の伝送を可能とするインターフェイスであり、ソース（Source）機器（例えば、ＤＶＤプレーヤーやセットトップボックス等）とシンク（Sink）機器（例えば、デジタルテレビやプロジェクタ等）との間で非圧縮のデジタル信号の伝送を可能とする高速インターフェイスである。ＨＤＭＩによれば、１本のケーブルで映像信号及び音声信号を高速で伝送することができる。

ところで、伝送速度の高速化に伴い、信号線間の差動信号の微小なずれによってもノイズが発生することとなる。この問題を解決するために、ケーブル等のインターフェイスにコモンモードチョークコイルを挿入することによりノイズを軽減させる伝送回路が提案されている（例えば、特許文献１参照）。
特開２００１−８５１１８号公報 特開２００４−４０４４４号公報

ＨＤＭＩ等の高速インターフェイスでは、高速化を実現するために、ＩＣ自体の構造がＥＳＤ（Electrostatic Discharge：静電気放電）に対して脆弱になってきている。このため、高速伝送系ＩＣにおけるＥＳＤ対策の要求が高まっており、ＥＳＤ対策部品としてバリスタ、ツェナーダイオード等の容量性素子が用いられている。

しかしながら、ＥＳＤ対策部品としての容量性素子を伝送線路に挿入すると、当該伝送線路を伝わる信号、特に高周波（２００ＭＨｚ以上）や高速のパルス信号が反射、減衰してしまうという問題が生じることが新たに判明した。これは、容量性素子を伝送線路に挿入した場合、容量性素子が有する容量成分により、伝送線路における容量性素子を挿入した位置での特性インピーダンスが低下して、当該位置にてインピーダンス整合されていないことに起因するものである。伝送線路にインピーダンス整合されていない部分が存在する場合、信号の高周波成分が特性インピーダンスの不整合部分で反射を起こすため、リターンロスが生じる。この結果、信号が大きく減衰してしまうこととなる。また、反射によって不要な輻射が伝送線路内に生じ、ノイズの原因となってしまうこともある。

ＨＤＭＩでは、伝送線路の特性インピーダンスの規定値（ＴＤＲ規格）が１００Ω±１５％に規定されている（High-Definition Multimedia Interface Specification Version 1.1）。

本発明の目的は、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能な信号伝送回路及びこのような信号伝送回路に使用することが可能なインダクタンス素子を提供することにある。

本発明によるインダクタンス素子は、巻芯部と巻芯部の両端に設けられた第１及び第２の鍔部とを有するドラム型コアと、第１の鍔部に形成された第１及び第２の端子電極と、第２の鍔部に形成された第３及び第４の端子電極と、巻芯部の第１の領域において一端から他端に向かって第１の方向に巻回され、一端が第１の端子電極に接続された第１のコイルと、巻芯部の第１の領域において一端から他端に向かって第１の方向と同じ方向に巻回され、一端が第２の端子電極に接続された第２のコイルと、巻芯部の第１の領域とは異なる第２の領域において一端から他端に向かって第２の方向に巻回され、一端が第３の端子電極に接続され、他端が前記第１のコイルの他端に接続された第３のコイルと、巻芯部の第２の領域において一端から他端に向かって第２の方向とは異なる方向に巻回され、一端が第４の端子電極に接続され、他端が前記第２のコイルの他端に接続された第４のコイルとを備えることを特徴とする。

このように、本発明によるインダクタンス素子は、巻回方向が互いに同一方向である第１及び第２のコイルと、巻回方向が互いに逆方向である第３及び第４のコイルを備えていることから、第１及び第３のコイルに対して並列となるよう、第３の端子電極に第１の容量性素子を接続し、第２及び第４のコイルに対して並列となるよう、第４の端子電極に第２の容量性素子を接続した場合であっても、特性インピーダンスの低下を抑制することができる。

また、本発明によるインダクタンス素子は、第３及び第４のコイルが互いに磁気結合しており、且つ、その巻回方向が互いに逆方向とされていることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第１及び第２の容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。

しかも、第１〜第４のコイルが互いに別部品ではなく、対となるコイルがそれぞれ磁気結合した１個の部品であることから、部品点数を削減することができるだけでなく、インダクタンス値を精度良くバランスさせることができ、その結果、第１及び第２の端子電極に供給される差動信号の対称性を維持することが可能となる。

本発明においては、第１のコイルと第３のコイルが連続する導体であり、第２のコイルと第４のコイルが連続する導体であっても構わないし、それぞれ別の導体であっても構わない。連続する導体を用いれば、使用する導線の本数を削減することが可能となり、また、第１のコイルと第３のコイルの中継点や、第２のコイルと第４のコイルの中継点などを設ける必要がないことから、素子のサイズを小型化することが可能となる。

一方それぞれ別の導体を用いる場合には、巻芯部の第１の領域と第２の領域との間に第５及び第６の端子電極を設け、第１のコイルの他端を第５の端子電極に接続し、第２のコイルの他端を第６の端子電極に接続することが好ましい。このような中継端子を設ければ、より多様な接続が可能となることから、回路設計の自由度を高めることが可能となる。

本発明において、第３のコイルと第４のコイルは、複数箇所にて交差していることが好ましい。第３のコイルと第４のコイルが複数箇所にて交差するよう巻芯部の第２の領域に巻回すれば、第３及び第４のコイルの一端を第２の鍔部側に引き出し、且つ、第３及び第４のコイルの他端を巻芯部の第１の領域側に引き出し易くなることから、これらコイルと端子電極などとの接続を容易に行うことが可能となる。

この場合、第３のコイルと第４のコイルとの交差回数は、第３のコイルの巻数及び第４のコイルの巻数よりも多いことが好ましく、交差回数が第３のコイルの巻数と第４のコイルの巻数の和に等しいことが特に好ましい。これらによれば、第３及び第４のコイルと端子電極などとの接続をよりいっそう容易に行うことが可能となる。

また、本発明によるインダクタンス素子は、第３のコイルと第４のコイルとの交差領域において、第３のコイルと第４のコイルとを離間させる離間手段をさらに備えることが好ましい。このような離間手段を用いれば、コイル同士の接触に起因するショート不良や断線などが生じることがなく、製品の信頼性を高めることが可能となる。

この場合、離間手段は、巻芯部の第２の領域に設けられた凹凸によって構成されていても構わないし、第３のコイルと第４のコイルとの間に設けられた絶縁体であっても構わない。離間手段を巻芯部の凹凸によって構成する場合、当該凹凸は、第３のコイルが第４のコイル上を離間しながら通過するための第１の部分と、第４のコイルが第３のコイル上を離間しながら通過するための第２の部分とを含んでいることが特に好ましい。これによれば、第３のコイルと第４のコイルの長さを等しくすることができるとともに、第３及び第４のコイルに対する巻芯部の影響を均等とすることが可能となる。これにより、第３のコイルと第４のコイルの対称性がより高くなることから、信号品質を向上させることが可能となる。

このように、本発明による信号伝送回路は、ＥＳＤ対策として容量性素子を用いた場合でも、特性インピーダンスの低下を抑制することが可能となる。しかも、信号伝送回路に挿入するインダクタンス素子は、巻回方向が互いに同一方向である第１及び第２のコイルと、巻回方向が互いに逆方向である第３及び第４のコイルが一体化された構造を有していることから、部品点数を大幅に削減することが可能となる。しかも、第３及び第４のコイルの巻回方向が互いに逆であることから、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、容量性素子による特性インピーダンスの低下をより小型なインダクタンス素子によって抑制することが可能となる。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

（信号伝送回路の第１実施形態）

まず、図１及び図２に基づいて、第１実施形態に係る信号伝送回路の構成を説明する。図１は、第１実施形態に係る信号伝送回路を示す模式図である。図２は、第１実施形態に係る信号伝送回路を示す回路図である。

図１に示されるように、デジタルテレビ１とＤＶＤプレーヤー２とは、ＨＤＭＩケーブル３にて接続されている。ＨＤＭＩケーブル３は、差動伝送方式を用いたケーブルであり、接続端子部５，６（コネクタ）を備えている。ＨＤＭＩケーブル３の接続端子部５は、ＤＶＤプレーヤー２の出力部に接続されている。ＨＤＭＩケーブル３の接続端子部６は、デジタルテレビ１の入力部に接続されている。ＤＶＤプレーヤー２から出力されたデジタル信号は、ＨＤＭＩケーブル３を通してデジタルテレビ１に高速伝送される。

デジタルテレビ１は、その入力部に信号伝送回路ＳＣ１を備えている。信号伝送回路ＳＣ１は、図２に示されるように、互いに磁気結合される第１及び第２のインダクタ１１，１２を有するコモンモードフィルタ１０と、互いに磁気結合される第３及び第４のインダクタ２１，２２を有するインダクタンス部２０とが一体化されたインダクタンス素子１００と、第１及び第２のバリスタ３１，３２と、を備えている。インダクタンス素子１００の入力端子１３，１５は、ＨＤＭＩケーブル３の接続端子部６がデジタルテレビ１の入力部に接続されることにより、信号線９１，９２を介して接続端子部６の対応する端子に接続されることとなる。

ここで、図３（ａ）及び（ｂ）を参照して、コモンモードフィルタ１０の構造及び動作について説明する。図３（ａ）及び（ｂ）は、コモンモードフィルタの動作を説明する概略図である。

コモンモードフィルタ１０は、互いに絶縁された２本の導線（コイル）１７，１８をフェライトコア１９に複数回、同方向に巻きつけた構成となっている。導線１７が第１のインダクタ１１を構成することとなり、導線１８が第２のインダクタ１２を構成することとなる。図３に示すフェライトコア１９の形状は、コモンモードフィルタ１０の動作を説明するための模式的な形状であり、本実施形態では図示したリング形状ではない。実際の具体的構造については後述する。

本実施形態において、コモンモードフィルタ１０は、信号に対して、デイファレンシャルモードで用いられる。デイファレンシャルモードでは、図３（ａ）に示されるように、信号ＳＩは、導線１７，１８に互いに逆方向の信号として入力される。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに逆方向の磁束となり、打ち消し合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）がほとんどないので、信号ＳＩは、ほとんど減衰することなく出力される。

一方、コモンモードノイズＣＮに対しては、コモンモードフィルタ１０は、コモンモードで用いられる。コモンモードでは、図３（ｂ）に示されるように、コモンモードノイズＣＮは、導線１７，１８の同方向に生じる。そのため、各導線１７，１８によってフェライトコア１９に生じる磁束Ｆ１，Ｆ２は、互いに同方向の磁束となり、強め合うように作用することとなる。従って、導線１７，１８が生み出す磁界ＭＦによって生じるインピーダンス（インダクタンス）が高くなり、コモンモードノイズＣＮはほとんど出力されない。このようにして、コモンモードフィルタ１０は、ノイズを減衰させることができる。

再び、図２を参照する。インダクタンス部２０は、上述の通り、第３及び第４のインダクタ２１，２２を有しており、第３のインダクタ２１はコモンモードフィルタ１０に含まれる第１のインダクタ１１に直列接続され、第４のインダクタ２２はコモンモードフィルタ１０に含まれる第２のインダクタ１２に直列接続されている。インダクタンス部２０は、上述したコモンモードフィルタ１０と同様、互いに絶縁された２つのインダクタ２１，２２をフェライトコアに複数回巻きつけた構成を有しており、これにより、第３及び第４のインダクタ２１，２２は互いに磁気結合している。しかしながら、インダクタンス部２０は、コモンモードフィルタ１０とは異なり、２つのインダクタを構成する２本の導線（コイル）の巻回方向が互いに逆方向とされている。このため、インダクタンス部２０は、信号に対してコモンモードとなり、コモンモードノイズに対してデイファレンシャルモードとなる。

第１のバリスタ３１は、入出力端子３３，３４を有している。第１のバリスタ３１の入力端子３３は、信号線９３を介してインダクタンス素子１００の出力端子２４に接続されている。第１のバリスタ３１の出力端子３４は、接地電位に接続されている。これにより、第１のバリスタ３１は、第１のインダクタ１１及び第３のインダクタ２１の後段に位置し、当該第１のインダクタ１１及び第３のインダクタ２１に電気的に並列接続されることとなる。また、第３のインダクタ２１は、第１のインダクタ１１と第１のバリスタ３１との間に位置することとなる。

第２のバリスタ３２は、入出力端子３５，３６を有している。第２のバリスタ３２の入力端子３５は、信号線９４を介してインダクタンス素子１００の出力端子２６に接続されている。第２のバリスタ３２の出力端子３６は、接地電位に接続されている。これにより、第２のバリスタ３２は、第２のインダクタ１２及び第４のインダクタ２２の後段に位置し、当該第２のインダクタ１２及び第４のインダクタ２２に電気的に並列接続されることとなる。また、第４のインダクタ２２は、第２のインダクタ１２と第２のバリスタ３２との間に位置することとなる。

以上のように、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０（第１及び第２のインダクタ１１，１２）を挿入すると共に、コモンモードフィルタ１０と第１及び第２のバリスタ３１，３２との間に、インダクタンス部２０を構成する第３及び第４のインダクタ２１，２２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。

また、コモンモードフィルタ１０とインダクタンス部２０とが一体化されたインダクタンス素子１００を用いていることから、信号伝送回路ＳＣ１のサイズを小型化することも可能となる。

しかも、第３及び第４のインダクタ２１，２２は互いに磁気結合しており、且つ、これらインダクタ２１，２２を構成する２本の導線の巻回方向が互いに逆方向とされていることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができる。このため、第３及び第４のインダクタ２１，２２を構成するインダクタンス部２０のサイズを小型化することが可能となる。さらに、第３及び第４のインダクタ２１，２２が互いに別部品ではなく、磁気結合した１個の部品の一部であることから、インダクタンス値を精度良くバランスさせることができ、その結果、差動信号の対称性を維持することが可能となる。

また、第１実施形態においては、第１及び第２のバリスタ３１，３２の前段にコモンモードフィルタ１０を挿入しているので、ＤＶＤプレーヤー２から出力された信号は、外来ノイズをほとんど伴うことなく、ＨＤＭＩケーブル３及び信号伝送回路ＳＣ１を通してデジタルテレビ１に入力する。

次に、インダクタンス素子１００の具体的な構成について説明する。

（インダクタンス素子の第１実施形態）

図４は、第１実施形態によるインダクタンス素子１００の構造を示す略斜視図である。また、図５（ａ）はインダクタンス素子１００の上面図であり、図５（ｂ）はインダクタンス素子１００の側面図である。

図４及び図５に示すように、本実施形態によるインダクタンス素子１００は、ドラム型コア１１０と、第１〜第４のコイル１２１〜１２４とを備えて構成されている。ドラム型コア１１０は、棒状の巻芯部１３０とその両端に設けられた第１及び第２の鍔部１４１，１４２によって構成されている。第１の鍔部１４１には、第１及び第２の端子電極１５１，１５２が形成され、第２の鍔部１４２には、第３及び第４の端子電極１５３，１５４が形成されている。実際の使用状態においては、第１及び第２の端子電極１５１，１５２は、図２に示した一対の入力端子１３，１５として用いられ、第３及び第４の端子電極１５３，１５４は、図２に示した一対の出力端子２４，２６として用いられる。ドラム型コア１１０の材料については特に限定されないが、透磁率の高い材料、例えばフェライトなどを用いることが好ましい。

第１〜第４のコイル１２１〜１２４は、銅（Ｃｕ）などの導体の周囲を絶縁体でコーティングした配線部材であり、いずれもドラム型コア１１０の巻芯部１３０に巻回されている。また、第１及び第２のコイル１２１，１２２は、それぞれ図２に示した第１及び第２のインダクタ１１，１２を構成するコイルであり、第３及び第４のコイル１２３，１２４は、それぞれ図２に示した第３及び第４のインダクタ２１，２２を構成するコイルである。

より具体的に説明すると、第１及び第２のコイル１２１，１２２は、巻芯部１３０の第１の領域１３０ａに巻回されており、第３及び第４のコイル１２３，１２４は、巻芯部１３０の第２の領域１３０ｂに巻回されている。図４及び図５に示すように、巻芯部１３０の第１の領域１３０ａは、巻芯部１３０の所定の部分からみて第１の鍔部１４１側（図１では紙面の左側）に位置する領域であり、逆に、巻芯部１３０の第２の領域１３０ｂは、上記所定の部分からみて第２の鍔部１４２側（図１では紙面の右側）に位置する領域である。

本実施形態においては、第１のコイル１２１と第３のコイル１２３が連続する１本の導体によって構成されており、第２のコイル１２２と第４のコイル１２４が連続する１本の導体によって構成されている。したがって、これら２本の導体のうち、巻芯部１３０の第１の領域１３０ａに巻回されている部分を第１及び第２のコイル１２１，１２２と呼び、巻芯部１３０の第２の領域１３０ｂに巻回されている部分を第３及び第４のコイル１２３，１２４と呼んでいるに過ぎない。しかしながら、本明細書においては、便宜上、第１〜第４のコイル１２１〜１２４に分けて説明する。

第１〜第４のコイル１２１〜１２４は、その一端１２１ａ〜１２４ａがそれぞれ第１〜第４の端子電極１５１〜１５４に接続されている。第１のコイル１２１の他端１２１ｂと第３のコイル１２３の他端１２３ｂは、第１のコイル１２１と第３のコイル１２３の境界部である。同様に、第２のコイル１２２の他端１２２ｂと第４のコイル１２４の他端１２４ｂは、第２のコイル１２２と第４のコイル１２４の境界部である。

さらに、図４に示す矢印Ａから見た場合、第１及び第２のコイル１２１，１２２は、いずれも一端１２１ａ，１２２ａから他端１２１ｂ，１２２ｂに向かって左回り（反時計回り）に巻回されている。換言すれば、第１の端子電極１５１を始点とした第１のコイル１２１の巻回方向と、第２の端子電極１５２を始点とした第２のコイル１２１の巻回方向は、互いに同一方向である。

尚、第１及び第２のコイル１２１，１２２の巻回方向については、互いに同一である限りその方向については特に限定されず、したがって、両者とも右回り（時計回り）であっても構わない。本実施形態においては、第１及び第２のコイル１２１，１２２は、巻芯部１３０に４回バイファイラ巻きされている。もちろん、本発明において第１及び第２のコイル１２１，１２２の巻数はこれに限定されず、何回であっても構わない。但し、第１及び第２のコイル１２１，１２２の対称性を保つためには、第１のコイル１２１の巻数と第２のコイル１２２の巻数については同一とする必要がある。

これに対し、図４に示す矢印Ａから見た場合、第３のコイル１２３は一端１２３ａから他端１２３ｂに向かって左回り（反時計回り）に巻回されている一方、第４のコイル１２４は一端１２４ａから他端１２４ｂに向かって右回り（時計回り）に巻回されている。換言すれば、第３の端子電極１５３を始点とした第３のコイル１２３の巻回方向と、第４の端子電極１５４を始点とした第４のコイル１２４の巻回方向は、互いに逆方向である。

尚、第３及び第４のコイル１２３，１２４の巻回方向については、互いに逆方向である限りその方向については特に限定されず、したがって上記とは逆、すなわち、第３のコイルが右回り（時計回り）であり、第４のコイルが左回り（反時計回り）であっても構わない。また、第１及び第２のコイル１２１，１２２の巻回方向と、第３又は第４のコイル１２３，１２４の巻回方向との関係についても特に限定されるものではない。

本実施形態では、第３及び第４のコイル１２３，１２４が巻芯部１３０を１周するごとに、巻芯部１３０の上面１３１において第３及び第４のコイル１２３，１２４が１回交差するとともに、巻芯部１３０の下面１３２において第３及び第４のコイル１２３，１２４が１回交差している。本実施形態においては、第３のコイル１２３の巻数及び第４のコイル１２４の巻数はいずれも４回であることから、第３のコイル１２３と第４のコイル１２４との交差回数は、合計８回となる。つまり、交差回数は、第３のコイル１２３の巻数（４回）と第４のコイル１２４の巻数（４回）の和に等しくなる。このような巻回方式によれば、第３及び第４のコイル１２３，１２４の巻き方が均等となることから、高い対称性を確保することが可能となる。

もちろん、本発明において第３及び第４のコイル１２３，１２４の巻数はこれに限定されず、何回であっても構わない。但し、第３及び第４のコイル１２３，１２４の対称性を保つためには、第３のコイル１２３の巻数と第４のコイル１２４の巻数については同一とする必要がある。尚、信号を過度に減衰させないためには、第１及び第２のコイル１２１，１２２の巻数よりも、第３及び第４のコイル１２３，１２４の巻数を十分に少なくすればよい。但し、本明細書及び図面では、便宜上、いずれのコイルも巻数を４回としている。

図６は、インダクタンス素子１００を実装する基板上の配線パターンを説明するための図である。

本実施形態によるインダクタンス素子１００は、巻回方向が互いに逆方向である第３及び第４のコイル１２３，１２４を含んでいるにもかかわらず、一対の入力端子１３，１５として用いられる２つの端子電極（第１及び第２の端子電極１５１，１５２）が同じ鍔部に形成され、且つ、一対の出力端子２４，２６として用いられる２つの端子電極（第３及び第４の端子電極１５３，１５４）が同じ鍔部に形成されていることから、図６に示すように、基板１９０上において一対の信号線９１，９２を平行に敷設することができるとともに、一対の信号線９３，９４を平行に敷設することができる。これにより、基板１９０上における配線パターンの迂回などが不要となる。このため、基板１９０上における配線パターンの占有面積が必要以上に増大することがなく、しかも、高い対称性を確保することが可能となる。これにより、装置全体の小型化と信号品質の向上を両立させることが可能となる。

しかも、本実施形態によるインダクタンス素子１００は、第１〜第４のコイルが互いに別部品ではなく、対となるコイルがそれぞれ磁気結合した１個の部品であることから、部品点数を削減することが可能となる。

以上が、第１の実施形態によるインダクタンス素子１００の具体的な構成である。

次に、図７〜図９に基づいて、第１実施形態に係る信号伝送回路ＳＣ１の変形例の構成を説明する。図７〜図９は、第１実施形態に係る信号伝送回路の変形例を示す図である。

図７に示された変形例においては、ＨＤＭＩケーブル３が信号伝送回路ＳＣ１を備えている。

図８に示された変形例においては、ＤＶＤプレーヤー２が、その出力部に信号伝送回路ＳＣ１を備えている。

図９に示された変形例においては、ＨＤＭＩケーブル３の接続端子部６（コネクタ）が、信号伝送回路ＳＣ１を備えている。なお、ＨＤＭＩケーブル３の接続端子部６が信号伝送回路ＳＣ１を備える代わりに、ＨＤＭＩケーブル３の接続端子部５（コネクタ）が、信号伝送回路ＳＣ１を備えていてもよい。

図７〜図９に示されたいずれの変形例においても、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下を抑制することができる。

（インダクタンス素子の第２実施形態）

図１０は、第２実施形態によるインダクタンス素子６０の構造を示す略斜視図である。また、図１１（ａ）はインダクタンス素子６０の主要部を示す上面図であり、図１１（ｂ）はインダクタンス素子６０の主要部を示す下面図である。さらに、図１２（ａ）は図１１（ａ）のＡ１−Ａ１線に沿った断面図であり、図１２（ｂ）は図１１（ｂ）のＢ１−Ｂ１線に沿った断面図である。本実施形態によるインダクタンス素子６０は、巻芯部１３０の第１の領域１３０ａ側の構成において第１実施形態によるインダクタンス素子１００と同一であることから、図１１（ａ），（ｂ）では同一の部分を省略して表示してある。

図１０〜図１２に示すように、本実施形態によるインダクタンス素子６０では、巻芯部１３０の第１の領域１３０ａと第２の領域１３０ｂとの間に第３の鍔部１４３が設けられており、第３の鍔部１４３には第５及び第６の端子電極１５５，１５６が設けられている。第５及び第６の端子電極１５５，１５６は中継端子として利用することによって、回路設計の自由度を高める目的で形成されている。

また、本実施形態では、第１のコイル１２１と第３のコイル１２３が１本の導体ではなく、第１及び第３のコイル１２１，１２３の他端１２１ｂ，１２３ａがいずれも第５の端子電極に接続された構成を有している。同様に、第２のコイル１２２と第４のコイル１２４も１本の導体ではなく、第２及び第４のコイル１２２，１２４の他端１２２ｂ，１２４ａがいずれも第６の端子電極に接続された構成を有している。

さらに、本実施形態では、巻芯部１３０の第２の領域１３０ｂにおいて、上面１３１に４本の溝部１３１ａ_１〜１３１ａ_４（これらをまとめて溝部１３１ａと呼ぶ）が形成され、下面１３２に４本の溝部１３２ａ_１〜１３２ａ_４（これらをまとめて溝部１３２ａと呼ぶ）が形成されている。溝部１３１ａ，１３２ａには第３のコイル１２３が収容されている。これにより、第４のコイル１２４は、上面側の交差領域Ｘ１及び下面側の交差領域Ｘ２のいずれの領域においても、第３のコイル１２３上を離間しながら通過している。その他の点については、上記実施形態によるインダクタンス素子１００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図１２（ｂ）に示すように、溝部１３１ａ，１３２ａの深さＤ１は、少なくとも第３のコイル１２３の直径Ｄ２以上に設定されている。これにより、交差領域Ｘ１，Ｘ２においては、第３のコイル１２３と第４のコイル１２４は、距離Ｄ３（＝Ｄ１−Ｄ２）だけ離間することになる。

このように、本実施形態によるインダクタンス素子６０は、巻芯部１３０の第２の領域１３０ｂに形成された溝部１３１ａ，１３２ａに第３のコイル１２３を収容することによって、交差領域Ｘ１，Ｘ２における第３のコイル１２３と第４のコイル１２４との接触を防止していることから、コイル同士の接触に起因するショート不良や断線などが生じることがなく、製品の信頼性を高めることが可能となる。尚、溝部１３１ａ，１３２ａに収容するコイルは、第３のコイル１２３に限らず、第４のコイル１２４であっても構わない。

さらに、本実施形態によるインダクタンス素子６０は、中継端子となる第５及び第６の端子電極１５５，１５６を備えていることから、多様な接続が可能となり、回路設計の自由度を高めることが可能となる。

図１３及び図１４は、インダクタンス素子６０の製造方法を説明するための工程図である。

まず、図１３に示すように、第１〜第６の端子電極１５１〜１５６が形成されたドラム型コア１１０を用意する。ドラム型コア１１０の巻芯部１３０の第２の領域１３０ｂには、上述した溝部１３１ａ，１３２ａをあらかじめ形成しておく。

次に、第１のコイル１２１と第２のコイル１２２を平行に揃えた状態で、巻芯部１３０の第１の領域１３０ａに巻回する。すなわち、いわゆるバイファイラ巻きを行う。そして、第１のコイル１２１の一端１２１ａ及び他端１２１ｂを、それぞれ第１及び第５の端子電極１５１，１５５に接続し、さらに、第２のコイル１２２の一端１２２ａ及び他端１２２ｂを、それぞれ第２及び第６の端子電極１５２，１５６に接続する。

次に、図１４に示すように、溝部１３１ａ，１３２ａに沿って第３のコイル１２２を巻芯部１３０の第２の領域に巻回する。そして、第３のコイル１２３の一端１２３ａを第３の端子電極１５３に接続し、他端１２３ｂを第５の端子電極１５５に接続する。

そして、図１０に示したように、第３のコイル１２３と交差させながら、第４のコイル１２４を巻芯部１３０の第２の領域１３０ｂに巻回する。そして、第４のコイル１２４の一端１２４ａを第４の端子電極１５４に接続し、他端１２４ｂを第６の端子電極１５６に接続すれば、本実施形態によるインダクタンス素子６０が完成する。このように、本実施形態によるインダクタンス素子６０は、第３のコイル１２３を巻芯部１３０の第２の領域１３０ｂに全て巻回した後、第４のコイル１２４を巻芯部１３０に巻回することができることから、作業効率が良く、簡単に組み立てることが可能である。

（インダクタンス素子の第３実施形態）

図１５（ａ），（ｂ）は、それぞれ第３実施形態によるインダクタンス素子７０の主要部を示す上面図及び下面図である。また、図１６（ａ）は図１５（ａ）のＡ２−Ａ２線に沿った断面図であり、図１６（ｂ）は図１５（ｂ）のＢ２−Ｂ２線に沿った断面図である。第３実施形態によるインダクタンス素子７０を斜め上方から見た斜視図については、図１０と同様である。また、本実施形態によるインダクタンス素子７０は、巻芯部１３０の第１の領域１３０ａ側の構成において第１実施形態によるインダクタンス素子１００と同一であることから、図１５（ａ），（ｂ）では同一の部分を省略して表示してある。

図１５及び図１６に示すように、本実施形態によるインダクタンス素子７０は、巻芯部１３０の第２の領域１３０ｂの上面１３１に溝部１３１ａが形成され、下面１３２に溝部１３２ａが形成されている点において、上述した第２実施形態によるインダクタンス素子６０と同様であるが、溝部１３１ａには第３のコイル１２３が収容され、溝部１３１ｂには第４のコイル１２４が収容されている点において、上記インダクタンス素子６０と相違する。その他の点については、上記インダクタンス素子６０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

このような構成により、巻芯部１３０の上面１３１側の交差領域Ｘ３においては、第４のコイル１２４が第３のコイル１２３上を離間しながら通過し、巻芯部１３０の下面１３２側の交差領域Ｘ４においては、第３のコイル１２３が第４のコイル１２４上を離間しながら通過している。このため、本実施形態では、交差領域Ｘ３，Ｘ４における第３のコイル１２３と第４のコイル１２４との接触が防止されるだけでなく、第３のコイル１２３と第４のコイル１２４の長さを等しくすることができるとともに、第３及び第４のコイル１２３，１２４に対する巻芯部１３０の影響を均等とすることが可能となる。このため、本実施形態によれば、第３のコイル１２３と第４のコイル１２４の対称性がより高くなることから、信号品質を向上させることが可能となる。

図１７は、インダクタンス素子７０の製造方法を説明するための工程図である。

まず、図１３に示したように、第１〜第６の端子電極１５１〜１５６が形成されたドラム型コア１１０を用意し、第１及び第２のコイル１２１，１２２を巻芯部１３０の第１の領域１３０ａにバイファイラ巻きする。そして、第１のコイル１２１の一端１２１ａ及び他端１２１ｂを、それぞれ第１及び第５の端子電極１５１，１５５に接続し、さらに、第２のコイル１２２の一端１２２ａ及び他端１２２ｂを、それぞれ第２及び第６の端子電極１５２，１５６に接続する。次に、図１７に示すように、第３のコイル１２３の他端１２３ｂを第５の端子電極１５５に接続し、第４のコイル１２４の他端１２４ｂを第６の端子電極１５６に接続する。

この状態から、第３の鍔部１４３に最も近い１番目の溝部１３１ａ_１に沿って第３のコイル１２３を巻芯部１３０の第２の領域１３０ｂに巻回した後、第３の鍔部１４３に最も近い１番目の溝部１３２ａ_１（図１７では裏面のため図示されない）に沿って第４のコイル１２４を巻芯部１３０の第２の領域１３０ｂに巻回する。続いて、２番目の溝部１３１ａ_２に沿って第３のコイル１２３を巻回し、さらに、２番目の溝部１３２ａ_２（図１７では裏面のため図示されない）に沿って第４のコイル１２４を巻回する。このようにして、第３のコイル１２３と第４のコイル１２４を巻芯部１３０の第２の領域１３０ｂに交互に巻き進める。そして、図１０に示すように、第３のコイル１２３の一端１２３ａを第３の端子電極１５３に接続し、さらに、第４のコイル１２４の一端１２４ａを第４の端子電極１５４に接続する。

以上により、本実施形態によるインダクタンス素子７０が完成する。尚、インダクタンス素子７０における第３及び第４のコイル１２３，１２４の巻回方法としては、上記のように交互に巻回する方法に限定されず、一方のコイル（例えば第３のコイル１２３）を巻芯部１３０の第２の領域１３０ｂに全て巻回した後、他方のコイル（例えば第４のコイル１２４）を、対応する溝部（例えば溝部１３２ｂ）にくぐらせるようにして巻芯部１３０に巻回しても構わない。

（インダクタンス素子の第４実施形態）

図１８は、第４実施形態によるインダクタンス素子８０の構造を示す略斜視図である。また、図１９（ａ），（ｂ）は、それぞれインダクタンス素子８０の主要部を示す上面図及び下面図である。さらに、図２０は、図１９（ａ）のＢ３−Ｂ３線に沿った断面図である。また、本実施形態によるインダクタンス素子８０は、巻芯部１３０の第１の領域１３０ａ側の構成において第１実施形態によるインダクタンス素子１００と同一であることから、図１９（ａ），（ｂ）では同一の部分を省略して表示してある。

図１８〜図２０に示すように、本実施形態によるインダクタンス素子８０では、巻芯部１３０の第２の領域１３０ｂの上面１３１に４つの突起部１３１ｂ_１〜１３１ｂ_４（これらをまとめて突起部１３１ｂと呼ぶ）が形成され、下面１３２に４つの突起部１３２ｂ_１〜１３２ｂ_４（これらをまとめて突起部１３２ｂと呼ぶ）が形成されている。突起部１３１ｂ，１３２ｂは、巻芯部１３０の一部であっても構わないし、巻芯部１３０に付加された別の部材であっても構わない。

巻芯部１３０の第２の領域１３０ｂの上面１３１側においては、突起部１３１ｂの上面に接するように第４のコイル１２４が巻回されており、これによって生じた巻芯部１３０の上面１３１と第４のコイル１２４の隙間をくぐるように、突起部１３１ｂを避けて第３のコイル１２３が巻回されている。逆に、巻芯部１３０の第２の領域１３０ｂの下面１３２側においては、突起部１３２ｂの上面に接するように第３のコイル１２３が巻回されており、これによって生じた巻芯部１３０の下面１３２と第３のコイル１２３の隙間をくぐるように、突起部１３２ｂを避けて第４のコイル１２４が巻回されている。その他の点については、上記実施形態によるインダクタンス素子１００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図２０に示すように、突起部１３１ｂ，１３２ｂの高さＤ４は、少なくとも第３及び第４のコイル１２３，１２４の直径Ｄ２以上に設定されている。すなわち、交差領域Ｘ５，Ｘ６においては、第３又は第４のコイル１２３，１２４と巻芯部１３０の平坦面との間には最大で距離Ｄ４の隙間が生じることから、この隙間に第３又は第４のコイル１２３，１２４をくぐらせれば、第３のコイル１２３と第４のコイル１２４とを最大で距離Ｄ５（＝Ｄ４−Ｄ２）だけ離間させることが可能となる。

このような構成により、巻芯部１３０の上面１３１側の交差領域Ｘ５においては、第４のコイル１２４が第３のコイル１２３上を離間しながら通過し、巻芯部１３０の下面１３２側の交差領域Ｘ６においては、第３のコイル１２３が第４のコイル１２４上を離間しながら通過する。このため、本実施形態においても、コイル同士の接触に起因するショート不良や断線などが生じることがなく、製品の信頼性を高めることが可能となる。

さらに、本実施形態によるインダクタンス素子８０は、第３実施形態によるインダクタンス素子７０と同様、第３のコイル１２３と第４のコイル１２４の長さを等しくすることができるとともに、第３及び第４のコイル１２３，１２４に対する巻芯部１３０の影響を均等とすることが可能となる。したがって、第３実施形態によるインダクタンス素子７０と同様、信号品質を向上させることが可能となる。

但し、突起部を用いる場合に上記の構成を採用することは必須でなく、巻芯部１３０の上面１３１及び下面１３２の両方の側において、第３のコイル１２３（又は第４のコイル１２４）を突起部１３１ｂ，１３２ｂの上面に接するように巻回しても構わない。

突起部の形状についても特に限定されるものではないが、突起部上に巻回されるコイルの脱落を防止するとともに、巻回作業の作業効率を高めるためには、図２１（ａ）に示すように、各突起部１３１ｂ，１３２ｂの上面に凹部１３１ｘを設けたり、図２１（ｂ）に示すように、各突起部１３１ｂ，１３２ｂの上面にガイド部１３１ｙを設けておくことが好ましい。

尚、第２及び第３実施形態では巻芯部１３０に溝部を設け、第４実施形態では巻芯部１３０に突起部を設けることによって、交差領域における第３及び第４のコイル１２３，１２４の接触を防止しているが、要するに、巻芯部１３０に設けた凹凸によって第３及び第４のコイル１２３，１２４を離間させることができれば、どのような形状を採用しても構わない。また、凹部であるか凸部であるかの区別はあくまで相対的である。したがって、第２及び第３実施形態において溝部が形成されていない領域を凸部であると見ることもできるし、第４実施形態において突起部が形成されていない領域を凹部であると見ることもできる。

さらに、正面図及び側面図である図２２に示すように、巻芯部１３０の断面が６角形である場合には、対向する角部１３８，１３９にそれぞれ複数のスリット１３８ａ，１３９ａを形成しておけば、第２〜第４実施形態と同様の効果を得ることができる。つまり、上面図である図２３に示すように、スリット１３８ａに沿って第３のコイル１２３を巻回するとともに、これらスリット１３８ａを跨ぐように第４のコイル１２４を巻回すれば、２つのコイルを離間させることが可能となる。図２３に示す面の反対側についても同様に、スリット１３９ａに沿って第４のコイル１２４を巻回するとともに、これらスリット１３９ａを跨ぐように第３のコイル１２３を巻回すればよい。

（インダクタンス素子の第５実施形態）

図２４は、第５実施形態によるインダクタンス素子９０の構造を示す略斜視図である。

図２４に示すように、本実施形態によるインダクタンス素子９０では、巻芯部１３０の第２の領域１３０ｂの上面１３１側に、第３のコイル１２３と第４のコイル１２４との間に設けられた絶縁フィルム１３１ｃが追加され、巻芯部１３０の下面１３２側に、第３のコイル１２３と第４のコイル１２４との間に設けられた絶縁フィルム１３２ｃが追加されている。その他の点については、第１実施形態によるインダクタンス素子１００と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態によるインダクタンス素子９０は、巻芯部１３０に設けられた凹凸によって第３及び第４のコイル１２３，１２４を離間させるのではなく、絶縁フィルム１３１ｃ，１３２ｃによってこれらを離間させている。このような方法によっても、コイル同士の接触に起因するショート不良や断線などを防止することができることから、製品の信頼性を高めることが可能となる。絶縁フィルム１３１ｃ，１３２ｃの材料については特に限定されないが、薄くて破れにくい材料を選択することが好ましい。

図２５及び図２６は、インダクタンス素子９０の製造方法を説明するための工程図である。

まず、図２５に示すように、第１〜第６の端子電極１５１〜１５６が形成されたドラム型コア１１０を用意し、第１及び第２のコイル１２１，１２２を巻芯部１３０の第１の領域１３０ａにバイファイラ巻きする。そして、第１のコイル１２１の一端１２１ａ及び他端１２１ｂを、それぞれ第１及び第５の端子電極１５１，１５５に接続し、さらに、第２のコイル１２２の一端１２２ａ及び他端１２２ｂを、それぞれ第２及び第６の端子電極１５２，１５６に接続する。

次に、図２５に示すように、第３のコイル１２３を巻芯部１３０の第２の領域１３０ｂに巻回し、その一端１２３ａを第３の端子電極１５３に接続し、他端１２３ｂを第５の端子電極１５５に接続する。その後、図２６に示すように、巻芯部１３０の上面１３１に位置する第３のコイル１２３を絶縁フィルム１３１ｃで被う。同様に、巻芯部１３０の下面１３２に位置する第３のコイル１２３についても、絶縁フィルム１３２ｃで被う。

そして、図２４に示したように、絶縁フィルム１３１ｃ，１３２ｃの上から第４のコイル１２４を巻芯部１３０に巻回し、その一端１２４ａを第４の端子電極１５４に接続し、他端１２４ｂを第６の端子電極１５６に接続すれば、本実施形態によるインダクタンス素子９０が完成する。このように、本実施形態によるインダクタンス素子９０は、第３のコイル１２３を巻芯部１３０の第２の領域１３０ｂに全て巻回した後、第４のコイル１２４を巻芯部１３０に巻回することができることから、作業効率が良く、簡単に組み立てることが可能である。

以上、インダクタンス素子に関するいくつかの実施形態について説明したが、いずれの実施形態によるインダクタンス素子も、第１及び第２のコイル１２１，１２２によって構成されるコモンモードフィルタ１０と、第３及び第４のコイル１２３，１２４によって構成されるインダクタンス部２０とが一体化されていることから、信号伝送回路に用いる部品の点数を削減することが可能となる。

しかも、第３及び第４のコイル１２３，１２４が互いに磁気結合しており、且つ、巻回方向が互いに逆方向とされていることから、磁気結合していない場合と比べ、より少ない巻数にて十分なインダクタンス値を確保することができ、インダクタンス素子のサイズを小型化することが可能となる。しかも、各実施形態によるインダクタンス素子は、いずれもインダクタンス値を精度良くバランスさせることができ、差動信号の対称性を維持することが可能となる。このため、各実施形態によるインダクタンス素子を用いれば、装置全体の小型化と信号品質の向上を同時に達成することが可能となる。

（信号伝送回路の第２実施形態）

次に、図２７に基づいて、第２実施形態に係る信号伝送回路の構成を説明する。図２７は、第２実施形態に係る信号伝送回路を示す回路図である。

デジタルテレビ１は、第１実施形態と同じく、その入力部に信号伝送回路ＳＣ２を備えている。信号伝送回路ＳＣ２は、図２７に示されるように、コモンモードフィルタ１０及びインダクタンス部２０が一体化されたインダクタンス素子１００と、第１及び第２のバリスタ３１，３２と、第５及び第６のインダクタ４１，４２と、を備えている。

第５のインダクタ４１は、入出力端子４３，４４を有している。第５のインダクタ４１の入力端子４３は、第３のインダクタ２１の出力端子２４に接続されており、第１のインダクタ１１及び第３のインダクタ２１に電気的に直列に接続されている。これにより、第５のインダクタ４１は、第１のバリスタ３１の後段に位置することとなる。

第６のインダクタ４２は、入出力端子４５，４６を有している。第６のインダクタ４２の入力端子４５は、第４のインダクタ２２の出力端子２６に接続されており、第２のインダクタ１２及び第４のインダクタ２２に電気的に直列に接続されている。これにより、第５のインダクタ４２は、第２のバリスタ３２の後段に位置することとなる。

以上のように、第２実施形態においては、第１及び第２のバリスタ３１，３２の後段に第５及び第６のインダクタ４１，４２をそれぞれ挿入しているので、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。

信号伝送回路ＳＣ２は、図７〜図９に示されるように、ＨＤＭＩケーブル３、ＤＶＤプレーヤー２あるいは接続端子部５，６（コネクタ）に備えられていてもよい。この場合でも、第１及び第２のバリスタ３１，３２による特性インピーダンスの低下をより一層抑制することができる。

続いて、信号伝送回路の第１及び第２実施形態によって、第１及び第２のバリスタによる特性インピーダンスの低下を抑制できることを、具体的に示す。ここでは、信号伝送回路の特性インピーダンスをＴＤＲ（Time Domain Reflectometry）法を測定する。ＴＤＲ法とは、伝送線路にステップパルスを送出し、の特性インピーダンスの不連続箇所にて反射されたパルスを測定することにより、伝送線路の特性インピーダンスを計測する測定法である。

まず、図２８に基づいて、ＴＤＲ法による測定環境を説明する。図２８に示される各測定環境では、高速オシロスコープ５０とレシーバＩＣ５２とが、伝送路５４を介して接続されている。伝送路５４は、同軸ケーブル５６と信号伝送回路５８とを有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を有している。高速オシロスコープ５０は、ＴＤＲモジュール５１を通して同軸ケーブル５６と接続され、同軸ケーブル５６の他端は信号伝送回路５８と接続される。信号伝送回路５８の他端にはレシーバＩＣ５２が接続される。

高速オシロスコープ５０としては、アジレント・テクノロジー社（Agilent Technologies, Inc.）製のＡｇｉｌｅｎｔ８６１００広帯域オシロスコープを用いる。ＴＤＲモジュール５１としては、アジレント・テクノロジー社製の５４７５４差動ＴＤＲプラグイン・モジュールを用いる。レシーバＩＣ５２は、電源がオフのときに無限大の入力インピーダンスを有し、高速オシロスコープ５０からの信号を１００％反射させる。同軸ケーブル５６は、２本の差動信号線からなり、それぞれ５０Ωの特性インピーダンスを有する。このため、同軸ケーブル５６全体の特性インピーダンスは１００Ωとなる。

次に、図２８及び図２９に基づいて、ＴＤＲ法による測定方法について説明する。まず、高速オシロスコープ５０が入射電圧ステップＥｉを発生させ、この入射電圧ステップＥｉを伝送路５４に出力する。伝送路５４上で特性インピーダンスの不連続点が存在しない場合には、入射電圧ステップＥｉがレシーバＩＣ５２でそのまま反射され、高速オシロスコープ５０には、図２９（ａ）に示すように、入射電圧ステップＥｉのみが表示される。一方、伝送路５４の特性インピーダンスに不連続箇所が存在する場合には、その不連続箇所で入射電圧ステップの一部が反射される。この場合、高速オシロスコープ５０には、図２９（ｂ）に示すように、反射波Ｅｒが入射電圧ステップＥｉに代数的に追加されて表示される。この結果より、特性インピーダンスの不連続箇所の位置と特性インピーダンスの値を求めることができる。すなわち、反射波Ｅｒが測定されるまでの時間Ｔにより特性インピーダンスの不連続箇所の位置を求めることができると共に、反射波Ｅｒの値により不連続箇所での特性インピーダンスを求めることができる。

コモンモードフィルタとしては、ＡＣＭ２０１２Ｄ−９００（ＴＤＫ株式会社製）を用いた。ＡＣＭ２０１２Ｄ−９００の特性インピーダンスは、１００Ωである。ＡＣＭ２０１２Ｄ−９００のカットオフ周波数は、３．５ＧＨｚである。第１及び第２のバリスタには、ＡＶＲ１６１Ａ１Ｒ１（ＴＤＫ株式会社製）を用いた。ＡＶＲ１６１Ａ１Ｒ１の静電容量は、１．１ｐＦである。第３〜第６のインダクタには、ＭＬＫ１００５シリーズ（ＴＤＫ株式会社製）を用いた。

測定結果を図３０〜図３２に示す。

図３０を参照する。特性Ｉ１は、信号伝送回路５８が、第１及び第２のバリスタを備え、コモンモードフィルタ及び第３〜第６のインダクタを備えていない場合の測定結果である。特性Ｉ１から分かるように、第１及び第２のバリスタの影響を受けて特性インピーダンスが低下し、インピーダンス不整合が生じている。

特性Ｉ２は、信号伝送回路５８が、第１及び第２のバリスタとコモンモードフィルタとを備え、第３〜第６のインダクタを備えていない場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを２３ｐｓに設定した。

特性Ｉ２から分かるように、信号伝送回路５８の特性インピーダンスが１００Ω±１５％の範囲内にあるものの、依然として第１及び第２のバリスタの影響を受けて特性インピーダンスが低下している。

特性Ｉ３〜Ｉ５は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３及び第４のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第１実施形態に係る信号伝送回路ＳＣ１と同じ構成である場合の測定結果である。特性Ｉ３は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ４は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ５は、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを２０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。

特性Ｉ３〜Ｉ５から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下が抑制されている。

特性Ｉ５から分かるように、第３及び第４のインダクタのインダクタンス値を２．２ｎＨとした場合、第１及び第２のバリスタの位置にて特性インピーダンスが低下しているものの、他の箇所にて特性インピーダンスが高くなってしまう。このように特性インピーダンスが高くなる箇所が生じるのは、第３及び第４のインダクタのインダクタンス値に起因するものと考えられる。したがって、第３及び第４のインダクタのインダクタンス値は１〜２ｎＨであることが好ましい。

次に、図３１を参照する。特性Ｉ６及び特性Ｉ７は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ６は、第３〜第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。特性Ｉ７は、第３及び第４のインダクタのインダクタンス値を１．０ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。

特性Ｉ６から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。

次に、図３２を参照する。特性Ｉ８〜Ｉ１０は、信号伝送回路５８が第１及び第２のバリスタとコモンモードフィルタと第３〜第６のインダクタとを備える場合、すなわち信号伝送回路５８が上述した第２実施形態に係る信号伝送回路ＳＣ２と同じ構成である場合の測定結果である。特性Ｉ８は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタのインダクタンス値を１．０ｎＨとした場合の測定結果である。た場合の測定結果である。特性Ｉ９は、第３〜第６のインダクタのインダクタンス値を１．５ｎＨとした場合の測定結果である。特性Ｉ１０は、第３及び第４のインダクタのインダクタンス値を１．５ｎＨとし、第５及び第６のインダクタをバイパスさせた場合の測定結果である。信号伝送回路５８を構成するにあたり、コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、すなわちコモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、すなわち第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との間の時間的な長さを０ｐｓに設定した。同じく、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔、すなわち第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との間の時間的な長さを０ｐｓに設定した。

特性Ｉ８及びＩ９から分かるように、第１及び第２のバリスタの影響による特性インピーダンスの低下がより一層抑制されている。

以上のことから、第１及び第２実施形態による信号伝送回路の有用性が確認された。

上述した測定結果から分かるように、第３〜第６のインダクタのインダクタンス値は、１０ｎＨより小さいことが好ましく、１〜２ｎＨであることがより好ましい。これは、上述したように、第３〜第６のインダクタのインダクタンス値に起因して特性インピーダンスが高くなる箇所が生じてしまい、インピーダンス整合が不十分となるためである。

コモンモードフィルタの出力端子と第３及び第４のインダクタの入力端子との伝送線路上での間隔、第３及び第４のインダクタの出力端子と第１及び第２のバリスタの入力端子との伝送線路上での間隔、及び、第１及び第２のバリスタの入力端子と第５及び第６のインダクタの入力端子との伝送線路上での間隔は、短いほど好ましい。これは、各端子間の伝送線路（例えば、基板の導体パターン）がインダクタンス成分及び容量成分を有することとなり、これらのインダクタンス成分及び容量成分がインピーダンス整合を妨げる要因となるためである。

なお、コモンモードフィルタをノイズフィルタとして用いる場合、信号線間にコンデンサを接続する場合がある（例えば、特許文献２参照）。しかしながら、信号伝送回路の第１及び第２実施形態において信号線間にコンデンサを接続した場合、不要な容量成分が生じることとなり、インピーダンス整合が図れなくなってしまう。したがって、信号伝送回路の第１及び第２実施形態においては、信号線間を接続するコンデンサを備えていない。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしもこれらの実施形態に限定されるものではない。例えば、信号伝送回路ＳＣ１，ＳＣ２は、上述した位置に限らず、ＤＶＤプレーヤー２からの出力後、デジタルテレビ１の最初の回路の前に入っていればよい。ＤＶＤプレーヤー２は、パーソナルコンピュータや、セットトップボックス等の他のソース機器でもよい。ＨＤＭＩケーブル３は、ＤＶＩ、ＵＳＢ、ＩＥＥＥ等の規格に対応するケーブルでもよい。デジタルテレビ１は、ＬＣＤモニタやプロジェクタ等の他のシンク機器でもよい。

信号伝送回路の第１及び第２実施形態においては第１及び第２の容量性素子としてバリスタを用いたが、第１及び第２の容量性素子としてツェナーダイオード等の容量性素子を用いてもよい。

また、第２〜第４実施形態によるインダクタンス素子６０，７０，８０では、巻芯部１３０に設けられた溝部や突起部によって、コイル同士の接触を防止しているが、巻芯部に設けられた凹凸によってコイル同士の接触が防止可能である限り、他の形状を用いることも可能である。

さらに、第５実施形態によるインダクタンス素子９０では、絶縁フィルム１３１ｃ，１３２ｃを用いてコイル同士の接触を防止しているが、コイル間に介在させる部材としては、絶縁体であればフィルム部材に限定されるものではない。したがって、例えば、一方のコイルを巻回した後に紫外線硬化性樹脂などを塗布し、これを硬化させた後に、他方のコイルを巻回することによってコイル同士の接触を防止することも可能である。

尚、第１〜第５実施形態として説明したインダクタンス素子１００，６０，７０，８０，９０の適用範囲は、上述した信号伝送回路ＳＣ１，ＳＣ２に限定されるものではなく、他の用途にも使用することができる。

第１実施形態に係る信号伝送回路を示す模式図である。 第１実施形態に係る信号伝送回路を示す回路図である。 コモンモードフィルタの動作を説明する模式図である。 第１実施形態によるインダクタンス素子１００の構造を示す略斜視図である。 （ａ）はインダクタンス素子１００の上面図であり、（ｂ）はインダクタンス素子１００の側面図である。 インダクタンス素子１００を実装する基板上の配線パターンを説明するための図である。 第１実施形態に係る信号伝送回路の変形例を示す模式図である。 第１実施形態に係る信号伝送回路の変形例を示す模式図である。 第１実施形態に係る信号伝送回路の変形例を示す模式図である。 第２及び第３実施形態によるインダクタンス素子６０，７０の構造を示す略斜視図である。 （ａ）はインダクタンス素子６０の主要部を示す上面図であり、（ｂ）はインダクタンス素子６０の主要部を示す下面図である。 （ａ）は図１１（ａ）のＡ１−Ａ１線に沿った断面図であり、（ｂ）は図１１（ｂ）のＢ１−Ｂ１線に沿った断面図である。 インダクタンス素子６０の製造方法を説明するための工程図である。 インダクタンス素子６０の製造方法を説明するための工程図である。 （ａ）は第３実施形態によるインダクタンス素子７０の主要部を示す上面図であり、（ｂ）は第３実施形態によるインダクタンス素子７０の主要部を示す下面図である。 （ａ）は図１５（ａ）のＡ２−Ａ２線に沿った断面図であり、（ｂ）は図１５（ｂ）のＢ２−Ｂ２線に沿った断面図である。 インダクタンス素子７０の製造方法を説明するための工程図である。 第４実施形態によるインダクタンス素子８０の構造を示す略斜視図である。 （ａ）は第４実施形態によるインダクタンス素子８０の主要部を示す上面図であり、（ｂ）は第４実施形態によるインダクタンス素子８０の主要部を示す下面図である。 図１９（ａ）のＢ３−Ｂ３線に沿った断面図である。 突起部１３１ｂ，１３２ｂの変形例を示す略斜視図である。 巻芯部１３０の変形例を示す正面図及び側面図である。 変形例による巻芯部１３０にコイルを巻回した状態を示す上面図である。 第５実施形態によるインダクタンス素子９０の構造を示す略斜視図である。 インダクタンス素子９０の製造方法を説明するための工程図である。 インダクタンス素子９０の製造方法を説明するための工程図である。 第２実施形態に係る信号伝送回路を示す回路図である。 ＴＤＲ法による測定環境を説明するための図である。 ＴＤＲ法による測定方法を説明するための図である。 ＴＤＲ法による測定結果を示す線図である。 ＴＤＲ法による測定結果を示す線図である。 ＴＤＲ法による測定結果を示す線図である。

符号の説明

１…デジタルテレビ、２…ＤＶＤプレーヤー、３…ＨＤＭＩケーブル、５，６…接続端子部、１０…コモンモードフィルタ、１１…第１のインダクタ、１２…第２のインダクタ、２１…第３のインダクタ、２２…第４のインダクタ、３１…第１のバリスタ、３２…第２のバリスタ、４１…第５のインダクタ、４２…第６のインダクタ、ＳＣ１，ＳＣ２…信号伝送回路、２０…インダクタンス部、６０，７０，８０，９０，１００…インダクタンス素子、９１〜９４…信号線、１１０…ドラム型コア、１２１…第１のコイル、１２１ａ…第１のコイルの一端、１２１ｂ…第１のコイルの他端、１２２…第２のコイル、１２２ａ…第２のコイルの一端、１２２ｂ…第２のコイルの他端、１２３…第３のコイル、１２３ａ…第３のコイルの一端、１２３ｂ…第３のコイルの他端、１２４…第４のコイル、１２４ａ…第２のコイルの一端、１２４ｂ…第４のコイルの他端、１３０…巻芯部、１３０ａ…巻芯部の第１の領域、１３０ｂ…巻芯部の第２の領域、１３１…巻芯部の上面、１３２…巻芯部の下面、１３１ａ，１３２ａ…溝部、１３１ｂ，１３２ｂ…突起部、１３１ｃ，１３２ｃ…絶縁フィルム、１３１ｘ…凹部、１３１ｙ…ガイド部、１３８，１３９…角部、１３８ａ，１３９ａ…スリット、１４１…第１の鍔部、１４２…第２の鍔部、１４３…第３の鍔部、１５１…第１の端子電極、１５２…第２の端子電極、１５３…第３の端子電極、１５４…第４の端子電極、１５５…第５の端子電極、１５６…第６の端子電極、１９０…基板

Claims (11)

1. 巻芯部と前記巻芯部の両端に設けられた第１及び第２の鍔部とを有するドラム型コアと、
   前記第１の鍔部に形成された第１及び第２の端子電極と、
   前記第２の鍔部に形成された第３及び第４の端子電極と、
   前記巻芯部の第１の領域において一端から他端に向かって第１の方向に巻回され、前記一端が前記第１の端子電極に接続された第１のコイルと、
   前記巻芯部の前記第１の領域において一端から他端に向かって前記第１の方向と同じ方向に巻回され、前記一端が前記第２の端子電極に接続された第２のコイルと、
   前記巻芯部の前記第１の領域とは異なる第２の領域において一端から他端に向かって第２の方向に巻回され、前記一端が前記第３の端子電極に接続され、前記他端が前記第１のコイルの前記他端に接続された第３のコイルと、
   前記巻芯部の前記第２の領域において一端から他端に向かって前記第２の方向とは異なる方向に巻回され、前記一端が前記第４の端子電極に接続され、前記他端が前記第２のコイルの前記他端に接続された第４のコイルとを備えることを特徴とするインダクタンス素子。
2. 前記第１のコイルと前記第３のコイルが連続する導体であり、前記第２のコイルと前記第４のコイルが連続する導体であることを特徴とする請求項１に記載のインダクタンス素子。
3. 前記巻芯部の前記第１の領域と前記第２の領域との間に設けられた第５及び第６の端子電極をさらに備え、前記第１のコイルの前記他端が前記第５の端子電極に接続され、前記第２のコイルの前記他端が前記第６の端子電極に接続されていることを請求項１に記載のインダクタンス素子。
4. 前記第３のコイルと前記第４のコイルが複数箇所にて交差していることを特徴とする請求項１乃至３のいずれか一項に記載のインダクタンス素子。
5. 前記第３のコイルと前記第４のコイルとの交差回数が前記第３のコイルの巻数及び前記第４のコイルの巻数よりも多いことを特徴とする請求項４に記載のインダクタンス素子。
6. 前記交差回数が前記第３のコイルの巻数と前記第４のコイルの巻数の和に等しいことを特徴とする請求項５に記載のインダクタンス素子。
7. 前記第３のコイルと前記第４のコイルとの交差領域において前記第３のコイルと前記第４のコイルとを離間させる離間手段をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載のインダクタンス素子。
8. 前記離間手段は、前記巻芯部の前記第２の領域に設けられた凹凸によって構成されていることを特徴とする請求項７に記載のインダクタンス素子。
9. 前記凹凸は、前記第３のコイルが前記第４のコイル上を離間しながら通過するための第１の部分と、前記第４のコイルが前記第３のコイル上を離間しながら通過するための第２の部分とを含んでいることを特徴とする請求項８に記載のインダクタンス素子。
10. 前記離間手段は、前記第３のコイルと前記第４のコイルとの間に設けられた絶縁体であることを特徴とする請求項７に記載のインダクタンス素子。
11. 請求項１乃至１０のいずれか一項に記載のインダクタンス素子と、前記第１及び第３のコイルに対して並列となるよう、前記インダクタンス素子の前記第３の端子電極に接続された第１の容量性素子と、前記第２及び第４のコイルに対して並列となるよう、前記インダクタンス素子の前記第４の端子電極に接続された第２の容量性素子とを備えることを特徴とする信号伝送回路。

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