JP4007135B2 - ジッタ低減回路および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ジッタを含むクロックを入力信号とし、そのクロックからジッタを低減した出力信号が得られるようにしたジッタ低減回路に関するものである。
【０００２】
【従来の技術】
高速データ通信に用いられる通信機器の機器内部のデータ送受信回路およびデータ処理回路において、基準クロックが使用されている。
しかし、基準クロック発生回路の精度、送受信部分および基準クロックの経路上での雑音（ノイズ）の混入などに起因して、その基準クロックに時間軸方向の雑音であるジッタが生じる。このジッタにより、データのエラーなどが発生するため、ジッタが極力発生しない高精度な基準クロックが必要とされる。
【０００３】
このように、基準クロックがジッタを含む場合に、そのジッタを低減するジッタ低減回路が知られている。
このジッタ低減回路としては、例えば図１０に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３とから構成される位相同期回路が知られている。
【０００４】
このような構成からなるジッタ低減回路では、位相比較器１が、入力される基準クロックと電圧制御水晶発振器３の出力信号の位相差を検出し、その検出した位相差に応じた位相差信号を出力する。低域通過フィルタ２は、その位相差信号を積分する。電圧制御水晶発振器３は、低域通過フィルタ２の出力に応じて発振周波数が変化する。
【０００５】
このような動作により、電圧制御水晶発振器３の発振出力信号の位相と、入力基準クロックの位相とが同期し、その位相の同期時には、電圧制御水晶発振器３の発振周波数Ｆvcxoと入力基準クロックの周波数Ｆinが等しくなり、Ｆvcxo＝Ｆinとなる。
従って、図１０に示す従来のジッタ低減回路では、入力される基準クロックの周波数が高くなればなるほど、電圧制御水晶発振器３の発振周波数を高くしなければならない。
【０００６】
一方、従来の他のジッタ低減回路として、従来のＰＬＬ回路において、電圧制御発振器の入力側に位相比較器によって制御されるスイッチを介して定電流源を接続したものが知られている（特許文献１参照）。
【０００７】
【特許文献１】
特開２０００−１８３７３２号公報（図１）
【０００８】
【発明が解決しようとする課題】
ところで、上記のように、図１０に示す従来のジッタ低減回路では、入力される基準クロックの周波数が高くなればなるほど、電圧制御水晶発振器の発振周波数を高くしなければならない。この点については、特許文献１に記載のジッタ低減回路についても同様である。
【０００９】
しかし、電圧制御水晶発振器の発振周波数を決定する水晶振動子（ＡＴ振動子）は、一般に１５０〔ＭＨｚ〕程度までしか実用化されておらず、その周波数以上の高周波化は、技術的にも困難であり、コスト（制作費用）も増大するという不都合がある。
そこで、本発明の目的は、入力信号の周波数が高い場合でも、高精度であるが発振周波数が低い電圧制御水晶発振器を使用できるようにし、制作費用の低減化などを図るようにしたジッタ低減回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項１０に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１２】
請求項２に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する分周器とを備え、前記分周器の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１３】
請求項３に記載の発明は、入力信号を分周する分周器と、前記分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている
【００１４】
請求項４に記載の発明は、入力信号を分周する第１の分周器と、前記第１の分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する第２の分周器とを備え、前記第２の分周器の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１５】
請求項５に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１６】
請求項６に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する分周器とを備え、前記分周器の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１７】
請求項７に記載の発明は、入力信号を分周する分周器と、前記分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
請求項８に記載の発明は、入力信号を分周する第１の分周器と、前記第１の分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する第２の分周器とを備え、前記第２の分周器の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１８】
請求項９に記載の発明は、請求項１〜８うちの何れかに記載のジッタ低減回路において、前記論理合成回路は、前記第１スイッチング素子および前記第２スイッチング素子がそれぞれ複数並列接続され、前記第１スイッチング素子および前記第２スイッチング素子は、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して交互に導通するように構成したことを特徴とするものである。
【００１９】
請求項１０に記載の発明は、請求項９に記載のジッタ低減回路において、前記第１スイッチング素子は、電源端子と出力端子との間に直列に接続される第１および第２のＰＭＯＳトランジスタと、前記両ＰＭＯＳトランジスタのうちのいずれか一方のゲートに入力されるいずれか１つの多相クロックを反転するともに、その反転のタイミングを前記所定時間だけ遅延させて他方のゲートに出力する第１インバータとを備え、前記第２スイッチング素子は、接地端子と出力端子との間に直列に接続される第１および第２のＮＭＯＳトランジスタと、前記両ＮＭＯＳトランジスタのうちのいずれか一方のゲートに入力されるいずれか１つの多相クロックを反転するとともに、その反転のタイミングを前記所定時間だけ遅延させて他方のゲートに出力する第２インバータとを備えていることを特徴とするものである。
【００２０】
このような構成からなる本発明のジッタ低減回路によれば、入力信号の周波数が高い場合でも、高精度であるが発振周波数の低い電圧制御水晶発振器を使用できるので、設計・制作する際の技術的な困難性を回避することができ、かつ制作費用の低減化が実現できる。
【００２１】
また、周波数逓倍回路として、遅延同期回路方式（ＤＬＬ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐｓ）方式）のＮ逓倍回路を使用する場合には、電圧制御水晶発振回路の低雑音な特性を劣化させることなく逓倍できるので、ジッタ低減回路として要求される高精度な出力が得られる。
【００２５】
【発明の実施の形態】
［１］第１実施形態
以下、本発明のジッタ低減回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係るジッタ低減回路は、図１に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４とを備え、周波数逓倍回路４の出力信号を取り出すとともに、周波数逓倍回路４の出力信号を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００２６】
位相比較器１は、入力信号である基準クロックと周波数逓倍回路４からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどが使用される。
【００２７】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍（Ｎ倍）する回路であり、例えば、図２に示すような遅延同期回路方式（ＤＬＬ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐｓ）方式）のＮ逓倍回路が使用される。
次に、このような構成からなる第１実施形態に係るジッタ低減回路の動作例について説明する。
【００２８】
位相比較器１では、入力される基準クロックと周波数逓倍回路４からの出力信号の位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍されたのち、位相比較器１の入力側に帰還される。
【００２９】
この結果、入力される基準クロックの位相と、周波数逓倍回路４の出力信号の位相とが一致するように動作する。そして、その位相の同期時には、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数（逓倍値）をＮとすれば、Ｆvcxo＝Ｆin／Ｎとなる。
このため、基準クロックのジッタを低減化できる上に、電圧制御水晶発振器３として必要な発振周波数を従来の１／Ｎにすることができる。
【００３０】
次に、図１に示す周波数逓倍回路４の具体例として、ＤＬＬ方式のＮ逓倍回路の構成について、図２を参照して説明する。
このＮ逓倍回路は、図２に示すように、位相比較器１１と、低域通過フィルタ１２と、複数の遅延素子からなる遅延回路１３と、多相クロック論理合成回路１４とを備え、遅延回路１３の最終段の遅延素子からの出力信号を位相比較器１１の入力側に帰還するようになっている。
【００３１】
なお、以下の例では、Ｎ逓倍回路の逓倍数Ｎが、Ｎ＝５の場合について説明する。
位相比較器１１は、入力信号として図１に示す電圧制御水晶発振器３の出力信号が入力されるようになっており、その入力信号と遅延回路１３の最終段の遅延素子からの出力信号との位相を比較し、その位相差に応じた誤差信号を出力するものである。
【００３２】
低域通過フィルタ１２は、コンデンサＣ１などからなり、そのコンデンサＣ１は位相比較器１１から出力される誤差信号に応じて電荷が充電または放電されるようになっている。
遅延回路１３は、例えば図３に示すように、差動型の遅延素子（ディレイセル）Ｄ１〜Ｄ１０からなり、これらの遅延素子Ｄ１〜Ｄ１０は直列に接続されている。初段の遅延素子Ｄ１には、電圧制御水晶発振器３の出力が入力されるようになっている。遅延素子Ｄ１〜Ｄ１０には、コンデンサＣ１の蓄積電荷（充放電電圧Ｖｃ）が供給され、これにより遅延素子Ｄ１〜Ｄ１０の各遅延時間が制御できるようになっている。
【００３３】
また、遅延素子Ｄ１〜Ｄ１０の各非反転出力端子からは、出力位相が２π／１０ずつ遅れ、かつ反転しているクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・を取り出し、この取り出したクロックを多相クロック論理合成回路１４に供給するようになっている。さらに、最終段の遅延素子Ｄ１０のクロックは、位相比較器１１の入力側に帰還するようになっている。
【００３４】
多相クロック論理合成回路１４は、遅延回路１０からのクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・に基づいて、電圧制御水晶発振器３の出力の周波数Ｆvcxoが５逓倍された逓倍信号を直接生成する回路である。
次に、このような構成からなるＤＬＬ方式のＮ逓倍回路の動作例について説明する。
【００３５】
位相比較器１１では、電圧制御水晶発振器３の出力信号と、遅延回路１３の最終段の遅延素子Ｄ１０からの出力信号との位相を比較し、その位相差に応じた誤差信号を出力させる。その誤差信号に従って、コンデンサＣ１は充電または放電が行われる。
遅延回路１３では、電圧制御水晶発振器３の出力信号が、遅延素子Ｄ１〜Ｄ１０により順次遅延され、終段の遅延素子Ｄ１０の出力信号が位相比較器１１の入力側に帰還される。また、コンデンサＣ１の充放電電圧Ｖｃにより遅延素子Ｄ１〜Ｄ１０の各遅延時間が制御される。
【００３６】
また、遅延素子Ｄ１〜Ｄ１０の各非反転出力端子からは、出力位相が２π／１０ずつ遅れ、かつ反転しているクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・を取り出し、この取り出したクロックを多相クロック論理合成回路１４に供給するようになっている。さらに、最終段の遅延素子Ｄ１０のクロックは、位相比較器１１の入力側に帰還するようになっている。
【００３７】
多相クロック論理合成回路１４では、遅延回路１３からのクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・に基づいて、電圧制御水晶発振器３の出力の周波数Ｆvcxoが５逓倍された逓倍信号（逓倍クロック）が直接生成されて出力される。この点については、後述する。
以上述べたように、ＤＬＬ方式のＮ逓倍回路によれば、原理的に入力クロックのジッタ特性がそのまま出力に反映されるので、電圧制御水晶発振器３の高精度な出力を損なうことなくＮ逓倍した出力が得られる。
【００３８】
次に、多相クロック論理合成回路１４の具体例について、図４を参照して説明する。
この多相クロック論理合成回路１４は、図４に示すように、並列に設けられた５個の回路ブロック２１〜２５から構成され、各回路ブロック２１〜２５の各出力端子２６〜３０が共通の出力ライン４１に接続され、かつその出力ライン４１がインバータ４２を介して出力端子４３に接続されている。なお、出力端子２６〜３０には、寄生容量Ｃ１０が存在している。
【００３９】
さらに詳述すると、回路ブロック２１は、電源端子ＶＤと出力端子２６の間に直列接続されたＰＭＯＳトランジスＰ１、Ｐ１’と、出力端子２６と接地端子との間に直列接続されたＮＭＯＳトランジスＮ１、Ｎ１’とを備えている。また、入力端子５１が、ＰＭＯＳトランジスタＰ１のゲートに直接接続されるとともに、インバータ３１を介してＰＭＯＳトランジスタＰ１’のゲートに接続されている。さらに、入力端子５２が、ＮＭＯＳトランジスタＮ１のゲートに直接接続されるとともに、インバータ３２を介してＰＭＯＳトランジスタＮ１’のゲートに接続されている。
【００４０】
ここで、ＰＭＯＳトランジスタＰ１のゲートには、遅延回路１３からのクロックＣｋ１Ｂが入力され、ＰＭＯＳトランジスタＰ１’のゲートには、そのクロックＣｋ１Ｂをインバータ３１で反転させたクロックＣｋ１’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ１のゲートには、遅延回路１３からのクロックＣｋ２が入力され、ＮＭＯＳトランジスタＮ１’のゲートには、そのクロックＣｋ２をインバータ３２で反転させたクロックＣｋ２Ｂ’が入力されるようになっている。
【００４１】
回路ブロック２２は、電源端子ＶＤと出力端子２７の間に直列接続されたＰＭＯＳトランジスＰ２、Ｐ２’と、出力端子２７と接地端子との間に直列接続されたＮＭＯＳトランジスＮ２、Ｎ２’とを備えている。また、入力端子５３が、ＰＭＯＳトランジスタＰ２のゲートに直接接続されるとともに、インバータ３３を介してＰＭＯＳトランジスタＰ２’のゲートに接続されている。さらに、入力端子５４が、ＮＭＯＳトランジスタＮ２のゲートに直接接続されるとともに、インバータ３４を介してＰＭＯＳトランジスタＮ２’のゲートに接続されている。
【００４２】
ここで、ＰＭＯＳトランジスタＰ２のゲートには、遅延回路１３からのクロックＣｋ３Ｂが入力され、ＰＭＯＳトランジスタＰ２’のゲートには、そのクロックＣｋ３Ｂをインバータ３３で反転させたクロックＣｋ３’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ２のゲートには、遅延回路１３からのクロックＣｋ４が入力され、ＮＭＯＳトランジスタＮ２’のゲートには、そのクロックＣｋ４をインバータ３４で反転させたクロックＣｋ４Ｂ’が入力されるようになっている。
【００４３】
回路ブロック２３は、電源端子ＶＤと出力端子２８の間に直列接続されたＰＭＯＳトランジスＰ３、Ｐ３’と、出力端子２８と接地端子との間に直列接続されたＮＭＯＳトランジスＮ３、Ｎ３’とを備えている。また、入力端子５５が、ＰＭＯＳトランジスタＰ３のゲートに直接接続されるとともに、インバータ３５を介してＰＭＯＳトランジスタＰ３’のゲートに接続されている。さらに、入力端子５６が、ＮＭＯＳトランジスタＮ３のゲートに直接接続されるとともに、インバータ３６を介してＰＭＯＳトランジスタＮ３’のゲートに接続されている。
【００４４】
ここで、ＰＭＯＳトランジスタＰ３のゲートには、遅延回路１３からのクロックＣｋ５Ｂが入力され、ＰＭＯＳトランジスタＰ３’のゲートには、そのクロックＣｋ５Ｂをインバータ３５で反転させたクロックＣｋ５’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ３のゲートには、遅延回路１３からのクロックＣｋ６が入力され、ＮＭＯＳトランジスタＮ３’のゲートには、そのクロックＣｋ６をインバータ３６で反転させたクロックＣｋ６Ｂ’が入力されるようになっている。
【００４５】
回路ブロック２４は、電源端子ＶＤと出力端子２９の間に直列接続されたＰＭＯＳトランジスＰ４、Ｐ４’と、出力端子２９と接地端子との間に直列接続されたＮＭＯＳトランジスＮ４、Ｎ４’とを備えている。また、入力端子５７が、ＰＭＯＳトランジスタＰ４のゲートに直接接続されるとともに、インバータ３７を介してＰＭＯＳトランジスタＰ４’のゲートに接続されている。さらに、入力端子５８が、ＮＭＯＳトランジスタＮ４のゲートに直接接続されるとともに、インバータ３８を介してＰＭＯＳトランジスタＮ４’のゲートに接続されている。
【００４６】
ここで、ＰＭＯＳトランジスタＰ４のゲートには、遅延回路１３からのクロックＣｋ７Ｂが入力され、ＰＭＯＳトランジスタＰ４’のゲートには、そのクロックＣｋ７Ｂをインバータ３７で反転させたクロックＣｋ７’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ４のゲートには、遅延回路１３からのクロックＣｋ８が入力され、ＮＭＯＳトランジスタＮ４’のゲートには、そのクロックＣｋ８をインバータ３８で反転させたクロックＣｋ８Ｂ’が入力されるようになっている。
【００４７】
回路ブロック２５は、電源端子ＶＤと出力端子３０の間に直列接続されたＰＭＯＳトランジスＰ５、Ｐ５’と、出力端子３０と接地端子との間に直列接続されたＮＭＯＳトランジスＮ５、Ｎ５’とを備えている。また、入力端子５９が、ＰＭＯＳトランジスタＰ５のゲートに直接接続されるとともに、インバータ３９を介してＰＭＯＳトランジスタＰ５’のゲートに接続されている。さらに、入力端子６０が、ＮＭＯＳトランジスタＮ５のゲートに直接接続されるとともに、インバータ４０を介してＮＭＯＳトランジスタＮ５’のゲートに接続されている。
【００４８】
ここで、ＰＭＯＳトランジスタＰ５のゲートには、遅延回路１３からのクロックＣｋ９Ｂが入力され、ＰＭＯＳトランジスタＰ５’のゲートには、そのクロックＣｋ９Ｂをインバータ３９で反転させたクロックＣｋ９’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ５のゲートには、遅延回路１３からのクロックＣｋ１０が入力され、ＮＭＯＳトランジスタＮ５’のゲートには、そのクロックＣｋ１０をインバータ４０で反転させたクロックＣｋ１０Ｂ’が入力されるようになっている。
【００４９】
ここで、インバータ３１〜４０は、入力信号を反転させるとともに、最低限必要とされる入力信号の遅延時間を確保するためのものであり、必要な遅延時間を確保するために、インバータ３１〜４０は駆動能力を意図的に落として設計される。
なお、図４の例では、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートにインバータ３１〜４０をそれぞれ設けるようにしたが、これに代えて、ＰＭＯＳトランジスタＰ１〜Ｐ５およびＮＭＯＳトランジスタＮ１〜Ｎ５の各ゲートにインバータ３１〜４０をそれぞれ設けるようにしても良い。
【００５０】
次に、このような構成からなる多相クロック論理合成回路１４の動作例について、図５のタイムチャートを参照して説明する。
なお、以下の説明では、インバータ３１〜４０の各遅延時間はｔが設定されているものとする。
いま、図５の時刻ｔ１において、クロックＣｋ１が立ち上がると（すなわち、「Ｌ」レベル（ローレベル）から「Ｈ」レベル（ハイレベル）に変化すると）、その反転されたクロックＣｋ１Ｂは立ち下がる（すなわち、「Ｈ」レベルから「Ｌ」レベルに変化する）。そのクロックＣｋ１ＢはＰＭＯＳトランジスタＰ１のゲートに入力されるため、ＰＭＯＳトランジスタＰ１はオンとなる。
【００５１】
一方、ＰＭＯＳトランジスタＰ１’のゲートには、そのクロックＣｋ１Ｂがインバータ３１で反転されたクロックＣｋ１’が入力される。このため、そのクロックＣｋ１’は、クロックＣｋ１Ｂの立ち下がり時刻ｔ１から遅延時間だけ遅れて立ち下がるので、時刻ｔ１では、クロックＣｋ１’は「Ｌ」レベルのままとなる。
【００５２】
この結果、時刻ｔ１では、ＰＭＯＳトランジスタＰ１がオンするが、ＰＭＯＳトランジスタＰ１’はオン状態を維持するので、出力端子２６の出力電位ＯＵＴＢは「Ｈ」レベルとなる。
一方、時刻ｔ１では、クロックＣｋ２のレベルは定常状態にあり、ＮＭＯＳトランジスタＮ１、Ｎ１’の少なくとも一方はオフするので、出力端子２６は「Ｌ」レベルから遮断される。
【００５３】
この結果、回路ブロック２１の出力端子２６の出力ＯＵＴＢは、「Ｈ」レベルに変化する。
また、時刻ｔ１では、他の回路ブロック２２〜２５に入力されるクロックは、図５に示すように、クロックＣｋ６を除いて定常状態にあり、クロックＣｋ６を反転したクロックＣｋ６Ｂ’は「Ｌ」レベルであるので、ＮＭＯＳトランジスタＮ３’はオフとなっている。
【００５４】
このため、時刻ｔ１では、他の回路ブロック２２〜２５の各出力端子２７〜３０は、「Ｈ」レベルおよび「Ｌ」レベルのいずれの電位にならず、浮遊状態になる。
この結果、回路ブロック２１〜２５の出力端子２６〜３０が共通接続されている場合においても、時刻ｔ１では、回路ブロック２１の出力端子２６の出力が、他の回路ブロック２２〜２５の出力と干渉することを防止することができる。
【００５５】
このため、時刻ｔ１では、回路ブロック２１の出力端子２６からの出力により、回路ブロック２１〜２５全体の出力ＯＵＴＢが規定され、回路ブロック２１の出力端子２６のレベルがインバータ４２で反転されて、逓倍クロックＯＵＴは「Ｈ」レベルから「Ｌ」レベルに変化する。
次に、時刻ｔ１から遅延時間ｔだけ経過した時刻ｔ２になると、インバータ３１によって遅延していたクロック信号Ｃｋ１’が立ち上がり、ＰＭＯＳトランジスタＰ１’のゲートが「Ｈ」レベルになるため、ＰＭＯＳトランジスタＰ１’がオフする。
【００５６】
この結果、出力端子２６は「Ｈ」レベル電位から遮断され、出力端子２６は浮遊状態（図５では、Ｚで示す）になる。
ここで、出力端子２６には寄生容量Ｃ１０が存在し、出力端子２６が浮遊状態になった場合においても、この寄生容量Ｃ１０の電荷保持作用によって、回路ブロック２１〜２５全体の出力ＯＵＴＢは「Ｈ」レベルを維持することができ、逓倍クロックＯＵＴは「Ｌ」レベルを維持することができる。
【００５７】
次に、時刻ｔ３になると、クロックＣｋ２が立ち上がり、そのクロック信号Ｃｋ２がＮＭＯＳトランジスタＮ１のゲートに入力されるため、ＮＭＯＳトランジスタＮ１はオンする。
一方、ＮＭＯＳトランジスタＮ１’のゲートには、そのクロック信号Ｃｋ２がインバータ３２で反転されたクロックＣｋ２Ｂ’が入力される。このため、そのクロックＣｋ２Ｂ’は、クロックＣｋ２の立ち上がり時刻ｔ３から遅延時間ｔだけ遅れて立ち下がるので、時刻ｔ３では、ＮＭＯＳトランジスタＮ１’のゲートは「Ｈ」レベルのままとなる。
【００５８】
この結果、時刻ｔ３では、ＮＭＯＳトランジスタＮ１がオンするとともに、ＮＭＯＳトランジスタＮ１’のオン状態がそのまま維持され、出力端子２６は「Ｌ」レベル電位になる。
一方、時刻ｔ３では、クロック信号Ｃｋ１のレベルは定常状態にあり、ＰＭＯＳトランジスタＰ１、Ｐ１’の少なくとも一方はオフするので、出力端子２６は「Ｈ」レベル電位から遮断される。
【００５９】
この結果、回路ブロック２１の出力端子２６は「Ｌ」レベルに変化する。
また、時刻ｔ３では、他の回路ブロック２２〜２５のクロックは、クロックＣｋ７Ｂを除いて定常状態にあり、また、時刻ｔ３では、クロック信号Ｃｋ７Ｂを反転したクロックＣｋ４’のレベルがハイレベルであるから、ＰＭＯＳトランジスタＰ４’はオフとなっている。
【００６０】
このため、時刻ｔ３では、他の回路ブロック２２〜２５の出力端子２７〜３０は、「Ｈ」レベルおよび「Ｌ」レベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロック２１〜２５の出力端子２６〜２９が共通接続されている場合においても、時刻ｔ３では、回路ブロック２１の出力端子２６の出力が、他の回路ブロック２２〜２５の出力と干渉することを防止することができる。
【００６１】
このため、時刻ｔ３では、回路ブロック２１の出力端子２６からの出力により、回路ブロック２１〜２５全体の出力ＯＵＴＢが規定され、回路ブロック２１の出力端子２６のレベルがインバータ４２で反転されて、逓倍クロックＯＵＴは「Ｌ」レベルから「Ｈ」レベルに変化する。
次に、時刻ｔ３から遅延時間ｔだけ経過した時刻ｔ４になると、インバータ３２によって遅延していたクロックＣｋ２Ｂ’が立ち下がり、ＮＭＯＳトランジスタＮ１’のゲートが「Ｌ」レベルになるため、ＮＭＯＳトランジスタＮ１’がオフする。
【００６２】
この結果、出力端子２６は「Ｌ」レベル電位から遮断され、出力端子２６は浮遊状態（図５では、Ｚで示す）になる。
ここで、出力端子２６には寄生容量Ｃ１０が存在し、出力端子２６が浮遊状態になった場合においても、この寄生容量Ｃ１０の電荷保持作用によって、回路ブロック２１〜２５全体の出力ＯＵＴＢは「Ｌ」レベルを維持することができ、逓倍クロックＯＵＴは「Ｈ」レベルを維持することができる。
【００６３】
以下、他のクロックＣｋ３〜Ｃｋ１０に対しても、回路ブロック２１〜２５により、同様の動作が繰り返される。
このため、逓倍クロックＯＵＴは、多相クロックＣｋ１〜Ｃｋ１０が順次立ち上がるごとに、「Ｈ」レベルと「Ｌ」レベルとの間の状態遷移を繰り返し、多相クロックＣｋ１〜Ｃｋ１０の５倍の周波数の逓倍クロックＯＵＴを生成することができる。
【００６４】
このように、各回路ブロック２１〜２５の出力端子２６〜３０のレベル変化後に、その出力端子２６〜３０を浮遊状態にすることにより、回路ブロック２１〜２５の出力端子２６〜３０を共通接続した場合においても、各回路ブロック２１〜２５間の出力の干渉を防止しつつ、各回路ブロック２１〜２５の出力を回路ブロック２１〜２５全体の出力とすることができる。
【００６５】
この結果、多相クロックの相数が増えた場合においても、回路ブロック２１〜２５を単に並列接続するだけで、逓倍クロックを生成することができ、各回路ブロック２１〜２５からの出力を合成するために、多入力ＯＲ回路を用いる必要がなくなる。
このため、多相クロックの相数が増えた場合においても、トランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを用いて、クロックの高周波化を図ることができる。
【００６６】
また、多相クロックの相数が増えた場合においても、回路ブロック２１〜２５を単に並列接続するだけでよく、各入力端子の対称構造を維持することが可能となることから、ジッタの増加を抑制しつつ、クロックの高周波化を図ることができる。
また、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを直接生成することが可能となることから、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスを生成するためのＲＳフリップフロップが不要となる。
【００６７】
このため、多相クロックＣｋ１〜Ｃｋ１０の入力端子数が増加した場合においても、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、多相クロックＣｋ１〜Ｃｋ１０の各相間での各回路ブロック２１〜２５のミスマッチを低減して、ジッタを抑制することができる。
さらに、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを生成することにより、多相クロックＣｋ１〜Ｃｋ１０のデューティ比が５０％からずれた場合においても、逓倍クロックＯＵＴのデューティ比を５０％に維持することが可能となるとともに、逓倍クロックＯＵＴのデューティ比が０％を下回ったり、１００％を上回ったりして、パルスが消失することを防止することができる。
【００６８】
なお、回路ブロック２１〜２５の出力端子２６〜３０を共通接続した際に、回路ブロック２１〜２５間での出力の干渉を防止するために、インバータ３１〜４０の各遅延量ｔを多相クロックの位相のずれ量（π／Ｎ）より小さく設定することが必要である。
［２］第２実施形態
次に、本発明のジッタ低減回路の第２実施形態の構成について、図６を参照して説明する。
【００６９】
この第２実施形態に係るジッタ低減回路は、図６に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４と、分周器５とを備え、周波数逓倍回路４の出力信号を取り出すとともに、分周器５の出力を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００７０】
位相比較器１は、入力信号である基準クロックと分周器５からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子、水晶ＳＡＷフィルタなどが使用される。
【００７１】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍（Ｎ倍）する回路であり、例えば、図２に示すようなＤＬＬ方式のＮ逓倍回路が使用される。
分周器５は、周波数逓倍回路４の出力信号の周波数を１／Ｍに分周するものであり、その分周した出力信号を位相比較器１に帰還するようになっている。
【００７２】
次に、このような構成からなる第２実施形態に係るジッタ低減回路の動作例について説明する。
位相比較器１では、基準クロックと分周器５からの出力信号の位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍されたのち、分周器５で１／Ｍに分周されて位相比較器１に帰還される。
【００７３】
この結果、入力される基準クロックの位相と、分周器５の出力信号の位相とが一致するように動作する。そして、その位相の同期時には、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数をＮ、分周器５の分周値を１／Ｍとすると、Ｆin＝Ｆvcxo×（Ｎ／Ｍ）となる。このとき、出力周波数Ｆout は、Ｆout ＝Ｆvcxo×Ｎ＝Ｆin×Ｍ、となる。
【００７４】
このため、基準クロックのジッタを低減化できる上に、入力周波数ＦinのＭ倍の出力が得られ周波数逓倍機能を有し、かつ、電圧制御水晶発振器３として必要な発振周波数を従来の１／Ｎにできる。
［３］第３実施形態
次に、本発明のジッタ低減回路の第３実施形態の構成について、図７を参照して説明する。
【００７５】
この第３実施形態に係るジッタ低減回路は、図７に示すように、分周器６と、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４とを備え、周波数低倍器４の出力信号を取り出すとともに、周波数逓倍回路４の出力信号を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００７６】
分周器６は、入力信号である基準クロックの周波数Ｆinを１／Ｌに分周するものであり、その分周された基準クロックは位相比較器１に出力されるようになっている。
位相比較器１は、その分周された基準クロックと周波数逓倍回路４からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
【００７７】
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどが使用される。
【００７８】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍（Ｎ倍）する回路であり、例えば、図２に示すようなＤＬＬ方式のＮ逓倍回路が使用される。
次に、このような構成からなる第３実施形態に係るジッタ低減回路の動作例について説明する。
【００７９】
分周器６では、入力される基準クロックの周波数Ｆinが１／Ｌに分周され、この分周された基準クロックが、位相比較器１に入力される。位相比較器１では、その分周された基準クロックと周波数逓倍回路４の出力との位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍される。
【００８０】
この結果、分周器６からの出力信号の位相と、周波数逓倍回路４からの出力信号の位相とが一致するように動作する。そして、その位相の同期時には、入力される基準クロックの周波数をＦin、分周器６の分周値を１／Ｌ、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数をＮとすると、Ｆin／Ｌ＝Ｆvcxo×Ｎとなる。このとき、出力周波数Ｆout は、Ｆout ＝Ｆvcxo×Ｎ＝Ｆin／Ｌとなる。
【００８１】
このため、基準クロックのジッタを低減化できる上に、入力周波数ＦinのＭ倍の出力が得られ周波数逓倍機能を有し、かつ、電圧制御水晶発振器３として必要な発振周波数を従来の１／（Ｌ×Ｎ）にできる。
［４］第４実施形態
次に、本発明のジッタ低減回路の第４実施形態の構成について、図８を参照して説明する。
【００８２】
この第４実施形態に係るジッタ低減回路は、図８に示すように、分周器６と、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４と、分周器５とを備え、周波数逓倍回路４の出力信号を取り出すとともに、分周器５の出力信号を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００８３】
分周器６は、入力信号である基準クロックの周波数Ｆinを１／Ｌに分周するものであり、その分周された基準クロックは位相比較器１に出力されるようになっている。
位相比較器１は、その分周器６で分周された基準クロックと分周器５からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
【００８４】
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどが使用される。
【００８５】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍する回路であり、例えば、図２に示すようなＤＬＬ方式のＮ逓倍回路が使用される。
分周器５は、周波数逓倍回路４の出力信号の周波数を１／Ｍに分周するものであり、その分周された出力信号が位相比較器１の入力側に帰還されるようになっている。
【００８６】
次に、このような構成からなる第４実施形態に係るジッタ低減回路の動作例について説明する。
分周器６では、入力される基準クロックの周波数Ｆinが１／Ｌに分周され、この分周された基準クロックが、位相比較器１に入力される。位相比較器１では、その分周された基準クロックと分周器５の出力との位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍される。そのＮ逓倍された信号は分周器５で１／Ｍに分周され、位相比較器１の入力側に帰還される。
【００８７】
この結果、分周器６からの出力信号の位相と、分周器５からの出力信号の位相とが一致するように動作する。そして、その位相の同期時には、入力される基準クロックの周波数をＦin、分周器６の分周値を１／Ｌ、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数をＮ、分周器６の分周値を１／Ｍとすると、Ｆin／Ｌ＝Ｆvcxo×Ｎ×（１／Ｍ）となる。このとき、出力周波数Ｆout は、Ｆout ＝Ｆvcxo×Ｎ＝Ｆin×（Ｍ／Ｌ）となる。
【００８８】
このため、基準クロックのジッタを低減化できる上に、入力周波数Ｆinの（Ｍ／Ｌ）倍の出力が得られ周波数逓倍機能を有し、かつ、電圧制御水晶発振器３として必要な発振周波数を従来の１／Ｎにできる。
［５］第５実施形態
次に、本発明のジッタ低減回路を、本発明の電子機器に適用した場合の実施形態について、図９を参照して説明する。
【００８９】
この実施形態に係る通信機器は、図９に示すように、データを送信するデータ送信部６１と、データを受信するデータ受信部６２と、データ送信部６１がデータの送信時に使用するとともに、データ受信部６２がデータ受信時に使用すべきクロックのジッタを低減するジッタ低減回路６３とを備えている。
ここで、ジッタ低減回路６３は、図１、図６、図７、または図８に示すような各ジッタ低減回路を使用する。
【００９０】
このような構成からなる通信機器において、例えば外部から供給される基準クロック（ＲｅｆＣｌｏｃｋ）にジッタが含まれている場合に、その基準クロックがジッタ低減回路６３に入力される。これにより、ジッタ低減回路６３からは、ジッタが低減された基準クロックが得られ、その基準クロックがデータ送信部６１およびデータ受信部６２にそれぞれ供給される。
【００９１】
従って、実施形態に係る通信機器によれば、データ送信部６１のデータ送信時、またはデータ受信部６２のデータ受信時の各データ処理に使用する基準クロックの精度が高くなり、送受信時のエラーを減少できる。
［実施形態の変形例］
次に、前記実施形態に記載のジッタ低減回路の構成についての変形例について説明する。
【００９２】
前記各実施形態に記載のジッタ低減回路において、発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどを用いた電圧制御水晶発振器を使用するとしたが、前記電圧制御水晶発振器は、水晶以外の圧電材料を用いた、ＳＡＷ共振子またはＳＡＷフィルタを、発振素子として用いた電圧制御圧電発振器に置き換えてもよい。圧電材料の例としては、ランガサイト、ＬＢＯ（Lithium Tetraborate）、圧電膜形成ダイヤモンドなどが挙げられる。上記構成によれば、前記実施形態に比べて、高周波動作、温度安定性などの点で優れたジッタ低減回路を実現可能である。
【００９３】
【発明の効果】
以上説明したように、本発明のジッタ低減回路によれば、入力信号の周波数が高い場合でも、高精度であるが発振周波数の低い電圧制御水晶発振器を使用できるので、設計・制作する際の技術的な困難性を回避することができ、かつ制作費用の低減化が実現できる。
【図面の簡単な説明】
【図１】本発明のジッタ低減回路の第１実施形態の構成を示すブロック図である。
【図２】周波数逓倍回路の一例を示すブロック図である。
【図３】遅延回路の一例を示す回路図である。
【図４】多相クロック論理合成回路の一例を示す回路図である。
【図５】多相クロック論理合成回路の動作例を説明するタイムチャートである。
【図６】本発明のジッタ低減回路の第２実施形態の構成を示すブロック図である。
【図７】本発明のジッタ低減回路の第３実施形態の構成を示すブロック図である。
【図８】本発明のジッタ低減回路の第４実施形態の構成を示すブロック図である。
【図９】本発明の電子機器の実施形態の構成を示すブロック図である。
【図１０】従来のジッタ低減回路の構成を示すブロック図である。
【符号の説明】
１は位相比較器、２は低域通過フィルタ、３は電圧制御水晶発振器、４は周波数逓倍回路、５、６は分周器、１１は位相比較器、１２は低域通過フィルタ、１３は遅延回路、１４は多相クロック論理合成回路、２１〜２５は回路ブロック、２６〜３０は出力端子、３１〜４０はインバータ、６１はデータ送信部、６２はデータ受信部、６３はジッタ低減回路である。
【発明の属する技術分野】
本発明は、ジッタを含むクロックを入力信号とし、そのクロックからジッタを低減した出力信号が得られるようにしたジッタ低減回路に関するものである。
【０００２】
【従来の技術】
高速データ通信に用いられる通信機器の機器内部のデータ送受信回路およびデータ処理回路において、基準クロックが使用されている。
しかし、基準クロック発生回路の精度、送受信部分および基準クロックの経路上での雑音（ノイズ）の混入などに起因して、その基準クロックに時間軸方向の雑音であるジッタが生じる。このジッタにより、データのエラーなどが発生するため、ジッタが極力発生しない高精度な基準クロックが必要とされる。
【０００３】
このように、基準クロックがジッタを含む場合に、そのジッタを低減するジッタ低減回路が知られている。
このジッタ低減回路としては、例えば図１０に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３とから構成される位相同期回路が知られている。
【０００４】
このような構成からなるジッタ低減回路では、位相比較器１が、入力される基準クロックと電圧制御水晶発振器３の出力信号の位相差を検出し、その検出した位相差に応じた位相差信号を出力する。低域通過フィルタ２は、その位相差信号を積分する。電圧制御水晶発振器３は、低域通過フィルタ２の出力に応じて発振周波数が変化する。
【０００５】
このような動作により、電圧制御水晶発振器３の発振出力信号の位相と、入力基準クロックの位相とが同期し、その位相の同期時には、電圧制御水晶発振器３の発振周波数Ｆvcxoと入力基準クロックの周波数Ｆinが等しくなり、Ｆvcxo＝Ｆinとなる。
従って、図１０に示す従来のジッタ低減回路では、入力される基準クロックの周波数が高くなればなるほど、電圧制御水晶発振器３の発振周波数を高くしなければならない。
【０００６】
一方、従来の他のジッタ低減回路として、従来のＰＬＬ回路において、電圧制御発振器の入力側に位相比較器によって制御されるスイッチを介して定電流源を接続したものが知られている（特許文献１参照）。
【０００７】
【特許文献１】
特開２０００−１８３７３２号公報（図１）
【０００８】
【発明が解決しようとする課題】
ところで、上記のように、図１０に示す従来のジッタ低減回路では、入力される基準クロックの周波数が高くなればなるほど、電圧制御水晶発振器の発振周波数を高くしなければならない。この点については、特許文献１に記載のジッタ低減回路についても同様である。
【０００９】
しかし、電圧制御水晶発振器の発振周波数を決定する水晶振動子（ＡＴ振動子）は、一般に１５０〔ＭＨｚ〕程度までしか実用化されておらず、その周波数以上の高周波化は、技術的にも困難であり、コスト（制作費用）も増大するという不都合がある。
そこで、本発明の目的は、入力信号の周波数が高い場合でも、高精度であるが発振周波数が低い電圧制御水晶発振器を使用できるようにし、制作費用の低減化などを図るようにしたジッタ低減回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項１０に記載の発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１２】
請求項２に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する分周器とを備え、前記分周器の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１３】
請求項３に記載の発明は、入力信号を分周する分周器と、前記分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている
【００１４】
請求項４に記載の発明は、入力信号を分周する第１の分周器と、前記第１の分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する第２の分周器とを備え、前記第２の分周器の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１５】
請求項５に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１６】
請求項６に記載の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する分周器とを備え、前記分周器の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１７】
請求項７に記載の発明は、入力信号を分周する分周器と、前記分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、前記周波数逓倍回路の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
請求項８に記載の発明は、入力信号を分周する第１の分周器と、前記第１の分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、前記周波数逓倍回路の出力を分周する第２の分周器とを備え、前記第２の分周器の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、出力端子に設けられた電荷蓄積部と、前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、を備えている。
【００１８】
請求項９に記載の発明は、請求項１〜８うちの何れかに記載のジッタ低減回路において、前記論理合成回路は、前記第１スイッチング素子および前記第２スイッチング素子がそれぞれ複数並列接続され、前記第１スイッチング素子および前記第２スイッチング素子は、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して交互に導通するように構成したことを特徴とするものである。
【００１９】
請求項１０に記載の発明は、請求項９に記載のジッタ低減回路において、前記第１スイッチング素子は、電源端子と出力端子との間に直列に接続される第１および第２のＰＭＯＳトランジスタと、前記両ＰＭＯＳトランジスタのうちのいずれか一方のゲートに入力されるいずれか１つの多相クロックを反転するともに、その反転のタイミングを前記所定時間だけ遅延させて他方のゲートに出力する第１インバータとを備え、前記第２スイッチング素子は、接地端子と出力端子との間に直列に接続される第１および第２のＮＭＯＳトランジスタと、前記両ＮＭＯＳトランジスタのうちのいずれか一方のゲートに入力されるいずれか１つの多相クロックを反転するとともに、その反転のタイミングを前記所定時間だけ遅延させて他方のゲートに出力する第２インバータとを備えていることを特徴とするものである。
【００２０】
このような構成からなる本発明のジッタ低減回路によれば、入力信号の周波数が高い場合でも、高精度であるが発振周波数の低い電圧制御水晶発振器を使用できるので、設計・制作する際の技術的な困難性を回避することができ、かつ制作費用の低減化が実現できる。
【００２１】
また、周波数逓倍回路として、遅延同期回路方式（ＤＬＬ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐｓ）方式）のＮ逓倍回路を使用する場合には、電圧制御水晶発振回路の低雑音な特性を劣化させることなく逓倍できるので、ジッタ低減回路として要求される高精度な出力が得られる。
【００２５】
【発明の実施の形態】
［１］第１実施形態
以下、本発明のジッタ低減回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係るジッタ低減回路は、図１に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４とを備え、周波数逓倍回路４の出力信号を取り出すとともに、周波数逓倍回路４の出力信号を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００２６】
位相比較器１は、入力信号である基準クロックと周波数逓倍回路４からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどが使用される。
【００２７】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍（Ｎ倍）する回路であり、例えば、図２に示すような遅延同期回路方式（ＤＬＬ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐｓ）方式）のＮ逓倍回路が使用される。
次に、このような構成からなる第１実施形態に係るジッタ低減回路の動作例について説明する。
【００２８】
位相比較器１では、入力される基準クロックと周波数逓倍回路４からの出力信号の位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍されたのち、位相比較器１の入力側に帰還される。
【００２９】
この結果、入力される基準クロックの位相と、周波数逓倍回路４の出力信号の位相とが一致するように動作する。そして、その位相の同期時には、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数（逓倍値）をＮとすれば、Ｆvcxo＝Ｆin／Ｎとなる。
このため、基準クロックのジッタを低減化できる上に、電圧制御水晶発振器３として必要な発振周波数を従来の１／Ｎにすることができる。
【００３０】
次に、図１に示す周波数逓倍回路４の具体例として、ＤＬＬ方式のＮ逓倍回路の構成について、図２を参照して説明する。
このＮ逓倍回路は、図２に示すように、位相比較器１１と、低域通過フィルタ１２と、複数の遅延素子からなる遅延回路１３と、多相クロック論理合成回路１４とを備え、遅延回路１３の最終段の遅延素子からの出力信号を位相比較器１１の入力側に帰還するようになっている。
【００３１】
なお、以下の例では、Ｎ逓倍回路の逓倍数Ｎが、Ｎ＝５の場合について説明する。
位相比較器１１は、入力信号として図１に示す電圧制御水晶発振器３の出力信号が入力されるようになっており、その入力信号と遅延回路１３の最終段の遅延素子からの出力信号との位相を比較し、その位相差に応じた誤差信号を出力するものである。
【００３２】
低域通過フィルタ１２は、コンデンサＣ１などからなり、そのコンデンサＣ１は位相比較器１１から出力される誤差信号に応じて電荷が充電または放電されるようになっている。
遅延回路１３は、例えば図３に示すように、差動型の遅延素子（ディレイセル）Ｄ１〜Ｄ１０からなり、これらの遅延素子Ｄ１〜Ｄ１０は直列に接続されている。初段の遅延素子Ｄ１には、電圧制御水晶発振器３の出力が入力されるようになっている。遅延素子Ｄ１〜Ｄ１０には、コンデンサＣ１の蓄積電荷（充放電電圧Ｖｃ）が供給され、これにより遅延素子Ｄ１〜Ｄ１０の各遅延時間が制御できるようになっている。
【００３３】
また、遅延素子Ｄ１〜Ｄ１０の各非反転出力端子からは、出力位相が２π／１０ずつ遅れ、かつ反転しているクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・を取り出し、この取り出したクロックを多相クロック論理合成回路１４に供給するようになっている。さらに、最終段の遅延素子Ｄ１０のクロックは、位相比較器１１の入力側に帰還するようになっている。
【００３４】
多相クロック論理合成回路１４は、遅延回路１０からのクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・に基づいて、電圧制御水晶発振器３の出力の周波数Ｆvcxoが５逓倍された逓倍信号を直接生成する回路である。
次に、このような構成からなるＤＬＬ方式のＮ逓倍回路の動作例について説明する。
【００３５】
位相比較器１１では、電圧制御水晶発振器３の出力信号と、遅延回路１３の最終段の遅延素子Ｄ１０からの出力信号との位相を比較し、その位相差に応じた誤差信号を出力させる。その誤差信号に従って、コンデンサＣ１は充電または放電が行われる。
遅延回路１３では、電圧制御水晶発振器３の出力信号が、遅延素子Ｄ１〜Ｄ１０により順次遅延され、終段の遅延素子Ｄ１０の出力信号が位相比較器１１の入力側に帰還される。また、コンデンサＣ１の充放電電圧Ｖｃにより遅延素子Ｄ１〜Ｄ１０の各遅延時間が制御される。
【００３６】
また、遅延素子Ｄ１〜Ｄ１０の各非反転出力端子からは、出力位相が２π／１０ずつ遅れ、かつ反転しているクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・を取り出し、この取り出したクロックを多相クロック論理合成回路１４に供給するようになっている。さらに、最終段の遅延素子Ｄ１０のクロックは、位相比較器１１の入力側に帰還するようになっている。
【００３７】
多相クロック論理合成回路１４では、遅延回路１３からのクロックＣｋ１Ｂ、Ｃｋ２、Ｃｋ３Ｂ、Ｃｋ４、Ｃｋ５Ｂ・・・・に基づいて、電圧制御水晶発振器３の出力の周波数Ｆvcxoが５逓倍された逓倍信号（逓倍クロック）が直接生成されて出力される。この点については、後述する。
以上述べたように、ＤＬＬ方式のＮ逓倍回路によれば、原理的に入力クロックのジッタ特性がそのまま出力に反映されるので、電圧制御水晶発振器３の高精度な出力を損なうことなくＮ逓倍した出力が得られる。
【００３８】
次に、多相クロック論理合成回路１４の具体例について、図４を参照して説明する。
この多相クロック論理合成回路１４は、図４に示すように、並列に設けられた５個の回路ブロック２１〜２５から構成され、各回路ブロック２１〜２５の各出力端子２６〜３０が共通の出力ライン４１に接続され、かつその出力ライン４１がインバータ４２を介して出力端子４３に接続されている。なお、出力端子２６〜３０には、寄生容量Ｃ１０が存在している。
【００３９】
さらに詳述すると、回路ブロック２１は、電源端子ＶＤと出力端子２６の間に直列接続されたＰＭＯＳトランジスＰ１、Ｐ１’と、出力端子２６と接地端子との間に直列接続されたＮＭＯＳトランジスＮ１、Ｎ１’とを備えている。また、入力端子５１が、ＰＭＯＳトランジスタＰ１のゲートに直接接続されるとともに、インバータ３１を介してＰＭＯＳトランジスタＰ１’のゲートに接続されている。さらに、入力端子５２が、ＮＭＯＳトランジスタＮ１のゲートに直接接続されるとともに、インバータ３２を介してＰＭＯＳトランジスタＮ１’のゲートに接続されている。
【００４０】
ここで、ＰＭＯＳトランジスタＰ１のゲートには、遅延回路１３からのクロックＣｋ１Ｂが入力され、ＰＭＯＳトランジスタＰ１’のゲートには、そのクロックＣｋ１Ｂをインバータ３１で反転させたクロックＣｋ１’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ１のゲートには、遅延回路１３からのクロックＣｋ２が入力され、ＮＭＯＳトランジスタＮ１’のゲートには、そのクロックＣｋ２をインバータ３２で反転させたクロックＣｋ２Ｂ’が入力されるようになっている。
【００４１】
回路ブロック２２は、電源端子ＶＤと出力端子２７の間に直列接続されたＰＭＯＳトランジスＰ２、Ｐ２’と、出力端子２７と接地端子との間に直列接続されたＮＭＯＳトランジスＮ２、Ｎ２’とを備えている。また、入力端子５３が、ＰＭＯＳトランジスタＰ２のゲートに直接接続されるとともに、インバータ３３を介してＰＭＯＳトランジスタＰ２’のゲートに接続されている。さらに、入力端子５４が、ＮＭＯＳトランジスタＮ２のゲートに直接接続されるとともに、インバータ３４を介してＰＭＯＳトランジスタＮ２’のゲートに接続されている。
【００４２】
ここで、ＰＭＯＳトランジスタＰ２のゲートには、遅延回路１３からのクロックＣｋ３Ｂが入力され、ＰＭＯＳトランジスタＰ２’のゲートには、そのクロックＣｋ３Ｂをインバータ３３で反転させたクロックＣｋ３’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ２のゲートには、遅延回路１３からのクロックＣｋ４が入力され、ＮＭＯＳトランジスタＮ２’のゲートには、そのクロックＣｋ４をインバータ３４で反転させたクロックＣｋ４Ｂ’が入力されるようになっている。
【００４３】
回路ブロック２３は、電源端子ＶＤと出力端子２８の間に直列接続されたＰＭＯＳトランジスＰ３、Ｐ３’と、出力端子２８と接地端子との間に直列接続されたＮＭＯＳトランジスＮ３、Ｎ３’とを備えている。また、入力端子５５が、ＰＭＯＳトランジスタＰ３のゲートに直接接続されるとともに、インバータ３５を介してＰＭＯＳトランジスタＰ３’のゲートに接続されている。さらに、入力端子５６が、ＮＭＯＳトランジスタＮ３のゲートに直接接続されるとともに、インバータ３６を介してＰＭＯＳトランジスタＮ３’のゲートに接続されている。
【００４４】
ここで、ＰＭＯＳトランジスタＰ３のゲートには、遅延回路１３からのクロックＣｋ５Ｂが入力され、ＰＭＯＳトランジスタＰ３’のゲートには、そのクロックＣｋ５Ｂをインバータ３５で反転させたクロックＣｋ５’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ３のゲートには、遅延回路１３からのクロックＣｋ６が入力され、ＮＭＯＳトランジスタＮ３’のゲートには、そのクロックＣｋ６をインバータ３６で反転させたクロックＣｋ６Ｂ’が入力されるようになっている。
【００４５】
回路ブロック２４は、電源端子ＶＤと出力端子２９の間に直列接続されたＰＭＯＳトランジスＰ４、Ｐ４’と、出力端子２９と接地端子との間に直列接続されたＮＭＯＳトランジスＮ４、Ｎ４’とを備えている。また、入力端子５７が、ＰＭＯＳトランジスタＰ４のゲートに直接接続されるとともに、インバータ３７を介してＰＭＯＳトランジスタＰ４’のゲートに接続されている。さらに、入力端子５８が、ＮＭＯＳトランジスタＮ４のゲートに直接接続されるとともに、インバータ３８を介してＰＭＯＳトランジスタＮ４’のゲートに接続されている。
【００４６】
ここで、ＰＭＯＳトランジスタＰ４のゲートには、遅延回路１３からのクロックＣｋ７Ｂが入力され、ＰＭＯＳトランジスタＰ４’のゲートには、そのクロックＣｋ７Ｂをインバータ３７で反転させたクロックＣｋ７’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ４のゲートには、遅延回路１３からのクロックＣｋ８が入力され、ＮＭＯＳトランジスタＮ４’のゲートには、そのクロックＣｋ８をインバータ３８で反転させたクロックＣｋ８Ｂ’が入力されるようになっている。
【００４７】
回路ブロック２５は、電源端子ＶＤと出力端子３０の間に直列接続されたＰＭＯＳトランジスＰ５、Ｐ５’と、出力端子３０と接地端子との間に直列接続されたＮＭＯＳトランジスＮ５、Ｎ５’とを備えている。また、入力端子５９が、ＰＭＯＳトランジスタＰ５のゲートに直接接続されるとともに、インバータ３９を介してＰＭＯＳトランジスタＰ５’のゲートに接続されている。さらに、入力端子６０が、ＮＭＯＳトランジスタＮ５のゲートに直接接続されるとともに、インバータ４０を介してＮＭＯＳトランジスタＮ５’のゲートに接続されている。
【００４８】
ここで、ＰＭＯＳトランジスタＰ５のゲートには、遅延回路１３からのクロックＣｋ９Ｂが入力され、ＰＭＯＳトランジスタＰ５’のゲートには、そのクロックＣｋ９Ｂをインバータ３９で反転させたクロックＣｋ９’が入力されるようになっている。
また、ＮＭＯＳトランジスタＮ５のゲートには、遅延回路１３からのクロックＣｋ１０が入力され、ＮＭＯＳトランジスタＮ５’のゲートには、そのクロックＣｋ１０をインバータ４０で反転させたクロックＣｋ１０Ｂ’が入力されるようになっている。
【００４９】
ここで、インバータ３１〜４０は、入力信号を反転させるとともに、最低限必要とされる入力信号の遅延時間を確保するためのものであり、必要な遅延時間を確保するために、インバータ３１〜４０は駆動能力を意図的に落として設計される。
なお、図４の例では、ＰＭＯＳトランジスタＰ１’〜Ｐ５’およびＮＭＯＳトランジスタＮ１’〜Ｎ５’の各ゲートにインバータ３１〜４０をそれぞれ設けるようにしたが、これに代えて、ＰＭＯＳトランジスタＰ１〜Ｐ５およびＮＭＯＳトランジスタＮ１〜Ｎ５の各ゲートにインバータ３１〜４０をそれぞれ設けるようにしても良い。
【００５０】
次に、このような構成からなる多相クロック論理合成回路１４の動作例について、図５のタイムチャートを参照して説明する。
なお、以下の説明では、インバータ３１〜４０の各遅延時間はｔが設定されているものとする。
いま、図５の時刻ｔ１において、クロックＣｋ１が立ち上がると（すなわち、「Ｌ」レベル（ローレベル）から「Ｈ」レベル（ハイレベル）に変化すると）、その反転されたクロックＣｋ１Ｂは立ち下がる（すなわち、「Ｈ」レベルから「Ｌ」レベルに変化する）。そのクロックＣｋ１ＢはＰＭＯＳトランジスタＰ１のゲートに入力されるため、ＰＭＯＳトランジスタＰ１はオンとなる。
【００５１】
一方、ＰＭＯＳトランジスタＰ１’のゲートには、そのクロックＣｋ１Ｂがインバータ３１で反転されたクロックＣｋ１’が入力される。このため、そのクロックＣｋ１’は、クロックＣｋ１Ｂの立ち下がり時刻ｔ１から遅延時間だけ遅れて立ち下がるので、時刻ｔ１では、クロックＣｋ１’は「Ｌ」レベルのままとなる。
【００５２】
この結果、時刻ｔ１では、ＰＭＯＳトランジスタＰ１がオンするが、ＰＭＯＳトランジスタＰ１’はオン状態を維持するので、出力端子２６の出力電位ＯＵＴＢは「Ｈ」レベルとなる。
一方、時刻ｔ１では、クロックＣｋ２のレベルは定常状態にあり、ＮＭＯＳトランジスタＮ１、Ｎ１’の少なくとも一方はオフするので、出力端子２６は「Ｌ」レベルから遮断される。
【００５３】
この結果、回路ブロック２１の出力端子２６の出力ＯＵＴＢは、「Ｈ」レベルに変化する。
また、時刻ｔ１では、他の回路ブロック２２〜２５に入力されるクロックは、図５に示すように、クロックＣｋ６を除いて定常状態にあり、クロックＣｋ６を反転したクロックＣｋ６Ｂ’は「Ｌ」レベルであるので、ＮＭＯＳトランジスタＮ３’はオフとなっている。
【００５４】
このため、時刻ｔ１では、他の回路ブロック２２〜２５の各出力端子２７〜３０は、「Ｈ」レベルおよび「Ｌ」レベルのいずれの電位にならず、浮遊状態になる。
この結果、回路ブロック２１〜２５の出力端子２６〜３０が共通接続されている場合においても、時刻ｔ１では、回路ブロック２１の出力端子２６の出力が、他の回路ブロック２２〜２５の出力と干渉することを防止することができる。
【００５５】
このため、時刻ｔ１では、回路ブロック２１の出力端子２６からの出力により、回路ブロック２１〜２５全体の出力ＯＵＴＢが規定され、回路ブロック２１の出力端子２６のレベルがインバータ４２で反転されて、逓倍クロックＯＵＴは「Ｈ」レベルから「Ｌ」レベルに変化する。
次に、時刻ｔ１から遅延時間ｔだけ経過した時刻ｔ２になると、インバータ３１によって遅延していたクロック信号Ｃｋ１’が立ち上がり、ＰＭＯＳトランジスタＰ１’のゲートが「Ｈ」レベルになるため、ＰＭＯＳトランジスタＰ１’がオフする。
【００５６】
この結果、出力端子２６は「Ｈ」レベル電位から遮断され、出力端子２６は浮遊状態（図５では、Ｚで示す）になる。
ここで、出力端子２６には寄生容量Ｃ１０が存在し、出力端子２６が浮遊状態になった場合においても、この寄生容量Ｃ１０の電荷保持作用によって、回路ブロック２１〜２５全体の出力ＯＵＴＢは「Ｈ」レベルを維持することができ、逓倍クロックＯＵＴは「Ｌ」レベルを維持することができる。
【００５７】
次に、時刻ｔ３になると、クロックＣｋ２が立ち上がり、そのクロック信号Ｃｋ２がＮＭＯＳトランジスタＮ１のゲートに入力されるため、ＮＭＯＳトランジスタＮ１はオンする。
一方、ＮＭＯＳトランジスタＮ１’のゲートには、そのクロック信号Ｃｋ２がインバータ３２で反転されたクロックＣｋ２Ｂ’が入力される。このため、そのクロックＣｋ２Ｂ’は、クロックＣｋ２の立ち上がり時刻ｔ３から遅延時間ｔだけ遅れて立ち下がるので、時刻ｔ３では、ＮＭＯＳトランジスタＮ１’のゲートは「Ｈ」レベルのままとなる。
【００５８】
この結果、時刻ｔ３では、ＮＭＯＳトランジスタＮ１がオンするとともに、ＮＭＯＳトランジスタＮ１’のオン状態がそのまま維持され、出力端子２６は「Ｌ」レベル電位になる。
一方、時刻ｔ３では、クロック信号Ｃｋ１のレベルは定常状態にあり、ＰＭＯＳトランジスタＰ１、Ｐ１’の少なくとも一方はオフするので、出力端子２６は「Ｈ」レベル電位から遮断される。
【００５９】
この結果、回路ブロック２１の出力端子２６は「Ｌ」レベルに変化する。
また、時刻ｔ３では、他の回路ブロック２２〜２５のクロックは、クロックＣｋ７Ｂを除いて定常状態にあり、また、時刻ｔ３では、クロック信号Ｃｋ７Ｂを反転したクロックＣｋ４’のレベルがハイレベルであるから、ＰＭＯＳトランジスタＰ４’はオフとなっている。
【００６０】
このため、時刻ｔ３では、他の回路ブロック２２〜２５の出力端子２７〜３０は、「Ｈ」レベルおよび「Ｌ」レベルのいずれの電位からも遮断され、浮遊状態となる。
この結果、回路ブロック２１〜２５の出力端子２６〜２９が共通接続されている場合においても、時刻ｔ３では、回路ブロック２１の出力端子２６の出力が、他の回路ブロック２２〜２５の出力と干渉することを防止することができる。
【００６１】
このため、時刻ｔ３では、回路ブロック２１の出力端子２６からの出力により、回路ブロック２１〜２５全体の出力ＯＵＴＢが規定され、回路ブロック２１の出力端子２６のレベルがインバータ４２で反転されて、逓倍クロックＯＵＴは「Ｌ」レベルから「Ｈ」レベルに変化する。
次に、時刻ｔ３から遅延時間ｔだけ経過した時刻ｔ４になると、インバータ３２によって遅延していたクロックＣｋ２Ｂ’が立ち下がり、ＮＭＯＳトランジスタＮ１’のゲートが「Ｌ」レベルになるため、ＮＭＯＳトランジスタＮ１’がオフする。
【００６２】
この結果、出力端子２６は「Ｌ」レベル電位から遮断され、出力端子２６は浮遊状態（図５では、Ｚで示す）になる。
ここで、出力端子２６には寄生容量Ｃ１０が存在し、出力端子２６が浮遊状態になった場合においても、この寄生容量Ｃ１０の電荷保持作用によって、回路ブロック２１〜２５全体の出力ＯＵＴＢは「Ｌ」レベルを維持することができ、逓倍クロックＯＵＴは「Ｈ」レベルを維持することができる。
【００６３】
以下、他のクロックＣｋ３〜Ｃｋ１０に対しても、回路ブロック２１〜２５により、同様の動作が繰り返される。
このため、逓倍クロックＯＵＴは、多相クロックＣｋ１〜Ｃｋ１０が順次立ち上がるごとに、「Ｈ」レベルと「Ｌ」レベルとの間の状態遷移を繰り返し、多相クロックＣｋ１〜Ｃｋ１０の５倍の周波数の逓倍クロックＯＵＴを生成することができる。
【００６４】
このように、各回路ブロック２１〜２５の出力端子２６〜３０のレベル変化後に、その出力端子２６〜３０を浮遊状態にすることにより、回路ブロック２１〜２５の出力端子２６〜３０を共通接続した場合においても、各回路ブロック２１〜２５間の出力の干渉を防止しつつ、各回路ブロック２１〜２５の出力を回路ブロック２１〜２５全体の出力とすることができる。
【００６５】
この結果、多相クロックの相数が増えた場合においても、回路ブロック２１〜２５を単に並列接続するだけで、逓倍クロックを生成することができ、各回路ブロック２１〜２５からの出力を合成するために、多入力ＯＲ回路を用いる必要がなくなる。
このため、多相クロックの相数が増えた場合においても、トランジスタの直列接続数を増加させる必要がなくなることから、低電圧ＩＣプロセスを用いて、クロックの高周波化を図ることができる。
【００６６】
また、多相クロックの相数が増えた場合においても、回路ブロック２１〜２５を単に並列接続するだけでよく、各入力端子の対称構造を維持することが可能となることから、ジッタの増加を抑制しつつ、クロックの高周波化を図ることができる。
また、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを直接生成することが可能となることから、多相クロックＣｋ１〜Ｃｋ１０からノン・オーバーラップ・パルスを生成するためのＲＳフリップフロップが不要となる。
【００６７】
このため、多相クロックＣｋ１〜Ｃｋ１０の入力端子数が増加した場合においても、回路規模の増大を抑制して、チップ面積および消費電力の増大を抑えることが可能となるとともに、多相クロックＣｋ１〜Ｃｋ１０の各相間での各回路ブロック２１〜２５のミスマッチを低減して、ジッタを抑制することができる。
さらに、多相クロックＣｋ１〜Ｃｋ１０の立ち上がりエッジのみを用いて、逓倍クロックＯＵＴを生成することにより、多相クロックＣｋ１〜Ｃｋ１０のデューティ比が５０％からずれた場合においても、逓倍クロックＯＵＴのデューティ比を５０％に維持することが可能となるとともに、逓倍クロックＯＵＴのデューティ比が０％を下回ったり、１００％を上回ったりして、パルスが消失することを防止することができる。
【００６８】
なお、回路ブロック２１〜２５の出力端子２６〜３０を共通接続した際に、回路ブロック２１〜２５間での出力の干渉を防止するために、インバータ３１〜４０の各遅延量ｔを多相クロックの位相のずれ量（π／Ｎ）より小さく設定することが必要である。
［２］第２実施形態
次に、本発明のジッタ低減回路の第２実施形態の構成について、図６を参照して説明する。
【００６９】
この第２実施形態に係るジッタ低減回路は、図６に示すように、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４と、分周器５とを備え、周波数逓倍回路４の出力信号を取り出すとともに、分周器５の出力を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００７０】
位相比較器１は、入力信号である基準クロックと分周器５からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子、水晶ＳＡＷフィルタなどが使用される。
【００７１】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍（Ｎ倍）する回路であり、例えば、図２に示すようなＤＬＬ方式のＮ逓倍回路が使用される。
分周器５は、周波数逓倍回路４の出力信号の周波数を１／Ｍに分周するものであり、その分周した出力信号を位相比較器１に帰還するようになっている。
【００７２】
次に、このような構成からなる第２実施形態に係るジッタ低減回路の動作例について説明する。
位相比較器１では、基準クロックと分周器５からの出力信号の位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍されたのち、分周器５で１／Ｍに分周されて位相比較器１に帰還される。
【００７３】
この結果、入力される基準クロックの位相と、分周器５の出力信号の位相とが一致するように動作する。そして、その位相の同期時には、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数をＮ、分周器５の分周値を１／Ｍとすると、Ｆin＝Ｆvcxo×（Ｎ／Ｍ）となる。このとき、出力周波数Ｆout は、Ｆout ＝Ｆvcxo×Ｎ＝Ｆin×Ｍ、となる。
【００７４】
このため、基準クロックのジッタを低減化できる上に、入力周波数ＦinのＭ倍の出力が得られ周波数逓倍機能を有し、かつ、電圧制御水晶発振器３として必要な発振周波数を従来の１／Ｎにできる。
［３］第３実施形態
次に、本発明のジッタ低減回路の第３実施形態の構成について、図７を参照して説明する。
【００７５】
この第３実施形態に係るジッタ低減回路は、図７に示すように、分周器６と、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４とを備え、周波数低倍器４の出力信号を取り出すとともに、周波数逓倍回路４の出力信号を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００７６】
分周器６は、入力信号である基準クロックの周波数Ｆinを１／Ｌに分周するものであり、その分周された基準クロックは位相比較器１に出力されるようになっている。
位相比較器１は、その分周された基準クロックと周波数逓倍回路４からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
【００７７】
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどが使用される。
【００７８】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍（Ｎ倍）する回路であり、例えば、図２に示すようなＤＬＬ方式のＮ逓倍回路が使用される。
次に、このような構成からなる第３実施形態に係るジッタ低減回路の動作例について説明する。
【００７９】
分周器６では、入力される基準クロックの周波数Ｆinが１／Ｌに分周され、この分周された基準クロックが、位相比較器１に入力される。位相比較器１では、その分周された基準クロックと周波数逓倍回路４の出力との位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍される。
【００８０】
この結果、分周器６からの出力信号の位相と、周波数逓倍回路４からの出力信号の位相とが一致するように動作する。そして、その位相の同期時には、入力される基準クロックの周波数をＦin、分周器６の分周値を１／Ｌ、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数をＮとすると、Ｆin／Ｌ＝Ｆvcxo×Ｎとなる。このとき、出力周波数Ｆout は、Ｆout ＝Ｆvcxo×Ｎ＝Ｆin／Ｌとなる。
【００８１】
このため、基準クロックのジッタを低減化できる上に、入力周波数ＦinのＭ倍の出力が得られ周波数逓倍機能を有し、かつ、電圧制御水晶発振器３として必要な発振周波数を従来の１／（Ｌ×Ｎ）にできる。
［４］第４実施形態
次に、本発明のジッタ低減回路の第４実施形態の構成について、図８を参照して説明する。
【００８２】
この第４実施形態に係るジッタ低減回路は、図８に示すように、分周器６と、位相比較器１と、低域通過フィルタ２と、電圧制御水晶発振器３と、周波数逓倍回路４と、分周器５とを備え、周波数逓倍回路４の出力信号を取り出すとともに、分周器５の出力信号を位相比較器１の入力側に帰還することにより、全体としてフィードバックループを形成している。
【００８３】
分周器６は、入力信号である基準クロックの周波数Ｆinを１／Ｌに分周するものであり、その分周された基準クロックは位相比較器１に出力されるようになっている。
位相比較器１は、その分周器６で分周された基準クロックと分周器５からの出力信号の位相を比較し、その位相差に応じた誤差信号を出力するものである。
【００８４】
低域通過フィルタ２は、位相比較器１から出力される誤差信号を積分して出力するフィルタである。
電圧制御水晶発振器３は、所定の周波数で発振するとともに、その発振周波数が低域通過フィルタ２からの出力信号に応じて制御される発振器である。この電圧制御水晶発振器３は、その発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどが使用される。
【００８５】
周波数逓倍回路４は、電圧制御水晶発振器３の出力の周波数をＮ逓倍する回路であり、例えば、図２に示すようなＤＬＬ方式のＮ逓倍回路が使用される。
分周器５は、周波数逓倍回路４の出力信号の周波数を１／Ｍに分周するものであり、その分周された出力信号が位相比較器１の入力側に帰還されるようになっている。
【００８６】
次に、このような構成からなる第４実施形態に係るジッタ低減回路の動作例について説明する。
分周器６では、入力される基準クロックの周波数Ｆinが１／Ｌに分周され、この分周された基準クロックが、位相比較器１に入力される。位相比較器１では、その分周された基準クロックと分周器５の出力との位相が比較され、その位相差に応じた誤差信号が低域通過フィルタ２に出力される。
その誤差信号は、低域通過フィルタ２で積分されて電圧制御水晶発振器３に供給され、電圧制御水晶発振器３の発振周波数が制御される。そして、電圧制御水晶発振器３の出力は、その周波数が周波数逓倍回路４でＮ逓倍される。そのＮ逓倍された信号は分周器５で１／Ｍに分周され、位相比較器１の入力側に帰還される。
【００８７】
この結果、分周器６からの出力信号の位相と、分周器５からの出力信号の位相とが一致するように動作する。そして、その位相の同期時には、入力される基準クロックの周波数をＦin、分周器６の分周値を１／Ｌ、電圧制御水晶発振器３の発振周波数をＦvcxo、周波数逓倍回路４の逓倍数をＮ、分周器６の分周値を１／Ｍとすると、Ｆin／Ｌ＝Ｆvcxo×Ｎ×（１／Ｍ）となる。このとき、出力周波数Ｆout は、Ｆout ＝Ｆvcxo×Ｎ＝Ｆin×（Ｍ／Ｌ）となる。
【００８８】
このため、基準クロックのジッタを低減化できる上に、入力周波数Ｆinの（Ｍ／Ｌ）倍の出力が得られ周波数逓倍機能を有し、かつ、電圧制御水晶発振器３として必要な発振周波数を従来の１／Ｎにできる。
［５］第５実施形態
次に、本発明のジッタ低減回路を、本発明の電子機器に適用した場合の実施形態について、図９を参照して説明する。
【００８９】
この実施形態に係る通信機器は、図９に示すように、データを送信するデータ送信部６１と、データを受信するデータ受信部６２と、データ送信部６１がデータの送信時に使用するとともに、データ受信部６２がデータ受信時に使用すべきクロックのジッタを低減するジッタ低減回路６３とを備えている。
ここで、ジッタ低減回路６３は、図１、図６、図７、または図８に示すような各ジッタ低減回路を使用する。
【００９０】
このような構成からなる通信機器において、例えば外部から供給される基準クロック（ＲｅｆＣｌｏｃｋ）にジッタが含まれている場合に、その基準クロックがジッタ低減回路６３に入力される。これにより、ジッタ低減回路６３からは、ジッタが低減された基準クロックが得られ、その基準クロックがデータ送信部６１およびデータ受信部６２にそれぞれ供給される。
【００９１】
従って、実施形態に係る通信機器によれば、データ送信部６１のデータ送信時、またはデータ受信部６２のデータ受信時の各データ処理に使用する基準クロックの精度が高くなり、送受信時のエラーを減少できる。
［実施形態の変形例］
次に、前記実施形態に記載のジッタ低減回路の構成についての変形例について説明する。
【００９２】
前記各実施形態に記載のジッタ低減回路において、発振素子として水晶ＡＴ振動子、水晶ＳＡＷ共振子または水晶ＳＡＷフィルタなどを用いた電圧制御水晶発振器を使用するとしたが、前記電圧制御水晶発振器は、水晶以外の圧電材料を用いた、ＳＡＷ共振子またはＳＡＷフィルタを、発振素子として用いた電圧制御圧電発振器に置き換えてもよい。圧電材料の例としては、ランガサイト、ＬＢＯ（Lithium Tetraborate）、圧電膜形成ダイヤモンドなどが挙げられる。上記構成によれば、前記実施形態に比べて、高周波動作、温度安定性などの点で優れたジッタ低減回路を実現可能である。
【００９３】
【発明の効果】
以上説明したように、本発明のジッタ低減回路によれば、入力信号の周波数が高い場合でも、高精度であるが発振周波数の低い電圧制御水晶発振器を使用できるので、設計・制作する際の技術的な困難性を回避することができ、かつ制作費用の低減化が実現できる。
【図面の簡単な説明】
【図１】本発明のジッタ低減回路の第１実施形態の構成を示すブロック図である。
【図２】周波数逓倍回路の一例を示すブロック図である。
【図３】遅延回路の一例を示す回路図である。
【図４】多相クロック論理合成回路の一例を示す回路図である。
【図５】多相クロック論理合成回路の動作例を説明するタイムチャートである。
【図６】本発明のジッタ低減回路の第２実施形態の構成を示すブロック図である。
【図７】本発明のジッタ低減回路の第３実施形態の構成を示すブロック図である。
【図８】本発明のジッタ低減回路の第４実施形態の構成を示すブロック図である。
【図９】本発明の電子機器の実施形態の構成を示すブロック図である。
【図１０】従来のジッタ低減回路の構成を示すブロック図である。
【符号の説明】
１は位相比較器、２は低域通過フィルタ、３は電圧制御水晶発振器、４は周波数逓倍回路、５、６は分周器、１１は位相比較器、１２は低域通過フィルタ、１３は遅延回路、１４は多相クロック論理合成回路、２１〜２５は回路ブロック、２６〜３０は出力端子、３１〜４０はインバータ、６１はデータ送信部、６２はデータ受信部、６３はジッタ低減回路である。
Claims (10)
- 入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、
前記周波数逓倍回路の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、
前記周波数逓倍回路の出力を分周する分周器とを備え、
前記分周器の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 入力信号を分周する分周器と、
前記分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、
前記周波数逓倍回路の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 入力信号を分周する第１の分周器と、
前記第１の分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、
前記周波数逓倍回路の出力を分周する第２の分周器とを備え、
前記第２の分周器の出力を前記帰還信号として前記位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、
前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、
前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、
前記周波数逓倍回路の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、
前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、
前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、
複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、
前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、
前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、
前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、
前記周波数逓倍回路の出力を分周する分周器とを備え、
前記分周器の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、
前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、
前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、
複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、
前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 入力信号を分周する分周器と、
前記分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、
前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、
前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路とを備え、
前記周波数逓倍回路の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、
前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、
前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、
複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、
前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 入力信号を分周する第１の分周器と、
前記第１の分周器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第１位相比較器と、
前記第１位相比較器から出力される誤差信号を積分する第１低域通過フィルタと、
前記第１低域通過フィルタの出力に応じて発振周波数が変化する電圧制御水晶発振器と、
前記電圧制御水晶発振器の出力の周波数を任意の値に逓倍する周波数逓倍回路と、
前記周波数逓倍回路の出力を分周する第２の分周器とを備え、
前記第２の分周器の出力を前記帰還信号として前記第１位相比較器に帰還するとともに、前記周波数逓倍回路の出力を取り出すように構成し、
前記周波数逓倍回路は、
前記電圧制御水晶発振器の出力に基づいて多相クロックを生成する遅延同期回路と、
前記遅延同期回路で生成される多相クロックに基づいて逓倍クロックを生成する論理合成回路とからなり、
前記遅延同期回路は、
前記電圧制御水晶発振器の出力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する第２位相比較器と、
前記第２位相比較器から出力される誤差信号を積分する第２低域通過フィルタと、
複数の遅延素子からなり、前記前記電圧制御水晶発振器の出力信号を順次遅延させて多相クロックを生成するとともに、前記第２低域通過フィルタの出力に従って前記各遅延素子の遅延時間が可変自在な遅延回路とを備え、
前記複数の遅延素子のうちの最終段の遅延素子の出力を、前記帰還信号として前記第２位相比較器に帰還するとともに、前記遅延回路で生成される多相クロックを取り出すように構成し、
前記論理合成回路は、
出力端子に設けられた電荷蓄積部と、
前記多相クロックのいずれか１つの立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をハイレベル電位に固定する第１スイッチング素子と、
前記多相クロックの他の立ち上がりエッジまたは立ち下がりエッジに同期して所定時間だけ前記出力端子をローレベル電位に固定する第２スイッチング素子と、
を備えていることを特徴とするジッタ低減回路。 - 前記論理合成回路は、
前記第１スイッチング素子および前記第２スイッチング素子がそれぞれ複数並列接続され、
前記第１スイッチング素子および前記第２スイッチング素子は、前記多相クロックの各相の立ち上がりエッジまたは立ち下がりエッジに同期して交互に導通するように構成したことを特徴とする請求項１乃至請求項８のうちの何れかに記載のジッタ低減回路。 - 前記第１スイッチング素子は、
電源端子と出力端子との間に直列に接続される第１および第２のＰＭＯＳトランジスタと、
前記両ＰＭＯＳトランジスタのうちのいずれか一方のゲートに入力されるいずれか１つの多相クロックを反転するともに、その反転のタイミングを前記所定時間だけ遅延させて他方のゲートに出力する第１インバータとを備え、
前記第２スイッチング素子は、
接地端子と出力端子との間に直列に接続される第１および第２のＮＭＯＳトランジスタと、
前記両ＮＭＯＳトランジスタのうちのいずれか一方のゲートに入力されるいずれか１つの多相クロックを反転するとともに、その反転のタイミングを前記所定時間だけ遅延させて他方のゲートに出力する第２インバータとを備えていることを特徴とする請求項９に記載のジッタ低減回路。
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