JP4006219B2

JP4006219B2 - Image processing device

Info

Publication number: JP4006219B2
Application number: JP2001336493A
Authority: JP
Inventors: 知男飯泉
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2001-11-01
Filing date: 2001-11-01
Publication date: 2007-11-14
Anticipated expiration: 2021-11-01
Also published as: JP2003143404A

Description

【０００１】
【発明の属する技術分野】
本発明は、１色以上の画像を形成する画像処理装置に関し、特に、レーザビームやＬＥＤ、またはインクジェットなどの手段を用いて印字媒体上に画像を形成するプリンタなどの画像処理装置に関するものである。
【０００２】
【従来の技術】
従来より、モノクロやカラーで印字を行うプリンタが知られている。
【０００３】
一般的にプリンタは、主として画像のデータを取り扱うコントローラと、インクやトナーを取り扱う印字部とによって構成される。
【０００４】
図４は、印字を行うための画像を作成し印字部に出力するコントローラのブロック図で、モノクロの画像を作成する構成である。
【０００５】
３００はＣＰＵ、３０１は、全体を制御するプログラムや文字フォントなどが記憶されているＲＯＭ、３０２は、ＣＰＵ３００の変数やホストシステム３１１からの印字データを格納するＲＡＭ、３０３は、出力する画像を発生する描画回路、３０３′は階調変換回路、３０４は、画像を保持するビットマップＲＡＭである。
【０００６】
３０５はビデオ回路、３０６は、ホストシステム３１１からのデータを受信するためのホストＩ／Ｆ、３０７は、オペレータへの設定などを表示するパネル３０８とのインタフェース回路であるパネルＩ／Ｆである。
【０００７】
３０８はパネル、３０９はエンジンである。
【０００８】
３１０はバスであって、ＣＰＵ３００は、このバス３１０を経由してコントローラ３１２内の各回路にアクセスし、制御を行う。
【０００９】
３１１はホストシステム、３１２はコントローラである。
【００１０】
まず、ホストシステム３１１で画像が作成され、ホストＩ／Ｆ３０６へ出力される。
【００１１】
ホストＩ／Ｆ３０６へ出力された画像は、ＣＰＵ３００の制御のもとに一度ＲＡＭ３０２に保持される。
【００１２】
しかる後に、この画像は、描画回路３０３によって読み出されて必要な処理をされ、バンド単位でビットマップＲＡＭ３０４に出力される。
【００１３】
そして、ビットマップＲＡＭ３０４に保持された画像は、ビデオ回路３０５によって読み出され、エンジン３０９に送られる。
【００１４】
画像を受け取ったエンジン３０９は、その画像から紙などの印字媒体上に出力する画像を作成する。
【００１５】
次に、印字を行う印字部について説明する。
【００１６】
図５は、カラーのレーザプリンタの印字部の構造を説明した図である。
【００１７】
カラーで印字をする印字部は、一般的にＹ（イエロー）Ｍ（マゼンダ）Ｃ（シアン）Ｋ（黒）の４つの色を用いて、必要なカラー画像を紙などの印字媒体上に形成する。
【００１８】
画像の形成は、各色のデータを順に重ねることで行われる。
【００１９】
２００は紙などの印字媒体、２０１は給紙ローラ、２０２は、黒の画像を形成する現像ユニット、２０３は、イエローの画像を形成する現像ユニット、２０４は、マゼンタの画像を形成する現像ユニット、２０５は、シアンの画像を形成する現像ユニットである。
【００２０】
２０６は、印字媒体２００を搬送する搬送ベルト、２０７は、印字媒体２００にトナーを定着させるヒータ、２０８は定着ローラであって、ヒータ２０７と印字媒体２００を密着させる。
【００２１】
まず、印字媒体２００は、給紙ローラ２０１で１枚づつ搬送され、各色の画像を形成する現像ユニット２０２〜２０５によってトナーによる画像を連続的に形成される。
【００２２】
そして、最後にヒータ２０７でトナーが印字媒体２００に熱着されて、印字が終了する。
【００２３】
すなわち、このような印字部の場合、出力する画像は、印字媒体２００の移動のタイミングに合わせて、画像を形成する現像ユニット２０２〜２０５に、連続的に発生させる必要がある。
【００２４】
以上のようにして印字が行われるのであるが、一般に、ホストシステム３１１から入力された画像（印字データ）を、そのまま印字することはできない。
【００２５】
すなわち、ホストシステム３１１から入力される画像は、８ビットなどの高い階調であり、印字するエンジン３０９が１ドットあたりに出力できる階調は低い場合が多い。
【００２６】
このようなときに、描画回路３０３にてビットマップＲＡＭ３０４に出力する画像を形成する際などに、階調変換回路３０３′による階調の変換が行われる。
【００２７】
特に、図５に示されるような多色の印字に対応するためには、階調変換回路３０３′は高速で変換を行う必要がある。
【００２８】
そのため、１つ１つの画素を順に変換するのではなく、２つ以上の画素データを並列に変換する構成が必要となる。
【００２９】
階調変換にはディザ法を用いるのが一般的である。
【００３０】
ディザ法はｎ×ｍ（ｎ,ｍは１つ以上の整数）の画素単位で閾値を設定し、その閾値と入力するデータを比較して閾値より大きいか、小さいかで出力する画素のデータを決定する方法である。
【００３１】
入力されるデータや出力するエンジン３０９によって、ディザデータ（ディザの閾値）は調整される。
【００３２】
図６は、画素を並列に処理できるようにディザデータを出力する回路例である。
【００３３】
この例ではメモリを４つとしている。
【００３４】
１００はカウンタＡ、１０４〜１０７はメモリＡ〜Ｄであって、ディザデータ（ディザの閾値）を記憶する。
【００３５】
１２０は、ディザデータと入力するデータとを比較して変換するデータ処理手段である比較回路である。
【００３６】
処理する画素の位置にしたがってカウンタ１００がインクリメントされる。
【００３７】
この回路例では４画素を同時に出力するようにメモリＡ１０４はｎ番目、メモリＢ１０５はｎ＋１番目、メモリＣ１０６はｎ＋２番目、メモリＤ１０７はｎ＋３番目のディザデータ（ディザの閾値）を、同じ組み合わせのデータが繰り返すまで保持する。
【００３８】
その例を図７に示す。
【００３９】
図７は、幅９（１番目〜９番目まで）のディザデータの出力説明図である。
【００４０】
ＭＡはメモリＡ１０４が記憶するディザデータ、ＭＢはメモリＢ１０５が記憶するディザデータ、ＭＣはメモリＣ１０６が記憶するディザデータ、ＭＤはメモリＤ１０７が記憶するディザデータである。
【００４１】
１番目〜９番目のディザデータを、順に並べて出力できるようにするために、例えばメモリＡ１０４は、１、５、９、４、８、３、７、２、６番目のデータをそれぞれメモリＡ１０４の０、１、２、３、４、５、６、７、８個目のデータとして記憶する必要がある。
【００４２】
そして、そのデータを、カウンタＡ１００の指示に従って（例えばカウンタＡが、０個目と指示したら１番目のデータを、２個目と指示したら９番目のデータをというように）出力を行う。
【００４３】
【発明が解決しようとする課題】
しかし、上記構成では、ディザデータがメモリの数の整数倍であるときは少ないメモリ容量でも良いが、そうでないときは大きなメモリ容量を必要としてしまう。
【００４４】
図７のように、例えばディザデータの幅が９でメモリの数が４であれば、９＊４のメモリ容量を必要としてしまう。
【００４５】
本発明は、以上のような問題点に鑑みてなされたもので、その目的とする処は、メモリ容量を増やさずにディザデータの大きさを自由に設定できる上に、高速にディザ変換を行うことができる画像処理装置を提供することにある。
【００４６】
【課題を解決するための手段】
上記目的を達成するため、本発明では、画像処理装置を次の（１）ないし（４）のとおりに構成する。
（１）ディザ処理に用いる１スキャンライン分の各閾値データを順に振り分けて記憶するＮ個（Ｎ≧２）の記憶手段と、
前記Ｎ個の記憶手段にそれぞれ記憶された最初の閾値データを記憶するＮ−１個のラッチ手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて前記Ｎ個の記憶手段から出力される閾値データと、前記Ｎ−１個のラッチ手段から出力される閾値データとのいずれか一方を選択する選択手段と、
前記選択手段で選択された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて、前記シフト量を設定する検出手段と、を有し、
前記選択手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。
（２）前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする前記（１）に記載の画像処理装置。
（３）ディザ処理に用いる１スキャンライン分の各閾値データ及び当該スキャンラインの最終画素に対応する閾値データの後に、スキャンラインの先頭からＮ−１（Ｎ≧２）個分の閾値データを順に振り分けて記憶するＮ個の記憶手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて、前記Ｎ個の記憶手段から閾値データを出力する出力手段と、
前記記憶手段から出力された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて前記シフト量を設定する検出手段と、を有し、
前記出力手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。
（４）前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする前記（３）に記載の画像処理装置。
【００４９】
すなわち、上記目的を達成するために、
第一の実施例ではディザの１スキャンラインごとに、繰り返しのはじめから並列に処理する画素数−１の閾値データを記憶するラッチを用意し、セレクタにてメモリの各出力とラッチの出力とを切り替え、セレクタの出力にバレルシフタを用意することで、
第二の実施例ではディザを記憶する手段に１スキャンラインの閾値データのあとに続けて繰り返しのはじめから並列に処理する画素数−１の閾値データを続けて記憶させ、メモリの出力にバレルシフタを用意することで、メモリ容量を増やさずに高速にディザ変換を行うことを可能にする。
【００５０】
【発明の実施の形態】
以下、複数の実施例に基づき、発明の実施の形態を説明する。
【００５１】
（第一の実施例）
以下、図面を用いて第一の実施例について説明する。
【００５２】
図１は、第一の実施例をもっともよく表すディザ閾値の出力回路のブロック図であり、４画素を同時に出力する場合について示している。
【００５３】
１００〜１０３は、ディザアドレス指定手段であるアドレスカウンタ（以下カウンタという）Ａ′〜Ｄ′で、４つの画素毎に更新される。
【００５４】
１０４〜１０７は、第一の記憶手段であるメモリＡ′〜Ｄ′で、ディザデータ（ディザの閾値）がＣＰＵ３００から書きこまれて保持される。
【００５５】
このとき、メモリＡ′１０４にはｎ番目、メモリＢ′１０５にはｎ＋１番目、メモリＣ′１０６にはｎ＋２番目、メモリＤ′１０７はｎ＋３番目（ｎは整数）のディザデータ（ディザの閾値）だけが書きこまれる。
【００５６】
例えば、１番目〜９番目までのディザデータでは、メモリＡ′１０４には、１、５、９（図２のＭＡ′）、メモリＢ′１０５には、２、６（図２のＭＢ′）、メモリＣ′１０６には、３、７（図２のＭＣ′）、メモリＤ′１０７には４、８番目のディザデータ（図２のＭＤ′）だけが記憶される。
【００５７】
１０８〜１１０は、第二の記憶手段であるラッチＡ〜Ｃであり、それぞれメモリＡ′１０４〜メモリＣ′１０６の最初のディザデータをディザ変換が始まる前に保持する。
【００５８】
例えば、１番目〜９番目までのディザデータでは、ラッチＡ１０８には１番目のデータ、ラッチＢ１０９には２番目のデータ、ラッチＣ１１０には３番目のディザデータを保持する。
【００５９】
１１１〜１１４は、選択手段であるデータセレクタ（以下セレクタという）Ａ〜Ｄで、メモリＡ′１０４〜メモリＤ′１０７の出力とラッチＡ１０８〜ラッチＣ１１０の出力とを切り替える。
【００６０】
１１５は、データシフト手段であるバレルシフタで、セレクタＡ１１１〜セレクタＤ１１４からのディザデータをデータシフトして（出力位置をずらして）出力する。
【００６１】
例えば、セレクタＡ１１１から１番目、セレクタＢ１１２から２番目、セレクタＣ１１３から３番目、セレクタＤ１１４から４番目のディザデータが出てきたとき、シフト量０であれば一番目の画素に一番目のディザデータ、二番目の画素に二番目のディザデータ、三番目の画素に三番目のディザデータ、四番目の画素に四番目のディザデータ、と当てはまるように比較回路１２０に出力が行われる。
【００６２】
しかし、シフト量１であれば、一番目の画素に四番目のディザデータ、二番目の画素に一番目のディザデータ、三番目の画素に二番目のディザデータ、四番目の画素に三番目のディザデータ、と当てはまるように比較回路１２０に出力が行われる。
【００６３】
１２０は、データ処理手段である比較回路、１２１は、ディザのスキャンラインの最終画素を含んでいることを検出する手段である検出回路、１３０はデコード回路である。
【００６４】
図２は、幅９のディザデータの出力説明図である。
【００６５】
（Ａ）は、各メモリに記憶したデータを、各カウンタの指示に従ってそのまま行った出力、（Ｂ）は、ラッチ、セレクタ、および検知回路を用いて行った出力、（Ｃ）は、（Ｂ）の出力にバレルシフタ１１５を用いて行った出力を示している。
【００６６】
横方向には処理につれて出力が変わる様子を示している。
【００６７】
（Ｃ）の下の数字はバレルシフタ１１５に入力されるシフト量を示している。
【００６８】
網のかかった部分は、セレクタが、メモリからの出力の変わりに、ラッチからの出力を選択したことを示している。
【００６９】
（Ａ）では、最初は順番通り出力されるが、３回目の出力からディザデータがずれはじめる。
【００７０】
（Ｂ）では、検出回路１２１によって、９番目のデータを含んでいることを検知すると、セレクタＡ１１１〜セレクタＤ１１４がラッチＡ１０８〜ラッチＣ１１０のデータを選択して、１番目、２番目、３番目のディザデータを出力するので、３回目の出力までは順番通り出力される。
【００７１】
しかし、４回目の出力からディザデータがずれはじめる。
【００７２】
（Ｃ）では、検出回路１２１によって、９番目のデータを含んでいることを検知すると、セレクタＡ１１１〜セレクタＤ１１４がラッチＡ１０８〜ラッチＣ１１０のデータを選択して、１番目、２番目、３番目のディザデータを出力し、バレルシフタ１１５のシフト量が更新される（次の回の出力からバレルシフタのシフト量が＋１される）。
【００７３】
これにより、データの出力位置のずれは解消されるが、ラッチＡ１０８〜ラッチＣ１１０による出力の直後にいくつかのディザデータが繰り返してしまう。
【００７４】
これを解消するために、本実施例ではデコード回路を用い、さらにそれに合わせたセレクタＡ１１１〜セレクタＤ１１４の選択の条件（セレクタの論理）を設定する。
【００７５】
表１にデコード回路のカウンタ初期値表、表２にセレクタの論理表を示す。
【００７６】
【表１】

【００７７】
【表２】

表１は、デコード回路１３０を用いて各カウンタのカウンタ初期値を変更する様子を示す表である。
【００７８】
まず、縦軸のシフトで、シフト量がいくつに更新されるかを見る。
【００７９】
次に、横軸のカウンタから、いずれかのカウンタを見る。
【００８０】
交差したところの数字が、そのカウンタが、シフト量が更新されるときに、記憶してある何個目のディザデータから出力を行うかを示している。
【００８１】
例えば、シフト量が１でカウンタＤ′の欄は０となっている。
【００８２】
すなわち、シフト量が１になったとき、カウンタＤは０個目（４番目、８番目のうち４番目）のディザデータから出力を開始する。
【００８３】
また、シフト量が１でカウンタＢの欄は１となっている。
【００８４】
すなわち、シフト量が１になったとき、カウンタＢは１個目（２番目、６番目のうち６番目）のデータから出力を開始する。
【００８５】
このとき、セレクタも表２に示すように設定を行う必要がある。
【００８６】
その理由は、検出回路１２１によって、９番目のデータを含んでいることを検知したとしても、ラッチＡ１０８〜ラッチＣ１１０のデータを必ず３つとも同時に使用するとは限らないからである。
【００８７】
場合によって、１つだけ使用、２つだけ使用、３つとも使用、となる。
【００８８】
なお、この論理と、図１の回路のラッチＡ１０８〜ラッチＣ１１０とセレクタＡ１１１〜セレクタＤ１１４の配線とが対応している。
【００８９】
デコード回路１３０とセレクタ論理とを用いたときの出力を図３に示す。
【００９０】
図３は、図１の回路の出力を説明したもので、（Ａ）はディザデータの幅が９（４ｎ＋１）の場合、（Ｂ）は幅が１０（４ｎ＋２）の場合、（Ｃ）は幅が１１（４ｎ＋３）の場合のバレルシフタ１１５からの出力を示している。
【００９１】
横方向には処理につれて出力が変わる様子を示している。
【００９２】
下の数字はバレルシフタ１１５に入力されるシフト量を示している。
【００９３】
網のかかった部分は、セレクタが、メモリからの出力の変わりにラッチからの出力を選択したことを示している。
【００９４】
枠が太いものはデコード回路１３０によって、他に比べてカウンタが＋１インクリメントされていることを示している。
【００９５】
（Ａ）について説明する。
【００９６】
検出回路１２１によって、ディザデータのスキャンラインの最終画素（この場合は９番目のデータ）を含んでいるところまで進むと、次の回の出力で、セレクタはセレクタの論理に従いラッチまたはメモリを選択し、バレルシフトのシフト量が更新される。
【００９７】
例えば、（Ａ）ではじめの１〜４、５〜８、と進んできて、最終の９までくると、次の回の出力で、セレクタＢ１１２〜セレクタＤ１１４はセレクタの論理により各々ラッチＡ１０８〜ラッチＣ１１０を選択し、バレルシフタ１１５は次の画素でシフト量＋１される。
【００９８】
また、カウンタＡ′１００〜カウンタＣ′１０２は＋１が初期値としてロードされる。
【００９９】
これによって、４回目、５回目の出力の太字部分が、順番通りに出力される。
【０１００】
このようにして、ディザデータの幅が９のときは、少ないメモリ容量で順番通りに出力することが可能となる。
【０１０１】
また、ディザデータの幅が９のときに限らず、メモリが４つで、ディザデータの幅が４ｎ＋１のときには、同様に出力することができる。
【０１０２】
さらに、メモリが４つで、ディザデータの幅が４ｎ＋２、または４ｎ＋３のときは、シフト量の更新を図３（Ｂ）、または図３（Ｃ）のように変更するだけで、同様に出力することができる。
【０１０３】
以上説明した通り、ディザデータの１スキャンラインごとに、繰り返しのはじめから並列に処理する画素数−１個の閾値データを記憶するラッチを用意し、セレクタにて各メモリの出力とラッチの出力を切り替え、セレクタの出力にバレルシフタ１１５を用意することで、ディザデータがメモリの数の整数倍でなくとも、メモリ容量を増やさずに高速にディザ変換を行うことが可能となる。
【０１０４】
（第二の実施例）
ラッチＡ１０８〜ラッチＣ１１０を用意する代わりに、ラッチしたデータをあらかじめディザの閾値の最後に続けて設定することで、セレクタを用意することなく、図３（Ａ）〜（Ｃ）と同じ機能を動作させることが可能である。
【０１０５】
例えば、図３（Ａ）の例では、メモリＡ′１０４に１、５、９、メモリＢ′１０５に２、６、１、メモリＣ′１０６に３、７、２、メモリＤ′１０７に４、８、３番目のデータを記憶しておくことで、ラッチを用いなくても、バレルシフタ１１５とデコード回路１３０のみで所望の結果を得ることができる。
【０１０６】
なお、第一および第二の実施例ではメモリが４つの場合について説明したが、本発明はこれのみに限定されるものではない。
【０１０７】
本発明は、メモリの数がいくつであっても、
第一の実施例ではディザデータの１スキャンラインごとに、繰り返しのはじめから並列に処理する画素数−１の閾値データを記憶するラッチを用意し、セレクタにて各メモリの出力とラッチの出力を切り替え、セレクタの出力にバレルシフタを用意することで、
第二の実施例ではディザデータを記憶する手段に、１スキャンラインの閾値データのあとに繰り返しのはじめから並列に処理する画素数−１の閾値データを続けて記憶させ、メモリの出力にバレルシフタを用意することで、所望の結果が得られるものである。
【０１０８】
【発明の効果】
以上説明したとおり、本発明によれば、メモリ容量を増やさずにディザの大きさを自由に設定できる上に、高速にディザ変換を行うことが可能な画像処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例１をあらわした図
【図２】幅９のディザデータの出力説明図
【図３】ディザデータの出力例
【図４】コントローラの構造図
【図５】印字部の構造図
【図６】従来の階調変換回路
【図７】幅９のディザデータの出力説明図
【符号の説明】
１００〜１０３カウンタ
１０４〜１０７メモリ
１０８〜１１０ラッチ
１１１〜１１４セレクタ
１１５バレルシフタ
１２０比較回路
１２１検出回路
１３０デコード回路
２００印字媒体
２０１給紙ローラ
２０２〜２０５現像ユニット
２０６搬送ベルト
２０７ヒータ
２０８定着ローラ
３００ＣＰＵ
３０１ＲＯＭ
３０２ＲＡＭ
３０３描画回路
３０３′ 階調変換回路
３０４ビットマップＲＡＭ
３０５ビデオ回路
３０６ホストＩ／Ｆ
３０７パネルＩ／Ｆ
３０８パネル
３０９エンジン
３１０バス
３１１ホストシステム
３１２コントローラ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus that forms an image of one or more colors, and more particularly to an image processing apparatus such as a printer that forms an image on a print medium using means such as a laser beam, LED, or inkjet. .
[0002]
[Prior art]
Conventionally, printers that perform monochrome and color printing are known.
[0003]
In general, a printer mainly includes a controller that handles image data and a printing unit that handles ink and toner.
[0004]
FIG. 4 is a block diagram of a controller that creates an image for printing and outputs the image to a printing unit. The controller creates a monochrome image.
[0005]
Reference numeral 300 denotes a CPU, 301 denotes a ROM that stores a program for controlling the whole and character fonts, 302 denotes a RAM that stores variables of the CPU 300 and print data from the

host system

311, and 303 generates an image to be output. A drawing circuit 303, a gradation conversion circuit 303 ′, and a bitmap RAM 304 holds an image.
[0006]
Reference numeral 305 denotes a video circuit, reference numeral 306 denotes a host I / F for receiving data from the host system 311, and reference numeral 307 denotes a panel I / F which is an interface circuit with the panel 308 for displaying settings for an operator.
[0007]
308 is a panel and 309 is an engine.
[0008]
Reference numeral 310 denotes a bus, and the CPU 300 accesses and controls each circuit in the controller 312 via the bus 310.
[0009]
Reference numeral 311 denotes a host system, and 312 denotes a controller.
[0010]
First, an image is created by the host system 311 and output to the host I / F 306.
[0011]
The image output to the host I / F 306 is once held in the RAM 302 under the control of the CPU 300.
[0012]
Thereafter, this image is read out by the drawing circuit 303 and subjected to necessary processing, and is output to the bitmap RAM 304 in band units.
[0013]
The image held in the bitmap RAM 304 is read by the video circuit 305 and sent to the engine 309.
[0014]
Upon receiving the image, the engine 309 creates an image to be output on a print medium such as paper from the image.
[0015]
Next, a printing unit that performs printing will be described.
[0016]
FIG. 5 is a diagram illustrating the structure of a printing unit of a color laser printer.
[0017]
A printing section that prints in color generally forms a necessary color image on a printing medium such as paper by using four colors of Y (yellow), M (magenta), C (cyan), and K (black). .
[0018]
The image is formed by sequentially superimposing data of each color.
[0019]
200 is a printing medium such as paper, 201 is a paper feed roller, 202 is a developing unit that forms a black image, 203 is a developing unit that forms a yellow image, 204 is a developing unit that forms a magenta image, Reference numeral 205 denotes a developing unit that forms a cyan image.
[0020]
Reference numeral 206 denotes a conveyance belt that conveys the print medium 200, 207 a heater that fixes toner to the print medium 200, and 208 a fixing roller that closely contact the heater 207 and the print medium 200.
[0021]
First, the print medium 200 is conveyed one by one by the paper feed roller 201, and images of toner are continuously formed by developing units 202 to 205 that form images of the respective colors.
[0022]
Finally, the heater 207 heats the toner onto the printing medium 200, and printing is completed.
[0023]
That is, in the case of such a printing unit, it is necessary to continuously generate images to be output in the developing units 202 to 205 that form images in accordance with the timing of movement of the printing medium 200.
[0024]
Although printing is performed as described above, generally, an image (print data) input from the host system 311 cannot be printed as it is.
[0025]
That is, an image input from the host system 311 has a high gradation such as 8 bits, and the gradation that the printing engine 309 can output per dot is often low.
[0026]
In such a case, when the drawing circuit 303 forms an image to be output to the bitmap RAM 304, gradation conversion is performed by the gradation conversion circuit 303 ′.
[0027]
In particular, in order to cope with multi-color printing as shown in FIG. 5, the gradation conversion circuit 303 'needs to perform conversion at high speed.
[0028]
Therefore, it is necessary to have a configuration in which two or more pieces of pixel data are converted in parallel rather than sequentially converting each pixel.
[0029]
A dither method is generally used for gradation conversion.
[0030]
In the dither method, a threshold value is set in units of pixels of n × m (n and m are one or more integers), and the threshold value is compared with the input data. It is a method of determination.
[0031]
The dither data (dither threshold) is adjusted by the input data and the output engine 309.
[0032]
FIG. 6 shows an example of a circuit that outputs dither data so that pixels can be processed in parallel.
[0033]
In this example, there are four memories.
[0034]
Reference numeral 100 denotes a counter A, and 104 to 107 are memories A to D, which store dither data (dither threshold).
[0035]
A comparison circuit 120 is a data processing means for comparing and converting dither data and input data.
[0036]
The counter 100 is incremented according to the position of the pixel to be processed.
[0037]
In this circuit example, the memory A104 is nth, the memory B105 is n + 1th, the memory C106 is n + 2th, and the memory D107 is n + 3th dither data (dither threshold) so that four pixels are output simultaneously. Hold until repeated.
[0038]
An example is shown in FIG.
[0039]
FIG. 7 is an explanatory diagram of output of dither data having a width of 9 (from 1st to 9th).
[0040]
MA is dither data stored in the memory A104, MB is dither data stored in the memory B105, MC is dither data stored in the memory C106, and MD is dither data stored in the memory D107.
[0041]
In order to enable the first to ninth dither data to be arranged and output in order, for example, the memory A104 has the first, fifth, ninth, fourth, eighth, third, seventh, second and sixth data stored in the memory A104. It is necessary to store as 0, 1, 2, 3, 4, 5, 6, 7, 8th data.
[0042]
Then, the data is output in accordance with the instruction of the counter A100 (for example, when the counter A indicates the 0th data, the first data is output, and when the counter A indicates the second data, the 9th data is output).
[0043]
[Problems to be solved by the invention]
However, in the above configuration, a small memory capacity may be used when the dither data is an integral multiple of the number of memories, but a large memory capacity is required otherwise.
[0044]
As shown in FIG. 7, for example, if the dither data width is 9 and the number of memories is 4, 9 * 4 memory capacity is required.
[0045]
The present invention has been made in view of the above-described problems. The object of the present invention is that the size of dither data can be freely set without increasing the memory capacity, and the dither conversion is performed at high speed. An object of the present invention is to provide an image processing apparatus that can perform the above processing .
[0046]
[Means for Solving the Problems]
In order to achieve the above object , in the present invention , the image processing apparatus is configured as described in the following (1) to (4).
(1) N (N ≧ 2) storage means for sequentially distributing and storing threshold data for one scan line used for dither processing;
N-1 latch means for storing initial threshold data respectively stored in the N storage means;
Addressing means for specifying the address of the pixel to be dithered;
Selection means for selecting one of threshold data output from the N storage means and threshold data output from the N-1 latch means according to the address specification of the address specifying means;
Shift means for shifting the output position of the threshold data selected by the selection means according to the shift amount;
Detection means for detecting the last pixel of the scan line and setting the shift amount according to a detection result;
The selection means outputs threshold data corresponding to the width of the threshold data, the detection result of the detection means, and the shift amount in the shift means in order to sequentially output the threshold data for the one scan line. An image processing apparatus, wherein the threshold data is selected according to a selection condition shown.
(2) The image processing apparatus according to (1), further including a setting unit that changes an initial value of the address designation unit based on a shift amount by the shift unit.
(3) After each threshold data for one scan line used for dither processing and threshold data corresponding to the last pixel of the scan line, N−1 (N ≧ 2) threshold data from the head of the scan line are sequentially applied. N storage means for sorting and storing;
Addressing means for specifying the address of the pixel to be dithered;
Output means for outputting threshold data from the N storage means in response to the address designation of the address designation means;
Shift means for shifting the output position of the threshold data output from the storage means according to the shift amount;
Detecting means for detecting a final pixel of the scan line and setting the shift amount according to a detection result;
The output means outputs the threshold data corresponding to the width of the threshold data, the detection result of the detection means, and the shift amount in the shift means in order to output each threshold data for one scan line in order. An image processing apparatus, wherein the threshold data is selected according to a selection condition shown.
(4) The image processing apparatus according to (3), further including a setting unit that changes an initial value of the address designation unit based on a shift amount by the shift unit.
[0049]
That is, to achieve the above purpose,
In the first embodiment, for each scan line of dither, a latch for storing threshold value data of −1 pixel number to be processed in parallel from the beginning of the repetition is prepared, and each output of the memory and the output of the latch are selected by the selector. By preparing a barrel shifter for switching and selector output,
In the second embodiment, the means for storing the dither stores the threshold data of the number of pixels to be processed in parallel from the beginning of the repetition following the threshold data of one scan line, and stores the barrel shifter at the output of the memory. By preparing, it is possible to perform dither conversion at high speed without increasing the memory capacity.
[0050]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the invention will be described below based on a plurality of examples.
[0051]
(First embodiment)
The first embodiment will be described below with reference to the drawings.
[0052]
FIG. 1 is a block diagram of a dither threshold output circuit that best represents the first embodiment, and shows a case where four pixels are output simultaneously.
[0053]
Reference numerals 100 to 103 are address counters (hereinafter referred to as counters) A ′ to D ′ which are dither address designating means, and are updated every four pixels.
[0054]
Reference numerals 104 to 107 denote memories A ′ to D ′, which are first storage means, and dither data (dither threshold value) is written from the CPU 300 and held therein.
[0055]
At this time, the memory A′104 is nth, the memory B′105 is n + 1th, the memory C′106 is n + 2th, and the memory D′ 107 is n + 3th (n is an integer) dither data (dither threshold). Only written.
[0056]
For example, in the first to ninth dither data, the memory A′104 has 1, 5, 9 (MA ′ in FIG. 2), and the memory B′105 has 2, 6 (MB ′ in FIG. 2). The memory C ′ 106 stores only the third and seventh (MC ′ in FIG. 2), and the memory D ′ 107 stores only the fourth and eighth dither data (MD ′ in FIG. 2).
[0057]
Reference numerals 108 to 110 denote latches A to C which are second storage means, and hold the first dither data of the memories A ′ 104 to C ′ 106 before the dither conversion starts.
[0058]
For example, in the first to ninth dither data, the latch A 108 holds the first data, the latch B 109 holds the second data, and the latch C 110 holds the third dither data.
[0059]
Reference numerals 111 to 114 denote data selectors (hereinafter referred to as selectors) A to D which are selection means, and switch between outputs of the memory A ′ 104 to the memory D ′ 107 and outputs of the latch A 108 to the latch C 110.
[0060]
Reference numeral 115 denotes a barrel shifter which is a data shift means for shifting the dither data from the selectors A111 to D114 (shifting the output position) and outputting it.
[0061]
For example, when the first dither data from the selector A111, the second from the selector B112, the third from the selector C113, and the fourth dither data from the selector D114 come out, if the shift amount is 0, the first dither data is added to the first pixel. The second dither data is applied to the second pixel, the third dither data is applied to the third pixel, and the fourth dither data is applied to the fourth pixel.
[0062]
However, if the shift amount is 1, the fourth pixel has the fourth dither data, the second pixel has the first dither data, the third pixel has the second dither data, and the fourth pixel has the third dither data. An output is made to the comparison circuit 120 so as to be applied to the dither data.
[0063]
120 is a comparison circuit which is a data processing means, 121 is a detection circuit which is a means for detecting that the last pixel of the dither scan line is included, and 130 is a decoding circuit.
[0064]
FIG. 2 is an explanatory diagram of output of dither data having a width of 9.
[0065]
(A) is an output obtained by directly using the data stored in each memory in accordance with an instruction of each counter, (B) is an output obtained using a latch, a selector, and a detection circuit, and (C) is (B) The output performed using the barrel shifter 115 is shown.
[0066]
The horizontal direction shows how the output changes with processing.
[0067]
The numbers below (C) indicate the shift amount input to the barrel shifter 115.
[0068]
The shaded portion indicates that the selector has selected the output from the latch instead of the output from the memory.
[0069]
In (A), the output is performed in order at first, but the dither data begins to deviate from the third output.
[0070]
In (B), when the detection circuit 121 detects that the ninth data is included, the selectors A111 to D114 select the data of the latches A108 to C110, and the first, second, and third data are selected. Since dither data is output, it is output in order until the third output.
[0071]
However, the dither data starts to shift from the fourth output.
[0072]
In (C), when the detection circuit 121 detects that the ninth data is included, the selectors A111 to D114 select the data of the latches A108 to C110, and the first, second, and third data are selected. Dither data is output, and the shift amount of the barrel shifter 115 is updated (the shift amount of the barrel shifter is incremented by 1 from the next output).
[0073]
This eliminates the shift in the data output position, but some dither data is repeated immediately after the output from the latch A108 to the latch C110.
[0074]
In order to solve this problem, the present embodiment uses a decoding circuit, and further sets selection conditions (selector logic) for the selectors A111 to D114 in accordance with the decoding circuit.
[0075]
Table 1 shows a counter initial value table of the decoding circuit, and Table 2 shows a logic table of the selector.
[0076]
[Table 1]

[0077]
[Table 2]

Table 1 is a table showing how the counter initial value of each counter is changed using the decoding circuit 130.
[0078]
First, look at how many shifts are updated by shifting the vertical axis.
[0079]
Next, one of the counters is viewed from the counter on the horizontal axis.
[0080]
The numbers at the intersections indicate from which stored dither data the counter outputs when the shift amount is updated.
[0081]
For example, the shift amount is 1 and the counter D 'column is 0.
[0082]
That is, when the shift amount becomes 1, the counter D starts output from the 0th (fourth, fourth among the eighth) dither data.
[0083]
The shift amount is 1 and the counter B column is 1.
[0084]
That is, when the shift amount becomes 1, the counter B starts output from the first data (6th out of 2nd and 6th).
[0085]
At this time, the selector needs to be set as shown in Table 2.
[0086]
The reason is that even if the detection circuit 121 detects that the ninth data is included, not all of the data of the latches A108 to C110 are always used at the same time.
[0087]
In some cases, only one is used, only two are used, and all three are used.
[0088]
This logic corresponds to the wirings of the latch A108 to latch C110 and the selector A111 to selector D114 in the circuit of FIG.
[0089]
FIG. 3 shows an output when the decode circuit 130 and the selector logic are used.
[0090]
FIGS. 3A and 3B illustrate the output of the circuit of FIG. 1. FIG. 3A shows the case where the dither data width is 9 (4n + 1), FIG. 3B shows the case where the width is 10 (4n + 2), and FIG. Is an output from the barrel shifter 115 when 11 is 4 (4n + 3).
[0091]
The horizontal direction shows how the output changes with processing.
[0092]
The lower number indicates the shift amount input to the barrel shifter 115.
[0093]
The shaded portion indicates that the selector has selected the output from the latch instead of the output from the memory.
[0094]
A thick frame indicates that the counter is incremented by +1 by the decoding circuit 130 as compared with the others.
[0095]
(A) will be described.
[0096]
When the detection circuit 121 advances to a position including the last pixel of the scan line of dither data (in this case, the ninth data), the selector selects a latch or a memory according to the logic of the selector at the next output. The shift amount of the barrel shift is updated.
[0097]
For example, in (A), the first 1 to 4, 5 to 8 are advanced, and when the final 9 is reached, the selector B112 to the selector D114 are latched by the logic of the selector, respectively, at the next output. C110 is selected, and the barrel shifter 115 is incremented by 1 for the next pixel.
[0098]
The counters A′100 to C′102 are loaded with +1 as an initial value.
[0099]
As a result, the bold portions of the fourth and fifth outputs are output in order.
[0100]
In this way, when the dither data width is 9, the dither data can be output in order with a small memory capacity.
[0101]
Further, not only when the width of the dither data is 9, but when there are four memories and the width of the dither data is 4n + 1, the same output can be performed.
[0102]
Furthermore, when there are four memories and the dither data width is 4n + 2 or 4n + 3, the shift amount is updated as shown in FIG. 3B or FIG. be able to.
[0103]
As described above, for each scan line of dither data, a latch is prepared for storing threshold data of the number of pixels to be processed in parallel from the beginning of the repetition minus one, and the selector outputs the output of each memory and the output of the latch. By preparing the barrel shifter 115 for switching and selector output, it is possible to perform dither conversion at high speed without increasing the memory capacity even if the dither data is not an integral multiple of the number of memories.
[0104]
(Second embodiment)
Instead of preparing the latch A108 to the latch C110, the same function as that shown in FIGS. 3A to 3C can be operated without preparing a selector by setting the latched data at the end of the dither threshold value in advance. It is possible to make it.
[0105]
For example, in the example of FIG. 3A, the memory A'104 is 1, 5, 9, the memory B'105 is 2, 6, 1, the memory C'106 is 3, 7, 2, and the memory D'107 is 4 By storing the eighth, third, and third data, a desired result can be obtained by using only the barrel shifter 115 and the decoding circuit 130 without using a latch.
[0106]
In the first and second embodiments, the case where there are four memories has been described. However, the present invention is not limited to this.
[0107]
The present invention allows any number of memories,
In the first embodiment, for each scan line of dither data, a latch is prepared for storing threshold data of pixel number −1 to be processed in parallel from the beginning of the repetition, and the selector outputs the output of each memory and the output of the latch. By preparing a barrel shifter for switching and selector output,
In the second embodiment, the means for storing dither data stores threshold data for one scan line, followed by threshold data of the number of pixels to be processed in parallel from the beginning of the repetition minus 1, and stores a barrel shifter at the output of the memory. By preparing, a desired result can be obtained.
[0108]
【The invention's effect】
As described above, according to the present invention, it is possible to provide an image processing apparatus that can freely set the dither size without increasing the memory capacity and can perform dither conversion at high speed.
[Brief description of the drawings]
FIG. 1 is a diagram showing a first embodiment of the present invention. FIG. 2 is an explanatory diagram of dither data output of width 9. FIG. 3 is an example of dither data output. FIG. 4 is a structural diagram of a controller. FIG. 6 is a conventional gradation conversion circuit. FIG. 7 is an explanatory diagram of output of dither data with a width of 9. FIG.
100 to 103 Counter 104 to 107 Memory 108 to 110 Latch 111 to 114 Selector 115 Barrel shifter 120 Comparison circuit 121 Detection circuit 130 Decoding circuit 200 Printing medium 201 Paper feed rollers 202 to 205 Development unit 206 Conveying belt 207 Heater 208 Fixing roller 300 CPU
301 ROM
302 RAM
303 Drawing circuit 303 ′ Gradation conversion circuit 304 Bit map RAM
305 Video circuit 306 Host I / F
307 Panel I / F
308 Panel 309 Engine 310 Bus 311 Host system 312 Controller

Claims

ディザ処理に用いる１スキャンライン分の各閾値データを順に振り分けて記憶するＮ個（Ｎ≧２）の記憶手段と、
前記Ｎ個の記憶手段にそれぞれ記憶された最初の閾値データを記憶するＮ−１個のラッチ手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて前記Ｎ個の記憶手段から出力される閾値データと、前記Ｎ−１個のラッチ手段から出力される閾値データとのいずれか一方を選択する選択手段と、
前記選択手段で選択された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて、前記シフト量を設定する検出手段と、を有し、
前記選択手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。N (N ≧ 2) storage means for sequentially distributing and storing threshold data for one scan line used for dither processing;
N-1 latch means for storing initial threshold data respectively stored in the N storage means;
Addressing means for specifying the address of the pixel to be dithered;
Selection means for selecting one of threshold data output from the N storage means and threshold data output from the N-1 latch means according to the address specification of the address specifying means;
Shift means for shifting the output position of the threshold data selected by the selection means according to the shift amount;
Detection means for detecting the last pixel of the scan line and setting the shift amount according to a detection result;
The selection means outputs threshold data corresponding to the width of the threshold data, the detection result of the detection means, and the shift amount in the shift means in order to sequentially output the threshold data for the one scan line. according to the selection conditions shown, the image processing apparatus characterized by selecting said threshold data.

前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする請求項１に記載の画像処理装置。On the basis of the shift amount by the shift means, an image processing apparatus according to claim 1, characterized in that it comprises a setting means for changing the initial value of the addressing means.

ディザ処理に用いる１スキャンライン分の各閾値データ及び当該スキャンラインの最終画素に対応する閾値データの後に、スキャンラインの先頭からＮ−１（Ｎ≧２）個分の閾値データを順に振り分けて記憶するＮ個の記憶手段と、
ディザ処理される画素のアドレスを指定するアドレス指定手段と、
前記アドレス指定手段のアドレス指定に応じて、前記Ｎ個の記憶手段から閾値データを出力する出力手段と、
前記記憶手段から出力された閾値データの出力位置をシフト量に応じてシフトさせるシフト手段と、
前記スキャンラインの最終画素を検出し、検出結果に応じて前記シフト量を設定する検出手段と、を有し、
前記出力手段は、前記１スキャンライン分の各閾値データを順に出力するために、前記閾値データの幅、前記検出手段の検出結果、前記シフト手段におけるシフト量に対応して出力される閾値データを示す選択条件に従って、前記閾値データを選択することを特徴とする画像処理装置。After each threshold data for one scan line used for dither processing and threshold data corresponding to the last pixel of the scan line, N-1 (N ≧ 2) threshold data from the head of the scan line are sequentially sorted and stored. N storage means to
Addressing means for specifying the address of the pixel to be dithered;
Output means for outputting threshold data from the N storage means in response to the address designation of the address designation means;
Shift means for shifting the output position of the threshold data output from the storage means according to the shift amount;
Detecting means for detecting a final pixel of the scan line and setting the shift amount according to a detection result;
The output means outputs the threshold data corresponding to the width of the threshold data, the detection result of the detection means, and the shift amount in the shift means in order to output each threshold data for one scan line in order. according to the selection conditions shown, the image processing apparatus characterized by selecting said threshold data.

前記シフト手段によるシフト量に基づいて、前記アドレス指定手段の初期値を変更する設定手段を有することを特徴とする請求項３に記載の画像処理装置。The image processing apparatus according to claim 3 , further comprising a setting unit that changes an initial value of the address specifying unit based on a shift amount by the shift unit.