JP4004527B2 - Multi-state EEPROM read / write circuit - Google Patents
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Description
この出願は、1989年4月13日に出願された米国出願第337,579号の継続出願である。
この発明は一般的に、半導体の電気的に消去可能でプログラム可能なリードオンリメモリ(EEPROM)に関し、さらに詳しく言えば、それらの状態を読み出しまたはプログラムするための回路技術に関する。
This application is a continuation of US Application No. 337,579, filed April 13, 1989.
The present invention relates generally to semiconductor electrically erasable programmable read only memories (EEPROMs), and more particularly to circuit techniques for reading or programming their states.
EEPROMおよび電気的にプログラ可能な読み出しメモリ(EPROM)は通常、不揮発性記憶データの蓄積またはプログラム用のディジタル回路に使用されている。それらは消去可能なものであり、メモリセル中に書き込みまたは「プログラム」される新しいデータをもつものである。 EEPROM and electrically programmable read memory (EPROM) are typically used in digital circuits for storing or programming non-volatile storage data. They are erasable and have new data written or “programmed” into the memory cells.
電界効果トランジスタの構造において、1つのEPROMは、フローティング(接続されていない)導電性のゲートを利用するもので、この導電性のゲートはソースとドレイン間の半導体基板のチャンネル領域上に設けられているが、絶縁されている。コントロールゲートは、フローティングゲート上に設けられているが、それから絶縁されている。前記トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量に制御される。すなわち、トランジスタが「オン」に切り換えられソースとドレイン領域間が導通する前に、コントロールゲートに印加するべき最小の電圧(しきい値)は、フローティングゲート上の電荷レベルによって制御される。 In the structure of the field effect transistor, one EPROM uses a floating (not connected) conductive gate, and this conductive gate is provided on the channel region of the semiconductor substrate between the source and the drain. Is insulated. The control gate is provided on the floating gate but is insulated from it. The threshold voltage characteristic of the transistor is controlled by the amount of charge held on the floating gate. That is, the minimum voltage (threshold) to be applied to the control gate before the transistor is turned “on” and the source and drain regions are conducting is controlled by the charge level on the floating gate.
前記フローティングゲートは、ある範囲の電荷を保持することができ、それによって1つのEPROMメモリセルは任意のしきい値ウィンド内のしきい値レベルにプログラムされる。しきい値ウィンドの大きさは、その装置の最小および最大しきい値レベルにより決定され、装置の特性、動作条件や履歴に左右される。ウィンド内の各々の明確なしきい値レベルは、原則的には、そのセルの有限な記憶状態を指定するために用いられている。 The floating gate can hold a range of charges, thereby programming one EPROM memory cell to a threshold level within any threshold window. The size of the threshold window is determined by the minimum and maximum threshold levels of the device and depends on the device characteristics, operating conditions and history. Each distinct threshold level in the window is in principle used to specify a finite storage state of the cell.
EPROMメモリでは、メモリセルとして働くトランジスタは、基板のチャンネル領域から電子を薄いゲートの誘電体を介してフローティングゲートに加速することによって、2つの状態のうちの1つにプログラムされる。このメモリ状態は、紫外線の照射によってフローティングゲート上の電荷を除去することによって消去可能である。 In EPROM memory, a transistor acting as a memory cell is programmed to one of two states by accelerating electrons from the channel region of the substrate through a thin gate dielectric to a floating gate. This memory state can be erased by removing the charge on the floating gate by irradiation with ultraviolet light.
電気的に消去可能でプログラム可能なリードオンリメモリ(EEPROM)は同様な構造をもっているが、適当な電圧をフローティング上に印加することによって、電荷を除去する機構をさらに備えるものである。そのようなEEPROMセルのアレイは、その全体のセルのアレイ、またはアレイの中のかなりの領域のセルが同時に消去されるとき(すなわち、フラッシュ状態)、「フラッシュ」EEPROMアレイと呼ばれる。一度消去されると、セルは再度プログラムすることができる。 An electrically erasable programmable read only memory (EEPROM) has a similar structure, but further includes a mechanism for removing charges by applying an appropriate voltage on the floating. Such an array of EEPROM cells is called a “flash” EEPROM array when the entire array of cells, or a significant area of cells in the array, are simultaneously erased (ie, in a flash state). Once erased, the cell can be reprogrammed.
EPROMやEEPROMセルの二次元アレイ中の特定の1つのセルが、アドレスされるべきセルを含む列(コラム)のソースとドレインラインにソース−ドレイン電圧を印加し、そしてアドレスされるべきセルを含む行(ロー)中のコントロールゲートに接続されているワードラインにコントロールゲート電圧を印加することによって読み出し用にアドレスされる。 One particular cell in a two-dimensional array of EPROMs or EEPROM cells applies a source-drain voltage to the source and drain lines of the column containing the cell to be addressed and contains the cell to be addressed It is addressed for reading by applying a control gate voltage to the word line connected to the control gate in the row (low).
アドレスされたメモリセルのトランジスタの状態は、動作電圧をそのソースとドレインとそのコントロールゲートに印加し、その後ソースとドレイン間を流れる電流のレベルを検出することにより読み出される。電流のレベルは、トランジスタのしきい値レベルに比例するものであり、そのフローティングゲート上の電荷の量によって決定される。 The state of the transistor in the addressed memory cell is read by applying an operating voltage to its source and drain and its control gate and then detecting the level of current flowing between the source and drain. The current level is proportional to the threshold level of the transistor and is determined by the amount of charge on its floating gate.
通常の2状態EEPROMでは、1つのブレイクポイントしきい値レベルは、しきい値ウィンドを2つの領域に分けるように確立される。ソース/ドレイン電流は、セルがプログラムされたときに用いられたブレイクポイントしきい値レベルと比較される。読み出された電流がしきい値よりも大きい場合には、セルは「0」の状態にあると決定され、電流が前記しきい値より小さい場合には、セルは他の状態にあると決定される。かくして、このような2状態セルは1ビットのディジタル情報を蓄積する。外部でプログラムされるであろう電流源は、メモリシステムの一部としてブレイクポイントしきい値電流を発生させるためにしばしば用いられる。 In a normal two-state EEPROM, one breakpoint threshold level is established to divide the threshold window into two regions. The source / drain current is compared to the breakpoint threshold level that was used when the cell was programmed. If the read current is greater than the threshold, the cell is determined to be in the “0” state, and if the current is less than the threshold, the cell is determined to be in another state. Is done. Thus, such a two-state cell stores one bit of digital information. Current sources that would be programmed externally are often used to generate a breakpoint threshold current as part of the memory system.
かくして、多状態EEPROMメモリセルでは、各セルは2ビット以上のデータを蓄積する。このように、任意のEEPROMアレイが蓄積できる情報は、各セルが蓄積できる状態の倍数分増加することになる。
したがって、本発明の主たる目的は、セルが1ビットのデータよりも多くのデータを蓄積することができるEEPROMメモリセルのシステムを提供することである。
本発明のさらなる他の目的は、EPROMもしくはEEPROMの集積回路メモリチップの一部としての改良された読み出し回路を提供することである。
本発明のさらなる他の目的は、製造が単純かつ容易であり、長期間の使用に優れた精度と信頼性をもつ読み出し回路を提供することである。
本発明のさらなる他の目的は、EPROMまたはEEPROMの集積回路チップの部分として改良されたプログラム回路を提供することである。
本発明の目的の1つは、製造が単純かつ容易であり、長期間の使用に優れた精度と信頼性をもつプログラム回路を提供することである。
本発明の他の目的は、自動的に温度、電圧、工程における変動および電荷の保有による影響を自動的に補償するメモリ読み出しおよびプログラム技術を提供することである。
本発明のさらなる他の1つの目的は、コンピュータシステムで用いられる磁気ディスク記憶装置を置き換えることができるフラッシュEEPROM半導体チップを提供することである。
さらなる本発明の目的は、メモリが耐久可能なプログラム/読み出しサイクル数によって測定される寿命の増加を図ることができるフラッシュEEPROM構造を提供することである。
Accordingly, it is a primary object of the present invention to provide an EEPROM memory cell system in which the cell can store more data than one bit of data.
Yet another object of the present invention is to provide an improved read circuit as part of an EPROM or EEPROM integrated circuit memory chip.
Still another object of the present invention is to provide a readout circuit that is simple and easy to manufacture and has excellent accuracy and reliability for long-term use.
Yet another object of the present invention is to provide an improved program circuit as part of an EPROM or EEPROM integrated circuit chip.
One of the objects of the present invention is to provide a program circuit that is simple and easy to manufacture and has excellent accuracy and reliability for long-term use.
Another object of the present invention is to provide a memory read and program technique that automatically compensates for the effects of temperature, voltage, process variations and charge retention.
Yet another object of the present invention is to provide a flash EEPROM semiconductor chip that can replace a magnetic disk storage device used in a computer system.
It is a further object of the present invention to provide a flash EEPROM structure that can increase the lifetime as measured by the number of program / read cycles that the memory can withstand.
上記および追加の目的は、メモリセルの長い寿命期間に各メモリセル内の2つよりも多い明確な状態を正確に読み出しかつ書き込み可能にする多段のしきい値レベルを提供することで、1ビットよりも多いビットが各セルに確実に蓄積されるように、EEPROMアレイの読み書き回路を改良することで達成される。 The above and additional objectives are to provide a multi-level threshold level that allows more than two distinct states in each memory cell to be accurately read and written over the long lifetime of the memory cell. This is accomplished by improving the read / write circuit of the EEPROM array to ensure that more bits are stored in each cell.
本発明の1つの態様によれば、多段のしきい値ブレイクポイントレベルは、マスタ参照セルとして使用される一連のメモリセルによって提供される。前記マスタ参照セルは、メモリ製造者または使用者のいずれかによって、独立かつ外部からプログラム可能である。この特徴により最大の融通性が得られ、ブレイクポイントしきい値は、いつでも装置のしきい値ウィンド内において設定可能となる。また、メモリセルと同じ装置であるため、参照セルは製造工程、動作条件や装置の寿命による同じ変動を精密に追跡する。各ブレイクポイントしきい値レベルが個々にプログラム可能であることにより、多状態の実行に非常に重要なしきい値ウィンドの区分けを最適化できかつ微細な調整が可能となる。さらに、それによって製造後に、その時のユーザの要求もしくは装置の特性に応じて、同じ装置から2状態もしくは多状態メモリのいずれかの形状にすることが可能である。 In accordance with one aspect of the invention, the multi-level threshold breakpoint level is provided by a series of memory cells used as master reference cells. The master reference cell is independently and externally programmable by either the memory manufacturer or the user. This feature provides maximum flexibility and allows the breakpoint threshold to be set at any time within the device threshold window. Also, because it is the same device as the memory cell, the reference cell accurately tracks the same variations due to manufacturing processes, operating conditions and device lifetime. The ability to individually program each breakpoint threshold level allows optimization of the threshold window segmentation, which is very important for multi-state execution, and allows fine tuning. Furthermore, it is possible after manufacturing to form either a two-state or multi-state memory from the same device, depending on the current user requirements or device characteristics.
本発明のさらに他の態様によれば、各セクタ(ここでセクタとはフラッシュEEPROMにおいて同時に消去可能なメモリセルのグループである)内の一連のメモリセルは、ローカル参照セルとして用いられるために通常のデータ記憶用のメモリとしての利用からは除外される。参照セルの各セットは、同じセクタにあるフラッシュセルを非常に密接に追跡し、その時はどちらも同じプログラム/消去サイクル数でサイクルしている。かくして、消去/再プログラムサイクルをかなりの回数行った後セクタのメモリセルで生じるエイジングも、ローカル参照セルに反映される。フラッシュセルのセクタが消去され再プログラムされる度に、一連の個々のブレイクポイントしきい値レベルは、関連するローカル参照セルに再プログラムされる。ローカル参照セルから読み出されたしきい値レベルは、自動的に同じセクタのセルメモリの変化条件に自動的に調整される。しきい値ウィンドの区分けは、かくして最適に維持される。この技術は、2状態(1ビット)メモリセルを読み出すのに用いられる1つの参照セルのみを持つメモリにも有益である。 According to yet another aspect of the present invention, a series of memory cells in each sector (where a sector is a group of memory cells that can be simultaneously erased in a flash EEPROM) is typically used for local reference cells. Is excluded from use as a memory for data storage. Each set of reference cells tracks flash cells in the same sector very closely, both of which are cycled with the same number of program / erase cycles. Thus, aging that occurs in the memory cells of a sector after a significant number of erase / reprogram cycles is also reflected in the local reference cells. Each time a sector of a flash cell is erased and reprogrammed, a series of individual breakpoint threshold levels are reprogrammed into the associated local reference cell. The threshold level read from the local reference cell is automatically adjusted to the change condition of the cell memory of the same sector. The threshold window segmentation is thus maintained optimally. This technique is also beneficial for memories with only one reference cell used to read a two-state (1 bit) memory cell.
本発明の他の態様によれば、各サイクルでローカル参照セルに書き換えられるしきい値レベルは、メモリセルと共にサイクルせずに外部からプログラム(または再プログラム)された電荷を保持する一連のマスタセルから得られる。全体のメモリ集積回路には1セットのマスタメモリセルで足りる。 According to another aspect of the present invention, the threshold level rewritten to the local reference cell in each cycle is from a series of master cells that hold externally programmed (or reprogrammed) charges without cycling with the memory cells. can get. One set of master memory cells is sufficient for the entire memory integrated circuit.
1つの実施例において、読み出し動作は、マスタ参照セルから予めコピーされたローカル参照セルのしきい値レベルを直接的に用いる。別の実施例において、読み出しがマスタ参照セルに対してなされるが、読み出し動作はローカル参照セルのしきい値レベルを間接的に用いる。それは最初にマスタ参照セルに対してローカル参照セルを読み出すことによってなされる。検出された差は、マスタ参照セルに対する通常のメモリセルの読み出しをオフセットするために用いられ、これによって、バイアスされた読み出しは、ローカル参照セルに対して有効に行われる。 In one embodiment, the read operation directly uses the threshold level of the local reference cell previously copied from the master reference cell. In another embodiment, the read is made to the master reference cell, but the read operation indirectly uses the threshold level of the local reference cell. It is done by first reading the local reference cell for the master reference cell. The detected difference is used to offset the normal memory cell read relative to the master reference cell, so that the biased read is effectively performed relative to the local reference cell.
本発明のさらに他の態様によれば、メモリセルの読み出し動作は、メモリ状態がどこにあるかをそこに流れる電流を多段のしきい値ブレイクポイントレベルと対応する参照電流のセットと比較することによって決定される。 According to yet another aspect of the present invention, the read operation of the memory cell is performed by comparing where the memory state is and the current flowing therethrough to a set of reference currents corresponding to a multi-stage threshold breakpoint level. It is determined.
1つの実施例においては、読み出されるセルを流れる電流は、1つずつ参照セルの各しきい値電流と比較される。 In one embodiment, the current through the cell being read is compared with each threshold current of the reference cell one by one.
別の実施例において、読み出されるセルを流れる電流は、一連の参照セルの電流と同時に比較される。特殊なカレントミラー形式は、読み出されるべき電流をその信号を劣化させずに多段のブランチ(枝)に再現し、それは各しきい値電流を比較するためのものである。 In another embodiment, the current through the cell being read is compared simultaneously with the current in the series of reference cells. A special current mirror format reproduces the current to be read out in multiple stages without degrading the signal, which is for comparing the threshold currents.
本発明の別の態様によれば、プログラムおよびベリファイ(検証)操作は、一度にアドレスされたセルのチャンク(すなわち複数バイト)に実行される。さらに、ベリファイ操作は、EEPROMチップの回路により実行される。これにより、各プログラミングステップ間でベリファイ用に直列にチップからデータを送る際の遅れを避けることができる。 According to another aspect of the invention, program and verify operations are performed on chunks (ie, multiple bytes) of cells addressed at one time. Further, the verify operation is executed by the circuit of the EEPROM chip. This avoids delays in sending data from the chip in series for verification between each programming step.
本発明の別の態様によれば、プログラムされた状態が「消去された」状態からプログラムおよびベリファイするステップを繰り返すことによって得られる場合、回路はプログラムされた状態を各プログラミングステップ後に意図された状態を以て検証し、そして正しくプログラムされるように検証されたチャンクのセルのさらなるプログラミングを選択的に禁止する。これにより、多状態の実行でのデータのチャンクを効果的に並列プログラムすることが可能になる。 In accordance with another aspect of the invention, if the programmed state is obtained by repeating the steps of programming and verifying from the “erased” state, the circuit may change the programmed state to the intended state after each programming step. And selectively inhibit further programming of the cells of the verified chunk to be correctly programmed. This makes it possible to effectively program data chunks in multi-state execution in parallel.
本発明のさらに別の態様によれば、EEPROMセルのチャンクが並列消去されるようにアドレスされる場合、消去された状態は現存する状態から消去された状態への消去と検証の繰り返しステップによって得られ、回路は消去状態を各消去ステップ後に「消去された」状態を以て検証し、そして正しく消去されるように検証されたチャンクのセルのさらなる消去を選択的に禁止する。これにより、装置にストレスとなる過剰消去を防ぎ、セルのグループの並列消去を効果的に行うことが可能になる。 According to yet another aspect of the present invention, if the chunks of EEPROM cells are addressed to be erased in parallel, the erased state is obtained by repeated steps of erasing and verifying from the existing state to the erased state. The circuit verifies the erase state with the “erased” state after each erase step and selectively inhibits further erasure of the cells of the verified chunk to be properly erased. As a result, it is possible to prevent excessive erasure that causes stress on the device and to effectively perform parallel erasure of a group of cells.
本発明の別の態様によれば、セルのグループが「消去された」状態に消去された後に、前記セルは「消去された」状態に隣接する状態に再プログラミングされる。これによって確実に、各消去されたセルは、よりよく規定された状態から開始し、そして各セルは同様のプログラム/消去のストレスを受けることができるようになる。 According to another aspect of the invention, after a group of cells has been erased to an “erased” state, the cells are reprogrammed to a state adjacent to the “erased” state. This ensures that each erased cell starts from a better defined state and each cell can be subjected to similar program / erase stress.
本発明の別の態様によれば、EEPROMセルのコントロールゲートに供給される電圧は、広い範囲内において可変であり、かつ読み出し回路に供給される電圧に対して独立である。これにより、正確なプログラム/消去マージングおよびテストや診断での使用が可能となる。 According to another aspect of the invention, the voltage supplied to the control gate of the EEPROM cell is variable over a wide range and is independent of the voltage supplied to the read circuit. This allows accurate program / erase merging and use in tests and diagnostics.
ここでの主題は、1988年6月8日にエリヤホウ ハラリ博士により出願された同時係属特許出願の米国特許出願第204,175号(特許文献1)に記載されているEEPROMアレイの読み出し技術を発展させたものであり、その中でも特に図11eに関する記載に関連するものである。米国特許出願第204,175号(特許文献1)はここにおいて、参照として合体されており、その実施例に関する開示は、図11,12,13および図15に最も関連するものである。 The subject matter here is the development of the EEPROM array readout technology described in US Patent Application No. 204,175, a co-pending patent application filed by Dr. Eliyaho Harari on June 8, 1988. Among them, it relates particularly to the description relating to FIG. U.S. Patent Application No. 204,175 is hereby incorporated by reference and the disclosure relating to that embodiment is most relevant to FIGS. 11, 12, 13 and 15. FIG.
本発明の追加の目的、特徴および利点は、好適な実施例の以下の記載により理解されたい。またその記載は添付の図面とともになされるべきものである。 Additional objects, features and advantages of the present invention will be understood from the following description of preferred embodiments. The description should be made with the accompanying drawings.
本発明の種々の態様が好適に実行されるメモリアレイを作る際に利用可能な特殊なEPROM、EEPROM半導体集積回路の構造が多く存在する。 There are many special EPROM and EEPROM semiconductor integrated circuit structures that can be used in making memory arrays in which the various aspects of the invention are suitably implemented.
「分離チャンネル」EEPROMセル
好適なEEPROMの構造が一般的に、集積回路の断面図である図1および図2に示されている。この好適な構造を簡単に説明すると、2つのメモリセル11と13は薄くpドープされた基板15上に形成されている。濃くnドープされた埋込み領域17はセル11と13の間にあり、セル11のドレインとセル13のソースとして働く。同様にして、別のnドープされた埋込み領域19はセル11のソースおよび隣接するセルのドレインであり、そして別のnドープされた領域21においても同様である。
“Isolated Channel” EEPROM Cell A preferred EEPROM structure is shown generally in FIGS. 1 and 2, which are cross-sectional views of integrated circuits. Briefly describing this preferred structure, the two
各メモリセル11と13は、それぞれ導電性のフローティングゲート23と25を含んでおり、それは一般的にはポリシリコン材料からなる。これらのフローティングゲートの各々は、誘電体材料により囲まれることで、互いにそして別の構造の導電性の要素から絶縁されている。コントロールゲート27は、セル11とセル13の両方にフローティングゲートと基板自体から絶縁されるように伸びている。図2に示されているように、導電性の帯29と31は、互いにそして他の構造の導電性の要素から絶縁されるように付加的に設けられており、消去ゲートとして働く。そのような一対の消去ゲートは、各メモリセルのフローティングゲートを囲み、そしてそれらは消去用の誘電体層により分離されている。セルは、厚いフィールド酸化領域、例えば領域33,35,37として図1の断面図、および領域39や41として図2に示されているように分離されている。
Each
メモリセルは、基板15からフローティングゲートに、例えばメモリセル13のフローティングゲート25へ、電子を移動させることによってプログラムされている。フローティングゲート25上の電荷は、濃くpドープされた領域43から誘電体を横切って、フローティングゲートへ電子を移動させることによって増加させられる。電荷は、フローティングゲートからそれと消去ゲート29と31間の誘電体を介して、フローティングゲートから除去される。この好適なEEPROMの構造とその製造プロセスは、同時係属出願中の米国特許出願第323,779号(特許文献2)、ジャック エイチ.ユアンとエリヤホウ ハラリの出願であって、1989年3月15日に出願されたものに詳細に記載されており、それはここにおいて参照として合体されている。
The memory cell is programmed by moving electrons from the
図1と図2に図示されたEEPROM構造は、「分離チャンネル」形である。各セルは、2つのトランジスタT1とT2が図3に示すように直列に接続されている独立したトランジスタとして見ることができる。T1トランジスタ11aは、図1のセル11のチャンネルの長さL1に沿って形成されている。それは可変しきい値電圧VT1を持つ。T1トランジスタ11aに直列にT2トランジスタ11bがあり、それはチャンネルL2の部分に形成されている。これは約1Vの固定しきい値電圧VT2を持つ。図3の等価回路の要素は、図1および図2の対応する参照番号にプライム(′)を付加して用いてある。
The EEPROM structure shown in FIGS. 1 and 2 is “separate channel” type. Each cell can be viewed as an independent transistor in which two transistors T1 and T2 are connected in series as shown in FIG. The
図3の等価回路から最も良く理解されるように、EEPROMセルのT1のフローティングゲート23′の電荷レベルは、コントロールゲート27′で動作するとき、T1トランジスタ11aのしきい値電圧VT1に影響する。かくして、1つのセルの中にいくつかのメモリ状態がフローティングゲート上の適量の電荷により、セルの中にプログラムされた良く規定されたしきい値電圧に対応して規定される。プログラミングは、ある一定の時間、セルのコントロールゲート27′と同様にドレイン17′とソース19′に適切な電圧を印加することによって実行される。
As best understood from the equivalent circuit of FIG. 3, the charge level of the T1 floating gate 23 'of the EEPROM cell affects the threshold voltage V T1 of the
アドレス可能なフラッシュEEPROMアレイ
本発明の種々の態様は、集積回路チップ中のフラッシュEEPROMセルのアレイに通常応用される。図4は、個々のアドレス可能なEEPROMセル60のアレイを略図的に示したものである。各セルは図3に示されたものと同等のものであって、1つのコントロールゲート、ソースとドレインおよび消去ゲートを持つものである。複数の個々のメモリセルは、行および列で作られている。各セルは選択的にその行と列を同時に付勢することでアドレスされる。列62は、例えば、第1のメモリセル63、隣接する第2のメモリセル65を含み、以下同様である。第2の列72は、メモリセル73,75を含み、以下同様である。セル63と73は行76に位置しており、セル65と71は別の隣接する行に位置し、以下同様である。
Addressable Flash EEPROM Array Various aspects of the present invention are typically applied to arrays of flash EEPROM cells in an integrated circuit chip. FIG. 4 schematically shows an array of individually
各々の行に沿ってワードラインがその行のすべてのセルのコントロールゲートに接続されている。例えば、行76はワードライン77を持ち、次の行はワードライン79を持つ。行デコーダ81は、入力ライン83上のコントロールゲート電圧VCGを行の選択したワードラインに沿ってすべてコントロールゲートに接続する。
A word line along each row is connected to the control gates of all cells in that row. For example,
各列に沿って、すべてのセルは、ソースライン、例えば91等によって接続されたソースと、ドレインライン、例えば93等によって接続されたドレインをもつ。行に沿ったセルは、それらのソースとドレインによって直列に接続されているので、1つのセルのドレインは隣接するラインのソースでもある。かくして、ライン93は列62のドレインラインと同様に列72のソースラインである。列デコーダ101は、入力ライン103上のソース電圧VS をすべてのソースに接続し、入力ライン105のドレイン電圧VD を選択した列に沿ったすべてのドレインに接続する。
Along each column, all cells have a source connected by a source line, such as 91, and a drain connected by a drain line, such as 93. The cells along a row are connected in series by their source and drain, so the drain of one cell is also the source of the adjacent line. Thus,
各セルはそれが位置する行と列によってアドレスされる。例えば、セル75がプログラミングまたは読み出し用にアドレスされる場合、適当なプログラミングまたは読み出し電圧が、セルのコントロールゲート、ソースおよびドレインに供給されなければならない。内部アドレスバス111上の1つのアドレスが、セル75のコントロールゲートに接続されているワードライン79にVCGを接続するための行レコーダ81をデコードするために用いられる。同じアドレスは、VS をソースライン93に、VD をドレインライン95に接続するための列デコーダ101をデコードするために用いられ、それらはそれぞれセル75のソースとドレインに接続される。
Each cell is addressed by the row and column in which it is located. For example, if
以下に詳細に記載する本発明の1つの態様は、複数のメモリセルの並列プログラムミングおよび読み出しの実行である。複数の列を同時に選別するためには、列デコーダは、ソースマルチプレクサ107とドレインマルチプレクサ109の切換えを制御する。このように、選択された複数の列は、それらのソースラインとドレインラインをVS とVD にそれぞれ接続されることになる。
One aspect of the present invention described in detail below is the execution of parallel programming and reading of a plurality of memory cells. In order to select a plurality of columns at the same time, the column decoder controls switching between the
各セルの消去ゲートへのアクセスは、コントロールゲートのそれと類似している。1つの実施形態において、例えば、113,115または117等の消去ラインは、行の各セルの消去ゲートに接続される。消去デコーダ119は、内部アドレスバス111上のアドレスをデコードし、入力ライン121上の消去電圧VEGを選択的に消去ラインに接続する。これにより各セルの行を個々にアドレスすることが可能になり、例えば、適切な電圧を消去ライン113を介して消去ゲートに印加することにより、行76を同時に(フラッシュ)消去することができる。この場合、フラッシュセルはメモリセルの1つの行からなる。しかしながら、他のフラッシュセルの実施形態が可能であって、多くの応用においては、一度に多くのセルの行の同時消去がなされる。
Access to the erase gate of each cell is similar to that of the control gate. In one embodiment, an erase line, such as 113, 115, or 117, is connected to the erase gate of each cell in the row. The erase decoder 119 decodes the address on the internal address bus 111 and selectively connects the erase voltage V EG on the
フラッシュEEPROMシステム
図4に示したアドレス可能なEEPROMアレイ60は、図5に示す本発明の大形の多状態フラッシュEEPROMシステムの部分を形成している。この大形のシステムにおいて、EEPROM集積回路チップ130は、インターフェース150を介してコントローラ140によって制御される。コントローラ140それ自身は、中央マイクロプロセッサ装置160と通信状態である。
Flash EEPROM System The
EEPROMチップ130は、アドレス可能なEEPROMアレイ60、シリアルプロトコルロジック170、ローカルパワー制御回路180と種々のプログラミングおよび読み出し回路190,200,210,220,230および240からなる。
The
コントローラ140は、適当な電圧とコントロール信号およびタイミングを供給することによって、EEPROMチップ130の機能を制御する。表1および2は、EEPROMセルの種々の動作モードの電圧条件の典型的な例を示している。アドレス可能なEEPROMアレイ60は、コントローラ140により直接的電力供給されるか、図5に示されているように、ローカルパワー制御180によってチップ上でさらに調整されている。コントローラ140とチップ130間のコントロールとデータのリンクは、シリアルインライン251とシリアルアウトライン253を介して行われる。クロックタイミングは、ライン255を介してコントローラから供給される。
The
EEPROMチップ130の通常の動作では、コントローラ140はチップ130にシリアルインライン251を介して直列の信号の流れを供給する。前記信号は制御、データ、アドレスとタイミング情報を含んでおり、シリアルプロトコールロジック170によってソートされる。適当なタイムシーケンスに、ロジック170は、種々の制御信号257をチップ130上の種々の回路を制御するために出力する。それは内部アドレスバス111を介して、アドレスされたセルをコントローラからの電圧に接続するためにアドレスを送る。その間に、動作がプログラミングであれば、データはアドレスされたセルをプログラムするために、シリアルデータライン259を介して一連の読み出し/プログラムラッチとシフトレジスタ190に送られ、用いられる。
In normal operation of the
参照セルを用いる読み出し回路および技術
EEPROMの動作において、セルのメモリ状態を正確かつ高い信頼性で決定することは極めて重要である。その理由は、すべての基本的な機能、例えば、読み出し、消去ベリファイおよびプログラムベリファイはそれに左右されるからである。本発明のEEPROMチップ130の改良された新規の読み出し回路220と技術により、柔軟性をもつ多状態EEPROMが可能となる。
In the operation of read circuits and technology EEPROMs using reference cells, it is very important to determine the memory state of the cells accurately and reliably. This is because all basic functions, such as read, erase verify and program verify, depend on it. The improved novel read
図3に関連して議論したように、フローティングゲート23′上のプログラムされた電荷は、そのセルのプログラムされたしきい値電圧VT1を決定する。一般的に、VT1は、フローティングゲート23′上の負の電荷量にしたがって増減する。前記電荷は、VT1がVT2より減少しさらに負になる場合、正の値(デプレッションモード)まで減少させることも可能である。VT1の最大および最小の値は、その装置材料の誘電体の強度によるものである。VT1の広がりは、メモリ状態が形成されるであろうしきい値電圧ウィンドを規定する。
As discussed in connection with FIG. 3, the programmed charge on floating gate 23 'determines the programmed threshold voltage V T1 for that cell. In general, V T1 increases or decreases according to the amount of negative charge on the floating
同時係属出願の米国特許出願第204,175号(特許文献1)には、しきい値電圧VT1の最大ウィンド内に規定されるメモリ状態を持つEEPROMセルが開示されている。全しきい値電圧ウィンドは、しきい値電圧の負の領域を含むものであり、さらに通常の正の領域を含む。増大されたウィンドにより、EEPROMセルの多状態を形成するメモリスペースがさらに大きくなる。 Co-pending US Patent Application No. 204,175 discloses an EEPROM cell having a memory state defined within a maximum window of threshold voltage V T1 . The total threshold voltage window includes a negative region of the threshold voltage, and further includes a normal positive region. The increased window further increases the memory space forming the multi-state of the EEPROM cell.
図6と図7は、それぞれ、しきい値ウィンドが2状態のメモリおよび4状態のメモリセルに区分けされるように示している。(もちろん、前記ウィンドを3状態メモリに区分けしたり、またはディジタルメモリではなくアナログの連続モードのウィンドに区分けすることも可能である。) FIGS. 6 and 7 show that the threshold window is divided into a two-state memory and a four-state memory cell, respectively. (Of course, it is possible to divide the window into a three-state memory, or an analog continuous mode window rather than a digital memory.)
まず、最初に図6を参照すると、実線343はプログラミング時間の関数としてのVT1を示している。しきい値電圧ウィンドは、VT1の最小と最大値によって決められるものであり、その最大と最小は消去状態レベル345と完全にプログラムされたレベル347の各々によって規定される。2状態メモリは、ウィンドをブレイクポイントしきい値レベル349を用いる2つの2等分する346と348を区分けすることによって設けられる。かくして、セルは、領域346(もしくは領域348)内のそれぞれにVT1でプログラムされる場合、メモリ状態は0(もしくは状態1)になると考えられる。
First, referring initially to FIG. 6,
通常の消去/プログラムサイクルは、セルのしきい値電圧をその消去状態レベル345に下げる消去から開始する。引き続く繰り返しプログラミングは、しきい値電圧VT1を望ましいレベルに増加させるように用いられる。そのセルがプログラムされようとする状態に対応する一定の時間アドレスされたセルに連続的にプログラミング電圧を印加するよりも、各パルス後に生じる読み出し動作で繰り返しの短いパルスのプログラミング電圧を印加し、それが望ましいしきい値電圧レベルにプログラムされた時を決定し、その時間にプログラミングが終了することが好ましい。プログラミング電圧とパルスの接続時間は、前記パルスが種々の領域を敏速にVT1の電圧に進ませるが、各パルスはどの領域でも行き過ぎないように充分に精巧なものである。これにより電圧や電界に関連するセルに加えられるストレスが最小になり、したがって、その信頼性を向上させることになる。
A normal erase / program cycle begins with an erase that lowers the cell's threshold voltage to its erase
図7Aは、4状態の場合が示されており、ここにおいてしきい値電圧ウィンドは、ブレイクポイントレベル352,354,356により4つの領域351,353,355,357に各々区分けされている。セルは、そのVT1がそれぞれ対応する領域351,353,355もしくは357内にあるようにプログラムされれば、状態「3」,「2」,「1」もしくは「0」になるとされる。4状態のセルは、2ビットデータを蓄積することができる。かくして、4つの状態はそれぞれ、(1,1)、(1,0)、(0,1)および(0,0)にコード化することができる。
FIG. 7A shows a case of four states, in which the threshold voltage window is divided into four
一般的に、各EEPROMセルがKの状態を蓄積すれば、しきい値ウィンドは少なくともK−1のしきい値レベルをもつK領域に区分けされる。かくして、1つのみのブレクポイントレベルには2状態のメモリが必要であり、3つのブレイクポイントレベルには4状態のセルが必要である。 Generally, if each EEPROM cell stores a K state, the threshold window is divided into K regions having a threshold level of at least K-1. Thus, only one breakpoint level requires a two-state memory and three breakpoint levels require a four-state cell.
原理的には、しきい値電圧ウィンドは多数のメモリ状態に分割される。例えば、最大16Vのしきい値ウィンドを持つEEPROMには、ほぼ1/2V間隔で32に分割することができるであろう。実際、従来のEEPROM装置は、2つの状態または各セルあたり1ビットを蓄積するのみであって、信頼性も低く寿命も短いものである。より小さいしきい値ウィンドで動作するものとは別にしても、従来の装置は、EEPROM装置特有の他の2つの問題を解決できないでいる。どちらの問題とも、フローティングゲートの電荷量に不確実性に関するものであり、よってセルにプログラムされるしきい値電圧VT1の不確実性になる。 In principle, the threshold voltage window is divided into a number of memory states. For example, an EEPROM with a threshold window of up to 16V could be divided into 32 at approximately 1 / 2V intervals. Indeed, conventional EEPROM devices only store one bit per two states or cells, and are not reliable and have a short lifetime. Apart from operating with a smaller threshold window, conventional devices fail to solve two other problems specific to EEPROM devices. Both problems are related to the uncertainty in the amount of charge on the floating gate, and hence the uncertainty of the threshold voltage V T1 programmed into the cell.
第1の問題は、装置が消去/書き込みのサイクルを行う度に装置が受ける耐久性に関連するストレスに関するものである。フラッシュEEPROM装置の耐久性は、所定の回数のプログラム/消去サイクルに対する抵抗力である。従来のフラッシュEEPROM装置の耐久性を制限する物理的現象は、装置の活性化誘電体フィルムの電子の捕獲である。プログラミング中に、電子は基板からフローティングゲートに誘電体のインターフェースを介して注入される。同様に、消去中、電子は誘電体のインターフェースを介してフローティングゲートから消去ゲートに引き出される。どちらの場合も、いくつかの電子は誘電体インターフェースにより捕獲される。捕獲された電子は引き続くプログラム/消去サイクルにおいて印加された電界に反対することにより、プログラムされたVT1を低い値にまたは消去されたVT1を高い値にシフトさせる。これは、図8Aに示されているように、従来の装置の状態「0」と「1」間の電圧「ウィンド」をしだいに閉じていくことが理解できる。約1×104 のプログラム/消去サイクルを越えると、ウィンドが狭くなるということは、読み出し回路が誤動作を招くようになる。このようなサイクルが続けば、最終的に装置は次第に誘電体の損傷に起因する突然の損傷を受けることになる。これは通常、1×106 および1×107 サイクルの間に発生し、装置の本来備わるブレイクダウンとして知られている。従来のEEPROM装置においては、ウィンドが狭くなることは、約1×104 のプログラム/消去サイクルに実際の耐久性を制限することになる。この問題は、多状態メモリが実行される場合、VT1をより正確に設定することが必要とされるため、より重要な問題となる。 The first problem relates to the stress associated with the durability that the device experiences each time it performs an erase / write cycle. The durability of a flash EEPROM device is its resistance to a predetermined number of program / erase cycles. A physical phenomenon that limits the durability of conventional flash EEPROM devices is the capture of electrons in the activated dielectric film of the device. During programming, electrons are injected from the substrate into the floating gate via a dielectric interface. Similarly, during erasure, electrons are drawn from the floating gate to the erase gate via the dielectric interface. In both cases, some electrons are captured by the dielectric interface. The trapped electrons shift the programmed V T1 to a lower value or the erased V T1 to a higher value by opposing the applied electric field in subsequent program / erase cycles. It can be seen that this gradually closes the voltage “window” between states “0” and “1” of the conventional device, as shown in FIG. 8A. When the program / erase cycle of about 1 × 10 4 is exceeded, the narrowing of the window causes the read circuit to malfunction. If such a cycle continues, the device will eventually undergo sudden damage due to dielectric damage. This usually occurs during 1 × 10 6 and 1 × 10 7 cycles and is known as the inherent breakdown of the device. In conventional EEPROM devices, the narrowing of the window limits the actual endurance to about 1 × 10 4 program / erase cycles. This problem becomes more important when multi-state memory is implemented because it requires that V T1 be set more accurately.
第2の問題は、フローティングゲートにおける電荷の維持に関するものである。フローティングゲート上の電荷は、一定期間にわたる漏洩によってある程度減少する傾向にある。これによりしきい値電圧VT1は時間経過にしたがってより低い値にもシフトされることになる。図8Bは、VT1の減少を時間の関数として図示している。装置の寿命期間に、VT1は1V程度シフトする。多状態装置において、これはメモリを1または2状態シフトさせることになる。 The second problem is related to maintaining charge in the floating gate. The charge on the floating gate tends to decrease to some extent due to leakage over a period of time. As a result, the threshold voltage V T1 is shifted to a lower value as time passes. FIG. 8B illustrates the decrease in V T1 as a function of time. During the life of the device, V T1 shifts by about 1V. In a multi-state device, this will shift the memory by one or two states.
本発明はこれらの問題を解決し、多状態の実施形態においても種々の状態を確実にプログラムおよび読み出しする回路および技術を提供する。 The present invention solves these problems and provides circuitry and techniques for reliably programming and reading various states, even in multi-state embodiments.
あるセルのメモリ状態は、そこにプログラムされているしきい値電圧VT1を測定することによって決定されるであろう。それと代替的に、同時係属出願中の米国特許出願第204,175号(特許文献1)に述べられているように、メモリ状態は、それぞれ異なった状態におけるソース−ドレイン電流IDSの異なった導通を計測することによっても決定することができることであろう。4状態の例として、図7Aはしきい値電圧ウィンドの区分けを示している。これに対して、図7Bは、コントロールゲート電圧VCGの関数として4つの状態の通常の値IDS(実線)を示している。5VのVCGでは、各4つの導通状態の値IDSは、4つの対応する電流検知増幅器で並列に検知することで区別できる。各増幅器に関連するものは、対応する参照導通状態IREF レベル(図7Bに破線で示す)である。ブレイクポイントしきい値レベル(図6と図7Aを参照)がしきい値電圧ウィンドの中の異なる領域を区別するのに用いられるように、IREF レベルは対応するソース−ドレイン電流ウィンドで同じことをするために用いられる。IREF で比較することによって、メモリセルの導通状態が決定される。同時係属出願中の米国特許出願第204,175号(特許文献1)で、プログラミングと読み出しの両方に同じ電流検知増幅器とIREF を用いることを提案している。これにより参照レベル(図7Bの破線)およびプログラミングレベル(図7Bの実線)間でのトラッキングが優れたものとなる。 The memory state of a cell will be determined by measuring the threshold voltage V T1 programmed therein. Alternatively, as described in co-pending U.S. Patent Application No. 204,175, the memory states are different conductances of source-drain current I DS in different states. It may be possible to determine by measuring. As an example of four states, FIG. 7A shows a threshold voltage window segmentation. In contrast, FIG. 7B shows the normal value I DS (solid line) in four states as a function of the control gate voltage V CG . In V CG of 5V, the value I DS of the four conduction states can be distinguished by detecting in parallel with four corresponding current sensing amplifiers. Associated with each amplifier is a corresponding reference conduction state I REF level (shown in dashed lines in FIG. 7B). The I REF level is the same in the corresponding source-drain current window so that the breakpoint threshold level (see FIGS. 6 and 7A) is used to distinguish different regions in the threshold voltage window. Used to do By comparing with I REF , the conduction state of the memory cell is determined. Co-pending US Patent Application No. 204,175 proposes using the same current sense amplifier and I REF for both programming and reading. This results in excellent tracking between the reference level (dashed line in FIG. 7B) and the programming level (solid line in FIG. 7B).
本発明による改良された方式において、IREF は同じチップ上に存在する一連のEEPROMセルのソース−ドレイン電流によって提供されるものであり、それらはこの目的のためのみにとっておかれる。かくして、それらは、同じチップ上の他のすべてのEEPROMセルの読み出しおよびプログラミングの参照レベルとして用いられるIREF をもつマスタ参照セルとして作用する。EEPROMセルと同じ装置を参照セルとして働かせることによって、温度と電圧と製造過程における変動に関する優れたトラッキングが達成される。さらに、多状態の実施形態において重要な電荷保存の問題も緩和される。 In the improved scheme according to the present invention, I REF is provided by the source-drain currents of a series of EEPROM cells residing on the same chip, which are reserved for this purpose only. Thus, they act as master reference cells with I REF used as a reference level for reading and programming of all other EEPROM cells on the same chip. By using the same device as the EEPROM cell as a reference cell, excellent tracking of temperature, voltage and manufacturing process variations is achieved. Furthermore, the problem of charge storage that is important in multi-state embodiments is also mitigated.
図9Aを参照すると、マスタ参照セル400が、そのプログラムおよび読み出しの経路とともに示されている。前記参照セルの消去およびプログラムモジュール4100は、そのような各参照セル400をプログラムもしくは再プログラムする。前記モジュール4100はプログラム経路4130を有するプログラムおよび消去回路4110を含み、プログラム経路4130はマスタ参照セル400のドレインに接続されている。プログラムおよび消去回路4110は、プログラムデコーダ4150と消去デコーダ417の各々によって、内部バス111からのデコードされたアドレスによって起動される。したがって、プログラム電圧または消去電圧は、各々の参照セル、例えばセル400に、選択的に供給される。このようにして、各々の参照セルの参照レベルは、独立して設定もしくは再プログラムされる。通常、各参照セルのしきい値レベルは、チップが製造された各バッチに適した最適なレベルに工場内でプログラムされる。これは外部の標準的な参照レベルと比較することによってなされる。ソフトウェア制御により、ユーザにも参照しきい値レベルをリセットするオプションが与えられている。
Referring to FIG. 9A, a
参照しきい値電圧VT1もしくは参照ドレイン−ソース電流IREF が各参照セル400にプログラムされると、セル420等のアドレスされたメモリセルの読み出し用の参照として作用する。参照セル400は、クロックが供給されているスイッチ413経由で電流検知増幅器410の第1の脚403に接続されている。増幅器の第2の脚415は、アドレスされたメモリセル420に実質的に接続されており、そのセルのプログラムされた導通状態が確立される。セル420が読み出されるとき、制御信号READは、スイッチ421をセルのドレインが第2の脚415に接続されるようにする。電流検知増幅器410は、マスタ参照セル400とアドレスされたセル420の両方のドレインにVCC経由で電圧を供給する。好適な実施形態において、増幅器はカレントミラー回路をもち、その結果、2本の脚403と415に存在する電流の差が第2の脚415の電圧がVCCの方向に上がるかもしくはVs の方向に下がることになる。かくして、第2の脚のノード415は、アドレスされたセル420のソース−ドレイン電流IDSがマスタ参照セル400を通るIREF よりも小(または大)のときに、それぞれHIGH(またはLOW)となる。クロックが接続されているスイッチ423によって制御されている適当な時間で、第2の脚415で検知された結果はラッチ425により保持されて、出力ライン427で利用可能にされる。IDSがIREF よりも少ないときには、出力ライン427でHIGHが生じ、アドレスされたセル420は、マスタ参照セル400と同じ導通状態にあるものと見なされる。
When the reference threshold voltage V T1 or the reference drain-source current I REF is programmed into each
好ましい実施例において、電圧クランプと高速プルアップ回路430は、前記第2の脚415とアドレスされたセルのドレイン431の間に挿入される。回路430は、それがより低いIDSの場合に充電されるときには、ドレイン電圧VD を1.5Vから2.0Vの最大値に保持するように働く。またそれによって、より高いIDSの場合にVD が低くなりすぎないようにしている。
In the preferred embodiment, a voltage clamp and fast pull-up
一般的にいって、各メモリセルがK状態を記憶するとするならば、少なくともK−1、または好ましくはKの参照レベルが必要となる。1つの実施例において、アドレスされたセルは、k個の検知増幅器を並列に設けてKの参照セルと比較される。これは速度の点からは2状態の場合に好ましいものであるが、多状態の場合には少なすぎる場合においても有効電流を拡大できる。かくして、多状態の場合においては、アドレスされたセルをKの参照セルと1つずつ逐次比較されることが好ましい。 Generally speaking, if each memory cell stores a K state, a reference level of at least K-1, or preferably K, is required. In one embodiment, the addressed cell is compared to K reference cells with k sense amplifiers in parallel. This is preferable in the case of two states from the viewpoint of speed, but the effective current can be expanded even when the number of states is too small. Thus, in the multi-state case, it is preferable to sequentially compare the addressed cells one by one with the K reference cells.
図9Bは、多状態読み出しの形態をより詳細に示したものである。Kの参照セル、例えば431,433,435が検知増幅器440に増幅器の第1の脚441を介して接続されている。この接続は、クロックが接続されているスイッチ、例えば451,453,455の各々によって時分割的に接続されるものである。検知増幅器の第2の脚457は、図9Aに示されるアドレスされたセルに接続されている。第2の脚457における検知信号は、クロックが接続されているスイッチ、例えば461,463,465により、ラッチ471,473,475に時間選択的にラッチさせられる。
FIG. 9B shows the multi-state read mode in more detail. K reference cells, for example 431, 433, 435, are connected to the
図9C(1)から図9C(8)は、多状態読み出しのタイミングを示している。信号READがHIGHのとき、スイッチ421はイネーブルになり、アドレスされたメモリセルは検知増幅器440(図9C(1))の第2の脚457に接続される。クロックタイミングは、図9C(2)から図9C(4)に示されている。したがって、各クロック信号において検知増幅器は、逐次的にアドレスされたセルを各参照セルと比較して、各々の結果をラッチする。検知増幅器のラッチされた出力は、図9C(5)から図9C(7)に示されている。検知増幅器440のK個の出力状態のすべてがラッチされた後、それらはK−Lデコーダ480(2L ≧K)(図9C(8))によりL個の2進ビットにコード化される。
FIG. 9C (1) to FIG. 9C (8) show multi-state read timing. When signal READ is HIGH,
かくして、多段階のしきい値レベルは、マスタ参照セルとして働く一連のメモリセルによって提供される。マスタ参照セルは、独立して外部から消去およびプログラムが可能であり、それは製造者またはユーザのいずれにおいて可能である。この特徴により最大の柔軟性が得られ、いつでも装置のしきい値ウィンド内にブレイクポイントしきい値を個々に設定できる。装置がメモリセルのものと同じ装置であることにより、参照セルは、製造工程、動作状況、および電荷保留の問題からの同じような変動をほぼたどる。随意に各しきい値レベルを独立してプログラムできることによって、しきい値ウィンドの区分けを最適化および微調整することで多状態メモリを可変にすることができる。さらに、それによって製造後においても同じ装置について2状態かまたは多状態のメモリの形態にするかを、ユーザの必要性やそのときの特性にしたがって形成できる。 Thus, the multi-level threshold level is provided by a series of memory cells that act as master reference cells. The master reference cell can be erased and programmed independently from the outside, which can be done either by the manufacturer or the user. This feature provides maximum flexibility and allows the breakpoint thresholds to be set individually in the device threshold window at any time. Because the device is the same device as that of the memory cell, the reference cell follows approximately the same variation from the manufacturing process, operating conditions, and charge retention issues. By optionally programming each threshold level independently, the multi-state memory can be made variable by optimizing and fine-tuning the threshold window segmentation. Furthermore, it is possible to form the same device in the form of a two-state or multi-state memory after manufacture according to the user's needs and the characteristics at that time.
本発明の他の態様は、アドレスされたメモリセルの改良された多状態検知方法を提供することである。多状態メモリの検知に関して上述してきたが、セルの導通電流をすべての参照導通電流レベル(しきい値レベル)と同時的にまたは並列に比較することが好ましい。例えば、4状態のメモリセルは、少なくとも4つの状態を区別するために3つの参照電流レベルを持っている。セルの状態の並列検知は、セルの導通電流ICELLを各3つの参照電流レベルに対して比較することを意味する。これは各3つの参照導通レベルを逐次的に比較するよりも速いことになる。しかしながら前述したより簡単な実施例においては、アドレスされたセルの導通電流を各参照レベルの比較用に3つのブランチに分けると、導通電流が弱まることになる。したがって、特に多状態が含まれる場合においては、検知システムの信号対雑音比の必要性の見地から禁止されるものである。 Another aspect of the invention is to provide an improved multi-state sensing method for addressed memory cells. Although described above with respect to multi-state memory sensing, it is preferable to compare the cell conduction current to all reference conduction current levels (threshold levels) simultaneously or in parallel. For example, a four state memory cell has three reference current levels to distinguish at least four states. Parallel detection of the cell state means comparing the cell conduction current I CELL against each of the three reference current levels. This will be faster than sequentially comparing each of the three reference conduction levels. However, in the simpler embodiment described above, dividing the conduction current of the addressed cell into three branches for comparison of each reference level results in a weakening of the conduction current. Therefore, especially when multiple states are involved, it is prohibited from the standpoint of the need for a signal-to-noise ratio of the detection system.
図9Dから図9Iは、検知されたセルの導通電流を低下させる欠点をもたずに、同時に多状態検知を行ういくつかの実施例を示している。各実施例において、1対多のカレントミラーが、電流を多数のコピーに再生するために用いられ、各コピーは参照電流レベルと同時に比較するように使用される。 FIGS. 9D through 9I illustrate several embodiments that simultaneously perform multi-state detection without the disadvantage of reducing the sensed cell conduction current. In each embodiment, a one-to-many current mirror is used to regenerate the current into multiple copies, and each copy is used to compare simultaneously with the reference current level.
図9Dは、同時多状態検知方法の第1の実施例を示している。1対多のカレントミラーは、第1の脚920上の第1のトランジスタ910および第2の脚の各ブランチ921,922,・・・,925にそれぞれある第2のトランジスタ911,912,・・・,915からなる。第1の脚920に第1の電流が流れると、第2の脚の各ブランチにある第2のトランジスタは電流源として作用し、再生された電流をそのブランチに流す。第1の電流に対する再生された電流の比は、第1のトランジスタ910に対する第2のトランジスタ911,912,・・・,915の相対的な大きさによって割合が決められる。
FIG. 9D shows a first embodiment of the simultaneous multi-state detection method. The one-to-many current mirror includes a
本発明の実施例において、すべてのトランジスタは、図9Dに示されている記号「X」が示すように、同じサイズのものである。これにより、第1の脚920の第1の電流が第2のすべてのブランチ921,922,・・・,925に同一に再生される1対多のカレントミラーになる。かくして、アドレスされたメモリセル420の導通電流ICELLが第1の脚920の読み出しイネーブルスイッチ421を介して流れると、同じ電流ICELLは、第2の脚のブランチ921,922,・・・,925に再生される。これにより、ICELLを弱めることなく実現できる。
In an embodiment of the present invention, all transistors are of the same size, as indicated by the symbol “X” shown in FIG. 9D. This results in a one-to-many current mirror in which the first current of the
ICELLが各ブランチに再生されると、それは関連する参照電流レベルと比較される。これは、第1の電流源911,912,・・・,915とそれぞれインラインの第2の電流源931,932,・・・,935をもつ各ブランチをドライブすることによってなされる。各第2の電流源または各IREF 回路931,932,・・・,935は、それぞれ予め決められた参照電流レベル、例えば、第1のブランチのライン941にあるIREF1,第2のブランチのライン942にあるIREF2,・・・,k番目のブランチのライン953にあるIREFKを供給する。その後、メモリ状態は、前記IREF に対するICELLレベルの位置を検知することによって決定される。図9DにSA1,SA2,・・・,SAkとして示された各状態の検知された出力はそれぞれ、第1のブランチのノード951,第2のブランチのノード952,・・・およびk番目のブランチのノード953からのものである。各ブランチのノードは、第1と第2の電流源の間に設けられる。一般的に、前記2つの電流源はそれぞれ反対の極性を持つものである。第2の電流源931,932,・・・,935が、一端ではVS に接続されたnチャンネルのトランジスタであれば、第1の電流源は、他端ではVCCに接続されたpチャンネルのトランジスタ911,912,・・・,915である。2つの電流源のICELLとIREF の相対レベルに応じて、各ノードは、VCC(通常、5V)より上に引き上げられるか、もしくはVs (通常、0V)に引き下げられる。例えば、第1のブランチにおいて、電流ICELLがライン921に再生されて、電流IREF1がライン941に供給されたとする。ノード951はそれぞれ、ICELLがIREF よりも大きい(または小さい)とき、HIGH(またはLOW)となる。かくして、IREF1とIREF2の間にあるICELLをもつメモリ状態は、ノード951をHIGHのみに保つことによって、多状態出力(SA1,SA2,・・・,SAK)=(0,1,・・・,1)になる。
As I CELL is regenerated to each branch, it is compared to the associated reference current level. This is done by driving each branch with a first
一般的に、各IREF 回路931,932,・・・,935は、種々の参照電流レベルIREF1とIREF2,・・・,IREF3を供給するように事前に調整された電流源回路の場合がある。 In general, each I REF circuit 931, 932,..., 935 is a current source circuit that is pre- tuned to provide various reference current levels I REF1 and I REF2 ,. There is a case.
図9Eは、EEPROMの応用における1つの実施例を示しており、各IREF 回路931,932,・・・,935は、各参照セル431,432,・・・,435によってそれぞれ設けられており、各参照セルはそれ自体が図9Aと図9Bに関連して説明したものと同様のEEPROMセルである。かくして、参照セルは、マスタ参照セルまたはローカル参照セルとして適用可能であって、ここでの参照導通電流レベルはプログラムされるものである。
FIG. 9E shows one embodiment in an EEPROM application, where each I REF circuit 931, 932,..., 935 is provided by a
図9Fは、好適な実施例を示すものであって、ここにおいてIREF 回路は、参照セルによって直接提供されるものではなく、その再生により提供されるものである。これにより、メモリセルのチャンク(例えば、64)が、同時検知用に同じ参照セルを共有することができる。IREF 回路931,932,・・・,935にそれぞれあるトランジスタ961,962,・・・,965は、各参照セル431,432,・・・,435からの再生された参照電流の電流源として作用する。各トランジスタは、そのゲートで参照電圧REF1,REF2,・・・,REFkによって制御され、必要な参照電流レベルIREF1, IREF2, ・・・,IREF3を発生させる。各参照電圧は、REF回路971,・・・,・・・,975によって供給される。1つの代替として、各トランジスタ961,962,・・・,965およびそれと関連するREF回路971,・・・,・・・,975は、二重カレントミラー回路を形成し、それによって各参照セル431,432,・・・,435の参照電流は、トランジスタ961,962,・・・,965の導通電流として再生される。IREF1回路931を例として考慮すると、それは、IREF1の電流源としてトランジスタ961からなる。IREF1レベルは、参照セル431の導通電流の再生として得られる。参照セル431は、参照電流IREF1を第1のカレントミラーの第1の脚976に供給するが、その電流はその第2の脚977で再生されるものである。第1のカレントミラーの第2の脚977は、第2のカレントミラーの第1の脚に相互接続されている。かくして、再生された参照電流は、トランジスタ961により第2のミラーの第2の脚941の中に再生される。一般的に、2つのカレントミラーは反対の極性のものである。例えば、REF1セル431がnチャンネルのトランジスタであったとすると、前記第1のカレントミラーは、同じ大きさ「X」の2つのpチャンネルのトランジスタ981と982であり、そして第2のカレントミラーは、同じ大きさ「W」の2つのnチャンネルトランジスタ983と961からなる。
FIG. 9F shows a preferred embodiment in which the I REF circuit is not provided directly by the reference cell, but is provided by its regeneration. This allows memory cell chunks (eg, 64) to share the same reference cell for simultaneous detection.
図9Gは、さらに他の実施例を示すものであって、ここで各ブランチの第2の電流源によって供給される異なったIREF レベルはすべて、1つの参照回路976により発生させられるものである。参照回路976は、各ブランチのトランジスタ961,962,・・・,965のすべてのゲートにそれぞれ印加される参照電圧を供給する。図9Fに示されている実施例にあるように、参照電圧はトランジスタをオンにするように作用する。しかしながら、ブランチでのIREF の異なったレベルは、トランジスタ961,962,・・・,965の大きさを調整することによって得られる。例えば、図9Gに図示されているように、トランジスタ961,962,965はそれぞれ、I*W,J*W,・・・,K*Wの大きさを持つものであり、ここにおいてI:J:・・・:Kはそれぞれ、IREF1:IREF2:・・・IREFkとの比が同じである。1つの参照回路976は、一定の電圧源または回路であって、図9FのREF回路971に類似した参照セルを含んでいる。これは通常のカレントミラー状態において当てはまり、ここでMB1や961等の各ブランチにあるトランジスタは飽和領域にバイアスされる。
FIG. 9G shows yet another embodiment, where all the different I REF levels supplied by the second current source of each branch are generated by one
図9Hは、他の実施例を示すものであって、ここですべての第2の電流源は、ブランチでは共通しているが、ICELLは、第1の電流源により参照レベルの傾きに対応する率のレベルで各ブランチに再生される。この割合は、各第2のトランジスタ911,912,・・・,915の大きさを調整することによって決定される。例えば、図9Hに示されているように、第2のトランジスタ911,912,・・・,915はそれぞれ、I*X,J*X・・・,K*Xの大きさを持つものであって、ここでXは第1の脚920にある第1のトランジスタ910の大きさであって、I:J:・・・:Kはそれぞれ、IREF1:IREF2:・・・:IREEkと同じ比である。したがって、1つのみのREF回路976が全ブランチで用いられており、さらにすべてのトランジスタ961,962,・・・,965の大きさは同じものである。1つの参照回路976は、一定の電圧源であるか、または図9FのREF回路971と同様の参照セルを含む回路とすることもできる。1つの実施形態において、参照回路976は、各々の第2の電流源961,962,・・・,965が最も高い参照電流レベルIREFkと等しい電流を供給するようになされている。ノードからの出力の順序は、図9Dから図9Gに示された実施例に対して反対になっている。
FIG. 9H shows another embodiment, where all the second current sources are common in the branch, but I CELL corresponds to the slope of the reference level by the first current source. Played to each branch at the rate level you want. This ratio is determined by adjusting the size of each of the
図9Iは、図9Gと同様な回路を用いた同時多状態検知方法の他の実施例を示しているが、図9Gと異なる点は、アドレスメモリセルとIREF回路の特性が入れ替わっていることである。言い換えれば、各ブランチにおいて、第2の電流源、例えば931,932,・・・,935が今度は再生されたICELLを供給している。これは、各ブランチのトランジスタ961,962,・・・,965のすべてのゲートへ参照電圧MCをそれぞれ供給するアドレスされたメモリセル回路977により達成される。回路977は、図9FのREF1回路971に類似しているが、異なる点は、REF1セル431が今度はアドレスされたメモリセル420により置き換えられていることである。同様に、第1の電流源、例えば、911,912,・・・,915が今度はIREF1, IREF2, ・・・, IREFkをそれぞれ供給する。種々のIREF は、IREF0回路978の電流の段階的な再生により得られる。この割合は、1対多のカレントミラーの各第2のトランジスタ911,912,・・・,915の大きさを調整することによって決定される。例えば、図9Iに図示されているように、第2のトランジスタ911,912,・・・,915はそれぞれ、I*X,J*X,・・・,K*Xの大きさをもち、ここにおいてXは第1の脚920の第1のトランジスタ910の大きさであって、そして1対I:J:・・・:Kはそれぞれ、IREF0:IREF1:IREF2:・・・:IREFKの比と同じである。一般的に、IREF0回路978は、IREF0の電流レベルを供給する電流源であればよい。1つの実施例において、IREF0回路は、参照電流レベルによってプログラム可能なEEPROMセルであって、それは図9Aと図9Bに関連して記載されるものと同様のものである。
FIG. 9I shows another embodiment of the simultaneous multi-state detection method using a circuit similar to that of FIG. 9G. The difference from FIG. 9G is that the characteristics of the address memory cell and the IREF circuit are interchanged. is there. In other words, in each branch, a second current source, eg 931, 932,... 935, is now supplying the regenerated I CELL . This is accomplished by an addressed
本発明の他の重要な特徴は、耐久性に関するストレスの問題を克服することに役立つことである。すでに説明したように、各メモリセルの消去、プログラムおよび読み出し特性は、セルが受けたプログラム/消去サイクルの数に耐える蓄積されたストレスに左右されるものである。一般的に、メモリセルは、マスタ参照セルよりもより多くのプログラム/消去のサイクルに曝される。当初の理想的な参照レベルは、次第にずれて読み出しエラーの原因となる。本発明に存在する概念は、参照レベルにもメモリセルが受けるものと同じサイクルを反映させることである。これは、マスタ参照セルに加えてローカル参照セルを構成することによって達成される。ローカル参照セルは、メモリセルと同じプログラム/消去のサイクルに曝される。消去動作が終わる度に、マスタ参照セルの参照レベルは対応するローカル参照セルのセットに再コピーされる。その後、メモリセルは、密接にトラッキングするローカル参照セルの参照レベルに対して読み出される。このように、各プログラム/消去サイクル後のセルの特性における誤差は、自動的に補償される。したがって、メモリ状態を多数回のサイクル後でも正確に読み出しができるように、変形するしきい値ウィンドの区分けは適切に維持される。 Another important feature of the present invention is that it helps to overcome the durability stress problem. As already explained, the erase, program and read characteristics of each memory cell depend on the accumulated stress that withstands the number of program / erase cycles experienced by the cell. In general, memory cells are exposed to more program / erase cycles than master reference cells. The initial ideal reference level is gradually shifted to cause a read error. The concept that exists in the present invention is that the reference level reflects the same cycle that the memory cell undergoes. This is accomplished by configuring a local reference cell in addition to the master reference cell. The local reference cell is exposed to the same program / erase cycle as the memory cell. Each time the erase operation is finished, the reference level of the master reference cell is re-copied to the corresponding set of local reference cells. The memory cell is then read against the reference level of the local reference cell that closely tracks. In this way, errors in cell characteristics after each program / erase cycle are automatically compensated. Accordingly, the partitioning of the threshold window to be deformed is properly maintained so that the memory state can be read accurately even after many cycles.
図10は、フラッシュEEPROMのためのローカルセルの参照実施形態を示している。フラッシュEEPROMアレイ60(図4)において、各メモリセルのグループは集合的に消去されるかもしくはプログラムされ、セクタと呼ばれる。用語「フラッシュセクタ」は、磁気ディスク記憶装置で用いられる用語「セクタ」に類似するものであって、それらはここにおいては同様に用いられるものである。EEPROMアレイは、フラッシュセクタ、例えば501,503および505のようにグループ化される。フラッシュセクタのすべてのメモリセルは同じサイクルを受けるが、異なるフラッシュセクタは異なるサイクルを受ける。各フラッシュセクタを適切にトラッキングするために、各フラッシュセクタの1セットのメモリセルは、ローカル参照セルとして使用するためにとっておかれる。例えば、フラッシュセクタ503が消去された後、マスタ参照セル507の参照レベルは、フラッシュセクタ503に関連するローカル参照セルに再プログラムされる。次の消去サイクルに至るまで、読み出し回路513は、再プログラムされた参照レベルに対してフラッシュセクタ503内のメモリセルを持続的に読み出す。
FIG. 10 shows a local cell reference embodiment for a flash EEPROM. In the flash EEPROM array 60 (FIG. 4), each group of memory cells is collectively erased or programmed and called a sector. The term “flash sector” is similar to the term “sector” used in magnetic disk storage devices and is used herein as well. EEPROM arrays are grouped as flash sectors, eg 501, 503 and 505. All memory cells in the flash sector undergo the same cycle, but different flash sectors undergo different cycles. In order to properly track each flash sector, a set of memory cells in each flash sector is reserved for use as a local reference cell. For example, after flash sector 503 is erased, the reference level of
図11(1)から図11(7)は、セクタの参照セルを再プログラムするアルゴリズムを図示している。特に、図11(1)から図11(3)は、セクタのローカル参照セルをそれらの「消去された状態」に消去することに関するものである。かくして、図11(1)において、消去電圧のパルスは、ローカル参照セルを含むすべてのセクタのメモリセルに印加される。その後、図11(2)において、すべてのローカル参照セルは、マスタ参照セルに対して読み出され、それらが「消去された状態」のすべて消去されているかをベリファイする。1つのセルがそうでないと見なされた場合には、消去電圧パルスがさらにすべてのセルに印加される。このプロセスは、セクタ中のすべてのローカル参照セルが「消去された」状態になったことがベリファイされるまで続けられる(図11(3))。 FIGS. 11 (1) to 11 (7) illustrate an algorithm for reprogramming a sector reference cell. In particular, FIGS. 11 (1) to 11 (3) relate to erasing the local reference cells of a sector to their “erased state”. Thus, in FIG. 11A, the erase voltage pulse is applied to the memory cells of all sectors including the local reference cell. Thereafter, in FIG. 11 (2), all the local reference cells are read out from the master reference cell to verify whether they are all erased in the “erased state”. If one cell is deemed to be not, an erase voltage pulse is further applied to all cells. This process is continued until it is verified that all local reference cells in the sector are in an “erased” state (FIG. 11 (3)).
図11(4)から図11(7)は、セクタのローカル参照セルをプログラムすることに関する。セクタのすべてのローカル参照セルが「消去された」状態にあることがベリファイされた後、プログラム電圧のパルスは、図11(4)において、すべてのローカル参照セルに印加される。これに引き続き図11(5)において、マスタ参照セルに対してローカル参照セルが読み出され、そのローカル参照セルのそれぞれが対応するマスタ参照セルと同じ状態にプログラムされているかどうかをベリファイする。ローカル参照セルがそのようにベリファイされなければ、さらにプログラム電圧がそれらのみに選択的に印加される(図11(6))。このプロセスは、すべてのローカル参照セルがしきい値ウィンドの種々のブレイクポイントしきい値レベルにプログラムされたことがベリファイされるまで繰り返される(図11(7))。 FIGS. 11 (4) to 11 (7) relate to programming the local reference cell of the sector. After verifying that all local reference cells in the sector are in an “erased” state, a program voltage pulse is applied to all local reference cells in FIG. 11 (4). Subsequently, in FIG. 11 (5), the local reference cell is read out from the master reference cell, and it is verified whether each of the local reference cells is programmed to the same state as the corresponding master reference cell. If the local reference cells are not verified as such, a program voltage is selectively applied only to them (FIG. 11 (6)). This process is repeated until it is verified that all local reference cells have been programmed to the various breakpoint threshold levels in the threshold window (FIG. 11 (7)).
セクタのローカル参照セルが再プログラムされると、それらは直接的または間接的に、セクタのアドレスされたメモリセルを消去ベリファイ、プログラムベリファイまたは読み出すために用いられる。 When the sector local reference cells are reprogrammed, they are used to erase, program verify or read the sector addressed memory cells either directly or indirectly.
図12Aは、ローカル参照セルがセクタのメモリセルを読み出しもしくはプログラム/消去ベリファイするために直接用いられる実施例を示している。かくして、この動作において、並列の対のスイッチ525はREAD信号によってイネーブルにされ、検知増幅器440は各セクタのローカル参照セル525に対してセクタのアドレスされたメモリセル523を読み出す。ローカル参照セルのプログラム/消去ベリファイの間(図11に示されているように)、別の並列の対のスイッチ527は、マスタ参照セル529に対するローカル参照セル525の読み出しを可能にする。
FIG. 12A shows an embodiment in which local reference cells are used directly to read or program / erase verify a sector's memory cells. Thus, in this operation, the parallel pair of
図12Bは、セクタのアドレスされたメモリセルを読み出しもしくはプログラム/消去ベリファイするのにローカル参照セルを直接用いる場合のアルゴリズムを示している。 FIG. 12B shows an algorithm for directly using a local reference cell to read or program / erase verify a sector addressed memory cell.
図13Aは、ローカル参照セルがアドレスされたメモリセルを読み出すために間接的に用いられる実施例を示している。まず、マスタ参照セルは、しきい値ウィンドの望ましい多数のブレイクポイントしきい値の1つにそれぞれ消去およびプログラムされる。これらのマスタ参照しきい値を用いて、消去されたセルのセクタ内のローカル参照セルは、同じ望ましい多数のブレイクポイントのうちの1つにそれぞれプログラムされる。次に、セクタのアドレスされたセルは、望ましいデータでプログラムされ(書き込まれ)る。その後、セクタのアドレスされたセルの読み出しシーケンスは、図13Aに示されているステップを含む。 FIG. 13A shows an embodiment in which a local reference cell is used indirectly to read an addressed memory cell. First, the master reference cell is erased and programmed, respectively, to one of a number of desirable breakpoint thresholds in the threshold window. Using these master reference thresholds, the local reference cells in the sector of erased cells are each programmed to one of the same desired multiple breakpoints. The sector's addressed cells are then programmed (written) with the desired data. Thereafter, the read sequence of the addressed cell of the sector includes the steps shown in FIG. 13A.
まず第1に、各ローカル参照セル525は、対応するマスタ参照セル531に対して読み出される。これは、検知増幅器440の第2の脚457にローカル参照セル525を接続するREAD1信号をイネーブルにするスイッチ533と、検知増幅器の第1の脚441に接続されるマスタ参照セル531によって行われる。ここで各マスタ参照セルに関する補助電流源回路が用いられて、検知増幅器の第1の脚441を流れる電流を最適にバイアスし、第2の脚457の電流と合わせる。すべてのブレイクポイントしきい値レベルに対してバイアス調整動作が完了すると、セクタのアドレスされたセルは、バイアス調整されたマスタ参照セルに対して読み出される。これは、READ1信号をディスエーブルにするスイッチ533およびREAD信号をイネーブルにするスイッチ535により行われる。このようなアプローチの利点は、長時間たつとマスタ参照セルとアドレスされたセルの間にしきい値偏差をもたらすVCC、温度、サイクル疲労または他の影響による変化が、読み出し前に削除され、それはローカル参照セル(アドレスされたセルのしきい値偏差をトラックするもの)がマスタ参照セルのブレイクポイントしきい値を効果的に再調整するのに用いられるためである。例えば、このスキームにより、マスタ参照セルがVCC=5.5Vで動作されるときアドレスされたセルのプログラムが可能となり、続いてマスタ参照セルがVCC=4.5Vで動作されるときアドレスされたセルの読み出しが可能となる。通常ブレイクポイントしきい値の値に変化をもたらすVCCでの1ボルトの違いは、ローカル参照セルを用いることでなくなり、読み出し時にこの変化をなくすようにマスタ参照セルをバイアス調整する。
First, each
図13Bと図13Cは、マスタ参照セル551,553,555に対する電流バイアス回路、例えば、541,543,545の実施例をより詳細に示すものである。各バイアス回路は、マスタ参照セルの電流シャントとして働く。例えば、回路541は、ライン561を介してマスタ参照セル551のドレインに電力供給されている。それは検知増幅器(第1の脚)へのライン562の電流を修正するものであって、VCCからのソース電流またはVSSへのドレイン電流によって行われる。前者の場合、ライン562の電流は減少させられ、また後者の場合はその逆である。マスタ参照セル551にバイアスが確立されているので、検知増幅器の2つの脚の電流の不均衡はチップ外に伝達される。これはコントローラ(図5を参照)により検出され、そのコントローラはバイアス回路541を内部アドレスバス111を介してプログラムし、ローカル参照セルを均衡化するためにライン562の電流を減算もしくは加算する。
FIGS. 13B and 13C show more detailed examples of current bias circuits, eg, 541, 543, 545, for
図13Cは、回路541等のバイアス回路の実施例を示している。並列トランジスタ、例えば、571,573,575のバンクは、それらのドレインVCCおよびスイッチ、例えば、581,583,585を介してライン561へのそれらのソースすべてに接続されている。スイッチを選択的にイネーブルすることにより、異なる数のトランジスタが、ライン562からの種々の電流の量を減算するために用いられる。同様にして、他の並列トランジスタ、例えば、591,593,595のバンクは、それらのソースVSSおよびスイッチ、例えば、601,603,605を介してライン561へのそれらのドレインすべてに接続されている。スイッチを選択的にイネーブルすることにより、異なる数のトランジスタが、ライン562からの種々の電流の量を加算するために用いられる。デコーダ609は、内部アドレスバス111からのアドレスをデコードして、選択的にスイッチをイネーブルさせる。イネーブル信号は、ラッチ611,613に蓄積される。このようにして、1つのセクタが読み出されるたびに、マスタ参照セルはローカル参照セルに対して再度バイアスされて、セクタのメモリセルを読み出すために使用される。
FIG. 13C shows an embodiment of a bias circuit such as the
図13D(1)から図13D(4)は、代替実施例の読み出しのアルゴリズムを図示している。セクタは予め、マスタ参照セルに対してローカル参照セルをプログラムおよびベリファイする必要がある(図13D(1))。したがって、各マスタ参照セルは、ローカル参照セルに対して読み出される(図13D(2))。マスタ参照セルは、対応するローカル参照セルに対して電流を均等化するためにバイアスされる(図13D(3))。引き続き、セクタのメモリセルは、バイアスされたマスタ参照セルに対して読み出される(図13D(4))。 FIGS. 13D (1) to 13D (4) illustrate an alternative embodiment read algorithm. The sector needs to program and verify the local reference cell with respect to the master reference cell in advance (FIG. 13D (1)). Therefore, each master reference cell is read with respect to the local reference cell (FIG. 13D (2)). The master reference cell is biased to equalize the current with respect to the corresponding local reference cell (FIG. 13D (3)). Subsequently, the memory cell of the sector is read out with respect to the biased master reference cell (FIG. 13D (4)).
上述した読み出し回路および動作は、メモリセルのプログラムおよび消去においても利用でき、特に、その動作のベリファイ部分において利用できる。前述したように、プログラミングは、望ましい状態が達成されたことをベリファイする間にプログラムされた状態を読みだす小さなステップで実行される。プログラム状態が正確にベリファイされると、プログラムは終了する。同様にして、消去は、「消去された」状態が達成されたことをベリファイする間に消去の状態を読み出す小さなステップで実行される。「消去された」状態が正確にベリファイされると、消去は終了する。 The read circuit and operation described above can also be used in programming and erasing memory cells, and in particular in the verify portion of the operation. As described above, programming is performed in small steps that read the programmed state while verifying that the desired state has been achieved. If the program state is verified correctly, the program ends. Similarly, erasure is performed in small steps that read the erase state while verifying that the “erased” state has been achieved. When the “erased” state is verified correctly, the erasure is finished.
前述したように、しきい値ウィンドをKの領域に区分けするには、K−1のブレイクポイントしきい値レベルのみが必要であり、これによってメモリセルはK状態を記憶できる。しかしながら、本発明の1つの態様によれば、しきい値ウィンドがより細かく区分けされている多状態の場合では、Kの状態にKのしきい値レベルを設けることが好ましい。余分なしきい値レベルは、「消去された」状態を最も低いしきい値レベルをもつ状態と区別するために用いられる。これにより過度の消去がなくなり、したがって、「消去された」状態が達成されると消去が終了することからセルに過度のストレスを与えることもなくなる。選択的に個々のセルの消去を禁止するということは、少なくともセクタが毎回消去されなければならないフラッシュEEPROMの場合には適しない。メモリセルが個々に消去用にアドレスされる場合それらのEEPROMアレイに適している。 As described above, dividing the threshold window into K regions requires only K-1 breakpoint threshold levels, which allows the memory cell to store the K state. However, according to one aspect of the present invention, in the multi-state case where the threshold window is more finely divided, it is preferable to provide a K threshold level in the K state. The extra threshold level is used to distinguish the “erased” state from the state with the lowest threshold level. This eliminates undue erasure, and therefore, when the “erased” state is achieved, the erasure is terminated and the cell is not overstressed. Prohibiting the erasure of individual cells selectively is not suitable for flash EEPROMs where at least a sector must be erased each time. Suitable for those EEPROM arrays where the memory cells are individually addressed for erasure.
本発明のさらなる他の特徴によれば、メモリセルが「消去された」状態に消去された後、セルを「消去された」状態に近接する最も低いしきい値レベルの状態(アース状態)にするように僅かなプログラムがなされる。これには2つの利点がある。まず第1に、すべてのメモリセルのアース状態のしきい値レベルは、同じ2つのブレイクポイントしきい値レベルの間に限定されているもので、明確に限定され広範囲に広がっていない。これにより、セルを引き続きプログラムするさいの開始点が一定になる。第2に、すべてのセルはあるプログラミングをえることで、それらにアース状態を記憶させる傾向にあるセルが、例えば、プログラム/消去サイクルや耐久履歴に関する残りのトラックを失わないようにする。 According to yet another aspect of the present invention, after a memory cell is erased to an “erased” state, the cell is brought to a lowest threshold level state (ground state) proximate to the “erased” state. A few programs are made. This has two advantages. First, the ground state threshold level of all memory cells is limited between the same two breakpoint threshold levels, and is clearly limited and not widespread. This provides a constant starting point for subsequent cell programming. Second, all cells gain some programming so that cells that tend to store ground state do not lose the remaining tracks, eg, for program / erase cycles and endurance history.
オンチッププログラムベリファイ
前述したように、EEPROMの望ましい状態へのプログラミングは、「消去された」状態から開始する小さいステップで実行されることが好ましい。各プログラミングステップ後、プログラム中のセルは、望ましい状態が達成されたかをベリファイするために読み出される。達成されていなければ、そのようにベリファイされるまでさらにプログラムとベリファイが繰り返される。
On-Chip Program Verification As described above, programming the EEPROM to the desired state is preferably performed in small steps starting from the “erased” state. After each programming step, the cell being programmed is read to verify that the desired state has been achieved. If not, the program and verify are repeated until it is verified as such.
図5に示されているシステム図を参照すると、EEPROMチップ130はコントローラ140の制御下にある。それらは、シリアルインライン251とシリアルアウトライン253により直列接続される。従来のEEPROM装置において、各プログラムステップ後、プログラム中のセルに形成された状態が読み出され、コントローラ140またはCPU160に送り戻されて、それが望ましい状態にあるかをベリファイする。このスキームでは、特にシリアルリンクの場合において、速度に関してかなりの不利益が生じる。
Referring to the system diagram shown in FIG. 5, the
本発明においては、プログラムのベリファイは、セルのチャンク(通常、数バイト)を並列的にプログラムして、並列およびチップ上でベリファイして利用される。並列プログラムは、すでに正確にベリファイされた状態をもつチャンクのセルのプログラミングをディスエーブルにする選択プログラム回路により実行される。この特徴は、多状態実施形態において必須のものであり、なぜならば、セルの中には他のものよりも早く望ましい状態に達するものもあり、停止しなければ望ましい状態を越えてしまうことになるからである。すべてのセルのチャンクが正確にベリファイされた後、チップ上のロジックがこの事実をコントローラに伝達し、それによって、次のセルのチャンクのプログラミングが開始される。このようにして各プログラミングステップ間において、データはEEPROMチップとコントローラの間を往復する必要はなく、プログラムのベリファイ速度も格段に速くなる。 In the present invention, program verification is used by programming cell chunks (usually several bytes) in parallel and verifying them in parallel and on the chip. The parallel program is executed by a selection program circuit that disables the programming of the cells of the chunk that have already been verified correctly. This feature is essential in multi-state embodiments because some cells reach the desired state sooner than others, and would otherwise exceed the desired state if not stopped. Because. After all cell chunks have been verified correctly, the on-chip logic communicates this fact to the controller, thereby initiating programming of the next cell chunk. In this way, data does not need to go back and forth between the EEPROM chip and the controller between each programming step, and the program verification speed is greatly increased.
図14は、n個のセルのチャンクを並列にプログラムおよびベリファイする経路を図示している。図5のシステム図では、対応するモジュールには同じ参照番号を用いている。EEPROMアレイ60は、一時にNセルずつアドレスされる。例えば、Nは64セル幅である。1024セル4列からなる512バイトのフラッシュセクタでは、64セルの64チャンクが存在することになる。ソースマルチプレクサ107は、1つのアドレスされたセルのNソースをライン103のソース電圧VS に選択的に接続する。同様にして、ドレインマルチプレクサ109は、選択的に、チャンクのNドレインをNチャンネルデータ経路105を介してアクセス可能にする。データ経路105は、プログラム中禁止機能を有するプログラム回路210によって、そして読み出し、プログラムベリファイもしくは消去ベリファイ中読み出し回路220によってアクセスされる。
FIG. 14 illustrates a path for programming and verifying chunks of n cells in parallel. In the system diagram of FIG. 5, the same reference numerals are used for corresponding modules. The
再度図5のシステム図を参照すると、プログラムはコントローラ140の制御下にある。セクタにプログラムされるべきデータは、チャンクごとに送られる。コントローラはまず初めに、N*Lシリアルデータビットの第1のチャンクをアドレス、制御およびタイミング情報とともにEEPROMチップ130に送る。Lは、メモリセルごとにコード化された2進ビットの数である。例えば、L=1は2状態のセルで、L=2は4状態のセルである。かくして、N=64でL=2であれば、データビットのチャンクは128ビット幅になることになる。シリアルビットがN*Lパラレルビットに変換される場合、N*Lデータビットはラッチに蓄積され、そしてレジスタ190にシフトされる。これらのデータは、読み出し回路220、ビットデコーダ230、比較回路220および禁止機能を有するプログラム回路210とともにプログラムベリファイに必要なものである。
Referring again to the system diagram of FIG. 5, the program is under the control of the
Nセルのチャンク用のプログラムのアルゴリズムは、図5のシステム図とアルゴリズム自体を示す図15(1)から図15(7)の両方を参照することで最適に記載される。既に説明したように、セクタをプログラムする前に、すべてのセクタは消去され、その中のすべてのセクタは「消去された」状態であるかをベリファイされなければならない(図15(1))。これに引き続いて図15(2)に示されているように、セクタのローカル参照セルのプログラミングが行われる(図11(1)から図11(3))。図15(3)において、N*Lビットのパラレルデータは、ラッチ190でラッチされる。図15(4)において、読み出し回路220は、セルのNチャンクの状態を読み出すために、Nチャンネルのデータ経路105にアクセスする。読み出しアルゴリズムはすでに、図12Bまたは13Dに関連して記載されている。Nセルの読み出しは、N*K(K=セル毎の状態の数)の出力状態を発生する。これらは、ビットデコーダ230によってN*Lの2進ビットにデコードされる。図15(5)において、N*Lの読み出しビットはビットごとに比較回路200によって、ラッチ190からのN*Lプログラムデータビットと比較される。図15(6)において、任意の読み出しビットがプログラムデータビットと比較できなかった場合には、プログラム電圧パルスがさらにプログラム回路210から同時にセルのチャンクに印加される。しかしながら、プログラム回路内の禁止回路210は、プログラムされたデータビットで正確にベリファイされたビットをもつセルにプログラムすることを選択的にブロックする。かくして、ベリファイされなかったセルのみが毎回プログラムされることになる。図15(7)では、すべてのセルが正しくベリファイされるまで、プログラムとベリファイが繰り返される。
The algorithm of the program for the N-cell chunk is best described with reference to both the system diagram of FIG. 5 and FIGS. 15 (1) to 15 (7) showing the algorithm itself. As already described, before programming a sector, all sectors must be erased and all sectors within them must be verified to be in an “erased” state (FIG. 15 (1)). Subsequently, as shown in FIG. 15 (2), the local reference cell of the sector is programmed (FIGS. 11 (1) to 11 (3)). In FIG. 15 (3), N * L-bit parallel data is latched by a
図16は、図5の比較回路200の実施例をより詳細に示したものである。回路200は、Nセル比較モジュール、例えば、701,703からなり、各モジュールはチャンクにあるNセルからなる。各セル比較モジュールにおいて、L読み出しビット(L=各セルのコード化された2進ビットの数)はビット毎に対応するプログラムデータビットと比較される。これは、LのXORゲート、例えば、711,713,715によって行われる。これらのXORゲートの出力は、NORゲート717を通過して、すべてのLビットがベリファイされれば「1」がNORゲートの出力に生じ、そして逆であれば「0」が生じる。制御信号VERIFYが真である場合には、この結果はラッチ721にラッチされ、NORゲート717の出力と同じ結果がセル比較モジュールの出力725で得られる。比較回路200はLビットの比較を並列に行う。N比較モジュールの出力、例えば、725,727は、図5の禁止機能を有するプログラム回路210に供給されるべきNチャンネル出力ライン731で利用される。
FIG. 16 shows an embodiment of the
同時に、Nの出力、例えば、725,727は、ANDゲート733を通過することで、その信号出力735はすべてのNセルがベリファイされたとき「1」になり、そうでなければ「0」になる。再度図5を参照すると、1つの出力735は、データのチャンクにあるすべてのNセルが正しくベリファイされたことをコントローラ140に知らせるために用いられる。出力735の信号は、VERIFY動作中、ANDゲート240を介してシリアルアウトライン253を取って送信される。
At the same time, the output of N, eg, 725, 727, passes through AND
電力供給時もしくはデータのチャンクのプログラム/ベリファイの終了時に、すべてのセル比較モジュールの出力、例えば、725,727は、「0」の「ベリファイされていない」状態にリセットされる。これは、トランジスタへのラインのRESET信号727により、ノード726をVSS(0V)に引き下げることで達成される。
At the time of power supply or at the end of programming / verifying a chunk of data, the outputs of all cell comparison modules, eg, 725, 727, are reset to a “0” “not verified” state. This is accomplished by pulling
図17は、図5の禁止機能を有するプログラム回路210をより詳細に示した図である。プログラム回路210は、801,803のような禁止モジュールを持つNプログラムからなる。表1と2に示されているように、Nセルをプログラムするためには、VPDの電圧が各Nセルのドレインに印加され、電圧VPGがコントロールゲートに印加されなければならない。各プログラムモジュール801等は、ライン805上のVPDをNチャンネルのデータ経路105のうちの1つを通ってドレインの1つに選択的に供給するように作用する。VPDは通常、VCCよりも高い約8Vから9Vのため、後者はトランジスタスイッチ807をオンにするために用いることができない。むしろより高い電圧VCG(約12V)がスイッチ807をイネーブルするために用いられる。ライン801上のVCG自体は、ライン813のプログラム制御信号PGMが真であり、かつライン731の信号が「0」であるとき、ANDゲートによりイネーブルされる。ライン731上の信号が図16に示されているセル比較モジュール701の出力からのものであるから、VPDは未だベリファイされていないセルに選択的に供給することになる。このようにして、プログラムパルスが印加されるたびに、まだ希望する状態に達していないセルにのみ供給されることになる。この選択的なプログラムの特徴は、特に多状態の場合の並列プログラムの実施形態とオンチップのベリファイに必要なことである。
FIG. 17 is a diagram showing the
コントロールゲートへの可変電圧制御
図18の表1および2とともに図5のシステム図は、EEPROMの基本的な機能を実行するためのEEPROMアレイ60への種々の電圧の印加方法を示している。従来のEEPROMの装置では、コントロールゲートVCGに供給される電圧は、2つの電圧のうちの1つであるとすることができ、すなわち、VCCまたはより高い約12Vのプログラミング電圧とすることができる。
Variable Voltage Control to Control Gate The system diagram of FIG. 5 along with Tables 1 and 2 of FIG. 18 shows how various voltages can be applied to the
本発明の他の態様によれば、コントロールゲートに供給される電圧VCGは、広範囲の電圧で個々にかつ持続的に可変のものである。これは、コントロール140からのVPGによって提供される。特に、ライン83上のVCGは、ライン901からコントローラによって供給されるVPGから供給される。表2は、EEPROMの異なる機能での種々の電圧を想定したVPGを示している。
According to another aspect of the invention, the voltage V CG supplied to the control gate is variable individually and continuously over a wide range of voltages. This is provided by V PG from
種々のVCGは、特にプログラムと消去マージンのスキームにおいて有利である。プログラムマージンでは、プログラムベリファイ中の読み出しは、標準電圧VCCよりもわずかに高いVCGによってなされる。これにより、プログラムによて僅かにマージンをもってブレイクポイントしきい値レベルを越えた状態にプログラムされたしきい値を置くのに適している。消去のベリファイにおいて、セルはわずかに減少したVCGによってベリファイされ、セルを「消去された」状態の中に置く。さらに、上述した電荷保留の問題(図8)を補うためにマージンが利用できる。 Various VCGs are particularly advantageous in program and erase margin schemes. The program margin reads in the program verification is made by a slightly higher V CG than the standard voltage V CC. This is suitable for placing the programmed threshold in a state that exceeds the breakpoint threshold level with a slight margin by the program. In the verification of the erase cell is verified by slightly reduced V CG, put the cell into the "erased" state. Furthermore, a margin can be used to compensate for the charge retention problem described above (FIG. 8).
前述したように、従来のEEPROMでは通常、プログラムまたは消去ベリファイ中にVCCをVCGに供給するために用いる。マージンを設けるために、VCC自体を引き上げたりまたは引き下げたりする必要がある。これを行うと、それらがVCCによりドライブされるため、読み出し回路の結果が不正確になる。 As described above, a conventional EEPROM is typically used to supply V CC to V CG during program or erase verify. In order to provide a margin, it is necessary to raise or lower V CC itself. If this is done, the read circuit results will be inaccurate because they are driven by V CC .
本発明において、読み出し回路に供給された電圧とは独立した種々のVCGは、より正確で信頼性の高い結果が得られる。 In the present invention, various V CG that is independent of the voltage supplied to the read circuit is more accurate and reliable results.
さらに、広範囲のVCGは、EEPROMのテストや診断中に有益である。プログラムされたセルのしきい値の全領域をVCGを連続的に増加(装置の接合の故障により制限される最大の値まで)させることで容易に測定できる。 In addition, a wide range of VCG is useful during EEPROM testing and diagnosis. I programmed the entire area of the threshold of the cell (up to the maximum value limited by the failure of the bonding of the device) increases continuously the V CG is to be easily measured by.
以上説明した本発明の実施例は好適な実施形態であるが、当業者にはその変形もまた可能であることを理解されたい。したがって、本発明は添付の請求の全範囲内で保護をされるべきものである。 Although the embodiments of the present invention described above are preferred embodiments, it should be understood by those skilled in the art that variations are possible. Accordingly, the invention is to be protected within the full scope of the appended claims.
60 EEPROMアレイ
130 チップ(EEPROM)
140 コントローラ
150 インターフェース
160 中央マイクロプロセッサ
170 シリアルプロトコルロジック
180 ロ−カルパワ−コントロール回路
190,200,210,220,230,240 プログラムおよび読み出し回路
60
140
Claims (11)
アドレスされたセル(523)のプログラムされた状態が予め定められたしきい値よりも高いのか或いは低いのかを読み出すシステム(420)と、
参照メモリセル(525)と、
アドレスされたセルの電荷レベルを比較する読み出し手段(440)と、を備える不揮発性メモリにおいて、
少なくとも一つのマスタ参照セル(400,531,551,553,555)と、前記マスタ参照セルの予め定められたしきい値を前記参照メモリセル(525)のしきい値に実質的に一致するように調整する手段(541,543,545)とを設け、
前記読み出し手段(440)により、前記マスタ参照セル(553)の調整されたしきい値とアドレスされたセル(523)を比較することを特徴とする不揮発性メモリ。 Electrical of multiple addressable semiconductors in the form of a source, drain, control gate, floating gate that can maintain a programmed charge level when using the memory, and an erase electrode that can remove charge from the floating gate Erasable and programmable memory cell array,
A system (420) for reading or higher of whether certain stomach lower than the programmed threshold state predetermined for the addressed cell (523),
A reference memory cell (525) ;
And reading means (440) for comparing the charge level of the addressed cell in a nonvolatile memory comprising,
At least one master reference cell (400, 531, 551, 553, 555) and a predetermined threshold of the master reference cell substantially match the threshold of the reference memory cell (525) And a means for adjusting (541, 543, 545),
Nonvolatile memory, characterized in that the read means (440) compares the adjusted threshold of the master reference cell (553) with the addressed cell (523) .
前記1以上のマスタ参照セル(400)に記憶されている電荷レベルは、内部アドレスバス(111)から信号を受けるプログラムモジュール(4100)からの信号により変更されることを特徴とする不揮発性メモリ。The nonvolatile memory, wherein the charge level stored in the one or more master reference cells (400) is changed by a signal from a program module (4100) that receives a signal from an internal address bus (111).
前記プログラムモジュール(4100)は、プログラム経路(4130)がマスタ参照セル(400)のドレインに接続されているプログラムおよび消去回路(4110)を備え、前記プログラムおよび消去回路(4110)は、プログラムデコーダ(4150)と消去デコーダ(417)の各々によって、内部バス(111)からの、デコードされたアドレスによって起動されることを特徴とする不揮発性メモリ。The program module (4100) includes a program and erase circuit (4110) having a program path (4130) connected to the drain of the master reference cell (400), and the program and erase circuit (4110) includes a program decoder (4110). 4150) and an erasure decoder (417) each being activated by a decoded address from the internal bus (111).
各メモリセルは、2つの可能なメモリ状態のうちの一方のメモリ状態を蓄積し、予め定められた区別しきい値レベルによって、区別された少なくとも2つの領域に分割されることを特徴とする不揮発性メモリ。Each memory cell stores one of the two possible memory states and is divided into at least two distinct areas according to a predetermined distinct threshold level Sex memory.
メモリセルに蓄積された電荷レベルは、前記メモリセルのしきい値導通電流により決定されることを特徴とする不揮発性メモリ。The nonvolatile memory according to claim 1, wherein the charge level stored in the memory cell is determined by a threshold conduction current of the memory cell.
前記不揮発性メモリは、フラッシュEEPROMの一部であることを特徴とする不揮発性メモリ。The non-volatile memory is a part of a flash EEPROM.
個々にアドレス可能なEEPROMメモリセルの複数のグループ(501,503,505,523)を有するEEPROMアレイであって、セルの各グループはユニットとして一括消去可能であるEEPROMアレイと、An EEPROM array having a plurality of groups (501, 503, 505, 523) of individually addressable EEPROM memory cells, each group of cells being erasable as a unit;
前記予め定められたしきい値レベルに対応するグループのしきい値レベルを蓄積するためのメモリセルの各グループ(523)の一部として備えられた、少なくとも1以上のグループの参照メモリセル(525)と、At least one group of reference memory cells (525) provided as part of each group (523) of memory cells for storing a threshold level of a group corresponding to the predetermined threshold level. )When,
グループのしきい値レベルとの比較により、前記セルのグループのアドレスされたセル(523)を読み出す読み出し手段(440)と、Reading means (440) for reading the addressed cell (523) of the group of cells by comparison with a threshold level of the group;
マスタ参照セル(531)と、を備えA master reference cell (531).
前記マスタ参照セル(531)は、マスタしきい値レベルを記憶するために少なくとも一つのマスタ参照セル(551,553,555)とグループのしきい値レベルに対応するようにマスタしきい値レベルを調節する手段(541,543,545)とを有し、前記読み出し手段(440)は、アドレスされたセル(523)のしきい値レベルと調節されたマスタしきい値レベルを比較することを特徴とする不揮発性メモリ。The master reference cell (531) has a master threshold level corresponding to the threshold level of at least one master reference cell (551,553,555) and a group for storing the master threshold level. Means for adjusting (541, 543, 545), wherein said read means (440) compares the threshold level of the addressed cell (523) with the adjusted master threshold level. Non-volatile memory.
前記マスタ参照セル(551,553,555)のセットは、予め定められたしきい値レベルのセットを蓄積するためのEEPROMアレイに関連することを特徴とする不揮発性メモリ。Non-volatile memory, wherein the set of master reference cells (551, 553, 555) is associated with an EEPROM array for storing a predetermined set of threshold levels.
前記不揮発性メモリは、フラッシュEEPROMの一部であることを特徴とする不揮発性メモリ。The non-volatile memory is a part of a flash EEPROM.
各メモリセルは、2つの可能なメモリ状態のうちの一方のメモリ状態を蓄積し、予め定められた区別しきい値レベルによって、区別された少なくとも2つの領域に分割されることを特徴とする不揮発性メモリ。Each memory cell stores one of the two possible memory states and is divided into at least two distinct areas according to a predetermined distinct threshold level Sex memory.
各メモリセルは、2つ以上の可能なメモリ状態のうちの一方のメモリ状態を蓄積し、予め定められた区別しきい値レベルによって、区別された少なくとも2つの領域に分割されることを特徴とする不揮発性メモリ。Each memory cell stores one of two or more possible memory states and is divided into at least two distinct regions according to a predetermined distinct threshold level. Non-volatile memory.
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