JP4000847B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4000847B2 JP4000847B2 JP2001381579A JP2001381579A JP4000847B2 JP 4000847 B2 JP4000847 B2 JP 4000847B2 JP 2001381579 A JP2001381579 A JP 2001381579A JP 2001381579 A JP2001381579 A JP 2001381579A JP 4000847 B2 JP4000847 B2 JP 4000847B2
- Authority
- JP
- Japan
- Prior art keywords
- concentration
- conductivity type
- region
- low
- type impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
各種の電気光学装置のうち、例えば、画素スイッチング用の非線形素子として薄膜トランジスタ(以下、TFTと称す)を用いたアクティブマトリクス型の液晶装置は、直視型表示装置や投射型表示装置などの各種の電子機器に用いられている。この電気光学装置では、データ線および走査線が交差する位置に対応して画素スイッチング用のTFT、および画素電極がマトリクス状に形成されたTFTアレイ基板と、対向電極が形成された対向基板との間に電気光学物質としての液晶が保持されている。また、TFTアレイ基板上では、相補型のTFTによって各種駆動回路が形成されていることもある。さらに、TFTアレイ基板上に形成された信号入力端子に対しては、ダイオード素子によって静電気保護回路が構成される場合がある。
【0003】
ここで、ダイオード素子は、半導体膜に対して高濃度N型の不純物を導入して高濃度N型領域を形成するとともに、高濃度P型の不純物を導入して高濃度P型領域を形成することによって、これらの高濃度領域の境界にPN接合を形成することにより製造される。
【0004】
しかしながら、PN接合を利用したダイオード素子は、ノーマリオフで使用した状態において漏れ電流が大きいため、信号入力端子に対する静電気保護回路には適していない。
【0005】
そこで、高濃度N型領域と高濃度P型領域との間に真性領域を中間領域として介在させることにより、ダイオード素子の漏れ電流を低減することが考えられる。このようなダイオード素子を備えたTFTアレイ基板を製造するには、まず、図41(A)に示すように、基板10bの表面に下地保護膜12を形成した後、この下地保護膜12の表面に島状の半導体膜1a、60、56を形成する。これらの半導体膜1a、60、56はそれぞれ、画素スイッチング用TFT30、駆動回路用のTFT80、90、およびダイオード素子50を形成するためのシリコン膜などである。次に、プラズマCVD法などを用いて、半導体膜1a、60、56の表面にシリコン酸化膜からなるゲート絶縁膜2を形成する。なお、図示を省略するが、所定のレジストマスクを介して半導体膜1aの延設部分1fに不純物イオンを打ち込んで、容量線3bとの間に蓄積容量70を構成するための下電極を形成する。
【0006】
次に、図41(B)に示すように、基板10bの表面全体に、走査線3a、容量線3b、およびゲート電極65を形成するためのタングステンシリサイドやモリブデンシリサイドなどの導電膜3を形成した後、フォトリソグラフィ技術を用いて導電膜3の表面にレジストマスク403を形成し、次に、レジストマスク403の開口部から導電膜3をエッチングして、図41(C)に示すように、走査線3a、容量線3b、ゲート電極65、導電膜57を形成する。また、半導体膜56の上層側にも導電膜57を残す。
【0007】
次に、図42(D)に示すように、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60をレジストマスク411′で覆った状態で、画素スイッチング用のTFT30を構成する半導体膜1aと、Nチャネル型の駆動回路用のTFT90を構成する半導体膜60とに対して、走査線3aやゲート電極65をマスクとして、約0.1×1013/cm2〜約10×1013/cm2のドーズ量で低濃度N型の不純物イオン(リンイオン)を打ち込んで、走査線3aおよびゲート電極65に対して自己整合的に低濃度ソース領域1b、93、および低濃度ドレイン領域1c、95を形成する。ここで、走査線3aの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜1aのままのチャネル領域1a′、91となる。
【0008】
この際、レジストマスク411′については、半導体膜56の表面側において、導電膜57の一部を覆うように形成しておく。その結果、半導体膜56には、導電膜57の一方の端部に対して自己整合的に低濃度N型領域54が形成される。なお、レジストマスク411′については、半導体膜56の全体を覆うように形成してもよい。
【0009】
次に、図42(E)に示すように、走査線3aおよびゲート電極65より幅が広く、かつ、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60を覆うレジストマスク412′を形成し、この状態で、高濃度N型の不純物イオン(リンイオン)を約0.1×1015/cm2〜約10×1015/cm2のドーズ量で打ち込み、高濃度ソース領域1d、92、およびドレイン領域1e、94を形成する。
【0010】
この際、レジストマスク412′については、半導体膜56の側において、導電膜57の一部を覆うように形成しておく。その結果、低濃度N型領域54には高濃度N型不純物が導入され、高濃度N型領域52が形成される。
【0011】
次に、図42(F)に示すように、Nチャネル型のTFT30、90を形成するための半導体膜1a、60をレジストマスク413′で覆った状態で、Pチャネル型の駆動回路用のTFT80を構成する半導体膜60に対して、ゲート電極65をマスクとして、約0.1×1013/cm2〜約10×1013/cm2のドーズ量で低濃度の不純物イオン(ボロンイオン)を打ち込んで、ゲート電極65に対して自己整合的に低濃度ソース領域83、および低濃度ドレイン領域85を形成する。ここで、ゲート電極65の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜60のままのチャネル領域81となる。
【0012】
この際、レジストマスク413′については、半導体膜56の表面側において、導電膜57の一部を覆うように形成しておく。その結果、半導体膜56には、導電膜57の他方の端部に対して自己整合的に低濃度P型領域55が形成される。なお、レジストマスク413′については、半導体膜56の全体を覆うように形成してもよい。
【0013】
次に、図42(G)に示すように、ゲート電極65より幅が広く、かつ、Nチャネル型のTFT30、90を形成するための半導体膜1a、60を覆うレジストマスク414′を形成し、この状態で、高濃度P型の不純物イオン(ボロンイオン)を約0.1×1015/cm2〜約10×1015/cm2のドーズ量で打ち込み、高濃度ソース領域82、およびドレイン領域84を形成する。
【0014】
この際、レジストマスク414′については、半導体膜56の側に対して、導電膜57の一部を覆うように形成しておく。従って、低濃度P型領域55には高濃度P型不純物が導入され、高濃度P型領域53が形成される。
【0015】
ここで、導電膜57の真下に位置しているため、不純物イオンが導入されなかった部分は真性領域51となる。それ故、基板10bの表面には、TFT30、80、90とともに、N−I−P型のダイオード素子50が形成される。
【0016】
【発明が解決しようとする課題】
しかしながら、図41および図42を参照して説明した方法では、高濃度N型領域52と高濃度P型領域53との間隔、すなわち、真性領域51の寸法は、導電膜57の寸法によって規定されるため、ダイオード素子50の特性にばらつきが発生しやすいという問題点がある。すなわち、図41および図42を参照して説明した方法では、導電膜57の寸法には、レジストマスク403′を形成する際の誤差、および導電膜3をエッチングする際の誤差が含まれているので、ダイオード素子50に、ある程度以上の耐圧をもたせ、かつ、作動時には十分なオン電流が流れるような寸法精度に形成できないのである。
【0017】
特に、ダイオード素子50をノーマリオフで使用する場合には、ダイオード素子50に対して、TFT30のLDD長に対する精度以上の寸法精度が要求されるが、従来の製造方法では、このような要求に対応できないという問題点がある。
【0018】
以上の問題点に鑑みて、本発明の課題は、製造工程を増やすことなく、寸法精度の高いダイオード素子をTFTとともに基板上に備えた半導体装置の製造方法を提供することにある。
【0019】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、少なくとも、基板上に形成した半導体膜に対して第1のマスクの開口部を介して高濃度第1導電型不純物を導入して第1導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第1導電型不純物導入工程と、前記半導体膜に対して第2のマスクの開口部を介して高濃度第2導電型不純物を導入して第2導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第2導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程とを行って、前記基板上に少なくとも前記第1導電型の薄膜トランジスタ、および前記第2導電型の薄膜トランジスタを形成するとともに、高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域と真性領域とを中間領域として有するダイオード素子を形成する半導体装置の製造方法において、前記ゲート電極形成工程では、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、前記高濃度第1導電型不純物導入工程では、前記導電膜の形成予定領域から離れた位置あるいは前記導電膜から離れた位置に開口部を有するように前記第1のマスクを形成することにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定し、前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定し、前記ダイオード素子の前記高濃度第1導電型領域および前記高濃度第2導電型領域を、前記第1のマスクおよび前記第2のマスクの開口部のみによって形成領域を規定することにより、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度濃度第2導電型領域との間隔を規定し、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成することを特徴とする。
さらに、本発明の半導体装置の製造方法は、少なくとも、基板上に形成した半導体膜に対して第1のマスクの開口部を介して高濃度第1導電型不純物を導入して第1導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第1導電型不純物導入工程と、前記半導体膜に対して第2のマスクの開口部を介して高濃度第2導電型不純物を導入して第2導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第2導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程とを行って、前記基板上に少なくとも前記第1導電型の薄膜トランジスタ、および前記第2導電型の薄膜トランジスタを形成するとともに、高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第2導電型不純物が導入された低濃度第2導電型領域と真性領域とを中間領域として有するダイオード素子を形成する半導体装置の製造方法において、前記ゲート電極形成工程では、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、前記高濃度第1導電型不純物導入工程では、前記導電膜の形成予定領域から離れた位置あるいは前記導電膜から離れた位置に開口部を有するように前記第1のマスクを形成することにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定し、前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定し、前記ダイオード素子の前記高濃度第1導電型領域および前記高濃度第2導電型領域を、前記第1のマスクおよび前記第2のマスクの開口部のみによって形成領域を規定することにより、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度濃度第2導電型領域との間隔を規定し、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とするとともに、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成することを特徴とする。
さらに、本発明の半導体装置の製造方法は、少なくとも、基板上に形成した半導体膜に対して第1のマスクの開口部を介して高濃度第1導電型不純物を導入して第1導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第1導電型不純物導入工程と、前記半導体膜に対して第2のマスクの開口部を介して高濃度第2導電型不純物を導入して第2導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第2導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程とを行って、前記基板上に少なくとも前記第1導電型の薄膜トランジスタ、および前記第2導電型の薄膜トランジスタを形成するとともに、高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域と、真性領域と、低濃度第2導電型不純物が導入された低濃度第2導電型領域とを中間領域として有するダイオード素子を形成する半導体装置の製造方法において、前記ゲート電極形成工程では、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、前記高濃度第1導電型不純物導入工程では、前記導電膜の形成予定領域から離れた位置あるいは前記導電膜から離れた位置に開口部を有するように前記第1のマスクを形成することにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定し、前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定し、前記ダイオード素子の前記高濃度第1導電型領域および前記高濃度第2導電型領域を、前記第1のマスクおよび前記第2のマスクの開口部のみによって形成領域を規定することにより、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度濃度第2導電型領域との間隔を規定し、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とし、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成し、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成することを特徴とする。
【0020】
本発明では、同一基板上にTFTのソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子の高濃度第1導電型領域および高濃度第2導電型領域を形成するので、新たな工程を追加する必要がない。また、ダイオード素子において、高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域、真性領域、および低濃度第2導電型不純物が導入された低濃度第2導電型領域のうちの少なくとも1つを中間領域として有するため、耐圧が高い。さらに、ゲート電極と同層の導電膜に対して自己整合的にダイオード素子の高濃度第1導電型領域あるいは高濃度第2導電型領域を形成するのではなく、TFTのソース・ドレイン領域を形成する際に形成する第1のマスクまたは第2のマスク開口部でダイオード素子の高濃度第1導電型領域あるいは高濃度第2導電型領域の形成領域を規定する。このため、ゲート電極を形成する際の精度にかかわらず、マスクを形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子の高濃度第1導電型領域あるいは高濃度第2導電型領域の形成領域を規定できるので、それらの間に形成される低濃度領域や真性領域の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子を形成できる。
【0021】
本発明は概ね、3つの形態に分類することができる。そのうち、第1の形態では、前記ゲート電極形成工程において、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、前記ゲート電極形成工程を行う以前に前記高濃度第1導電型不純物導入工程を行うことにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定する。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第1のマスクの開口部のみによって高濃度第1導電型領域を高い位置精度で形成することができる。
【0022】
本発明において、前記高濃度第1導電型不純物導入工程では、前記導電膜の形成予定領域の一部を覆うように前記第1のマスクを形成することにより、前記導電膜と重なる領域にも前記ダイオード素子の前記高濃度第1導電型領域を形成することが好ましい。このように構成すると、半導体膜の上層側に形成した導電膜よりも真性領域の寸法が小さなダイオード素子を形成することができる。
【0023】
本発明において、前記ゲート電極形成工程を行った以降、前記高濃度第2導電型不純物導入工程では、例えば、当該導電膜の一部を覆うように前記第2のマスクを形成して当該導電膜の一方の端部に対して自己整合的に前記高濃度第2導電型領域を形成する。
【0024】
本発明において、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極を行った以降、前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定してもよい。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第2のマスクの開口部のみによって高濃度第2導電型領域を高い位置精度で形成することができる。また、導電膜から離れた位置に高濃度第2導電型領域を形成するので、その間に低濃度第2導電型領域を形成することもできる。
【0025】
次に、本発明の第2の形態では、前記ゲート電極形成工程において、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極形成工程を行った以降、前記高濃度第1導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第1のマスクを形成することにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定する。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第1のマスクの開口部のみによって高濃度第1導電型領域を高い位置精度で形成することができる。また、導電膜から離れた位置に高濃度第1導電型領域を形成するので、その間に低濃度第1導電型領域を形成することもできる。
【0026】
本発明において、前記ゲート電極形成工程を行った以降、前記高濃度第2導電型不純物導入工程では、例えば、当該導電膜の一部を覆うように前記第2のマスクを形成して当該導電膜の一方の端部に対して自己整合的に前記高濃度第2導電型領域を形成する。
【0027】
また、本発明において、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極を行った以降、前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定することが好ましい。このように構成すると、半導体膜の上層側に導電膜を形成する場合でも、第2のマスクの開口部のみによって高濃度第2導電型領域を高い位置精度で形成することができる。また、導電膜から離れた位置に高濃度第2導電型領域を形成するので、その間に低濃度第2導電型領域を形成することもできる。
【0028】
次に、本発明の第3の形態では、前記ゲート電極形成工程において、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成せず、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極形成工程を行った以降、前記高濃度第1導電型不純物導入工程で、前記第1のマスクの開口部のみで規定された位置に前記ダイオード素子の前記高濃度第1導電型領域を形成するとともに、前記ゲート電極形成工程を行う以前、あるいは前記ゲート電極形成工程を行った以降、前記高濃度第2導電型不純物導入工程で、前記ダイオード素子の前記高濃度第1導電型領域から離間し、かつ、前記第2のマスクの開口部のみで規定された位置に当該ダイオード素子の前記高濃度第2導電型領域を形成する。このように構成すると、半導体膜の上層側に導電膜を形成しないのであれば、第1のマスクの開口部のみによって高濃度第1導電型領域を高い位置精度で形成することができ、かつ、第2のマスクの開口部のみによって高濃度第2導電型領域を高い位置精度で形成することができる。
【0029】
上記発明は、TFTが自己整合型、あるいはオフセットゲート型のいずれの場合にも適用できる。
【0030】
また、本発明においては、TFTをLDD構造に構成する場合もある。このような場合、前記ゲート電極形成工程を行った後、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とする。
【0031】
また、前記ゲート電極形成工程を行った後、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とする。
【0032】
このようにして、TFTをLDD構造とする場合には、低濃度不純物導入工程を行うので、ダイオード素子において高濃度第1導電型領域と高濃度第2導電型領域の間には、低濃度領域を形成してもよい。
【0033】
例えば、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成する。
【0034】
また、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成する。
【0035】
さらに、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成し、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成する。
【0036】
この場合、前記低濃度第1導電型不純物導入工程では、例えば、前記第3のマスクを前記導電膜を一部、覆うように形成して、当該導電膜の一方の端部に対して自己整合的に前記低濃度第1導電型領域を形成する。
【0037】
また、前記低濃度第1導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第3のマスクを形成することにより、前記ダイオード素子の前記低濃度第1導電型領域については前記導電膜の端部から離れた位置に形成してもよい。
【0038】
同様に、前記低濃度第2導電型不純物導入工程では、例えば、前記導電膜を一部、覆うように前記第4のマスクを形成して、当該導電膜の一方の端部に対して自己整合的に前記低濃度第2導電型領域を形成する。
【0039】
また、前記低濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第4のマスクを形成することにより、前記ダイオード素子の前記低濃度第2導電型領域については前記導電膜の端部から離れた位置に形成してもよい。
【0040】
本発明において、ダイオード素子の上層側に導電膜を形成しない場合でも、TFTをLDD構造に構成する場合には、以下のように構成できる。まず、前記ゲート電極形成工程を行った後、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成する。
【0041】
また、本発明では、前記ゲート電極形成工程を行った後、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とするとともに、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成する。
【0042】
さらに、本発明では、前記ゲート電極形成工程を行った後、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、前記ゲート電極形成工程を行った後、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とし、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成し、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成する。
【0043】
この場合も、前記ゲート電極形成工程を行った後、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、前記ゲート電極形成工程を行った後、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とする場合には、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成し、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記低濃度第1導電型領域と前記高濃度第2導電型領域の間に低濃度第2導電型領域を形成してもよい。
【0044】
本発明において、前記第1導電型は、N型であり、前記第2導電型はP型である。また、これとは反対に前記第1導電型は、P型であり、前記第2導電型はN型であってもよい。
【0045】
本発明に係る半導体装置の製造方法を用いて、電気光学物質を保持する電気光学装置用のTFTアレイ基板を形成する場合には、前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子間、あるいは前記薄膜トランジスタを用いた駆動回路に信号入力するための信号端子と接地線との間に前記ダイオード素子を備えた静電気保護回路を形成することが好ましい。この場合、前記ダイオード素子は、1つの素子、あるいは複数が直列あるいは並列に電気的に接続されて用いられる。、
本発明は、例えば、前記電気光学物質として液晶を用いた液晶装置の製造方法に適用される。
【0046】
本発明を適用した電気光学装置は、例えば、投射型表示装置や直視型表示装置などとった各種の電子機器に用いられる。
【0047】
本発明に係る方法で製造された半導体装置は、例えば、以下の構造を有することになる。
【0048】
まず、基板上に形成された半導体膜に不純物を導入してなる第1導電型の薄膜トランジスタ、第2導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備え、前記ダイオード素子の上層側には、前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜、および前記薄膜トランジスタのゲート電極と同層の導電膜を有し、前記ダイオード素子は、高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域、真性領域、および低濃度第2導電型不純物が導入された低濃度第2導電型領域のうちの少なくとも1つを幅が1μm以上、不純物濃度が10-19atm/cm3以下の中間領域として有する半導体装置において、前記導電膜の少なくとも一方の端部は、前記ダイオード素子の前記高濃度第1導電型不純物の端部、および前記高濃度第2導電型領域の端部のいずれとも平面方向にずれていることを特徴とする。すなわち、本発明では、ダイオード素子の上層側に導電膜が形成されているが、ダイオード素子の高濃度第1導電型不純物の端部、および高濃度第2導電型領域のうちの少なくとも一方は、この導電膜に対して自己整合的に形成されていないことを特徴とする。
【0049】
また、基板上に形成された半導体膜に不純物を導入してなる第1導電型の薄膜トランジスタ、第2導電型の薄膜トランジスタ、および逆接合状態にあるノーマリオフのダイオード素子を備える半導体装置において、前記ダイオード素子の上層側には前記薄膜トランジスタのゲート絶縁膜と同層の絶縁膜を有する一方、前記薄膜トランジスタのゲート電極と同層の導電膜を有しておらず、前記ダイオード素子は、高濃度の第1導電型不純物が導入された高濃度第1導電型領域と、高濃度の第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度の第1導電型不純物が導入された低濃度第1導電型領域、真性領域、および低濃度の第2導電型不純物が導入された低濃度第2導電型領域のうちの少なくとも1つを幅が1μm以上、不純物濃度が10-19atm/cm3以下の中間領域として有している。
【0050】
本願明細書において、中間領域の幅とは、高濃度第1導電型領域から高濃度第2導電型領域までの寸法を意味する。
【0051】
本発明において、前記ダイオード素子は、例えば、前記高濃度第1導電型領域と前記高濃度第2導電型領域との間に、前記低濃度第1導電型領域、前記真性領域、および前記低濃度第2導電型領域のうち、前記真性領域のみを前記中間領域として備えている。すなわち、本発明では、ダイオード素子の上層側に導電膜が形成されておらず、ダイオード素子の高濃度第1導電型不純物、および高濃度第2導電型領域については、ダイオード素子の上層側に導電膜を形成してそれをマスクとして不純物の導入を行ったものではないことを特徴とする。
【0052】
また、前記ダイオード素子は、前記高濃度第1導電型領域と前記高濃度第2導電型領域との間に、前記低濃度第1導電型領域、前記真性領域、および前記低濃度第2導電型領域のうち、前記真性領域と前記低濃度第1導電型領域とを前記中間領域として備えている場合もある。
【0053】
さらに、前記ダイオード素子は、前記高濃度第1導電型領域と前記高濃度第2導電型領域との間に、前記低濃度第1導電型領域、前記真性領域、および前記低濃度第2導電型領域のうち、前記低濃度第1導電型領域と前記低濃度第2導電型領域とを前記中間領域として備えている場合もある。
【0054】
さらにまた、前記ダイオード素子は、前記高濃度第1導電型領域と前記高濃度第2導電型領域との間に、前記低濃度第1導電型領域、前記真性領域、および前記低濃度第2導電型領域のすべてを前記中間領域として備えている場合もある。
【0055】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下の説明では、第1導電型をN型とし、第2導電型をP型としたが、第2導電型をP型とし、第2導電型をN型としてもよい。
【0056】
[実施の形態1−1]
(液晶装置の全体構成)
図1は、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図2は、対向基板を含めて示す図1のH−H′断面図である。
【0057】
図1において、液晶装置100のTFTアレイ基板10の上には、シール材107が貼り合わされる対向基板の縁に沿うように設けられている。シール材107の外側の領域には、データ線駆動回路101および実装端子102(信号入力端子)がTFTアレイ基板10の一辺に沿って設けられており、走査線駆動回路104が、この一辺に隣接する2辺に沿って形成されている。
【0058】
また、実装端子102とデータ線駆動回路101との間には、後述する静電気保護回路5が形成されている。
【0059】
なお、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路104は片側だけでも良いことは言うまでもない。また、データ線駆動回路101を画像表示領域10aの辺に沿って両側に配列しても良い。例えば、奇数列のデータ線は画像表示領域10aの一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は画像表示領域10aの反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしても良い。この様にデータ線を櫛歯状に駆動するようにすれば、データ線駆動回路101の形成面積を拡張することが出来るため、複雑な回路を構成することが可能となる。
【0060】
更にTFTアレイ基板10の残る一辺には、画像表示領域10aの両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられており、更に、額縁108の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板20のコーナー部の少なくとも1箇所においては、TFTアレイ基板10と対向基板20との間で電気的導通をとるための上下導通材106が形成されている。
【0061】
そして、図2に示すように、図1に示したシール材107とほぼ同じ輪郭をもつ対向基板20がこのシール材107によりTFTアレイ基板10に固着されている。なお、シール材107は、TFTアレイ基板10と対向基板20とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【0062】
詳しくは後述するが、TFTアレイ基板10には、画素電極9aがマトリクス状に形成されている。これに対して、対向基板20には、シール材107の内側領域に遮光性材料からなる額縁108が形成されている。さらに、TFTアレイ基板10に形成されている画素電極(後述する)の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜23が形成され、その上層側には、ITO膜からなる対向電極21が形成されている。
【0063】
このように形成した液晶装置100は、投射型表示装置(液晶プロジェクタ)に使用される場合には、3枚の液晶装置100がRGB用のライトバルブとして各々使用され、各液晶装置100の各々には、RGB色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、前記した各形態の液晶装置100にはカラーフィルタが形成されていない。但し、対向基板20において各画素電極9aに対向する領域にRGBのカラーフィルタをその保護膜とともに形成することにより、投射型表示装置以外にも、後述するモバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いることができる。
【0064】
さらに、対向基板20に対して、各画素に対応するようにマイクロレンズを形成することにより、入射光の画素電極9aに対する集光効率を高めることができるので、明るい表示を行うことができる。さらにまた、対向基板20に何層もの屈折率の異なる干渉層を積層することにより、光の干渉作用を利用して、RGB色をつくり出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付きの対向基板によれば、より明るいカラー表示を行うことができる。
【0065】
(液晶装置100の構成および動作)
次に、アクティブマトリクス型の液晶装置(電気光学装置)の構成および動作について、図3ないし図7を参照して説明する。
【0066】
図3(A)、(B)は、液晶装置100の画像表示領域10aを構成するためにマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図、およびこの液晶装置100のTFTアレイ基板に形成された静電気保護回路の等価回路図である。図4は、データ線、走査線、画素電極などが形成されたTFTアレイ基板において相隣接する画素の平面図である。図5は、図4のA−A′線に相当する位置での断面、およびTFTアレイ基板と対向基板との間に電気光学物質としての液晶を封入した状態の断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【0067】
図3(A)において、液晶装置100の画像表示領域10aにおいて、マトリクス状に形成された複数の画素の各々には、画素電極9a、および画素電極9aを制御するための画素スイッチング用のTFT30が形成されており、画素信号を供給するデータ線6aが当該TFT30のソースに電気的に接続されている。データ線6aに書き込む画素信号S1、S2・・・Snは、この順に線順次に供給する。また、TFT30のゲートには走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2・・・Gmを、この順に線順次で印加するように構成されている。画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのオン状態とすることにより、データ線6aから供給される画素信号S1、S2・・・Snを各画素に所定のタイミングで書き込む。このようにして画素電極9aを介して液晶に書き込まれた所定レベルの画素信号S1、S2、・・・Snは、後述する対向基板に形成された対向電極との間で一定期間保持される。
【0068】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極9aと対向電極との間に形成される液晶容量と並列に蓄積容量70(キャパシタ)を付加することがある。この蓄積容量70によって、画素電極9aの電圧は、例えば、ソース電圧が印加された時間よりも3桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置が実現できる。なお、蓄積容量70を形成する方法としては、容量を形成するための配線である容量線3bとの間に形成する場合、あるいは前段の走査線3aとの間に形成する場合もいずれであってもよい。
【0069】
図4において、液晶装置100のTFTアレイ基板10上には、マトリクス状に複数の透明な画素電極9a(点線で囲まれた領域)が各画素毎に形成され、画素電極9aの縦横の境界領域に沿ってデータ線6a(一点鎖線で示す)、走査線3a(実線で示す)、および容量線3b(実線で示す)が形成されている。
【0070】
図5に示すように、液晶装置100は、TFTアレイ基板10と、これに対向配置される対向基板20とを備えている。
【0071】
本形態において、TFTアレイ基板10の基体は、石英基板や耐熱性ガラス板などの透明基板10bからなり、対向基板20の基体は、石英基板や耐熱性ガラス板などの透明基板20bからなる。TFTアレイ基板10には画素電極9aが形成されており、その上側には、ラビング処理等の所定の配向処理が施されたポリイミド膜などからなる配向膜16が形成されている。画素電極9aは、たとえばITO(Indium Tin Oxide)膜等の透明な導電性膜からなる。また、配向膜16は、たとえばポリイミド膜などの有機膜に対してラビング処理を行うことにより形成される。なお、対向基板20において、対向電極21の上層側にも、ポリイミド膜からなる配向膜22が形成され、この配向膜22も、ポリイミド膜に対してラビング処理が施された膜である。
【0072】
TFTアレイ基板10には、透明基板10bの表面に下地保護膜12が形成されているとともに、その表面側において、画像表示領域10aには、各画素電極9aに隣接する位置に、各画素電極9aをスイッチング制御する画素スイッチング用のTFT30が形成されている。
【0073】
図4および図5に示すように、画素スイッチング用のTFT30は、LDD(Lightly Doped Drain)構造を有しており、半導体膜1aには、走査線3aからの電界によりチャネルが形成されるチャネル領域1a′、低濃度ソース領域1b、低濃度ドレイン領域1c、高濃度ソース領域1d、並びに高濃度ドレイン領域1eが形成されている。また、半導体膜1aの上層側には、この半導体膜1aと走査線3aとを絶縁するゲート絶縁膜2が形成されている。
【0074】
このように構成したTFT30の表面側には、シリコン酸化膜からなる層間絶縁膜4、7が形成されている。層間絶縁膜4の表面には、データ線6aが形成され、このデータ線6aは、層間絶縁膜4に形成されたコンタクトホール5を介して高濃度ソース領域1dに電気的に接続している。層間絶縁膜7の表面にはITO膜からなる画素電極9aが形成されている。画素電極9aは、層間絶縁膜4、7およびゲート絶縁膜2に形成されたコンタクトホール8を介して高濃度ドレイン領域1eに電気的に接続している。この画素電極9aの表面側にはポリイミド膜からなる配向膜16が形成されている。
【0075】
また、高濃度ドレイン領域1eからの延設部分1f(下電極)に対しては、ゲート絶縁膜2aと同時形成された絶縁膜(誘電体膜)を介して、走査線3aと同層の容量線3bが上電極として対向することにより、蓄積容量70が構成されている。
【0076】
なお、TFT30は、好ましくは上述のようにLDD構造をもつが、低濃度ソース領域1b、および低濃度ドレイン領域1cに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、TFT30は、ゲート電極(走査線3aの一部)をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のTFTであってもよい。また、本形態では、TFT30のゲート電極(走査線3a)をソース−ドレイン領域の間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート(ダブルゲート)、あるいはトリプルゲート以上でTFT30を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも1個をLDD構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【0077】
このように構成したTFTアレイ基板10と対向基板20とは、画素電極9aと対向電極21とが対面するように配置され、かつ、これらの基板間には、前記のシール材53(図1および図2を参照)により囲まれた空間内に電気光学物質としての液晶50が封入され、挟持されている。液晶50は、画素電極9aからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶50は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【0078】
なお、対向基板20およびTFTアレイ基板10の光入射側の面あるいは光出射側には、使用する液晶50の種類、すなわち、TN(ツイステッドネマティック)モード、STN(スーパーTN)モード等々の動作モードや、ノーマリホワイトモード/ノーマリブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の向きに配置される。
【0079】
(駆動回路および静電気保護回路の構成)
再び図1において、本形態の液晶装置100では、TFTアレイ基板10の表面側のうち、画像表示領域10aの周辺領域を利用してデータ線駆動回路101および走査線駆動回路104が形成されている。このようなデータ線駆動回路101および走査線駆動回路104は、基本的には、図6(A)および図7に示すNチャネル型のTFTとPチャネル型のTFTとによって構成されている。
【0080】
図6(A)は、走査線駆動回路104およびデータ線駆動回路101等の周辺回路を構成するTFT、および静電気保護回路の構成を示す平面図である。図7は、この周辺回路を構成するTFTを図11のB−B′線で切断したときの断面図である。なお、図7にはTFTアレイ基板10の画像表示領域10aに形成した画素スイッチング用TFT30、および静電気保護回路のダイオード素子も示してある。
【0081】
図6および図7において、周辺回路を構成するTFTは、Pチャネル型のTFT80とNチャネル型のTFT90とからなる相補型TFTとして構成されている。これらの駆動回路用のTFT80、90を構成する半導体膜60(輪郭を点線で示す)は、基板10b上に形成された下地保護膜12を介して島状に形成されている。
【0082】
TFT80、90には、高電位線71と低電位線72がコンタクトホール63、64を介して、半導体膜60のソース領域に電気的にそれぞれ接続されている。また、入力配線66は、共通のゲート電極65にそれぞれ接続されており、出力配線67は、コンタクトホール68、69を介して、半導体膜60のドレイン領域に電気的にそれぞれ接続されている。
【0083】
このような周辺回路領域も、画像表示領域10aと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜4、7およびゲート絶縁膜2が形成されている。また、駆動回路用のTFT80、90も、画素スイッチング用のTFT30と同様、LDD構造を有しており、チャネル型成領域81、91の両側には、高濃度ソース領域82、92および低濃度ソース領域83、93からなるソース領域と、高濃度ドレイン領域84、94および低濃度ドレイン領域85、95からなるドレイン領域とを備えている。
【0084】
また、本形態の液晶装置100において、TFTアレイ基板10には、図3(A)に示すように、実装端子102とデータ線駆動回路101との間に静電気保護回路5が形成され、この静電気保護回路5では、図3(A)および図6(B)に示すように、実装端子102からデータ線駆動回路101などへ延びる信号線58と接地線59との間にダイオード素子50がノーマリオフの状態に配置されている。ここで、ダイオード素子50は、少なくとも、高濃度N型領域52と高濃度P型領域53とを有し、これらの各領域に対して、信号線58および接地線59がコンタクトホール58a、59aを介して電気的に接続している。また、静電気保護回路5において、ここでの説明では1つのダイオード素子50が記載されているが、静電気保護回路5においては、複数のダイオード素子50が直列あるいは並列に複数、電気的接続されていることもある。
【0085】
なお、接地線59は、実装端子102からデータ線駆動回路101などへ延びているもの、あるいは、図3(B)に示すように、データ線駆動回路101などから引き出されたものを用いることができる。
【0086】
これらいずれの回路構成を用いた場合も、実装端子102にサージ電流が入った場合、このサージ電流をダイオード素子50を介して接地線59に逃がすことによって、データ線駆動回路101などをサージ電流から保護する。従って、ダイオード素子50には、サージ電流を適正に流すことができ、かつ、定常時の漏れ電流が小さいことが求められる。そこで、本発明では、以下に詳述するように、TFTの製造工程を利用しながらダイオード素子50を最適な構造に形成する。
【0087】
(TFTアレイ基板の製造方法)
図8(A)ないし図13を参照して、TFTアレイ基板10を製造する方法を説明する。
【0088】
図8(A)は、本形態のTFTアレイ基板10を製造する方法を示す工程図である。図9〜図13はいずれも、本形態のTFTアレイ基板10の製造方法を示す工程断面図である。
【0089】
本形態では、図8(A)に示すように、下地保護膜形成工程ST1、半導体膜形成工程ST2、ゲート絶縁膜形成工程ST3、N+導入工程ST4(高濃度第1導電型不純物導入工程)、ゲート電極形成工程ST5、N-導入工程ST6(低濃度第1導電型不純物導入工程)、P-導入工程ST7(低濃度第2導電型不純物導入工程)、P+導入工程ST8(高濃度第2導電型不純物導入工程)、ソース電極・配線形成工程ST9、画素電極形成工程ST10をこの順に行う。なお、これらの工程のうち、N+導入工程ST4(高濃度第1導電型不純物導入工程)、ゲート電極形成工程ST5、N-導入工程ST6(低濃度第1導電型不純物導入工程)、P-導入工程ST7(低濃度第2導電型不純物導入工程)、P+導入工程ST8(高濃度第2導電型不純物導入工程)については、図8(B)に示すように、順序を入れ換えることも可能である。
【0090】
本形態では、まず、図9(A)に示すように、超音波洗浄等により清浄化したガラス製等の透明基板10bを準備した後、基板温度が150℃〜450℃の温度条件下で、透明基板10bの全面に、下地保護膜12を形成するためのシリコン酸化膜からなる絶縁膜をプラズマCVD法により300nm〜500nmの厚さに形成する。このときの原料ガスとしては、たとえばモノシランと笑気ガスとの混合ガスやTEOSと酸素、あるいはジシランとアンモニアを用いることができる。
【0091】
次に、図9(B)に示すように、基板温度が150℃〜450℃の温度条件下で、透明基板10bの全面に、非晶質シリコン膜からなる半導体膜1をプラズマCVD法により50nm〜100nmの厚さに形成する。このときの原料ガスとしては、たとえばジシランやモノシランを用いることができる。次に、半導体膜1に対してレーザ光を照射してレーザアニールを施す。その結果、アモルファスの半導体膜1は、一度溶融し、冷却固化過程を経て結晶化する。この際には、各領域へのレーザ光の照射時間が非常に短時間であり、かつ、照射領域も基板全体に対して局所的であるため、基板全体が同時に高温に熱せられることがない。それ故、透明基板10としてガラス基板などを用いても熱による変形や割れ等が生じない。
【0092】
次に、図9(C)に示すように、フォトリソグラフィ技術を用いて半導体膜1の表面にレジストマスク402を形成する。次に、レジストマスク402の開口部から半導体膜1をエッチングして、図9(D)に示すように、画素スイッチング用のTFT30を構成する半導体膜1aと、静電保護回路用のTFT80、90とを島状に形成した後、レジストマスク402を除去する。
【0093】
次に、図10(E)に示すように、CVD法などを用いて、半導体膜1a、60の表面にシリコン酸化膜からなるゲート絶縁膜2を形成する。
【0094】
次に、N+導入工程ST4(高濃度第1導電型不純物導入工程)では、図10(F)に示すように、後で形成する走査線3aおよびゲート電極65より幅が広く、かつ、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60を覆うレジストマスク411(第1のマスク)を形成し、この状態で、高濃度N型の不純物イオン(リンイオン)を約0.1×1015/cm2〜約10×101 5/cm2のドーズ量で打ち込み、高濃度ソース領域1b、92、およびドレイン領域1d、94を形成した後、レジストマスク411を除去する。なお、この工程では、半導体膜1aの延設部分1fにも不純物イオンを打ち込んで、容量線3bとの間に蓄積容量70を構成するための下電極を形成する。
【0095】
この際、レジストマスク411については、半導体膜56の一部を覆うように形成しておく。その結果、半導体膜56の一部には高濃度N型不純物が導入され、高濃度N型領域52が形成される。この際、レジストマスク411については、次の工程で形成される導電膜57と平面的に重なる位置にまで形成する。
【0096】
次に、ゲート電極形成工程ST5では、図10(G)に示すように、基板10bの表面全体に、走査線3a、容量線3b、およびゲート電極65を形成するためのアルミニウム、タングステン、モリブデン、タンタルなどの導電膜3を形成した後、フォトリソグラフィ技術を用いて導電膜3の表面にレジストマスク403を形成する。次に、図10(H)に示すように、レジストマスク403の開口部から導電膜3をエッチングして、走査線3a、容量線3b、およびゲート電極65を形成した後、レジストマスク403を除去する。
【0097】
この際、ダイオード素子50を形成するための半導体膜56の上層側に導電膜57を残す。
【0098】
次に、N-導入工程ST6(低濃度第1導電型不純物導入工程)では、図11(I)に示すように、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60、およびダイオード素子50を形成するための半導体膜56をレジストマスク412(第3のマスク)で覆った状態で、画素スイッチング用のTFT30を構成する半導体膜1aと、Nチャネル型の駆動回路用のTFT90を構成する半導体膜60とに対して、走査線3aやゲート電極65をマスクとして、約0.1×1013/cm2〜約10×1013/cm2のドーズ量で低濃度N型の不純物イオン(リンイオン)を打ち込んで、走査線3aおよびゲート電極65に対して自己整合的に不純物濃度が約1×1019/cm3以下の低濃度ソース領域1b、93、および低濃度ドレイン領域1c、95を形成した後、レジストマスク412を除去する。
【0099】
ここで、走査線3aの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜1aのままのチャネル領域1a′、91となる。
【0100】
この際、レジストマスク412については、ダイオード素子50を形成するための半導体膜56の全体を覆った状態にしておく。なお、レジストマスク412については、レジストマスク411と同様、半導体膜56の一部を覆うように形成しておいてもよい。
【0101】
次に、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、図11(J)に示すように、Nチャネル型のTFT30、90を形成するための半導体膜1a、60をレジストマスク413(第4のマスク)で覆った状態で、Pチャネル型の駆動回路用のTFT80を構成する半導体膜60に対して、ゲート電極65をマスクとして、約0.1×1013/cm2〜約10×1013/cm2のドーズ量で低濃度P型の不純物イオン(ボロンイオン)を打ち込んで、ゲート電極65に対して自己整合的に不純物濃度が約1×1019/cm3以下の低濃度ソース領域83、および低濃度ドレイン領域85を形成した後、レジストマスク413を除去する。ここで、ゲート電極65の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜60のままのチャネル領域81となる。
【0102】
この際、レジストマスク413については、半導体膜56の表面側において、導電膜57の一部を覆うように形成しておく。その結果、半導体膜56には、導電膜57に対して自己整合的に低濃度P型領域55が形成される。なお、レジストマスク413については、半導体膜56の全体を覆うように形成してもよい。
【0103】
次に、P+導入工程ST8(高濃度第2導電型不純物導入工程)では、図11(K)に示すように、走査線3aおよびゲート電極65より幅が広く、かつ、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60を覆うレジストマスク414(第2のマスク)を形成し、この状態で、高濃度P型の不純物イオン(ボロンイオン)を約0.1×1015/cm2〜約10×1015/cm2のドーズ量で打ち込み、高濃度ソース領域82、およびドレイン領域84を形成した後、レジストマスク414を除去する。
【0104】
この際、レジストマスク414については、半導体膜56の側に対して、導電膜57の一部を覆うように形成しておく。従って、低濃度P型領域55には高濃度P型不純物が導入され、高濃度P型領域53が形成される。
【0105】
ここで、導電膜57の真下において、不純物イオンが導入されなかった部分は真性領域51となる。それ故、基板10bの表面には、TFT30、80、90とともに、N−I−P型のダイオード素子50が形成される。
【0106】
次に、図12(L)に示すように、基板10bの表面全体に、シリコン酸化膜などからなる層間絶縁膜4を形成した後、フォトリソグラフィ技術を用いて層間絶縁膜4の表面にレジストマスク404を形成する。次に、レジストマスク404の開口部から層間絶縁膜4をエッチングして、図12(M)に示すように、コンタクトホール5、63、64、68、69、58a、59aをそれぞれ形成した後、レジストマスク404を除去する。
【0107】
次に、ソース電極・配線形成工程ST9では、図12(N)に示すように、基板10bの表面全体に、データ線6a(ソース電極)などを構成するためのアルミニウム膜6などを500nm〜1000nmの厚さに形成した後、フォトリソグラフィ技術を用いてアルミニウム膜6の表面にレジストマスク405を形成する。次に、レジストマスク405の開口部からアルミニウム膜5をエッチングして、図12(O)に示すように、データ線6a、高電位線71、低電位線72、入力配線66、出力配線67、信号線58、および接地線59を形成する。その結果、周辺回路領域では、Pチャネル型およびNチャネル型のTFT80、90が完成する。次に、レジストマスク405を除去する。
【0108】
次に、図13(P)に示すように、シリコン酸化膜などからなる層間絶縁膜7を形成した後、フォトリソグラフィ技術を用いて層間絶縁膜7の表面にレジストマスク406を形成する。次に、レジストマスク406の開口部から層間絶縁膜7をエッチングして、図13(Q)に示すように、コンタクトホール8を形成した後、レジストマスク406を除去する。
【0109】
次に、画素電極形成工程ST10では、図13(R)に示すように、基板10bの表面全体に、ITO膜9などの透明導電膜を形成した後、フォトリソグラフィ技術を用いてITO膜9の表面にレジストマスク407を形成する。次に、レジストマスク407の開口部からITO膜9をエッチングして、図13(S)に示すように、画素電極9aを形成した後、レジストマスク407を除去する。
【0110】
しかる後に、図5および図7に示すように、配向膜16を形成する。その結果、TFTアレイ基板10が完成する。
【0111】
(本形態の効果)
以上説明したように、本形態では、同一基板10b上にTFT30、80、90のソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子50の高濃度N型領域52および高濃度P型領域53を形成するので、新たな工程を追加する必要がない。また、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53との間に、真性領域51からなる中間領域として有するため、耐圧が高い。
【0112】
さらに、ゲート電極65と同層の導電膜57に対して自己整合的にダイオード素子50の高濃度N型領域52を形成するのではなく、TFT30、90のソース・ドレイン領域を形成する際に形成するレジストマスク411の開口部でダイオード素子50の高濃度N型領域52の形成領域を規定する。その結果、導電膜57の端部は、高濃度N型領域52の端部に対して平面方向にずれている。このように、本形態では、レジストマスク411の開口部でダイオード素子50の高濃度N型領域52の形成領域を規定したため、ゲート電極65を形成する際の精度にかかわらず、レジストマスク411を形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子50の高濃度N型領域52の形成領域を規定できるので、それらの間に形成される真性領域51の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子50を形成できる。
【0113】
しかも、レジストマスク411については、次の工程で形成される導電膜57と平面的に重なる位置にまで形成するだけで、真性領域51を導電膜57の寸法より小さな寸法の真性領域51を形成できる。しかも、導電膜57に対して自己整合的に形成する方法では不可能な1μmという寸法の真性領域51を高い精度で形成することができる。
【0114】
[実施の形態1−2]
図14(E)ないし(K)は、本発明の実施の形態1−2に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0115】
実施の形態1−1では、図11(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の一部を覆うようにレジストマスク413、414を形成し、導電膜57に対して自己整合的に低濃度P型領域55、および高濃度P型領域53を形成したが、図14(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の全体を覆うようにレジストマスク413、414を形成してもよい。この場合、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、実施の形態1−1よりも寸法の大きな真性領域51を形成することができる。その他の工程については、実施の形態1−1と同様であるので、説明を省略する。
【0116】
[実施の形態1−3]
図15(E)ないし(K)は、本発明の実施の形態1−3に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0117】
実施の形態1−1、1−2では、図11(J)、(K)、および図14(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414を同一領域に形成したため、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、中間領域として真性領域51のみが形成されるが、図15(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成して、導電膜57の一方の端部に対して自己整合的に低濃度P型領域55を形成した後、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については、導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0118】
このように構成すると、レジストマスク414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度P型領域55を形成することができる。その他の工程については、実施の形態1−1と同様であるので、説明を省略する。
【0119】
[実施の形態1−4]
図16(E)ないし(K)は、本発明の実施の形態1−4に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0120】
実施の形態1−3では、図15(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成し、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については導電膜57の全体を覆うように形成したが、図16(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)でもレジストマスク413を導電膜57の全体を覆うように形成し、かつ、P+導入工程ST8(高濃度第2導電型不純物導入工程)においては、さらに広く導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0121】
このように構成すると、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度P型領域55を形成することができるとともに、真性領域51の寸法を拡大できる。その他の工程については、実施の形態1−1と同様であるので、説明を省略する。
【0122】
[実施の形態2−1]
図17(A)は、本形態のTFTアレイ基板10を製造する方法を示す工程図である。図18(E)ないし(K)は、本発明の実施の形態2−1に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0123】
本形態でも、図17(A)に示すように、下地保護膜形成工程ST1、半導体膜形成工程ST2を行った後、ゲート絶縁膜形成工程ST3、N+導入工程ST4(高濃度第1導電型不純物導入工程)、ゲート電極形成工程ST5、N-導入工程ST6(低濃度第1導電型不純物導入工程)、P-導入工程ST7(低濃度第2導電型不純物導入工程)、P+導入工程ST8(高濃度第2導電型不純物導入工程)を行い、しかる後に、ソース電極・配線形成工程ST9、画素電極形成工程ST10を行う。なお、これらの工程のうち、N+導入工程ST4(高濃度第1導電型不純物導入工程)、ゲート電極形成工程ST5、N-導入工程ST6(低濃度第1導電型不純物導入工程)、P-導入工程ST7(低濃度第2導電型不純物導入工程)、P+導入工程ST8(高濃度第2導電型不純物導入工程)については、図17(B)に示すように、順序を入れ換えることも可能である。
【0124】
これらの工程のうち、下地保護膜形成工程ST1、半導体膜形成工程ST2、ソース電極・配線形成工程ST9、画素電極形成工程ST10については実施の形態1−1と同様であるため、説明を省略する。
【0125】
実施の形態1−1では、図10(F)、(G)、(H)に示すように、N+導入工程ST4(高濃度第1導電型不純物導入工程)において、導電膜57と重なるようにレジストマスク411を形成したが、図18(F)、(G)、(H)に示すように示すように、N+導入工程ST4では、開口部が導電膜57から離れたレジストマスク411を形成してもよい。
【0126】
このように構成すると、導電膜57の端部から離れた位置に高濃度N型領域52が形成されるので、高濃度N型領域52と高濃度P型領域53の間には、実施の形態1−1よりも寸法の大きな真性領域51を形成することができる。その他の工程については、実施の形態1−1と同様であるので、説明を省略する。
【0127】
[実施の形態2−2]
図19(E)ないし(K)は、本発明の実施の形態2−2に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0128】
実施の形態2−1では、図18(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の一部を覆うようにレジストマスク413、414を形成し、導電膜57に対して自己整合的に低濃度P型領域55、および高濃度P型領域53を形成したが、図19(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の全体を覆うようにレジストマスク413、414を形成してもよい。この場合、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、実施の形態2−1よりも寸法の大きな真性領域51を形成することができる。その他の工程については、実施の形態2−1と同様であるので、説明を省略する。
【0129】
[実施の形態2−3]
図20(E)ないし(K)は、本発明の実施の形態2−3に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0130】
実施の形態2−1、2−2では、図18(J)、(K)、および図19(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414を同一領域に形成したため、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、中間領域として真性領域51のみが形成されるが、図20(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成して、導電膜57の一方の端部に対して自己整合的に低濃度P型領域55を形成した後、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については、導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0131】
このように構成すると、レジストマスク414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度P型領域55を形成することができる。その他の工程については、実施の形態2−1と同様であるので、説明を省略する。
【0132】
[実施の形態2−4]
図21(E)ないし(K)は、本発明の実施の形態2−4に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0133】
実施の形態2−3では、図20(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成し、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については導電膜57の全体を覆うように形成したが、図21(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)でもレジストマスク413を導電膜57の全体を覆うように形成し、かつ、P+導入工程ST8(高濃度第2導電型不純物導入工程)においては、さらに広く導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0134】
このように構成すると、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度P型領域55を形成することができるとともに、真性領域51の寸法を拡大できる。その他の工程については、実施の形態2−1と同様であるので、説明を省略する。
【0135】
[実施の形態2−5]
図22(E)ないし(K)は、本発明の実施の形態2−5に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0136】
実施の形態2−1では、図18(I)に示すように、N-導入工程ST6(低濃度第1導電型不純物導入工程)において、半導体膜56の全体を覆うようにレジストマスク412を形成したが、図22(I)に示すように示すように、N-導入工程ST6において、導電膜57の一部を覆うようにレジストマスク412を形成してもよい。
【0137】
このように構成すると、導電膜57の端部に対して自己整合的に低濃度N型領域54が形成されるので、高濃度N型領域52と高濃度P型領域53の間には、中間領域として、真性領域51と低濃度N型領域54とを形成することができる。その他の工程については、実施の形態2−1と同様であるので、説明を省略する。
【0138】
[実施の形態2−6]
図23(E)ないし(K)は、本発明の実施の形態2−6に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0139】
実施の形態2−5では、図22(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の一部を覆うようにレジストマスク413、414を形成し、導電膜57に対して自己整合的に低濃度P型領域55、および高濃度P型領域53を形成したが、図23(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の全体を覆うようにレジストマスク413、414を形成してもよい。この場合、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、実施の形態2−1よりも寸法の大きな真性領域51を形成することができる。その他の工程については、実施の形態2−5と同様であるので、説明を省略する。
【0140】
[実施の形態2−7]
図24(E)ないし(K)は、本発明の実施の形態2−7に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0141】
実施の形態2−5、2−6では、図22(J)、(K)、および図23(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414を同一領域に形成したため、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、中間領域として真性領域51のみが形成されるが、図24(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成して、導電膜57の一方の端部に対して自己整合的に低濃度P型領域55を形成した後、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については、導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0142】
このように構成すると、レジストマスク414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、低濃度N型領域54、真性領域51および低濃度P型領域55を形成することができる。その他の工程については、実施の形態2−5と同様であるので、説明を省略する。
【0143】
[実施の形態2−8]
図25(E)ないし(K)は、本発明の実施の形態2−8に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0144】
実施の形態2−7では、図24(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成し、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については導電膜57の全体を覆うように形成したが、図25(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)でもレジストマスク413を導電膜57の全体を覆うように形成し、かつ、P+導入工程ST8(高濃度第2導電型不純物導入工程)においては、さらに広く導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0145】
このように構成すると、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度P型領域55を形成することができるとともに、真性領域51の寸法を拡大できる。その他の工程については、実施の形態2−5と同様であるので、説明を省略する。
【0146】
[実施の形態2−9]
図26(E)ないし(K)は、本発明の実施の形態2−9に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0147】
実施の形態2−5では、図22(I)に示すように、N-導入工程ST6(低濃度第1導電型不純物導入工程)において、半導体膜56の一部を覆うようにレジストマスク412を形成して導電膜57の端部に対して自己整合的に低濃度N型領域54が形成したが、図26(I)に示すように示すように、N-導入工程ST6において、導電膜57の全部を覆うが、高濃度N型領域52の端部から離れた位置にレジストマスク412を形成してもよい。
【0148】
このように構成すると、導電膜57の端部に対して自己整合的に低濃度N型領域54が形成されるので、高濃度N型領域52と高濃度P型領域53の間には、中間領域として、真性領域51と低濃度N型領域54とを形成することができ、かつ、真性領域51の寸法を拡張できる。その他の工程については、実施の形態2−5と同様であるので、説明を省略する。
【0149】
[実施の形態2−10]
図27(E)ないし(K)は、本発明の実施の形態2−10に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0150】
実施の形態2−9では、図26(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の一部を覆うようにレジストマスク413、414を形成し、導電膜57に対して自己整合的に低濃度P型領域55、および高濃度P型領域53を形成したが、図27(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、導電膜57の全体を覆うようにレジストマスク413、414を形成してもよい。この場合、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、実施の形態2−1よりも寸法の大きな真性領域51を形成することができる。その他の工程については、実施の形態2−5と同様であるので、説明を省略する。
【0151】
[実施の形態2−11]
図28(E)ないし(K)は、本発明の実施の形態2−11に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0152】
実施の形態2−9、2−10では、図26(J)、(K)、および図27(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414を同一領域に形成したため、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、中間領域として真性領域51のみが形成されるが、図28(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成して、導電膜57の一方の端部に対して自己整合的に低濃度P型領域55を形成した後、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については、導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0153】
このように構成すると、レジストマスク414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、低濃度N型領域54、真性領域51および低濃度P型領域55を形成することができる。その他の工程については、実施の形態2−9と同様であるので、説明を省略する。
【0154】
[実施の形態2−12]
図29(E)ないし(K)は、本発明の実施の形態2−12に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0155】
実施の形態2−11では、図28(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、レジストマスク413を導電膜57の一部を覆うように形成し、P+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク414については導電膜57の全体を覆うように形成したが、図29(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)でもレジストマスク413を導電膜57の全体を覆うように形成し、かつ、P+導入工程ST8(高濃度第2導電型不純物導入工程)においては、さらに広く導電膜57の全体を覆うようにレジストマスク414を形成してもよい。
【0156】
このように構成すると、レジストマスク413、414の開口部は、導電膜57から離れた位置にあるので、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度P型領域55を形成することができるとともに、真性領域51の寸法を拡大できる。その他の工程については、実施の形態2−9と同様であるので、説明を省略する。
【0157】
[実施の形態3]
図30(A)は、本形態のTFTアレイ基板10を製造する方法を示す工程図である。図31および図32はいずれも、本形態のTFTアレイ基板10の製造方法のうち、ゲート絶縁膜形成工程ST3、N+導入工程ST4(高濃度第1導電型不純物導入工程)、ゲート電極形成工程ST5を示す工程断面図、およびN-導入工程ST6(低濃度第1導電型不純物導入工程)、P-導入工程ST7(低濃度第2導電型不純物導入工程)、P+導入工程ST8(高濃度第2導電型不純物導入工程)を示す工程断面図である。
【0158】
本形態でも、図30(A)に示すように、下地保護膜形成工程ST1、半導体膜形成工程ST2を行った後、ゲート絶縁膜形成工程ST3、N+導入工程ST4(高濃度第1導電型不純物導入工程)、ゲート電極形成工程ST5、N-導入工程ST6(低濃度第1導電型不純物導入工程)、P-導入工程ST7(低濃度第2導電型不純物導入工程)、P+導入工程ST8(高濃度第2導電型不純物導入工程)を行い、しかる後に、ソース電極・配線形成工程ST9、画素電極形成工程ST10を行う。なお、これらの工程のうち、N+導入工程ST4(高濃度第1導電型不純物導入工程)、ゲート電極形成工程ST5、N-導入工程ST6(低濃度第1導電型不純物導入工程)、P-導入工程ST7(低濃度第2導電型不純物導入工程)、P+導入工程ST8(高濃度第2導電型不純物導入工程)については、図31(B)に示すように、順序を入れ換えることも可能である。
【0159】
これらの工程のうち、下地保護膜形成工程ST1、半導体膜形成工程ST2、ソース電極・配線形成工程ST9、画素電極形成工程ST10については実施の形態1−1と同様であるため、説明を省略する。
【0160】
本形態では、図31(E)に示すように、ゲート絶縁膜形成工程ST3において、半導体膜1a、60、56の表面にシリコン酸化膜からなるゲート絶縁膜2を形成した後、N+導入工程ST4(高濃度第1導電型不純物導入工程)では、図31(F)に示すように、後で形成する走査線3aおよびゲート電極65より幅が広く、かつ、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60を覆うレジストマスク411(第1のマスク)を形成し、この状態で、高濃度N型の不純物イオン(リンイオン)を約0.1×1015/cm2〜約10×1015/cm2のドーズ量で打ち込み、高濃度ソース領域1b、92、およびドレイン領域1d、94を形成した後、レジストマスク411を除去する。
【0161】
この際、レジストマスク411については、半導体膜56の一部を覆うように形成しておく。その結果、半導体膜56の一部には高濃度N型不純物が導入され、高濃度N型領域52が形成される。
【0162】
次に、ゲート電極形成工程ST5では、図31(G)に示すように、基板10bの表面全体に、走査線3a、容量線3b、およびゲート電極65を形成するためのアルミ、タングステン、モリブデン、タンタルなどの導電膜3を形成した後、フォトリソグラフィ技術を用いて導電膜3の表面にレジストマスク403を形成する。次に、図31(H)に示すように、レジストマスク403の開口部から導電膜3をエッチングして、走査線3a、容量線3b、およびゲート電極65を形成した後、レジストマスク403を除去する。
【0163】
この際、実施の形態1と違って、ダイオード素子50を形成するための半導体膜56の上層側に導電膜を残さない。
【0164】
次に、N-導入工程ST6(低濃度第1導電型不純物導入工程)では、図32(I)に示すように、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60、およびダイオード素子50を形成するための半導体膜56をレジストマスク412(第3のマスク)で覆った状態で、画素スイッチング用のTFT30を構成する半導体膜1aと、Nチャネル型の駆動回路用のTFT90を構成する半導体膜60とに対して、走査線3aやゲート電極65をマスクとして、約0.1×1013/cm2〜約10×1013/cm2のドーズ量で低濃度N型の不純物イオン(リンイオン)を打ち込んで、走査線3aおよびゲート電極65に対して自己整合的に不純物濃度が約1×1019/cm3以下の低濃度ソース領域1b、93、および低濃度ドレイン領域1c、95を形成した後、レジストマスク412を除去する。
【0165】
ここで、走査線3aの真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜1aのままのチャネル領域1a′、91となる。
【0166】
この際、レジストマスク412については、ダイオード素子50を形成するための半導体膜56の全体を覆った状態にしておく。なお、レジストマスク412については、レジストマスク411と同様、半導体膜56の一部を覆うように形成しておいてもよい。
【0167】
次に、P-導入工程ST7(低濃度第2導電型不純物導入工程)では、図32(J)に示すように、Nチャネル型のTFT30、90を形成するための半導体膜1a、60をレジストマスク413(第4のマスク)で覆った状態で、Pチャネル型の駆動回路用のTFT80を構成する半導体膜60に対して、ゲート電極65をマスクとして、約0.1×1013/cm2〜約10×1013/cm2のドーズ量で低濃度P型の不純物イオン(ボロンイオン)を打ち込んで、ゲート電極65に対して自己整合的に不純物濃度が約1×1019/cm3以下の低濃度ソース領域83、および低濃度ドレイン領域85を形成した後、レジストマスク413を除去する。ここで、ゲート電極65の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜60のままのチャネル領域81となる。
【0168】
この際、レジストマスク413については、半導体膜56の表面側において、導電膜57の一部を覆うように形成しておく。その結果、半導体膜56には、導電膜57に対して自己整合的に低濃度P型領域55が形成される。なお、レジストマスク413については、半導体膜56の全体を覆うように形成してもよい。
【0169】
次に、P+導入工程ST8(高濃度第2導電型不純物導入工程)では、図32(K)に示すように、走査線3aおよびゲート電極65より幅が広く、かつ、Pチャネル型の駆動回路用のTFT80を形成するための半導体膜60を覆うレジストマスク414(第2のマスク)を形成し、この状態で、高濃度P型の不純物イオン(ボロンイオン)を約0.1×1015/cm2〜約10×1015/cm2のドーズ量で打ち込み、高濃度ソース領域82、およびドレイン領域84を形成した後、レジストマスク414を除去する。
【0170】
この際、レジストマスク414については、半導体膜56の側に対して、導電膜57の一部を覆うように形成しておく。従って、低濃度P型領域55には高濃度P型不純物が導入され、高濃度P型領域53が形成される。
【0171】
ここで、レジストマスク411、412、413、414で覆われていて不純物イオンが導入されなかった部分は真性領域51となる。それ故、基板10bの表面には、TFT30、80、90とともに、N−I−P型のダイオード素子50が形成される。
【0172】
しかる後に、実施の形態1において、図12(L)〜図13(S)を参照して説明した各工程を行う。
【0173】
(本形態の効果)
以上説明したように、本形態では、同一基板10b上にTFT30、80、90のソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子50の高濃度N型領域52および高濃度P型領域53を形成するので、新たな工程を追加する必要がない。また、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53との間に、真性領域51からなる中間領域として有するため、耐圧が高い。
【0174】
さらに、ゲート電極65と同層の導電膜に対して自己整合的にダイオード素子50の高濃度N型領域52を形成するのではなく、TFT30、90の高濃度ソース・ドレイン領域を形成する際に形成するレジストマスク411の開口部でダイオード素子50の高濃度N型領域52の形成領域を規定し、TFT80の高濃度ソース・ドレイン領域を形成する際に形成するレジストマスク414の開口部でダイオード素子50の高濃度P型領域53の形成領域を規定する。従って、ゲート電極65を形成する際の精度にかかわらず、レジストマスク411、414を形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子50の高濃度N型領域52、および高濃度P型領域53の形成領域を規定できるので、それらの間に形成される真性領域51の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子50を形成できる。
【0175】
しかも、レジストマスク411、414の形成範囲を制御するだけで、真性領域51の寸法を制御できるので、導電膜に対して自己整合的に形成する方法では不可能な1μmという寸法の真性領域51を高い精度で形成することができる。
【0176】
[実施の形態3−2]
図33(E)ないし(K)は、本発明の実施の形態3−2に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0177】
実施の形態3−1では、図32(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414の形成領域を同一としたが、図33(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414の形成範囲をずらせば、P-導入工程ST7で形成した低濃度P型領域55を残すことができる。それ故、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度P型領域55を形成することができる。その他の工程については、実施の形態3−1と同様であるので、説明を省略する。
【0178】
[実施の形態3−3]
図34(E)ないし(K)は、本発明の実施の形態3−3に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0179】
実施の形態3−1では、図32(I)に示すように、N-導入工程ST6(低濃度第1導電型不純物導入工程)において、レジストマスク412で半導体膜56の全体を覆ったが、図34(I)に示すように、半導体膜56の一部を覆うようにレジストマスク412を形成すれば、N-導入工程ST6(低濃度第1導電型不純物導入工程)で低濃度N型領域54を形成することができる。それ故、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、真性領域51および低濃度N型領域54を形成することができる。その他の工程については、実施の形態3−1と同様であるので、説明を省略する。
【0180】
[実施の形態3−4]
図35(E)ないし(K)は、本発明の実施の形態3−4に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0181】
また、実施の形態3−3と同様、図35(I)に示すように、N-導入工程ST6(低濃度第1導電型不純物導入工程)において、半導体膜56の一部を覆うようにレジストマスク412を形成し、かつ、実施の形態3−2と同様、図35(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414の形成範囲をずらせば、ダイオード素子50において、高濃度N型領域52と高濃度P型領域53の間には、低濃度N型領域54、真性領域51および低濃度P型領域55を形成することができる。その他の工程については、実施の形態3−1と同様であるので、説明を省略する。
【0182】
[実施の形態3−5]
図36(E)ないし(K)は、本発明の実施の形態3−5に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0183】
実施の形態3−2では、図33(J)、(K)に示すように、P-導入工程ST7(低濃度第2導電型不純物導入工程)、およびP+導入工程ST8(高濃度第2導電型不純物導入工程)において、レジストマスク413、414の形成範囲をずらして、高濃度N型領域52と高濃度P型領域53の間に、真性領域51および低濃度P型領域55を形成したが、図36(J)に示すように、真性領域51に相当する領域も開口部とするレジストマスク413を形成すれば、高濃度N型領域52と高濃度P型領域53の間には、低濃度P型領域55のみを形成することができる。その他の工程については、実施の形態3−1と同様であるので、説明を省略する。
【0184】
[実施の形態3−6]
図37(E)ないし(K)は、本発明の実施の形態3−6に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0185】
実施の形態3−3では、高濃度N型領域52と高濃度P型領域53の間に低濃度N型領域54と真性領域51とを形成したが、図37(J)に示すように、真性領域51に相当する領域も開口部とするレジストマスク412を形成すれば、高濃度N型領域52と高濃度P型領域53の間には、低濃度N型領域54のみを形成することができる。その他の工程については、実施の形態3−1と同様であるので、説明を省略する。
【0186】
[実施の形態3−7]
図38(E)ないし(K)は、本発明の実施の形態3−7に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【0187】
実施の形態3−4では、高濃度N型領域52と高濃度P型領域53の間に低濃度N型領域54、真性領域51、および低濃度P型領域55を形成したが、図37(8)に示すように、真性領域51に相当する領域も開口部とするレジストマスク412、413を形成すれば、高濃度N型領域52と高濃度P型領域53の間には、低濃度N型領域54および低濃度P型領域55のみを形成することができる。その他の工程については、実施の形態3−1と同様であるので、説明を省略する。
【0188】
[その他の実施の形態]
上記形態では、半導体装置として、アクティブマトリクス型の液晶装置に用いるTFTを例に説明したが、画素スイッチング素子としてTFDを用いたTFTアレイ基板を例に説明したが、液晶以外の電気光学物質を用いた電気光学装置を構成する半導体装置、あるいは電気光学装置以外の半導体装置の製造などに本発明を適用してもよい。
【0189】
[電子機器への適用]
次に、本発明を適用した液晶装置100(電気光学装置)を備えた電子機器の一例を、図39、図40(A)、(B)を参照して説明する。
【0190】
図39は、上記の各形態に係る電気光学装置と同様に構成された液晶装置100を備えた電子機器の構成をブロック図である。図40(A)、(B)はそれぞれ、本発明に係る液晶装置を用いた電子機器の一例としてのモバイル型のパーソナルコンピュータの説明図、および携帯電話機の説明図である。
【0191】
図39において、電子機器は、表示情報出力源1000、表示情報処理回路1002、駆動回路1004、液晶装置100、クロック発生回路1008、および電源回路1010を含んで構成される。表示情報出力源1000は、ROM(Read Only Memory)、RAM(Randam Access Memory)、光ディスクなどのメモリ、テレビ信号の画信号を同調して出力する同調回路などを含んで構成され、クロック発生回路1008からのクロックに基づいて、所定フォーマットの画像信号を処理して表示情報処理回路1002に出力する。この表示情報出力回路1002は、たとえば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、あるいはクランプ回路等の周知の各種処理回路を含んで構成され、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKとともに駆動回路1004に出力する。駆動回路1004は、液晶装置100を駆動する。電源回路1010は、上述の各回路に所定の電源を供給する。なお、液晶装置100を構成するTFTアレイ基板の上に駆動回路1004を形成してもよく、それに加えて、表示情報処理回路1002もTFTアレイ基板の上に形成してもよい。
【0192】
このような構成の電子機器としては、投射型液晶表示装置(液晶プロジェクタ)、マルチメディア対応のパーソナルコンピュータ(PC)、およびエンジニアリング・ワークステーション(EWS)、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルなどを挙げることができる。
【0193】
すなわち、図40(A)に示すように、パーソナルコンピュータ80は、キーボード81を備えた本体部82と、液晶表示ユニット83とを有する。液晶表示ユニット83は、前述した液晶装置100を含んで構成される。
【0194】
また、図40(B)に示すように、携帯電話機90は、複数の操作ボタン91と、前述した液晶装置100からなる表示部とを有している。
【0195】
【発明の効果】
以上説明したように、本発明では、同一基板上にTFTのソース・ドレイン領域を形成するための高濃度不純物導入工程を利用してダイオード素子の高濃度第1導電型領域および高濃度第2導電型領域を形成するので、新たな工程を追加する必要がない。また、ダイオード素子において、高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域、真性領域、および低濃度第2導電型不純物が導入された低濃度第2導電型領域のうちの少なくとも1つを中間領域として有するため、耐圧が高い。さらに、ゲート電極と同層の導電膜に対して自己整合的にダイオード素子の高濃度第1導電型領域あるいは高濃度第2導電型領域を形成するのではなく、TFTのソース・ドレイン領域を形成する際に形成する第1のマスクまたは第2のマスク開口部でダイオード素子の高濃度第1導電型領域あるいは高濃度第2導電型領域の形成領域を規定する。このため、ゲート電極を形成する際の精度にかかわらず、マスクを形成する際のフォトリソグラフィ工程の露光精度と同等の高い精度をもってダイオード素子の高濃度第1導電型領域あるいは高濃度第2導電型領域の形成領域を規定できるので、それらの間に形成される低濃度領域や真性領域の寸法精度が高い。従って、所定以上の耐圧をもち、かつ、作動時には十分なオン電流が流れるような精度のダイオード素子を形成できる。
【図面の簡単な説明】
【図1】本発明を適用した液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図2】図1のH−H′断面図である。
【図3】(A)、(B)はそれぞれ、液晶装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図、およびこの液晶装置のTFTアレイ基板に形成された静電気保護回路の等価回路図である
【図4】液晶装置において、TFTアレイ基板に形成された各画素の構成を示す平面図である。
【図5】図1および図2に示す液晶装置の画像表示領域の一部を図4のA−A′線に相当する位置で切断したときの断面図である。
【図6】(A)、(B)はそれぞれ、図1および図2に示す液晶装置の画像表示領域の周辺領域に形成した回路の平面図、および静電保護回路を構成するダイオード素子の平面図である。
【図7】図6に示す駆動回路用のTFT、およびダイオード素子の断面図である。
【図8】(A)、(B)はそれぞれ、本発明の実施の形態1に係るTFTアレイ基板を製造する方法を示す工程図である。
【図9】(A)ないし(D)は、本発明の実施の形態1−1に係るTFTアレイ基板の製造方法を示す工程断面図である。
【図10】(E)ないし(H)は、本発明の実施の形態1−1に係るTFTアレイ基板の製造方法を示す工程断面図である。
【図11】(I)ないし(K)は、本発明の実施の形態1−1に係るTFTアレイ基板の製造方法を示す工程断面図である。
【図12】(L)ないし(O)は、本発明の実施の形態1−1に係るTFTアレイ基板の製造方法を示す工程断面図である。
【図13】(P)ないし(S)は、本発明の実施の形態1−1に係るTFTアレイ基板の製造方法を示す工程断面図である。
【図14】(E)ないし(K)は、本発明の実施の形態1−2に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図15】(E)ないし(K)は、本発明の実施の形態1−3に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図16】(E)ないし(K)は、本発明の実施の形態1−4に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図17】(A)、(B)はそれぞれ、本発明の実施の形態2に係るTFTアレイ基板を製造する方法を示す工程図である。
【図18】(E)ないし(K)は、本発明の実施の形態2−1に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図19】(E)ないし(K)は、本発明の実施の形態2−2に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図20】(E)ないし(K)は、本発明の実施の形態2−3に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図21】(E)ないし(K)は、本発明の実施の形態2−4に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図22】(E)ないし(K)は、本発明の実施の形態2−5に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図23】(E)ないし(K)は、本発明の実施の形態2−6に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図24】(E)ないし(K)は、本発明の実施の形態2−7に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図25】(E)ないし(K)は、本発明の実施の形態2−8に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図26】(E)ないし(K)は、本発明の実施の形態2−9に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図27】(E)ないし(K)は、本発明の実施の形態2−10に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図28】(E)ないし(K)は、本発明の実施の形態2−11に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図29】(E)ないし(K)は、本発明の実施の形態2−12に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図30】(A)、(B)はそれぞれ、本発明の実施の形態3に係るTFTアレイ基板を製造する方法を示す工程図である。
【図31】(E)ないし(H)は、本発明の実施の形態3−1に係るTFTアレイ基板の製造方法を示す工程断面図である。
【図32】(I)ないし(K)は、本発明の実施の形態3−1に係るTFTアレイ基板の製造方法を示す工程断面図である。
【図33】(E)ないし(K)は、本発明の実施の形態3−2に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図34】(E)ないし(K)は、本発明の実施の形態3−3に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図35】(E)ないし(K)は、本発明の実施の形態3−4に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図36】(E)ないし(K)は、本発明の実施の形態3−5に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図37】(E)ないし(K)は、本発明の実施の形態3−6に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図38】(E)ないし(K)は、本発明の実施の形態3−7に係るTFTアレイ基板にダイオード素子を製造する方法を示す工程断面図である。
【図39】本発明に係る液晶装置を用いた電子機器の回路構成を示すブロック図である。
【図40】(A)、(B)はそれぞれ、本発明に係る液晶装置を用いた電子機器の一例としてのモバイル型のパーソナルコンピュータの説明図、および携帯電話機の説明図である。
【図41】(A)ないし(C)は、従来のTFTアレイ基板の製造方法を示す工程断面図である。
【図42】(D)ないし(G)は、従来のTFTアレイ基板の製造方法を示す工程断面図である。
【符号の説明】
5 静電気保護回路
10 TFTアレイ基板(半導体装置)
10b TFTアレイ基板の基体としての基板
30 画素スイッチング用のTFT
50 静電気保護回路用のダイオード素子
51 真性領域(中間領域)
52 高濃度N型領域(高濃度第1導電型領域)
53 高濃度P型領域(高濃度第2導電型領域)
54 低濃度N型領域(低濃度第1導電型領域)
55 低濃度P型領域(低濃度第2導電型領域)
56 ダイオード素子を形成するための半導体膜
57 ダイオード素子の上層に形成された導電膜
58 信号線
59 接地線
81、91 駆動回路用のTFT
100 液晶装置
411 レジストマスク(第1のマスク)
412 レジストマスク(第3のマスク)
413 レジストマスク(第4のマスク)
414 レジストマスク(第2のマスク)
ST1 下地保護膜形成工程
ST2 半導体膜形成工程
ST3 ゲート絶縁膜形成工程
ST4 N+導入工程(高濃度第1導電型不純物導入工程)
ST5 ゲート電極形成工程
ST6 N-導入工程(低濃度第1導電型不純物導入工程)
ST7 P-導入工程(低濃度第2導電型不純物導入工程)
ST8 P+導入工程(高濃度第2導電型不純物導入工程)
ST9 ソース電極・配線形成工程
ST10 画素電極形成工程
Claims (10)
- 少なくとも、基板上に形成した半導体膜に対して第1のマスクの開口部を介して高濃度第1導電型不純物を導入して第1導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第1導電型不純物導入工程と、前記半導体膜に対して第2のマスクの開口部を介して高濃度第2導電型不純物を導入して第2導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第2導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程とを行って、前記基板上に少なくとも前記第1導電型の薄膜トランジスタ、および前記第2導電型の薄膜トランジスタを形成するとともに、
高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域と真性領域とを中間領域として有するダイオード素子を形成する半導体装置の製造方法において、
前記ゲート電極形成工程では、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、
前記高濃度第1導電型不純物導入工程では、前記導電膜の形成予定領域から離れた位置あるいは前記導電膜から離れた位置に開口部を有するように前記第1のマスクを形成することにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定し、
前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定し、
前記ダイオード素子の前記高濃度第1導電型領域および前記高濃度第2導電型領域を、前記第1のマスクおよび前記第2のマスクの開口部のみによって形成領域を規定することにより、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度濃度第2導電型領域との間隔を規定し、
第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、
前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成することを特徴とする半導体装置の製造方法。 - 少なくとも、基板上に形成した半導体膜に対して第1のマスクの開口部を介して高濃度第1導電型不純物を導入して第1導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第1導電型不純物導入工程と、前記半導体膜に対して第2のマスクの開口部を介して高濃度第2導電型不純物を導入して第2導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第2導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程とを行って、前記基板上に少なくとも前記第1導電型の薄膜トランジスタ、および前記第2導電型の薄膜トランジスタを形成するとともに、
高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第2導電型不純物が導入された低濃度第2導電型領域と真性領域とを中間領域として有するダイオード素子を形成する半導体装置の製造方法において、
前記ゲート電極形成工程では、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、
前記高濃度第1導電型不純物導入工程では、前記導電膜の形成予定領域から離れた位置あるいは前記導電膜から離れた位置に開口部を有するように前記第1のマスクを形成することにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定し、
前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定し、
前記ダイオード素子の前記高濃度第1導電型領域および前記高濃度第2導電型領域を、前記第1のマスクおよび前記第2のマスクの開口部のみによって形成領域を規定することにより、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度濃度第2導電型領域との間隔を規定し、
第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とするとともに、
前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成することを特徴とする半導体装置の製造方法。 - 少なくとも、基板上に形成した半導体膜に対して第1のマスクの開口部を介して高濃度第1導電型不純物を導入して第1導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第1導電型不純物導入工程と、前記半導体膜に対して第2のマスクの開口部を介して高濃度第2導電型不純物を導入して第2導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第2導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程とを行って、前記基板上に少なくとも前記第1導電型の薄膜トランジスタ、および前記第2導電型の薄膜トランジスタを形成するとともに、
高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域と、真性領域と、低濃度第2導電型不純物が導入された低濃度第2導電型領域とを中間領域として有するダイオード素子を形成する半導体装置の製造方法において、
前記ゲート電極形成工程では、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成し、
前記高濃度第1導電型不純物導入工程では、前記導電膜の形成予定領域から離れた位置あるいは前記導電膜から離れた位置に開口部を有するように前記第1のマスクを形成することにより、前記ダイオード素子の前記高濃度第1導電型領域については、前記第1のマスクの開口部のみによって形成領域を規定し、
前記高濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第2のマスクを形成することにより、前記ダイオード素子の前記高濃度第2導電型領域については、前記第2のマスクの開口部のみによって形成領域を規定し、
前記ダイオード素子の前記高濃度第1導電型領域および前記高濃度第2導電型領域を、前記第1のマスクおよび前記第2のマスクの開口部のみによって形成領域を規定することにより、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度濃度第2導電型領域との間隔を規定し、
第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、
第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とし、
前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成し、
前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成することを特徴とする半導体装置の製造方法。 - 請求項1または3において、前記低濃度第1導電型不純物導入工程では、前記第3のマスクを前記導電膜を一部、覆うように形成して、当該導電膜の一方の端部に対して自己整合的に前記低濃度第1導電型領域を形成することを特徴とする半導体装置の製造方法。
- 請求項1または3において、前記低濃度第1導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第3のマスクを形成することにより、前記ダイオード素子の前記低濃度第1導電型領域については前記導電膜の端部から離れた位置に形成することを特徴とする半導体装置の製造方法。
- 請求項2または3において、前記低濃度第2導電型不純物導入工程では、前記導電膜を一部、覆うように前記第4のマスクを形成して、当該導電膜の一方の端部に対して自己整合的に前記低濃度第2導電型領域を形成することを特徴とする半導体装置の製造方法。
- 請求項2または3において、前記低濃度第2導電型不純物導入工程では、前記導電膜から離れた位置に開口部を有するように前記第4のマスクを形成することにより、前記ダイオード素子の前記低濃度第2導電型領域については前記導電膜の端部から離れた位置に形成することを特徴とする半導体装置の製造方法。
- 少なくとも、基板上に形成した半導体膜に対して第1のマスクの開口部を介して高濃度第1導電型不純物を導入して第1導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第1導電型不純物導入工程と、前記半導体膜に対して第2のマスクの開口部を介して高濃度第2導電型不純物を導入して第2導電型の薄膜トランジスタの高濃度ソース・ドレイン領域を形成する高濃度第2導電型不純物導入工程と、前記薄膜トランジスタのゲート電極を形成するゲート電極形成工程と、高濃度第1導電型不純物が導入された高濃度第1導電型領域と、高濃度第2導電型不純物が導入された高濃度第2導電型領域との間に、低濃度第1導電型不純物が導入された低濃度第1導電型領域、および低濃度第2導電型不純物が導入された低濃度第2導電型領域のうちの少なくとも1つ、および必要に応じ真性領域を中間領域として有するダイオード素子を形成する半導体装置の製造方法において、
前記ゲート電極形成工程では、前記ダイオード素子を形成する半導体膜の上層側に前記ゲート電極と同層の導電膜を形成せず、
前記高濃度第1導電型不純物導入工程で、前記第1のマスクの開口部のみで規定された位置に前記ダイオード素子の前記高濃度第1導電型領域を形成するとともに、前記高濃度第2導電型不純物導入工程で、前記第2のマスクの開口部のみで規定され、かつ、前記ダイオード素子の前記高濃度第1導電型領域から離間した位置に当該ダイオード素子の前記高濃度第2導電型領域を形成し、
さらに、前記ゲート電極形成工程を行った後、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成する、および、前記ゲート電極形成工程を行った後、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とするとともに、前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成する、のうちの少なくとも一方を行なうことを特徴とする半導体装置の製造方法。 - 請求項8において、前記ゲート電極形成工程を行った後、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、
前記ゲート電極形成工程を行った後、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とし、
前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成し、
前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第2導電型領域に隣接する位置に低濃度第2導電型領域を形成することを特徴とする半導体装置の製造方法。 - 請求項8において、前記ゲート電極形成工程を行った後、第3のマスクで前記第2の薄膜トランジスタの側を覆った状態で低濃度第1導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第1導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第1導電型不純物導入工程を行うことにより、前記第1導電型の薄膜トランジスタをLDD構造とするとともに、
前記ゲート電極形成工程を行った後、第4のマスクで前記第1の薄膜トランジスタの側を覆った状態で低濃度第2導電型不純物を前記半導体膜に導入してゲート電極に対して自己整合的に前記第2導電型の薄膜トランジスタの低濃度ソース・ドレイン領域を形成する低濃度第2導電型不純物導入工程を行うことにより、前記第2導電型の薄膜トランジスタをLDD構造とし、
前記低濃度第1導電型不純物導入工程では、前記ダイオード素子の前記高濃度第1導電型領域と前記高濃度第2導電型領域との間のうち、前記高濃度第1導電型領域に隣接する位置に低濃度第1導電型領域を形成し、
前記低濃度第2導電型不純物導入工程では、前記ダイオード素子の前記低濃度第1導電型領域と前記高濃度第2導電型領域の間に低濃度第2導電型領域を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001381579A JP4000847B2 (ja) | 2001-12-14 | 2001-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001381579A JP4000847B2 (ja) | 2001-12-14 | 2001-12-14 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005355903A Division JP4784291B2 (ja) | 2005-12-09 | 2005-12-09 | 半導体装置および電気光学装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003188384A JP2003188384A (ja) | 2003-07-04 |
JP4000847B2 true JP4000847B2 (ja) | 2007-10-31 |
Family
ID=27592212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001381579A Expired - Fee Related JP4000847B2 (ja) | 2001-12-14 | 2001-12-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4000847B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4574158B2 (ja) * | 2003-10-28 | 2010-11-04 | 株式会社半導体エネルギー研究所 | 半導体表示装置及びその作製方法 |
JP2007212711A (ja) * | 2006-02-09 | 2007-08-23 | Epson Imaging Devices Corp | 保護回路、半導体回路基板、電気光学装置の駆動回路、電気光学装置及び電子機器 |
CN101424848B (zh) | 2007-10-29 | 2011-02-16 | 北京京东方光电科技有限公司 | Tft-lcd像素结构及其制造方法 |
WO2010050160A1 (ja) * | 2008-10-27 | 2010-05-06 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-12-14 JP JP2001381579A patent/JP4000847B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003188384A (ja) | 2003-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9735182B2 (en) | Array substrate, display device, and method for manufacturing the array substrate | |
JP3714243B2 (ja) | 半導体装置、電気光学装置、および電子機器 | |
US7233155B2 (en) | Electrooptic device, electronic apparatus, and method for making the electrooptic device | |
US7300831B2 (en) | Liquid crystal display device having driving circuit and method of fabricating the same | |
US7473926B2 (en) | Array substrate for liquid crystal display device and method of fabricating the same | |
CN202631914U (zh) | 一种阵列基板及显示装置 | |
US6852577B2 (en) | Method for forming a low temperature polysilicon CMOS thin film transistor | |
KR20050001252A (ko) | 횡전계방식 액정표시장치 및 그 제조방법 | |
JP2003149675A (ja) | 液晶表示装置 | |
CN212461692U (zh) | 半导体装置 | |
JP4000847B2 (ja) | 半導体装置の製造方法 | |
JP2003338628A (ja) | 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、電気光学装置の製造方法 | |
JP2003243658A (ja) | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法 | |
JP2003243657A (ja) | 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法 | |
US9035299B2 (en) | Semiconductor device and method for producing same | |
JP4784291B2 (ja) | 半導体装置および電気光学装置 | |
JPH1124107A (ja) | ディスプレイ及びディスプレイを備えた装置 | |
JP2003243659A (ja) | 薄膜半導体装置、電気光学装置、電子機器、薄膜半導体装置の製造方法、電気光学装置の製造方法 | |
KR101294693B1 (ko) | 액정표시장치용 어레이 기판 | |
JP2005266814A (ja) | 電気光学装置及び電子機器 | |
JP2003249659A (ja) | 半導体装置、電気光学装置、および電子機器 | |
JP5032160B2 (ja) | 表示装置及びその製造方法 | |
JP2003280032A (ja) | 液晶表示装置 | |
JP2008124180A (ja) | 半導体装置の製造方法、電気光学装置の製造方法、半導体装置、および電気光学装置 | |
JP2000114528A (ja) | 薄膜トランジスタの製造方法および電気光学装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040901 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051003 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051209 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060822 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061018 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070327 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070410 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070724 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070806 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130824 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |