JP3995582B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法にかかり、特に、装置の小型化を実現する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
電界効果トランジスタ（ＭＯＳＦＥＴ）は、電流が垂直方向に流れるか、素子表面方向に流れるかにより大別でき、前者を縦型素子、後者を横型素子と呼ぶ。縦型素子は、主電極の一方が半導体素子の裏面にあり、単位面積当たりの通電能力に優れているため、特に高電力を扱う個別素子として用いられることが多い。これに対し横型素子はすべての電極が一表面に配列できるため集積化に適しており、集積回路の構成素子として用いられることが多い。
【０００３】
図６に、従来技術による横型ＭＯＳＦＥＴの断面図を示す。ＭＯＳＦＥＴ１１５は、その表面にn型ソース領域１０３およびｎ型ドレイン領域１０２を自己整合（セルフアラインメント）技術により拡散し、ゲート電極１０７の直下のp型基板１０１の表面にチャネル領域を形成したものである。
【０００４】
ソース領域１０３とドレイン領域１０２はいずれも、基板１０１表面にイオン注入したのち熱拡散することにより形成され、それぞれソース電極１１１とドレイン電極１１０とに接続されている（例えば特許文献１参照。）。
【０００５】
次に、図７を用いてこのＭＯＳＦＥＴの動作原理を説明する。前述のソース電極およびドレイン電極からはそれぞれソース端子Ｓ、ドレイン端子Ｄが引き出され、ゲート電極はシリコン酸化膜等でｐ基板と絶縁されている。この状態でドレイン-ソース間に電圧を印加しても２つのｎ領域がｐ領域によって隔てられているため電流は流れない。
【０００６】
ゲート電極に正の電圧を印加すると、ｐ基板に少ないとは言え含まれる負の電荷である電子が絶縁膜を介してゲートに引寄せられ、絶縁膜との境界の半導体の極性が反転しチャネル領域が形成される。これによりドレイン領域−基板−ソース領域がｎ型半導体で連続し、ドレイン−ソース間に印加した電圧の極性に従い電流が流れる。
【０００７】
この際、ゲートのグランド電位とソースのグランド電位の間に電位差を持つと、
チップ内のセルが不均一な動作をし、リーク電流増加、破壊耐量の低下等を招く。
【０００８】
【特許文献１】
特開平１１−２８４１８７号公報 （第２頁、第２図）
【０００９】
【発明が解決しようとする課題】
図８（Ａ）に、ソース電極１１１を基板１０１と短絡させた半導体装置の一例を示す。図６の如く、ウェハ上に素子拡散領域および各領域に接続する電極を形成後、スクライブライン１０８を切削し、個々のＭＯＳＦＥＴのチップ１１５に分割する。
【００１０】
個々のチップ１１５はその裏面がリードのヘッダー１１６ａに固着され、ソース電極１１１に接続するソースパッド電極１１１Ｐをヘッダー１１６ａにワイヤボンドする。ゲート電極１０７と接続するゲートパッド電極１０７Ｐは、ゲート端子となるリード１１６ｂに、ドレイン電極と接続するドレインパッド電極１１０Ｐはドレイン端子となるリード１１６ｃにそれぞれワイヤボンドする。
【００１１】
このヘッダーにＧＮＤ電位となるソース電極を接続することで、ゲートのグランド電位とソースのグランド電位との電位差がなくなり、ＭＯＳＦＥＴのセルが均一に動作するようになる。
【００１２】
ワイヤボンディングは、キャピラリー１５０によりボンディングワイヤ１１８をチップ１１５上に運んでボンディングを行う。図８（Ｂ）の如く、キャピラリー１５０の先端部分はその直径φが例えば２００μｍ程度であり、例えばソースワイヤボンドの場合は、ボンディングワイヤ１１８をチップ１１５に固着後ヘッダー１１６ａに移動してワイヤを固着する。このときキャピラリー１５０がチップ１１５に接触するとチップ１１５を破壊してしまうため、この接触を避けなければならない。このため、ヘッダー１１６ａにはワイヤボンドエリア１３０として４００μｍ角程度のスペースが必要となる。
【００１３】
しかし、現在ではチップの小型化が進み、小さいものではそのチップサイズは０．３ｍｍ角までシュリンクしている。このようなチップにおいてヘッダ上に４００μｍ角程度ものワイヤボンドエリア１３０を確保するのは、外形の小型化が進まない大きな要因となっている。
【００１４】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板表面に設けられた素子領域と、前記素子領域と接続する複数の電極と、前記基板側壁に設けられ前記電極の少なくとも１つと接続する導電路とからなる半導体チップと、前記チップを固着するリードとを有し、前記チップを固着する導電性接着剤を前記チップの端から露出させ前記導電路とを接続することにより解決するものである。
【００１５】
第２に、一導電型基板表面に設けられた逆導電型のソース領域及びドレイン領域と、前記ソース領域およびドレイン領域にコンタクトするソース電極およびドレイン電極と、前記ソース領域およびドレイン領域間の基板表面に絶縁膜を介して設けられたゲート電極と、前記基板側面に設けられ前記ソース電極と接続する導電路とからなる半導体チップと、前記チップを固着するリードとを有し、前記チップを固着する導電性接着剤を前記基板の端から露出させ前記導電路とを接続することにより解決するものである。
【００１６】
また、前記リードはＧＮＤ電位が印加されることを特徴とするものである。
【００１７】
また、前記導電路は、前記チップ側面に導電材料を付着してなることを特徴とするものである。
【００１８】
また、前記導電路は、前記チップ側面に設けた不純物拡散領域であることを特徴とするものである。
【００１９】
第３に、基板上に素子拡散領域を形成する工程と、前記基板のスクライブライン上に溝を形成する工程と、前記溝内壁を覆い前記素子拡散領域の一部に接続する導電路を形成する工程と、前記スクライブラインを切削し個々の半導体チップを導電性接着剤によりリードに固着し前記チップ端から露出する前記導電性接着剤と前記導電路とを接続する工程とを具備することにより解決するものである。
【００２０】
また、前記溝は異方性エッチングにより基板裏面に達しない程度の深さに形成されることを特徴とするものである。
【００２１】
【発明の実施の形態】
本発明の実施の形態を図１から図５を参照し、ｎチャネル型ＭＯＳＦＥＴのチップを例に詳細に説明する。
【００２２】
本発明の半導体装置は、図１（Ａ）の如く側壁に導電路１２を有するＭＯＳＦＥＴのチップ１５と、リード１６と、導電性接着剤１７とから構成される。
【００２３】
図１（Ｂ）の如くＭＯＳＦＥＴのチップ１５は、一導電型基板１と、ソース領域３及びドレイン領域２と、ソース電極１１およびドレイン電極１０と、ゲート電極７と、導電路１２を有する。
【００２４】
基板１はｐ型半導体基板であり、その表面に既知の方法によりｎ型不純物を拡散してソース領域３及びドレイン領域２を設ける。ソース領域３およびドレイン領域２には、ソース電極１１およびドレイン電極１０がコンタクトする。
【００２５】
ゲート電極７は、ソース領域３およびドレイン領域２間の基板１表面にゲート絶縁膜６を介して設けらる。ゲート電極７に電圧を印加することにより、ゲート電極７直下のソース領域３およびドレイン領域２間の基板表面にチャネル領域が形成される。
【００２６】
ソース電極１１およびドレイン電極は１０は櫛歯をかみ合わせた形状に配置され、それぞれの櫛歯の間にゲート電極７が配置される。ゲート電極７を構成する半導体材料（例えばポリシリコン）は素子拡散領域２０の外側に延在されてゲートパッド電極７Ｐに接続し、ドレイン電極１０も素子領域２０外のドレインパッド電極１０Ｐに延在され、接続される。ソース電極１１は素子拡散領域から延在し、素子拡散領域２０の外周をほぼ囲むようにパターニングされる。
【００２７】
導電路１２は、上記の構成要素を有するＭＯＳＦＥＴのチップ１５側面にそれぞれ設ける。ウェハの状態で素子拡散領域２０を形成後、ダイシングにより個々のチップ１５に分割する際にスクライブラインを利用して設けられる。導電路１２は、金属あるいは不純物をドープしたポリシリコン等の導電性材料をチップ１５側面に付着したもの、または高濃度の不純物をチップ１５側面に拡散した領域である。この導電路１２は、ソース電極１１をＧＮＤ電位にするワイヤボンドの代用となる領域であるので、チップ１５外周に延在されるソース電極１１と接続し、チップ１５側面に沿って少なくとも１本、好適には複数本配置する。チップ１５全体のＧＮＤ電位が均一になるためには周辺全体から満遍なく設けることが望ましい。
【００２８】
また、この導電路１２は、後に説明するが半導体装置の製造プロセス上、チップ１５裏面には達しない。すなわちチップ１５表面から延在しチップ裏面から２０μｍ〜５０μｍ上方のチップ１５側面に設けられる。
【００２９】
更に、上記のＭＯＳＦＥＴのチップ１５は、図１（Ａ）の如くリード１６のヘッダー１６ａに搭載され、チップ１５裏面は、半田、エポキシ樹脂等の導電性接着剤１７によりヘッダー１６ａと固着する。
【００３０】
このとき、導電性接着剤１７はチップ１５の固着領域をはみ出してチップ端に２０μｍ〜５０μｍ程度盛り上がって固着する。これにより、チップ１５側面に設けられた導電路１２と接触し、チップ１５表面のソース電極１１とヘッダー１６ａとが接続する。すなわち、ワイヤボンドを利用せず、ソース電極１１とヘッダー１６ａとを接続することができる。
【００３１】
図２には、チップ１５を実装した平面図を示す。
【００３２】
チップは前述の如くヘッダー１６ａに固着され、ソース電極１１とヘッダ１６ａが導電路１２より接続する。また、ゲートパッド電極７Ｐはゲート端子Ｇとなるリード１６ｂとボンディングワイヤにより接続し、ドレインパッド電極１０Ｐはドレイン端子Ｄとなるリード１６ｃとボンディングワイヤにより接続する。ヘッダー１６ａはソース端子Ｓであり、従来通りＧＮＤ電位が印加され、ソース電極１１にＧＤＮ電位が印加される。更に樹脂層１９などによりモールドされ、完成品となる。
【００３３】
従来は、図８（Ａ）の如くソース電極１１とヘッダー１６ａをボンディングワイヤ１１８により接続しており、キャピラリー１５０を使用するため、ヘッダ上にワイヤボンド領域として４００μｍ角程度スペースを確保する必要があり、外形の小型化を阻んでいた。しかし、本実施形態によれば、最低限チップの固着に必要な領域を確保すればよく、外形も大幅にシュリンクでき、小型外形への搭載が可能となる利点を有する。
【００３４】
更には、ソース電極１１のボンディングワイヤが不用となりコストを削減することもできる。
【００３５】
次に図３から図５を用いて、本発明の半導体装置の製造方法をｎチャネル型ＭＯＳＦＥＴのチップを例に説明する。
【００３６】
本発明の半導体装置の製造方法は、基板上に素子拡散領域２０を形成する工程と、基板のスクライブライン８上に溝９を形成する工程と、溝９内壁を覆い素子拡散領域２０の一部に接続する導電路１２を形成する工程と、スクライブライン８を切削し個々の半導体チップ１５に分離する工程と、半導体チップ１５を導電性接着剤１７によりリード１６に固着し導電路１２と導電性接着剤１７を接続する工程とから構成される。
【００３７】
第１工程（図３（Ａ））：既知の方法により、基板１上に素子拡散領域２０を形成する工程。
【００３８】
まず、ｐ型シリコン半導体基板１を８００℃程度で酸化し、駆動電圧により数百Å程度のゲート酸化膜６を形成する。次に、ゲート酸化膜６上に、不純物を導入して低抵抗化を図ったポリシリコンを堆積し、予定のソース領域３および予定のドレイン領域２の間のゲート酸化膜６上に残るようにパターニングしてゲート電極７を形成する。更に、全面を熱酸化してゲート電極７をゲート酸化膜６により被覆する。
【００３９】
その後、ゲート電極７の両端の酸化膜を除去して半導体基板１を露出し、ｎ型不純物をイオン注入したのち熱拡散してソース領域３およびドレイン領域２を形成する。また、好適にはゲート電極７直下に形成されるチャネル領域をソース電極１１と同電位に接地するために、ソース領域３周辺にはｐ＋型領域４を設け、更にチップ１５の周辺部にはコンタクト抵抗を低減するためのアニュラー５を形成すして、ＭＯＳＦＥＴの素子拡散領域２０を形成する。
【００４０】
第２工程（図３（Ｂ））：基板１のスクライブライン８上に溝９を形成する工程。
【００４１】
導電路１２を形成するために、スクライブライン８上に溝９を形成する。溝９形成以外の領域をマスキングし、プラズマによる異方性エッチングにより、基板１表面に対してほぼ垂直に溝９を形成する。溝９は、基板１裏面に達するとチップが個々に分離され後の工程が煩雑になるため、基板１裏面に達しないよう、裏面から２０μｍから５０μｍ上方までの深さに形成する。この溝９は、後の工程において導電路１２となるものである。裏面から２０μｍから５０μｍ上方とは、導電性接着剤がチップ１５端からチップ１５側面に盛り上がり、導電路１２と接続するために必要な距離であり、５０μｍ以上上方に（浅く）なると、導電性接着剤との接触が不良となる恐れがあり、また２０μｍより下方に（深く）溝を形成すると、その後の製造工程において、ウェハの強度が保てなくなるためである。
【００４２】
また、フッ酸と硝酸の混合液による等方性エッチングでもよいが、等方性エッチングの場合には深さ方向と同様の長さで横方向にもエッチングが進むため、１００μｍの溝を形成する場合には２００μｍのスクライブラインが必要となる。スクライブラインは一般的には１００μｍから１５０μｍ程度であるので、ウェハの厚み（通常１００μｍから４００μｍ程度）にもよるが、深い溝を形成するのであれば異方性エッチングが好ましい。
【００４３】
第３工程（図３（Ｃ））：溝９内壁を覆い素子拡散領域２０の一部に接続する導電路１２を形成する工程。
【００４４】
全面に金属をスパッタするなどして、ソース領域３、ドレイン領域２にコンタクトするソース電極１１およびドレイン電極１０を形成し、同時に、溝９内壁に導電路１２を形成する。素子拡散領域２０からその外周を囲うように延在したソース電極１１と溝９内壁の導電路１２とがコンタクトするように所望の形状のパターニングしたマスクを用いて形成する。またドレインパッド電極１０Ｐも同時にパターニングされる。
【００４５】
ここで、図４（Ａ）（Ｂ）の如く、導電路１２は金属に限らず不純物をドープしたポリシリコン１２ａでもよい。ポリシリコン１２ａを溝９内壁を覆うように堆積し、ドレイン電極１０およびソース電極１１を形成してソース電極１１と導電路１２とを接続する。
【００４６】
更には、図４（Ｃ）（Ｄ）の如く、導電路１２は、溝内壁に高濃度の不純物を注入・拡散し導電性を有する領域としてもよい。この場合は、溝９を形成後、斜めイオン注入などにより、溝９の少なくとも側壁に不純物拡散領域１２ｂを形成する。その後、ドレイン電極１０およびソース電極１１を形成し、ソース電極１１と導電路１２とを接続する。
【００４７】
第４工程（図５）：スクライブライン８を切削し個々の半導体チップ１５に分離し、半導体チップ１５を導電性接着剤１７によりリード１６ａに固着し導電路１２と導電性接着剤１７を接続する工程。
【００４８】
残りのスクライブライン８を切削し、個々の半導体チップ１５に分離する（図５（Ａ））。この状態では図１または図５（Ｂ）の如く、チップ表面のソース電極１１と接続する導電路１２が、チップ側面に複数本延在されている。次に個々の半導体チップ１５を組立工程においてリードのヘッダー１６ａに固着する。固着には半田やエポキシ樹脂などの導電性接着剤１７を用い、３０μｍ程度の厚みとなる量を供給して固着する。これにより、チップ１５端から導電性接着剤１７がチップ１５側面に盛り上がって固着され、導電路１２と接触する。上述の如く、チップ裏面から２０μｍから５０μｍ上方までの深さに導電路１２が設けられているので、導電性接着剤１７と接触するには十分な高さである。これにより、ソース電極１１とヘッダーとをボンディングワイヤを用いずに接続することができ、ワイヤボンド領域の確保が必要なくなる。
【００４９】
更に、ゲート端子Ｇとなるリード１６ｂとゲートパッド電極７Ｐを、ドレイン端子Ｄとなるリード１６ｃとドレインパッド電極１０Ｐとを、夫々ボンディングワイヤ１８により接続し、樹脂モールド１９されて図２に示す最終構造を得る。
【００５０】
【発明の効果】
本発明によれば、ソース電極とヘッダーとのワイヤボンドに必要であった４００μｍ角程度のスペースを省くことができる。チップの小型化が進んでも、このワイヤボンド領域を確保する従来構造では外形の小型化が進まなかったが、本発明によればチップの固着領域だけでよく、大幅に外形を小型化できる。
【００５１】
更に、ソース電極のボンディングワイヤも不要となるので、コスト削減に寄与できる利点を有する。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する（Ａ）斜視図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明する平面図である。
【図３】本発明に依る半導体装置の製造方法を説明する断面図である。
【図４】本発明に依る半導体装置の製造方法を説明する断面図である。
【図５】本発明に依る半導体装置の製造方法を説明する断面図である。
【図６】従来の半導体装置を説明する断面図である。
【図７】従来および本発明の半導体装置を説明する概念図である。
【図８】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）側面図である。
【符号の説明】
１ 半導体基板
２ ドレイン領域
３ ソース領域
４ P＋型領域
５ アニュラー
６ ゲート絶縁膜
７ ゲート電極
７Ｐ ゲートパッド電極
８ スクライブライン
９ 溝
１０ ドレイン電極
１０Ｐ ドレインパッド電極
１１ ソース電極
１２ 導電路
１２ａ ポリシリコン
１２ｂ 不純物拡散領域
１５ 半導体チップ
１６ リード
１６ａ ヘッダー
１６ｂ リード
１６ｃ リード
１８ ボンディングワイヤ
１９ 樹脂層
２０ 素子拡散領域
１０１ 半導体基板
１０２ ドレイン領域
１０３ ソース領域
１０４ P＋型領域
１０５ アニュラー
１０６ ゲート絶縁膜
１０７ ゲート電極
１０７Ｐ ゲートパッド電極
１０８ スクライブライン
１１０ ドレイン電極
１１０Ｐ ドレインパッド電極
１１１ ソース電極
１１１Ｐ ソースパッド電極
１１５ 半導体チップ
１１６ リード
１１６ａ ヘッダー
１１６ｂ リード
１１６ｃ リード
１１８ ボンディングワイヤ
１１９ 樹脂層
１２０ 素子拡散領域
１３０ ワイヤボンド領域
１２０ キャピラリー

Claims (7)

  1. 半導体基板表面に設けられた素子領域と、
    前記素子領域と接続する複数の電極と、
    前記基板側壁に設けられ前記電極の少なくとも１つと接続する導電路とからなる半導体チップと、
    前記チップを固着するリードとを有し、
    前記チップを固着する導電性接着剤を前記チップの端から露出させ前記導電路とを接続することを特徴とする半導体装置。
  2. 一導電型基板表面に設けられた逆導電型のソース領域及びドレイン領域と、
    前記ソース領域およびドレイン領域にコンタクトするソース電極およびドレイン電極と、
    前記ソース領域およびドレイン領域間の基板表面に絶縁膜を介して設けられたゲート電極と、
    前記基板側面に設けられ前記ソース電極と接続する導電路とからなる半導体チップと、
    前記チップを固着するリードとを有し、
    前記チップを固着する導電性接着剤を前記基板の端から露出させ前記導電路とを接続することを特徴とする半導体装置。
  3. 前記リードはＧＮＤ電位が印加されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記導電路は、前記チップ側面に導電材料を付着してなることを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 前記導電路は、前記チップ側面に設けた不純物拡散領域であることを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 基板上に素子拡散領域を形成する工程と、
    前記基板のスクライブライン上に溝を形成する工程と、
    前記溝内壁を覆い前記素子拡散領域の一部に接続する導電路を形成する工程と、
    前記スクライブラインを切削し個々の半導体チップを導電性接着剤によりリードに固着し前記チップ端から露出する前記導電性接着剤と前記導電路とを接続する工程とを具備することを特徴とする半導体装置の製造方法。
  7. 前記溝は異方性エッチングにより基板裏面に達しない程度の深さに形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
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